JP2007148814A - 制御装置、及びその制御システム - Google Patents

Abstract

【課題】 本発明は制御装置の伝送メモリを介して書込み及び読出する制御データの転送制御のアクセス回数を削減して転送時間を削減した制御装置、及び制御システムを提供することを目的とする。
【解決手段】 制御モジュール１、Ｉ／ＯＩ／Ｆモジュール３及びこれらの各モジュールとの間で授受される制御データを、共通バスを介して授受する伝送モジュール２とを備えた制御装置１０であって、伝送モジュール２は、伝送ＣＰＵ２ａと、伝送ＣＰＵの内部バスとネットワーク７とに接続される伝送Ｉ／Ｆ２ｂと、制御データを記憶する伝送メモリ２ｃと、伝送メモリに書込み及び読み出しされる制御データを伝送Ｉ／Ｆと伝送メモリとを接続する内部バスのバス信号を監視し、内部バス及び共通バスを介してデータメモリ及びＩ／Ｏ制御回路と授受することを制御するメモリ制御回路とを備える。
【選択図】 図１

Description

本発明は、鉄鋼プラント、製紙プラントなどのファクトリーオートメーション分野、及び化学プラントなどのプロセスオートメーション分野等で使用される制御装置、及びその制御システムに係り、特にその制御装置の伝送部を介して授受されるデータのアクセスに関する。

従来の制御装置の構成を図６に示す。例えば、従来の制御装置１００の構成は、共通バス４０に接続された制御モジュール１０、Ｉ／ＯＩ／Ｆモジュール３０及びこれらのモジュールと制御データを、共通バス４０を介して授受する伝送モジュール２０を備える。

さらに、このＩ／ＯＩ／Ｆモジュール３０と接続される、入出力機器を制御するＩ／Ｏ装置６０とから成る。

また、この制御装置１００は、ネットワーク７０を介して他の制御装置１００の図示しない伝送部と接続されている。

そして、制御装置１００の制御モジュール１０は、制御ＣＰＵ１１とその内部バスに接続されたプログラムメモリ１２、データメモリ１３、及び共通バス４０に接続されるバスＩ／Ｆ回路１４とを備える。

また、伝送モジュール２０は、他の装置との制御データを授受するネットワーク７０、及び伝送モジュール２０の伝送ＣＰＵ２１とその内部バスに接続された伝送Ｉ／Ｆ２２と、伝送Ｉ／Ｆ２２を介して授受する制御データを記憶する伝送メモリ２３、及び伝送ＣＰＵ２１の内部バスに接続され、伝送メモリ２３に書込み及び読み出しされる制御データを共通バス４０との間で授受するバスＩ／Ｆ回路２５とから成る。

また、Ｉ／ＯＩ／Ｆモジュール３０は、Ｉ／Ｏデータを制御するＩ／Ｏ装置６０とＩ／Ｏバス５０に接続されるＩ／Ｏ制御回路３１と、このＩ／Ｏ制御回路３１と共通バス４０との間に設けられるバスＩ／Ｆ回路３２とから成る。

そして、このように構成された伝送モジュール２０の制御データの書込み読出し制御は、図７に示すような動作となる。

この伝送モジュール２０の書込み動作は、図７（ａ）に示すように、ネットワーク７０を介して受信した制御データを、伝送Ｉ／Ｆ２２が伝送メモリ２３のアドレスを指定して、伝送メモリ２３に制御データを書込みするステップＳＴ１（バス制御信号ｓ１乃至ｓ３）と、伝送ＣＰＵ２１はこの書き込まれた制御データを伝送メモリ２３から読出しするステップＳＴ２（ｓ４、ｓ５）と、その制御データを解析するステップＳＴ４と、そして解析したデータをバスＩ／Ｆ２１に対して読み出した制御データを、例えば、制御モジュール１０を指定して、この制御データの受信先である制御モジュール１０に書き込むステップＳＴ４（ｓ６乃至ｓ８）とからなり、その応答信号（ｓ９）を受信して動作を完了するようにしている。

また、伝送メモリ２３から制御データを読出しする場合、伝送ＣＰＵ２１が伝送Ｉ／Ｆ２２を介して要求された伝送メモリ２３の制御データを読出しステップＳＴ１（バス制御信号ｓ１４、ｓ１５）、読み出した制御データを解析して読み出した制御データの読出し先を認識するステップＳＴ２と、伝送ＣＰＵ２１が共通バス４０を介して、例えば、制御モジュール１０の制御データを読み出すステップＳＴ３と（ｓ１６乃至ｓ１９）、さらに、伝送ＣＰＵ２１がこの読み出した制御データを伝送メモリ２３に書込みするステップＳＴ４（ｓ１２、ｓ１３）と、伝送Ｉ／Ｆ２２がこの伝送メモリ２３の制御データを読み出し、この制御データの要求元に送信するステップＳＴ５（ｓ１４、ｓ１５）とからなる。

即ち、伝送メモリ２３に書き込まれる制御データの転送には、伝送メモリ２３にその制御データを一旦記憶して転送するようにしているので、伝送モジュール２０から制御データを転送するには、伝送ＣＰＵ２１が伝送メモリ２３に対して複数回以上アクセスすることが必要であった。

そのため、制御データの転送に時間を要し、制御装置１００の制御動作を遅らせる要因の１つとなっていた。

転送する制御データの転送先がＩ／Ｏ装置である場合には、Ｉ／Ｏ装置と接続されるリモートＩ／Ｏスレーブとデータメモリとの間でＩ／Ｏデータのリフレッシュを実行する場合のデータの転送回数を少なくするために、リモートＩ／Ｏマスター部とＰＬＣ命令実行部が共通のデータメモリを使用するようにして、Ｉ／Ｏデータの転送回数を削減するＰＬＣの制御データの転送方法が開示されている（例えば、特許文献１参照。）。
特開２００３−２９８０９号公報

特許文献１に開示された転送方法においても、制御データの転送先がＩ／Ｏ装置の場合には有効であるが、従来の制御装置の構成においては、制御データの格納領域が異なる制御データをＩ／Ｏ装置以外の周辺回路や制御モジュールに転送する場合、伝送メモリを介して転送される制御データの転送速度を向上することが出来ない問題がある。

本発明は上述した問題点を解決するためになされたもので、制御装置の伝送メモリを介して書込み及び読出しする制御データの転送制御のアクセス回数を削減して転送時間を削減した制御装置、及び制御システムを提供することを目的とする。

上記目的を達成するために、本発明の制御装置は、共通バスに接続された制御モジュール、Ｉ／ＯＩ／Ｆモジュール及びこれらの各モジュールとの間で授受される制御データを、前記共通バスを介して授受する伝送モジュールとを備えた制御装置であって、制御演算のための制御ＣＰＵと前記制御ＣＰＵの内部バスに接続されたデータメモリを備える前記制御モジュールと、入出力機器を制御するＩ／Ｏ装置とＩ／Ｏバスで接続され、前記Ｉ／Ｏ装置に入出力されるＩ／Ｏデータを制御するＩ／Ｏ制御回路とを備える前記Ｉ／ＯＩ／Ｆモジュールと、前記制御モジュールで使用する制御データを記憶するデータメモリ、前記Ｉ／ＯＩ／Ｆモジュールで使用する制御データを記憶するＩ／Ｏ制御回路、及び前記制御装置外の他の伝送装置との間で前記制御データを授受する伝送モジュールとからなり、前記伝送モジュールは、前記制御装置から伝送される前記制御データを制御する伝送ＣＰＵと、前記伝送ＣＰＵの内部バスと前記制御データを授受するネットワークとに接続される伝送Ｉ／Ｆと、前記伝送Ｉ／Ｆを介して授受する前記制御データを記憶する伝送メモリと、前記伝送メモリに書込み及び読出しされる前記制御データを前記伝送Ｉ／Ｆと前記伝送メモリとを接続する前記内部バスのバス信号を監視し、前記伝送メモリに記憶される前記制御データを、前記内部バス及び前記共通バスを介して前記データメモリ及び前記Ｉ／Ｏ制御回路と授受することを制御するメモリ制御回路とを備え前記メモリ制御回路は、前記伝送メモリに書込み及び読出しされる制御データを前記伝送メモリへの前記内部バスのバス信号と同期して制御するようにしたことを特徴とする。

上記目的を達成するために、本発明の制御装置は、前記メモリ制御回路は、転送する前記制御データのデータフォーマットとして、前記制御モジュールの前記データメモリ及び前記Ｉ／ＯＩ／Ｆモジュールに書込み読出し先を指定する物理アドレスと前記制御データの変数名とを予め設定して、前記伝送メモリに入出力される信号を、前記内部バスのバス信号を監視して、直接前記制御モジュール及び前記Ｉ／ＯＩ／Ｆモジュールに転送するようにしたことを特徴とする。

上記目的を達成するために、本発明の制御装置システムは、ネットワーク間の制御データを転送する伝送モジュールを備えた制御装置をネットワークで接続してなる制御システムであって、前記制御システムの夫々のネットワーク間の前記制御データを、伝送モジュールを介して授受する請求項１に記載の前記制御装置から成り、１つの前記制御装置から、異なる他のネットワークの前記制御装置へ前記制御データを送信する場合、前記伝送モジュールから送信する制御データのデータフォーマットのヘッダーに、予め設定される前記制御装置の識別情報、複数の前記制御モジュール、及び複数の前記Ｉ／ＯＩ／Ｆモジュールの実装されるアドレスを指定するスロット情報を付随させ、前記制御装置の１つから前記ヘッダーに一致する他の前記制御装置に対し、前記制御データを同時に転送するようにしたことを特徴とする。

本発明によれば、制御データを記憶する伝送メモリのバス信号を監視し、この伝送メモリを介して制御装置内の制御データを転送して記憶する各メモリと授受することを制御するメモリ制御回路を備え、伝送メモリに書込み及び読み出しされる制御データを伝送メモリへ入出力されるバス信号のタイミングと同期して制御するようにしたので、制御装置内の制御データを記憶する各メモリと伝送メモリとの制御データの転送アクセスが削減された制御装置を提供することができる。

また、ネットワーク間の制御データを転送する伝送モジュールを備えた制御装置をネットワークで接続してなる制御システムであって、ネットワークに接続された制御装置から異なる他のネットワークの制御装置へ制御データを送信する場合、夫々の制御装置の制御データの送信先を識別するアドレス情報と変数及び変数名とを制御データに付随させて転送するようにしたので、異なるネットワークの制御装置へ、特別の制御を必要としないで、アドレス情報が一致する送信先の制御装置へ制御データを同時に転送できる制御システムを提供できる。

以下、図面を参照して、本発明の実施例を説明する。

本発明による実施例１に係る制御装置について、図１乃至図４を参照して説明する。制御装置１０の構成を図１に示す。

制御装置１０は、共通バス４に接続された制御モジュール１、Ｉ／ＯＩ／Ｆモジュール２及びこれらのモジュールとの制御データを、共通バス４を介して授受する伝送モジュール３を備える。

さらに、このＩ／ＯＩ／Ｆモジュール３と接続されるＩ／Ｏ装置６とから成る。また、この制御装置１０は、ネットワーク７を介して他の制御装置１０の図示しない伝送部とも接続される。

そして、制御装置１０の制御モジュール１は、制御ＣＰＵ１ａとその内部バスに接続されたプログラムメモリ１ｂ、データメモリ１ｃ、及び共通バス４に接続されるバスＩ／Ｆ回路１ｄとを備える。

また、伝送モジュール２は、この制御装置１０の制御データの転送を制御する内部バスを有する伝送ＣＰＵ２ａと、他の制御装置１０との制御データを授受するネットワーク７及び伝送モジュール２の伝送ＣＰＵ２ａの内部バスに接続された伝送Ｉ／Ｆ２ｂと、伝送Ｉ／Ｆ２ｂを介して転送される制御データを記憶する伝送メモリ２ｃ、及び伝送ＣＰＵ２ａの内部バスに接続され、伝送メモリ２Ｃに書込み及び読出しされる制御データを伝送メモリ２ｃへ入出力されるバス信号を監視し、伝送メモリ２ｃの制御データを他のモジュールの制御データを記憶するメモリとの間で共通バス４を介して転送するメモリ制御回路２ｄ、及びこの共通バス４との信号をインタフェーススするバスＩ／Ｆ回路２ｅとから成る。

また、Ｉ／ＯＩ／Ｆモジュール３は、制御データを構成するＩ／Ｏデータを記憶し、Ｉ／Ｏ装置６と接続してＩ／Ｏ装置６を制御するＩ／Ｏ制御回路３ａと、このＩ／Ｏ制御回路３ａと共通バス４との間に設けられるバスＩ／Ｆ回路３ｂとから成る。

そして、このように構成された伝送モジュール２の制御データのデータフォーマットは、例えば、図２に示すような、８種類のＦ１乃至Ｆ８で定義されるデータの種類とそのデータの桁数を予め決めておく。

ここでＦ１は制御装置１０で構成されるシステムの識別情報、Ｆ２は制御装置１０の識別情報、Ｆ３は、複数のモジュールを識別するためのモジュールの実装されるスロット番号、Ｆ４は転送される制御データが制御モジュールへ転送されるものかＩ／Ｏ装置へ転送されるものかを識別する変数の識別情報、Ｆ５は、転送の要否の指定情報、Ｆ６は、データ（値）、Ｆ７は、そのアドレス（物理アドレスまたは、論理アドレス、Ｆ８は、そのデータの変数名である。

このような構成を決めておくことで、制御装置１０が使用されるシステム、その制御装置、制御装置１０に実装される制御モジュール１が識別されるので、転送先のモジュールが特定される。

また、アドレスＦ７が不明な場合には、予め定められたアドレスが不明であることを示すデータを指定し、そのデータの変数名を指定することもできる。この場合には，伝送モジュール２は、指定された制御モジュール１のデータメモリ１ｃ内で、その変数名を指定して特定されるデータを読出しまたは書込みする。

変数名がＩ／Ｏ装置６を指定する場合には、伝送モジュール２が、さらにＩ／０Ｉ／Ｆモジュール３へのアクセスを実行する。

このように構成することで、物理アドレス以外に変数名を使用した論理アドレスでのアクセスが可能となる。

次に、このように構成された制御装置１０の伝送モジュール２を使用した制御データの転送動作について図３及び図４を参照して説明する。

図３は、本発明の制御データの転送動作と技術背景で説明した従来の転送動作とを対比して図示したものである。

図３（ａ）は本発明によるタイムチャートで、例えば、他の制御装置から伝送Ｉ／Ｆ２ｂを介して伝送メモリ２ｃに書込みされる制御データの転送先が自制御装置１０内の制御データの各メモリ（例えば、制御モジュール１のデータメモリ１ｃ）に転送する要求である場合のタイムチャートで、図３（ｂ）は従来のタイムチャートである。

また、図４（ａ）は、本発明の伝送メモリ２ｃから読出しされる制御データが、制御データに自制御装置１０内の制御データのメモリ（例えば、制御モジュール１のデータメモリ１ｃ）から読出しの要求がある場合のタイムチャートで、図４（ｂ）は、従来のタイムチャートである。

先ず、図３（ａ）は、伝送Ｉ／Ｆ２ｂが他の制御装置１０等から転送された制御データを伝送メモリ２ｃに書き込むステップＳＴ１と、この時、メモリ制御回路２ｄが伝送メモリ２ｃのバス信号を監視し、図２に示したフォーマットの制御データをデコードし、このデコードされた制御データをバスＩ／Ｆ回路２ｅに書込み共通バス４を介して転送するステップＳＴ２とから成る。

この時のメモリ制御回路２ｄの動作は、伝送Ｉ／Ｆ２ｂが伝送メモリ２ｃに制御データを書き込むタイミングでその制御データをデコード（ｓ５１）し、デコードした制御データを共通バス４のアドレス（ｓ５２）を指定して、書込み指令（ｓ５３）及びそのデータ（ｓ５４）とを出力し、この制御データを受信した制御モジュール１からの応答信号（ｓ５５）を得て完了する。

この動作を、従来の転送動作と比較すると、従来は、伝送Ｉ／Ｆ２２が伝送メモリ２３に書込み（ＳＴ１）後において、伝送ＣＰＵ２１がさらにこの伝送メモリＳＴ２の制御データを読出し（ＳＴ２）、データを解析して（ＳＴ３）その後、バスＩ／Ｆ回路２５にその制御データを送出し、共通バス４０から制御データを転送していた。

したがって、本発明によれば、メモリ制御回路２ｄによって、従来の転送動作を１回のアクセスで完了できるので転送制御動作の時間短縮が可能となる。

また、伝送Ｉ／Ｆ２ｂが伝送メモリ２３から制御データを読出しする場合、この伝送メモリ２ｃのバス信号を監視するメモリ制御回路２ｄが、読出し先をデコード（ｓ６１乃至ｓ６４）して、この制御データのアドレスを共通バス４に送出（ｓ６５）して、読出し要求を出力（ｓ６６）し、共通バス４に制御データを読み出し（ｓ６７）、その応答（ｓ６８）を受信してメモリ制御回路２ｄが読み出された制御データを伝送メモリ２ｃから伝送Ｉ／Ｆ２ｂを介して転送先に送信（ｓ６７からＳ６３への矢印）して、転送動作を完了する。

即ち、本発明によれば、メモリ制御回路２ｄが、伝送メモリ２ｃのバス信号を監視して、その制御データを解読して読出し先に転送し、この読出しデータの送信先に転送するので、図４（ｂ）に示す、伝送ＣＰＵ２１が、伝送メモリ２３に３回アクセス（ＳＴ１、ＳＴ４、ＳＴ５）する従来の転送方法と比べて、伝送メモリ２ｃへのアクセス頻度及びアクセス時間が削減される。

以下に、本発明の実施例１で説明した制御装置１０を使用した制御システムでの伝送メモリ２ｃからの制御データの転送伝送について図５を参照して説明する。

実施例２の各部について、実施例１の制御装置１０と同一部分は同一符号で示し、その説明を省略する。

実施例１では、伝送メモリを介して転送される制御装置１内の制御データの転送を行うものであったが、本実施例２は、ネットワーク間の制御データを転送する伝送モジュールを備えた制御装置１０をネットワークで接続してなる制御システムにおいて、異なるネットワーク間の制御装置１０の制御データの転送を図２に示した制御データの伝送フォーマットで転送する点が異なる。

図５は、ネットワーク７ａに接続される制御装置１０ａで構成される制御システム、ネットワーク７ｂに接続される制御装置１０ｂ及び制御装置１０ｃからなる制御システム、及びネットワーク７ｄに接続される制御装置１０ｄ及び制御装置１０ｅで構成される制御システムを図示している。

ネットワーク７ａ、ネットワーク７ｂ及びネットワーク７ｃは、夫々スロットＳＬ４に実装される伝送モジュール２、スロットＳＬ５に実装される伝送モジュール２、及びスロット５に実装される伝送モジュール２によって、ネットワーク相互の伝送が可能となる。

例えば、ネットワーク７ａのスロットＳＬ４の伝送モジュール２から、ネットワーク７ｄの制御装置１０ｅのスロットＳＬ２に実装される制御モジュールに制御データを送る場合には、２（ｂ）に示すデータフォーマットの制御データとなる。

この場合の転送動作は、先ず、制御装置１０ａの制御モジュール（ＳＬ２）が制御装置１０ａの伝送モジュール（ＳＬ４）に制御データを書込みする。

次に、伝送モジュール（ＳＬ４）は，接続されている２つの伝送モジュール（ネットワーク７ｂの伝送モジュール（ＳＬ５）、及びネットワーク７ｄの伝送モジュール（ＳＬ５））にデータを伝送する。

ネットワーク７ｄの伝送モジュール（ＳＬ５）は、図２のデータフォーマットを解読し、自ユニットでないことを認識しているので，自ユニット内でのデータ書込みを実施せず，自ユニット内の他の伝送モジュール（ＳＬ４）にデータを制御装置１０ｅの制御モジュール（ＳＬ２）に転送するよう指示する。

すると、指示された伝送モジュール（ＳＬ４）は、接続されているネットワーク７ｄ内にこの制御データを転送する。

そして、ネットワーク７ｄに接続されている伝送モジュール（ＳＬ５）は、このデータフォーマットを解読し、自ユニットに制御モジュールの識別情報に一致する制御モジュール（ＳＬ２）が実装されていることを認識しているので、この制御モジュール（ＳＬ２）に対して、物理アドレス（Ｆ７）及びデータ（Ｆ６）を使用してデータの書込みを行う。

また、転送先が、制御装置１０ｅのスロットＳＬ１に実装されるＩ／ＯＩ／Ｆモジュール３を介してＩ／Ｏ装置６ｅに制御データを送る場合でも同様にして転送することが可能である。

即ち、転送先のネットワークの識別情報Ｆ１（７ｄ）、制御装置１０の識別情報Ｆ２（１０ｅ）、各モジュールの実装スロット識別情報Ｆ３（ＳＬ２）、転送データが制御データまたはＩ／Ｏデータであることの識別情報（Ｆ４）、そしてこの制御データの転送要求が書込みか読出しかの指定情報Ｆ５、そのデータＦ６、そのアドレスＦ７、その変数名Ｆ８が指定された制御データは、ネットワーク７ａからネットワーク７ｄの伝送モジュール２（ＳＬ５）及び伝送モジュール２（ＳＬ４）を介して、制御装置１０ｅの伝送モジュール２（ＳＬ５）の伝送メモリに書き込まれ、制御モジュール（ＳＬ２）またはＩ／ＯＩ／Ｆモジュール３（ＳＬ１）に転送される。

この時、夫々のネットワークの伝送モジュールは、ヘッダーＦ１乃至Ｆ２に記載された識別情報から、転送先が自ネットワークか否かを識別し、さらに自ネットワークの自制御装置でない場合には、指定されたスロットのモジュールに転送を指示する。

このような制御データのデータフォーマットを採用することで、異なるネットワークの異なるモジュールと制御データの転送が可能となる。

したがって、制御データの転送に際して、異なる制御装置に対しても自制御装置内のデータ転送と同じ手順で制御データを転送することができる。

本発明は、上述した実施例に何ら限定されるものではなく、制御装置は、制御モジュール、伝送モジュール及びＩ／ＯＩ／Ｆモジュールの動作が可能な構成であればよく、その接続は共通バスでなく、内部バスに接続されていても良く、制御装置のモジュール構成及び接続は本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。

本発明の制御装置とその制御システムの構成図。 本発明の制御装置の制御データの伝送フォーマット。 本発明の制御装置のデータメモリへ制御データを書込み時のアクセス制御のタイムチャート。 本発明の制御装置のデータメモリへ制御データを読出し時のアクセス制御のタイムチャート。 本発明の実施例２に係る制御システムのデータ転送動作を説明するための構成図。 従来の制御装置の構成図。 従来の制御装置の伝送メモリアクセス時の動作を説明するタイムチャート。

符号の説明

１ 制御モジュール
１ａ 制御ＣＰＵ
１ｂ プログアラムメモリ
１ｃ データメモリ
１ｄ バスＩ／Ｆ回路
２ 伝送モジュール
２ａ 伝送ＣＰＵ
２ｂ 伝送Ｉ／Ｆ回路
２ｃ 伝送メモリ
２ｄ メモリ制御回路
２ｅ バスＩ／Ｆ回路
３ Ｉ／ＯＩ／Ｆモジュール
３ａ Ｉ／Ｏ制御回路
３ｂ バスＩ／Ｆ回路
４ 共通バス
５ Ｉ／Ｏバス
６ Ｉ／Ｏ装置
１０ 制御装置
１１ 制御ＣＰＵ
１２ プログラムメモリ
１３ データメモリ
１４ バスＩ／Ｆ回路
２０ 伝送モジュール
２１ 伝送ＣＰＵ
２２ 伝送Ｉ／Ｆ
２３ 伝送メモリ
２５ バスＩ／Ｆ回路
２４ 模擬試験装置
３０ Ｉ／ＯＩ／Ｆモジュール
４０ 共通バス
５０ Ｉ／Ｏバス
６０ Ｉ／Ｏ装置
１００ 制御装置

Claims (3)

1. 共通バスに接続された制御モジュール、Ｉ／ＯＩ／Ｆモジュール及びこれらの各モジュールとの間で授受される制御データを、前記共通バスを介して授受する伝送モジュールとを備えた制御装置であって、
   制御演算のための制御ＣＰＵと前記制御ＣＰＵの内部バスに接続されたデータメモリを備える前記制御モジュールと、
   入出力機器を制御するＩ／Ｏ装置とＩ／Ｏバスで接続され、前記Ｉ／Ｏ装置に入出力されるＩ／Ｏデータを制御するＩ／Ｏ制御回路とを備える前記Ｉ／ＯＩ／Ｆモジュールと、
   前記制御モジュールで使用する制御データを記憶するデータメモリ、前記Ｉ／ＯＩ／Ｆモジュールで使用する制御データを記憶するＩ／Ｏ制御回路、及び前記制御装置外の他の伝送装置との間で前記制御データを授受する伝送モジュールとからなり、
   前記伝送モジュールは、前記制御装置から伝送される前記制御データを制御する伝送ＣＰＵと、前記伝送ＣＰＵの内部バスと前記制御データを授受するネットワークとに接続される伝送Ｉ／Ｆと、前記伝送Ｉ／Ｆを介して授受する前記制御データを記憶する伝送メモリと、前記伝送メモリに書込み及び読出しされる前記制御データを前記伝送Ｉ／Ｆと前記伝送メモリとを接続する前記内部バスのバス信号を監視し、前記伝送メモリに記憶される前記制御データを、前記内部バス及び前記共通バスを介して前記データメモリ及び前記Ｉ／Ｏ制御回路と授受することを制御するメモリ制御回路とを備え、
   前記メモリ制御回路は、前記伝送メモリに書込み及び読出しされる制御データを前記伝送メモリへの前記内部バスのバス信号と同期して制御するようにしたことを特徴とする制御装置。
2. 前記メモリ制御回路は、転送する前記制御データのデータフォーマットとして、前記制御モジュールの前記データメモリ及び前記Ｉ／ＯＩ／Ｆモジュールに書込み読出し先を指定する物理アドレスと前記制御データの変数及び変数名とを予め設定して、前記伝送メモリに入出力される信号を、前記内部バスのバス信号を監視して、直接前記制御モジュール及び前記Ｉ／ＯＩ／Ｆモジュールに転送するようにしたことを特徴とする請求項１に記載の制御装置。
3. ネットワーク間の制御データを転送する伝送モジュールを備えた制御装置をネットワークで接続してなる制御システムであって、
   前記制御システムの夫々のネットワーク間の前記制御データを、伝送モジュールを介して授受する請求項１に記載の前記制御装置から成り、
   １つの前記制御装置から、異なる他のネットワークの前記制御装置へ前記制御データを送信する場合、前記伝送モジュールから送信する制御データのデータフォーマットのヘッダーに、予め設定される前記制御装置の識別情報、複数の前記制御モジュール、及び複数の前記Ｉ／ＯＩ／Ｆモジュールの実装されるアドレスを指定するスロット情報を付随させ、前記制御装置の１つから前記ヘッダーに一致する他の前記制御装置に対し、前記制御データを同時に転送するようにしたことを特徴とする制御システム。

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