JP2007135232A - 画像読み取り装置 - Google Patents
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Abstract
【課題】画像の読み取り処理の高速化を図ることができるとともに、画像信号の処理に用いられる機器の低コスト化などをも図る。
【解決手段】複数のセンサICチップが列状に並べられている、画像読み取り装置であって、上記複数のセンサICチップの数は、3の自然数倍とされている一方、それぞれが同数のセンサICチップがカスケード接続された3の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに画像信号がシリアル出力されるように構成されているとともに、1つのブロックのセンサICチップが駆動されるときに他の複数のブロックのセンサICチップも同時に駆動されるように並列駆動され、かつ、入力信号のチャンネル数が3であるA/D変換器を少なくとも1つ備えており、このA/D変換器の各チャンネルに、上記複数のセンサICチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されている。
【選択図】図4
【解決手段】複数のセンサICチップが列状に並べられている、画像読み取り装置であって、上記複数のセンサICチップの数は、3の自然数倍とされている一方、それぞれが同数のセンサICチップがカスケード接続された3の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに画像信号がシリアル出力されるように構成されているとともに、1つのブロックのセンサICチップが駆動されるときに他の複数のブロックのセンサICチップも同時に駆動されるように並列駆動され、かつ、入力信号のチャンネル数が3であるA/D変換器を少なくとも1つ備えており、このA/D変換器の各チャンネルに、上記複数のセンサICチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されている。
【選択図】図4
Description
本願発明は、原稿の画像やその他の所望の画像を読み取るのに用いられる画像読み取り装置に関する。
画像読み取り装置の一例としては、光電変換素子としての複数の受光素子が造り込まれた複数のセンサICチップを列状に並べたものがある。上記各センサICチップは、光源により照明された原稿からの反射光が複数の受光素子によって受光されると、それらの受光量に対応したレベルの画像信号をシリアルのアナログ信号として出力するように構成されている。
このような構成の画像読み取り装置において、1ライン分の画像を読み取るときに、複数のセンサICチップを一定の順序で1つずつ駆動させるだけでは、読み取り画素数が多い場合に、その読み取り処理に長時間を要する場合がある。とくに、原稿画像がカラー画像であるような場合には、たとえば赤、青、緑のそれぞれの光を発する3種類の光源を設けておき、これら3種類の光源を順次切り替え駆動することによって、同一ラインの画像を3回読み取る必要があるため、その読み取り処理には一層長い時間を要することとなる。
そこで、本出願人は、画像読み取り装置の一例として、特許文献1に所載のものを先に提案している。同公報に所載の画像読み取り装置においては、列状に並べられた複数のセンサICチップを複数のブロックに分けることにより、これらセンサICチップを並列駆動させるようにしている。より具体的には、たとえば複数のセンサICチップを4つのブロックに分けた場合、1つのブロックのセンサICチップが駆動されるときには、他の3つのブロックのセンサICチップについても同時に駆動させるようにしている。このような構成によれば、読み取り処理の時間短縮を図ることができる。
上記したような利点をもつ画像読み取り装置を製作する場合、あるいはそのような画像読み取り装置に付属させて使用する機器を製作する場合、その製作コストをできる限り安価にすることが要請される。具体的には、上記従来技術の画像読み取り装置においては、各センサICチップから出力される画像信号がアナログ信号であるため、これをCPUなどを用いて処理するためには予めデジタル信号に変換する必要がある。ところが、従来においては、このような処理を安価な機器を用いて効率良く、かつ適切に行なわせようとする着眼、あるいは工夫は、なされていないのが実情であり、この点において未だ改善すべき点があった。
本願発明は、このような事情のもとで考え出されたものであって、画像の読み取り処理の高速化を図ることができるとともに、画像信号の処理に用いられる機器の低コスト化などをも図ることが可能な画像読み取り装置を提供することをその課題としている。
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
本願発明によって提供される画像読み取り装置は、それぞれ同数の複数個の有効受光素子が列状に並ぶように造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサICチップを有しており、かつこれら複数のセンサICチップは、列状に並べられている、画像読み取り装置であって、上記複数のセンサICチップの数は、3の自然数倍とされている一方、これら複数のセンサICチップは、それぞれが同数のセンサICチップがカスケード接続された3の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに上記画像信号がシリアル出力されるように構成されているとともに、上記複数のセンサICチップは、1つのブロックのセンサICチップが駆動されるときに他の複数のブロックのセンサICチップも同時に駆動されるように並列駆動され、かつ、入力信号のチャンネル数が3であるA/D変換器を少なくとも1つ備えており、このA/D変換器の各チャンネルに、上記複数のセンサICチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されていることを特徴とする。
好ましい実施の形態においては、上記複数のセンサICチップは、同一のクロック信号に基づいて同時に並列駆動される。
好ましい実施の形態においてはまた、上記複数のセンサICチップの数が3である場合、上記複数のセンサICチップの数が6である場合、および、上記複数のセンサICチップの数が9である場合には、上記ブロックの数を3とし、上記複数センサICチップの数が12である場合には、上記ブロックの数を3または6とするとともに、各センサICチップの有効受光素子の数および素子間ピッチを所定とすることにより、A4サイズ、または、A6サイズの原稿を所定の解像度で読み取ることができるように構成される。
本願発明によれば、次のような効果が得られる。
第1に、アナログの画像信号をA/D変換器を用いてデジタル信号に変換する場合に、いわゆる3チャンネルタイプの安価なA/D変換器を効率良く用いることが可能となり、画像読み取り装置全体のコストを安価にすることができる。すなわち、画像処理の技術分野において用いられているA/D変換器としては、いわゆる1チャンネルタイプのものと、3チャンネルタイプのものとが最もポピュラーであり、これらは量産されているために、他のタイプのものと比較すると、その値段はかなり安いという実情がある。一般に、1チャンネルタイプのものはモノクロ画像信号の処理に使用され、また3チャンネルタイプのものはカラー画像信号の処理に使用されている。本願発明においては、読み取り画像がモノクロであるかカラーであるかには関係なく、複数のセンサICチップから同時に出力される画像信号の数が3の自然数倍とされるため、3チャンネルタイプのA/D変換器を用いれば、そのチャンネルに無駄を生じさせるようなことなく、安価な部品を利用したA/D変換の高速処理を行なうことが可能となるのである。
第2に、本願発明においては、複数のセンサICチップの総数が、3の自然数倍とされているために、これら複数のセンサICチップを3の自然数倍のブロックに分ける場合、各ブロックごとのセンサICチップの数を同一に揃えることができる。したがって、複数のブロックのそれぞれから出力される画像信号の長さ、あるいはデータ量を同一に揃えることができ、それら複数の画像信号の処理が共通化され、容易化される。また、各ブロックごとのセンサICチップの数が相違したのでは、センサICチップの数が最も多いブロックから出力される画像信号の処理に最も長い時間を要することとなり、読み取り処理の高速化が妨げられるが、本願発明によれば、そのようなことも回避することができる。
本願発明のその他の特徴および利点については、以下に行う発明の実施の形態の説明から、より明らかになるであろう。
以下、本願発明の好ましい実施の形態について、図面を参照しつつ具体的に説明する。
図1〜図4は、本願発明の一実施形態を示している。図1によく表われているように、本実施形態の画像読み取り装置Aは、ケース10、透明板11、3種類の光源12(12R,12G、12B)、レンズアレイ13、および複数のセンサICチップ2を具備して構成されている。
透明板11は、ガラス製または合成樹脂製であり、たとえばプラテンローラPによって原稿Dを矢印N1で示す副走査方向に搬送するときの原稿ガイドとしての役割を果たす。3種類の光源12R,12G、12Bのそれぞれは、赤、緑、青のそれぞれの色の光を発するLED光源であり、主走査方向(図1の紙面と直交する方向)に一定間隔を隔てて列状に並ぶようにして基板14の表面に実装されている。基板14は、ケース10の底面部に組み付けられている。各光源12から発せられた光は、透明板11をその下方から上方に透過して原稿Dの表面に照射されるようになっている。レンズアレイ13は、結像用の複数のレンズ13aが主走査方向に一定間隔で列状に並べられたものである。原稿Dの表面からの反射光は、各レンズ13aを透過することにより集束されてから、各センサICチップ2の後述する受光素子20により受光されるようになっている。
各センサICチップ2は、複数の受光素子20が等間隔で1列に並ぶようにして造り込まれた矩形状のチップである。図2によく表われているように、複数のセンサICチップ2は、複数の受光素子20の列方向に並ぶようにして基板14の表面に実装されている。本実施形態の画像読み取り装置Aは、A4幅の原稿に対応可能なものとして構成されており、各センサICチップ2は、その解像度が1,200dpi(47.2ドット/mm)であり、計1,728個の受光素子20を備えている。複数のセンサICチップ2の総数は、6つとされている。したがって、この画像読み取り装置Aにおいては、計10,368個の受光素子20が等間隔で1列に並んだ構成となっている。
センサICチップ2は、図3に表われているように、所定個数(1,728個)の受光素子20を構成するフォトトランジスタPT1〜PTnを備えている。これらのフォトトランジスタPT1〜PTnは、光を受けると、その受光量に対応した電荷を蓄える。このセンサICチップ2自体の基本的な回路構成は、従来のものと同様であり、後述する制御回路3から出力されるシリアルイン信号SIがパッドP1に入力されると、シフトレジスタ29は、パッドP2に入力されるクロック信号CLKに基づいて複数のFET1〜FETnを一定の方向に順次オンにしていく。すると、複数のフォトトランジスタPT1〜PTnに蓄えられていた電荷は一定の順序で放出されていき、増幅器OPによって増幅されてからパッドP3から画像信号AOとしてシリアルで出力される。この画像信号AOは、アナログ信号である。センサICチップ2は、最終のフォトトランジスタPTnから画像信号が出力された時点でシリアルアウト信号SOを出力するパッドP4も具備している。その他、センサICチップ2は、このセンサICチップ2内の各部を動作させるのに必要な駆動電力を供給するための電圧印加用パッドP5や、グランド接続用のパッドP6も備えている。
図2および図4によく表われているように、6つのセンサICチップ2(2a〜2f)は、その列の一端から他端に向かう一定の順序で2つのセンサICチップ2を1ブロック単位とする、計3つのブロックB1〜B3に分けられている。基板14の表面には、図4に示すような配線パターンが形成されている。この配線パターンの一端は、基板14の一側縁部に設けられたコネクタ18に繋がっており、基板14の外部から複数のセンサICチップ2への電力供給や各種の信号の送出入などは、このコネクタ18に接続されたケーブル(図示略)を介して行なわれるようになっている。
この画像読み取り装置Aは、基板14のコネクタ18に接続される機器として、制御回路3、A/D変換器4、およびメモリ5などを具備している。制御回路3は、コネクタ18にシリアルイン信号SIやクロック信号CLKを送出するように構成されている。シリアルイン信号SIは、3つのブロックB1〜B3のそれぞれの左に位置する計3つのセンサICチップ2(2a,2c,2e)に分かれて入力されるようになっている。図3に示すように、たとえばブロックB1の右のセンサICチップ2(2b)は、左のセンサICチップ2(2a)のパッドP4からシリアルアウト信号SOが出力され、かつこれがシリアルイン信号SIとしてパッドP1に入力されることによりその駆動を開始するようになっている。図4に示す他のブロックB2,B3のセンサICチップ2も同様な構成になっており、3つのブロックB1〜B3のいずれにおいても左のセンサICチップ2(2a,2c,2e)の駆動を終えた後に、右のセンサICチップ2(2b,2d,2f)が駆動を開始するようになっている。制御回路3からコネクタ18に送出されるクロック信号CLKは、6つのセンサICチップ2のそれぞれに分かれて入力されるようになっている。
A/D変換器4は、3つのアナログ信号のそれぞれをデジタル信号に変換する処理を並行して行なうことが可能ないわゆる3チャンネルタイプのものである。このA/D変換器4には、ブロックB1〜B3のそれぞれのセンサICチップ2からシリアルで出力される3つの画像信号AO(AO1〜AO3)が入力されるように構成されている。メモリ5は、たとえばRAMを用いて構成されており、A/D変換器4によってデジタル化された信号のデータをアドレス付けして記憶する役割を果たす。制御回路3は、このメモリ5からデータを読み出させる制御を行なうように構成されており、このことによりこのメモリ5からはデジタル化された1ライン分の画像信号が所定の整列された順序で出力されるようになっている。画像信号の順序は、たとえば6つのセンサICチップ2a〜2fを1つずつ順番に駆動させた場合に得られる画像信号の順序と同様な順序である。
次に、上記構成の画像読み取り装置Aの作用について説明する。
まず、この画像読み取り装置Aにおいては、図4を参照して説明したとおり、3つのセンサICチップ2a,2c,2eが同時に駆動された後に、他の3つのセンサICチップ2b,2d,2fが同時に駆動されるようになっている。このため、本実施形態とは異なり、6つのセンサICチップ2をブロック分けすることなく1つずつ順番に駆動していく場合と比較すると、3倍の速度で画像の読み取り処理を行なうことができる。
6つのセンサICチップ2からは3つの画像信号AO1〜AO3が同時に出力され、これが3チャンネルタイプのA/D変換器4によってデジタル信号に変換される。このため、A/D変換器4に入力チャンネルの余りを生じさせるようなことなく、効率の良いA/D変換が可能となる。既に述べたとおり、3チャンネルタイプのA/D変換器は、1チャンネルタイプのA/D変換器とともに、他のチャンネル数のA/D変換器と比べてポピュラーであり、これらは量産がなされているために安価である。したがって、その分だけ画像読み取り装置Aの全体のコストも低減化することができる。
また、この画像読み取り装置Aにおいては、センサICチップ2の総個数が六個であり、これらを3つのブロックB1〜B3に分けた場合には、これらブロックB1〜B3のそれぞれのセンサICチップ2の数はいずれも2個となっている。このため、ブロックB1〜B3のそれぞれから出力される画像信号AO1〜AO3のデータ長は、同一に揃えられ、これらの信号の処理を共通化することができるために、その処理が容易化され、さらにはこのことにより処理の高速化がより図られることとなる。
本願発明は、上述の実施形態の内容に限定されない。本願発明に係る画像読み取り装置の各部の具体的な構成は種々に設計変更自在である。
本願発明においては、複数のセンサICチップをブロック分けする場合のそのブロック数は、「3」に限定されない。「6」であってもかまわない。このようなブロック数であっても、それら複数のブロックから出力される画像信号を、3チャンネルタイプのA/D変換器を利用して無駄なチャンネルを生じないように効率良くデジタル信号に変換することができる。
上記と同様に、センサICチップの総数も、要は、3の自然数倍であればよく、上記実施形態のような「6」には限定されない。6以外であっても、「9」あるいは「12」とすることもできる。3
本願発明に係る画像読み取り装置をA4サイズの原稿の読み取りに対応するものとして構成する場合におけるセンサICチップに関する仕様の具体例を、〔表1〕に示す。
上記〔表1〕から理解されるように、本願発明においては、1チップ当たりの受光素子数、チップ数、画像信号の出力数などの項目は、解像度などに応じて種々に変更することが可能である。A4サイズの原稿に対応するものに代えて、A6サイズの原稿に対応するものとする場合には、1チップ当たりの受光素子数、および受光素子総数が、上記〔表1〕に示した数値の半分にすればよいこととなる。
本願発明においては、読み取り処理の高速化を図ることができるために、カラー原稿画像の読み取りに最適であるが、これに限定されず、モノクロ画像の読み取りにも好適であり、いずれであってもかまわない。
本願発明に係る画像読み取り装置は、必ずしもA/D変換器が組み込まれた構成を有している必要はない。A/D変換器は、画像読み取り装置に外付けした状態で使用することもできる。このようにA/D変換器を外付けする場合であっても、このA/D変換器としては安価な3チャンネルタイプのものを用いることができるために、本願発明の目的が達成される。
A 画像読み取り装置
B1〜B3 ブロック
2 センサICチップ
3 制御回路
4 A/D変換器
5 メモリ
20 受光素子
B1〜B3 ブロック
2 センサICチップ
3 制御回路
4 A/D変換器
5 メモリ
20 受光素子
Claims (3)
- それぞれ同数の複数個の有効受光素子が列状に並ぶように造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサICチップを有しており、かつこれら複数のセンサICチップは、列状に並べられている、画像読み取り装置であって、
上記複数のセンサICチップの数は、3の自然数倍とされている一方、
これら複数のセンサICチップは、それぞれが同数のセンサICチップがカスケード接続された3の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに上記画像信号がシリアル出力されるように構成されているとともに、
上記複数のセンサICチップは、1つのブロックのセンサICチップが駆動されるときに他の複数のブロックのセンサICチップも同時に駆動されるように並列駆動され、かつ、
入力信号のチャンネル数が3であるA/D変換器を少なくとも1つ備えており、このA/D変換器の各チャンネルに、上記複数のセンサICチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されていることを特徴とする、画像読み取り装置。 - 上記複数のセンサICチップは、同一のクロック信号に基づいて同時に並列駆動される、請求項1に記載の画像読み取り装置。
- 上記複数のセンサICチップの数が3である場合、上記複数のセンサICチップの数が6である場合、および、上記複数のセンサICチップの数が9である場合には、上記ブロックの数を3とし、上記複数センサICチップの数が12である場合には、上記ブロックの数を3または6とするとともに、各センサICチップの有効受光素子の数および素子間ピッチを所定とすることにより、A4サイズ、または、A6サイズの原稿を所定の解像度で読み取ることができるように構成した、請求項2に記載の画像読み取り装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006355161A JP2007135232A (ja) | 2006-12-28 | 2006-12-28 | 画像読み取り装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006355161A JP2007135232A (ja) | 2006-12-28 | 2006-12-28 | 画像読み取り装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2002102599A Division JP2003298813A (ja) | 2002-04-04 | 2002-04-04 | 画像読み取り装置 |
Publications (1)
Publication Number | Publication Date |
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ID=38156460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006355161A Pending JP2007135232A (ja) | 2006-12-28 | 2006-12-28 | 画像読み取り装置 |
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2006
- 2006-12-28 JP JP2006355161A patent/JP2007135232A/ja active Pending
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