JP2007135232A - 画像読み取り装置 - Google Patents

Abstract

【課題】画像の読み取り処理の高速化を図ることができるとともに、画像信号の処理に用いられる機器の低コスト化などをも図る。
【解決手段】複数のセンサＩＣチップが列状に並べられている、画像読み取り装置であって、上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、それぞれが同数のセンサＩＣチップがカスケード接続された３の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに画像信号がシリアル出力されるように構成されているとともに、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同時に駆動されるように並列駆動され、かつ、入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器の各チャンネルに、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されている。
【選択図】図４

Description

本願発明は、原稿の画像やその他の所望の画像を読み取るのに用いられる画像読み取り装置に関する。

画像読み取り装置の一例としては、光電変換素子としての複数の受光素子が造り込まれた複数のセンサＩＣチップを列状に並べたものがある。上記各センサＩＣチップは、光源により照明された原稿からの反射光が複数の受光素子によって受光されると、それらの受光量に対応したレベルの画像信号をシリアルのアナログ信号として出力するように構成されている。

このような構成の画像読み取り装置において、１ライン分の画像を読み取るときに、複数のセンサＩＣチップを一定の順序で１つずつ駆動させるだけでは、読み取り画素数が多い場合に、その読み取り処理に長時間を要する場合がある。とくに、原稿画像がカラー画像であるような場合には、たとえば赤、青、緑のそれぞれの光を発する３種類の光源を設けておき、これら３種類の光源を順次切り替え駆動することによって、同一ラインの画像を３回読み取る必要があるため、その読み取り処理には一層長い時間を要することとなる。

そこで、本出願人は、画像読み取り装置の一例として、特許文献１に所載のものを先に提案している。同公報に所載の画像読み取り装置においては、列状に並べられた複数のセンサＩＣチップを複数のブロックに分けることにより、これらセンサＩＣチップを並列駆動させるようにしている。より具体的には、たとえば複数のセンサＩＣチップを４つのブロックに分けた場合、１つのブロックのセンサＩＣチップが駆動されるときには、他の３つのブロックのセンサＩＣチップについても同時に駆動させるようにしている。このような構成によれば、読み取り処理の時間短縮を図ることができる。

特開平１０−２８５３３０号公報

上記したような利点をもつ画像読み取り装置を製作する場合、あるいはそのような画像読み取り装置に付属させて使用する機器を製作する場合、その製作コストをできる限り安価にすることが要請される。具体的には、上記従来技術の画像読み取り装置においては、各センサＩＣチップから出力される画像信号がアナログ信号であるため、これをＣＰＵなどを用いて処理するためには予めデジタル信号に変換する必要がある。ところが、従来においては、このような処理を安価な機器を用いて効率良く、かつ適切に行なわせようとする着眼、あるいは工夫は、なされていないのが実情であり、この点において未だ改善すべき点があった。

本願発明は、このような事情のもとで考え出されたものであって、画像の読み取り処理の高速化を図ることができるとともに、画像信号の処理に用いられる機器の低コスト化などをも図ることが可能な画像読み取り装置を提供することをその課題としている。

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。

本願発明によって提供される画像読み取り装置は、それぞれ同数の複数個の有効受光素子が列状に並ぶように造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、これら複数のセンサＩＣチップは、それぞれが同数のセンサＩＣチップがカスケード接続された３の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに上記画像信号がシリアル出力されるように構成されているとともに、上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同時に駆動されるように並列駆動され、かつ、入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器の各チャンネルに、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されていることを特徴とする。

好ましい実施の形態においては、上記複数のセンサＩＣチップは、同一のクロック信号に基づいて同時に並列駆動される。

好ましい実施の形態においてはまた、上記複数のセンサＩＣチップの数が３である場合、上記複数のセンサＩＣチップの数が６である場合、および、上記複数のセンサＩＣチップの数が９である場合には、上記ブロックの数を３とし、上記複数センサＩＣチップの数が１２である場合には、上記ブロックの数を３または６とするとともに、各センサＩＣチップの有効受光素子の数および素子間ピッチを所定とすることにより、Ａ４サイズ、または、Ａ６サイズの原稿を所定の解像度で読み取ることができるように構成される。

本願発明によれば、次のような効果が得られる。

第１に、アナログの画像信号をＡ／Ｄ変換器を用いてデジタル信号に変換する場合に、いわゆる３チャンネルタイプの安価なＡ／Ｄ変換器を効率良く用いることが可能となり、画像読み取り装置全体のコストを安価にすることができる。すなわち、画像処理の技術分野において用いられているＡ／Ｄ変換器としては、いわゆる１チャンネルタイプのものと、３チャンネルタイプのものとが最もポピュラーであり、これらは量産されているために、他のタイプのものと比較すると、その値段はかなり安いという実情がある。一般に、１チャンネルタイプのものはモノクロ画像信号の処理に使用され、また３チャンネルタイプのものはカラー画像信号の処理に使用されている。本願発明においては、読み取り画像がモノクロであるかカラーであるかには関係なく、複数のセンサＩＣチップから同時に出力される画像信号の数が３の自然数倍とされるため、３チャンネルタイプのＡ／Ｄ変換器を用いれば、そのチャンネルに無駄を生じさせるようなことなく、安価な部品を利用したＡ／Ｄ変換の高速処理を行なうことが可能となるのである。

第２に、本願発明においては、複数のセンサＩＣチップの総数が、３の自然数倍とされているために、これら複数のセンサＩＣチップを３の自然数倍のブロックに分ける場合、各ブロックごとのセンサＩＣチップの数を同一に揃えることができる。したがって、複数のブロックのそれぞれから出力される画像信号の長さ、あるいはデータ量を同一に揃えることができ、それら複数の画像信号の処理が共通化され、容易化される。また、各ブロックごとのセンサＩＣチップの数が相違したのでは、センサＩＣチップの数が最も多いブロックから出力される画像信号の処理に最も長い時間を要することとなり、読み取り処理の高速化が妨げられるが、本願発明によれば、そのようなことも回避することができる。

本願発明のその他の特徴および利点については、以下に行う発明の実施の形態の説明から、より明らかになるであろう。

以下、本願発明の好ましい実施の形態について、図面を参照しつつ具体的に説明する。

図１〜図４は、本願発明の一実施形態を示している。図１によく表われているように、本実施形態の画像読み取り装置Ａは、ケース１０、透明板１１、３種類の光源１２（１２Ｒ，１２Ｇ、１２Ｂ）、レンズアレイ１３、および複数のセンサＩＣチップ２を具備して構成されている。

透明板１１は、ガラス製または合成樹脂製であり、たとえばプラテンローラＰによって原稿Ｄを矢印Ｎ１で示す副走査方向に搬送するときの原稿ガイドとしての役割を果たす。３種類の光源１２Ｒ，１２Ｇ、１２Ｂのそれぞれは、赤、緑、青のそれぞれの色の光を発するＬＥＤ光源であり、主走査方向（図１の紙面と直交する方向）に一定間隔を隔てて列状に並ぶようにして基板１４の表面に実装されている。基板１４は、ケース１０の底面部に組み付けられている。各光源１２から発せられた光は、透明板１１をその下方から上方に透過して原稿Ｄの表面に照射されるようになっている。レンズアレイ１３は、結像用の複数のレンズ１３ａが主走査方向に一定間隔で列状に並べられたものである。原稿Ｄの表面からの反射光は、各レンズ１３ａを透過することにより集束されてから、各センサＩＣチップ２の後述する受光素子２０により受光されるようになっている。

各センサＩＣチップ２は、複数の受光素子２０が等間隔で１列に並ぶようにして造り込まれた矩形状のチップである。図２によく表われているように、複数のセンサＩＣチップ２は、複数の受光素子２０の列方向に並ぶようにして基板１４の表面に実装されている。本実施形態の画像読み取り装置Ａは、Ａ４幅の原稿に対応可能なものとして構成されており、各センサＩＣチップ２は、その解像度が１，２００ｄｐｉ（４７．２ドット／ｍｍ）であり、計１，７２８個の受光素子２０を備えている。複数のセンサＩＣチップ２の総数は、６つとされている。したがって、この画像読み取り装置Ａにおいては、計１０，３６８個の受光素子２０が等間隔で１列に並んだ構成となっている。

センサＩＣチップ２は、図３に表われているように、所定個数（１，７２８個）の受光素子２０を構成するフォトトランジスタＰＴ１〜ＰＴｎを備えている。これらのフォトトランジスタＰＴ１〜ＰＴｎは、光を受けると、その受光量に対応した電荷を蓄える。このセンサＩＣチップ２自体の基本的な回路構成は、従来のものと同様であり、後述する制御回路３から出力されるシリアルイン信号ＳＩがパッドＰ１に入力されると、シフトレジスタ２９は、パッドＰ２に入力されるクロック信号ＣＬＫに基づいて複数のＦＥＴ１〜ＦＥＴｎを一定の方向に順次オンにしていく。すると、複数のフォトトランジスタＰＴ１〜ＰＴｎに蓄えられていた電荷は一定の順序で放出されていき、増幅器ＯＰによって増幅されてからパッドＰ３から画像信号ＡＯとしてシリアルで出力される。この画像信号ＡＯは、アナログ信号である。センサＩＣチップ２は、最終のフォトトランジスタＰＴｎから画像信号が出力された時点でシリアルアウト信号ＳＯを出力するパッドＰ４も具備している。その他、センサＩＣチップ２は、このセンサＩＣチップ２内の各部を動作させるのに必要な駆動電力を供給するための電圧印加用パッドＰ５や、グランド接続用のパッドＰ６も備えている。

図２および図４によく表われているように、６つのセンサＩＣチップ２（２ａ〜２ｆ）は、その列の一端から他端に向かう一定の順序で２つのセンサＩＣチップ２を１ブロック単位とする、計３つのブロックＢ１〜Ｂ３に分けられている。基板１４の表面には、図４に示すような配線パターンが形成されている。この配線パターンの一端は、基板１４の一側縁部に設けられたコネクタ１８に繋がっており、基板１４の外部から複数のセンサＩＣチップ２への電力供給や各種の信号の送出入などは、このコネクタ１８に接続されたケーブル（図示略）を介して行なわれるようになっている。

この画像読み取り装置Ａは、基板１４のコネクタ１８に接続される機器として、制御回路３、Ａ／Ｄ変換器４、およびメモリ５などを具備している。制御回路３は、コネクタ１８にシリアルイン信号ＳＩやクロック信号ＣＬＫを送出するように構成されている。シリアルイン信号ＳＩは、３つのブロックＢ１〜Ｂ３のそれぞれの左に位置する計３つのセンサＩＣチップ２（２ａ，２ｃ，２ｅ）に分かれて入力されるようになっている。図３に示すように、たとえばブロックＢ１の右のセンサＩＣチップ２（２ｂ）は、左のセンサＩＣチップ２（２ａ）のパッドＰ４からシリアルアウト信号ＳＯが出力され、かつこれがシリアルイン信号ＳＩとしてパッドＰ１に入力されることによりその駆動を開始するようになっている。図４に示す他のブロックＢ２，Ｂ３のセンサＩＣチップ２も同様な構成になっており、３つのブロックＢ１〜Ｂ３のいずれにおいても左のセンサＩＣチップ２（２ａ，２ｃ，２ｅ）の駆動を終えた後に、右のセンサＩＣチップ２（２ｂ，２ｄ，２ｆ）が駆動を開始するようになっている。制御回路３からコネクタ１８に送出されるクロック信号ＣＬＫは、６つのセンサＩＣチップ２のそれぞれに分かれて入力されるようになっている。

Ａ／Ｄ変換器４は、３つのアナログ信号のそれぞれをデジタル信号に変換する処理を並行して行なうことが可能ないわゆる３チャンネルタイプのものである。このＡ／Ｄ変換器４には、ブロックＢ１〜Ｂ３のそれぞれのセンサＩＣチップ２からシリアルで出力される３つの画像信号ＡＯ（ＡＯ１〜ＡＯ３）が入力されるように構成されている。メモリ５は、たとえばＲＡＭを用いて構成されており、Ａ／Ｄ変換器４によってデジタル化された信号のデータをアドレス付けして記憶する役割を果たす。制御回路３は、このメモリ５からデータを読み出させる制御を行なうように構成されており、このことによりこのメモリ５からはデジタル化された１ライン分の画像信号が所定の整列された順序で出力されるようになっている。画像信号の順序は、たとえば６つのセンサＩＣチップ２ａ〜２ｆを１つずつ順番に駆動させた場合に得られる画像信号の順序と同様な順序である。

次に、上記構成の画像読み取り装置Ａの作用について説明する。

まず、この画像読み取り装置Ａにおいては、図４を参照して説明したとおり、３つのセンサＩＣチップ２ａ，２ｃ，２ｅが同時に駆動された後に、他の３つのセンサＩＣチップ２ｂ，２ｄ，２ｆが同時に駆動されるようになっている。このため、本実施形態とは異なり、６つのセンサＩＣチップ２をブロック分けすることなく１つずつ順番に駆動していく場合と比較すると、３倍の速度で画像の読み取り処理を行なうことができる。

６つのセンサＩＣチップ２からは３つの画像信号ＡＯ１〜ＡＯ３が同時に出力され、これが３チャンネルタイプのＡ／Ｄ変換器４によってデジタル信号に変換される。このため、Ａ／Ｄ変換器４に入力チャンネルの余りを生じさせるようなことなく、効率の良いＡ／Ｄ変換が可能となる。既に述べたとおり、３チャンネルタイプのＡ／Ｄ変換器は、１チャンネルタイプのＡ／Ｄ変換器とともに、他のチャンネル数のＡ／Ｄ変換器と比べてポピュラーであり、これらは量産がなされているために安価である。したがって、その分だけ画像読み取り装置Ａの全体のコストも低減化することができる。

また、この画像読み取り装置Ａにおいては、センサＩＣチップ２の総個数が六個であり、これらを３つのブロックＢ１〜Ｂ３に分けた場合には、これらブロックＢ１〜Ｂ３のそれぞれのセンサＩＣチップ２の数はいずれも２個となっている。このため、ブロックＢ１〜Ｂ３のそれぞれから出力される画像信号ＡＯ１〜ＡＯ３のデータ長は、同一に揃えられ、これらの信号の処理を共通化することができるために、その処理が容易化され、さらにはこのことにより処理の高速化がより図られることとなる。

本願発明は、上述の実施形態の内容に限定されない。本願発明に係る画像読み取り装置の各部の具体的な構成は種々に設計変更自在である。

本願発明においては、複数のセンサＩＣチップをブロック分けする場合のそのブロック数は、「３」に限定されない。「６」であってもかまわない。このようなブロック数であっても、それら複数のブロックから出力される画像信号を、３チャンネルタイプのＡ／Ｄ変換器を利用して無駄なチャンネルを生じないように効率良くデジタル信号に変換することができる。

上記と同様に、センサＩＣチップの総数も、要は、３の自然数倍であればよく、上記実施形態のような「６」には限定されない。６以外であっても、「９」あるいは「１２」とすることもできる。３

本願発明に係る画像読み取り装置をＡ４サイズの原稿の読み取りに対応するものとして構成する場合におけるセンサＩＣチップに関する仕様の具体例を、〔表１〕に示す。

上記〔表１〕から理解されるように、本願発明においては、１チップ当たりの受光素子数、チップ数、画像信号の出力数などの項目は、解像度などに応じて種々に変更することが可能である。Ａ４サイズの原稿に対応するものに代えて、Ａ６サイズの原稿に対応するものとする場合には、１チップ当たりの受光素子数、および受光素子総数が、上記〔表１〕に示した数値の半分にすればよいこととなる。

本願発明においては、読み取り処理の高速化を図ることができるために、カラー原稿画像の読み取りに最適であるが、これに限定されず、モノクロ画像の読み取りにも好適であり、いずれであってもかまわない。

本願発明に係る画像読み取り装置は、必ずしもＡ／Ｄ変換器が組み込まれた構成を有している必要はない。Ａ／Ｄ変換器は、画像読み取り装置に外付けした状態で使用することもできる。このようにＡ／Ｄ変換器を外付けする場合であっても、このＡ／Ｄ変換器としては安価な３チャンネルタイプのものを用いることができるために、本願発明の目的が達成される。

本願発明に係る画像読み取り装置の一例を示す断面図である。 図１に示す画像読み取り装置のセンサＩＣチップを実装した基板の概略斜視図である。 センサＩＣチップの回路構成の一例を示す図である。 本願発明に係る画像読み取り装置の要部の構成を示す説明図である。

符号の説明

Ａ 画像読み取り装置
Ｂ１〜Ｂ３ ブロック
２ センサＩＣチップ
３ 制御回路
４ Ａ／Ｄ変換器
５ メモリ
２０ 受光素子

Claims (3)

1. それぞれ同数の複数個の有効受光素子が列状に並ぶように造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
   上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、
   これら複数のセンサＩＣチップは、それぞれが同数のセンサＩＣチップがカスケード接続された３の自然数倍の数のブロックに分けられ、かつそれらのブロックごとに上記画像信号がシリアル出力されるように構成されているとともに、
   上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同時に駆動されるように並列駆動され、かつ、
   入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器の各チャンネルに、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されていることを特徴とする、画像読み取り装置。
2. 上記複数のセンサＩＣチップは、同一のクロック信号に基づいて同時に並列駆動される、請求項１に記載の画像読み取り装置。
3. 上記複数のセンサＩＣチップの数が３である場合、上記複数のセンサＩＣチップの数が６である場合、および、上記複数のセンサＩＣチップの数が９である場合には、上記ブロックの数を３とし、上記複数センサＩＣチップの数が１２である場合には、上記ブロックの数を３または６とするとともに、各センサＩＣチップの有効受光素子の数および素子間ピッチを所定とすることにより、Ａ４サイズ、または、Ａ６サイズの原稿を所定の解像度で読み取ることができるように構成した、請求項２に記載の画像読み取り装置。

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