JP2007134035A - Resistive memory device including selected reference memory cell, and method of operating the same - Google Patents
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Abstract
Description
本発明は、一般的に集積回路に関するもので、特に、抵抗型メモリ素子及びその動作方法（ＲＥＳＩＳＴＩＶＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＥＬＥＣＴＥＤ ＲＥＦＥＲＥＮＣＥ ＭＥＭＯＲＹ ＣＥＬＬＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＯＰＥＲＡＴＩＮＧ ＴＨＥ ＳＡＭＥ）に関するものである。 The present invention generally relates to an integrated circuit, and more particularly, to a resistive memory device and a method of operating the same.
一部のランダムアクセス不揮発性メモリ素子は、内部のメモリセルの抵抗を変化させることでデータを保存しているものと知られている。このような素子を通常抵抗型ランダムアクセスメモリ（ＲｅＲａｍ）と称する。動作時に、ＲｅＲａｍメモリセルはセルの抵抗を変化させることでプログラムすることができる。例えば、セルの抵抗を比較的に低い値に変化させることによって「０」の論理データ値がプログラムでき、反面前記セルの抵抗を比較的に高い値に変化させることによって「１」の論理データ値がプログラムされる。 Some random access nonvolatile memory devices are known to store data by changing the resistance of internal memory cells. Such an element is generally called a resistance random access memory (ReRam). In operation, the ReRam memory cell can be programmed by changing the cell resistance. For example, a logical data value of “0” can be programmed by changing the resistance of the cell to a relatively low value, while a logical data value of “1” can be programmed by changing the resistance of the cell to a relatively high value. Is programmed.
一種のＲｅＲａｍとして、半導体電子工学と磁気学とを組み合わせた磁気ランダムアクセスメモリ（ＭＲＡＭ）を挙げることができる。ＭＲＡＭでは、セルに保存されたデータが、「１」の論理データ値であるか、それとも「０」の論理データ値であるかを表すために電荷ではなく、電子のスピン（ｓｐｉｎ）が用いられる。
ＭＲＡＭに用いられる一タイプの構造は、相互交差するように（または、交差点配列ともいう）相互に直交して延長された伝導性ラインを提供する。データを保存するのに用いられるセルは、直交する伝導性ラインの交差点に位置され、アクセストランジスタを用いてアクセスされる磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ：ＭＴＪ）素子で構成される。
データは、交差点ＭＲＡＭのデータセルにて交差する伝導性ラインのそれぞれから電流が発生することで、該データセルに保存できる。特に、交差する伝導性ラインに流れる電流は、それぞれ磁界を発生することができ、前記磁界は組み合わされる際、磁気トンネル接合ＭＴＪにより提供される磁気モーメントの配列に影響を与えることができ、これが前記セルの抵抗を変化させる。例えば、交差電流により発生した磁界の第１組合せは、前記セルにより供給される抵抗が「０」の論理データ値に対応するように磁気モーメントを第１方向に指向させる。対照的に、磁界の第２組合せはセルの抵抗が「１」の論理データ値になるように変化させるために反対磁気モーメントを発生させる。よって、アクセス時に、セルにより供給される抵抗を変化させるために交差する伝導性ラインに電流を流すことによって、データはＭＲＡＭのセルに記録される。
One type of ReRam is a magnetic random access memory (MRAM) that combines semiconductor electronics and magnetism. In the MRAM, an electron spin rather than a charge is used to indicate whether the data stored in the cell is a logical data value of “1” or a logical data value of “0”. .
One type of structure used in MRAM provides conductive lines that extend perpendicular to each other so as to intersect each other (also referred to as intersection arrays). A cell used to store data is composed of a magnetic tunnel junction (MTJ) element located at the intersection of orthogonal conductive lines and accessed using an access transistor.
Data can be stored in the data cell by generating current from each of the conductive lines that intersect at the data cell of the intersection MRAM. In particular, the currents flowing in the intersecting conductive lines can each generate a magnetic field, which when combined can affect the arrangement of magnetic moments provided by the magnetic tunnel junction MTJ, which Change the resistance of the cell. For example, the first combination of magnetic fields generated by the cross current directs the magnetic moment in the first direction so that the resistance supplied by the cell corresponds to a logical data value of “0”. In contrast, the second combination of magnetic fields generates an opposite magnetic moment to change the resistance of the cell to a logical data value of “1”. Thus, during access, data is recorded in the MRAM cell by passing current through intersecting conductive lines to change the resistance supplied by the cell.
図１は、データセルがワードラインＷＬ１−３とビットラインＢＬ１−４との交差点に位置している従来の交差点ＭＲＡＭを含む等価回路を例示する。図１により、ＢＬ２とＷＬ２との交差点に位置したデータセルＣＳはそれぞれの電流ＩＷＬ、ＩＢＬを発生することで記録することができる。電流ＩＷＬ、ＩＢＬは、記録されるデータセルにそれぞれの磁界（“ハード（ｈａｒｄ）”磁界及び“イージー（ｅａｓｙ）”磁界）を発生する。Ｈｈａｒｄ及びＨｅａｓｙ磁界の大きさ及び方向の特別な組合せはデータセルの抵抗を変更させることができる。磁界Ｈｈａｒｄ及びＨｅａｓｙの方向は電流ＩＷＬ、ＩＢＬの方向に基づいている。
また、理想的には、残りの交差点ＢＬ１、ＢＬ３、ＢＬ４において電流ＩＷＬにより発生する磁界は、単独で残りセルの抵抗を変化させるには不十分なものである。データセルＣＳへの記録動作が達成できるようにするためには、データセルに及ぼすイージー磁界とハード磁界との組み合わされた影響を利用するのが好ましい。言い替えれば、図１は前記残りのセルがプログラムのために選択されなかったにもかかわらず、電流ＩＷＬにより残りのセルにおいて磁界Ｈｈａｒｄが発生したことがわかる。選択されないメモリセルに対する磁界Ｈｈａｒｄが、選択されないデータセルの状態を変化させるのに十分である場合、内部に保存されているデータは選択されたデータセルＣＳの記録中に、図らずも修正されることもある。
FIG. 1 illustrates an equivalent circuit including a conventional intersection MRAM in which data cells are located at intersections of word lines WL1-3 and bit lines BL1-4. The Figure 1, BL2 and data cell located at the intersection of the WL2 C S each current I WL, can be recorded by generating the I BL. The currents I WL and I BL generate respective magnetic fields (“hard” magnetic field and “easy” magnetic field) in the data cell to be recorded. A special combination of the magnitude and direction of the H hard and H easy magnetic fields can change the resistance of the data cell. The directions of the magnetic fields H hard and H easy are based on the directions of the currents I WL and I BL .
Also, ideally, the magnetic field generated by the current I WL in the remaining intersections BL1, BL3, BL4 are those alone is not sufficient to change the resistance of the remaining cells. To be able to achieve the recording operation of the data cells C S is, it is preferable to use the combined effect of the easy magnetic and hard magnetic fields on the data cell. In other words, FIG. 1 shows that the magnetic field H hard is generated in the remaining cells by the current I WL even though the remaining cells were not selected for programming. Magnetic field H hard for the unselected memory cell, if it is sufficient to change the state of the unselected data cells, during recording of data cells C S data selected stored therein, accidentally modified Sometimes it is done.
図２は、ＭＲＡＭを製造する際、工程変化により相異なるＭＲＡＭセルの抵抗に影響を与えることのできる磁界の変化を表す一範囲のアステロイドグラフを示す。特に、図２は特別なＭＲＡＭデータセルにデータをプログラムするのに必要であり、相異なる可能な限りの組み合わせられた磁界を例示する。図２に示すように、第１アステロイド曲線ＡＣ１は、曲線上におけるＨｈａｒｄ磁界とＨｅａｓｙ磁界との組合せにより第１ＭＲＡＭデータセルがプログラムされる可能性があることを示す。用語のＨｈａｒｄ及びＨｅａｓｙは、それぞれデータセルの長方向及び短方向から発生する磁界を言う。アステロイド曲線ＡＣ２は、前記アステロイド曲線ＡＣ１に比べて右側にシフトされていて、相異なるＨｈａｒｄ磁界及びＨｅａｓｙ磁界によってプログラムされた（工程変化のため）第２ＭＲＡＭデータセルを示す。よって、図２に示すＭＲＡＭの任意セルにデータがプログラムできることを保証するために、印加されたＨｈａｒｄ磁界及びＨｅａｓｙ磁界は図２において“記録マージン”と表記した領域内に存在しなければならない。言い替えれば、工程変化のために、データをプログラムするのに必要なＨｈａｒｄ磁界及びＨｅａｓｙ磁界について最悪の場合を仮定することができる。それ故、図２に示すように、アステロイド曲線ＡＣ２がＭＲＡＭのデータセルに対して“最悪の場合”に対する動作を反映した場合、ＭＲＡＭは比較的に狭い記録マージンで動作することになる。
Ｈｈａｒｄ磁界及びＨｅａｓｙ磁界は、普通、記録動作を達成するためにデータセルに印加されるが、これらの磁界から１つだけを用いてデータセルをプログラムすることもできる。例えば、図２に示すように、第１アステロイド曲線ＡＣ１は対応データセルが、例えば、Ｈｅ’を超えるイージー磁界に記録される場合は、ハード磁界Ｈｈ’の寄与なしでも前記データセルの状態が変化する可能性があることを示す。
FIG. 2 shows a range of asteroid graphs that represent changes in magnetic field that can affect the resistance of different MRAM cells due to process changes when manufacturing MRAM. In particular, FIG. 2 illustrates as many different possible combined magnetic fields as necessary to program data into a special MRAM data cell. As shown in FIG. 2, the first asteroid curve AC1 indicates that the first MRAM data cell may be programmed by the combination of the H hard field and the H easy field on the curve. H hard and H easy terms, refers to a magnetic field generated from the long direction and short direction of the respective data cell. The asteroid curve AC2 shows a second MRAM data cell that is shifted to the right relative to the asteroid curve AC1 and is programmed by different H hard and H easy fields (due to process changes). Therefore, in order to ensure that data can be programmed in an arbitrary cell of the MRAM shown in FIG. 2, the applied H hard magnetic field and H easy magnetic field must exist in the region indicated as “recording margin” in FIG. . In other words, because of process changes, the worst case can be assumed for the H hard and H easy fields required to program the data. Therefore, as shown in FIG. 2, when the asteroid curve AC2 reflects the “worst case” operation for the data cell of the MRAM, the MRAM operates with a relatively narrow recording margin.
H hard and H easy magnetic fields are typically applied to the data cells to achieve the recording operation, but only one of these magnetic fields can be used to program the data cells. For example, as shown in FIG. 2, when the corresponding data cell is recorded in an easy magnetic field exceeding, for example, He ′, the first asteroid curve AC1 has a state of the data cell without the contribution of the hard magnetic field Hh ′. Indicates that it may change.
図３は、同時記録動作を示す等価図である。特に、１グループのデータセルＣＳは、ＷＬ２に電流ＩＷＬを印加し、ビットラインＢＬ１−ＢＬ４に電流ＩＢＬ１−４を印加することで、プログラムすることができる。図３に示すように、ＣＳに含まれるプログラムされたデータセルのそれぞれに対して発生したイージー磁界とハード磁界の組合せは前記データセルＣＳの抵抗を変化させるように動作する。図４に示すように、同一ハード磁界がＣＳに含まれた共通選択されたデータセルそれぞれに提供されることで、前記タイプの同時記録動作は追加の記録マージンを提供することができる。
一旦、データがＭＲＡＭにプログラムされると、保存されたデータを決定するためにデータセルそれぞれの抵抗が推定できるように選択されたデータセルのバイアシング（biasing）によって前記データを判読することができる。特に、前記選択されたデータセルに／から電流が流れるようにするために、（それぞれのビットライン及びワードライン／デジットラインを用いて）データセルに相異なるバイアス電圧を印加することができる。データセルの該当抵抗は発生する電流によって決定される。
FIG. 3 is an equivalent diagram showing the simultaneous recording operation. In particular, the data cell C S of one group, the current I WL is applied to WL2, by applying a current I BL1-4 to the bit lines BL1-BL4, can be programmed. As shown in FIG. 3, the combination of an easy magnetic field and a hard magnetic field generated for each programmed data cell included in C S operates to change the resistance of the data cell C S. As shown in FIG. 4, that the same hard magnetic field is provided in each common selected data cells contained in C S, the simultaneous recording operation of said type can provide additional recording margin.
Once the data is programmed into the MRAM, the data can be read by biasing the selected data cells so that the resistance of each data cell can be estimated to determine the stored data. In particular, different bias voltages can be applied to the data cells (using respective bit lines and word lines / digit lines) in order to allow current to flow to / from the selected data cells. The corresponding resistance of the data cell is determined by the generated current.
磁気ランダムアクセスメモリの構造及び動作については、例えば、岩田（Ｉｗａｔａ）などの米国特許第６，８３９，２６９号及びポエフミューラー（Ｐｏｅｃｈｍｕｅｌｌｅｒ）の米国特許第６，５０４，７５１号に開示されている。
本発明が解決しようとする技術的課題は、記録マージンを増加させるのに好適な抵抗型メモリ素子及びその駆動方法を提供することにある。
本発明が解決しようとする他の技術的課題は、判読エラーを防止するのに好適な抵抗型メモリ素子及びその駆動方法を提供することにある。
A technical problem to be solved by the present invention is to provide a resistive memory device suitable for increasing a recording margin and a driving method thereof.
Another technical problem to be solved by the present invention is to provide a resistive memory device suitable for preventing a reading error and a driving method thereof.
本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインが実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
In some embodiments according to the present invention, the resistive memory device may be connected to the first word line connected to the first resistive memory cell during the reading operation of the second resistive memory cell connected to the second word line. Can be read by applying a voltage level of. For example, in an operation in which the first group of memory cells must be simultaneously read from one block, the first voltage level is applied to the word lines of the memory cells that are not selected for the read operation and selected for the read operation. A second voltage is applied to the word line connected to the memory cell.
In addition, the bit line connected to the resistive memory cell (selected or not selected) has the same applied voltage as the corresponding bit line and word line for each non-selected memory cell. A first applied voltage level may be provided so that unselected memory cells are not biased. In contrast, a memory cell selected for reading is biased by different voltages applied to the bit line and word line of the selected memory cell. If the unselected memory cells are not biased, there will be no parasitic current that can increase / decrease the current generated by biasing the selected memory cells. If the parasitic current cannot be processed, the parasitic current affects the operation of the sense amplifier circuit, which causes an error during the reading operation (if the parasitic current is sufficiently large).
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
In another embodiment according to the present invention, the current used to program the resistive memory cells in the block of devices can be conducted through a single block of programmed resistive memory cells. Therefore, the program current between adjacent blocks of the resistive memory cell is programmed into the block to be programmed by conducting to the first current source transistor located on the opposite first side of the block of resistive memory cell to be programmed. Current can be conducted. The first current source transistor is used to transmit a program current from a region between adjacent blocks of the resistance type memory cell to the block of memory cells to be programmed. The second current source transistor is located opposite to the first current source transistor, and is located between the block of the resistive memory cell to be programmed and another adjacent block of the resistive memory cell that is not programmed.
The second current source transistor can conduct a program current away from a block of resistive memory cells programmed in a region separating adjacent resistance memory blocks. Therefore, a resistance type memory that is programmed while avoiding conduction of program current by a bit line included in an adjacent block of an unprogrammed resistance type memory cell by conducting program current using two opposing current source transistors. The program current can be conducted through a bit line in a block of cells. By avoiding the conduction of the program current through the bit line of the unprogrammed resistive memory cell, the interference of data stored in the unprogrammed resistive memory cell can be reduced, and the resistance memory cell read error due to the disturbing Can be reduced.
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。 In still another embodiment according to the present invention, the resistive memory device includes first and second bias circuits configured to apply a voltage level to a selected word line as well as a non-selected word line during a read operation. Can be included. For example, in some embodiments according to the present invention, the first bias circuit can be used to generate a voltage level that is applied to a word line connected to the resistive memory cell being read, while the second bias circuit. The bias circuit is used to generate a second voltage level that is applied to a word line connected to an unread memory cell.
本発明によるまた他の実施形態において、抵抗型メモリ素子は複数のセルブロックを含む。各セルブロックは、ビットラインを介して交差する複数のビットラインと複数の下部電極とを含むことができる。複数の抵抗型セルは、下部電極とビットラインとの交差点に位置する。各抵抗型セルは、ビットラインの中から１つに接続された第１電極と下部電極の中から１つに接続された第２電極とを有する。複数のデジットラインは下部電極のそれぞれに対応し、複数のスイッチングトランジスタはデジットライン及び下部電極に接続される。セルブロック選択ラインは前記スイッチングトランジスタの入力ノードに接続されて、また少なくとも１つのデジットラインに共通で接続される。 In another embodiment according to the present invention, the resistive memory device includes a plurality of cell blocks. Each cell block may include a plurality of bit lines and a plurality of lower electrodes that intersect via the bit lines. The plurality of resistance type cells are located at the intersections of the lower electrode and the bit line. Each resistance type cell has a first electrode connected to one of the bit lines and a second electrode connected to one of the lower electrodes. The plurality of digit lines correspond to each of the lower electrodes, and the plurality of switching transistors are connected to the digit lines and the lower electrodes. The cell block selection line is connected to the input node of the switching transistor and is commonly connected to at least one digit line.
ここで説明したように、本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
As described herein, in some embodiments according to the present invention, the resistive memory element is connected to the first resistive memory cell during a read operation of the second resistive memory cell connected to the second word line. It can be read by applying a predetermined voltage level to the first word line. For example, in an operation in which the first group of memory cells must be simultaneously read from one block, the first voltage level is applied to the word lines of the memory cells that are not selected for the read operation and selected for the read operation. A second voltage is applied to the word line connected to the memory cell.
In addition, the bit line connected to the resistance type memory cell (selected or not selected) has the same applied voltage for the corresponding bit line and word line for each non-selected memory cell. A first applied voltage level may be provided so that unselected memory cells are not biased. In contrast, a memory cell selected for reading is biased by different voltages applied to the bit line and word line of the selected memory cell. If the unselected memory cells are not biased, there will be no parasitic current that can increase / decrease the current generated by biasing the selected memory cells. If the parasitic current cannot be processed, the parasitic current affects the operation of the sense amplifier circuit, which causes an error during the reading operation (if the parasitic current is sufficiently large).
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
In another embodiment according to the present invention, the current used to program the resistive memory cells in the block of devices can be conducted through a single block of programmed resistive memory cells. Therefore, the program current between adjacent blocks of the resistive memory cell is programmed into the block to be programmed by conducting to the first current source transistor located on the opposite first side of the block of resistive memory cell to be programmed. Current can be conducted. The first current source transistor is used to transmit a program current from a region between adjacent blocks of the resistance type memory cell to the block of memory cells to be programmed. The second current source transistor is located opposite to the first current source transistor, and is located between the block of the resistive memory cell to be programmed and another adjacent block of the resistive memory cell that is not programmed.
The second current source transistor can conduct a program current away from a block of resistive memory cells programmed in a region separating adjacent resistance memory blocks. Therefore, a resistance type memory that is programmed while avoiding conduction of program current by a bit line included in an adjacent block of an unprogrammed resistance type memory cell by conducting program current using two opposing current source transistors. The program current can be conducted through a bit line in a block of cells. By avoiding the conduction of the program current through the bit line of the unprogrammed resistive memory cell, the interference of data stored in the unprogrammed resistive memory cell can be reduced, and the resistance memory cell read error due to the disturbing Can be reduced.
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。 In still another embodiment according to the present invention, the resistive memory device includes first and second bias circuits configured to apply a voltage level to a selected word line as well as a non-selected word line during a read operation. Can be included. For example, in some embodiments according to the present invention, the first bias circuit can be used to generate a voltage level that is applied to a word line connected to the resistive memory cell being read, while the second bias circuit. The bias circuit is used to generate a second voltage level that is applied to a word line connected to an unread memory cell.
本発明は、添付図面を参照し、以下のように、より完璧に説明することができる。しかしながら、本発明はここに説明された実施形態に限られたものとして解釈してはいけない。むしろ、これらの実施形態は、本明細書が徹底的で完全になるように提供されて、本発明の範囲を当業者に完全に伝達することができる。ここで用いられたように、用語の“及び／または”は、述べられた該当項目から１つ以上の項目のいかなる組み合わせも含むものである。
ここで用いられる専門用語は、特別な実施形態のみを説明するためであり、本発明を限定するものではない。ここで用いられる単数表現は文脈に明確に示されていない限り、複数形態も含むものであると解釈されるべきである。用語の“具備”は、引用された構成、定数、段階、動作、要素、及び／または構成要素が存在することを明示するもので、１つ以上の他の構成、定数、段階、動作、要素、構成要素及び／またはそのグループが存在すること、または追加されることを排除するものではないことを理解してほしい。
一要素が他の要素に“連結”または“接続”されていると記載された場合は、一要素が他の要素に直接連結または直接接続するか、または介入要素が存在することもある。対照的に、一要素が他の要素に“直接連結”または“直接接続”されていると記載された場合は、介入要素はないものである。
用語の“第１、第２”などは、各種の要素を記述するために用いられるが、これらの用語によって限定されてはいけないものと理解してほしい。これらの用語は、ただ一要素を他の要素と区別するために用いられる。よって、本発明から逸脱しない範囲で第１要素を第２要素と言えることもできる。
他に定義されてなければ、ここで用いられるすべての用語（技術的であり科学的な用語を含み）は、本発明が属する技術分野において熟練された者によって通常的に理解されている意味を有している。通常的に用いられる辞典に定義された用語と同一の用語は該当技術文脈においてそれらの意味と一致する意味を有するものとして解釈しなければならず、ここで明白に定義されない限り理想的または、あまり形式的な意味で解釈してはいけない。
The present invention can be more fully described with reference to the accompanying drawings as follows. However, this invention should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this specification will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. As used herein, the term “and / or” includes any combination of one or more of the listed items.
The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the invention. The singular expression used herein should be interpreted to include the plural form unless the context clearly indicates otherwise. The term “comprising” clearly indicates that a cited configuration, constant, step, operation, element, and / or component is present, and one or more other configurations, constants, steps, operations, elements. It should be understood that it does not exclude the presence or addition of components and / or groups thereof.
Where one element is described as being “coupled” or “connected” to another element, one element may be directly coupled or directly connected to the other element, or an intervening element may be present. In contrast, when one element is described as being “directly connected” or “directly connected” to another element, there are no intervening elements.
It should be understood that the terms “first, second” and the like are used to describe various elements, but should not be limited by these terms. These terms are only used to distinguish one element from another. Therefore, the first element can be said to be the second element without departing from the present invention.
Unless defined otherwise, all terms used herein (including technical and scientific terms) have the meaning commonly understood by a person skilled in the art to which this invention belongs. Have. Terms identical to those defined in commonly used dictionaries shall be construed as having a meaning consistent with their meaning in the relevant technical context, and are ideal or less unless explicitly defined herein. Do not interpret it in a formal sense.
本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
In some embodiments according to the present invention, the resistive memory device may be connected to the first word line connected to the first resistive memory cell during the reading operation of the second resistive memory cell connected to the second word line. Can be read by applying a voltage level of. For example, in an operation in which the first group of memory cells must be simultaneously read from one block, the first voltage level is applied to the word lines of the memory cells that are not selected for the read operation and selected for the read operation. A second voltage is applied to the word line connected to the memory cell.
In addition, the bit line connected to the resistance type memory cell (selected or not selected) has the same applied voltage for the corresponding bit line and word line for each non-selected memory cell. A first applied voltage level may be provided so that unselected memory cells are not biased. In contrast, a memory cell selected for reading is biased by different voltages applied to the bit line and word line of the selected memory cell. If the unselected memory cells are not biased, there will be no parasitic current that can increase / decrease the current generated by biasing the selected memory cells. If the parasitic current cannot be processed, the parasitic current affects the operation of the sense amplifier circuit, which causes an error during the reading operation (if the parasitic current is sufficiently large).
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
In another embodiment according to the present invention, the current used to program the resistive memory cells in the block of devices can be conducted through a single block of programmed resistive memory cells. Therefore, the program current between adjacent blocks of the resistive memory cell is programmed into the block to be programmed by conducting to the first current source transistor located on the opposite first side of the block of resistive memory cell to be programmed. Current can be conducted. The first current source transistor is used to transmit a program current from a region between adjacent blocks of the resistance type memory cell to the block of memory cells to be programmed. The second current source transistor is located opposite to the first current source transistor, and is located between the block of the resistive memory cell to be programmed and another adjacent block of the resistive memory cell that is not programmed.
The second current source transistor can conduct a program current away from a block of resistive memory cells programmed in a region separating adjacent resistance memory blocks. Therefore, a resistance type memory that is programmed while avoiding conduction of program current by a bit line included in an adjacent block of an unprogrammed resistance type memory cell by conducting program current using two opposing current source transistors. The program current can be conducted through a bit line in a block of cells. By avoiding the conduction of the program current through the bit line of the unprogrammed resistive memory cell, the interference of data stored in the unprogrammed resistive memory cell can be reduced, and the resistance memory cell read error due to the disturbing Can be reduced.
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。 ここでは、多くの実施形態において基準ＭＲＡＭ素子について説明したが、本発明による実施形態はＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅａｂｌｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びＯｘＲＡＭのような他のタイプの抵抗型メモリ素子に提供することができる。 In still another embodiment according to the present invention, the resistive memory device includes first and second bias circuits configured to apply a voltage level to a selected word line as well as a non-selected word line during a read operation. Can be included. For example, in some embodiments according to the present invention, the first bias circuit can be used to generate a voltage level that is applied to a word line connected to the resistive memory cell being read, while the second bias circuit. The bias circuit is used to generate a second voltage level that is applied to a word line connected to an unread memory cell. Although a reference MRAM device has been described herein in many embodiments, embodiments in accordance with the present invention can be provided in other types of resistive memory devices such as PRAM (phase changeable random access memory) and OxRAM.
図５は、本発明のいくつかの実施形態による同時判読動作中に印加されたバイアシングを有する抵抗型メモリセルのブロックを例示する等価回路図である。特に、抵抗型メモリセル５００のブロックは、ロウとコラムに配列された抵抗型メモリセルＲＭを含む。抵抗型メモリセルＲＭのロウは、それぞれの下部電極信号ラインＢＥ１−ｍに接続され、下部電極信号ラインＢＥ１−ｍは抵抗型メモリセルＲＭのロウをアクセスするのに用いられるワードラインに対応する。抵抗型メモリセルＲＭの列はそれぞれのビットラインＢＬ１−ｎに接続され、ビットラインＢＬ１−ｎはそれぞれの感知増幅器回路ＳＡ１−ｎに接続される。図５によって、感知増幅器回路ＳＡ１−ｎは、バイアス電圧Ｖｂと基準回路Ｃｒにより提供される基準電圧との比較によって出力データを提供する。判読動作は本発明によるいくつかの実施形態において図１５に示す信号レベルを用いて実行することができる。
動作時に、第１電圧レベルはそれぞれの下部電極信号ラインＢＥ１−ｍを介して抵抗型メモリセルのロウに印加される。第２電圧レベルは抵抗型メモリセルをアクセスするのに用いられるビットラインＢＬ１−ｎのそれぞれに提供される。それ故に、電圧は同時判読動作間にアクセスされる抵抗型メモリセルＲＭのそれぞれに提供される。アクセスされた抵抗型メモリセルＲＭのバイアシングは、アクセスされた抵抗型メモリセルＲＭのそれぞれにより提供される抵抗に比例して電圧を提供する。前記抵抗型メモリセルＲＭのそれぞれに保存された論理データ値はバイアシングに応答して前記抵抗型メモリセルＲＭのそれぞれと連関された電流／抵抗に基づいて決定される。
FIG. 5 is an equivalent circuit diagram illustrating a block of resistive memory cells having biasing applied during simultaneous reading operations according to some embodiments of the present invention. In particular, a block of resistive memory cell 500 includes a resistive memory cell R M arranged in row and column. Wax resistive memory cells R M is connected to a respective lower electrode signal line BE1-m, corresponding to the word line lower electrode signal line BE1-m is used to access the row of resistive memory cells R M To do. Columns of resistive memory cells R M are connected to respective bit lines BL1-n, the bit line BL1-n is connected to a respective sense amplifier circuits SA1-n. According to FIG. 5, the sense amplifier circuit SA1-n provides output data by comparing the bias voltage Vb with the reference voltage provided by the reference circuit Cr. The interpretation operation can be performed using the signal levels shown in FIG. 15 in some embodiments according to the invention.
In operation, the first voltage level is applied to the row of the resistive memory cell via the respective lower electrode signal line BE1-m. A second voltage level is provided for each of the bit lines BL1-n used to access the resistive memory cell. Therefore, the voltage is provided to a respective resistive memory cell R M to be accessed between the simultaneous read operation. Biasing of the accessed resistive memory cells R M provides a voltage proportional to the resistance provided by each of the accessed resistive memory cells R M. The logical data values stored in each of the resistive memory cells R M is determined based on the current / resistors associated with each of the resistive memory cells R M in response to the biasing.
本発明によるいくつかの実施形態において、ビットラインＢＬ１−ｎに提供されるバイアシングは判読動作間にアクセスのために選択されないセルの下部電極信号ラインに提供される。例えば、図５に示すように、下部電極信号ラインＢＥ２及び残りの下部電極信号ラインＢＥのそれぞれにバイアシングを提供することで同時判読動作間に１グループの抵抗型メモリセルＣ２がアクセスされる。グループＣ２内の抵抗型メモリセルのそれぞれにバイアスが提供されるように、下部電極信号ラインＢＥ２及びビットラインＢＬ１−ｎに提供された電圧レベルは互いに相異なることは理解できるであろう。図５に示すように、前記グループの抵抗型メモリセルＣ１−Ｃｍ（グループＣ２は除外）には下部電極信号ライン及びこれに接続されたビットラインを介して同一電圧レベルが提供される。
特に、判読動作間にアクセスされない抵抗型メモリセルのグループＣ１は、下部電極信号ラインＢＥ１及びビットラインＢＬ１−ｎにより実質的に同一バイアシングが提供される。同様に、判読動作間にアクセスされない抵抗型メモリセルＣｍのグループには下部電極信号ラインＢＥｍ及びそれぞれのビットラインＢＬ１−ｎで実質的に同一電圧レベルが提供される。グループＣ１−Ｃｍ（グループＣ２は除外）内の選択されない抵抗型メモリセルに提供される実質的に同一電圧レベルは、選択されなかった抵抗型メモリセルにより発生する寄生電流が減少できるように実質的にバイアシングを提供しない。同様に、選択されなかった抵抗型メモリセルのフローティングにより発生した寄生電流は選択された抵抗型メモリセルへのバイアシングによって発生する電流に影響を及ぼすことができ、これは選択された抵抗型メモリセルＣＰへのバイアシングにより発生する電流に／からの寄生電流の追加／減算によって判読エラーを起こすことになる。
前記判読される抵抗型メモリセルに接続された下部電極信号ラインに提供される電圧レベルは、ビットラインＢＬ１−ｎにより提供されるバイアシングよりも大きいか、または小さいことが理解できる。下部電極信号ラインＢＥ１−ｍはワードラインＷ／Ｌ１−ｍと同等であることが理解できる。
In some embodiments according to the present invention, biasing provided to bit lines BL1-n is provided to the lower electrode signal lines of cells that are not selected for access during a read operation. For example, as shown in FIG. 5, by providing biasing to each of the lower electrode signal line BE2 and the remaining lower electrode signal lines BE, one group of resistive memory cells C2 is accessed during the simultaneous reading operation. It will be appreciated that the voltage levels provided on the lower electrode signal line BE2 and the bit line BL1-n are different from each other so that a bias is provided to each of the resistive memory cells in the group C2. As shown in FIG. 5, the same voltage level is provided to the resistance type memory cells C1-Cm (excluding the group C2) of the group through the lower electrode signal line and the bit line connected thereto.
In particular, the group C1 of resistive memory cells that are not accessed during the read operation is provided with substantially the same biasing by the lower electrode signal line BE1 and the bit line BL1-n. Similarly, groups of resistive memory cells Cm that are not accessed during the read operation are provided with substantially the same voltage level on the lower electrode signal line BEm and the respective bit lines BL1-n. The substantially same voltage level provided to unselected resistive memory cells in group C1-Cm (excluding group C2) is substantially such that the parasitic current generated by the unselected resistive memory cells can be reduced. Does not provide biasing. Similarly, the parasitic current generated by floating the unselected resistive memory cell can affect the current generated by biasing to the selected resistive memory cell, which is the selected resistive memory cell. the addition / subtraction of parasitic current from / to the current generated by the biasing of the C P would cause reading errors.
It can be seen that the voltage level provided to the lower electrode signal line connected to the read resistive memory cell is greater or less than the biasing provided by the bit line BL1-n. It can be understood that the lower electrode signal line BE1-m is equivalent to the word line W / L1-m.
図６は、本発明のいくつかの実施形態において、同時記録動作中の図５に示された回路の等価回路図である。特に、抵抗型メモリセル５００のブロックへの同時記録動作は、メモリセルブロック選択信号ＢＳＬを用いてセルブロックスイッチングトランジスタＴＢを活性化することによって実行することができる。セルブロックスイッチングトランジスタＴＢは、抵抗型メモリセルＲＭのロウを信号それぞれの下部電極信号ラインＢＥ１−ｍを介して提供する信号によって活性化させる。
また、前記ブロック５００のロウにある抵抗型メモリセルのそれぞれに接続されたビットラインＢＬ１−ｎにはプログラムのために選択されたグループ内の個別抵抗型メモリセルに保存される論理データ値と関係づけられた方向を有する電流ＩＢＬ１−ｎが提供される。下部電極信号ラインＢＥ１−ｍにより提供される信号は、プログラムされる抵抗型メモリセルＲＭのグループに電流を導通させるのに用いられるデジットラインＤＬ１−ｍに接続されることができ、またビットラインＢＬ１−ｎにより提供される電流もプログラムされる抵抗型メモリセルＲＭに導通されることが理解できる。
それぞれのデジットラインＤＬ１−ｍにより提供される電流は、前記デジットラインを介して提供される電流の方向に基づいて抵抗型メモリセルのそれぞれから方向を有するハード磁界を発生する。また、ビットラインＢＬ１−ｎを介して提供される電流は、それぞれのイージー磁界を発生し、それぞれのイージー磁界は電流ＩＢＬ１−ｎの方向に基づいた方向を有する。
FIG. 6 is an equivalent circuit diagram of the circuit shown in FIG. 5 during a simultaneous recording operation in some embodiments of the invention. In particular, the simultaneous recording operation to the block of the resistive memory cell 500 can be performed by activating the cell block switching transistor TB using the memory cell block selection signal BSL. Cell block switching transistors TB is activated by a signal which provides a row of resistive memory cells R M via a signal respective of the lower electrode signal line BE1-m.
Also, the bit lines BL1-n connected to each of the resistive memory cells in the row of the block 500 are related to the logical data values stored in the individual resistive memory cells in the group selected for programming. A current IBL1-n having a given direction is provided. Signal provided by the lower electrode signal line BE1-m may be connected to the digit lines DL1-m used to to conduct current to a group of resistive memory cells R M to be programmed, also the bit line BL1-n can be understood to be conducted to the resistive memory cell R M being the current also program provided by.
The current provided by each digit line DL1-m generates a hard magnetic field having a direction from each of the resistive memory cells based on the direction of the current provided through the digit line. Also, the current provided through the bit line BL1-n generates a respective easy magnetic field, and each easy magnetic field has a direction based on the direction of the current IBL1-n.
図６の例示的な記録動作において、同時記録動作は前記ブロック５００に含まれた１グループの抵抗型メモリセルＣ２に対して実行することができる。特に、電流ＩＤＬは、図示したような方向を有するハード磁界を提供するために、デジットラインＤＬ２に提供され、反面それぞれのビットラインＢＬ１−ｎを介して提供される個々の電流ＩＢＬ１−ｎはそれぞれのイージー磁界を発生し、それぞれのイージー磁界はそれぞれの電流ＩＢＬ１−ＩＢＬｎの方向に基づいた方向を有する。例えば、抵抗型メモリセルＣ２１から発生されるイージー磁界は、電流ＩＢＬ１の方向に基づいて図示した方向を有し、反面抵抗型メモリセルＣ２２から発生するイージー磁界は電流ＩＢＬ２の反対方向に基づいてＣ２１から発生する磁界と反対方向を有する。
図６に示すように、抵抗型メモリセルＣ２ｎに発生したイージー磁界は、ＩＢＬ１と比較して同じ方向の電流ＩＢＬｎに基づいて抵抗型メモリセルＣ２１から発生する方向と同一方向を有する。抵抗型メモリセルＣ２１−Ｃ２ｎのそれぞれに保存された論理データ値は、電流ＩＤＬ、ＩＢＬ１−ｎにより発生されるイージー磁界とハード磁界との組合せに基づく。プログラムモードは本発明によるいくつかの実施形態において図１５に示す信号レベルを用いて実行することができる。
In the exemplary recording operation of FIG. 6, the simultaneous recording operation can be performed on a group of resistive memory cells C <b> 2 included in the block 500. In particular, the current IDL is provided to the digit line DL2 to provide a hard magnetic field having a direction as shown, while the individual currents IBL1-n provided via the respective bit lines BL1-n are respectively Each easy magnetic field has a direction based on the direction of each current IBL1-IBLn. For example, the easy magnetic field generated from the resistance type memory cell C21 has the illustrated direction based on the direction of the current IBL1, while the easy magnetic field generated from the resistance type memory cell C22 is based on the opposite direction of the current IBL2. Having a direction opposite to the magnetic field generated from the.
As shown in FIG. 6, the easy magnetic field generated in the resistance type memory cell C2n has the same direction as the direction generated from the resistance type memory cell C21 based on the current IBLn in the same direction as compared with IBL1. The logical data value stored in each of the resistive memory cells C21-C2n is based on a combination of an easy magnetic field and a hard magnetic field generated by the current IDL, IBL1-n. Program mode may be implemented using the signal levels shown in FIG. 15 in some embodiments according to the present invention.
図７は、本発明のいくつかの実施形態において第１及び第２バイアス回路５９ａ、５９ｂ及び電流源トランジスタＴＣ１−ＴＣｉを含むＭＲＡＭのブロック図である。特に、第１バイアス回路５９ａは、ロウデコーダ５５によるトランジスタＴＲ’の活性化に応答して第１バイアス電圧をデジットラインＤＬ１−ｍに提供する。バイアス回路５９ａにより提供される第１バイアス電圧は、バイアス電圧をアクセスのために選択された抵抗型メモリセルの下部電極に接続するため、スイッチングトランジスタＴＢの活性化を介して抵抗型メモリセルＢＬＫ１−ｉの選択されたブロックに提供することができる。第２バイアス電圧は、電流源／列デコーダ５１及び電流シンク／列デコーダ５３に応答して抵抗型メモリセルに接続されたビットラインを駆動するビットライン駆動器５７ａ、５７ｂによりアクセスのために選択された抵抗型メモリセルに提供することができる。
第２バイアス回路５９ｂは、トランジスタＴＲ’’を介してロウデコーダ５５に応答して選択されないメモリブロック（すなわち、電流判読動作間に未アクセスのメモリブロック）に第２バイアス電圧を提供することができる。よって、第２バイアス回路５９ｂは、アクセスされる抵抗型メモリセルのバイアシングにより発生する電流に影響を及ぼすことができる寄生電流の発生を減少させるためにバイアシングを選択されない抵抗型メモリセルに印加するのに用いられることができる（したがって、判読エラーの可能性が減少する。）。
FIG. 7 is a block diagram of an MRAM including first and second bias circuits 59a, 59b and current source transistors TC1-TCi in some embodiments of the present invention. In particular, the first bias circuit 59a provides the first bias voltage to the digit line DL1-m in response to the activation of the transistor TR ′ by the row decoder 55. The first bias voltage provided by the bias circuit 59a connects the bias voltage to the lower electrode of the resistive memory cell selected for access, so that the resistive memory cell BLK1- is activated via the activation of the switching transistor TB. i selected blocks can be provided. The second bias voltage is selected for access by bit line drivers 57a and 57b that drive bit lines connected to the resistive memory cells in response to current source / column decoder 51 and current sink / column decoder 53. It can be provided in a resistive memory cell.
The second bias circuit 59b can provide a second bias voltage to a memory block that is not selected in response to the row decoder 55 via the transistor TR ″ (ie, a memory block that is not accessed during the current reading operation). . Therefore, the second bias circuit 59b applies biasing to the unselected resistive memory cells in order to reduce the generation of parasitic currents that can affect the current generated by biasing of the accessed resistive memory cells. (Thus, the possibility of reading errors is reduced).
図８は、本発明のいくつかの実施形態において電流源トランジスタＴＣを含む図７に示されたＭＲＡＭ５００の一部分８００の概略図である。動作時に、ラインＣＳＬ２、ＣＳＬ３を介して提供されたプログラム電流はプログラムされない抵抗型メモリセルへのプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルに導通される。
メモリブロック８０５に含まれた抵抗型メモリセルＲＭをプログラムするのに用いられるプログラム電流が電流源ラインＣＳＬ２により提供される。電流源ラインＣＳＬ２は、プログラムされない隣接メモリブロック８０６からメモリブロック８０５を分離させる空間に位置する。前記ブロック８０５に含まれた基準セルＲＭをプログラムするのに用いられる電流は、電流源ラインＣＳＬ２によりワードラインＷＬ１、ＷＬ２によりイネーブルされる電流源選択トランジスタＴＣ２に提供される。電流源選択トランジスタＴＣ２が活性化されると、プログラム電流が電流源選択ラインＣＳＬ２からデジットラインＤＬ１、ＤＬ２に接続される。前記プログラム電流はメモリブロック８０５に含まれた抵抗型メモリセルＲＭに隣接したビットラインＢＬ１−ＢＬｎを介して導通される。
前記電流源選択トランジスタＴＣ３は、また、プログラム電流をデジットラインＤＬ１、ＤＬ２から、プログラムされない隣接メモリブロック８０７から（プログラムされる）メモリブロック８０５を分離する空間に位置された電流源ラインＣＳＬ３に接続するために、ワードラインＷＬ１、ＷＬ２を介してイネーブルされる。このとき、前記プログラム電流はメモリブロック８０７からメモリブロック８０５を分離させる空間と図７に示す電流シンク（ｓｙｎｃ）５３との間で導通される。
したがって、プログラム電流はプログラムされないメモリブロックに含まれた抵抗型メモリセルの通過を回避しながらプログラムされる抵抗型メモリセルＲＭに導通される。特に、プログラム電流は、ビットラインに実質的に平行であるプログラムされていないブロックからプログラムされるブロックを分離する空間で導通される。プログラムのために選択されない抵抗型メモリセルの通過を回避させると、選択されない抵抗型メモリセルがプログラム電流により妨害される可能性が減少することになる。
FIG. 8 is a schematic diagram of a portion 800 of the MRAM 500 shown in FIG. 7 that includes a current source transistor TC in some embodiments of the invention. In operation, the program current provided via lines CSL2 and CSL3 is conducted to the programmed resistive memory cell while avoiding conduction of the programmed current to the unprogrammed resistive memory cell.
Program current used to program the resistive memory cells R M included in the memory block 805 is provided by the current source line CSL2. The current source line CSL2 is located in a space that separates the memory block 805 from the adjacent memory block 806 that is not programmed. The current used to program the reference cell R M included in the block 805 is provided to the current source selection transistor TC2 which is enabled by the word line WL1, WL2 by the current source line CSL2. When the current source selection transistor TC2 is activated, a program current is connected from the current source selection line CSL2 to the digit lines DL1 and DL2. The program current is conducted through the bit line BL1-BLn adjacent to the resistive memory cell R M included in the memory block 805.
The current source selection transistor TC3 also connects a program current from the digit lines DL1 and DL2 to a current source line CSL3 located in a space separating the (programmed) memory block 805 from the non-programmed adjacent memory block 807. Therefore, it is enabled through the word lines WL1 and WL2. At this time, the program current is conducted between the space for separating the memory block 805 from the memory block 807 and the current sink 53 shown in FIG.
Therefore, the program current is conducted to the resistive memory cell R M to be programmed while avoiding passage of programmed resistive memory cells included in the memory block not. In particular, the program current is conducted in a space that separates the programmed block from the unprogrammed block that is substantially parallel to the bit line. Avoiding passage of resistive memory cells that are not selected for programming reduces the likelihood that unselected resistive memory cells will be disturbed by the program current.
図９は、図８の部分８００に対応するＭＲＡＭの一部に含まれた層の断面、及び本発明によるいくつかの実施形態において平面図及び配置図をそれぞれ示す図１０ないし図１２に示された断面Ｉ−Ｉ’を示す断面図である。図９を参照すれば、図８に示す部分８００に対応する断面は、酸化物層５、及びアクティブ領域３ａに形成されたソース及びドレイン領域９ｓ、９ｄを有するセルブロックスイッチングトランジスタＴＢを分離するのに用いられる分離層３を有する基板１を含む。セルブロックスイッチングトランジスタは、またゲート電極に接続されたセルブロック選択ライン７ｃを含む。
相互接続部１８は、セルブルロックスイッチングトランジスタＴＢのドレイン９ｄを、セルブルロックスイッチングトランジスタＴＢを介して下部電極２５ａ（層間絶縁層２１によりデジットライン１９ａから分離される。）に接続することができるデジットライン１９ａに接続される。下部電極２５ａは抵抗型メモリセル２７に接続され、抵抗型メモリセル２７はビットラインＢＬ１−ＢＬｎによって接触される。下部電極の構造及び抵抗型メモリセル２７は上部層間絶縁層２９によって覆われる。
FIG. 9 is shown in FIGS. 10-12, which show cross-sections of layers included in a portion of the MRAM corresponding to portion 800 of FIG. 8, and plan and layout views, respectively, in some embodiments according to the present invention. It is sectional drawing which shows the cross section II '. Referring to FIG. 9, the cross section corresponding to the portion 800 shown in FIG. 8 isolates the cell block switching transistor TB having the oxide layer 5 and the source and drain regions 9s and 9d formed in the active region 3a. The substrate 1 having the separation layer 3 used in the above is included. The cell block switching transistor also includes a cell block selection line 7c connected to the gate electrode.
The interconnection 18 can connect the drain 9d of the cell-lock switching transistor TB to the lower electrode 25a (separated from the digit line 19a by the interlayer insulating layer 21) via the cell-lock switching transistor TB. Connected to the digit line 19a. The lower electrode 25a is connected to the resistance type memory cell 27, and the resistance type memory cell 27 is contacted by the bit lines BL1-BLn. The structure of the lower electrode and the resistance type memory cell 27 are covered with an upper interlayer insulating layer 29.
図９ないし図１２を参照すると、第１サブワードライン７ａ’及び第２サブワードライン７ａ”が、層間絶縁層１１により下部のサブワードライン７ａ’、７ａ”から分離した第１及び第２ローカル相互接続ライン１３ａに接続される。第１及び第２電流源ラインＣＳＬ２、ＣＳＬ３は層間絶縁層１５により覆われた層間絶縁層１１上にそれぞれの層１３ｃ、１３ｄとして示されている。 Referring to FIGS. 9 to 12, the first and second local interconnection lines are separated from the lower sub-word lines 7a ′ and 7a ″ by the interlayer insulating layer 11 by the first and second sub-word lines 7a ′ and 7a ″. 13a. The first and second current source lines CSL2 and CSL3 are shown as layers 13c and 13d on the interlayer insulating layer 11 covered with the interlayer insulating layer 15, respectively.
図１３は、本発明のいくつかの実施形態において相異なるバイアス電圧を抵抗型メモリブロックＢＬＫ１−ｉに提供するのに用いられる第１及び第２バイアス回路５９ａ、５９ｂを示す概略回路図である。特に、第１バイアス回路５９ａは、第１バイアス電圧を伝達トランジスタＴＲ’に接続されたバイアスラインＢＬＮ１に提供する。伝達トランジスタＴＲ’は判読イネーブル信号ＲＥＮによりイネーブルされるイネーブルゲートＴＳ１の出力及びロウデコーダ回路５５からの出力に応答してイネーブルされる。
前記第２バイアス回路５９ｂは、判読動作間にアクセスのために選択されなかった抵抗型メモリブロックに第２バイアス電圧を提供する。特に、第２バイアス回路５９ｂは判読イネーブル信号ＲＥＮ、及び第１バイアス回路５９ａと関係づけられた伝達トランジスタをイネーブルするのに用いられることと類似のロウデコーダの反転出力に応答してイネーブルされるイネーブルゲートＴＳ２に応答してイネーブルされる伝達トランジスタＴＲ”を介して選択されないメモリブロックに提供されるバイアスラインＢＬＮ２を介して第２バイアス電圧を提供する。図１３に示すように、第１及び第２バイアス回路５９ａ、５９ｂにより提供されるそれぞれの電圧はそれぞれのメモリブロックに接続された単一伝達トランジスタＴＲ’、ＴＲ”ないしデジットラインまたはワードラインを介してそれぞれの抵抗型メモリブロックに提供することができる。
FIG. 13 is a schematic circuit diagram illustrating first and second bias circuits 59a and 59b used to provide different bias voltages to the resistive memory block BLK1-i in some embodiments of the present invention. In particular, the first bias circuit 59a provides the first bias voltage to the bias line BLN1 connected to the transmission transistor TR ′. The transfer transistor TR ′ is enabled in response to the output of the enable gate TS1 enabled by the read enable signal REN and the output from the row decoder circuit 55.
The second bias circuit 59b provides a second bias voltage to the resistive memory block that is not selected for access during the read operation. In particular, the second bias circuit 59b is enabled in response to the read enable signal REN and the inverted output of the row decoder similar to that used to enable the transfer transistor associated with the first bias circuit 59a. A second bias voltage is provided via a bias line BLN2 provided to a non-selected memory block via a transfer transistor TR ″ enabled in response to the gate TS2. As shown in FIG. 13, the first and second bias voltages are provided. The respective voltages provided by the bias circuits 59a, 59b may be provided to the respective resistive memory blocks via single transfer transistors TR ′, TR ″ connected to the respective memory blocks or digit lines or word lines. it can.
図１４は、本発明のいくつかの実施形態によるＭＲＡＭ素子を含むシステム１４００を例示したハイレベルブロック図である。特に、ＭＲＡＭは一般的にプロセッサ回路１００１、ＩＯ素子１００５、及びこれら構成要素（及びシステム１４００に含まれた他の構成要素だけではなく、これに接続される外部の構成要素）を相互接続するバスを含む広範囲なシステムに活用することができる。前記システム１４００に含まれる、このようなタイプのシステムとしては、個人用メディアプレーヤー、モバイルナビゲーションシステム、家電機器、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｃｅ）、パソコン、デジタルカメラ、テレビ、ゲームコンソールなどが挙げられる。 FIG. 14 is a high-level block diagram illustrating a system 1400 including MRAM elements according to some embodiments of the invention. In particular, the MRAM is generally a bus that interconnects the processor circuit 1001, the IO element 1005, and these components (and not only other components included in the system 1400, but also external components connected thereto). Can be used in a wide range of systems including Examples of such a type of system included in the system 1400 include a personal media player, a mobile navigation system, a home appliance, a personal digital assistance (PDA), a personal computer, a digital camera, a television, and a game console.
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。 Although the foregoing has been described with reference to preferred embodiments of the invention, those skilled in the art will recognize that the invention may be practiced without departing from the spirit and scope of the invention as set forth in the appended claims. Various modifications and changes can be made to the invention.
ＢＥ１−ｍ 下部電極信号ライン
ＢＬ１−ｎ ビットライン
Ｃ１−Ｃｍ 抵抗型メモリセルグループ
ＣＰ，ＲＭ，５００ 抵抗型メモリセル
Ｃｒ 基準回路
ＳＡ１−ｎ 感知増幅器回路
Ｖｂ バイアス電圧
Ｗ／Ｌ１−ｍ ワードライン
BE1-m lower electrode signal lines BL1-n bit lines C1-Cm resistive memory cell groups C P, R M, 500 resistive memory cell Cr reference circuit SA1-n sense amplifier circuits Vb bias voltage W / L1-m word lines
Claims (32)
前記第１ブロックの対向する第１及び第２側部にそれぞれ位置する一対の対向する電流源トランジスタを介してプログラム電流を加えて前記第１ブロック内の抵抗型メモリセルに接続されたビットラインを横切って前記第１側部から前記第２側部に向けて流れる前記プログラム電流を発生する段階とを含み、
前記プログラム電流は前記第２ブロックに平行な方向に向けて流れることを特徴とする抵抗型メモリ素子をアクセスする方法。 A predetermined voltage level is applied to a first word line connected to the first resistance type memory cell block, and a second resistance type memory cell block connected to the second word line while the predetermined voltage level is applied. Operating in read mode,
A bit line connected to a resistance type memory cell in the first block by applying a program current through a pair of opposing current source transistors respectively positioned on the first and second sides facing each other of the first block. Generating the program current that flows across from the first side to the second side,
The method of accessing a resistive memory device, wherein the program current flows in a direction parallel to the second block.
前記第２ワードラインに第２電圧レベルを印加する段階をさらに含み、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項１記載の抵抗型メモリ素子をアクセスする方法。 The predetermined voltage level includes a first voltage level;
Applying a second voltage level to the second word line;
The method of claim 1, wherein the second voltage level is greater than or less than the first voltage level.
前記第１電流源ライン及びワードラインに接続された第１電流源トランジスタと、
前記第１電流源トランジスタに接続され、前記複数の第１及び第２メモリセルのうち１つに接続されたビットラインを横切って延長され、前記プログラム電流を導通させるプログラム導体と、
前記プログラム導体に接続され前記プログラム導体から第２電流源トランジスタの出力端に向けて流れる前記プログラム電流をスイッチングするように構成された第２電流源トランジスタと、
前記複数の第１及び第２メモリセルのうち１つに隣接し、前記第１電流源ラインに対向するように延長された第２電流源ラインと、
判読動作間にアクセスのために選択された前記第１または第２メモリセルに第１バイアス電圧を印加するように構成された第１バイアス回路と、
前記判読動作間にアクセスのために選択されない前記第１または第２メモリセルに第２バイアス電圧を印加するように構成された第２バイアス回路と、
を具備することを特徴とする磁気メモリセルアレイ素子。 Extending between a plurality of first and second memory cells configured for simultaneous programming, conducting a program current for recording data in one of the plurality of first and second memory cells. A first current source line configured as follows:
A first current source transistor connected to the first current source line and the word line;
A program conductor connected to the first current source transistor and extending across a bit line connected to one of the plurality of first and second memory cells to conduct the program current;
A second current source transistor connected to the program conductor and configured to switch the program current flowing from the program conductor toward an output terminal of the second current source transistor;
A second current source line extending adjacent to one of the plurality of first and second memory cells and facing the first current source line;
A first bias circuit configured to apply a first bias voltage to the first or second memory cell selected for access during a read operation;
A second bias circuit configured to apply a second bias voltage to the first or second memory cell not selected for access during the read operation;
A magnetic memory cell array device comprising:
前記第３バイアス電圧は前記第２バイアス電圧と実質的に同一であることを特徴とする請求項５記載の磁気メモリセルアレイ素子。 A bit line driving circuit configured to provide a third bias voltage to the first or second memory cell that is not selected for access during the reading operation;
6. The magnetic memory cell array device according to claim 5, wherein the third bias voltage is substantially the same as the second bias voltage.
前記第１及び第２伝達トランジスタのゲートに接続された第１及び第２イネーブルゲートとをさらに含み、
前記第１及び第２伝達トランジスタは前記イネーブルゲートの出力に応答して前記バイアス回路における各出力の所定の電圧レベルを前記第１及び第２ワードラインに伝達するように構成されたことを特徴とする請求項６記載の磁気メモリセルアレイ素子。 First and second transfer transistors respectively connected between the outputs of the first and second bias circuits and the first and second word lines;
First and second enable gates connected to gates of the first and second transfer transistors;
The first and second transfer transistors are configured to transmit a predetermined voltage level of each output in the bias circuit to the first and second word lines in response to an output of the enable gate. The magnetic memory cell array device according to claim 6.
第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加する段階を含み、前記所定の電圧レベルが印加される間に第２ワードラインに接続された第２抵抗型メモリセルは判読モードで動作することを特徴とする抵抗型メモリ素子のデータ判読方法。 In a method of reading data from a resistive memory element,
Applying a predetermined voltage level to a first word line connected to the first resistance type memory cell, wherein the second resistance type memory is connected to the second word line while the predetermined voltage level is applied; A data reading method for a resistive memory device, wherein the cell operates in a reading mode.
前記第２ワードラインに第２電圧レベルを印加する段階をさらに含み、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項１１記載の抵抗型メモリ素子のデータ判読方法。 The predetermined voltage level includes a first voltage level;
Applying a second voltage level to the second word line;
The method of claim 11, wherein the second voltage level is greater than or less than the first voltage level.
前記判読動作は単一メモリセル判読動作を含むことを特徴とする請求項１１記載の抵抗型メモリ素子のデータ判読方法。 Applying a voltage level substantially the same as the predetermined voltage level to a bit line connected to the first resistance type memory cell;
12. The method of claim 11, wherein the reading operation includes a single memory cell reading operation.
抵抗型メモリセルで構成されたブロックの対向する第１及び第２側部にそれぞれ位置する一対の対向する電流源トランジスタを介してプログラム電流を加えて前記抵抗型メモリセルに接続されたビットラインを横切って前記第１側部から前記第２側部に向けて流れる前記プログラム電流を発生する段階を含み、前記プログラム電流は前記第１及び第２側部に隣接して位置する前記抵抗型メモリセルの少なくとも１つのブロックに平行な方向に向けて流れることを特徴とする抵抗型メモリ素子のデータ記録方法。 In a method of recording data in a resistive memory element,
A bit line connected to the resistive memory cell by applying a program current through a pair of opposing current source transistors respectively positioned on opposing first and second sides of the block constituted by the resistive memory cell Generating the programming current flowing across from the first side to the second side, wherein the programming current is located adjacent to the first and second sides A data recording method for a resistive memory element, wherein the data flows in a direction parallel to at least one block.
プログラムされる抵抗型メモリセルのブロック内のビットラインを横切るプログラム電流を加える段階を含み、前記プログラムされる抵抗型メモリセルの隣接ブロックに含まれたビットラインを横切る方向にいかなるプログラム電流も供給されないことを特徴とする抵抗型メモリセルのプログラム電流提供方法。 In a method for providing a programming current to a resistive memory cell during a recording operation of a resistive memory element,
Applying a program current across a bit line in a block of resistive memory cells to be programmed, and no program current is provided in a direction across a bit line included in an adjacent block of the resistive memory cell to be programmed. A method of providing a programming current for a resistance type memory cell.
メモリセルを具備するブロックの第１及び第２端部にそれぞれ位置して前記メモリセルに接続されたビットラインを横切って前記第１端部から前記第２端部に向けて流れるプログラム電流を加えるように構成された一対の対向する電流源トランジスタを含み、前記一対の電流源トランジスタは前記プログラム電流が前記メモリセルの隣接ブロックに平行に流れるように構成されたことを特徴とする抵抗型メモリ素子。 In a resistive memory element,
A program current flowing from the first end toward the second end across the bit line connected to the memory cell located at the first and second ends of the block including the memory cell is applied. A pair of opposed current source transistors configured as described above, wherein the pair of current source transistors are configured such that the program current flows in parallel to adjacent blocks of the memory cell. .
第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加するように構成されたバイアス回路を含み、前記所定の電圧レベルが印加されるうちに第２ワードラインに接続された第２抵抗型メモリセルは判読モードで動作することを特徴とする抵抗型メモリ素子。 In a resistive memory element,
A bias circuit configured to apply a predetermined voltage level to the first word line connected to the first resistance type memory cell, and connected to the second word line while the predetermined voltage level is applied; The second resistance type memory cell operates in a read mode.
前記抵抗型メモリ素子は前記第２抵抗型メモリセルに接続されたワードラインに第２電圧レベルを印加するように構成された第２バイアス回路をさらに具備し、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項２２記載の抵抗型メモリ素子。 The bias circuit includes a first bias circuit;
The resistive memory device further includes a second bias circuit configured to apply a second voltage level to a word line connected to the second resistive memory cell;
23. The resistive memory device of claim 22, wherein the second voltage level is greater than or less than the first voltage level.
前記伝達トランジスタのゲートに接続されたイネーブルゲートとをさらに含み、
前記伝達トランジスタは前記イネーブルゲートの出力に応答して前記バイアス回路における出力の所定の電圧レベルを前記第１ワードラインに伝達するように構成されたことを特徴とする請求項２２記載の抵抗型メモリ素子。 A transfer transistor connected between the output of the bias circuit and the first word line;
And an enable gate connected to the gate of the transfer transistor,
23. The resistance type memory according to claim 22, wherein the transfer transistor is configured to transmit a predetermined voltage level of the output of the bias circuit to the first word line in response to an output of the enable gate. element.
前記ドレインバイアスラインに接続され、ロウアドレスデコーダイネーブル信号に応答して前記バイアス回路の出力を前記第１ワードラインに提供するように構成されたロウスイッチングトランジスタと、
をさらに具備することを特徴とする請求項２２記載の抵抗型メモリ素子。 A transfer transistor connected to the output of the bias circuit and configured to provide the output of the bias circuit to a drain bias line;
A row switching transistor connected to the drain bias line and configured to provide an output of the bias circuit to the first word line in response to a row address decoder enable signal;
23. The resistive memory device according to claim 22, further comprising:
判読動作間にアクセスのために選択された第１メモリセル、または第２メモリセルに第１バイアス電圧を印加するように構成された第１バイアス回路と、
前記判読動作間にアクセスのために選択されない前記第１メモリセルまたは前記第２メモリセルに第２バイアス電圧を印加するように構成された第２バイアス回路と、
を具備することを特徴とする抵抗型メモリ素子。 In a resistive memory element,
A first bias circuit configured to apply a first bias voltage to a first memory cell or a second memory cell selected for access during a read operation;
A second bias circuit configured to apply a second bias voltage to the first memory cell or the second memory cell that is not selected for access during the read operation;
A resistive memory element comprising:
複数のビットラインと、
前記ビットラインを横切る複数の下部電極と、
前記下部電極と前記ビットラインとの交差点に位置し、それぞれは前記ビットラインのうち１つに接続された第１電極及び前記下部電極のうち１つに接続された第２電極を有する複数の抵抗型セルと、
前記下部電極のそれぞれに対応する複数のデジットラインと、
前記デジットライン及び下部電極に接続された複数のスイッチングトランジスタと、
前記スイッチングトランジスタの入力ノードに接続されたセルブロック選択ラインとを含み、
前記デジットラインのうちの少なくとも１つは前記セルブロックに共通的に接続されたことを特徴とする抵抗型メモリ素子。 In the resistive memory device having a plurality of cell blocks, each of the cell blocks includes:
Multiple bit lines,
A plurality of lower electrodes across the bit line;
A plurality of resistors located at the intersection of the lower electrode and the bit line, each having a first electrode connected to one of the bit lines and a second electrode connected to one of the lower electrodes Type cell,
A plurality of digit lines corresponding to each of the lower electrodes;
A plurality of switching transistors connected to the digit line and the lower electrode;
A cell block selection line connected to an input node of the switching transistor,
At least one of the digit lines is commonly connected to the cell block.
前記複数のデジットラインに接続され、前記複数のデジットラインの中から選択されたデジットライン及び選択されないデジットラインにそれぞれ第１電圧レベル及び第２電圧レベルを提供するロウデコーダと、
前記ビットラインに接続されて前記ビットラインの中から選択されたビットラインに前記第２電圧レベルを提供し、前記選択されたビットラインを介して電流を感知する感知増幅器回路と、
をさらに具備することを特徴とする請求項３０記載の抵抗型メモリ素子。 A column decoder connected to the cell block select line;
A row decoder connected to the plurality of digit lines and providing a first voltage level and a second voltage level to a digit line selected from the plurality of digit lines and a non-selected digit line, respectively;
A sense amplifier circuit connected to the bit line for providing the second voltage level to a selected bit line from among the bit lines and sensing current through the selected bit line;
The resistive memory device according to claim 30, further comprising:
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0107178 | 2005-11-09 | ||
| KR1020050107178A KR100735748B1 (en) | 2005-11-09 | 2005-11-09 | Semiconductor devices including memory cells employing variable resistors as data storage elements, systems employing the same and methods of operating the same |
| US11/580,766 US20070103964A1 (en) | 2005-11-09 | 2006-10-13 | Resistive memory devices including selected reference memory cells and methods of operating the same |
| US11/580,766 | 2006-10-13 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007134035A true JP2007134035A (en) | 2007-05-31 |
| JP2007134035A5 JP2007134035A5 (en) | 2009-12-17 |
| JP5101084B2 JP5101084B2 (en) | 2012-12-19 |
Family
ID=38047796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006300842A Expired - Fee Related JP5101084B2 (en) | 2005-11-09 | 2006-11-06 | Magnetic memory cell array element |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5101084B2 (en) |
| DE (1) | DE102006053744B4 (en) |
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-
2006
- 2006-11-06 JP JP2006300842A patent/JP5101084B2/en not_active Expired - Fee Related
- 2006-11-09 DE DE200610053744 patent/DE102006053744B4/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5101084B2 (en) | 2012-12-19 |
| DE102006053744A1 (en) | 2007-06-06 |
| DE102006053744B4 (en) | 2014-05-15 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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