JP2007133436A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP2007133436A JP2007133436A JP2007032889A JP2007032889A JP2007133436A JP 2007133436 A JP2007133436 A JP 2007133436A JP 2007032889 A JP2007032889 A JP 2007032889A JP 2007032889 A JP2007032889 A JP 2007032889A JP 2007133436 A JP2007133436 A JP 2007133436A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- bumps
- source driver
- power supply
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Abstract
Description
本発明は、表示装置に関し、特に詳しくはガラス基板上に薄膜トランジスタ（ＴＦＴ）駆動用ＩＣチップを備えたＣＯＧ実装方式の液晶表示装置に関する。 The present invention relates to a display device, and more particularly to a COG mounting type liquid crystal display device including a thin film transistor (TFT) driving IC chip on a glass substrate.
液晶表示装置は、液晶層が狭持された２枚の基板からなる液晶表示パネルとその液晶表示パネルの裏面側に設けられた面状光源装置とを備えている。液晶表示パネルは通常、対向するガラスからなる２枚の絶縁性透明基板の間に液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成される。一方の基板は薄膜トランジスタ（ＴＦＴ）などのスイッチング素子およびこれと接続する画素電極などがマトリクス状に形成された薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板と称する）である。他方の基板は画素電極に対応して設けられたＲ、Ｇ、Ｂの着色層及び該着色層の間に設けられたブラックマトリクス（ＢＭ）を備えたカラーフィルター基板（ＣＦ基板）である。 The liquid crystal display device includes a liquid crystal display panel composed of two substrates sandwiched between liquid crystal layers, and a planar light source device provided on the back side of the liquid crystal display panel. A liquid crystal display panel is usually configured such that a display material such as liquid crystal is sandwiched between two insulating transparent substrates made of opposing glass, and a voltage is selectively applied to the display material. . One substrate is a thin film transistor array substrate (hereinafter referred to as a TFT array substrate) in which switching elements such as thin film transistors (TFTs) and pixel electrodes connected thereto are formed in a matrix. The other substrate is a color filter substrate (CF substrate) provided with R, G, and B colored layers provided corresponding to the pixel electrodes and a black matrix (BM) provided between the colored layers.
ＴＦＴアレイ基板では該スイッチング素子に信号を与えるためのソース配線及びゲート配線が絶縁膜を介して交差している。画素電極の数に対応してソース配線及びゲート配線がそれぞれ複数本配置されている。画素電極を駆動するためのＩＣチップを直接基板上に実装するＣＯＧ方式の液晶表示装置が知られている（例えば、特許文献１、特許文献２、特許文献３）。この駆動用ＩＣチップはガラス基板の表示領域外の基板端部に異方性導電膜（ＡＣＦ）を介して取り付けられる。そして、ＦＰＣをガラス基板の端部に接続してガラス基板上に設けた配線を介して駆動用ＩＣに電源や信号を供給している。
In the TFT array substrate, the source wiring and the gate wiring for supplying a signal to the switching element intersect with each other through an insulating film. A plurality of source lines and gate lines are arranged corresponding to the number of pixel electrodes. A COG type liquid crystal display device in which an IC chip for driving a pixel electrode is directly mounted on a substrate is known (for example,
このＣＯＧ実装方式の駆動用ＩＣのバンプ配列について図１４を用いて説明する。図１４は駆動用ＩＣであるソースドライバＩＣ周辺の構成を示す上面図である。ガラス基板２７の端部付近にはドライバＩＣ１０１が設けられている。このドライバＩＣ１０１の長辺側には出力用バンプ１６が、反対の長辺側には入力用バンプが設けられている。出力用バンプ１６はガラス基板上の表示領域３４側に設けられ、入力用バンプは基板の端部側に設けられている。入力用バンプにはＧＮＤ１、アナログ電源用バンプ２、デジタル電源用バンプ３、正極性側の階調電圧用バンプ４、負極性側の階調電圧バンプ５がある。このドライバＩＣ１０１がガラス基板上の表示領域外に複数配置され、それぞれのドライバＩＣ１０１に対応して基板端部にＦＰＣ２１（Flexible Printed Circuit）が接続されている。そしてドライバＩＣ１０１の側部にはカスケード配線が形成され、複数のドライバＩＣが順次接続されている。しかし、このような構成では以下に示すような問題点があった。
The bump arrangement of this COG mounting type driving IC will be described with reference to FIG. FIG. 14 is a top view showing a configuration around a source driver IC which is a driving IC. A driver IC 101 is provided near the end of the
ドライバＩＣ１０１の入力用バンプとガラス基板上の配線との間のＡＣＦ接続のばらつきにより、抵抗値が高くなってしまうおそれがある。また、ドライバＩＣ上には多数の接続用バンプを設けなければならないため、バンプの配置には制約がありバンプ間のピッチを自由に広げることができない。そのため、ドライバＩＣ１０１の入力用バンプのピッチに対してＦＰＣ２１の信号のピッチが大きくなり、ＦＰＣ２１からドライバＩＣ１０１までの配線が細くなってしまい配線抵抗値が大きくなってしまう。このようなバンプとＦＰＣ間の抵抗値の増加によって、ドライバＩＣ１０１が正常に動作しなかったり、所望の電圧が出力されなかったりするおそれがある。よって、ドライバＩＣの動作に不具合が生じ表示品質が低下する可能性がある。さらにＣＯＧ実装方式では額縁サイズが大きくなるといった問題点があった。
Due to variations in ACF connection between the input bumps of the
このように、従来のＣＯＧ実装方式の液晶表示装置では、ガラス基板上にＦＰＣからドライバＩＣまでの配線を行う場合、額縁サイズが大きくなり、表示品質が低下するという問題点があった。 As described above, in the conventional COG mounting type liquid crystal display device, when wiring from the FPC to the driver IC is performed on the glass substrate, there is a problem that the frame size becomes large and the display quality is deteriorated.
本発明は、このような問題点を解決するためになされたもので、額縁サイズを小さくすることができ、表示品質の優れた表示装置を提供することを目的とする。 The present invention has been made to solve such problems, and an object of the present invention is to provide a display device that can reduce the frame size and has excellent display quality.
本発明にかかる表示装置は絶縁性基板（例えば、本実施の形態におけるガラス基板２７）を有する表示パネル（例えば、本実施の形態における液晶表示パネル３３）と、前記絶縁性基板の端部に前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに表示信号を出力する複数の駆動回路（例えば、本実施の形態におけるソースドライバＩＣ１０１）と、前記複数の駆動回路の間に配置されるよう前記絶縁性基板の端部に取り付けられ、前記複数の駆動回路に信号又は電源を供給するための外部配線を複数有する配線部（例えば、本実施の形態におけるＦＰＣ２１）と、前記絶縁性基板上に形成され、前記複数の外部配線の対応する配線に接続される複数の入力用配線（例えば、本実施の形態における入力用配線６１）とを備え、前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記外部配線が前記配線部の最も外側に設けられていることが望ましい。これにより額縁領域を狭くすることができ、さらに出力エラーを低減することができるものである。
The display device according to the present invention includes a display panel (for example, the liquid crystal display panel 33 in the present embodiment) having an insulating substrate (for example, the
上述の表示装置において、前記絶縁性基板の端縁側に当該端縁に沿って形成され、前記複数の入力用配線と対応する配線と接続される複数の入力用バンプを前記駆動回路に備え、前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記入力用バンプが前記駆動回路の最も外側に設けられているものである。これにより、配線長による表示品質の低下を防ぐことができる。 In the above-described display device, the drive circuit includes a plurality of input bumps formed on the edge side of the insulating substrate along the edge, and connected to the plurality of input wirings and corresponding wirings. Among the plurality of input wirings, the input bump corresponding to the input wiring through which the largest current flows is provided on the outermost side of the drive circuit. Thereby, it is possible to prevent the display quality from being deteriorated due to the wiring length.
上述の表示装置において、前記入力用バンプがＧＮＤ用バンプ（例えば、本実施の形態におけるＧＮＤ用バンプ１、７、１３）、電源用バンプ（例えば、本実施の形態におけるアナログ電源用バンプ２、６、１２又はデジタル電源用バンプ３、８、１１）及び階調電圧用バンプ（例えば、本実施の形態における正極性側の階調電圧用バンプ４、９又は負極性側の階調電圧用バンプ５、１０）を有し、前記ＧＮＤ用バンプ及び前記電源用バンプを１つのブロックとして、前記駆動回路の側部側と中央にそれぞれ設け、前記各々のブロックの間に階調電圧用バンプが配置されていることが望ましい。これにより、製造コストを低減することができる。
In the display device described above, the input bumps are GND bumps (for example,
前記ＧＮＤ用バンプ及び前記電源用バンプが異なるブロックの前記ＧＮＤ用バンプ及び前記電源用バンプと前記駆動回路内においてそれぞれ電気的に接続された上述の表示装置では、外部からのＧＮＤ入力及び電源入力をどれか１つのブロックに入力することによりＩＣ動作が可能でＧＮＤ及び電源の配線数を減らすことができる。 In the above-described display device in which the GND bump and the power supply bump are electrically connected to the GND bump and the power supply bump in different blocks, respectively, in the drive circuit, the GND input and the power input from the outside are performed. By inputting to any one of the blocks, IC operation is possible, and the number of GND and power supply lines can be reduced.
上述の表示装置において、１つのブロックの前記ＧＮＤ用バンプ又は前記電源用バンプが電気的に接続された２列のバンプを有するようにしてもよい。これにより接続抵抗を低減することができる。 In the above-described display device, the GND bumps or the power supply bumps of one block may have two rows of bumps electrically connected. Thereby, connection resistance can be reduced.
上述の表示装置において、前記配線部を前記駆動回路の間に１つおきに配置し、当該配線部が両側の当該駆動回路の入力用バンプと接続されているようにしてもよい。これにより、配線部の接続箇所を少なくすることができる。 In the above-described display device, every other wiring portion may be disposed between the driving circuits, and the wiring portions may be connected to input bumps of the driving circuit on both sides. Thereby, the connection location of a wiring part can be decreased.
本発明によれば、額縁領域が狭く、表示品質が優れた表示装置を提供することができる。 According to the present invention, it is possible to provide a display device having a narrow frame area and excellent display quality.
発明の実施の形態１．
本発明の実施の形態ついて以下に図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、同一の符号が付されたものを実質的に同様の内容を示している。
Embodiments of the present invention will be described below with reference to the drawings. The following description shows preferred embodiments of the present invention, and the scope of the present invention is not limited to the following embodiments. In the following description, the same reference numerals denote the same contents.
まず図１を用いて液晶表示装置の液晶表示パネル３３の構成を説明する。図１はＣＯＧ実装方式の液晶表示装置における液晶表示パネルの構成を示す上面図である。図１に示す様に液晶表示パネル３３は、マトリックス状に配置された複数の画素から構成される表示領域３４と、その外側に額縁領域３５とを有している。また、液晶表示パネル３３は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（Thin Film Transistor）である。
First, the configuration of the liquid crystal display panel 33 of the liquid crystal display device will be described with reference to FIG. FIG. 1 is a top view illustrating a configuration of a liquid crystal display panel in a COG mounting type liquid crystal display device. As shown in FIG. 1, the liquid crystal display panel 33 has a
カラー液晶表示装置は、対向基板上にＲＧＢのカラー・フィルター層を有している。液晶表示パネル３３の表示領域内の各画素は、ＲＧＢいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数のソース配線とゲート配線がマトリックス状に配設されている。ソース配線とゲート配線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。液晶表示パネルの額縁領域３５には複数の矩形状のソースドライバＩＣ１０１が基板の一辺に沿って一列に設けられている。ソースドライバＩＣ１０１が設けられている辺と直交する辺の基板端部には複数のゲートドライバＩＣ１１１が同様に一列に設けられている。ソースドライバＩＣ１０１が設けられている列とゲートドライバＩＣ１１１が設けられている列は垂直になっている。このソースドライバＩＣ１０１が設けられている基板の１辺を基板の端縁とする。
The color liquid crystal display device has an RGB color filter layer on a counter substrate. Each pixel in the display area of the liquid crystal display panel 33 performs RGB color display. Of course, a black and white display displays either white or black. In the display area on the array substrate, a plurality of source lines and gate lines are arranged in a matrix. The source wiring and the gate wiring are disposed so as to overlap each other at a substantially right angle, and the TFT is disposed in the vicinity of the intersection. In the
この液晶表示パネル３３の裏面側には光源、導光板及び光学シート等を備える面状光源装置が配置される。液晶表示パネル３３はＴＦＴアレイ基板とＣＦ基板と２枚の基板に狭持された液晶層を備えている。ＴＦＴアレイ基板の表示領域３４には液晶層を駆動するためにスイッチング素子がマトリクス状に形成されている。さらに該スイッチング素子に信号を供給するための複数のゲート配線及び複数のソース配線が互いに直交するよう設けられている。ソースドライバＩＣ１０１及びゲートドライバＩＣ１１１は異方性導電膜ＡＣＦを介してガラス基板上に取り付けられる。
A planar light source device including a light source, a light guide plate, an optical sheet, and the like is disposed on the back side of the liquid crystal display panel 33. The liquid crystal display panel 33 includes a TFT array substrate, a CF substrate, and a liquid crystal layer sandwiched between two substrates. In the
各ドライバＩＣの下面にはガラス基板上に形成された配線の端子と接続するために入力用バンプが形成されている。この入力用バンプと配線の端子が異方性導電膜を介して電気的に接続されている。制御回路部３６からＦＰＣ及びガラス基板上の配線を介してゲートドライバＩＣ１１１及びソースドライバＩＣ１０１に画像データ信号、クロック信号やＩＣ駆動用の電源等が供給される。各ドライバＩＣからの信号がゲート配線及びソース配線に供給されスイッチング素子が駆動し、画素電極に電圧が印加され液晶層が駆動して所望の画像が表示される。
Input driver bumps are formed on the lower surface of each driver IC in order to connect to terminals of wiring formed on the glass substrate. The input bumps and wiring terminals are electrically connected through an anisotropic conductive film. An image data signal, a clock signal, power for driving the IC, and the like are supplied from the
本実施の形態にかかる液晶表示装置のソースドライバＩＣの構成について図２乃至９を用いて説明する。１はＧＮＤ用バンプ、２はアナログ電源用バンプ、３はデジタル電源用バンプ、４は正極性側の階調電圧用バンプ、５は負極性側の階調電圧用バンプ、６はアナログ電源用バンプ、７はＧＮＤ用バンプ、８はデジタル電源用バンプ、９は正極性側の階調電圧用バンプ、１０は負極性側の階調電圧用バンプ、１１はデジタル電源用バンプ、１２はアナログ電源用バンプ、１３はＧＮＤ用バンプ、１４はデジタル信号用バンプ、１５はデジタル信号用バンプ、１６は出力用バンプである。これらはソースドライバＩＣ１０１上に設けられている。１７は制御信号線、１８は画像データ信号線、１９は画像データ信号線、２０はクロック信号線である。これらはソースドライバＩＣ１０１ａと隣のソースドライバＩＣ１０１ｂとの間でカスケード接続されているロジック信号である。２２は正極性側の階調電圧、２３はアナログ電圧、２４はＧＮＤ、２５はデジタル電源、２６は負階調側の階調電圧である。これらはＦＰＣ２１上とソースドライバＩＣ１０１との間の配線である。６０はカスケード配線、６１は入力用配線でありこれらはガラス基板上に金属膜あるいはＩＴＯ等の透明導電膜をパターニングして形成している。
The configuration of the source driver IC of the liquid crystal display device according to this embodiment will be described with reference to FIGS. 1 is a bump for GND, 2 is a bump for analog power supply, 3 is a bump for digital power supply, 4 is a bump for gradation voltage on the positive polarity side, 5 is a bump for gradation voltage on the negative polarity side, 6 is a bump for analog power supply , 7 is a GND bump, 8 is a digital power supply bump, 9 is a positive polarity gradation voltage bump, 10 is a negative polarity gradation voltage bump, 11 is a digital power supply bump, and 12 is an analog power supply. Bumps, 13 are GND bumps, 14 are digital signal bumps, 15 are digital signal bumps, and 16 are output bumps. These are provided on the
図２は液晶表示パネル３３のソースドライバＩＣ１０１が設けられている基板端部の構成を示す平面図である。本実施の形態にかかるソースドライバＩＣ１０１は図２に示すように額縁領域３５上に基板の端縁に沿って設けられている。なお、ソースドライバＩＣ１０１が設けられている額縁領域を基板端部と称するものとする。矩形状のソースドライバＩＣ１０１ａの長辺１０２と基板端縁が平行になっている。反対側の長辺１０３は表示領域３４と略平行になっている。長辺１０２を基板端側の長辺１０２とし、長辺１０３を表示領域側の長辺１０３とする。このソースドライバＩＣ１０１ａの短辺１０４側には間隔を開けてソースドライバＩＣ１０１ｂが設けられている。これらのソースドライバＩＣ１０１は基板の１辺に沿って一列に間隔を開けて連続的に複数配置されている。ガラス基板上のソースドライバＩＣ間の間隔にはカスケード接続用のロジック信号用のカスケード配線６０を形成して、各ソースドライバＩＣ１０１をカスケード接続している。隣り合うソースドライバＩＣ１０１ａとソースドライバＩＣ１０１ｂの間には外部の制御回路部３６から信号や電源を供給するためのＦＰＣ２１を基板端側から取り付けている。これにより、額縁領域を狭くすることができる。なお、ＦＰＣ２１にはソースドライバＩＣ１０１を駆動するためのＧＮＤ配線、デジタル電源用配線、アナログ電源用配線、正極性側の階調電圧用配線、負極性側の階調電圧用配線の５種類が形成されている。この５種類のＦＰＣの配線は入力用配線６１の対応する配線にそれぞれ接続される。ＦＰＣ２１からの信号や電源電圧はガラス基板上に形成された入力用配線６１を介してソースドライバＩＣ１０１に供給される。この入力用配線６１及びカスケード配線６０にはそれぞれ複数本の配線がガラス基板上に形成されている。
FIG. 2 is a plan view showing the configuration of the end portion of the substrate on which the
これらのガラス基板上のカスケード配線６０と入力用配線６１の配線抵抗値に表示品質劣化に影響を低減するために配線長を短く、配線幅を太くすることが望ましい。ソースドライバＩＣ１０１の基板端側の下面にはＦＰＣからの信号や電源を入力するための入力用バンプが設けられている。ソースドライバＩＣ１０１の表示領域側にはソース配線に信号を出力するための出力用バンプが形成されている。これらの入力用バンプはＡＣＦを介してガラス基板上の入力用配線６１の端子と対応して接続される。出力用バンプは表示領域に設けられているソース配線とそれぞれ対応して接続される。上述のようにソースドライバＩＣ間にＦＰＣ２１を接続した場合、配線長が長くなってしまうためガラス基板上の配線幅を太くして配線抵抗を低減する必要がある。その構成について図３を用いて説明する
In order to reduce the influence of the wiring resistance values of the
まず、ソースドライバＩＣ１０１のバンプ配列について説明する。図３は本実施の形態における液晶表示装置のソースドライバＩＣのバンプ配列を示す平面図である。図３に示すようにソースドライバＩＣ１０１の基板端側の長辺１０２に沿って２列にＧＮＤ用バンプ１、７、１３とアナログ電源用バンプ２、６、１２とデジタル電源用バンプ３、８、１１と正極性側の階調電圧用バンプ４、９と負極性側の階調電圧用バンプ５、１０が設けられている。これらの入力用バンプにより、ＦＰＣからの信号等が入力される。ＧＮＤ用バンプ１、ＧＮＤ用バンプ７及びＧＮＤ用バンプ１３はソースドライバＩＣ内部で電気的に接続されている。同様にアナログ電源用バンプ２、アナログ電源用バンプ６及びアナログ電源用バンプ１２並びにデジタル電源用バンプ３、デジタル電源用バンプ８及びデジタル電源用バンプ１１もソースドライバＩＣ内部で電気的に接続されている。これらの接続には低抵抗の配線が用いられている。ＧＮＤ用バンプ１、アナログ電源用バンプ２及びデジタル電源用バンプ３で１つのブロックを形成し、このブロックはソースドライバＩＣ１０１の左側に設けられている。同様にＧＮＤ用バンプ７、アナログ電源用バンプ６及びデジタル電源用バンプ８で１つのブロックを形成し、このブロックはソースドライバＩＣ１０１の中央に設けられている。さらにＧＮＤ用バンプ１３、アナログ電源用バンプ１２及びデジタル電源用バンプ１１で１つのブロックを形成し、このブロックはソースドライバＩＣ１０１の右側に設けられている。そして、各ブロックの間には正極性側の階調電圧用バンプ４と負極性側の階調電圧用バンプ５あるいは正極性側の階調電圧用バンプ９と負極性側の階調電圧用バンプ１０が設けられている。このように１つのソースドライバＩＣ１０１には５種類の入力用バンプが形成されている。
First, the bump arrangement of the
ソースドライバＩＣ１０１の表示領域側の角周辺にはデジタル信号用バンプ１４及びデジタル信号用バンプ１５が設けられている。デジタル信号用バンプ１４、１５には画像データ、ソースドライバＩＣを制御する制御信号及び基準クロックが伝送される。デジタル信号用バンプ１４、１５はカスケード接続用のバンプであり、双方向の機能を有している。すなわち、デジタル信号用バンプ１５がデジタル信号を入力した場合は、デジタル信号用バンプ１４が次のソースドライバＩＣへの出力信号となる。反対にデジタル信号用バンプ１４がデジタル信号を入力した場合は、デジタル信号用バンプ１５が次のソースドライバＩＣへの出力信号となる。ここではデジタル信号をデジタル信号用バンプ１４に入力して、デジタル信号用バンプ１５から出力している。この接続が隣り合うソースドライバＩＣ間で連続して行われ、カスケード接続されている。従って、デジタル信号用バンプ１４が上流側となり、デジタル信号用バンプ１５が下流側になる。デジタル信号用バンプ１４、１５は表示領域側の長辺１０３及び隣り合う駆動回路側の短辺１０４に沿って、それぞれ複数設けられている。
Digital signal bumps 14 and digital signal bumps 15 are provided around corners on the display area side of the
ソースドライバＩＣ１０１の表示領域側の長辺１０３側には出力用バンプ１６が設けられている。出力用バンプ１６はデジタル信号用バンプ１４とデジタル信号用バンプ１５の間に長辺１０３に沿って複数設けられている。この出力用バンプ１６は各々のソース配線と接続され、液晶表示パネル３３のＴＦＴにおける画素電圧を出力する。なお、図において正極性側の階調電圧用バンプ４、９及び負極性側の階調電圧用バンプ５、１０は１つしか設けられていないが、ソースドライバＩＣ１０１の階調を決めている外部から入力される電圧ｍ本（ｍは２以上の整数）のうちｍ／２本を正極性側の電圧とし、もうｍ／２本を負極正側の電圧としているため、実際には正極性側と負極正側のバンプがそれぞれｍ／２個設けられている。もちろんその配線もｍ／２本設けられている。さらにｍ／２個の入力用バンプの各々が基板端側とその内側に２列に設けられている。また、出力用バンプ１６、デジタル信号用バンプ１５及びデジタル信号用バンプ１４も同様にソース配線数に対応するよう複数設けられている。ソースドライバＩＣ１０１はデジタル電源用バンプ及びアナログ電源用バンプから入力された電源電圧により駆動され、クロック信号、画像データ及び制御信号等のデジタル信号と階調電圧に基づいて画像表示信号を液晶表示パネルに出力する。
Output bumps 16 are provided on the
これらのバンプの構成について図４を用いて詳細に説明する。図４はＧＮＤ用バンプ１の構成を示す平面図である。ＧＮＤ用バンプ１は多数のバンプ５０ａ、５０ｂによって形成されている。ＧＮＤ用バンプ１は基板端側のバンプ５０ｂの列とバンプ５０ｂよりも内側に設けられたバンプ５０ａの列との２列のバンプからなり、それぞれの列はソースドライバＩＣ１０１の長辺１０２と平行となっている。従って、表示領域側のバンプ５０ａの列と基板端側のバンプ５０ｂの列は基板端縁と平行に設けられている。バンプ５０ａとバンプ５０ｂの部分ではそれぞれ金等の導電性材料が露出しており、その周りを絶縁性材料で覆っている。このバンプの形成には導電性材料をパターニングした後、絶縁性材料を塗布、露光、現像してホールを設け、めっき処理等を行うなどの通常の製造方法が用いられる。バンプ５０ａ及びバンプ５０ｂは全て低抵抗の導電性材料で接続されており、すべてのバンプ５０ａ及びバンプ５０ｂが同電位になっている。バンプ５０ａ、５０ｂはソースドライバＩＣ１０１に形成され、異方性導電膜（ＡＣＦ）を介してガラス基板上の配線と接続される。
The configuration of these bumps will be described in detail with reference to FIG. FIG. 4 is a plan view showing the configuration of the
ガラス上の配線幅や配線長は配線抵抗値に影響を与えるため、なるべく配線幅を広くすることが望ましい。特に配線が金属よりも電気的特性が劣るＩＴＯ等の透明導電膜から形成される場合、配線抵抗の劣化が顕著に表れる。本実施の形態に示したように、基板端に沿ってバンプ５０ｂを多数形成することにより、配線幅をバンプ５０ｂの列の長さまで広げることができ、配線幅を広くすることが可能になる。また、バンプ５０ａ及び５０ｂは製造上の理由から導電性材料の露出面積を大きくしようとした場合、露出面の均一性が劣化してしまい露出面の表面が凸凹になってしまうおそれがある。よって、ＡＣＦとバンプとの接続抵抗が高くなってしまうおそれがある。また、ＡＣＦは通常樹脂フィルムの中に導電性の粒子を混ぜて構成されている。ＡＣＦ内の粒子の分布にばらつきがある場合であっても、同電位の多数のバンプを設けてＡＣＦと接続することにより、接続抵抗の劣化を防ぐことができる。１本の配線と接続されるバンプを複数設けてＡＣＦとの接触点の数を増やすことにより、特定のバンプと接触不良がある場合でも他のバンプとの接続によって接続抵抗の低減を防ぐことができる。隣り合う２つ以上のバンプをソースドライバＩＣ１０１内部で同電位にして１本の配線と接続することにより抵抗値を低減することができ、抵抗の劣化に伴う表示不良の発生を防ぐことができる。
Since the wiring width and wiring length on the glass affect the wiring resistance value, it is desirable to make the wiring width as wide as possible. In particular, when the wiring is formed of a transparent conductive film such as ITO, which has inferior electrical characteristics than metal, the wiring resistance is significantly deteriorated. As shown in the present embodiment, by forming a large number of
他のＧＮＤ用バンプ７、１３も同様に複数のバンプから構成している。さらにアナログ電源用バンプ２、６、１２とデジタル電源用バンプ３、８、１１も同様に複数のバンプから構成しているため、同様の効果を得ることができる。もちろん、１本の配線と接続されるバンプの個数はそれぞれ異なる数でもよく、配線の太さに対応するようにバンプ列の長さを調整できる。 The other GND bumps 7 and 13 are similarly composed of a plurality of bumps. Further, since the analog power supply bumps 2, 6, 12 and the digital power supply bumps 3, 8, 11 are also composed of a plurality of bumps, the same effect can be obtained. Of course, the number of bumps connected to one wiring may be different, and the length of the bump row can be adjusted to correspond to the thickness of the wiring.
さらに、正極性側の階調電圧用バンプ４の構成について図５を用いて説明する。階調電圧では電源やＧＮＤと比べて流れる電流が少ないので上記のＧＮＤ用バンプ、アナログ電源用バンプ及びデジタル電源用バンプよりもバンプ数を少なくしても表示品質に影響が少ない。従って、本実施の形態では階調電圧用バンプ４を２列で構成しており、２つのバンプが電気的に接続されている。図５に示す様に基板端側にバンプ５０ｂを設けており、バンプ５０ｂと並んで基板の内側（表示領域側）にバンプ５０ａが設けている。この隣のバンプ５０ａ、５０ｂは電気的に接続されている。このバンプ５０ａ及びバンプ５０ｂが１組のバンプとなって、正極性側の階調電圧の１つに接続される。その隣にはバンプ５１ａ及びバンプ５１ｂが設けられており、これらも電気的に接続されている。隣のバンプ５１ａとバンプ５１ｂとが同様に１組のバンプとなって、異なる階調電圧に接続される。バンプ５２ａ及びバンプ５２ｂについても同様である。バンプ５０ａ、５１ａ、５２ａは基板端に沿って、一列に形成されている。同様にバンプ５０ｂ、５１ｂ、５２ｂも基板端に沿って、一列に形成されている。このように２列に並んだバンプうち、２つを１組のバンプとして各々の階調電圧と接続している。そのため、バンプ５０ａ、５１ａ、５２ａはそれぞれ絶縁されている。
Further, the structure of the
バンプ５０ａ、５０ｂはソースドライバＩＣ１０１に形成され、異方性導電膜（ＡＣＦ）を介してガラス基板上に設けられている正階調電圧の１本の配線に接続される。従って、実際のソースドライバＩＣ１０１における正極性側の階調電圧用バンプ４にはバンプが正階調電圧に対応するように設けられるため、１列のバンプの数はｍ／２個となり、基板端に沿って２列に形成される。すなわち、バンプは正階調電圧に対応してｍ／２組設けられており、これらが２列になっているので全部でｍ個のバンプが設けられていることになる。そして、同電位である２個のバンプを基板端と垂直方向に設けている。縦方向に複数のバンプを設けることによって、ソースドライバＩＣ１０１の外形を大きくすることなく、１本の配線と接続されるバンプ数を増やすことができる。よって、接続抵抗値を低減することが可能になる。
The
この正極性側の階調電圧用バンプ４と同様に負極性側の階調電圧用バンプ５、正極性側の階調電圧用バンプ９及び負極性側の階調電圧用バンプ１０についても同様に1列のバンプをｍ／２個として、このバンプの列を基板端と垂直に２列設けている。そして、基板端側と内側の２つのバンプを１組の同電位のバンプとしてガラス基板上の１配線の入力端子と接続している。これにより同様の効果を得ることができる。もちろんソースドライバＩＣ１０１にかぎらずゲートドライバＩＣ１１１のバンプや出力用バンプ１６、デジタル信号用バンプを図４や図５に示す構成としても同様の効果を得ることができる。
Similarly to the
なお、図５においては縦方向に２個のバンプを設けたが、配線抵抗値を低減する必要がある場合は図６に示すように横方向（基板端縁と平行方向）に同電位の２つのバンプを設けてもよい。この場合、基板端に沿って１列にｍ個のバンプが形成される。そして、隣り合う２つのバンプ（例えば、５０ａとバンプ５０ｂ）が１組として電気的に接続され、ｍ／２組の同電位のバンプが形成される。同電位の１組のバンプがガラス基板上のそれぞれの階調電圧とＡＣＦを介して接続される。このような構成でもバンプを複数設けることによる効果を得ることができる。さらに図６に示す様に基板端と沿って１組のバンプを構成した場合には、ガラス基板上の配線を太くすることができる。そのため、配線抵抗値を低減することができ、表示品質を向上することができる。
In FIG. 5, two bumps are provided in the vertical direction. However, when it is necessary to reduce the wiring resistance value, as shown in FIG. 6, 2 bumps having the same potential in the horizontal direction (parallel to the substrate edge) are provided. Two bumps may be provided. In this case, m bumps are formed in one row along the substrate edge. Then, two adjacent bumps (for example, 50a and
次に上述のソースドライバＩＣ１０１が実装されたガラス基板２７の基板端にＦＰＣ２１が接続された構成について図７を用いて説明する。図７はガラス基板上のソースドライバＩＣ１０１とＦＰＣ２１の構成を示す平面図である。ソースドライバＩＣ１０１ａと隣のソースドライバＩＣ１０１ｂの間にＦＰＣ２１が接続されている。ＦＰＣ２１はソースドライバＩＣ間の基板端縁から接続され、ソースドライバＩＣ１０１の表示領域側の長辺１０３よりも基板端側に配置される。実装上の問題からＦＰＣ２１とガラス基板は一定の長さ以上の距離で接続しなければならないため、基板の狭額縁化が制限されてしまう。本実施の形態に示すようにソースドライバＩＣ１０１間にＦＰＣ２１を配置することにより、ソースドライバＩＣ１０１とＦＰＣを対向させてソースドライバＩＣ１０１の基板端の長辺よりも外側にＦＰＣ２１を配置させた場合よりもＦＰＣをガラス基板２７の内側に形成することができ、額縁領域を狭くすることができる。
Next, a configuration in which the
ソースドライバＩＣ１０１は図３に示したものと同様の構成をしている。ソースドライバＩＣ１０１ａ、１０１ｂとＦＰＣ２１ａの間の構成及び接続について説明する。なお、ソースドライバＩＣ１０１ａと隣のソースドライバＩＣ１０１ｂとの間に設けられたＦＰＣをＦＰＣ２１ａとし、ソースドライバＩＣ１０１ｂとさらに隣のソースドライバＩＣ１０１ｃとの間に設けられたＦＰＣ２１をＦＰＣ２１ｂとする。これらのＦＰＣ２１ａ、２１ｂ並びにソースドライバＩＣ１０１ａ、１０１ｂ、１０１ｃは同じ構成であり、同様に接続されるためＦＰＣ２１ｂの周辺の構成については説明を省略する。このソースドライバＩＣ１０１とＦＰＣ２１が基板端に沿って繰り返し取り付けられている。ＦＰＣ２１は制御回路部３６からの電源や信号を供給するための外部配線が複数設けられている。この外部配線にはＧＮＤ、アナログ電源、デジタル電源、正極性側の階調電圧、負極正側の階調電圧がある。さらにＦＰＣ２１の先端付近にはＦＰＣ上の配線とガラス基板上の入力用配線とを接続するためのＧＮＤ用端子２４ｃ、アナログ電源用端子２３ｃ、正極性側の階調電圧用端子２２ｃ、負極性側の階調電圧用端子２６ｃ及びデジタル電源用端子２５ｃが設けられている。ガラス基板上には基板端縁と平行に端子から入力用バンプまでの入力用配線であるＧＮＤ２４ｄ、アナログ電源２３ｄ、デジタル電源２５ｄ、正極性側の階調電圧２２ｄ及び負極性側の階調電圧２６ｄが設けられている。この入力用配線はＦＰＣの側部（基板端縁と直交している側辺）を横切ってそれぞれに対応する入力用バンプと接続される。例えばアナログ電源用端子２３ｃはガラス基板上のアナログ電源２３ｄを介してソースドライバＩＣ１０１ｂに設けられているアナログ電源用バンプ２２ｂと接続される。さらにＧＮＤ２４ｄ、デジタル電源２５ｄ、正極性側の階調電圧２２ｄ及び負極性側の階調電圧２６ｄについても同様に接続されている。
The
本実施の形態ではＦＰＣ２１ａのデジタル電源用端子２５ｃ、アナログ電源用端子２３ｃ及びＧＮＤ用端子２４ｃはＦＰＣ２１ａの右側に設けられたソースドライバＩＣ１０１ｂの左側のブロックにあるデジタル電源用バンプ３ｂ、アナログ電源用バンプ２ｂ及びＧＮＤ用バンプ１ｂとにそれぞれ接続されている。一方、ＦＰＣ２１ａの正極性側の階調電圧用端子２２ｃ及び負極性側の階調電圧用端子２６ｃはＦＰＣ２１ａの左側に設けられたソースドライバＩＣ１０１ａの正極性側の階調電圧用バンプ９ａ及び負極性側の階調電圧用端子１０ａとにそれぞれ接続されている。このように１箇所のＦＰＣ２１ａから両側のソースドライバＩＣ１０１ａ及びソースドライバＩＣ１０１ｂの双方に信号又は電源を供給している。このような構成を繰り返すことによって、基板端部に形成された全てのソースドライバＩＣ１０１に電源及び信号を供給している。
In this embodiment, the digital
ＦＰＣ２１をソースドライバＩＣ間に配置した場合、ガラス基板上の配線が基板端と平行に形成される。従って、額縁領域を小さくするためにはソースドライバＩＣ１０１の外側に設けられている配線の太さや本数に制限が生じてしまう。本実施の形態のように一箇所のＦＰＣ２１ａからの配線を左右両側のソースドライバＩＣ１０１ａとソースドライバＩＣ１０１ｂの入力用バンプと接続して、信号又は電源を供給することにより、額縁領域を広くすることなく、配線を形成することができるスペースの幅を広くすることができる。これにより、ソースドライバＩＣ間にＦＰＣを接続した場合であっても配線を太くすることができ、配線抵抗の劣化による表示品質の低下を抑えることができる。
When the
通常、ＧＮＤと電源系統であるデジタル電源及びアナログ電源に流れる電流は信号系統である階調電圧よりも大きくなる。そのため、配線抵抗の劣化による表示品質の低下を抑えるためにはＧＮＤ２４ｄ、デジタル電源２５ｄ及びアナログ電源２３ｄの配線を太くすること又は短くすることが望ましい。一方、階調電圧は流れる電流が小さいためＧＮＤと電源系統よりも配線は細くても、表示品質への影響が小さい。ＧＮＤと電源系統の配線を太くするため、ＧＮＤ、デジタル電源及びアナログ電源は右側のソースドライバＩＣ１０１ｂと接続させ、本数は多いが配線を細くしても影響が小さい階調電圧は左側のソースドライバＩＣ１０１ａの階調電圧用バンプ９ａ、１０ａと接続させている。このように本数の多い階調電圧とＧＮＤ、アナログ電源、デジタル電源を左右のソースドライバＩＣ１０１に分けて接続することにより、ガラス基板上のＧＮＤ、アナログ電源、デジタル電源の配線を太くすることができ、配線抵抗の劣化による表示品質の低下を防ぐことが可能になる。
Normally, the current flowing through the GND and the digital power supply and analog power supply that are the power supply system is larger than the gradation voltage that is the signal system. For this reason, it is desirable to make the wiring of the
配線に流れる電流は通常ＧＮＤが最も大きく、アナログ電源、デジタル電源の順になり、アナログ電源とデジタル電源に流れる電流の和がＧＮＤに流れる電流と略同程度となる。本実施の形態ではＦＰＣ２１ａの右側には外側からＧＮＤ用端子２４ｃ、アナログ電源用端子２３ｃ、デジタル電源用端子２５ｃの順番で設けている。一方ソースドライバＩＣ１０１ｂにおいて基板端側の長辺１０２の左側には外側からＧＮＤ用バンプ１ａ、アナログ電源用バンプ２ａ、デジタル電源用バンプ３ａの順番でバンプを設けている。この配置により、流れる電流が大きい順にガラス基板上の配線長を短くすることができ、配線抵抗値が小さくなり電圧降下を抑えることが可能になる。よって、ソースドライバＩＣの出力エラーを無くすことができる。
The current flowing through the wiring is normally the largest in GND, and is in the order of the analog power supply and the digital power supply, and the sum of the current flowing through the analog power supply and the digital power supply is approximately the same as the current flowing through the GND. In this embodiment, the
さらに配線の太さに応じて、入力用バンプのサイズを変えることも可能である。すなわち、最も電流が流れるＧＮＤには図４で示したバンプ５０ａの列の長さを長くなるようにバンプ５０ａの数を調整する。次に電流が流れるアナログ電源ではＧＮＤのバンプの列よりも短くなるようにバンプの数を少なくする。その次に電流が流れるデジタル電源ではさらにバンプ数を少なくする。このように流れる電流に応じて配線を太くして、その太さに合わせてバンプのサイズを大きくするためにバンプの数を調整することにより、実装スペースを広げることなく配線抵抗を低減することができる。また、１本の配線と接続される入力用バンプ数を増やすことにより、接続抵抗を低減することができる。これにより、表示品質が優れ、額縁領域が狭い液晶表示装置を提供することができる。
Furthermore, the size of the input bumps can be changed according to the thickness of the wiring. That is, the number of
ソースドライバＩＣ１０１ａからソースドライバＩＣ１０１ｂの間でカスケード接続されるロジック信号１７、１８、１９は表示領域側の長辺及びソースドライバＩＣ側の短辺に設けられている。なお、ソースドライバＩＣ１０１ｂとソースドライバＩＣ１０１ｃとの間のロジック信号も同様の構成をしているため図示及び説明を省略する。このカスケード接続されているロジック信号の構成について図８を用いて説明する。本実施の形態にかかるソースドライバＩＣ１０１ａにおいて表示領域側の右側の角部周辺にはデジタル信号用バンプ１５ａが形成されている。画像データ信号線１８、１９及び制御信号線１７は液晶表示パネルの色数に対応してそれぞれ複数設けられている。同様にソースドライバＩＣ１０１ｂにおいて表示領域側の左側の角部周辺にはデジタル信号用バンプ１４ｂが形成されている。このデジタル信号用バンプ１５ａには表示領域側の長辺１０３及び短辺１０４に沿ってバンプが複数形成されている。同様にデジタル信号用バンプ１４ｂにも表示領域側の長辺１０３及び短辺１０４に沿ってバンプが複数形成されている。デジタル信号用バンプ１５ａとデジタル信号用バンプ１４ｂの複数のバンプは対称的に形成され、画像データ信号線１８、１９、制御信号線１７及びクロック信号線２０によってそれぞれのバンプが対応するように接続されている。
Logic signals 17, 18, and 19 that are cascade-connected between the
上流のソースドライバＩＣ（例えばソースドライバＩＣ１０１ａ）から下流のソースドライバＩＣ（例えば、ソースドライバＩＣ１０１ｂ）がロジック信号により順番にカスケード接続されていく。このカスケード接続されるロジック信号は従来基板端側の長辺１０２に沿って形成されていたので、入力用バンプのサイズに制限が生じてしまうおそれがあった。従って、ソースドライバＩＣサイズを大きくしないとバンプに接続する配線幅が狭くなり、抵抗が劣化するおそれがある。さらに、ロジック信号が基板端側の長辺１０２に形成されている場合、ソースドライバＩＣ間にＦＰＣ２１を接続しようとすると、入力用バンプがロジック信号用バンプよりソースドライバＩＣの中央側になり、入力用バンプに接続されるガラス基板上の配線長が長くなってしまう。本実施の形態のようにデジタル信号用バンプ１４とデジタル信号用バンプ１５のそれぞれを表示領域側の長辺１０３及び短辺１０４の２辺に沿って形成することにより、ソースドライバＩＣのバンプを形成する面積を広げることができ、配線抵抗を低減することができる。またデジタル信号用バンプ１４のそれぞれを千鳥配置としてもよい。これにより、ソースドライバＩＣサイズを大きくすることなく、バンプサイズを大きくすることができる。同様にデジタル信号用バンプ１６、出力用バンプもそれぞれ千鳥配置としても良い。
An upstream source driver IC (for example,
図９においてソースドライバＩＣ１０１ａの表示領域側の長辺１０３に設けられているロジック信号用バンプ１５ａには制御信号線１７及び画像データ信号線１８が接続されている。一方、ソースドライバＩＣ１０１ａの短辺１０４側には画像データ信号線１９及びクロック信号線２０が設けられている。画像データ信号線１８と１９は全部で色数に応じてｎ本（ｎは２以上の整数）設けられている。画像データ信号線１８がｎ／２本、画像データ信号線１９がｎ／２本設けられている。このような構成ではｎ本の画像データ信号線のそれぞれとクロック信号線との距離に差が生じてしまう。各画像データ信号とクロック信号との距離に差が生じてしまうと、画像データ信号の配線抵抗値による遅延並びに波形ひずみで画像データの取り込みミスが生じるおそれがある。
In FIG. 9, a
この場合、図８に示すようにｎ／２本の画像データ信号線１８及びｎ／２本の画像データ信号線１９の中間にクロック信号線２０を配置することにより、各画像データ信号とクロック信号との距離の差を小さくすることができる。図８ではソースドライバＩＣ１０１ａの長辺１０３側（表示領域側）に設けられているデジタル信号用バンプ１５ａは制御信号線１７及び画像データ信号線１８を介してソースドライバＩＣ１０１ｂの長辺１０３側（表示領域側）に設けられているデジタル信号用バンプ１４ｂと接続されている。同様にソースドライバＩＣ１０１ａの短辺１０４側に設けられているデジタル信号用バンプ１５ａはクロック信号線２０及び画像データ信号線１９を介して短辺１０４側に設けられているソースドライバＩＣ１０１ｂのデジタル信号用バンプ１４ｂと接続されている。なお、このソースドライバＩＣ１０１の隣のソースドライバＩＣ側を側部側とする。そして画像データ信号線１９と画像データ信号線１８の中間にクロック信号線２０が形成される。このように総画像データ信号線の中間にクロック信号線を配置することにより、ガラス基板上の配線抵抗値による遅延並びに波形ひずみでデータの取り込みミスを低減することができる。また低速である制御信号を画像データ信号の外側で伝送することにより、クロック信号と画像データ信号のガラス配線抵抗値の差を小さくすることができセットアップ及びホールドタイムのマージンを確保することが容易になる。このように、クロック信号線２０を画像データ信号線１８と画像データ信号線１９の間に配置することにより、表示品質の優れた液晶表示装置を提供することができる。
In this case, as shown in FIG. 8, by arranging the
本発明の実施の形態２．
本実施の形態について図１０を用いて説明する。図１０は液晶表示装置のソースドライバＩＣに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態は実施の形態１に比べてＦＰＣ２１と入力用バンプとの間の構成が異なるものであり、実施の形態１と同様の構成については説明を省略する。
This embodiment will be described with reference to FIG. FIG. 10 is a plan view showing the configuration around the input bumps provided in the source driver IC of the liquid crystal display device. This embodiment is different from the first embodiment in the configuration between the
本実施の形態ではＦＰＣ２１においてＧＮＤ用端子２４ｃ及びアナログ電源用端子２３ｃを右側のソースドライバＩＣ１０１ｂに接続させ、デジタル電源用端子２５ｃ、正極性側の階調電圧用端子２２ｃ及び負極正側の階調電圧用端子２６ｃを左側のソースドライバＩＣ１０１ａと接続させている。デジタル電源用端子２５ｃをＦＰＣ２１の左側の設けることによって、額縁領域を大きくすること無くＧＮＤ２４ｄとアナログ電源２３ｄの配線幅を広くすることができる。通常、アナログ電源２３ｄとデジタル電源２５ｄに流れる電流の和はＧＮＤ２４ｄに流れる電流と同程度になるので、アナログ電源２３ｄに比べてデジタル電源２５ｄに流れる電流が極端に小さい場合、ソースドライバＩＣ１０１に流れる電流の中でＧＮＤ２４ｄとアナログ電源２３ｄに流れる電流が支配的になる。そのため、ＧＮＤ２４ｄとアナログ電源２３ｄの配線幅を太くすることが望ましい。ＦＰＣ２１の左側にデジタル電源用端子２５ｃを設けて左側のソースドライバＩＣ１０１ａと接続している。一方、ＦＰＣ２１ａの右側にはＧＮＤ用端子２４ｃとアナログ電源用端子２３ｃの２つのみ設けて、右側のソースドライバＩＣ１０１ｂと接続させている。これにより、ＦＰＣ２１ａの右側の側部に設けられている入力用配線がＧＮＤ２４ｄとアナログ電源２３ｄの２種類のみとなり、実施の形態１と比べてデジタル電源２５ｄの分だけＧＮＤ２４ｄとアナログ電源２３ｄの配線を太くすることができる。
In the present embodiment, in the
さらに本実施の形態ではＦＰＣ２１の右側の側部においてＧＮＤ用端子２４ｃを最も外側に配置して、その内側にアナログ電源用端子２３ｃを配置している。ソースドライバＩＣ１０１ｂの基板端側においては最も左側にＧＮＤ用バンプ１ｂを配置して、その隣にアナログ電源用バンプ２ｂを配置している。これにより、最も電流の流れるＧＮＤ２４ｄの配線長をアナログ電源２３ｄよりも短くすることができ、配線抵抗の劣化を防ぐことができる。ＦＰＣ２１の左側（ソースドライバＩＣ１０１ａ側）の側部においても、デジタル電源用端子２５ｃ、正極性側の階調電圧用端子２２ｃ及び負極正側の階調電圧用端子２６ｃの内、デジタル電源用端子２５ｃを最も外側に設けている。さらにソースドライバＩＣ１０１ａの右側においてもデジタル電源用バンプ１１ａ、正極性側の階調電圧用バンプ９ａ及び負極正側の階調電圧用端子１０ａの内、デジタル電源用バンプ１１ａを最も右側に設けている。これにより、デジタル電源２５ｄの配線長を階調電圧より短くすることができる。ソースドライバＩＣ１０１の基板端側においてＧＮＤ及び電源の入力用バンプを階調電圧の入力用バンプよりも外側に設けることにより配線抵抗の劣化による表示品質の低下を防ぐことができる。
Furthermore, in the present embodiment, the
このように本実施の形態ではＧＮＤ用端子２４ｃをＦＰＣ２１の側部の最も外側に配置して、ＧＮＤ用バンプ１をソースドライバＩＣ１０１ｂの側部の最も外側に配置することにより、端子とバンプ間の距離を近づけることができガラス基板上の配線長を短くすることが出来る。これにより、ＦＰＣ２１をソースドライバＩＣ間に配置した場合であっても、配線抵抗の劣化による表示品質の低下及び出力エラーを防ぐことが出来る。最も大きい電流が流れる端子をＦＰＣ２１の外側に設け、その端子と接続する入力用バンプと対向させるようにソースドライバＩＣ上に配置させることより、配線抵抗による表示品質の劣化を防ぐことができる。また、ＦＰＣ２１の側部においてアナログ用電源端子２３ｃをＧＮＤ用端子２４ｃの内側の隣に配置して、ソースドライバＩＣ上においてもアナログ電源用バンプ２ｂをＧＮＤ用バンプ１ｂの内側の隣に設けている。これにより、ＧＮＤ２４ｄの次に電流が大きいアナログ電源２３ｄについても配線長を短くすることができ、配線抵抗を低減することができる。
As described above, in the present embodiment, the
発明の実施の形態３．
本実施の形態について図１１を用いて説明する。図１１は液晶表示装置のソースドライバＩＣに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態は実施の形態１に比べてＦＰＣ２１と入力用バンプとの間の構成が異なるものであり、実施の形態１と同様の構成については説明を省略する。
This embodiment will be described with reference to FIG. FIG. 11 is a plan view showing the configuration around the input bumps provided in the source driver IC of the liquid crystal display device. This embodiment is different from the first embodiment in the configuration between the
本実施の形態では１つのソースドライバＩＣ間に１つおきにＦＰＣ２１を実装して、ソースドライバＩＣ２個に対してＦＰＣ２１の１個を接続する。このＦＰＣ２１ａによって左右両方のソースドライバＩＣ１０１ａ及びソースドライバＩＣ１０１ｂを動作させるための信号及び電源を全て供給している。すなわち、ＦＰＣ２１の左側の側部にはソースドライバＩＣ１０１ａと接続するための端子を設け、ガラス基板上の入力用配線を介してソースドライバＩＣ１０１ａのそれぞれの入力用バンプと接続している。ソースドライバＩＣ１０１ａでは入力用バンプの右側のブロックが用いられる。ＦＰＣ２１の右側の側部にはソースドライバＩＣ１０１ｂと接続するための端子を設け、ガラス基板上の配線を介してソースドライバＩＣ１０１ｂのそれぞれの入力用バンプと接続している。ソースドライバＩＣ１０１ｂでは入力用バンプの左側のブロックが用いられる。ガラス基板上にはＧＮＤ２４、アナログ電源２３、デジタル電源２５、負極性側の階調電圧２６及び正極性側の階調電圧２２の入力用配線がＦＰＣの両方の側部に設けられている。この構成ではソースドライバＩＣ１０１の略半分の数のＦＰＣ２１が接続される。このような構成によりＦＰＣ２１の接続箇所の数を半分にすることができるため部品点数を少なくすることができ、接続するためのＦＰＣ実装時間を短縮することが出来る。これにより、製造コストを低減することができる。
In this embodiment, every
ＦＰＣ左側の側部には外側から順にＧＮＤ用端子２４ｃ、アナログ電源用端子２３ｃ、デジタル電源用端子２５ｃが設けられている。この順番は電流が多く流れる順と同様になっているためＧＮＤ２４ｄ、アナログ電源２３ｄ、デジタル電源２５ｄの順に配線長を短くすることができる。さらに内側には負極性側の階調電圧用端子２６ｃ及び正極性側の階調電圧用端子２２ｃが設けられている。このようにＧＮＤ及び電源系統の端子を階調信号系統の端子の外側に設けることにより、配線抵抗の劣化による電圧降下を極力抑えることができる。
On the left side of the FPC, a
発明の実施の形態４．
本実施の形態では図１２に示す様にソースドライバＩＣ１０１と対向してソースドライバＩＣ１０１が設けられている箇所の基板端側にＦＰＣ２１を取り付けている。この場合、それぞれのソースドライバＩＣ１０１に対応してＦＰＣ２１が取り付けられているため、ソースドライバＩＣ１０１の数とＦＰＣ２１の接続箇所の数を同じ数となる。そして、ソースドライバＩＣ１０１の基板端縁側のガラス基板上にＦＰＣ２１が取り付けられる。このソースドライバＩＣ１０１は図３で示したバンプ配列を有するソースドライバＩＣ１０１が用いられ、ＡＣＦを介してガラス基板２７と接続している。
In the present embodiment, as shown in FIG. 12, the
この入力用バンプ周辺の構成について図１３を用いて説明する。図１３は液晶表示装置のソースドライバＩＣに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態ではＦＰＣ２１はソースドライバＩＣ１０１の長辺方向の中央付近に接続されている。ＦＰＣ２１とＧＮＤ２４ｂ、アナログ電源２３ｂ及びデジタル電源２５ｂとの接続にはソースドライバＩＣ１０１の入力用バンプにおいて中央のブロック（ＧＮＤ用バンプ７ａ、アナログ電源用バンプ６ａ、デジタル電源用バンプ８ａ）が用いられる。階調電圧には中央のブロックの両隣に配置されている正極性側の階調電圧用バンプ９と負極性側の階調電圧用バンプ５が用いられる。ＦＰＣ２１には左側から正極性側の階調電圧用端子２２ａ、アナログ電圧用端子２３ａ、ＧＮＤ用端子２４ａ、デジタル電源用端子２５ａ、負極性側の階調電圧用端子２６ａの順番で設けられている。そして、ＦＰＣ２１の中央にはＧＮＤ用端子２４ａが設けられている。ソースドライバＩＣ１０１の長辺１０２の中央にはこのＧＮＤ用端子２４ａとＧＮＤ２４ｂを介して接続されるＧＮＤ用バンプ７ａが設けられている。ＧＮＤ用バンプ７ａとＧＮＤ用端子２４ａが位置合わせされている。これにより、ＧＮＤ２４ｂの配線が基板端と垂直になり他の配線に比べて配線長を短くすることができる。同様にデジタル電源及びアナログ電源の配線も階調電圧の配線よりも短くすることができる。これにより配線抵抗の劣化による表示品質の低下を防ぐことができる。このようにソースドライバＩＣの長辺の中央に最も電流が流れる配線のバンプを設け、このバンプと対応するようにＦＰＣ２１の端子を中央に設けることによって、配線抵抗による表示品質の低下を防ぐことができる。
The configuration around the input bump will be described with reference to FIG. FIG. 13 is a plan view showing the configuration around the input bumps provided in the source driver IC of the liquid crystal display device. In the present embodiment, the
このように本発明にかかるソースドライバＩＣを用いることによって、ＦＰＣをソースドライバＩＣ間に配置すること及びソースドライバＩＣと対向させて配置することのいずれもが可能になる。このようなバンプ配列を有するソースドライバＩＣを用いることによって、ガラス基板上におけるソースドライバＩＣ、入力用配線及びＦＰＣ２１の構成について実装スペースに制約がある場合であっても、抵抗値を低減することができる構成とすることが可能になる。例えば、複数のソースドライバＩＣ１０１を等間隔で実装することも容易に行うことができ、ソースドライバＩＣ間におけるロジック信号の抵抗の均一化を図ることができ、表示品質を向上することができる。ソースドライバＩＣ間にＦＰＣを実装する構成及びソースドライバＩＣとＦＰＣを対向させる構成のいずれの構成でも同じソースドライバＩＣを用いることができ、ソースドライバＩＣの共通化を図ることができる。ソースドライバＩＣの製造コストを低減することができる。
Thus, by using the source driver IC according to the present invention, it is possible to arrange the FPC between the source driver ICs and to face the source driver IC. By using the source driver IC having such a bump arrangement, the resistance value can be reduced even when the mounting space is limited in the configuration of the source driver IC, the input wiring, and the
ソースドライバＩＣ１０１の入力用バンプのピッチはＦＰＣ２１の端子ピッチに比べて十分小さい。入力用バンプのピッチをＦＰＣ２１の端子ピッチと近くなるよう設定することで、それぞれの配線を基板端と垂直にすることができる配線長を短くすることができる。この入力用バンプのピッチは図４で示したそれぞれの入力用バンプに設けられるバンプ数を調整することにより、変更することができる。これによりソースドライバＩＣへの電圧降下による出力エラーを低減することができる。さらに本実施の形態ではソースドライバＩＣ間にＦＰＣを接続していないため、各ソースドライバＩＣ間の間隔を狭くすることができ、カスケード接続されているロジック信号の配線抵抗値を小さくことができ、ガラス上での信号の高速伝送が可能になる。
その他の実施の形態．
The pitch of the input bumps of the
Other embodiments.
本発明は上述した実施の形態だけに限られず、様々な変更が可能である。例えば、上述の実施の形態において示した正極性側の階調電圧と負極性側の階調電圧における配線、バンプ、端子の構成は反対であってもよい。また実施の形態ではＧＮＤ２４ｄに流れる電流が最も大きいとしたが、これ以外の配線に最も電流が流れるときはそのバンプを最も外側に設ければよい。同様にＦＰＣの端子も最も側部側にもうければよい。もちろんソースドライバＩＣ１０１にかぎらずゲートドライバＩＣに対しても利用することができる。
The present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the configurations of the wirings, bumps, and terminals in the positive polarity gradation voltage and the negative polarity gradation voltage shown in the above embodiment may be reversed. In the embodiment, it is assumed that the current flowing through the
なお上述の実施の形態においてＦＰＣの数はＦＰＣとガラス基板が接続されている箇所の数を示したものである。すなわち、１つのＦＰＣがガラス基板の外で分岐されてガラス基板と接続されている構成の場合は接続箇所の数がＦＰＣの数となるものとする。なお、ＦＰＣの端子は右側と左側の配置を対称的に入れ替えても同様の構成を得ることができる。このような構成でもガラス基板上の配線の引き回しにおける配線抵抗値を小さくすることが可能になり、ソースドライバＩＣにおけるロジック処理及び所望の電圧を正常に出力することができる。ソースドライバＩＣ間にＦＰＣを接続した場合でも基板端からソースドライバＩＣ間の配線長を短くすることでき、配線抵抗値を低減することが可能になる。そして、クロックの配線を画像データの中間に配置することにより、データ及びクロックの配線抵抗値による波形ひずみの影響を抑制することが可能である。さらに、ＦＰＣをソースドライバＩＣ間に実装することでパネルサイズを大きくすることなく液晶表示装置を製造することができる。 In the above embodiment, the number of FPCs indicates the number of locations where the FPC and the glass substrate are connected. That is, when one FPC is branched outside the glass substrate and connected to the glass substrate, the number of connection points is the number of FPCs. It should be noted that the same configuration can be obtained even if the right and left terminals of the FPC terminals are symmetrically interchanged. Even with such a configuration, it is possible to reduce the wiring resistance value in routing the wiring on the glass substrate, and it is possible to normally output logic processing and a desired voltage in the source driver IC. Even when the FPC is connected between the source driver ICs, the wiring length between the source driver ICs from the substrate end can be shortened, and the wiring resistance value can be reduced. By arranging the clock wiring in the middle of the image data, it is possible to suppress the influence of waveform distortion due to the data and clock wiring resistance values. Further, by mounting the FPC between the source driver ICs, a liquid crystal display device can be manufactured without increasing the panel size.
１ ＧＮＤ用バンプ、２ アナログ電源用バンプ、３ デジタル電源用バンプ、
４ 正極性側の階調電圧用バンプ、５ 負極性側の階調電圧用バンプ、
６ アナログ電源用バンプ、７ ＧＮＤ用バンプ、８ デジタル電源用バンプ、
９ 正極性側の階調電圧用バンプ、１０ 負極性側の階調電圧用バンプ、
１１ デジタル電源用バンプ、１２ アナログ電源用バンプ、
１３ ＧＮＤ用バンプ、１４ デジタル信号用バンプ、
１５ デジタル信号用バンプ、１６ 出力用バンプ、１７ 制御信号線、
１８ 画像データ信号線、１９ 画像データ信号線、２０ クロック信号線、
２１ ＦＰＣ、２２ 正極性側の階調電圧、２３ アナログ電圧、２４ ＧＮＤ、
２５ デジタル電源、２６ 負階調側の階調電圧、２７ ガラス基板、
３３ 液晶表示パネル、３４ 表示領域、３５ 額縁領域、３６ 制御回路部、
５０ バンプ、５１ バンプ、６０ カスケード配線、６１ 入力用配線
１０１ ソースドライバＩＣ、１１１ ゲートドライバＩＣ
1 GND bump, 2 Analog power supply bump, 3 Digital power supply bump,
4 Bump for gradation voltage on the positive polarity side, 5 Bump for gradation voltage on the negative polarity side,
6 Bump for analog power supply, 7 Bump for GND, 8 Bump for digital power supply,
9 Bump for gradation voltage on the positive polarity side, 10 Bump for gradation voltage on the negative polarity side,
11 Bump for digital power supply, 12 Bump for analog power supply,
13 GND bump, 14 Digital signal bump,
15 Digital signal bump, 16 Output bump, 17 Control signal line,
18 image data signal lines, 19 image data signal lines, 20 clock signal lines,
21 FPC, 22 Positive side gradation voltage, 23 Analog voltage, 24 GND,
25 digital power supply, 26 gradation voltage on the negative gradation side, 27 glass substrate,
33 liquid crystal display panel, 34 display area, 35 frame area, 36 control circuit section,
50 bump, 51 bump, 60 cascade wiring, 61
Claims (6)
前記絶縁性基板の端部に前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに信号を出力する複数の駆動回路と、
前記複数の駆動回路の間に配置されるよう前記絶縁性基板の端部に取り付けられ、前記複数の駆動回路に信号又は電源を供給するための外部配線を複数有する配線部と、
前記絶縁性基板上に形成され、前記複数の外部配線の対応する配線と接続される複数の入力用配線とを備えた表示装置において、
前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記外部配線が前記配線部の最も側部側に設けられていることを特徴とする表示装置。 A display panel having an insulating substrate;
A plurality of driving circuits arranged at intervals along the edge of the insulating substrate at an end of the insulating substrate and outputting signals to the display panel;
A wiring portion attached to an end of the insulating substrate so as to be disposed between the plurality of driving circuits, and having a plurality of external wirings for supplying signals or power to the plurality of driving circuits;
In a display device comprising a plurality of input wirings formed on the insulating substrate and connected to corresponding wirings of the plurality of external wirings,
The display device, wherein the external wiring corresponding to the input wiring through which the largest current flows among the plurality of input wirings is provided on the most side portion side of the wiring section.
前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記入力用バンプが前記駆動回路の最も外側に設けられている請求項１記載の表示装置。 The drive circuit includes a plurality of input bumps formed on the edge side of the insulating substrate along the edge and connected to the plurality of input wirings and corresponding wirings.
The display device according to claim 1, wherein the input bump corresponding to the input wiring through which the largest current flows among the plurality of input wirings is provided on the outermost side of the drive circuit.
前記ＧＮＤ用バンプ及び前記電源用バンプを１つのブロックとして、前記駆動回路の側部側と中央にそれぞれ設け、
前記各々のブロックの間に階調電圧用バンプが配置されていることを特徴とする請求項２記載の表示装置。 The input bump has a GND bump, a power supply bump, and a gradation voltage bump,
The GND bump and the power supply bump are provided as one block on the side and the center of the drive circuit, respectively.
The display device according to claim 2, wherein a gradation voltage bump is disposed between each of the blocks.
当該配線部が両側の当該駆動回路の入力用バンプと接続されている請求項１乃至５いずれかに記載の表示装置。 Every other wiring part is arranged between the drive circuits,
The display device according to claim 1, wherein the wiring portion is connected to input bumps of the drive circuit on both sides.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007032889A JP4440941B2 (en) | 2007-02-14 | 2007-02-14 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007032889A JP4440941B2 (en) | 2007-02-14 | 2007-02-14 | Display device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003160719A Division JP4004994B2 (en) | 2003-06-05 | 2003-06-05 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007133436A true JP2007133436A (en) | 2007-05-31 |
| JP4440941B2 JP4440941B2 (en) | 2010-03-24 |
Family
ID=38155077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007032889A Expired - Fee Related JP4440941B2 (en) | 2007-02-14 | 2007-02-14 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4440941B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010175972A (en) * | 2009-01-30 | 2010-08-12 | Canon Inc | Display device |
-
2007
- 2007-02-14 JP JP2007032889A patent/JP4440941B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010175972A (en) * | 2009-01-30 | 2010-08-12 | Canon Inc | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4440941B2 (en) | 2010-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4004994B2 (en) | Display device | |
| US11409173B2 (en) | Active matrix substrate and display panel | |
| US20070182909A1 (en) | Horizontal stripe liquid crystal display device | |
| JP2004310024A5 (en) | ||
| JP2004310024A (en) | Liquid crystal display device and its inspecting method | |
| JP3708467B2 (en) | Display device | |
| JP4702114B2 (en) | Demultiplexer, electro-optical device and electronic apparatus | |
| JP4024604B2 (en) | Liquid crystal display | |
| JP4190998B2 (en) | Display device | |
| JP4440941B2 (en) | Display device | |
| KR100990315B1 (en) | Liquid crystal display | |
| JP5443271B2 (en) | Display device | |
| JP6829379B2 (en) | Image display device | |
| JP4198736B2 (en) | Source line driving circuit and display device including the source line driving circuit | |
| WO2017006566A1 (en) | Drive circuit and display device | |
| JP6760353B2 (en) | Electro-optics and electronic equipment | |
| JP4602385B2 (en) | Liquid crystal display | |
| TW202040227A (en) | Array substrate and manufacturing method thereof | |
| JPH1195243A (en) | Electrode driving ic for liquid crystal display device | |
| KR20050068415A (en) | Film package mounted chip and liquid crystal display module using the same | |
| KR20070117356A (en) | Pad structure of liquid crystal display device and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090710 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |