JP4702114B2 - Demultiplexer, an electro-optical device and electronic apparatus - Google Patents

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本発明は、1つの入力端に供給された入力信号を、複数の出力端のいずれかを選択して出力する技術に関する。 The present invention, an input signal supplied to one input, a technique for selecting and outputting one of a plurality of output terminals.

近年では、例えば携帯電話やナビゲーションシステムなどの電子機器において、表示画像の高精細化が進行している。 In recent years, for example, in electronic devices such as mobile phones and navigation systems, high definition of the display image is in progress. 高精細化は、走査線の行数およびデータ線の列数を増加させることによって達成することができるが、その際、表示パネルとの接続が問題となる。 High definition, which can be achieved by increasing the number of columns of rows and data lines of the scanning lines, whereby the connection to the display panel becomes an issue. 例えば縦320×横240ドットのカラー表示を行う場合、横方向には、240×3色分の計720列のデータ線が必要となるが、表示画像サイズが小型であると、データ線のピッチはCOG(chip on glass)等の限界を下回ってしまい、各データ線にそれぞれデータ信号を供給するXドライバを接続することができなくなってしまう。 For example, when performing color display of vertical 320 × horizontal 240 dots, the horizontal direction, it is necessary to data lines of the total of 720 columns of 240 × 3 colors, the display image size is small, the pitch of the data line it becomes impossible to connect will be below the limit of such COG (chip on glass), the X driver for supplying a respective data signal to each data line.
そこで、上記の例でいえば720列のデータ線に供給すべきデータ信号をXドライバが時分割で供給する一方、3列のデータ線を1列ずつ時分割で選択して供給するデマルチプレクサを、表示パネルにポリシリコンプロセス等によって形成した、いわゆるハイブリッド方式が提案されている(例えば特許文献1参照)。 Therefore, while feeding a 720-column data signal to be supplied to the data lines of speaking in the above example at the time of X driver division demultiplexer supplies the selected time-division data lines of three rows by one column was formed by polysilicon process, etc. on the display panel, so-called hybrid method has been proposed (e.g. see Patent Document 1). このハイブリッド方式では、デマルチプレクサの入力端子数は、データ線数の1/3となり、接続ピッチが緩和されるので、Xドライバを表示パネルに実装することが容易となる。 In this hybrid system, the number of input terminals of the demultiplexer becomes 1/3 of the number of data lines, the connection pitch is reduced, it becomes easy to implement the X driver to the display panel.
特開2003−308051号公報(例えば図4参照) JP 2003-308051 JP (e.g. see FIG. 4)

しかしながら、ハイブリッド型の電気光学装置においては、デマルチプレクサの特性に起因して表示品位が低下する場合がある、といった問題が指摘されはじめた。 However, in a hybrid type electro-optical device may display quality due to the characteristics of the demultiplexer lowered, a problem has begun to be pointed out.
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、デマルチプレクサ方式を採用した電気光学装置において、表示品位の低下を防止することが可能な電気光学装置、デマルチプレクサおよび電子機器を提供することにある。 The present invention has been made in view of the above circumstances, it is an object of the electro-optical device employing a demultiplexer system, the electro-optical device capable of preventing deterioration of display quality, a demultiplexer and to provide an electronic device.

上記課題を解決するために本発明に係る電気光学装置は、複数の走査線と、m(mは2以上の整数)毎にグループ化される複数のデータ線と、前記複数の走査線を所定の順番で選択する走査線駆動回路と、画素の階調に応じたデータ信号を、各グループに対応して出力するデータ信号供給回路と、グループ化されたm本のデータ線を所定の順番で選択する動作を、各グループにわたって実行するとともに、各グループに対応して出力されたデータ信号を各グループで選択されたデータ線に供給するデマルチプレクサと、前記複数の走査線と前記複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応じた階調となる複数の画素と、を備え、前記デマルチプレクサは、正 The electro-optical device according to the present invention in order to solve the above problems, a predetermined plurality of scanning lines, a plurality of data lines m (m is an integer greater than or equal to 2) are grouped by a plurality of scanning lines a scanning line driving circuit for selecting at the order, the data signals corresponding to the gradation of the pixel, the data signal supply circuit configured to correspond to each group, the grouped m data lines in a predetermined order the operation of selecting, as well as run for each group, a demultiplexer for supplying the data signal outputted in correspondence with each group selected data line in each group, the plurality of data lines and the plurality of scanning lines It provided corresponding to intersections of the, each, and a plurality of pixels as a gradation corresponding to the data signal supplied to the data line when the scanning line is selected, the demultiplexer , positive 理の選択信号が供給されるm本の正論理選択信号線と、前記正論理の選択信号と対をなす負論理の選択信号が供給されるm本の負論理選択信号線との間に、前記複数のデータ線のそれぞれに対応して設けられるとともに、各々は、前記m本の正論理選択信号線のうち、いずれかに供給される正論理信号と、これと対をなす負論理信号とによって入力端と出力端との間における導通状態が規定される複数のトランスミッションゲートと、前記データ信号供給回路によって一のグループに対応して出力されたデータ信号を、前記m本の正論理選択信号線または負論理選択信号線の一方と交差したのち、m本に分岐して前記m個のトランスミッションゲートの入力端に供給する第1配線と、一端が前記複数のトランスミッションゲートの出力端に A positive logic selection signal line of the m the sense of the selection signal is supplied, between the positive logic of the selection signal and to-negative logic selection signal line of the m the negative logic of the selection signal is supplied to form a, together provided corresponding to each of said plurality of data lines, each of which among the m number of positive logic selection signal line, a positive logic signal supplied to either a negative logic signals forming a pair therewith a plurality of transmission gates and said data signal output in response to one group by the data signal supply circuit, said m number of positive logic selection signal conductive state between the input terminal and the output terminal is defined by After intersecting the one line or negative logic selection signal line, a first wiring for supplying to the input terminal of the m transmission gates branches to the m, one end to the output end of said plurality of transmission gates 他端が前記データ線の一端にそれぞれ接続されるとともに、前記m本の正論理選択信号線または負論理選択信号線の他方とそれぞれ交差する第2配線とを含むことを特徴とする。 The other end is connected to one end of the data line, characterized in that it comprises a second wiring intersecting respectively the other of said m number of positive logic selection signal line or negative logic selection signal line. 本発明によれば、前記m本の正論理選択信号線または負論理選択信号線の一方が第1配線と交差する回数は、他方が第2配線と交差する回数よりも少ないので、交差により生じる容量が少なくなる結果、各トランスミッションゲートの導通/非導通状態を急峻に規定することできるとともに、ノイズを低減することが可能となる。 According to the present invention, the number of times one of the m number of positive logic selection signal line or negative logic selection signal line intersects the first wiring, because the other is less than the number of times crossing the second wiring caused by the intersection results capacity is reduced, it is possible to be sharply defined conduction / non-conduction state of each transmission gate, it is possible to reduce the noise.

本発明において、前記トランスミッションゲートの各々は、前記正論理の選択信号がゲート電極に供給されるnチャネル型トランジスタと、前記負論理の選択信号がゲート電極に供給されるpチャネル型トランジスタとを互いに並列接続した構成であることが好ましい。 In the present invention, each of the transmission gates, the n-channel transistor positive logic of the selection signal is supplied to the gate electrode, the negative logic of the selection signal and a p-channel transistor is supplied to the gate electrode from each other it is preferably a structure in which parallel connection. さらに、この構成において、前記nチャネル型トランジスタにおけるゲート電極の延在方向と、前記pチャネル型トランジスタにおけるゲート電極の延在方向とを揃え、かつ、前記正論理選択信号線および前記負論理選択信号線の延在方向と交差する方向とすると、データ線の狭ピッチ化が容易となる。 Further, in this configuration, the extending direction of the gate electrode in the n-channel transistor, the aligned and extending direction of the gate electrode in the p-channel type transistor, and the positive logic selection signal line and the negative logic selection signal When the direction crossing the extending direction of the line, narrow pitch of the data lines is facilitated.
なお、本発明は、電気光学装置のみならず、デマルチプレクサそれ自体としても、また当該電気光学装置を有する電子機器としても概念することが可能である。 The present invention not only the electro-optical device, a demultiplexer as itself, and also can be conceptualized as an electronic apparatus having the electro-optical device.

以下、本発明の実施の形態について図面を参照して説明する。 It will be described below with reference to the drawings, embodiments of the present invention. 図1は、本発明の実施の形態に係る電気光学装置の電気的な構成を示す図である。 Figure 1 is a diagram showing an electrical configuration of an electro-optical device according to the embodiment of the present invention.
この図に示されるように、この電気光学装置1は、表示パネル10とXドライバ20とに大別される。 As shown in the figure, the electro-optical device 1 is roughly divided into the display panel 10 and the X driver 20. このうち、表示パネル10では、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように、一定の間隙を保って貼り合わせられるとともに、この間隙に例えばTN(twisted nematic)型の液晶を封入した構成となっている。 Among them, in the display panel 10, although not particularly shown, the element substrate and the counter substrate, so that the electrode formation surfaces face each other, with are bonded while maintaining a predetermined gap, this gap example TN (twisted nematic ) type and has a configuration that was filled with the liquid crystal.
表示パネル10の素子基板には、半導体チップであるXドライバ20が、COG技術等により実装されているとともに、Yドライバ30やデマルチプレクサ50が例えばポリシリコンプロセスによって形成されている。 In the element substrate of the display panel 10, X driver 20 is a semiconductor chip, together are mounted by COG technology or the like, is formed by the Y driver 30 and the demultiplexer 50 is, for example, polysilicon process.
なお、Xドライバ20、Yドライバ30およびデマルチプレクサ50には、図示しない上位制御回路から各種の制御信号がFPC(Flexible Printed Circuit)基板等を介して供給される。 Note that the X driver 20, Y driver 30 and the demultiplexer 50, various control signals are supplied through an FPC (Flexible Printed Circuit) board or the like from the host control circuit (not shown).
また、Yドライバ30については、素子基板に形成するのではなく、Xドライバ20と同様に、半導体チップをCOG技術等により実装する構成としても良い。 Also, the Y driver 30, rather than formed on the element substrate, similarly to the X driver 20 may be a semiconductor chip as a structure for mounting the COG technology or the like.

表示パネル10は表示領域100を有する。 Display panel 10 has a display area 100. この表示領域100には、本実施形態では、320行の走査線112が行(X)方向に延在するように設けられ、また、3列毎にグループ化された720(=240×3)列のデータ線114が列(Y)方向に延在するように、かつ、各走査線112と互いに電気的な絶縁を保つように設けられている。 The display area 100, in this embodiment, 320 scanning lines 112 are provided so as to extend in the row (X) direction, also, 720 (= 240 × 3) grouped every three columns as the data line 114 of the column extends in the column direction (Y), and are provided so as to maintain electrical isolation from each other and each of the scanning lines 112.
サブ画素(画素)110は、320行の走査線112と720列のデータ線114との交差部に対応して、それぞれ配列している。 Sub-pixel (pixel) 110, in correspondence to intersections between the data lines 114 of the 320 scanning lines 112 and 720 columns, are arranged, respectively. このうち、同一行の走査線112と同一のグループに属する3列のデータ線114との交差に対応した3つのサブ画素110は、それぞれR(赤)、G(緑)、B(青)に対応し、これら3つのサブ画素110によって1つのドットが構成されている。 Of these, three sub-pixels 110 corresponding to the intersections of the data lines 114 of the three columns that belong to the same group as the scanning lines 112 of the same row, respectively R (red), the G (green), B (blue) corresponding, these three sub-pixels 110 are one dot is formed. したがって、本実施形態においては、表示領域100に、ドットでみれば縦320行×横240列で、サブ画素110でみれば縦320行×横720列で、それぞれマトリクス状に配列することになる。 Accordingly, in the present embodiment, the display area 100, a vertical 320 rows × horizontal 240 columns when viewed in dots, vertical 320 rows × 720 horizontal lines when viewed in the sub-pixel 110, will be arranged in a matrix, respectively .
ここで便宜的に、表示領域におけるドットの列(グループ)を一般化して説明するために、1以上240以下の整数jを用いると、図1において左から数えて(3j−2)列目、(3j−1)列目および(3j)列目のデータ線114は、それぞれj番目のブロックに属し、かつ、R、G、Bの系列である、ということになる。 Here for convenience, to describe in general the rows of dots in the display area (group), the use of 1 or more 240 an integer j, from the left in FIG. 1 (3j-2) th column, (3j-1) th column and (3j) th data lines 114, respectively belonging to the j-th block, and, R, G, is a sequence of B, it comes to.

サブ画素110の構成について図2を参照して説明する。 The configuration of the sub-pixel 110 will be described with reference to FIG. 図2は、サブ画素110の電気的な構成を示す図であり、i行目の走査線112と、j番目のグループに属する3列のデータ線114との交差に対応する3つのサブ画素110の構成が示されている。 Figure 2 is a diagram showing an electrical configuration of a sub-pixel 110, the i th scanning line 112, three sub-pixels corresponding to intersections of the data lines 114 of the three columns that belong to the j th group 110 configuration is shown of. なお、iは、サブ画素110が配列する行(走査線112の行)を一般的に示す場合の記号であって、1以上320以下の整数である。 Incidentally, i is a symbol for the case shown row sub pixels 110 (row scanning line 112) generally at least 320 an integer.

さて、図2に示されるように、3つのサブ画素110は電気的には互いに同一構成であり、それぞれ、nチャネル型の薄膜トランジスタ(Thin Film Transistor:以下単に「TFT」と略称する)116と、液晶容量140と、を有する。 Now, as shown in FIG. 2, three sub-pixels 110 is in electrical have the same configuration each other, respectively, n-channel thin film transistor: and (Thin Film Transistor hereinafter simply referred to as "TFT") 116, It has a liquid crystal capacitor 140, a.
このうち、TFT116のゲートはi行目の走査線112に接続される一方、そのソースは、サブ画素に対応するデータ線114に接続され、そのドレインは、液晶容量140の一端であって素子基板に形成された画素電極118に接続されている。 Of these, one gate of TFT116 is connected to the i-th scanning line 112, its source is connected to the data line 114 corresponding to the sub-pixel, the drain element a part of the liquid crystal capacitor 140 substrate It is connected to a pixel electrode 118 formed.
また、液晶容量140の他端はコモン電極108である。 The other end of the liquid crystal capacitor 140 is the common electrode 108. このコモン電極108は、対向基板に形成されて画素電極118に対向するとともに、表示領域100における全てのサブ画素110にわたって共通であって、時間的に一定の電圧Vcomが印加されている。 The common electrode 108 is configured to face the pixel electrode 118 is formed on the counter substrate, a common across all the sub-pixels 110 in the display area 100, it is temporally constant voltage Vcom is applied. したがって、液晶容量140は、画素電極118およびコモン電極108で液晶105を挟持した構成となる。 Thus, the liquid crystal capacitor 140 has a configuration in which sandwiches liquid crystal 105 in the pixel electrode 118 and the common electrode 108.

サブ画素110において、i行目の走査線112をHレベルとして(選択電圧を印加して)、TFT116をオン(導通状態)にさせるとともに、画素電極118に対し、データ線114およびオン状態のTFT116を経由して、コモン電極108への印加電圧Vcomと比較して目標とする階調(明るさ)に応じた電圧だけ高位(正極性)または低位(負極性)の電圧を印加することにより、当該液晶容量140に、階調に応じた電圧が保持される。 In the sub-pixel 110, the i-th scanning line 112 (by applying a selection voltage) as the H level, the is turned on (conductive state) the TFT 116, to the pixel electrode 118, the data lines 114 and the on-state TFT 116 via, by applying a voltage of high level by a voltage corresponding to the gray level (brightness) of the target as compared to the applied voltage Vcom to the common electrode 108 (positive polarity) or lower (negative polarity), to the liquid crystal capacitor 140, a voltage corresponding to the gray scale is maintained.
各サブ画素110には、対応する色、すなわち、R、G、Bのいずれかのカラーフィルタが設けられ、液晶容量140は、保持した電圧実効値に応じて単位時間における平均的な透過光量が変化する。 Each sub-pixel 110, corresponding color, i.e., R, G, one of the color filter is provided in the B, the liquid crystal capacitor 140 is the average amount of transmitted light per unit time according to a voltage effective value held Change. 例えば、本実施形態において、液晶容量140は、保持された電圧が低くなるにつれて、透過光量が多くなるノーマリーホワイトモードとなるように設定される。 For example, in the present embodiment, the liquid crystal capacitor 140, as the voltage held is lowered, are set such that the transmitted light quantity becomes many becomes normally white mode.
なお、サブ画素110の各々には、液晶容量140に対し電気的に並列となるように蓄積容量が設けられるが、本発明と直接関連しないので図示省略している。 Incidentally, each of the sub-pixels 110, but the storage capacity as to the liquid crystal capacitor 140 become electrically parallel are provided, it is not shown since not relevant present invention directly.

説明を図1に戻すと、Yドライバ30は、1、2、3、4、…、320行目の走査線112を、この順番で水平走査期間毎に順番に選択するとともに、選択した走査線112にHレベルの論理信号を、それ以外の走査線112にLレベルの論理信号を、それぞれ走査信号として供給する走査線駆動回路である。 When Returning to FIG. 1, Y driver 30, 1,2,3,4, ..., the 320th scanning line 112, along with sequentially selects for each horizontal scanning period in this order, selected scanning line the logic signal at the H level in 112, the other L-level logic signal to the scanning line 112 of a scanning line driving circuit for supplying a respective scan signal. なお便宜上、1、2、3、4、…、320行目の走査線112に供給される走査信号を、それぞれG1、G2、G3、G4、…、G320と表記し、特に行番目を特定しないで一般的に説明する場合には、上述したiを用いてGiと表記する。 For convenience, 1, 2, 3, 4, ..., a scan signal supplied to the scanning line 112 of the 320th, G1 respectively, G2, G3, G4, ..., and expressed as G320, does not specifically identify the row th in the case of generally described it will be denoted as Gi using i as described above.

Xドライバ20は、データ信号供給回路であり、Yドライバ30によって選択された走査線112と、各ブロックにおける3列のデータ線114のうち、選択信号Sel-R、Sel-G、Sel-Bで指定されたデータ線との交差に対応するサブ画素110の階調に応じた電圧のデータ信号を出力するものである。 X driver 20, a data signal supply circuit, a scanning line 112 selected by the Y driver 30, among the data lines 114 of the three columns in each block, the selection signal Sel-R, Sel-G, with Sel-B and it outputs the voltage data signal corresponding to the gradation of the sub-pixels 110 corresponding to the intersection of the designated data lines. ここで便宜的に、1〜240番目のブロックに対応して出力されるデータ信号を、d1〜d240と表記する。 Here for convenience, the data signal output in response to 240th th block, denoted as D1~d240. なお、各ブロックに対応して出力されるデータ信号について、ブロックの番目を特定しないで一般的に説明する場合には、上述したjを用いてdjと表記する。 Note that the data signal output corresponding to each block, in the case of generally described without specifying the second block, denoted as dj using j as described above.

続いて、デマルチプレクサ50について説明する。 Next, a description will be given of the demultiplexer 50.
図1に示されるように、デマルチプレクサ50は、データ線114毎に設けられたトランスミッションゲート58の集合体であり、ブロックを構成する3列のデータ線114のいずれかを選択信号にしたがって選択するとともに、Xドライバ20から各ブロックに対応して出力されたデータ信号を選択したデータ線に供給するものである。 As shown in FIG. 1, the demultiplexer 50 is a set of transmission gates 58 provided for each data line 114 is selected in accordance with any of the selection signals of three columns of data lines 114 constituting the block together, and it supplies the X driver 20 to the data line selects the data signal output corresponding to each block.
詳細には、まず、正論理の選択信号Sel-R、Sel-G、Sel-Bをそれぞれ供給する3本の選択信号線54がデータ線114の延在方向と直交するX方向に沿って設けられる一方、負論理の選択信号/Sel-R、/Sel-G、/Sel-Bをそれぞれ供給する3本の選択信号線56が、Xドライバ20の側であって同X方向に沿って、かつ、3本の選択信号線54と離間して設けられており、これらの3本の選択信号線54と、3本の選択信号線56とは離間しており、これらの3本ずつの選択信号線で挟まれるように、トランスミッションゲート58が配置している。 More specifically, first, provided along the X direction positive logic of the selection signal Sel-R, Sel-G, 3 pieces of selection signal lines 54 respectively supply Sel-B is orthogonal to the extending direction of the data line 114 is one negative logic of the selection signal / Sel-R, / Sel-G, / Sel-B three selection signal lines 56 for supplying respectively, with a the side of the X driver 20 along the same X-direction, and is provided apart from the three selection signal lines 54, and these three selection signal lines 54, spaced apart from the three selection signal lines 56, the selection of each of these three so as to be sandwiched between the signal lines, the transmission gate 58 is disposed.
なお、正論理の選択信号Sel-R(Sel-G、Sel-B)と、負論理の選択信号/Sel-R(/Sel-G、/Sel-B)とは、互いに論理反転を保つように、いずれも上位制御回路から供給される。 Incidentally, positive logic of the selection signal Sel-R (Sel-G, Sel-B) and the negative logic of the selection signal / Sel-R (/ Sel-G, / Sel-B) and, to keep the logic inversion to one another to, both of which are supplied from the host control circuit. つまり、選択信号の符号の直前に付された「/」は、当該符号の反転を示している。 In other words, attached immediately before the sign of the selection signal "/" indicates inversion of the code.

次に、Xドライバ20から各ブロックに対応したデータ信号は、配線(第1配線)52aを介してデマルチプレクサ50に供給される。 Then, the data signal corresponding to each block from the X driver 20 is supplied to the demultiplexer 50 through a wiring (first wiring) 52a. 詳細には、各ブロックに対応した配線52aは、3本の選択信号線56と電気的な絶縁が確保された状態で交差した後に、3つの経路に分岐して、各ブロックに対応した3つのトランスミッションゲート58の入力端にそれぞれ接続される。 Specifically, the wiring 52a corresponding to each block, after the electrically insulating and three selection signal lines 56 intersect while being secured, branched into three paths, three corresponding to each block It is connected to the input terminal of the transmission gate 58.
一方、各列に対応するトランスミッションゲート58の出力端には配線(第2配線)52bの一端がそれぞれ接続されるとともに、当該配線52bの他端は、データ線114の一端に接続されている。 On the other hand, the wiring end of the (second wiring) 52b are respectively connected to the output terminal of the transmission gate 58 corresponding to each column, the other end of the wire 52b is connected to one end of the data line 114.
ここで、R系列のデータ線114に対応するトランスミッションゲート58の制御端子は、正論理の選択信号Sel-Rを供給する選択信号線54に接続される一方、その反転制御端子は、負論理の選択信号/Sel-Rを供給する選択信号線56に接続されている。 Here, the control terminal of the transmission gate 58 corresponding to the data line 114 of the R series, while being connected to the positive logic of the selection signal Sel-R to the selection signal line 54 for supplying, the inverted control terminal of the negative logic It is connected to a selection signal line 56 for supplying a selection signal / Sel-R. 同様に、G、B系列のデータ線114に対応するトランスミッションゲート58の制御端子は、それぞれ正論理の選択信号Sel-G、Sel-Bを供給する選択信号線54に接続される一方、その反転制御端子は、それぞれ負論理の選択信号/Sel-G、/Sel-Bを供給する選択信号線56に接続されている。 Similarly, G, the control terminal of the transmission gate 58 corresponding to the data line 114 of the B series, each positive logic selection signal Sel-G, while being connected to the selection signal line 54 for supplying Sel-B, its inverse control terminals are respectively connected negative logic selection signal / Sel-G, the selection signal line 56 for supplying / Sel-B.

デマルチプレクサ50における詳細構成について図面を参照して説明すると、図3は、デマルチプレクサ50のレイアウト構成を示す平面図であり、図4は、図3におけるレイアウト構成の等価回路を示す図である。 Referring to the drawings the detailed configuration of the demultiplexer 50, FIG. 3 is a plan view showing a layout configuration of the demultiplexer 50, FIG. 4 is a diagram showing an equivalent circuit of the layout configuration in FIG.
いずれも、j番目及びこれに隣接する(j+1)番目のブロックに対応する部分の拡大図である。 Both an enlarged view of a portion corresponding to the j-th and this adjacent (j + 1) th block. なお、ここでは、jのみならず、(j+1)も含めて1以上240以下の整数である。 Here, not j only a 1 or 240 an integer, including (j + 1) is also.

図3では、素子基板に、TFTのポリシリコン層が島状に形成され、その上に、第1層間絶縁膜(図示せず)を介したゲート電極層のパターニングにより、TFTのゲート電極や、配線52a、52b(図4において太線で示した部分)が形成され、さらに、第2層間絶縁膜(図示せず)を介して、アルミニウム層のパターニングによりTFTのソース電極や、ドレイン電極、選択信号線54、56、データ線114等の配線層が形成された構成となっている。 In Figure 3, the element substrate, a polysilicon layer of the TFT is formed in an island shape, on which, by patterning the gate electrode layer through the first interlayer insulating film (not shown), and a gate electrode of the TFT, wire 52a, 52 b (portions indicated by thick lines in FIG. 4) is formed, further, through the second interlayer insulating film (not shown), and a source electrode of the TFT by patterning the aluminum layer, the drain electrode, selection signals lines 54 and 56, has a configuration in which the wiring layers such as the data line 114 is formed.
なお、図3において「×」印で示した部分は、コンタクトホールであり、ポリシリコン層、ゲート電極層またはアルミニウム層において異種層同士の導通を図っている。 The portion indicated by "×" mark in FIG. 3 is a contact hole, the polysilicon layer, thereby achieving the continuity of different layers to each other in the gate electrode layer or an aluminum layer.

図3および図4に示されるように、ある1列のデータ線に対応するトランスミッションゲート58は、pチャネル型のTFT58pと、nチャネル型のTFT58nとの相補的な並列接続であって、そのゲートに互いに相反する論理レベルの選択信号が供給される構成となっている。 As shown in FIGS. 3 and 4, the transmission gate 58 corresponding to the data lines of a certain column, a complementary parallel connection of the TFT58p the p-channel type, and TFT58n of n-channel type, the gate mutually opposite logic level of the selection signal is in the configuration to be supplied.
詳細には、ある1列のデータ線に対応するトランスミッションゲート58を構成するTFT58p、58nのポリシリコン層は、いずれもY方向を長手とし、X方向を短手とする矩形形状であって、両者のゲート電極の延在方向(チャネル幅Wの方向)がいずれもY方向の同一直線上に揃うように形成されている。 In particular, TFT58p constituting the transmission gate 58 corresponding to the data lines of a certain row, the polysilicon layer 58n are all the Y direction is the longitudinal, a rectangular shape that the X-direction and shorter, both the extending direction of the gate electrode (direction of the channel width W) is formed so as to both aligned collinear in the Y direction. なお、TFTの向きは必ずしも同一直線上に揃えなくても良い。 In addition, the orientation of the TFT may not necessarily be aligned on the same straight line.
ここで、R系列のデータ線に対応するTFT58nには、正論理の選択信号Sel-Rが供給される選択信号線54から図において上方向に分岐したゲート電極が配設され、同じくR系列のデータ線に対応するTFT58pには、負論理の選択信号/Sel-Rが供給される選択信号線56から図において下方向に分岐したゲート電極が配設され、同様にG、B系列のデータ線に対応するTFT58nには、それぞれ正論理の選択信号Sel-G、Sel-Bが供給される選択信号線54から上方向に分岐したゲート電極が配設され、同じG、B系列のデータ線に対応するTFT58pには、それぞれ負論理の選択信号/Sel-G、/Sel-Bが供給される選択信号線56から図において下方向に分岐したゲート電極が配設される。 Here, the TFT58n corresponding to the data lines of the R series, a gate electrode branched upward in FIG from the selection signal line 54 to which a positive logic of the selection signal Sel-R is supplied are arranged, likewise the R sequence the TFT58p corresponding to the data line, a gate electrode branched downward in FIG disposed from the selection signal line 56 to the negative logic of the selection signal / Sel-R is supplied, similarly G, the data line of the B-series to the corresponding TFT58n, positive logic of the selection signal Sel-G, respectively, Sel-B is disposed a gate electrode branched upward from the selection signal line 54 to be supplied, the same G, the data line of the B-series the corresponding TFT58p, each negative logic selection signal / Sel-G, / Sel-B from the selection signal line 56 which is supplied the gate electrode branched downward in FIG disposed.

また、R系列のTFT58p、58nのソース電極は、分岐後の配線52aに接続される。 Further, the R sequence TFT58p, the source electrode of the 58n are connected to the wiring 52a after branching.
一方、G、B系列のトランスミッションゲート58における2つのTFT58p同士では、ソース領域が共用化されるとともに、同じG、B系列のトランスミッションゲート58における2つのTFT58n同士でも、ソース領域が共用化されて、当該共用化されたソース領域にソース電極が形成されるとともに分岐後の配線52aが接続されている。 On the other hand, G, the two TFT58p between the transmission gate 58 of the B-series, with the source region is shared, the same G, in two TFT58n between the transmission gate 58 of the B series, the source region is shared, wire 52a after branching with the source electrode to the shared by the source regions are formed is connected. 配線52aは図3において2分岐であるが、このうち、一方はG、B系列で共用されているので、電気的にみれば実質的に3分岐である。 The wiring 52a is bifurcated 3, of which, one G, because it is shared by B sequence is a substantially trifurcated when viewed electrically.
さらに、R、G、Bの各系列のTFT58p、58nにおけるドレイン電極は、それぞれ配線52bの一端に接続される。 Further, R, G, TFT58p of each series of B, the drain electrode in 58n is connected to one end of each wire 52b. さらに、配線52bは、3本の選択信号線54と交差した後、その他端がデータ線114の一端に接続される。 Further, the wiring 52b, after intersecting the three selection signal lines 54, the other end connected to one end of the data line 114.
ここでは、j番目および(j+1)番目のブロックに対応する部分を示しているが、これらの繰り返しパターンによって、デマルチプレクサ50において1番目から240番目までの各ブロックに対応する部分が形成されている。 Here, indicates a portion corresponding to the j-th and (j + 1) -th block, these repetitive pattern, the portion corresponding to each block from the first in the demultiplexer 50 to 240 th are formed .

次に、電気光学装置1の動作について図5を参照して説明する。 Next, the operation of the electro-optical device 1 will be described with reference to FIG.
まず、走査信号G1〜G320は、各フレームにおいて、水平走査期間H毎に順番に排他的にHレベルとなる。 First, the scanning signal G1~G320 in each frame, and in order exclusively to the H level every horizontal scanning period H. ここで、1フレームは、約16.7ミリ秒(60Hzの逆数)であって、すべてのサブ画素110に対して、階調に応じた電圧を書き込むのに要する期間である。 Here, one frame is an approximately 16.7 milliseconds (the reciprocal of 60 Hz), for all the sub-pixels 110 is a period required to write a voltage corresponding to the gradation.
走査信号G1〜G320のうち、行を特定しないで一般化するために、i行目の走査線に供給される走査信号GiがHレベルとなる水平走査期間Hについて説明すると、図に示されるように、当該水平走査期間Hにわたって、正論理の選択信号Sel-R、Sel-G、Sel-Bが、この順番で期間S毎に排他的にHレベルとなる。 Of the scan signals G1~G320, in order to generalize without specifying the line, when the scanning signal Gi supplied to the i-th scanning line is described horizontal scanning period H at H level, as shown in FIG. in over the horizontal scanning period H, the positive logic of the selection signal Sel-R, Sel-G, the Sel-B, consists exclusively H level for each period S in this order. なお、ここでは図示しないが、負論理の選択信号/Sel-R、/Sel-G、/Sel-Bも、正論理の選択信号に同期して期間S毎に排他的にLレベルとなる。 Incidentally, although not shown here, the negative logic of the selection signal / Sel-R, / Sel-G, / Sel-B also becomes exclusively L level in each period S in synchronism with the positive logic of the selection signal.

i行目の走査線に供給される走査信号GiがHレベルとなる期間において、正論理の選択信号Sel-RがHレベルになったとき(負論理の選択信号/Sel-RがLレベルになったとき)、Xドライバ20は、例えばj番目のブロックに対応するデータ信号djを、i行目の走査線112と、j番目のブロックにおけるR系列のデータ線114とに対応するサブ画素110の階調に応じた電圧であって、かつ、正極性または負極性の一方の電圧とするが、ここでは正極性の電圧とする。 In the i-th row of the period when the scanning signal Gi is at the H level supplied to the scanning line, when the positive logic of the selection signal Sel-R becomes H level (negative logic selection signal / Sel-R is a L level when it becomes), X driver 20, for example, data signals dj corresponding to the j-th block, and i th scanning line 112, the sub-pixels 110 corresponding to the data line 114 of the R-series in j-th block a voltage corresponding to a gradation, and, although a positive or negative voltage of one of the, here, the positive polarity of voltage.
また、正論理の選択信号Sel-RがHレベルになると(負論理の選択信号/Sel-Rがレベルになると)、R系列のデータ線114に対応するトランスミッションゲート58が導通状態になるので、当該データ信号djは、j番目のブロックにおけるR系列のデータ線114に供給される。 Further, when the positive logic of the selection signal Sel-R is at the H level (when the negative logic of the selection signal / Sel-R is level), since the transmission gate 58 corresponding to the data line 114 of the R sequence is conducting, the data signals dj is supplied to the data line 114 of the R-series in j-th block.

一方、走査信号GiがHレベルになると、i行目の走査線112に対応するサブ画素110のすべてのTFT116がオンするので、j番目のブロックにおけるR系列のデータ線114に供給されたデータ信号djは、オンしたTFT116を介して、i行目の走査線112とj番目のブロックにおけるR系列のデータ線114との交差に対応するRのサブ画素110の画素電極118に印加される。 On the other hand, scanning the signal Gi is at the H level, since all TFT116 subpixels 110 corresponding to the i-th scanning line 112 are turned on, j-th R series in a block the data signal supplied to the data line 114 of dj through the TFT116 was turned on, is applied to the pixel electrode 118 of the sub-pixels 110 of R corresponding to intersections of the data lines 114 of the R-series in i-th scanning line 112 and the j-th block. これにより、当該Rのサブ画素の液晶容量140には、コモン電極108の電圧Vcomとデータ信号djの電圧との差、すなわち、当該Rのサブ画素の階調に応じた電圧が書き込まれる。 Thus, the liquid crystal capacitance 140 of the sub-pixel of the R, the difference between the voltage Vcom and the voltage of the data signals dj of the common electrode 108, i.e., a voltage corresponding to the gray level of the sub-pixel of the R is written.

次に、選択信号Sel-G、Sel-Bの順にHレベルになったとき、Xドライバ20は、データ信号djを、i行目の走査線112とj番目のブロックのうちG、B系列のデータ線114との交差に対応するG、Bのサブ画素110の階調に応じた電圧であって、かつ、フレーム反転であれば正極性の電圧とする。 Then, when it becomes H level in the order of selection signal Sel-G, Sel-B, X driver 20, a data signal dj, G of the i-th scanning line 112 and the j-th block, the B series G corresponding to intersections of the data lines 114, a voltage corresponding to the gray level of the subpixel 110 of B, and a positive voltage if frame inversion. これにより、データ信号djは、j番目のブロックにおけるG、B系列のデータ線114に順番に供給され、当該G、Bのサブ画素の液晶容量140には、それぞれ当該G、Bのサブ画素の階調に応じた電圧が書き込まれる。 Thus, the data signal dj is, G in the j-th block are supplied sequentially to the data lines 114 of the B series, the G, and the liquid crystal capacitance 140 of the sub-pixels B, the G, the subpixels B, respectively voltage corresponding to the gradation is written.
これにより、i行目の走査線112とj番目のブロックを構成するR、G、B系列のデータ線114との交差に対応する3つのサブ画素には、階調に応じた電圧が順番に書き込まれたことになる。 Thus, R constituting the i-th scanning line 112 and the j-th block, G, the three sub-pixels corresponding to intersections of the data lines 114 of the B series, the voltage corresponding to the gradation sequence It will be written.
ここでは、j番目のブロックに対応した3つのサブ画素について書込動作について説明したが、論理信号GiがHレベルとなる期間においては、i行目であって、1、2、3、…、240番目のブロックに対応するサブ画素110についても同様な書込動作が同時並行的に実行される。 Here it has been described the write operation for the three sub-pixels corresponding to the j-th block, in a period where the logic signal Gi is at the H level is a i-th row, 1, 2, ..., similar writing operation even for the sub-pixels 110 corresponding to the 240-th block is executed concurrently.

図5では、論理信号GiがHレベルとなる水平走査期間Hにおいて、j番目のブロックに対応して出力されるデータ信号djの電圧変化が示されている。 In Figure 5, the horizontal scanning period H of the logic signal Gi is at the H level, the voltage change of the data signals dj outputted in response to the j-th block is shown.
当該水平走査期間Hにおけるデータ信号djの電圧は、正極性書込であれば、ノーマリーホワイトモードにおいて最も暗い状態に相当する電圧Vbpから最も明るい状態に相当する電圧Vwpまでの範囲で、一方、負極性書込であれば、最も暗い状態に相当する電圧Vbmから最も明るい状態に相当する電圧Vwmまでの範囲で、それぞれコモン電極108の電圧Vcomからサブ画素の階調に応じた差を有する電圧となる。 Voltage of the data signal dj in the horizontal scanning period H is the case of the positive polarity writing, the range for the voltage Vwp corresponding to the brightest state from the voltage Vbp that corresponds to the darkest state in normally white mode, whereas, if negative writing, the darkest in the range of from the corresponding voltage Vbm the state until the voltage Vwm corresponding to the brightest state, the voltage having a difference in response from each of the voltage Vcom of the common electrode 108 to the gradation of the sub-pixel to become.
なお、階調の差に応じた電圧は、図5において正極性であれば↑で、負極性であれば↓で、それぞれ示されている。 The voltage corresponding to the difference of the gradation is a ↑ if positive polarity in FIG. 5, a ↓ if negative, are shown respectively. ここで、(i、j−R)は、i行目の走査線とj番目のブロックにおけるR系列のデータ線との交差に対応するサブ画素という意味であり、同様に(i、j−G)、(i、j−B)は、i行目の走査線とj番目のブロックにおけるG、B系列のデータ線との交差に対応するサブ画素という意味である。 Here, (i, j-R) is a means that a sub-pixel at the intersection of the data lines of the R-series in i-th scanning line and the j-th block, likewise (i, j-G ), (i, j-B) is a means that a sub-pixel at the intersection of the data lines of G, B sequence in the i-th row of scan lines and the j-th block.
また、正極性電圧Vwp(およびVbp)と、負極性電圧Vwm(Vbm)とは、それぞれ電圧Vcomを中心にして、互いに対称の関係にある。 Further, a positive voltage Vwp (and Vbp), and the negative voltage Vwm (Vbm), respectively around the voltage Vcom, are symmetrical in relation to each other.

本実施形態における電圧の基準は接地電位Gndであるが、書込極性については、液晶容量140におけるコモン電極の電位に対して、画素電極118の電位が高位であるか低位であるかを問題とするので、その基準電位については、コモン電極108の印加電圧Vcomである。 Although reference voltage in this embodiment is ground potential Gnd, for writing polarity, and with respect to the potential of the common electrode in the liquid crystal capacitor 140, whether the potential of the pixel electrode 118 is low or a high problem since, for the reference potential, is applied voltage Vcom of the common electrode 108. すなわち、電圧comよりも高位側を正極性とし、低位側を負極性としている。 That is, the high side and the positive polarity than the voltage com, has a low side and a negative polarity.
なお、図5におけるデータ信号djの電圧の縦スケールは、論理信号(Hレベルが電源電圧Vdd、Lレベルが電位Gnd)の電圧波形と比較して拡大してある。 The vertical scale of the voltage of the data signal dj in Figure 5, a logic signal (H-level power supply voltage Vdd, the L-level potential Gnd) are enlarged in comparison with the voltage waveform of.

さらに、ここではi行目の走査線112に位置する画素1行分についての書込動作について説明したが、実際には、1フレームにわたって走査信号G1〜G320が順番にHレベルとなるから、画素1行分についての書込動作は、1、2、3、…、320行目の順番で実行されることになる。 Furthermore, here it has been described writing operation for the pixels one row positioned to the scanning line 112 of the i-th row, in fact, since the scanning signal G1~G320 over one frame becomes the H level sequentially, the pixel writing operation for one line is 1, 2, 3, ..., and is executed by the 320th order.
加えて、次のフレームにおいても、同様な書き込み動作が、1、2、3、…、320行目の順番で実行されるが、このとき、液晶に対する書込極性は、正極性または負極性の他方に反転、すなわち、前フレームにおいて正極性であれば、次フレームでは負極性に反転される。 In addition, also in the next frame, the same writing operation, 1,2,3, ..., are executed by the 320th order, this time, the writing polarity for the liquid crystal is positive or negative for inverting the other, i.e., if the positive polarity in the previous frame, the next frame is inverted to the negative polarity. これにより、液晶容量140に対する書込極性は、1フレーム毎に保持電圧が反転(交流駆動)されるので、直流成分の印加による液晶105の劣化が防止されることとなる。 Thus, the writing polarity for the liquid crystal capacitor 140, the holding voltage for each frame is inverted (AC drive), so that the deterioration of the liquid crystal 105 due to application of a DC component is prevented.

本実施形態では、各ブロックを単位としてみたときに、図6に示されるように、負論理の選択信号が供給される3本の選択信号線56は、それぞれ配線52aと1回交差するのに対し、正論理の選択信号が供給される3本の選択信号線54は、それぞれ配線52bと3回交差する。 In the present embodiment, when viewed as each block as a unit, as shown in FIG. 6, three selection signal lines 56 the negative logic of the selection signal is supplied, for cross each wire 52a and one against, three selection signal lines 54 positive logic of the selection signal is supplied, it intersects respectively the wiring 52b and 3 times. このため、1箇所の交差で生じる容量をCとした場合、1本の選択信号線56において1ブロック当たりの生じる容量はCとなるが、1本の選択信号線54において1ブロック当たりの生じる容量は3倍の3Cとなる。 Therefore, if the capacitance generated at the intersection of one place was as C, one the capacity of occurrence of one block per the selection signal line 56 is C, the capacitance of occurrence of one block per the one selected signal lines 54 is three times that of 3C.
上述したように、正論理の選択信号Sel-R(Sel-G、Sel-B)と、負論理の選択信号/Sel-R(/Sel-G、/Sel-B)とは、互いに同期して上位制御回路から供給されるが(図7における<供給元>を参照)、トランスミッションゲート58には、<Tゲート>で示されるように到達する。 As described above, the positive logic of the selection signal Sel-R (Sel-G, Sel-B), and a negative logic of the selection signal / Sel-R (/ Sel-G, / Sel-B) are synchronized with each other are supplied from the host control circuit Te (see <source> in FIG. 7), the transmission gate 58, to reach as indicated by <T gate>. すなわち、選択信号線56において配線52aの交差により生じる容量は、選択信号線54において配線52bの交差により生じる容量の1/3であるので、トランスミッションゲート58におけるpチャネル型TFT58pのゲート電極に供給される負論理の選択信号/Sel-R(/Sel-G、/Sel-B)は、上位制御回路から比較的短い遅延時間dpをもって供給されるが、同じトランスミッションゲート58におけるnチャネル型TFT58nのゲート電極に供給される正論理の選択信号Sel-R(Sel-G、Sel-B)は、上位制御回路から比較的長い遅延時間dnをもって供給される。 That is, capacitance generated by the intersection of the wiring 52a in the selection signal line 56, because it is one third of the capacitance caused by the intersection of the wiring 52b in the selection signal line 54, is supplied to the gate electrode of the p-channel type TFT58p in the transmission gate 58 that negative logic selection signal / Sel-R (/ Sel-G, / Sel-B), which is supplied with a relatively short delay time dp from the host control circuit, the gate of the n-channel type TFT58n in the same transmission gate 58 positive logic of the selection signal supplied to the electrode Sel-R (Sel-G, Sel-B) is supplied with a relatively long delay time dn from the host control circuit.

このため、トランスミッションゲート58においてオフ(off)状態からオン(on)状態への変化は、負論理の選択信号における立ち下がりで支配的に決定される一方、当該トランスミッションゲート58においてオン状態からオフ状態への変化は、逆に正論理の選択信号における立ち下がりで支配的に決定される。 Therefore, the change in the transmission gate 58 from the off (off) state to the on (on) state, while being dominantly determined by the falling of the negative logic of the selection signal, the off state in the transmission gate 58 from the on state change to is dominantly determined by the fall in the positive logic of the selection signal in the opposite. したがって、本実施形態によれば、当該トランスミッションゲート58がオフ状態からオン状態への変化と、オン状態からオフ状態への変化とは、いずれも急峻な特性となるので、データ信号を選択したデータ線に供給する期間を十分に確保することが可能となる。 Therefore, according to this embodiment, the transmission gate 58 and the change from the OFF state to the ON state, the change from the ON state to the OFF state, since both the steep characteristics was selected data signal Data it is possible to secure a sufficient period for supplying the line.

また、本実施形態では、トランスミッションゲート58を構成する2つのTFT58p、58nを、データ線114の配列方向と直交する方向に設けられた選択信号線54、56の間において、その長手方向がデータ線114の配列方向に一直線上に揃うように、配設しているので、データ線114のピッチp(図3参照)を容易に短くすることが可能である。 Further, in the present embodiment, two TFT58p constituting the transmission gate 58, the 58n, between the selection signal line 54, 56 provided in the direction orthogonal to the arrangement direction of the data line 114, the longitudinal direction of the data line the arrangement direction of 114 to align on a straight line, since the disposed, it is possible to shorten the pitch p of the data line 114 (see FIG. 3) easily.
すなわち、従来の例(比較例)では、図9に示されるように、トランスミッションゲート58からみて、正論理および負論理の選択信号を同一方向から供給する構成であるので、これらの選択信号線からコンタクトホールを介してゲート電極に向かう配線数が、1ブロックあたり6個となってしまう。 That is, in the conventional example (Comparative Example), as shown in FIG. 9, as viewed from the transmission gates 58, since the positive logic and negative logic of the selection signal in the configuration supplied from the same direction, these selection signal lines number of wires toward the gate electrode through the contact hole, becomes six per block. このため、比較例では、データ線114の狭ピッチ化が大きく阻害する。 Therefore, in the comparative example, narrow pitch of the data lines 114 inhibits large. これに対して、本実施形態によれば、図3に示されるように、選択信号線54、56の間にトランスミッションゲート58が位置するとともに、選択信号線からコンタクトホールを介してゲート電極に向かう配線がTFT58p、58nの境界線Aを中心とした対称形としているので、半分の3個で済む結果、データ線114の狭ピッチ化が容易となる。 In contrast, according to the present embodiment, as shown in FIG. 3, the transmission gate 58 is positioned between the selection signal line 54 and 56, toward the gate electrode through the contact hole from the selection signal line since wiring TFT58p, has a symmetrical around the boundary line a of 58n, half requires only three result, pitch of the data line 114 is facilitated.

さらに、本実施形態によれば、トランスミッションゲート58における出力端に接続された配線52bは、選択信号線56との交差による容量成分を有するので、当該トランスミッションゲート58をオンオフさせたときにデータ線114に供給されたデータ信号に加わるノイズ量を低減させることも可能となる。 Further, according to this embodiment, the wiring 52b connected to the output terminal of the transmission gate 58, because it has a capacity component by the intersection of the selection signal lines 56, data lines when brought into OFF the transmission gate 58 114 it is possible to reduce the amount of noise applied to the data signal supplied to.

なお、上述した実施形態において、正論理の選択信号を供給する3本の選択信号線54と、負論理の選択信号を供給する3本の選択信号線56とを入れ替えて、Xドライバ20の側に、正論理の選択信号を供給しても良い。 Incidentally, in the embodiment described above, by replacing the three selection signal lines 54 for supplying a positive logic of the selection signal, and three selection signal lines 56 for supplying a negative logic of the selection signal, the side of the X driver 20 to, may be supplied to the positive logic of the selection signal.
また、上述した実施形態では、ブロックを構成するデータ線数m、すなわち、1つのデータ信号の分配数mを「3」としたが、「2」以上であれば良い。 Further, in the above embodiment, the number of data lines constituting the block m, i.e., the distribution number m of one data signal is set to "3", may be any "2" or more. また、R、G、Bの3つのサブ画素110によって1つのドットを構成したが、これに加えて例えばC(シアン)を加えた4色によって1つのドットを構成して、分配数を「4」または「4」の倍数としても良い。 Also, R, G, is constituted of one dot by the three sub-pixels 110 of B, and constitutes one dot by 4 color plus Additionally example C a (cyan), the distribution number "4 "or it may be as a multiple of" 4 ". さらに、5色以上によって1つのドットを構成しても良い。 Furthermore, five or more colors may constitute one dot.
くわえて、上記デマルチプレクサ50は、1から240番目までの各ブロックに対応させているが、1つのブロックに対応するものをデマルチプレクサ50として概念することも可能である。 In addition, the demultiplexer 50, although in correspondence with the respective blocks from 1 to 240 th, it is also possible to conceptualize those corresponding to one block as a demultiplexer 50. このとき、デマルチプレクサは、1つの入力信号を、m(mは2以上の整数であり、図1の例でいえば「3」)個の出力端のいずれかを選択して出力する構成となる。 At this time, the demultiplexer, the one of the input signals, m (m is an integer of 2 or more, in the example of FIG. 1 "3") number of the selection and output constituting one of the output terminals Become.

さらに、実施形態では、サブ画素に対する極性の反転方式を面反転方式(フレーム反転方式)としたが、走査線毎に反転させる行反転や、データ毎に反転させる列反転、行方向および列方向に1サブ画素毎に反転させる方式としても良い。 Further, in the embodiments, although the polarity inversion scheme surface inversion method for sub-pixel (frame inversion method), row inversion and to invert for each scanning line, column inversion to invert for each data, the row and column directions or as a method to be inverted for each sub-pixel.
上述した説明では、1フレーム毎に書込極性を反転したが、その理由は、液晶容量140を交流駆動するために過ぎないので、その反転周期は2フレーム以上の周期であっても良い。 In the above description, by inverting the writing polarity for each frame, because, since only for AC-driving the liquid crystal capacitor 140, the inversion period may be a period of more than 2 frames.
さらに、液晶容量140はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。 Further, liquid crystal capacitance 140 is the normally white mode, or a normally black mode in which a dark state in the absence of an applied voltage.

また、上述した説明では、書込極性の基準をコモン電極108に印加される電圧Vcomとしているが、これは、サブ画素110におけるTFT116が理想的なスイッチとして機能する場合であり、実際には、TFT116のゲート・ドレイン間の寄生容量に起因して、オンからオフに状態変化するときにドレイン(画素電極118)の電位が低下する現象(プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる)が発生する。 Further, in the above description, although the voltage Vcom applied to the reference of the writing polarity to the common electrode 108, which is the case where TFT116 in the sub-pixel 110 functions as an ideal switch, in fact, due to the parasitic capacitance between the gate and the drain of the TFT 116, the phenomenon that the potential of the drain (the pixel electrode 118) decreases when the state changes from on to off (push-down, penetration, and called field-through) occurs . 液晶の劣化を防止するため、液晶容量については交流駆動が原則であるが、コモン電極108への印加電圧Vcomを書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による液晶容量140の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう(TFT116がnチャネルの場合)。 To prevent deterioration of the liquid crystal, but the liquid crystal capacitance in principle the AC driving, when the AC drive applied voltage Vcom to the common electrode 108 as a reference for writing polarity, for pushdown, due to the negative polarity writing effective voltage of the liquid crystal capacitor 140, becomes slightly greater than the effective value due to the positive polarity writing (if TFT116 is an n-channel). このため、実際には、書込極性の基準電圧とコモン電極108の電圧comとを別々とし、詳細には、書込極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧Vcomよりも高位側にオフセットして設定される。 Therefore, in practice, a separate voltage com reference voltage and the common electrode 108 of the writing polarity, in particular, the reference voltage of the writing polarity, such that the effect of the pushdown is offset, the voltage Vcom It is set to be offset on the high side of the.
また、電気光学素子としては、液晶容量に限られず、例えばEL(エレクトロルミネッセンス)素子にも適用可能である。 As the electro-optical element is not limited to the liquid crystal capacitor, for example it is also applicable to EL (electroluminescence) element. すなわち、本発明は、データ信号をデマルチプレクサ50によってデータ線114に分配する構成の電気光学装置のすべてに適用可能である。 That is, the present invention is applicable to data signals by the demultiplexer 50 to all of the electro-optical device of the configuration for distributing the data line 114.

次に、上述した実施形態に係る電気光学装置1を表示装置として有する電子機器について説明する。 Next, a description will be given of an electronic apparatus having the electro-optical device 1 according to the embodiment described above as a display device. 図8は、実施形態に係る電気光学装置1を用いた携帯電話1200の構成を示す図である。 Figure 8 is a diagram showing the configuration of a cellular phone 1200 using the electro-optical device 1 according to the embodiment.
この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受話口1204、送話口1206を備え、上述した表示領域100が表示面として用いられるものである。 As shown in this figure, a cellular phone 1200 includes a plurality of operation buttons 1202, an earpiece 1204, includes a mouthpiece 1206, in which the display area 100 described above is used as a display surface. なお、電気光学装置1のうち、表示領域100以外の構成要素については外観としては現れない。 Of the electro-optical device 1, it does not appear as appearance for the components other than the display region 100.

なお、電気光学装置1が適用される電子機器としては、図8に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型(またはモニタ直視型)のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等などが挙げられる。 As the electronic apparatus to which the electro-optical device 1 is applied, a video recorder in addition to mobile phones, and digital still cameras, notebook computers, liquid crystal televisions, viewfinder-type (or monitor-direct-view-type) shown in FIG. 8 , car navigation systems, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, and devices provided with touch panels. そして、これらの各種電子機器の表示装置として、上述した電気光学装置1が適用可能であることは言うまでもない。 Then, as a display device of various electronic apparatuses, it is needless to say electro-optical device 1 described above is applicable.

本発明の実施形態に係る電気光学装置の電気的な構成を示す図である。 Is a diagram showing an electrical configuration of an electro-optical device according to an embodiment of the present invention. 同電気光学装置におけるサブ画素の構成を示す図である。 It is a diagram showing a configuration of a sub-pixel in the electro-optical device. 同電気光学装置におけるデマルチプレクサの構成を示す平面図である。 Is a plan view showing a structure of a demultiplexer in the electro-optical device. 同デマルチプレクサの回路構成を示す図である。 It is a diagram showing a circuit configuration of the demultiplexer. 同電気光学装置の動作を示す図である。 Is a diagram illustrating the operation of the electro-optical device. 同デマルチプレクサにおける等価回路を示す図である。 Is a diagram showing an equivalent circuit of the demultiplexer. 同デマルチプレクサにおける動作を説明する回路を示す図である。 It is a diagram showing a circuit for explaining the operation in the demultiplexer. 実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。 It is a diagram showing a structure of a mobile phone to which the electro-optical device according to the embodiment. 比較例に係るデマルチプレクサにおける等価回路を示す図である。 Is a diagram showing an equivalent circuit of the demultiplexer according to a comparative example.

符号の説明 DESCRIPTION OF SYMBOLS

1…電気光学装置、10…表示パネル、20…Xドライバ、30…Yドライバ、50…デマルチプレクサ、52a、52b…配線、54、56…選択信号線、58…トランスミッションゲート、58p、58n…TFT、100…表示領域、105…液晶、108…コモン電極、110…サブ画素、112…走査線、114…データ線、116…TFT、118…画素電極、140…液晶容量、1200…携帯電話 1 ... electro-optical device, 10 ... display panel, 20 ... X driver, 30 ... Y driver 50 ... demultiplexer, 52a, 52 b ... wiring, 54, 56 ... selection signal line, 58 ... transmission gates, 58 p, 58n ... TFT , 100 ... display area, 105 ... liquid crystal, 108 ... common electrode, 110 ... sub-pixels, 112 ... scan line, 114 ... data line, 116 ... TFT, 118 ... pixel electrode, 140 ... liquid crystal capacitor, 1200 ... mobile phone

Claims (5)

  1. 複数の走査線と、 A plurality of scanning lines,
    m(mは2以上の整数)毎にグループ化される複数のデータ線と、 m (m is an integer of 2 or more) and a plurality of data lines are grouped for each,
    前記複数の走査線を所定の順番で選択する走査線駆動回路と、 A scanning line driving circuit for selecting the plurality of scanning lines in a predetermined order,
    画素の階調に応じたデータ信号を、各グループに対応して出力するデータ信号供給回路と、 A data signal corresponding to the gray scale of the pixels, and the data signal supply circuit configured to correspond to each group,
    グループ化されたm本のデータ線を所定の順番で選択する動作を、各グループにわたって実行するとともに、各グループに対応して出力されたデータ信号を各グループで選択されたデータ線に供給するデマルチプレクサと、 De supplying operation of selecting the grouped m data lines in a predetermined order, and executes over each group, a data signal output in correspondence to each group selected data line in each group and a multiplexer,
    前記複数の走査線と前記複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応じた階調となる複数の画素と、 Provided corresponding to intersections of the plurality of data lines and the plurality of scanning lines, a plurality each of which is a gradation corresponding to the supplied data signal to the data line when the scanning line is selected and of the pixel,
    を備え、 Equipped with a,
    前記デマルチプレクサは、 Said demultiplexer,
    正論理の選択信号が供給されるm本の正論理選択信号線と、前記正論理の選択信号と対をなす負論理の選択信号が供給されるm本の負論理選択信号線との間に、前記複数のデータ線のそれぞれに対応して設けられるとともに、各々は、前記m本の正論理選択信号線のうち、いずれかに供給される正論理信号と、これと対をなす負論理信号とによって入力端と出力端との間における導通状態が規定される複数のトランスミッションゲートと、 A positive logic selection signal line of the m the positive logic of the selection signal is supplied, between the negative logic selection signal line of the m pieces of selecting signals of negative logic which forms a positive logic of the selection signal and pair fed , together with the provided corresponding to each of said plurality of data lines, each of which among the m number of positive logic selection signal line, a positive logic signal supplied to any negative logic signals forming a pair therewith a plurality of transmission gate conductive state is defined between an input terminal and an output terminal by a,
    前記データ信号供給回路によって一のグループに対応して出力されたデータ信号を、前記m本の正論理選択信号線または負論理選択信号線の一方と交差したのち、m本に分岐して前記m個のトランスミッションゲートの入力端に供給する第1配線と、 The data signal data signal output in response to one group by the supply circuit, after crossing with one of the m number of positive logic selection signal line or negative logic selection signal line, the branches to the m m a first wiring for supplying to the input end of the number of transmission gates,
    一端が前記複数のトランスミッションゲートの出力端に、他端が前記データ線の一端にそれぞれ接続されるとともに、前記m本の正論理選択信号線または負論理選択信号線の他方とそれぞれ交差する第2配線と を含むことを特徴とする電気光学装置。 One end the output terminal of said plurality of transmission gates, first with the other end connected to one end of the data line to the other and intersecting each of said m number of positive logic selection signal line or negative logic selection signal line 2 electro-optical device which comprises a wire.
  2. 前記トランスミッションゲートの各々は、 Each of the transmission gates,
    前記正論理の選択信号がゲート電極に供給されるnチャネル型トランジスタと、前記負論理の選択信号がゲート電極に供給されるpチャネル型トランジスタとを互いに並列接続したものである ことを特徴とする請求項1に記載の電気光学装置。 Wherein the n-channel transistor positive logic of the selection signal is supplied to the gate electrode, the negative logic of the selection signal is obtained by mutual parallel connection and a p-channel transistor is supplied to the gate electrode the electro-optical device according to claim 1.
  3. 前記nチャネル型トランジスタにおけるゲート電極の延在方向と、前記pチャネル型トランジスタにおけるゲート電極の延在方向とを揃え、かつ、前記正論理選択信号線および前記負論理選択信号線の延在方向と交差する方向とした ことを特徴とする請求項2に記載の電気光学装置。 The extending direction of the gate electrode in the n-channel transistor, aligned with the extending direction of the gate electrode in the p-channel transistor, and the extending direction of the positive logic selection signal line and the negative logic selection signal line the electro-optical device according to claim 2, characterized in that the direction crossing.
  4. 一の入力信号を、m(mは2以上の整数)個の出力端のいずれかを選択して出力するデマルチプレクサであって、 One of the input signals, m (m is an integer of 2 or more) a demultiplexer for selecting and outputting one of the pieces of output terminals,
    正論理の選択信号が供給されるm本の正論理選択信号線と、前記正論理の選択信号と対をなす負論理の選択信号が供給されるm本の負論理選択信号線との間に、前記m個の出力端のそれぞれに対応して設けられるとともに、各々は、前記m本の正論理選択信号線のうち、いずれかに供給される正論理信号とこれと対をなす負論理信号とによって入力端と出力端との間における導通状態が規定されるm個のトランスミッションゲートと、 A positive logic selection signal line of the m the positive logic of the selection signal is supplied, between the negative logic selection signal line of the m pieces of selecting signals of negative logic which forms a positive logic of the selection signal and pair fed , together with the provided corresponding to each of the m output terminals, each of said m out of the positive logic selection signal lines, negative logic signals forming a positive logic signal and a pair therewith supplied to either and the m transmission gate conductive state is defined between an input terminal and an output terminal by a,
    前記入力信号を、前記m本の正論理選択信号線または負論理選択信号線の一方と交差したのち、m本に分岐して前記m個のトランスミッションゲートの入力端に供給する第1配線と、 It said input signal, said After one cross of the m positive logic selection signal line or negative logic selection signal line, a first wiring for supplying branches to the m input terminal of the m transmission gates,
    一端が前記m個のトランスミッションゲートの出力端にそれぞれ接続されるとともに、前記m本の正論理選択信号線または負論理選択信号線の他方とそれぞれ交差する第2配線と、 With one end connected to the output terminal of the m transmission gates, and the second wiring to the other and each intersection of the m number of positive logic selection signal line or negative logic selection signal lines,
    を含むことを特徴とするデマルチプレクサ。 Demultiplexer characterized in that it comprises a.
  5. 請求項1乃至3のいずれかに記載の電気光学装置を備える ことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to any one of claims 1 to 3.
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