JP2007110071A - Method of manufacturing semiconductor device, and semiconductor device - Google Patents

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Mitsutaka Katada
Hiroshi Otsuki
Hiroyuki Yamane
満孝 堅田
浩 大槻
宏幸 山根
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Denso Corp
株式会社デンソー
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device and the semiconductor device which can improve the film quality of an insulating film. <P>SOLUTION: The method of manufacturing the semiconductor device 100 having the gate of a MOS (Metal-Oxide Semiconductor) structure has: a vapor phase oxidation step of forming a gas phase oxide film 31 on a semiconductor substrate 10 by a vapor growth; and an additional thermal oxidation step of thermally oxidizing the formation of the gas phase oxide film 31 after the vapor phase oxidation step, and forming a thermal oxidation film 32 between a gas phase oxide film 30 and the semiconductor substrate 10. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特にMOS構造のゲートを有する半導体装置、キャパシタを有する半導体装置、不揮発性メモリを有する半導体装置の製造方法及び半導体装置に関するものである。 The present invention relates to a semiconductor device and a method of manufacturing, in particular a semiconductor device having a gate of the MOS structure, a semiconductor device having a capacitor, to a method of manufacturing a semiconductor device having a nonvolatile memory.

従来、例えばMOS構造のトレンチゲートを有する半導体装置において、ゲート耐圧を確保するために、熱酸化膜とCVD酸化膜とを積層してゲート絶縁膜とする方法が開示されている(例えば特許文献1,2参照)。 Conventionally, in a semiconductor device having a trench gate MOS structure, in order to secure the gate breakdown voltage, a method of the gate insulating film by laminating a thermal oxide film and a CVD oxide film has been disclosed (for example, Patent Document 1 , reference 2).

特許文献1においては、トレンチ形成後、ゲート絶縁膜として、トレンチの内部表面と不純物領域の最上部に熱酸化により熱酸化膜(第一の絶縁膜)を形成し、熱酸化膜の表面上に気相成長(CVD)によりCVD酸化膜(第二の絶縁膜)を形成する。 In Patent Document 1, after trench formation, a gate insulating film, on top of the inner surface and the impurity region of the trench by thermal oxidation to form a thermal oxide film (first insulating film), on the surface of the thermal oxide film by vapor deposition (CVD) to form the CVD oxide film (second insulating film). そして、ゲート絶縁膜を介してゲート電極を形成する。 Then, a gate electrode through a gate insulating film.

また、特許文献2においては、特許文献1に示すCVD酸化膜形成後、両酸化膜を含むゲート絶縁膜をアニールし、ゲート電極を形成する。 Further, in Patent Document 2, after the CVD oxide film formed in Patent Document 1, a gate insulating film containing both oxide film is annealed to form a gate electrode.
特開平7−245400号公報 JP-7-245400 discloses 特開2001−85686号広報 JP 2001-85686 Public Relations

しかしながら、特許文献1に示される製造方法によると、形成された半導体装置においてCVD酸化膜は緻密化されておらず、その組成はストイキオメトリックな状態(化学的な量論状態)からずれている。 However, according to the manufacturing method shown in Patent Document 1, CVD oxide film in the semiconductor device formed has not been densified, the composition is shifted from the stoichiometric state (chemical stoichiometric state) . すなわち、膜中にキャリアのトラップとなるダングリングボンド(未結合手)が存在する。 That is, dangling bonds serving as carrier trap (dangling bonds) are present in the film. これにより、ゲート絶縁膜の膜質(耐圧、寿命等)が低下する。 Thus, the film quality of the gate insulating film (withstand voltage, lifetime, etc.) is reduced.

特許文献2に示される製造方法によると、ゲート絶縁膜形成後にアニールするので、CVD酸化膜は緻密化される。 According to the manufacturing method shown in Patent Document 2, since the annealing after the gate insulating film, CVD oxide film is densified. しかしながら、CVD酸化膜中のダングリングボンド(未結合手)が残ったまま緻密化される恐れがある。 However, there is a risk that the dangling bonds in the CVD oxide film (dangling bonds) is left as-densification. また、熱酸化膜形成とアニールの少なくとも2つの加熱工程を必要とする。 Also it requires at least two heating steps of the thermal oxide film formation and annealing.

本発明は上記問題点に鑑み、絶縁膜の膜質を向上できる半導体装置の製造方法及び半導体装置を提供することを目的としている。 In view of the above problems, and its object is to provide a method of manufacturing a semiconductor device capable of improving the film quality of the insulating film.

上記目的を達成する為に、請求項1〜32に記載の発明は、半導体装置の製造方法に関するものである。 To achieve the above object, the invention according to claim 1 to 32, a manufacturing method of a semiconductor device. 先ず請求項1に記載の発明は、半導体基板上に、気相成長法により気相酸化膜を形成する気相酸化工程と、気相酸化工程後、気相酸化膜の形成部位を熱酸化する追加熱酸化工程を備えることを特徴とする。 First invention of claim 1, on a semiconductor substrate, and the gas-phase oxidation process of forming a vapor-phase oxidation film by a vapor phase growth method, after the gas-phase oxidation process, a forming portion of the gas-phase oxide film is thermally oxidized characterized in that it comprises an additional thermal oxidation process.

本発明によると、気相酸化膜形成後に熱酸化を実施する。 According to the present invention, to implement the thermal oxidation after the vapor-phase oxidation film formation. したがって、熱酸化雰囲気中の酸素又は水蒸気が、緻密化される前の気相酸化膜を介して半導体基板を構成するシリコン(Si)と気相酸化膜(SiO )との界面に拡散し、Siと反応して酸化膜を追加形成することができる。 Therefore, oxygen or water vapor in the thermal oxidation atmosphere diffuses to the interface between the silicon constituting the semiconductor substrate through the front of the gas-phase oxidation film (Si) and gas-phase oxidation film (SiO 2) to be densified, by reacting with Si can be added forming an oxide film. これにより、Si−SiO 界面を、気相酸化膜形成時よりもSi側に移動させ、絶縁膜を所定の膜厚とすることができる。 Thus, the Si-SiO 2 interface, than during vapor phase oxidation film formed is moved to the Si side, it can be an insulating film with a predetermined thickness. また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。 Further, the interface state density was oxidized film par by thermal oxidation, it is possible to obtain an excellent interface characteristics. さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気が気相酸化膜中のダングリングボンド(未結合手)と反応し、気相酸化膜をストイキオメトリックな状態(化学的な量論状態)とすることができる。 Furthermore, in parallel with the above, oxygen or water vapor in the thermal oxidation atmosphere reacts with the dangling bonds in the gas-phase oxidation film (dangling bonds), the gas-phase oxidation film stoichiometric conditions (chemical it can be a stoichiometric state). すなわち、気相酸化膜中のトラップを低減することができる。 That is, it is possible to reduce the traps in gas-phase oxidation film. したがって、絶縁膜の膜質を向上することができる。 Therefore, it is possible to improve the quality of the insulating film.

また、熱酸化を気相酸化の後工程とすることで、気相酸化膜をストイキオメトリックな状態にするとともに界面特性を向上するようにしている。 Further, by the process after the gas-phase oxidation thermal oxidation, so that to improve the interface characteristics with the gas-phase oxidation film on the stoichiometric conditions. すなわち、製造工程を簡素化している。 That is, by simplifying the manufacturing process.

SOI構造半導体基板は、単結晶シリコンに比べて応力が高いため、結晶欠陥が生じやすい。 SOI structure semiconductor substrate has a higher stress compared to monocrystalline silicon, crystal defects are likely to occur. また、埋め込み酸化膜を有するので、IG(Intrinsic Gettering)層が形成しにくく(支持基板側のゲッタリングの効果が埋め込み酸化膜によって遮られる)、結晶欠陥やゲート絶縁膜の耐圧を低下させる不純物(例えばFe等)がそのまま基板内に残留してしまう。 Also, because it has a buried oxide film, IG (Intrinsic Gettering) layer is formed difficult (the effect of the supporting substrate side gettering is blocked by a buried oxide film), impurity which reduces the withstand voltage of the crystal defects and the gate insulating film ( for example, Fe, etc.) will be as it is remaining in the substrate. したがって、この結晶欠陥や不純物が熱酸化によって形成される酸化膜中に取り込まれると、当該酸化膜を含む絶縁膜の欠陥密度が大きくなる。 Therefore, when the crystal defects and impurities are incorporated into the oxide film formed by thermal oxidation, the defect density of the insulating film including the oxide film is increased. すなわち、絶縁膜の膜質が低下しやすい。 That is, the film quality of the insulating film is likely to decrease. しかしながら、上記した発明によれば、請求項2に記載のように、埋め込み酸化膜を有するSOI構造半導体基板を半導体基板とする構成であっても、絶縁膜の膜質を向上することができる。 However, according to the invention described above, as described in claim 2, even in a configuration in which the SOI structure semiconductor substrate having a buried oxide film and the semiconductor substrate, it is possible to improve the quality of the insulating film.

請求項3に記載のように、気相酸化工程において、ボロン又はアンチモンを不純物とする導電型領域を含む半導体基板の部位に、気相酸化膜を形成しても良い。 As described in claim 3, in the vapor phase oxidation process, boron or antimony at the site of the semiconductor substrate including the conductive region and the impurity may be formed gas-phase oxidation film. ボロン又はアンチモンを不純物とする導電型領域においては、半導体基板を構成するシリコンの原子半径(117pm)に対し、ボロンの原子半径(80pm)、アンチモンの原子半径(141pm)と大きく異なるため、結晶欠陥が生じやすい。 In conductivity type region to the boron or antimony impurities, the silicon atomic radius of the semiconductor substrate (117pm), boron atomic radius (80 pm), differs significantly from the antimony atomic radius (141pm), crystal defects likely to occur. すなわち、絶縁膜の膜質が低下しやすい。 That is, the film quality of the insulating film is likely to decrease. しかしながら、上記した発明によれば、このような部位においても、絶縁膜の膜質を向上することができる。 However, according to the invention described above, even in such sites, it is possible to improve the film quality of the insulating film. なお、導電型領域は上記例に限定されるものではない。 The conductive type region is not limited to the above examples.

請求項1〜3いずれかに記載の発明は、請求項4に記載のように、MOS構造のゲートを有する半導体装置(すなわち、MOSトランジスタやIGBTを備える)において、例えばゲート絶縁膜の形成に好適である。 The invention according to any one of claims 1 to 3, as described in claim 4, a semiconductor device having a gate of the MOS structure (i.e., comprising a MOS transistor or IGBT) in, for example, suitable for forming the gate insulating film it is.

なお、請求項5に記載のように、追加熱酸化工程において、熱酸化により追加形成される酸化膜厚を、1nm以上12nm以下の範囲内とすると良い。 Incidentally, as described in claim 5, in an additional thermal oxidation process, the oxide film thickness which is additionally formed by thermal oxidation, may be in the range of 1nm or 12nm or less. 1nm以上とすると、追加形成される酸化膜及び気相酸化膜からなる絶縁膜の界面準位密度を、熱酸化による酸化膜と略同等とすることができる。 When 1nm or more, the interface state density of the insulating film formed of an oxide film and the vapor-phase oxidation film is additionally formed, it can be made substantially equal to the oxide film by thermal oxidation. また、12nm以下とすると、酸化膜のBモード不良率を5%以下に抑えることができる。 Also, if 12nm or less, it is possible to suppress the B-mode failure rate of the oxide film to 5% or less. すなわち、上記範囲内であれば、より好ましい絶縁膜の膜質を確保することができる。 That is, within the above range, it is possible to ensure the quality of the more preferred insulator.

請求項6に記載のように、気相酸化工程の前工程として、半導体基板にトレンチを形成するトレンチ形成工程を備え、気相酸化工程において、トレンチの表面に気相酸化膜を形成しても良い。 As described in claim 6, as a pre-step gas-phase oxidation process, comprising a trench forming step of forming a trench in a semiconductor substrate, in the vapor phase oxidation process, be formed gas phase oxidation film on the surface of the trench good. 具体的には、トレンチとして、請求項7に記載のようにゲート電極用のトレンチを適用することができる。 Specifically, as a trench, it can be applied trench for gate electrode as described in claim 7. このように、ゲート絶縁膜の膜質を向上し、要求品質を確保することができる。 Thus, to improve the quality of the gate insulating film, it is possible to ensure the required quality. なお、トレンチはゲート電極を構成するトレンチに限定されるものではない。 Incidentally, the trench is not limited to the trench forming the gate electrode. 上記以外にも、例えばトレンチ分離領域を構成するトレンチに適用することで、当該トレンチに形成される分離絶縁膜の膜質を向上することができる。 In addition to the above, for example by applying the trench constituting the trench isolation region, it is possible to improve the quality of the separation insulating film formed on the trench.

トレンチ形成時においてトレンチの開孔角部は角張っている。 Opening angle of the trench is angular at the time of trench formation. この状態でトレンチ表面に絶縁膜を形成すると、角部における絶縁膜の膜厚が薄くなり、電界集中が生じる恐れがある。 When forming an insulating film on the trench surface in this state, the film thickness of the insulating film at the corner portion becomes thin, there is a possibility that electric field concentration occurs. そこで、請求項8に記載のように、追加熱酸化工程において、熱酸化とともに、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすると良い。 Therefore, as described in claim 8, may in an additional thermal oxidation step, the thermal oxidation, the radius of curvature of at least the opening angle of the trench is greater than the time of trench formation. 粘性流動の生じる温度(例えば1000℃以上)にて熱酸化を実施することで、請求項1に記載の発明の効果に加えて、少なくとも開孔角部の曲率半径をより大きくする(丸みを帯びた緩やかな形状とする)ことができる。 By performing thermal oxidation at resulting viscous flow temperature (e.g. 1000 ° C. or higher), in addition to the effect of the invention according to claim 1, charged with (rounded to a greater radius of curvature of at least the opening angle section was a gentle shape) can. このように構成すると、電界集中抑制に対してより効果的である。 With this configuration, it is more effective to the electric field concentration suppressed. また、熱酸化とともに開孔角部の曲率を大きくすることができるので、製造工程を簡素化することができる。 Further, it is possible to increase the curvature of the opening angle section with thermal oxidation, it is possible to simplify the manufacturing process. なお、開孔角部だけでなく、底面角部の曲率半径を併せて大きくしても良い。 Incidentally, not only the opening angle portion may be increased along with the radius of curvature of the bottom corners.

また、請求項9に記載のように、トレンチ形成工程と気相酸化工程との間に、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えても良い。 Further, as described in claim 9, between the trench forming step and the gas phase oxidation process, be provided with a music maximization step of the radius of curvature of at least the opening angle of the trench is greater than the time of trench formation good. すなわち、気相酸化工程の前に、トレンチの角部を丸める工程を設けても良い。 That is, before the vapor phase oxidation process may be provided a step of rounding the corners of the trench.

具体的には、曲大化工程を、請求項10に記載のように、熱酸化によりトレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、犠牲酸化膜を除去する除去工程を含む構成としても良い。 Specifically, the music maximization process, as claimed in claim 10, a sacrificial oxidation step of forming a sacrificial oxide film on the surface of the trench by thermal oxidation, have a structure comprising a removing step of removing the sacrificial oxide film good. また、請求項11に記載のように、等方性エッチングにより開孔角部を面取りする面取り工程を含む構成としても良い。 Further, as described in claim 11, it may be configured to include a chamfering step of chamfering the opening angle portion by isotropic etching. 面取りする場合には、請求項12に記載のように、半導体基板の平面方向における面取り量を50nm以上とすると、平坦部(基板表面)の絶縁膜に対する開孔角部の絶縁膜の電界強度を1.1倍以下とすることができる。 When chamfering is as described in claim 12, when more than 50nm chamfering amount in the plane direction of the semiconductor substrate, the electric field strength of the insulating film opening angle portion to the insulating film of the flat portion (substrate surface) it can be set to 1.1 times or less. したがって、開孔角部における電界集中を低減(すなわち膜質を向上)することができる。 Therefore, it is possible to reduce the electric field concentration at the opening corner (i.e. improve the film quality).

また、請求項1〜3いずれかに記載の発明は、請求項13に記載のように、一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有する半導体装置において、容量用酸化膜の形成に好適である。 In the invention according to any one of claims 1 to 3, as described in claim 13, in a semiconductor device having a capacitor formed by interposing a capacitor oxide film as dielectric between a pair of electrodes, the capacitance it is suitable for the formation of use oxide film. この場合、容量用酸化膜の比誘電率のばらつきを熱酸化膜と同等とすることができるので、耐圧を確保しつつ容量の均一なキャパシタとすることができる。 In this case, since the variation in the dielectric constant of the capacitor oxide film may be equal to the thermal oxide film may be a uniform capacitor capacity while ensuring the breakdown voltage.

なお、一対の電極が上部電極と下部電極からなり、請求項14に記載のように、気相酸化工程の前工程として、半球状の結晶粒からなる一方の電極である下部電極を形成する下部電極形成工程を備え、追加熱酸化工程の後工程として、他方の電極である上部電極を形成する上部電極形成工程を備えるものに対して特に効果的である。 The lower the pair of electrodes is composed of the upper and lower electrodes, as described in claim 14, as a previous step gas phase oxidation process to form the lower electrode is one electrode consisting of crystal grains of hemispherical an electrode formation step, as a step after an additional thermal oxidation step is particularly effective for those with an upper electrode forming step of forming an upper electrode is the other electrode.

このように下部電極が半球状の結晶粒(Hemispherical Grain)からなる場合、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。 Thus, when the lower electrode is formed of a hemispherical grain (Hemispherical Grain), when thermal oxidation is performed first, it is impossible to form an oxide film having a sufficient thickness for grain between unit. しかしながら、上述の発明によれば、結晶粒間部にも十分な膜厚の酸化膜を形成することができるので、耐圧を確保することができる。 However, according to the above invention, it is possible to form an oxide film of sufficient thickness to grain during part, it is possible to ensure the withstand voltage.

また請求項15に記載のように、キャパシタがトレンチ構造のキャパシタであり、気相酸化工程の前工程として、半導体基板にキャパシタのトレンチを形成するトレンチ形成工程を備える場合、気相酸化工程において、トレンチの表面に気相酸化膜を形成しても良い。 Further, as described in claim 15, the capacitor is a capacitor having a trench structure, as a pre-step gas-phase oxidation process, when provided with a trench forming step of forming a trench capacitor in a semiconductor substrate, in the vapor phase oxidation process, it may be formed gas phase oxidation film on the surface of the trench. このようにトレンチキャパシタであっても、耐圧を確保しつつ容量の均一なキャパシタとすることができる。 Even with such a trench capacitor can be a uniform capacitor capacity while ensuring the breakdown voltage.

なお、請求項16〜19に記載の作用効果は、それぞれ請求項8〜11に記載の作用効果と同様であるので、その記載を省略する。 Incidentally, operation and effect of claim 16 to 19 are the same as the operation and effect according to each claim 8-11 and will not be described.

また、請求項1〜3いずれかに記載の発明は、請求項20に記載のように、フローティングゲートとコントロールゲートの2層ゲート電極を含む不揮発性メモリを有する半導体装置において、フローティングゲートとコントロールゲートとの間に配置されるゲート間酸化膜の形成に好適である。 In the invention according to any one of claims 1 to 3, as described in claim 20, a semiconductor device having a nonvolatile memory comprising a two-layered gate electrode of the floating gate and a control gate, a floating gate and a control gate it is suitable for the formation of the inter-gate oxide layer disposed between the. この場合、耐圧を確保しつつ、ゲート間酸化膜の膜質を向上することで、書き換え時にチャージがトラップされることに起因するVt変動を熱酸化膜と同程度とすることができる。 In this case, while ensuring the withstand voltage, by improving the quality of the gate between the oxide film, the Vt variation caused by the charge is trapped in the time of rewriting can be comparable with a thermal oxide film.

なお、請求項21に記載のように、気相酸化工程の前工程として、半球状の結晶粒からなるフローティングゲートを形成するフローティングゲート形成工程を備え、追加熱酸化工程の後工程として、コントロールゲートを形成するコントロールゲート形成工程を備えるものに対して特に効果的である。 Incidentally, as described in claim 21, as a previous step vapor phase oxidation process, comprising a floating gate forming step of forming a floating gate composed of crystal grains of hemispherical, as a step after an additional thermal oxidation process, the control gate it is particularly effective for those with a control gate formation step of forming a.

このようにフローティングゲートが半球状の結晶粒(Hemispherical Grain)からなる場合であっても、結晶粒間部に十分な膜厚のゲート間酸化膜を形成することができる。 Even if such a floating gate is formed of a hemispherical grain (Hemispherical Grain), it is possible to form the gate oxide film of sufficient thickness to grain during unit. また、追加熱酸化によって、粒間を広げることができる。 Further, by adding thermal oxidation, it is possible to widen the inter-particle. したがって、フローティングゲートに蓄積されたキャリアが、隣接する結晶粒やコントロールゲートに移動することを防止、すなわちキャリア保持特性を向上(経時的なメモリ状態の変動を抑制)することができる。 Thus, carriers accumulated in the floating gate can be prevented from moving to the grain and a control gate adjacent, i.e. improved carrier holding characteristics (suppress variations in temporal memory state).

なお、請求項22に記載のように、気相酸化工程において、気相酸化膜の膜厚を、互いに隣接する結晶粒間の間隔よりも厚くすることが好ましい。 Incidentally, as described in claim 22, in the vapor phase oxidation process, the thickness of the gas-phase oxidation film, it is preferable to be thicker than the distance between the crystal grains adjacent to each other. これにより、結晶粒間に確実に酸化膜を配置することができる。 Thus, it is possible to place reliably oxide film between the crystal grains.

次に、請求項23に記載の発明は、半導体基板上に酸化膜を形成する酸化膜形成工程と、酸化膜上に、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を形成する窒素含有膜形成工程とを備えることを特徴とする。 Next, the invention according to claim 23, the oxide film forming step of forming an oxide film on a semiconductor substrate, on the oxide film, the nitrogen concentration in a direction away from the interface between the oxide film increases continuously region characterized in that it comprises a nitrogen-containing film forming step of forming a nitrogen-containing membrane comprising a.

窒素含有膜の場合、酸化膜よりも誘電率を高くすることができる。 For nitrogen-containing layer, it is possible to increase the dielectric constant than an oxide film. したがって、同等のトランジスタ特性であれば、酸化膜単層に比べて、窒素含有膜をさらに有する構成の方が膜厚を厚くすることができるので、酸化膜に比べて膜中の電界強度(実効電界)を低くすることができる。 Therefore, if the same transistor characteristics, as compared with the oxide film single layer, since the direction of arrangement further comprising a nitrogen-containing film can be made thicker the film thickness, the electric field strength in the film than the oxide film (effective it is possible to lower the electric field). また、窒素含有膜を、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含むように形成する。 Also, a nitrogen-containing film is formed so as to include a region where the nitrogen concentration in a direction away from the interface between the oxide film increases continuously. 言い換えれば、酸化膜上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜を形成する。 In other words, on the oxide film, the nitrogen concentration so the interface is not a discontinuity of an oxide film and a nitride film to form a nitrogen-containing layer increasing continuously. この場合、例えば公知のONO膜のように、非連続界面がゲート絶縁膜中に存在しないため、キャリアを膜中にトラップすることがない。 In this case, for example, as is known in the ONO film, for non-continuous surface is not present in the gate insulating film, it is not to trap carriers in the film. したがって、しきい値電圧の変動を防ぐことができる。 Therefore, it is possible to prevent the fluctuation of the threshold voltage. このように本発明によると、絶縁膜の膜質を向上することができる。 Thus, according to the present invention, it is possible to improve the quality of the insulating film.

具体的には、請求項24に記載のように、窒素含有膜形成工程においてCVD法を適用し、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させれば良い。 Specifically, as described in claim 24, applying the CVD method in a nitrogen-containing film-forming process, so that the nitrogen concentration in a direction away from the interface between the oxide film increases continuously with time the gas composition to may be changed. 例えば、シラン(ジクロロシラン等シラン系化合物含む)とN Oの混合ガスにおいて、時間とともにN Oの分圧を下げ、かわりにNH を反応系内に導入しつつその分圧を上げることで、酸化膜上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜を形成することができる。 For example, silanes (including dichlorosilane and silane compounds) and in the mixed gas of N 2 O, lower the partial pressure of N 2 O with time, increasing the partial pressure while introducing NH 3 into the reaction system in place in, it can be formed on the oxide film, a nitrogen-containing membrane nitrogen concentration so the interface is not a discontinuity of an oxide film and a nitride film is continuously increased.

請求項25〜30に記載の発明は、それぞれ請求項6,7,9〜12に記載の発明において、気相酸化(膜、工程)を酸化(膜、膜形成工程)に置き換えると作用効果が同様であるので、その記載を省略する。 The invention according to claim 25 to 30, in the invention described in each claim 6,7,9~12, vapor phase oxidation (film, step) oxide (film, film forming step) of the working effect replaced by it is the same and will not be described.

請求項31〜48に記載の発明は、上記製造方法によって製造される半導体装置に関するものであり、その作用効果は、それぞれ対応する請求項1〜30に記載の発明の作用効果と同様であるので、その記載を省略する。 The invention according to claim 31 to 48, relates to a semiconductor device manufactured by the above manufacturing method, since the effects thereof are the same as the operation and effect of the invention described in claim 1 to 30 respectively corresponding and it will not be described.

以下、本発明の実施の形態を図に基づいて説明する。 Hereinafter, the embodiments of the present invention will be described with reference to FIG.
(第1の実施の形態) (First Embodiment)
図1は、本実施形態に係る半導体装置の概略構成を示す断面図である。 Figure 1 is a sectional view showing a schematic configuration of a semiconductor device according to the present embodiment. 図1に示すように、本実施形態に係る半導体装置100は、半導体基板10にトレンチゲート構造の縦型MOSトランジスタを含む半導体装置である。 1, the semiconductor device 100 of this embodiment is a semiconductor device including a vertical MOS transistor of the trench gate structure in the semiconductor substrate 10.

半導体基板10は、内部に絶縁膜を埋め込んだSOI(Silicon On Insulator)基板であり、単結晶シリコン(Si)からなる支持基板11、シリコン酸化膜(SiO )からなる絶縁膜12、およびn−型の半導体層13で構成されている。 The semiconductor substrate 10 is a SOI (Silicon On Insulator) substrate embedded inside the insulating film, a supporting substrate 11 made of single-crystal silicon (Si), an insulating film 12 made of silicon oxide film (SiO 2) and, n- It is constructed in the form of semiconductor layer 13.

トレンチゲート構造の縦型MOSトランジスタは、例えばP導電型領域をソースおよびドレインとするPチャネルトランジスタとして構成されている。 Vertical MOS transistor of the trench gate structure is constructed, for example, a P conductivity type region as P-channel transistors to the source and drain. Pチャネルトランジスタは、n−型の半導体層13の表層部にドレイン領域であるp型の拡散領域14が形成され、この拡散領域14にトレンチ15が形成されている。 P-channel transistors, p-type diffusion region 14 is the drain region is formed in a surface portion of the n- type semiconductor layer 13, a trench 15 is formed in the diffusion region 14. トレンチ15には、表面に形成されたゲート絶縁膜(図1では省略)を介してゲート電極16が埋め込み形成されている。 The trench 15, the gate electrode 16 is buried via a gate insulating film formed on the surface (not shown in FIG. 1). また、ゲート電極16をマスクとして不純物をイオン注入等により添加後、熱拡散することにより、トレンチ側壁に到達し、トレンチ15より浅い拡散深さでn型の拡散領域17(ウェル領域)が形成されており、半導体層13の表層部にはソース領域であるp+型の拡散領域18が形成されている。 Further, after adding the impurity ion implantation using the gate electrode 16 as a mask, by thermal diffusion, to reach the trench sidewalls, n-type diffusion region 17 (well region) is formed by a shallow diffusion depth than the trench 15 and which, p + -type diffusion region 18 is formed a source region in a surface portion of the semiconductor layer 13. なお、図1中において、符号19は層間絶縁膜であり、符号20は層間絶縁膜19を介してソース領域である拡散領域18に接続されたソース電極である。 Note that in FIG. 1, reference numeral 19 denotes an interlayer insulating film, reference numeral 20 denotes a source electrode connected to the diffusion region 18 is a source region through an interlayer insulating film 19. 符号21は、絶縁膜12の主面側において、絶縁膜12に達するトレンチ分離領域であり、符号22はLOCOS酸化膜である。 Reference numeral 21, in a main surface of the insulating film 12, a trench isolation region that reaches the insulating film 12, reference numeral 22 is a LOCOS oxide film. なお、ドレイン領域である拡散領域14にもドレイン電極(図示略)が接続されている。 The drain electrode in the diffusion region 14 is a drain region (not shown) is connected.

ここで、本実施形態に係る半導体装置100の特徴部分であるゲート絶縁膜について、図2を用いて説明する。 Here, the gate insulating film which is a feature of the semiconductor device 100 according to this embodiment will be described with reference to FIG. 図2は、トレンチ周辺の拡大図である。 FIG. 2 is an enlarged view of the periphery of the trench. 図2に示すように、ゲート電極16の形成部位に対応して、トレンチ15の表面及び半導体層13の表面に、ゲート絶縁膜30が形成されている。 As shown in FIG. 2, corresponding to the formation region of the gate electrode 16, the surface of the surface and the semiconductor layer 13 of the trench 15, the gate insulating film 30 is formed.

ゲート絶縁膜30は、トレンチ15の表面及び半導体層13の表面上に気相酸化膜として形成されたCVD酸化膜31と、CVD酸化膜31の形成後に、CVD酸化膜31とトレンチ15の表面及び半導体層13の表面との間に追加形成された熱酸化膜32とにより構成される。 The gate insulating film 30, a CVD oxide film 31 formed as a vapor-phase oxidation film on the surface of the surface and the semiconductor layer 13 of the trench 15, after the formation of the CVD oxide film 31, the surface and the CVD oxide film 31 and the trench 15 It composed of a thermal oxide film 32, which is additionally formed between the surface of the semiconductor layer 13. このように、本実施形態に係る半導体装置100においては、先にCVD酸化膜31が形成され、その後熱酸化によって熱酸化膜32が追加形成されていることを特徴とする。 Thus, in the semiconductor device 100 according to this embodiment, previously CVD oxide film 31 is formed on, then the thermal oxide film 32 by thermal oxidation, characterized in that it is additionally formed.

次に、このように構成される半導体装置100の製造方法について、図1、図2、図3(a)〜(e)、及び図4(a),(b)を用いて説明する。 Next, thus a method for manufacturing a composed semiconductor device 100, FIG. 1, FIG. 2, FIG. 3 (a) ~ (e), and 4 (a), is described with reference to (b). 図3(a)〜(e)は、ゲート絶縁膜30の形成工程を説明するための工程別断面図であり、(a)はトレンチ形成、(b)は犠牲酸化膜形成、(c)犠牲酸化膜除去、(d)はCVD酸化膜形成、(e)は熱酸化膜形成を示す図である。 Figure 3 (a) ~ (e) are process cross-sectional views illustrating the process of forming the gate insulating film 30, (a) is trench formation, (b) the sacrificial oxide film formation, (c) sacrifice oxide film removal, (d) the CVD oxide film formation is a diagram showing a (e) is a thermal oxide film formation. 図4は、ゲート絶縁膜30の形成後の工程別断面図であり、(a)はゲート電極形成工程、(b)は拡散領域形成工程を示している。 Figure 4 is a process cross-sectional views after the formation of the gate insulating film 30, shows (a) a gate electrode forming step, (b) the diffusion region forming step. なお、本実施形態に係る半導体装置100の製造においては、ゲート絶縁膜30の形成に特徴があり、それ以外については公知の製造技術を用いるので、ゲート絶縁膜30の形成工程について重点的に説明する。 In the manufacture of the semiconductor device 100 according to this embodiment is characterized in forming the gate insulating film 30, since a known manufacturing technique for others, it focuses on the formation process of the gate insulating film 30 to.

先ず、n−型の半導体層13を有するSOI構造の半導体基板10を準備し、半導体層13のPチャネルトランジスタの形成領域に、ドレイン領域となるp型の拡散領域14を形成する。 First, a semiconductor substrate 10 of the SOI structure having a n- type semiconductor layer 13, the formation region of the P-channel transistor of the semiconductor layer 13, to form a p-type diffusion region 14 serving as a drain region. また、各素子を分離する素子分離領域として、絶縁膜12まで達するトレンチ分離領域21とLOCOS酸化膜22を形成する(図1参照)。 Further, as an element isolation region separating the respective elements, forming a trench isolation region 21 and the LOCOS oxide film 22 reaching the insulating film 12 (see FIG. 1).

次に、トレンチゲート構造のゲート電極16を形成するために、図3(a)に示すように、例えば半導体層13の表面に形成された酸化膜をパターニングしてマスク(図示略)とし、ドライエッチングによりp型の拡散領域14に所定深さのトレンチ(溝)15を形成する。 Next, in order to form a gate electrode 16 of the trench gate structure, as shown in FIG. 3 (a), a mask (not shown) by patterning the oxide film formed on the surface of the semiconductor layer 13, for example, dry forming a trench (groove) 15 having a predetermined depth in the p-type diffusion region 14 by etching.

トレンチ15形成後、トレンチ15の開孔角部(肩部)および底面角部の形状は、図3(a)に示すようにいずれも角張っている。 After trench 15 is formed, the shape of the opening angle of the trench 15 (shoulder) and bottom corners are angular any, as shown in FIG. 3 (a). そこで、図3(b)に示すように、粘性流動の生じる温度(例えば1000℃以上)で熱酸化を実施し、トレンチ15の表面に犠牲酸化膜40を形成する。 Therefore, as shown in FIG. 3 (b), thermal oxidation is performed in resulting viscous flow temperature (e.g. 1000 ° C. or higher), to form a sacrificial oxide film 40 on the surface of the trench 15. 本実施形態においては、1150℃にて熱酸化を実施し、平坦部において100nmの膜厚を有する犠牲酸化膜40を形成した。 In the present embodiment, the thermal oxidation was performed at 1150 ° C., to form a sacrificial oxide film 40 having a thickness of 100nm on a flat portion. そして、図3(c)に示すように、犠牲酸化膜40を除去(例えばフッ酸処理)することで、開孔角部および底面角部の曲率半径をより大きくする(丸みを帯びた緩やかな形状とする)ようにした。 Then, as shown in FIG. 3 (c), by removing the sacrificial oxide film 40 (e.g., hydrofluoric acid treatment), a larger radius of curvature of the opening corners and bottom corners (gradual rounded and shape) was so. このように構成すると、電界集中抑制に対してより効果的である。 With this configuration, it is more effective to the electric field concentration suppressed. この図3(b),(c)に示す工程が、特許請求の範囲に示す曲大化工程に相当する。 The FIG. 3 (b), the step shown in (c) corresponds to a song Daehwa process shown in the appended claims.

曲大化工程後、CVD法(本実施形態においてはLPCVD法)を用いて、図3(d)に示すように、トレンチ15表面にCVD酸化膜31を形成する。 After the song Daehwa process, by CVD (LPCVD method in the present embodiment), as shown in FIG. 3 (d), to form a CVD oxide film 31 in the trench 15 surface. この時点で、CVD酸化膜31の組成はストイキオメトリックな状態(化学的な量論状態)からずれている。 At this point, the composition of the CVD oxide film 31 is deviated from the stoichiometric state (chemical stoichiometric state). すなわち、膜中にキャリアのトラップとなるダングリングボンド(未結合手)が存在する。 That is, dangling bonds serving as carrier trap (dangling bonds) are present in the film. また、CVD酸化膜31は緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。 Further, CVD oxide film 31 has not been densified, greater than the oxide film interface state density is formed by thermal oxidation.

CVD酸化膜31形成後、熱酸化を実施し、図3(e)に示すように、先に形成されたCVD酸化膜31とトレンチ15表面との間に熱酸化膜32を追加形成する。 After the CVD oxide film 31 is formed, the thermal oxidation was performed, as shown in FIG. 3 (e), adding a thermal oxide film 32 between the previously formed CVD oxide film 31 and the trench 15 surface. 本実施形態においては、酸素と水蒸気との混合気体中において、850℃にて追加熱酸化を実施した。 In the present embodiment, in a mixed gas of oxygen and water vapor was performed an additional thermal oxidation at 850 ° C.. 以上によりゲート絶縁膜30が形成される。 The gate insulating film 30 is formed as described above.

ゲート絶縁膜30形成後、図4(a)に示すように、ゲート絶縁膜30(図示略)を介して、トレンチ15内にゲート電極材料を埋め込んで、ゲート電極16を形成する。 After the gate insulating film 30 formed, as shown in FIG. 4 (a), through a gate insulating film 30 (not shown), it embeds the gate electrode material in the trench 15 to form the gate electrode 16. そして、形成されたゲート電極16をマスクとして不純物をイオン注入等により添加し、熱拡散することにより、トレンチ側壁に到達し、トレンチ15より浅い拡散深さのn型の拡散領域17(ウェル領域)を形成し、半導体層13の表層部に、ソース領域であるp+型の拡散領域18を形成する。 Then, impurities were added by ion implantation or the like using the gate electrode 16 formed as a mask, by thermal diffusion, to reach the trench sidewalls, n-type diffusion region 17 of shallow diffusion depth than the trench 15 (well region) forming a top layer portion of the semiconductor layer 13, to form a p + -type diffusion region 18 is the source region. 各拡散領域17,18形成後、層間絶縁膜19、ソース電極220、ドレイン電極(図示略)、配線等を形成して、図1に示す半導体装置100が製造される。 After the diffusion regions 17 and 18 formed, the interlayer insulating film 19, a source electrode 220, the drain electrode (not shown), to form a wiring and the like, the semiconductor device 100 shown in FIG. 1 is manufactured.

このように本実施形態においては、先にCVD酸化膜31を形成し、その後熱酸化によって熱酸化膜32を形成する。 Thus in this embodiment, the forming a CVD oxide film 31 above, to form a subsequent thermal oxidation film 32 by thermal oxidation. CVD法の場合、堆積によって基板表面にCVD酸化膜31を構成するので、p型の拡散領域14の結晶欠陥の影響を受けない。 For the CVD method, since the configuration of the CVD oxide film 31 on the substrate surface by deposition, not affected by the crystal defects in the p-type diffusion region 14. したがって、膜中の欠陥密度を小さくすることができる。 Therefore, it is possible to reduce the defect density in the film. 本実施形態においては、CVD酸化膜31を熱酸化膜32よりも先に形成するので、膜質を向上することができる。 In the present embodiment, since the CVD oxide film 31 is formed before the thermal oxide film 32, it is possible to improve the film quality. また、CVD酸化膜31形成後の熱酸化によって、熱酸化雰囲気中の酸素(O )又は水蒸気(H 0)が、緻密化される前のCVD酸化膜31を介して拡散領域14を構成するシリコン(Si)とCVD酸化膜31との界面に拡散し、Siと反応して熱酸化膜32を追加形成することができる。 Further, formed by thermal oxidation after the CVD oxide film 31 formed, oxygen in the thermal oxidation atmosphere (O 2), water vapor (H 2 0) is a diffusion region 14 via the CVD oxide film 31 before being densified to diffuse to the interface between silicon (Si) and CVD oxide film 31 reacts with Si can be added forming a thermal oxide film 32. これにより、Si−SiO 界面を、CVD酸化膜形成時よりもSi側に移動させ、ゲート絶縁膜30を所定の膜厚とすることができる。 Thus, the Si-SiO 2 interface, than during CVD oxide film formed is moved to the Si side, it can be a gate insulating film 30 to a predetermined thickness. また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。 Further, the interface state density was oxidized film par by thermal oxidation, it is possible to obtain an excellent interface characteristics. さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がCVD酸化膜31中のダングリングボンド(未結合手)と反応し、CVD酸化膜31をストイキオメトリックな状態(化学的な量論状態)とすることができる。 Furthermore, in parallel with the above, oxygen or water vapor in the thermal oxidation atmosphere reacts with the dangling bonds in the CVD oxide film 31 (dangling bonds), state (chemical CVD oxide film 31 stoichiometric it can be a stoichiometric state). すなわち、CVD酸化膜31中のトラップを低減することができる。 That is, it is possible to reduce the traps in the CVD oxide film 31. したがって、ゲート絶縁膜30の膜質をより向上することができる。 Therefore, it is possible to further improve the quality of the gate insulating film 30.

なお、TEMにて確認したところ、ゲート絶縁膜30の開孔角部の膜厚は略33nm、半導体層13表面の平坦部の膜厚は略30nmであった。 As a result of the observation by TEM, the thickness of the opening angle of the gate insulating film 30 is approximately 33 nm, the thickness of the flat portion of the semiconductor layer 13 surface was approximately 30 nm. これは、追加熱酸化時に、トレンチ15の開孔角部に供給される酸素量が平坦部よりも多いためである。 This is when adding thermal oxidation, the amount of oxygen supplied to the opening angle of the trench 15 is for more than the flat portion. このようにゲート絶縁膜30において、開孔角部の膜厚は平坦部よりも厚くなるので、開孔角部に生じる電界集中を抑制することができる。 Thus, in the gate insulating film 30, the thickness of the opening angle portion is thicker than the flat portion, it is possible to suppress the electric field concentration occurring in the opening corners. 特に、平坦部である半導体層13の表面とトレンチ側壁を(100)面方位とすると、(100)面は酸化速度が遅いので、(100)面とは異なる開孔角部の膜厚を平坦部よりもより厚くすることができる。 In particular, when the surface and trench sidewalls in the semiconductor layer 13 is a flat portion (100) plane orientation, the (100) plane is slow oxidation rate, flat film thickness of the different aperture angles portions (100) plane it can be thicker than the parts.

上記構成の半導体装置100において、本発明者はその効果を確認した。 In the semiconductor device 100 having the above structure, the present inventors have confirmed the effect. 図5は、トレンチ分離領域からの距離と結晶欠陥との関係を示す図である。 Figure 5 is a graph showing the relationship between the distance and the crystal defects from the trench isolation region. 図6は、本実施形態に係る半導体装置100において、ゲート絶縁膜30の耐圧のワイブル分布を示す図である。 6, in the semiconductor device 100 according to the present embodiment and showing the Weibull distribution of the breakdown voltage of the gate insulating film 30. なお、比較例として、熱酸化のみによって構成される場合の結果も併せて示している。 As a comparative example, also it shows results when constituted only by thermal oxidation.

本実施形態においては、半導体層13を構成するシリコンの原子半径(117pm)に対し、ドレイン領域であるp型の拡散領域14に導入されたボロンの原子半径(80pm)が大きく異なるため、拡散領域14に歪が存在する。 This In embodiments, the silicon atomic radius of the semiconductor layer 13 (117pm), since the drain region and a p-type introduced boron atomic radius in the diffusion region 14 of the (80 pm) are significantly different, the diffusion region distortion is present in 14. また、この拡散領域14に対してトレンチ15を形成するが、トレンチ15近傍には、エッチング等によって生じたダメージ(欠陥、ストレス)が生じるため、上記歪との相互作用により結晶欠陥が生じやすい。 Although forming a trench 15 with respect to the diffusion region 14 in the vicinity trench 15, since the damage (defects, stress) caused by the etching or the like is generated, crystal defects are likely to occur by the interaction between the strain. さらには、トレンチ分離領域21にもエッチング等によって生じたダメージ(欠陥、ストレス)が存在するため、拡散領域14の近傍にトレンチ分離領域21が存在すると、相互作用によって図5に示すように結晶欠陥が生じやすい。 Furthermore, since the damage (defects, stress) caused by the etching or the like in the trench isolation regions 21 are present, the trench isolation region 21 is present in the vicinity of the diffusion region 14, crystal defects as shown in FIG. 5 by the interaction likely to occur. また、本実施形態においては、半導体基板10として、SOI構造半導体基板を適用している。 In the present embodiment, as the semiconductor substrate 10, and applying the SOI structure semiconductor substrate. SOI構造の半導体基板10は、単結晶シリコンに比べて応力が高いため、結晶欠陥が生じやすい。 The semiconductor substrate 10 of the SOI structure has higher stress compared to monocrystalline silicon, crystal defects are likely to occur. また、絶縁膜12を有するので、IG(Intrinsic Gettering)層が形成しにくく(支持基板11側のゲッタリングの効果が絶縁膜12によって遮られる)、結晶欠陥やゲート絶縁膜30の耐圧を低下させる不純物(例えばFe等の金属原子)がそのまま基板10(半導体層13)内に残留してしまう。 Further, since an insulating film 12, IG (Intrinsic Gettering) layer is hardly formed (Effect of the supporting substrate 11 side of the gettering is blocked by the insulating film 12), to lower the breakdown voltage of the crystal defects and the gate insulating film 30 impurities (e.g., metal atom such as Fe) may remain intact substrate 10 (semiconductor layer 13).

このような構成において、先ず熱酸化法によって酸化膜を形成すると、酸化膜の欠陥密度が多くなり、界面準位も増加する。 In such a configuration, first, when an oxide film is formed by a thermal oxidation method, the defect density of the oxide film is increased, also increases the interface state. すなわち、図6に示すように、結晶品質に起因するBモード不良が多く発生し、ゲート絶縁膜30の膜質(耐圧)が低下する。 That is, as shown in FIG. 6, B-mode failure caused by crystal quality often occur, the film quality of the gate insulating film 30 (the breakdown voltage) is lowered. これに対し、本実施形態に示す半導体装置100の構成及び製造方法によれば、このように結晶欠陥を生じやすく、ゲート絶縁膜30の膜質を確保しにくい構成であっても、図6に示すようにBモード不良を抑制し、ゲート絶縁膜30の膜質を向上することができることが示された。 In contrast, according to the configuration and the manufacturing method of the semiconductor device 100 shown in this embodiment, thus prone to crystal defects, even secured hardly constitutes a quality of the gate insulating film 30, shown in FIG. 6 suppressing B-mode failures such, it has been shown that it is possible to improve the quality of the gate insulating film 30.

次に、本発明者は、熱酸化による追加酸化とBモード不良の発生率との関係について確認した。 Then, the present inventors have confirmed the relationship between the additional oxidation and B-mode failure of incidence by thermal oxidation. その結果を図7に示す。 The results are shown in Figure 7. 図7に示すように、追加酸化によって形成される熱酸化膜32の膜厚が薄くなると、Bモード不良の発生率が低下することが明らかである。 As shown in FIG. 7, when the thickness of the thermal oxide film 32 formed by the additional oxidation becomes thinner, the incidence of B-mode failures is clear that reduction. 例えば5%以下のBモード不良の発生率を実現するためには、図7から12nm以下の膜厚とすることが好ましい。 For example, in order to realize the incidence of more than 5% of B-mode failure, it is preferable to Figures 7 and less film thickness 12 nm.

また、本発明者は、本実施形態に係る半導体装置100において、ゲート絶縁膜30の界面準位密度を測定した。 The present inventors, in the semiconductor device 100 according to the present embodiment, to measure the interface state density between the gate insulating film 30. その結果を図8に示す。 The results are shown in Figure 8. なお、図8においては、p型の拡散領域14にトレンチ15を形成した本実施形態に示す構成(p型領域上)の結果とともに、参考例として、n型領域上にトレンチ15を形成した構成についても併せて示している。 In FIG. 8, together with the results of the configuration shown in this embodiment to form a trench 15 in the p-type diffusion region 14 (p-type region), as a reference example, to form a trench 15 on the n-type region constituting for is also shown. 図8に示すように、追加酸化による熱酸化膜32の膜厚が1nm以上であれば、界面準位密度が熱酸化のみによって形成された熱酸化膜と略同等となることが明らかとなった。 As shown in FIG. 8, the thickness of the thermal oxide film 32 by additional oxidation if 1nm or more, the interface state density was found to become substantially equal to the thermal oxide film formed by only the thermal oxidation .

したがって、図7及び図8に示す結果より、本実施形態に係る半導体装置100の製造方法において、追加熱酸化工程において追加形成される熱酸化膜32の膜厚を、1nm以上12nm以下の範囲内とすると、より好ましい絶縁膜の膜質を確保することができることが明らかである。 Therefore, from the results shown in FIGS. 7 and 8, in the manufacturing method of the semiconductor device 100 according to this embodiment, the thickness of the thermal oxide film 32 is additionally formed in an additional thermal oxidation process, 1 nm or more 12nm within the following ranges When it is clear that it is possible to ensure the quality of the more preferred insulator. 本実施形態においては、追加形成される熱酸化膜32の膜厚を12nmとしている。 In the present embodiment, is set to 12nm film thickness of the thermal oxide film 32 is additionally formed.

また、本発明者は、本実施形態に係る半導体装置100において、ゲート絶縁膜30の膜厚を測定した。 The present inventors, in the semiconductor device 100 according to the present embodiment, to measure the thickness of the gate insulating film 30. その結果を、図9に示す。 The results, shown in Figure 9. なお、図9には、CVDのみによって形成される酸化膜厚と、熱酸化のみによって形成される酸化膜厚を併せて示している。 Incidentally, in FIG. 9 also shows the oxide film thickness formed by CVD only, the oxide film thickness formed by only the thermal oxidation. 図9に示すように、本実施形態に係る製造方法によれば、ゲート絶縁膜30の膜厚ばらつきが低減されている。 As shown in FIG. 9, the manufacturing method according to the present embodiment, the thickness variation of the gate insulating film 30 is reduced. これは、CVD酸化膜31は、その組成がストイキオメトリックな状態(化学的な量論状態)からずれており、膜内で不均一であるが、追加熱酸化することによってストイキオメトリックな状態となり、膜内で均質となることを示している。 This, CVD oxide film 31, the composition has deviated from the stoichiometric state (chemical stoichiometric state), but is uneven in the film, stoichiometric state by adding thermal oxidation next, it indicates that homogeneity in the film. すなわち、この結果からも、本実施形態に係る半導体装置100及びその製造方法によれば、ゲート絶縁膜30の膜質を向上できることが明らかである。 That is, from this result, according to the semiconductor device 100 and the manufacturing method thereof according to the present embodiment, it is apparent that can improve the quality of the gate insulating film 30.

なお、本実施形態においては、図3に示すように、トレンチ15形成後、トレンチ15の開孔角部(及び底面角部)の曲率半径を大きくするために、熱酸化により犠牲酸化膜40を形成・除去する曲大化工程を備える例を示したが、上記曲大化工程を省略しても良い。 In the present embodiment, as shown in FIG. 3, after the trenches 15 formed, in order to increase the curvature radius of the opening angle of the trench 15 (and bottom corners), the sacrificial oxide film 40 by thermal oxidation an example is shown with a song maximization step of forming and removing it may be omitted the songs maximization step. すなわち、少なくともトレンチ形成後、先ずCVD酸化膜31を形成し、次いで熱酸化によって熱酸化膜32を形成すれば良い。 That is, at least after forming the trench, first forming a CVD oxide film 31, and then may be a thermal oxide film 32 by thermal oxidation. しかしながら、曲大化すると、ゲート絶縁膜30を厚くすることができるので、角部における電界集中抑制に効果的である。 However, when music large reduction, it is possible to increase the thickness of the gate insulating film 30 is effective field concentration inhibiting at the corner.

(第2の実施形態) (Second Embodiment)
次に、本発明の第2の実施形態を、図10に基づいて説明する。 Next, a second embodiment of the present invention will be described with reference to FIG. 図10は本実施形態に係る半導体装置100において、ゲート絶縁膜30の形成工程を示す工程別断面図であり、(a)はトレンチ形成、(b)はCVD酸化膜形成、(c)は熱酸化膜形成を示す図である。 Figure 10 is a semiconductor device 100 according to the present embodiment, the cross-sectional views illustrating process steps in a process of forming the gate insulating film 30, (a) is trench formation, (b) the CVD oxide film formation, (c) heat is a diagram showing the oxide film formation.

第2の実施形態における半導体装置100及びその製造方法は、第1の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 The semiconductor device 100 and its manufacturing method in the second embodiment, since the many portions in common with those of the first embodiment, hereinafter detailed description of the common portions is omitted and different portions will be mainly described.

本実施形態においては、CVD酸化膜31形成後、熱酸化によって熱酸化膜32を追加形成する工程を利用し、当該工程において、トレンチ角部の曲大化も実施するようにした点を特徴とする。 In the present embodiment, after the CVD oxide film 31 formed by using the step of adding a thermal oxide film 32 by thermal oxidation, in the step, and wherein the points to be implemented songs maximization of trench corner to.

具体的には、先ず第1の実施形態同様、図10(a)に示すように、トレンチ15を形成する。 Specifically, first, as in the first embodiment, as shown in FIG. 10 (a), to form a trench 15. そして、図10(b)に示すように、形成されたトレンチ15表面及び拡散領域14表面にCVD酸化膜31を形成する。 Then, as shown in FIG. 10 (b), to form a CVD oxide film 31 formed in trenches 15 surface and the diffusion region 14 surface. CVD酸化膜31形成後、熱酸化を実施し、図10(c)に示すように、先に形成されたCVD酸化膜31とトレンチ15表面及び拡散領域14表面との間に熱酸化膜32を追加形成する。 After the CVD oxide film 31 is formed, the thermal oxidation was performed, as shown in FIG. 10 (c), a thermal oxide film 32 between the previously formed CVD oxide film 31 and the trench 15 surface and the diffusion region 14 surface to add form.

このとき、本実施形態においては、酸素と水蒸気との混合気体中において、1150℃にて追加熱酸化を実施した。 At this time, in the present embodiment, in a mixed gas of oxygen and water vapor was performed an additional thermal oxidation at 1150 ° C.. このように、粘性流動の生じる温度(例えば1000℃以上)にて熱酸化を実施することで、第1の実施形態に示した効果に加えて、少なくとも開孔角部の曲率半径をより大きくする(丸みを帯びた緩やかな形状とする)ことができる。 In this way, by performing thermal oxidation at resulting viscous flow temperature (e.g. 1000 ° C. or higher), in addition to the effects shown in the first embodiment, a larger radius of curvature of at least the opening angle section (a gentle rounded) can. このように構成すると、電界集中抑制に対してより効果的である。 With this configuration, it is more effective to the electric field concentration suppressed. また、熱酸化とともに開孔角部の曲率を大きくすることができるので、製造工程を簡素化することができる。 Further, it is possible to increase the curvature of the opening angle section with thermal oxidation, it is possible to simplify the manufacturing process. なお、開孔角部だけでなく、底面角部の曲率半径を併せて大きくすることもできる。 Incidentally, not only the opening angle portion may be increased along with the radius of curvature of the bottom corners.

(第3の実施形態) (Third Embodiment)
次に、本発明の第3の実施形態を、図11および図12に基づいて説明する。 Next, a third embodiment of the present invention will be described with reference to FIGS. 11 and 12. 図11は本実施形態に係る半導体装置100において、ゲート絶縁膜30の形成工程の一部を示す概略断面図である。 Figure 11 is a semiconductor device 100 according to this embodiment, is a schematic sectional view showing a part of the formation process of the gate insulating film 30. 図12は、面取りの効果を示す図であり、(a)は面取り量Xを説明する図、(b)は面取り量Xと電界強度比(開孔角部/平坦部)との関係を示す図である。 Figure 12 is a diagram showing the effect of chamfer is shown figure, the relationship between (b) chamfering amount X and the electric field strength ratio (aperture corners / flat portion) for explaining the (a) chamfering amount X it is a diagram.

第3の実施形態における半導体装置100及びその製造方法は、第1の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 The semiconductor device 100 and its manufacturing method in the third embodiment, since the many portions in common with those of the first embodiment, hereinafter detailed description of the common portions is omitted and different portions will be mainly described.

本実施形態においては、トレンチ形成工程とCVD酸化膜形成工程との間に、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程として、図11に示すように、等方性エッチングにより開孔角部を面取りする面取り工程を含む構成としている。 In the present embodiment, between the trench forming step and the CVD oxide film formation step, a song maximization step to be larger than when the trenches forms a curvature radius of at least the opening angle of the trench, as shown in FIG. 11 has a configuration comprising a chamfering step of chamfering the opening angle portion by isotropic etching. 具体的には、トレンチ15形成後、トレンチ開孔角部を露出させた状態で、図11に示すように等方性エッチングを実施し、角張っている開孔角部を面取りする。 Specifically, after the trench 15 formation, while exposing the trench opening angle section, performed isotropic etching as shown in FIG. 11, to chamfer the opening angle portion is angular. そして、面取り後、第1の実施形態に示したように、熱酸化による犠牲酸化膜40の形成・除去を経て、CVD酸化膜31を形成し、その後熱酸化により熱酸化膜32を追加形成する。 After chamfering, as shown in the first embodiment, after the formation and removal of the sacrificial oxide film 40 by thermal oxidation, to form a CVD oxide film 31, and then add a thermal oxide film 32 by thermal oxidation .

このように本実施形態に係る半導体装置100の製造方法によると、等方性エッチングによって開孔角部を面取りすることができるので、半導体装置100のゲート絶縁膜30の開孔角部の膜厚を厚くでき、電界集中を抑制することができる。 Thus, according to the manufacturing method of the semiconductor device 100 according to this embodiment, since the isotropic etching can be chamfered aperture angle portion, the thickness of the opening angle of the gate insulating film 30 of the semiconductor device 100 the possible thickness, it is possible to suppress the electric field concentration. 特に、本実施形態に示すように、等方性エッチングを実施後に、粘性流動の生じる温度(例えば1000℃以上)にて熱酸化を実施すると、開孔角部をより丸みを帯びた緩やかな形状とすることができる。 In particular, as shown in this embodiment, after performing the isotropic etching, when performing thermal oxidation at resulting viscous flow temperature (e.g. 1000 ° C. or higher), loose shape more rounded the opening angle portion it can be. しかしながら、面取り工程のみ実施し、犠牲酸化膜40の形成・除去工程を省略しても良い。 However, implementing only the chamfering step may be omitted forming and removing step of the sacrificial oxide film 40.

なお、本発明者が確認したところ、図12(a),(b)に示すように、半導体基板10の平面方向における面取り量Xを50nm以上とすると、平坦部(基板表面)のゲート絶縁膜30に対する開孔角部のゲート絶縁膜30の電界強度を1.1倍以下とすることができる。 Incidentally, the present inventors have confirmed, as shown in FIG. 12 (a), (b), when the chamfering amount X in the plane direction of the semiconductor substrate 10 and over 50 nm, the gate insulating film of the flat portion (substrate surface) the electric field strength of the gate insulating film 30 of the opening angle portion to 30 can be set to 1.1 times or less. したがって、開孔角部における電界集中低減(すなわち膜質を向上)により効果的である。 Therefore, more effective field concentration reducing (i.e. improve the film quality) in the opening corners. なお、面取り工程を、第2の実施形態に示した構成に適用しても良い。 Incidentally, the chamfering process may be applied to the configuration shown in the second embodiment. 具体的には、トレンチ15の形成後に面取りを実施し、その後、CVD酸化膜31、熱酸化による熱酸化膜32の形成を順に実施しても良い。 Specifically, it carried out chamfer after the formation of the trench 15, then, may be performed CVD oxide film 31, the formation of the thermal oxide film 32 by thermal oxidation in order.

(第4の実施形態) (Fourth Embodiment)
次に、本発明の第4の実施形態を、図13に基づいて説明する。 Next, a fourth embodiment of the present invention will be described with reference to FIG. 13. 図13は本実施形態に係るゲート絶縁膜30の概略構成を示す図であり、(a)はトレンチ開孔角部の拡大断面図、(b)は(a)のA−A'断面における組成を示す模式図である。 Figure 13 is a diagram showing a schematic configuration of a gate insulating film 30 of this embodiment, (a) shows the enlarged sectional view of a trench opening angle section, (b) the composition of the A-A 'cross section of the (a) it is a schematic view showing a.

第4の実施形態における半導体装置100及びその製造方法は、第1の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 The semiconductor device 100 and its manufacturing method in the fourth embodiment, since the many portions in common with those of the first embodiment, hereinafter detailed description of the common portions is omitted and different portions will be mainly described.

本実施形態に係る半導体装置100は、第1の実施形態に示した図1,2に示す半導体装置100において、ゲート絶縁膜30を、図13(a)に示すように熱酸化による熱酸化膜33と、その上層として形成した窒素を含有する窒素含有膜34とにより置き換えた構成としている。 The semiconductor device 100 according to this embodiment, in the semiconductor device 100 shown in FIGS. 1 and 2 shown in the first embodiment, the gate insulating film 30, a thermal oxide film by thermal oxidation as shown in FIG. 13 (a) 33 has a configuration obtained by replacing the nitrogen-containing layer 34 containing nitrogen was formed as an upper layer thereof. 窒素含有膜34の場合、酸化膜よりも誘電率を高くすることができる。 For nitrogen-containing film 34, it is possible to increase the dielectric constant than an oxide film. したがって、同等のトランジスタ特性であれば、酸化膜単層に比べて、窒素含有膜34をさらに有する構成の方が膜厚を厚くすることができる。 Therefore, if the same transistor characteristics, as compared with the oxide film monolayer, who structure further having a nitrogen-containing layer 34 is thicker film thickness. すなわち、熱酸化膜33単体をゲート絶縁膜30とする構成に比べて膜中の電界強度(実効電界)を低くすることができるので、信頼性を向上することができる。 That is, it is possible to reduce the electric field strength in the film (effective electric field) than the single thermal oxide film 33 to a configuration in which the gate insulating film 30, it is possible to improve the reliability.

また、本実施形態においては、図13(b)に示すように、窒素含有膜34を、熱酸化膜33(Th.OX)との界面から遠ざかる方向に窒素濃度が連続的に増加する領域(CVD SiON)を含む構成としている。 In the present embodiment, as shown in FIG. 13 (b), a nitrogen-containing layer 34, the nitrogen concentration in a direction away from the interface between the thermal oxide film 33 (Th.OX) increases continuously region ( It has a configuration that includes a CVD SiON). 言い換えれば、熱酸化により形成された熱酸化膜33上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜34を設けている。 In other words, on the thermal oxide film 33 formed by thermal oxidation, and a nitrogen-containing layer 34 in which the nitrogen concentration so the interface is not a discontinuity between the oxide film and a nitride film increases continuously provided. この場合、例えば公知のONO膜のように、非連続界面がゲート絶縁膜30中に存在しないため、キャリアを膜中にトラップすることがない。 In this case, for example, as is known in the ONO film, for non-continuous surface is not present in the gate insulating film 30, is not to trap carriers in the film. したがって、しきい値電圧の変動を防ぐことができる。 Therefore, it is possible to prevent the fluctuation of the threshold voltage. このように本実施形態に係る半導体装置100によると、ゲート絶縁膜30の膜質を向上することができる。 Thus, according to the semiconductor device 100 according to this embodiment, it is possible to improve the quality of the gate insulating film 30.

上記構成のゲート絶縁膜30の製造方法としては、第1の実施形態で示したように、トレンチ15を形成後、熱酸化により犠牲酸化膜40を形成し、除去する(図3(a)〜(c)参照)。 As a manufacturing method of the gate insulating film 30 of the above configuration, as shown in the first embodiment, after forming the trenches 15 by thermal oxidation to form a sacrificial oxide film 40 is removed (FIG. 3 (a) ~ (c) reference). その後、熱酸化によって角部が丸められたトレンチ15の表面及び拡散領域14の表面に熱酸化膜33を形成し、次いでCVD法により窒素含有膜34を形成する。 Thereafter, the thermal oxide film 33 is formed on the surface and the surface of the diffusion region 14 of the trench 15 which corners are rounded by thermal oxidation, then to form a nitrogen-containing film 34 by the CVD method. このCVD法において、熱酸化膜33との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させれば良い。 In this CVD method, as the nitrogen concentration in a direction away from the interface between the thermal oxide film 33 is increased continuously, it is sufficient over time by changing the gas composition. 例えば、シラン(例えばジクロロシラン)とN Oの混合ガスにおいて、時間とともにN Oの分圧を下げ、かわりにNH を反応系内に導入しつつその分圧を上げることで、熱酸化により形成された熱酸化膜33上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜34を形成することができる。 For example, in silane (e.g. dichlorosilane) mixed gas of N 2 O, lower the partial pressure of N 2 O with time, by increasing the partial pressure while introducing NH 3 into the reaction system in place, the thermal oxidation on the thermal oxide film 33 formed, it is possible to form a nitrogen-containing layer 34 in which the nitrogen concentration so the interface is not a discontinuity of an oxide film and a nitride film is continuously increased.

なお、本実施形態においては、熱酸化膜33上に窒素含有膜34を積層してゲート絶縁膜30とする例を示した。 In the present embodiment, an example in which the gate insulating film 30 by stacking a nitrogen-containing layer 34 on the thermal oxide film 33. しかしながら、CVD酸化膜上に窒素含有膜34を積層しても良い。 However, the nitrogen-containing layer 34 may be laminated on the CVD oxide film. すなわち、窒素含有膜34の下層となる酸化膜の製造方法は特に限定されるものではない。 That is, the manufacturing method of the oxide film to be a lower nitrogen-containing film 34 is not particularly limited. また、酸化膜は単層ではなく、複数層でも良い。 Further, oxide film is not a single layer, or a plurality of layers. 第1〜3の実施形態に示したCVD酸化膜31と熱酸化膜32からなる酸化膜上に、本実施形態に示した窒素含有膜34を積層配置してゲート絶縁膜30とすると、製造工程は増加するものの、ゲート絶縁膜30の膜質をより向上することができる。 The CVD oxide film 31 and the oxide film composed of a thermal oxide film 32 shown in the first to third embodiments, when the gate insulating film 30 by a nitrogen-containing layer 34 shown in the present embodiment is stacked, the manufacturing process although increases, it is possible to further improve the quality of the gate insulating film 30.

また、本実施形態においては、熱酸化によって熱酸化膜33を形成後、CVD法によって窒素含有膜34を形成する例を示した。 In the present embodiment, after forming a thermal oxide film 33 by thermal oxidation, an example of forming a nitrogen-containing film 34 by CVD. しかしながら、第1〜3の実施形態に示したように、CVD法によって先ず窒素含有膜34を形成し、その後熱酸化によって熱酸化膜33を形成しても良い。 However, as shown in the first to third embodiments, first forming a nitrogen-containing layer 34 by the CVD method, it may be formed a thermally oxidized film 33 by the subsequent thermal oxidation. この場合、窒素含有膜34を緻密化するとともに、ストイキオメトリックな状態とすることができる。 In this case, as well as densifying the nitrogen-containing layer 34 can be a stoichiometric state.

以上の各実施形態については、トレンチゲート構造の縦型MOSトランジスタのゲート絶縁膜30において、膜質を向上する例を示した。 Above respective embodiments, in the gate insulating film 30 of the vertical MOS transistor of the trench gate structure, an example of improving the film quality. しかしながら、半導体装置100の構造は上記各実施形態に示した構成に限定されるものではない。 However, the structure of the semiconductor device 100 is not limited to the structure shown in the above embodiments. MOS構造のゲートを有する半導体装置であれば良い。 It may be a semiconductor device having a gate of the MOS structure. すなわち、ゲート絶縁膜30もトレンチ15表面に形成される構成に限定されるものではない。 That does not gate insulating film 30 is also limited to the structure which is formed in the trench 15 surface. また、素子もMOSトランジスタに限定されるものでは無い。 Moreover, not intended devices is also limited to MOS transistors. さらには、膜質を向上する対象も、ゲート絶縁膜30に限定されるものではない。 Further, also subject to improve the film quality, but is not limited to the gate insulating film 30. 以下にゲート絶縁膜30以外の適用例を示す。 The following shows an application example other than the gate insulating film 30.

(第5の実施形態) (Fifth Embodiment)
次に、本発明の第5の実施形態を、図14及び図15に基づいて説明する。 Next, a fifth embodiment of the present invention will be described with reference to FIGS. 14 and 15. 図14は本実施形態に係る半導体装置の概略構成を示す断面図である。 Figure 14 is a sectional view showing a schematic configuration of a semiconductor device according to the present embodiment. 図15は、半導体装置のうち、主要部の製造方法を示す工程別断面図であり、(a)は下部電極形成工程、(b)はCVD酸化膜形成工程、(c)は追加熱酸化工程である。 15, of the semiconductor device, a process cross-sectional views showing a manufacturing method of the main part, (a) shows the lower electrode forming step, (b) the CVD oxide film formation step, (c) additional thermal oxidation process it is.

第5の実施形態における半導体装置及びその製造方法は、第1の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 A semiconductor device and a manufacturing method thereof in the fifth embodiment, since the many portions in common with those of the first embodiment, hereinafter detailed description of the common portions is omitted and different portions will be mainly described.

本実施形態に係る半導体装置は、素子として、一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有しており、この容量用酸化膜の膜質を向上させている。 The semiconductor device according to this embodiment, as the element has a capacitor formed by interposing a capacitor oxide film as a dielectric between a pair of electrodes, thereby improving the film quality of the capacitor oxide film. なお、このようなキャパシタは、キャパシタそのものとしてだけでなく、例えばDRAM等の素子の一部として適用される。 Such a capacitor is not only as a capacitor itself, for example applied as part of the element such as DRAM. 図14に示すように、本実施形態に係る半導体装置200は、キャパシタの一例として、下部電極115が半球状の結晶粒(Hemispherical Grain)からなる、トレンチキャパシタを有している。 As shown in FIG. 14, a semiconductor device 200 according to this embodiment, as an example of a capacitor, the lower electrode 115 is formed of a hemispherical grain (Hemispherical Grain), and a trench capacitor. 第1実施形態同様、半導体基板110は、内部に絶縁膜を埋め込んだSOI(Silicon On Insulator)基板であり、単結晶シリコン(Si)からなる支持基板111、シリコン酸化膜(SiO )からなる絶縁膜112、およびp型の半導体層113で構成されている。 Similarly to the first embodiment, the semiconductor substrate 110 is a SOI (Silicon On Insulator) substrate embedded inside the insulating film, a supporting substrate 111 made of single-crystal silicon (Si), silicon oxide film (SiO 2) insulation It is composed of a film 112 and the p-type semiconductor layer 113,. そして、半導体層113にトレンチ114が形成されている。 Then, trenches 114 are formed in the semiconductor layer 113. トレンチ114には、その表面に下部電極115が形成され、下部電極115上には、容量用酸化膜116を介して、上部電極117がトレンチ114に対して埋め込み形成されている。 The trench 114, a lower electrode 115 is formed on the surface, on the lower electrode 115 via a capacitor oxide layer 116, an upper electrode 117 are formed embedded against the trench 114. すなわち、トレンチ114上に形成された、対をなす上部電極117及び下部電極115と、当該電極115,117間に配置された容量用酸化膜116とによって、キャパシタが構成されている。 That is, formed on the trenches 114, the upper electrode 117 and lower electrode 115 paired and the capacitor oxide layer 116 disposed between the electrodes 115 and 117, a capacitor is formed.

ここで、容量用酸化膜116は、下部電極115の表面上に気相酸化膜として形成されたCVD酸化膜116aと、CVD酸化膜116aの形成後に、CVD酸化膜116aと下部電極115の表面との間に追加形成された熱酸化膜116bとにより構成されている。 Here, capacitor oxide layer 116, a CVD oxide film 116a formed as the gas phase oxidation film on the surface of the lower electrode 115, after the formation of the CVD oxide film 116a, and the surface of the CVD oxide film 116a and the lower electrode 115 It is composed of a thermal oxide film 116b, which is additionally formed between the. このように、本実施形態に係る半導体装置200においては、先にCVD酸化膜116aが形成され、その後熱酸化によって熱酸化膜116bが追加形成されていることを特徴とする。 Thus, in the semiconductor device 200 according to this embodiment, previously CVD oxide film 116a is formed on, then the thermal oxide film 116b by thermal oxidation is characterized in that it is additionally formed. なお、図14中に示す符号118は、逆電位が印加されたときに、下部電極115からの空乏層の広がりを防止、すなわち容量変動を防止するためのp+型の拡散領域である。 Reference numeral 118 shown in FIG. 14, when a reverse voltage is applied, preventing the spread of a depletion layer from the lower electrode 115, that is, the diffusion region of p + -type for preventing the capacity variation.

次に、このように構成される半導体装置200の製造方法について説明する。 Will be thus described method for manufacturing a composed semiconductor device 200 for. 先ず、n−型の半導体層113を有するSOI構造の半導体基板110を準備し、半導体層113のキャパシタ形成領域に、ドライエッチングにより所定深さのトレンチ114を形成する。 First, a semiconductor substrate 110 of the SOI structure having a n- type semiconductor layer 113, the capacitor formation region of the semiconductor layer 113, a trench 114 having a predetermined depth by dry etching. 上述したように、トレンチ114形成後、トレンチ114の開孔角部(肩部)および底面角部の形状は、いずれも角張っている。 As described above, after the trenches 114 formed, the opening angle of the trench 114 (shoulder) and the shape of the bottom corners is either square. そこで、本実施形態においても、粘性流動の生じる温度(例えば1000℃以上)で熱酸化を実施して犠牲酸化膜を形成し、当該犠牲酸化膜を除去することで、開孔角部および底面角部の曲率半径をより大きくする(丸みを帯びた緩やかな形状とする)ようにしている。 Therefore, also in this embodiment, by performing thermal oxidation to form a sacrificial oxide film is caused viscous flow temperature (e.g. 1000 ° C. or higher), by removing the sacrificial oxide film, the opening angle portion and a bottom surface angle part a larger radius of curvature so that (a gentle rounded).

次に、不純物をイオン注入等によって添加することにより、トレンチ115の表面に、p+型の拡散領域118を形成する。 Then, by adding an impurity by ion implantation or the like, on the surface of the trench 115 to form a p + -type diffusion region 118. そして、図15(a)に示すように、その表面上に、半球状の結晶粒(Hemispherical Grain)からなる下部電極115を、公知の製造方法(例えば不純物の添加された非晶質シリコン層を形成し、アニールすることにより凝集させて半球化する)によって、形成する。 Then, as shown in FIG. 15 (a), on its surface, a lower electrode 115 made of hemispherical grain (Hemispherical Grain), an amorphous silicon layer which is added in known production methods (e.g., impurities formed, hemispheres of by agglomeration by annealing) by forming. このように、半球状の結晶粒からなる下部電極115を構成すると、蓄積電荷量が大幅に向上するため、同じセル面積で容量を向上することができる。 Thus, when the lower electrode 115 composed of crystal grains of hemispherical, since the accumulated charge amount is significantly improved, it is possible to improve the capacity in the same cell area.

下部電極115形成後、図15(b)に示すように、CVD法(本実施形態においてはLPCVD法)を用いて、下部電極115の表面上にCVD酸化膜116aを形成する。 After the lower electrode 115 formed, as shown in FIG. 15 (b), by a CVD method (LPCVD method in this embodiment) to form the CVD oxide film 116a on the surface of the lower electrode 115. この時点で、CVD酸化膜116aの組成はストイキオメトリックな状態(化学的な量論状態)からずれており、膜中にキャリアのトラップとなるダングリングボンド(未結合手)が存在する。 At this point, the composition of the CVD oxide film 116a is offset from the stoichiometric state (chemical stoichiometric state), dangling bonds serving as carrier trap (dangling bonds) are present in the film. また、CVD酸化膜116aは緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。 Further, CVD oxide film 116a has not been densified, greater than the oxide film interface state density is formed by thermal oxidation.

CVD酸化膜116a形成後、熱酸化を実施し、図15(c)に示すように、先に形成されたCVD酸化膜116aと下部電極115表面との間に熱酸化膜116bを追加形成する。 After CVD oxide film 116a formed, thermal oxidation was performed, as shown in FIG. 15 (c), adding a thermal oxide film 116b between the previously formed CVD oxide film 116a and the lower electrode 115 surface. 本実施形態においては、酸素と水蒸気との混合気体中において、850℃にて追加熱酸化を実施した。 In the present embodiment, in a mixed gas of oxygen and water vapor was performed an additional thermal oxidation at 850 ° C.. 以上により容量用酸化膜116が形成される。 Capacitive oxide layer 116 is formed by the above.

容量用酸化膜116形成後、図14に示すように、容量用酸化膜116を介して、トレンチ114内に電極材料(例えば不純物の添加されたポリシリコン)を埋め込んで、上部電極117を形成する。 After the capacitor oxide film 116 formed, as shown in FIG. 14, through the capacitor oxide film 116, by embedding the electrode material in the trench 114 (e.g., the added polysilicon impurities) to form the upper electrode 117 . これにより、図14に示す半導体装置200が製造される。 Thus, the semiconductor device 200 shown in FIG. 14 is manufactured.

このように、本実施形態に係る容量用酸化膜116おいては、第1実施形態に示したゲート絶縁膜30と同様に、先ずCVD酸化膜116aを形成し、その後熱酸化によって熱酸化膜116bを形成する。 Thus, the capacitor oxide film 116 Oite according to this embodiment, like the gate insulating film 30 shown in the first embodiment, first forming a CVD oxide film 116a, the thermal oxide film 116b by the subsequent thermal oxidation to form. したがって、膜中の欠陥密度を小さくすることができる。 Therefore, it is possible to reduce the defect density in the film. また、CVD酸化膜116a形成後の熱酸化によって、熱酸化雰囲気中の酸素(O )又は水蒸気(H 0)が、緻密化される前のCVD酸化膜116aを介して下部電極115を構成する非晶質シリコンとCVD酸化膜116aとの界面に拡散し、Siと反応して熱酸化膜116bを追加形成することができる。 Further, formed by thermal oxidation after CVD oxide film 116a formed, oxygen in the thermal oxidation atmosphere (O 2), water vapor (H 2 0) is, the lower electrode 115 via a CVD oxide film 116a before being densified amorphous diffuse to the interface between the silicon and the CVD oxide film 116a, can be reacted with Si to add a thermal oxide film 116b for. これにより、Si−SiO 界面を、CVD酸化膜形成時よりもSi側に移動させ、容量酸化膜116を所定の膜厚とすることができる。 Thus, the Si-SiO 2 interface, than during CVD oxide film formed is moved to the Si side, it can be a capacitive oxide film 116 with a predetermined thickness. また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。 Further, the interface state density was oxidized film par by thermal oxidation, it is possible to obtain an excellent interface characteristics. さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がCVD酸化膜116a中のダングリングボンド(未結合手)と反応し、CVD酸化膜116aをストイキオメトリックな状態(化学的な量論状態)とすることができる。 Furthermore, in parallel with the above, oxygen or water vapor in the thermal oxidation atmosphere reacts with the dangling bonds in the CVD oxide film 116a (dangling bonds), a CVD oxide film 116a stoichiometric conditions (chemical it can be a stoichiometric state). すなわち、CVD酸化膜116a中のトラップを低減し、容量用酸化膜116の膜質を向上することができると同時に、容量用酸化膜116の比誘電率のばらつきを熱酸化膜と同等とすることができるので、容量の均一なキャパシタとすることができる。 That is, to reduce the traps in the CVD oxide film 116a, and at the same time it is possible to improve the quality of the capacitor oxide film 116, can be a variation in the dielectric constant of the capacitor oxide film 116 equal to the thermal oxide film since it can be a homogeneous capacitor capacity.

なお、上述した効果以外にも、第1実施形態に記載の各効果と同様乃至それに準ずる効果を期待することができる。 Incidentally, besides the above effect can be expected each effect similar to the effect equivalent to that described in the first embodiment.

また、本実施形態に示すように、下部電極115が半球状の結晶粒からなる構成においては、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。 Further, as shown in this embodiment, in a configuration in which the lower electrode 115 is formed of hemispherical grains, the thermal oxidation is performed first, to form an oxide film having a sufficient thickness for grain between portions Can not. しかしながら、上述した製造方法によれば、結晶粒間部にも十分な膜厚の116酸化膜を形成することができるので、所望の耐圧を確保することができる。 However, according to the manufacturing method described above, it is possible to form the 116 oxide film of sufficient thickness to grain during part, it is possible to ensure a desired breakdown voltage.

また、本実施形態においては、下部電極115が半球状の結晶粒からなる構成のトレンキャパシタを例にとり説明した。 Further, in the present embodiment has been described taking a configuration of train capacitor lower electrode 115 is formed of hemispherical grains as an example. しかしながら、キャパシタの構成は上記例に限定されるものではない。 However, construction of the capacitor is not limited to the above examples. 例えば、下部電極115が半球状の結晶粒からならない構成(例えば層状)であっても、同様の効果を期待することができる。 For example, even in a configuration in which the lower electrode 115 is not a hemispherical grain (e.g. lamellar), it can be expected a similar effect. また、下部電極115が、半導体層113(基板)によって構成されても良い。 The lower electrode 115 may be constituted by a semiconductor layer 113 (substrate). すなわち、半導体層113と上部電極117との間に配置された容量用酸化膜116によって、キャパシタが構成されても良い。 That is, the semiconductor layer 113 and the capacitor oxide film 116 disposed between the upper electrode 117, the capacitor may be configured. また、キャパシタはトレンチ構造に限定されるものでなく、所謂プレーナ構造のキャパシタであっても、電極間に配置される容量用酸化膜に適用することができる。 The capacitor is not limited to trench structure, even capacitor so-called planar structure can be applied to the capacitor oxide film disposed between the electrodes.

また本実施形態においては、キャパシタの容量用酸化膜に、第1実施形態に示したゲート絶縁膜30と同じ構成及び製造方法を適用する例を示した。 In the present embodiment, the oxide film capacitance of the capacitor, an example of applying the same structure and manufacturing method as the gate insulating film 30 shown in the first embodiment. しかしながら、第2実施形態、第3実施形態に示した構成及び製造方法を適用しても良い。 However, the second embodiment may be applied a configuration and a manufacturing method described in the third embodiment. それにより、各実施形態に記載の効果と同様乃至はそれに準ずる効果を期待することができる。 Thereby, through similar to the effects described in the embodiments can be expected an effect analogous thereto.

(第6の実施形態) (Sixth Embodiment)
次に、本発明の第6の実施形態を、図16及び図17に基づいて説明する。 Next, a sixth embodiment of the present invention will be described with reference to FIGS. 16 and 17. 図16は本実施形態に係る半導体装置の概略構成を示す断面図である。 Figure 16 is a sectional view showing a schematic configuration of a semiconductor device according to the present embodiment. 図17は、半導体装置のうち、主要部の製造方法を示す工程別断面図であり、(a)はCVD酸化膜形成工程、(b)は追加熱酸化工程である。 17, of the semiconductor device, a process cross-sectional views showing a manufacturing method of the main portion, is (a) the CVD oxide film forming step, (b) additional thermal oxidation process.

第6の実施形態における半導体装置及びその製造方法は、第1の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 Semiconductor device and manufacturing method thereof in the sixth embodiment, since the many portions in common with those of the first embodiment, hereinafter detailed description of the common portions is omitted and different portions will be mainly described.

本実施形態に係る半導体装置は、素子として、フローティングゲートとコントロールゲートの2層ゲート電極を含む不揮発性メモリを有しており、フローティングゲートとコントロールゲートとの間に配置されるゲート間酸化膜の膜質を向上させている。 The semiconductor device according to this embodiment, as the element has a non-volatile memory comprising a two-layer gate electrode of the floating gate and a control gate, a gate oxide film disposed between the floating gate and the control gate thereby improving the film quality. なお、このような不揮発性メモリとしては、例えばEPROM、EEPROM、フラッシュメモリ等がある。 As such a nonvolatile memory, for example EPROM, EEPROM, a flash memory or the like. 図16に示すように、本実施形態に係る半導体装置300は、フローティングゲート217が半球状の結晶粒(Hemispherical Grain)からなる不揮発性メモリを有している。 As shown in FIG. 16, the semiconductor device 300 according to this embodiment, the floating gate 217 has a nonvolatile memory composed of hemispherical grain (Hemispherical Grain). 層状構成のフローティングゲートの場合、一部分の絶縁膜(トンネル膜216、ゲート間酸化膜218)絶縁性が壊れると、例えばチャージされていたキャリアが全て抜けてしまう。 If the floating gate of a layered structure, a portion of the insulating film (tunnel film 216, gate oxide film 218) when the insulation is broken, carriers fall out all example had been charged. これに対し、半球状の結晶粒(粒間にゲート間酸化膜218を備える)からなる構成とすると、一部分の絶縁膜(トンネル膜216、ゲート間酸化膜218)の絶縁性が壊れても、当該部位のフローティングゲート217(結晶粒)のみからキャリアが抜けるだけであるので、信頼性の高いメモリとすることができる。 In contrast, when a structure consisting of hemispherical grains (comprising a gate oxide film 218 between the particle), a portion of the insulating film (tunnel film 216, gate oxide film 218) be insulating broken, since only the floating gate 217 of the portion (crystal grains) is only carrier comes off, it can be a highly reliable memory.

第1実施形態同様、半導体基板210は、内部に絶縁膜を埋め込んだSOI(Silicon On Insulator)基板であり、単結晶シリコン(Si)からなる支持基板211、シリコン酸化膜(SiO )からなる絶縁膜212、およびp型の半導体層213で構成されている。 Similarly to the first embodiment, the semiconductor substrate 210 is a SOI (Silicon On Insulator) substrate embedded inside the insulating film, a supporting substrate 211 made of single-crystal silicon (Si), silicon oxide film (SiO 2) insulation It is composed of a semiconductor layer 213 of the film 212, and the p-type. そして、半導体層213の表層部に、ソース領域であるn+型の拡散領域214と、ドレイン領域であるn+型の拡散領域215がそれぞれ選択的に形成されている。 Then, the surface portion of the semiconductor layer 213, an n + -type diffusion region 214 for the source region, n + -type diffusion region 215 is selectively formed a drain region. また、半導体層213上には、トンネル膜216を介して、上述した半球状の結晶粒からなるフローティングゲート217が形成されている。 Further, on the semiconductor layer 213 via the tunnel film 216, the floating gate 217 is formed consisting of hemispherical grains as described above. また、フローティングゲート217上には、ゲート間酸化膜218を介して、コントロールゲート219が形成されている。 Further, on the floating gate 217, through a gate oxide film 218, control gate 219 is formed.

ここで、ゲート間酸化膜218は、フローティングゲート217の表面上に気相酸化膜として形成されたCVD酸化膜218aと、CVD酸化膜218aの形成後に、CVD酸化膜218aとフローティングゲート217の表面との間に追加形成された熱酸化218bとにより構成されている。 Here, the inter-gate oxide film 218 and the CVD oxide film 218a formed as gas-phase oxide film on the surface of the floating gate 217, after formation of the CVD oxide film 218a, and the surface of the CVD oxide film 218a and the floating gate 217 It is constituted by a thermal oxidation 218b which is additionally formed between the. このように、本実施形態に係る半導体装置300においては、先にCVD酸化膜218aが形成され、その後熱酸化によって熱酸化膜218bが追加形成されていることを特徴とする。 Thus, in the semiconductor device 300 according to this embodiment, previously CVD oxide film 218a is formed on, then the thermal oxide film 218b by thermal oxidation is characterized in that it is additionally formed.

次に、このように構成される半導体装置300の製造方法について説明する。 Will be thus described method for manufacturing a composed semiconductor device 300 for. 先ず、n−型の半導体層213を有するSOI構造の半導体基板210を準備し、半導体層213の素子形成領域表面に、トンネル膜216を形成する。 First, a semiconductor substrate 210 of the SOI structure having a n- type semiconductor layer 213, the element forming region the surface of the semiconductor layer 213, a tunnel layer 216. そして、このトンネル膜216上に、CVD法(本実施形態においてはLPCVD法)を用いて、後にフローティングゲート217となる不純物の添加された非晶質シリコン層を形成する。 Then, on the tunnel film 216 by CVD (LPCVD method in the present embodiment), to form an amorphous silicon layer which is added the impurity serving as the floating gate 217 after. そして、公知の製造方法(例えば非晶質シリコン層をアニールすることにより凝集させて半球化する)によって、半球状の結晶粒からなるフローティングゲート217(ただし、パターニング前の状態)を形成する。 Then, (hemispheres of by agglomeration by annealing, for example, amorphous silicon layer) known manufacturing method by forming a floating gate 217 formed of crystal grains of hemispherical (although patterning previous state).

フローティングゲート217形成後、図17(a)に示すように、CVD法(本実施形態においてはLPCVD法)を用いて、フローティングゲート217の表面上にCVD酸化膜218aを形成する。 After the floating gate 217 formed, as shown in FIG. 17 (a), by a CVD method (LPCVD method in this embodiment) to form the CVD oxide film 218a on the surface of the floating gate 217. この時点で、CVD酸化膜218aの組成はストイキオメトリックな状態(化学的な量論状態)からずれている。 At this point, the composition of the CVD oxide film 218a is offset from the stoichiometric state (chemical stoichiometric state). すなわち、膜中にキャリアのトラップとなるダングリングボンド(未結合手)が存在する。 That is, dangling bonds serving as carrier trap (dangling bonds) are present in the film. また、CVD酸化膜218aは緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。 Further, CVD oxide film 218a has not been densified, greater than the oxide film interface state density is formed by thermal oxidation. なお、CVD酸化膜218aの形成においては、図17(a)に示すように、CVD酸化膜218aの膜厚tを、フローティングゲート217の、互いに隣接する結晶粒間の間隔d1よりも厚くすることが好ましい。 In the formation of the CVD oxide film 218a, as shown in FIG. 17 (a), the thickness t of the CVD oxide film 218a, the floating gate 217, to be thicker than the distance d1 between crystal grains adjacent to each other It is preferred. これにより、結晶粒間に確実にCVD酸化膜218a(ゲート間酸化膜218)を配置することができる。 This makes it possible to reliably place the CVD oxide film 218a (gate oxide film 218) between the crystal grains.

CVD酸化膜218a形成後、熱酸化を実施し、図17(b)に示すように、先に形成されたCVD酸化膜218aとフローティングゲート217表面との間に熱酸化膜218bを追加形成する。 After CVD oxide film 218a formed, thermal oxidation was performed, as shown in FIG. 17 (b), adding a thermal oxide film 218b between the previously formed CVD oxide film 218a and the floating gate 217 surface. 本実施形態においては、酸素と水蒸気との混合気体中において、850℃にて追加熱酸化を実施した。 In the present embodiment, in a mixed gas of oxygen and water vapor was performed an additional thermal oxidation at 850 ° C.. 以上によりゲート間酸化膜218が形成される。 Gate oxide film 218 is formed as described above.

ゲート間酸化膜218形成後、図16に示すように、ゲート間酸化膜218上に、CVD法(本実施形態においてはLPCVD法)を用いて、コントロールゲート219(ただし、パターニング前の状態)を形成する。 After gate oxide film 218 formed, as shown in FIG. 16, on the inter-gate oxide film 218 by CVD (LPCVD method in the present embodiment), a control gate 219 (provided that the patterning previous state) Form. そして、フォトリソによって、フローティングゲート217及びコントロールゲート219をパターニングする。 Then, by photolithography, patterning the floating gate 217 and control gate 219.

パターニング後、フローティングゲート217及びコントロールゲート219をマスクにしてイオン注入を行い、ソース領域及びドレイン領域である拡散領域214,215をそれぞれ形成する。 After patterning, and the floating gate 217 and control gate 219 as a mask by ion implantation, to form respectively a diffusion region 214, 215 is a source region and a drain region. これにより、図16に示す半導体装置300が製造される。 Thus, the semiconductor device 300 shown in FIG. 16 is manufactured.

このように、本実施形態に係るゲート間酸化膜218おいては、第1実施形態に示したゲート絶縁膜30と同様に、先ずCVD酸化膜218aを形成し、その後熱酸化によって熱酸化膜218bを形成する。 Thus, the inter-gate oxide film 218 Oite according to this embodiment, like the gate insulating film 30 shown in the first embodiment, first forming a CVD oxide film 218a, the thermal oxide film 218b by the subsequent thermal oxidation to form. したがって、膜中の欠陥密度を小さくすることができる。 Therefore, it is possible to reduce the defect density in the film. また、CVD酸化膜218a形成後の熱酸化によって、熱酸化雰囲気中の酸素(O )又は水蒸気(H 0)が、緻密化される前のCVD酸化膜218aを介してフローティングゲート217を構成する非晶質シリコンとCVD酸化膜218aとの界面に拡散し、Siと反応して熱酸化膜218を追加形成することができる。 Further, formed by thermal oxidation after CVD oxide film 218a formed, oxygen in the thermal oxidation atmosphere (O 2), water vapor (H 2 0) is a floating gate 217 via a CVD oxide film 218a before being densified to diffuse to the interface between the amorphous silicon and the CVD oxide film 218a, it is possible to add a thermal oxide film 218 reacts with Si. これにより、Si−SiO 界面を、CVD酸化膜形成時よりもSi側に移動させ、所定の膜厚とすることができる。 Thus, the Si-SiO 2 interface, than during CVD oxide film formed is moved to the Si side, it can be a predetermined thickness. すなわち、図17(b)に示すように、追加熱酸化によって粒間がd1からd2に広がるので、フローティングゲート217に蓄積されたキャリアが、隣接する結晶粒やコントロールゲート219に移動することを防止、すなわちキャリア保持特性を向上(経時的なメモリ状態の変動を抑制)することができる。 That is, as shown in FIG. 17 (b), preventing the so intergranular by additional thermal oxidation spreads d2 from d1, the carriers stored in the floating gate 217, moves the grain and a control gate 219 adjacent , that it is possible to improve the carrier holding characteristics (suppress variations in temporal memory state). また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。 Further, the interface state density was oxidized film par by thermal oxidation, it is possible to obtain an excellent interface characteristics.

さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がCVD酸化膜218a中のダングリングボンド(未結合手)と反応し、CVD酸化膜218aをストイキオメトリックな状態(化学的な量論状態)とすることができる。 Furthermore, in parallel with the above, oxygen or water vapor in the thermal oxidation atmosphere reacts with the dangling bonds in the CVD oxide film 218a (dangling bonds), a CVD oxide film 218a stoichiometric conditions (chemical it can be a stoichiometric state). すなわち、CVD酸化膜218a中のトラップを低減し、ゲート間酸化膜218の膜質を向上することができる。 That is, to reduce the traps in the CVD oxide film 218a, it is possible to improve the quality of the gate between the oxide film 218. したがって、書き換え時にチャージがトラップされることに起因するVt変動を熱酸化膜と同程度とすることができる。 Therefore, the Vt variation caused by the charge is trapped in the time of rewriting can be comparable with a thermal oxide film.

なお、上述した効果以外にも、第1実施形態に記載の各効果と同様乃至それに準ずる効果を期待することができる。 Incidentally, besides the above effect can be expected each effect similar to the effect equivalent to that described in the first embodiment.

また、本実施形態に示すように、フローティングゲート217が半球状の結晶粒からなる構成においては、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。 Further, as shown in this embodiment, in a configuration in which the floating gate 217 is formed of hemispherical grains, the thermal oxidation is performed first, to form an oxide film having a sufficient thickness for grain between portions Can not. しかしながら、上述した製造方法によれば、結晶粒間部にも十分な膜厚の酸化膜を形成することができる。 However, according to the manufacturing method described above, it is possible to form an oxide film of sufficient thickness to grain during unit. また、追加熱酸化によって、粒間を広げる(d1→d2)ことができるので、所望の耐圧を確保することができる。 Further, by adding thermal oxidation, it is possible extend the intergranular (d1 → d2), it is possible to ensure a desired breakdown voltage.

また、本実施形態においては、フローティングゲート217が半球状の結晶粒からなる構成の不揮発性メモリを例にとり説明した。 In the present embodiment, the floating gate 217 is taken and described as an example of non-volatile memory structure comprising hemispherical grain. しかしながら、不揮発性メモリの構成は上記例に限定されるものではない。 However, configuration of the nonvolatile memory is not limited to the above examples. 例えば、フローティングゲート217が半球状の結晶粒からならない構成(例えば層状)であっても、同様の効果を期待することができる。 For example, even in a configuration in which the floating gate 217 is not a hemispherical grain (e.g. lamellar), it can be expected a similar effect.

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。 Having described preferred embodiments of the present invention, the present invention is not in any way limited to the embodiment described above without departing from the scope and spirit of the present invention, can be implemented in various modifications.

本実施形態においては、半導体基板10,110,210として、単結晶シリコン(Si)からなる支持基板11,111,211、シリコン酸化膜(SiO )からなる絶縁膜12,112,212、およびn−型の半導体層13,113,213で構成されるSOI構造の半導体基板を適用する例を示した。 In the present embodiment, as the semiconductor substrate 10, 110, 210, a support substrate 11, 111, 211 made of single-crystal silicon (Si), an insulating film 12, 112, 212 made of a silicon oxide film (SiO 2), and n - an example of applying the semiconductor substrate of the SOI structure composed of type semiconductor layer 13,113,213. しかしながら、半導体基板10,110,210は上記例に限定されるものではない。 However, the semiconductor substrate 10, 110, 210 is not limited to the above examples.

また、本実施形態においては、主要部である酸化膜の構成及び製造方法を、ゲート絶縁膜30、容量用酸化膜116、ゲート間酸化膜218に適用する例を示した。 In the present embodiment, the configuration and manufacturing method of a main part oxide film, the gate insulating film 30, capacitor oxide layer 116, an example of applying the inter-gate oxide film 218. しかしながら、上記例に限定されるものではない。 However, the invention is not limited to the above examples. 例えば、トレンチ分離領域におけるトレンチ表面に形成される絶縁膜にも適用することができる。 For example, it can be applied to an insulating film formed on the trench surface of the trench isolation region.

第1〜第4実施形態においては、結晶欠陥が生じやすい構成例として、シリコンに対して原子半径が大きく異なるボロンが導入された、ドレイン領域であるp型の拡散領域14にトレンチ15を形成する構成を示した。 In the first to fourth embodiments, a configuration example prone crystal defects, atomic radius significantly different boron to silicon being introduced to the p-type diffusion region 14 is a drain region to form a trench 15 It shows the structure. しかしながら、ボロンに限らず、シリコンに対して原子半径の差が大きいもの(例えばアンチモン)であれば、半導体基板10内に結晶欠陥を生じやすい。 However, not limited to boron, if having a large difference in the atomic radius for silicon (e.g. antimony) susceptible to crystal defects in the semiconductor substrate 10. このような構成においても、本実施形態に示した半導体装置100及びその製造方法によれば、ゲート絶縁膜30の膜質を向上することができる。 In such a configuration, according to the semiconductor device 100 and its manufacturing method shown in this embodiment, it is possible to improve the quality of the gate insulating film 30. この点については、半導体装置200,300においても同様である。 This point is the same in the semiconductor device 200 and 300.

第1実施形態に係る半導体装置の概略構成を示す断面図である。 It is a sectional view showing a schematic configuration of a semiconductor device according to the first embodiment. トレンチ周辺の拡大図である。 It is an enlarged view of the periphery of the trench. ゲート絶縁膜の形成工程を説明するための工程別断面図であり、(a)はトレンチ形成、(b)は犠牲酸化膜形成、(c)犠牲酸化膜除去、(d)はCVD酸化膜形成、(e)は熱酸化膜形成を示す図である。 A process cross-sectional views illustrating the process of forming the gate insulating film, (a) shows the trench formation, (b) the sacrificial oxide film formation, (c) the sacrificial oxide film is removed, (d) the CVD oxide film formed , (e) is a diagram showing a thermal oxide film formation. ゲート絶縁膜形成後の工程別断面図であり、(a)はゲート電極形成工程。 A process sectional views after the gate insulating film formation, (a) shows the step of forming a gate electrode. (b)は拡散領域形成工程を示している。 (B) shows the diffusion region forming step. トレンチ分離領域からの距離と結晶欠陥との関係を示す図である。 Is a graph showing the relationship between the distance and the crystal defects from the trench isolation region. ゲート絶縁膜の耐圧のワイブル分布を示す図である。 It is a diagram illustrating the Weibull distribution of the breakdown voltage of the gate insulating film. 熱酸化による追加酸化とBモード不良の発生率との関係を示す図である。 Is a diagram showing the relationship between the additional oxidation and B-mode failure of incidence by thermal oxidation. ゲート絶縁膜の界面準位密度を示す図である。 Is a diagram showing the interface state density between the gate insulating film. ゲート絶縁膜の膜厚を示す図である。 It is a diagram showing the thickness of the gate insulating film. 第2実施形態に係る半導体装置において、ゲート絶縁膜の形成工程を示す工程別断面図であり、(a)はトレンチ形成、(b)はCVD酸化膜形成、(c)は熱酸化膜形成を示す図である。 In the semiconductor device according to the second embodiment, a cross-sectional views illustrating process steps in a process of forming the gate insulating film, (a) shows a trench formation, (b) the CVD oxide film formation, (c) the thermal oxide film formed It illustrates. 第3実施形態に係る半導体装置において、ゲート絶縁膜の形成工程の一部を示す概略断面図である。 In the semiconductor device according to the third embodiment, a schematic sectional view showing a part of the step of forming the gate insulating film. 面取りの効果を示す図であり、(a)は面取り量Xを説明する図、(b)は面取り量Xと電界強度比(開孔角部/平坦部)との関係を示す図である。 Is a diagram showing the effect of chamfering a diagram showing the relationship between (a) figure for explaining a chamfering amount X is (b) the chamfering amount X and the electric field strength ratio (aperture corners / flat portion). 第4実施形態に係るゲート絶縁膜の概略構成を示す図であり、(a)はトレンチ開孔角部の拡大断面図、(b)は(a)のA−A'断面における組成を示す模式図である。 Is a diagram showing a schematic configuration of a gate insulating film of the fourth embodiment, (a) shows the enlarged sectional view of a trench opening angle section, (b) is a schematic showing the composition of A-A 'cross section of the (a) it is a diagram. 第5実施形態に係る半導体装置の概略構成を示す断面図である。 It is a sectional view showing a schematic configuration of a semiconductor device according to a fifth embodiment. 半導体装置のうち、主要部の製造方法を示す工程別断面図であり、(a)は下部電極形成工程、(b)はCVD酸化膜形成工程、(c)は追加熱酸化工程である。 Of the semiconductor device, a process cross-sectional views showing a manufacturing method of the main portion, is (a) a lower electrode forming step, (b) the CVD oxide film formation step, (c) additional thermal oxidation process. 第6実施形態に係る半導体装置の概略構成を示す断面図である。 It is a sectional view showing a schematic configuration of a semiconductor device according to a sixth embodiment. 半導体装置のうち、主要部の製造方法を示す工程別断面図であり、(a)はCVD酸化膜形成工程、(b)は追加熱酸化工程である。 Of the semiconductor device, a process cross-sectional views showing a manufacturing method of the main portion, is (a) the CVD oxide film forming step, (b) additional thermal oxidation process.

符号の説明 DESCRIPTION OF SYMBOLS

10,110,210・・・半導体基板13,113,213・・・半導体層15,114・・・トレンチ30・・・ゲート絶縁膜31,116a,218a・・・CVD酸化膜(気相酸化膜) 10, 110, 210 ... semiconductor substrate 13,113,213 ... semiconductor layer 15,114 ... trench 30 ... gate insulating film 31,116a, 218a ··· CVD oxide film (gas-phase oxidation film )
32,116b、218b・・・熱酸化膜115・・・下部電極116・・・容量用酸化膜217・・・フローティングゲート218・・・ゲート間酸化膜100,200,300・・・半導体装置 32,116b, 218b ··· thermal oxide film 115 ... lower electrode 116 ... capacitor oxide film 217 ... floating gates 218 ... gate oxide film 100, 200, 300 ... semiconductor device

Claims (48)

  1. 半導体基板上に、気相成長法により気相酸化膜を形成する気相酸化工程と、 On a semiconductor substrate, and the gas-phase oxidation process of forming a vapor-phase oxidation film by vapor deposition,
    前記気相酸化工程後、前記気相酸化膜の形成部位を熱酸化する追加熱酸化工程を備えることを特徴とする半導体装置の製造方法。 The rear gas phase oxidation process, a method of manufacturing a semiconductor device, characterized in that it comprises an additional thermal oxidation step of forming portions of the gas-phase oxidation film is thermally oxidized.
  2. 前記半導体基板は、埋め込み酸化膜を有するSOI構造半導体基板であることを特徴とする請求項1に記載の半導体装置の製造方法。 The semiconductor substrate manufacturing method of a semiconductor device according to claim 1, characterized in that the SOI structure semiconductor substrate having a buried oxide film.
  3. 前記気相酸化工程において、ボロン又はアンチモンを不純物とする導電型領域を含む前記半導体基板の部位に、前記気相酸化膜を形成することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 In the vapor phase oxidation process, a semiconductor according boron or antimony at the site of the semiconductor substrate including the conductive region to impurities in claim 1 or claim 2, characterized in that to form the gas-phase oxidation film manufacturing method of the device.
  4. MOS構造のゲートを有することを特徴とする請求項1〜3いずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 1 to 3, wherein a gate of the MOS structure.
  5. 前記追加熱酸化工程において、熱酸化により追加形成される酸化膜厚を、1nm以上12nm以下の範囲内とすることを特徴とする請求項4に記載の半導体装置の製造方法。 In the additional thermal oxidation process, the oxide film thickness which is additionally formed by thermal oxidation, a method of manufacturing a semiconductor device according to claim 4, characterized in that in the range of 1nm or 12nm or less.
  6. 前記気相酸化工程の前工程として、前記半導体基板にトレンチを形成するトレンチ形成工程を備え、 As pre-process for the vapor phase oxidation process, comprising a trench forming step of forming a trench in said semiconductor substrate,
    前記気相酸化工程において、前記トレンチの表面に前記気相酸化膜を形成することを特徴とする請求項4又は請求項5に記載の半導体装置の製造方法。 In the vapor phase oxidation process, a method of manufacturing a semiconductor device according to claim 4 or claim 5, characterized in that to form the gas-phase oxidation film on the surface of the trench.
  7. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項6に記載の半導体装置の製造方法。 The trench method of manufacturing a semiconductor device according to claim 6, characterized in that a trench for gate electrode.
  8. 前記追加熱酸化工程において、熱酸化とともに、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすることを特徴とする請求項6又は請求項7に記載の半導体装置の製造方法。 In the additional thermal oxidation step, the thermal oxidation method of manufacturing a semiconductor device according to claim 6 or claim 7, characterized in that greater than at the trench forming the curvature radius of at least the opening angle of the trench .
  9. 前記トレンチ形成工程と前記気相酸化工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項6又は請求項7に記載の半導体装置の製造方法。 Between the trench forming step and the gas phase oxidation process, according to claim 6 or claim, characterized in that it comprises a song maximization step to increase at least the curvature radius of the opening angle portion than at the trench formation of the trench the method of manufacturing a semiconductor device according to claim 7.
  10. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項9に記載の半導体装置の製造方法。 The song Dahua step includes a sacrificial oxidation to form a sacrificial oxide film on the trench surface by thermal oxidation, the semiconductor device according to claim 9, characterized in that it comprises a removing step of removing the sacrificial oxide film Production method.
  11. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項9又は請求項10に記載の半導体装置の製造方法。 The song Dahua The method for manufacturing a semiconductor device according to claim 9 or claim 10 by isotropic etching, characterized in that it comprises a chamfering step of chamfering the opening corners.
  12. 前記面取り工程において、前記半導体基板の平面方向における面取り量を50nm以上とすることを特徴とする請求項11に記載の半導体装置の製造方法。 In the chamfering step, a method of manufacturing a semiconductor device according to claim 11, characterized in that the chamfering amount 50nm or more in the plane direction of the semiconductor substrate.
  13. 一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有し、 Has a capacitor formed by interposing a capacitor oxide film as a dielectric between a pair of electrodes,
    前記容量用酸化膜を前記気相酸化工程と前記追加熱酸化工程によって形成することを特徴とする請求項1〜3いずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that to form the capacitor oxide film by the additional thermal oxidation step and the gas phase oxidation process.
  14. 前記気相酸化工程の前工程として、半球状の結晶粒からなる一方の前記電極である下部電極を形成する下部電極形成工程を備え、 As pre-process for the vapor phase oxidation process, comprising a lower electrode forming step of forming a lower electrode which is one the electrodes consisting of crystal grains of hemispherical,
    前記追加熱酸化工程の後工程として、他方の前記電極である上部電極を形成する上部電極形成工程を備えることを特徴とする請求項13に記載の半導体装置の製造方法。 Wherein as a step after the additional thermal oxidation step, a method of manufacturing a semiconductor device according to claim 13, characterized in that it comprises an upper electrode forming step of forming an upper electrode is the other of said electrodes.
  15. 前記キャパシタはトレンチ構造のキャパシタであり、 The capacitor is a capacitor having a trench structure,
    前記気相酸化工程の前工程として、前記半導体基板に前記キャパシタのトレンチを形成するトレンチ形成工程を備え、 As pre-process for the vapor phase oxidation process, comprising a trench forming step of forming a trench of the capacitor to the semiconductor substrate,
    前記気相酸化工程において、前記トレンチの表面に前記気相酸化膜を形成することを特徴とする請求項13又は請求項14に記載の半導体装置の製造方法。 In the vapor phase oxidation process, a method of manufacturing a semiconductor device according to claim 13 or claim 14, characterized in that to form the gas-phase oxidation film on the surface of the trench.
  16. 前記追加熱酸化工程において、熱酸化とともに、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすることを特徴とする請求項15に記載の半導体装置の製造方法。 In the additional thermal oxidation step, the thermal oxidation method of manufacturing a semiconductor device according to claim 15, characterized in that larger than when the trenches form a radius of curvature of at least the opening angle of the trench.
  17. 前記トレンチ形成工程と前記気相酸化工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項15に記載の半導体装置の製造方法。 According to claim 15, wherein during the trench forming step and the gas phase oxidation process, comprising: a song maximization step to increase at least the curvature radius of the opening angle portion than at the trench formation of the trench the method of manufacturing a semiconductor device.
  18. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項17に記載の半導体装置の製造方法。 The song Dahua step includes a sacrificial oxidation to form a sacrificial oxide film on the trench surface by thermal oxidation, the semiconductor device according to claim 17, characterized in that it comprises a removing step of removing the sacrificial oxide film Production method.
  19. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項17又は請求項18に記載の半導体装置の製造方法。 The song Dahua The method for manufacturing a semiconductor device according to claim 17 or claim 18 by isotropic etching, characterized in that it comprises a chamfering step of chamfering the opening corners.
  20. フローティングゲートとコントロールゲートの2層ゲート電極を含む不揮発性メモリを有し、 Has a non-volatile memory comprising a two-layer gate electrode of the floating gate and a control gate,
    前記フローティングゲートと前記コントロールゲートとの間に配置されるゲート間酸化膜を、前記気相酸化工程と前記追加熱酸化工程によって形成することを特徴とする請求項1〜3いずれか1項に記載の半導体装置の製造方法。 According to claim 1 any one of the inter-gate oxide layer disposed, and forming by the additional thermal oxidation step and the gas phase oxidation process between the floating gate and the control gate the method of manufacturing a semiconductor device.
  21. 前記気相酸化工程の前工程として、半球状の結晶粒からなる前記フローティングゲートを形成するフローティングゲート形成工程を備え、 As pre-process for the vapor phase oxidation process, comprising a floating gate forming step of forming the floating gate consisting of crystal grains of hemispherical,
    前記追加熱酸化工程の後工程として、前記コントロールゲートを形成するコントロールゲート形成工程を備えることを特徴とする請求項20に記載の半導体装置の製造方法。 As a step after the additional thermal oxidation process, a method of manufacturing a semiconductor device according to claim 20, characterized in that it comprises a control gate formation step of forming the control gate.
  22. 前記気相酸化工程において、前記気相酸化膜の膜厚を、互いに隣接する前記結晶粒間の間隔よりも厚くすることを特徴とする請求項21に記載の半導体装置の製造方法。 In the vapor phase oxidation process, a method of manufacturing a semiconductor device according to claim 21, the thickness of the gas-phase oxidation film, characterized by thicker than the distance between the crystal grains adjacent to each other.
  23. MOS構造のゲートを有する半導体装置の製造方法であって、 A method of manufacturing a semiconductor device having a gate of the MOS structure,
    半導体基板上に酸化膜を形成する酸化膜形成工程と、 An oxide film forming step of forming an oxide film on a semiconductor substrate,
    前記酸化膜上に、前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を形成する窒素含有膜形成工程とを備えることを特徴とする半導体装置の製造方法。 On the oxide film, manufacturing a semiconductor device characterized by comprising a nitrogen-containing film forming step of forming a nitrogen-containing layer comprising the region in which the nitrogen concentration in a direction away from the interface between the oxide film is increased continuously Method.
  24. 前記窒素含有膜形成工程においてCVD法を適用し、 Applying the CVD method in the nitrogen-containing film-forming step,
    前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させることを特徴とする請求項23に記載の半導体装置の製造方法。 Wherein as the nitrogen concentration in a direction away from the interface between the oxide film increases continuously, a method of manufacturing a semiconductor device according to claim 23, characterized in that to vary over time the gas composition.
  25. 前記酸化膜形成工程の前工程として、前記半導体基板にトレンチを形成するトレンチ形成工程を備え、 As pre-process of the oxide film forming step includes a trench forming step of forming a trench in said semiconductor substrate,
    前記酸化膜形成工程において、前記トレンチの表面に前記酸化膜を形成することを特徴とする請求項24又は請求項25に記載の半導体装置の製造方法。 In the oxide film forming step, a method of manufacturing a semiconductor device according to claim 24 or claim 25, wherein the forming the oxide film on the surface of the trench.
  26. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項25に記載の半導体装置の製造方法。 The trench method of manufacturing a semiconductor device according to claim 25 which is a trench for gate electrode.
  27. 前記トレンチ形成工程と前記酸化膜形成工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項25又は請求項26に記載の半導体装置の製造方法。 Between the trench forming step and the oxide film forming step, according to claim 25 or claim, characterized in that it comprises a song maximization step to increase at least the curvature radius of the opening angle portion than at the trench formation of the trench the method of manufacturing a semiconductor device according to claim 26.
  28. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項27に記載の半導体装置の製造方法。 The song Dahua step includes a sacrificial oxidation to form a sacrificial oxide film on the trench surface by thermal oxidation, the semiconductor device according to claim 27, characterized in that it comprises a removing step of removing the sacrificial oxide film Production method.
  29. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項27又は請求項28に記載の半導体装置の製造方法。 The song Dahua The method for manufacturing a semiconductor device according to claim 27 or claim 28 by isotropic etching, characterized in that it comprises a chamfering step of chamfering the opening corners.
  30. 前記面取り工程において、前記半導体基板の平面方向における面取り量を50nm以上とすることを特徴とする請求項29に記載の半導体装置の製造方法。 In the chamfering step, a method of manufacturing a semiconductor device according to claim 29, characterized in that the chamfering amount 50nm or more in the plane direction of the semiconductor substrate.
  31. 半導体基板上に形成された気相酸化膜と、 A gas-phase oxide film formed on a semiconductor substrate,
    前記気相酸化膜の形成後に、前記気相酸化膜と前記半導体基板との間に追加形成された熱酸化膜を有することを特徴とする半導体装置。 Wherein a has a thermal oxide film additionally formed between after the formation of the gas-phase oxidation film and the vapor-phase oxidation film and the semiconductor substrate.
  32. 前記半導体基板は、埋め込み酸化膜を有するSOI構造半導体基板であることを特徴とする請求項30に記載の半導体装置。 The semiconductor substrate, a semiconductor device according to claim 30, characterized in that the SOI structure semiconductor substrate having a buried oxide film.
  33. 前記半導体基板は、ボロン又はアンチモンを不純物とする導電型領域を有し、 The semiconductor substrate has a conductivity type region to the boron or antimony impurities,
    前記導電型領域上に前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項31又は請求項32に記載の半導体装置。 The semiconductor device according to claim 31 or claim 32, characterized in that the formation of the gas-phase oxidation film and the thermal oxide layer on the conductive type region.
  34. MOS構造のゲートを有することを特徴とする請求項31〜33いずれか1項に記載の半導体装置。 The semiconductor device according to any one of claims 31 to 33, characterized in that it comprises a gate of the MOS structure.
  35. 前記熱酸化膜の酸化膜厚を、1nm以上12nm以下の範囲内としたことを特徴とする請求項34に記載の半導体装置。 The semiconductor device according to claim 34, characterized in that the oxide film thickness of the thermal oxide film was in the range of 1nm or 12nm or less.
  36. 前記半導体基板はトレンチを有し、 The semiconductor substrate has a trench,
    前記トレンチの表面に、前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項34又は請求項35に記載の半導体装置。 On the surface of the trench, the semiconductor device according to claim 34 or claim 35, characterized in that the formation of the gas-phase oxidation film and the thermal oxide layer.
  37. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項36に記載の半導体装置。 The trench, the semiconductor device according to claim 36, characterized in that a trench for gate electrode.
  38. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項36又は請求項37に記載の半導体装置。 At least an opening angle portion, the semiconductor device according to claim 36 or claim 37, characterized in that it has a gentle rounded shape of the trench.
  39. 一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有し、 Has a capacitor formed by interposing a capacitor oxide film as a dielectric between a pair of electrodes,
    前記容量用酸化膜が、前記気相酸化膜と前記熱酸化膜からなることを特徴とする請求項31〜33いずれか1項に記載の半導体装置。 The capacitor oxide film, a semiconductor device according to any one of claims 31 to 33, characterized in that it consists of the thermal oxide film and the vapor-phase oxidation film.
  40. 前記一対の電極は、上部電極と下部電極からなり、 Said pair of electrodes consists of the upper and lower electrodes,
    前記下部電極が、半球状の結晶粒からなることを特徴とする請求項39に記載の半導体装置。 The semiconductor device of claim 39 wherein the lower electrode is characterized in that it consists of crystal grains of hemispherical.
  41. 前記キャパシタはトレンチ構造のキャパシタであり、 The capacitor is a capacitor having a trench structure,
    前記トレンチの表面に、前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項39又は請求項40に記載の半導体装置。 On the surface of the trench, the semiconductor device according to claim 39 or claim 40, characterized in that the formation of the gas-phase oxidation film and the thermal oxide layer.
  42. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項41に記載の半導体装置。 At least an opening angle portion, the semiconductor device according to claim 41, characterized in that it has a gentle rounded shape of the trench.
  43. フローティングゲートとコントロールゲートの2層ゲート電極を含む不揮発性メモリを有し、 Has a non-volatile memory comprising a two-layer gate electrode of the floating gate and a control gate,
    前記フローティングゲートと前記コントロールゲートとの間に配置されるゲート間酸化膜が、前記気相酸化膜と前記熱酸化膜からなることを特徴とする請求項31〜33いずれか1項に記載の半導体装置。 The gate oxide film disposed between the floating gate and the control gate, a semiconductor according to any one of claims 31 to 33, characterized in that it consists of the thermal oxide film and the vapor-phase oxidation film apparatus.
  44. 前記フローティングゲートが、半球状の結晶粒からなることを特徴とする請求項43に記載の半導体装置。 The semiconductor device of claim 43 wherein the floating gate, characterized in that it consists of crystal grains of hemispherical.
  45. MOS構造のゲートを有する半導体装置であって、 A semiconductor device having a gate of the MOS structure,
    半導体基板上に形成された酸化膜と、 An oxide film formed on a semiconductor substrate,
    前記酸化膜上に形成され、前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を有することを特徴とする半導体装置。 Wherein formed on the oxide film, a semiconductor device characterized by having a nitrogen-containing layer comprising the region in which the nitrogen concentration in a direction away from the interface between the oxide film is increased continuously.
  46. 前記半導体基板はトレンチを有し、 The semiconductor substrate has a trench,
    前記トレンチの表面に、前記酸化膜及び前記窒素含有膜を積層したことを特徴とする請求項45に記載の半導体装置。 The semiconductor device according to claim 45, characterized in that the surface of the trench, by laminating the oxide film and the nitrogen-containing film.
  47. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項46に記載の半導体装置。 The trench, the semiconductor device according to claim 46, characterized in that a trench for gate electrode.
  48. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項46又は請求項47に記載の半導体装置。 The semiconductor device according to at least opening angle section, in claim 46 or claim 47, characterized in that it has a gentle rounded shape of the trench.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016783A (en) * 2007-06-08 2009-01-22 Nissan Motor Co Ltd Method of manufacturing semiconductor device
CN102468135A (en) * 2010-11-18 2012-05-23 北大方正集团有限公司 Chip planarization process
JP2012532450A (en) * 2009-06-30 2012-12-13 サンディスク スリーディー,エルエルシー Crosspoint type nonvolatile memory device and a manufacturing method thereof comprises a plurality of posts with rounded corners
KR101452091B1 (en) * 2013-02-26 2014-10-16 삼성전기주식회사 Power semiconductor device and fabricating of the same
EP2674980A4 (en) * 2011-02-08 2017-01-25 Toyota Jidosha Kabushiki Kaisha Lateral-type semiconductor device and method for manufacturing same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0732204B2 (en) * 1984-05-21 1995-04-10 株式会社日立製作所 Method of manufacturing a nonvolatile semiconductor memory device
JPH1197681A (en) * 1997-09-17 1999-04-09 Toshiba Corp High break down voltage resistance semiconductor device
JP2001053251A (en) * 1999-08-09 2001-02-23 Nec Kyushu Ltd Manufacture of semiconductor device
JP2001135824A (en) * 1999-11-05 2001-05-18 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
JP2002313806A (en) * 2001-04-17 2002-10-25 Seiko Epson Corp Manufacturing method of thin film transistor, semiconductor device and electric optical device
JP2003069010A (en) * 2001-08-24 2003-03-07 Sharp Corp Semiconductor device and method of manufacturing the same
JP2003124233A (en) * 2002-08-05 2003-04-25 Hitachi Ltd Method for manufacturing semiconductor device
JP2003229571A (en) * 1994-02-04 2003-08-15 Mitsubishi Electric Corp Semiconductor device
JP2004111663A (en) * 2002-09-19 2004-04-08 Sanyo Electric Co Ltd Insulated gate semiconductor device and its manufacturing method
JP2004158860A (en) * 2002-11-05 2004-06-03 St Microelectronics Sa Integrated memory circuit

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0732204B2 (en) * 1984-05-21 1995-04-10 株式会社日立製作所 Method of manufacturing a nonvolatile semiconductor memory device
JP2003229571A (en) * 1994-02-04 2003-08-15 Mitsubishi Electric Corp Semiconductor device
JPH1197681A (en) * 1997-09-17 1999-04-09 Toshiba Corp High break down voltage resistance semiconductor device
JP2001053251A (en) * 1999-08-09 2001-02-23 Nec Kyushu Ltd Manufacture of semiconductor device
JP2001135824A (en) * 1999-11-05 2001-05-18 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
JP2002313806A (en) * 2001-04-17 2002-10-25 Seiko Epson Corp Manufacturing method of thin film transistor, semiconductor device and electric optical device
JP2003069010A (en) * 2001-08-24 2003-03-07 Sharp Corp Semiconductor device and method of manufacturing the same
JP2003124233A (en) * 2002-08-05 2003-04-25 Hitachi Ltd Method for manufacturing semiconductor device
JP2004111663A (en) * 2002-09-19 2004-04-08 Sanyo Electric Co Ltd Insulated gate semiconductor device and its manufacturing method
JP2004158860A (en) * 2002-11-05 2004-06-03 St Microelectronics Sa Integrated memory circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016783A (en) * 2007-06-08 2009-01-22 Nissan Motor Co Ltd Method of manufacturing semiconductor device
JP2012532450A (en) * 2009-06-30 2012-12-13 サンディスク スリーディー,エルエルシー Crosspoint type nonvolatile memory device and a manufacturing method thereof comprises a plurality of posts with rounded corners
CN102468135A (en) * 2010-11-18 2012-05-23 北大方正集团有限公司 Chip planarization process
CN102468135B (en) 2010-11-18 2013-12-25 北大方正集团有限公司 Chip planarization process
EP2674980A4 (en) * 2011-02-08 2017-01-25 Toyota Jidosha Kabushiki Kaisha Lateral-type semiconductor device and method for manufacturing same
KR101452091B1 (en) * 2013-02-26 2014-10-16 삼성전기주식회사 Power semiconductor device and fabricating of the same
US9356116B2 (en) 2013-02-26 2016-05-31 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device and method of fabricating the same

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