JP2007108245A - Electrooptical device and its driving method, image processing circuit and method, and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the total capacity of a first memory 531 or second memory 532. <P>SOLUTION: The memory 531 stores the high-order 5 bits of image data Cd in which gray scales of respective pixels are specified with 10 bits, and the stored 5-bit image data are read out in a period which is 1 field later and in which the image data Cd are not input. The second memory 532, after storing 5-bit image data read out of the first memory 531, reads the stored 5-bit data as image data Pd in accordance with the image data Cd. A look-up table 536 corrects the image data Cd with the image data Pd and outputs the corrected image data as image data dn1. To the image data read out of the first memory 531, 5 all-"0" bits are added and the resulting data are output as image data dn2. The image data dn1 and dn2 are selected alternately by a selector 528 and converted into a data signal Vid, which is written to pixels corresponding to the image data. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、供給された画像データにしたがって表示を行う電気光学装置、その駆動方法および画像処理回路、画像処理方法、ならびに電子機器に関する。   The present invention relates to an electro-optical device that performs display according to supplied image data, a driving method thereof, an image processing circuit, an image processing method, and an electronic apparatus.

電気光学物質として、液晶を用いた電気光学装置では、液晶の応答性が低いことから、特に動画の表示特性低下がする、という問題が発生する。具体的には、表示された画像に残像感が現れたり、移動するカーソルが消失したりするなどの問題が発生している。このため、1フレームを複数フィールドに分割するとともに、前フレームから現行フレームにかけて階調変化があったとき、現行フレームの最初のフィールドにおいて画素に対し、現行フレームで指定される階調よりも、階調変化方向に過剰に振った階調相当電圧を印加する、いわゆるオーバードライブと呼ばれる技術が提案されている(特許文献1参照)。
特開2002−132224号公報
An electro-optical device using a liquid crystal as an electro-optical material has a problem that a display characteristic of a moving image is deteriorated in particular because the response of the liquid crystal is low. Specifically, problems such as a feeling of afterimage appearing in the displayed image and a moving cursor disappearing have occurred. For this reason, one frame is divided into a plurality of fields, and when there is a change in gradation from the previous frame to the current frame, the gradation in the first field of the current frame is greater than the gradation specified in the current frame. A technique called so-called overdrive has been proposed that applies a gradation-equivalent voltage that is excessively swung in the tone change direction (see Patent Document 1).
JP 2002-132224 A

しかしながら、上記オーバードライブ駆動では、階調変化をみるために、1フレーム分の画像データを記憶する必要があるので、電気光学装置における全体構成の簡略化、低コスト化の阻害要因になり得る。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、供給された画像データをメモリに一旦記憶し、読み出して表示を行う構成において、構成の簡易化を図った電気光学装置、その駆動方法および画像処理回路、画像処理方法、ならびに電子機器を提供することにある。
However, in the overdrive driving, since it is necessary to store image data for one frame in order to see the gradation change, it can be an obstacle to simplification of the overall configuration and cost reduction in the electro-optical device.
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide an electro-optical device that simplifies the configuration in which the supplied image data is temporarily stored in a memory, read, and displayed. An apparatus, a driving method thereof, an image processing circuit, an image processing method, and an electronic apparatus are provided.

上記課題を解決するために、本発明は、複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、入力された画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを記憶した後、記憶したnビットの画像データを所定期間経過後に読み出す第1メモリと、前記第1メモリから読み出されたnビットの画像データの上位p(pは、n≧pを満たす正整数)ビットを記憶した後、記憶したpビットの画像データを、前記mビットの画像データの入力に合わせて読み出す第2メモリと、前記入力されたmビットの画像データを、前記第2メモリから読み出されたpビットの画像データで補正する補正回路と、前記第1メモリから読み出されたnビットの画像データに、下位(m−n)ビットを付加する付加回路と、前記mビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第1メモリから前記nビットの画像データが読み出されるとき、前記付加回路によって(m−n)ビットが付加された画像データを選択するセレクタと、前記複数の走査線のうち、前記セレクタによって選択された画像データに対応する走査線を選択する走査線駆動回路と、前記セレクタによって選択された画像データに基づくデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とする。本発明によれば、第1および第2メモリに要する記憶容量の総和を、1フレーム分の画像データよりも少なく抑えることができるので、構成の簡易化による低コスト化を図ることが可能となる。   In order to solve the above problems, the present invention provides a data signal provided corresponding to the intersection of a plurality of scanning lines and a plurality of data lines, and supplied to the data lines when the scanning lines are selected. And the input image data, the image data specifying the gradation of each pixel with m bits, and the upper n (m and n are positive values satisfying m> n) A first memory that stores (n) bits and then reads the stored n-bit image data after a predetermined period of time, and a higher order p (p is n ≧ p) of the n-bit image data read from the first memory. A second integer memory that reads out the stored p-bit image data in accordance with the input of the m-bit image data and stores the input m-bit image data. P read from 2 memories A correction circuit for correcting the image data of the network, an additional circuit for adding lower (mn) bits to the n-bit image data read from the first memory, and the m-bit image data. When the image data corrected by the correction circuit is selected, when the n-bit image data is read from the first memory, the image data to which (mn) bits are added by the additional circuit A selector for selecting, a scanning line driving circuit for selecting a scanning line corresponding to the image data selected by the selector among the plurality of scanning lines, and a data signal based on the image data selected by the selector, And a data line driving circuit for supplying a data line corresponding to the selected image data. According to the present invention, the sum of the storage capacities required for the first and second memories can be suppressed to be less than that of image data for one frame, so that the cost can be reduced by simplifying the configuration. .

本発明において、前記付加回路は、前記第1メモリから読み出されたnビットの画像データに付加するビットを、すべて0または1とする構成としても良い。この構成において、前記付加回路は、前記付加するビットを所定の周期で交互に切り替えることが好ましい。特に、前記付加回路は、前記第1メモリから読み出される画像データが1行分読み出される毎に、かつ、同一画素の画像データについて1フレーム毎に、前記する付加ビットを交互に切り替えることが望ましい。   In the present invention, the additional circuit may be configured such that all the bits added to the n-bit image data read from the first memory are 0 or 1. In this configuration, it is preferable that the additional circuit switches the added bits alternately at a predetermined cycle. In particular, it is desirable that the additional circuit alternately switches the additional bits every time image data read from the first memory is read for one row and for each frame of image data of the same pixel.

また、本発明は、複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素を有し、1フレームを第1および第2フィールドに分割して、前記画素を駆動する電気光学装置であって、1フレームにわたって入力した画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを記憶した後、記憶したnビットの画像データを、1フィールド経過後であって前記mビットの画像データが入力されていない期間に読み出す第1メモリと、前記第1メモリから読み出されたnビットの画像データの上位p(pは、n≧pを満たす正整数)ビットを記憶した後、記憶したpビットの画像データを、前記mビットの画像データの入力に合わせて読み出す第2メモリと、前記入力されたmビットの画像データで指定される階調を、前記第2メモリから読み出されたpビットの画像データで補正する補正回路と、前記第1メモリから読み出されたnビットの画像データに、下位(m−n)ビットを付加する付加回路と、前記mビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第1メモリから前記nビットの画像データが読み出されるとき、前記付加回路によって(m−n)ビットが付加された画像データを選択するセレクタと、入力されたmビットの画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか一方極性の電圧に変換する一方、(m−n)ビットが付加された画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか他方極性の電圧に変換して、それぞれデータ信号として出力する変換器と、前記変換器によって変換されたデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とする。
ここで、前記付加回路は、前記第1メモリから読み出されたnビットの画像データに付加する(m−n)ビットをすべて0または1に、前記第1メモリから読み出される画像データが1行分読み出される毎に、かつ、同一画素の画像データについて1フレーム毎に交互に切り替える構成が望ましい。
なお、本発明は、電気光学装置だけでなく、電気光学装置の駆動方法としても、さらには、画像処理回路や、画像処理方法、当該電気光学装置を有する電子機器としても概念することができる。
Further, the present invention is provided corresponding to the intersection of a plurality of scanning lines and a plurality of data lines, and when the scanning line is selected, a level corresponding to a voltage of a data signal supplied to the data line. An electro-optical device that drives a pixel by dividing one frame into first and second fields and includes image data input over one frame, the pixel of each pixel After storing the upper n (m, n is a positive integer satisfying m> n) bits among the image data specifying the key in m bits, the stored n-bit image data is stored after one field has elapsed. A first memory to be read during a period in which the m-bit image data is not input, and upper p (p is a positive integer satisfying n ≧ p) bits of the n-bit image data read from the first memory. Remembered, remembered A second memory that reads out bit image data in accordance with the input of the m-bit image data, and a gradation that is specified by the input m-bit image data is read from the second memory. A correction circuit for correcting with bit image data, an additional circuit for adding lower (mn) bits to the n-bit image data read from the first memory, and the m-bit image data are input. When the n-bit image data is read from the first memory, the image data with (mn) bits added by the additional circuit is selected. When the selector to be selected and the input m-bit image data are selected, the selected image data is positive or negative with reference to a predetermined potential. On the other hand, when image data to which the (mn) bit is added while being converted to a voltage having one polarity, the selected image data is either positive or negative with reference to a predetermined potential. A converter that converts the voltage to the other polarity and outputs the data signal as a data signal; a data line driving circuit that supplies the data signal converted by the converter to a data line corresponding to the selected image data; It is characterized by comprising.
Here, the additional circuit sets all (mn) bits to be added to the n-bit image data read from the first memory to 0 or 1, and the image data read from the first memory is one row. It is desirable that the image data of the same pixel is alternately switched for every frame every time it is read out.
The present invention can be conceptualized not only as an electro-optical device but also as a driving method of the electro-optical device, and further as an image processing circuit, an image processing method, and an electronic apparatus having the electro-optical device.

以下、本発明の実施の形態について図面を参照して説明する。図1は、本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置10は、データ処理回路50、タイミング制御回路60、表示領域100、走査線駆動回路130、サンプリング信号出力回路140およびサンプリングスイッチ150等を含む。
このうち、表示領域100では、480行の走査線112が行(X)方向に延在するように、また、640列のデータ線114が列(Y)方向に延在するように、それぞれ設けられている。画素110は、480行の走査線112と640列のデータ線114との交差に対応して、それぞれ配列している。したがって、本実施形態では、画素110が縦480行×横640列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration of an electro-optical device according to an embodiment of the invention.
As shown in this figure, the electro-optical device 10 includes a data processing circuit 50, a timing control circuit 60, a display area 100, a scanning line driving circuit 130, a sampling signal output circuit 140, a sampling switch 150, and the like.
Among these, in the display area 100, 480 rows of scanning lines 112 are provided so as to extend in the row (X) direction, and 640 columns of data lines 114 are provided so as to extend in the column (Y) direction. It has been. The pixels 110 are arranged corresponding to the intersections of the scanning lines 112 of 480 rows and the data lines 114 of 640 columns, respectively. Therefore, in this embodiment, the pixels 110 are arranged in a matrix of 480 rows × 640 columns, but the present invention is not limited to this arrangement.

ここで、画素110の構成について説明する。図2は、画素110の電気的な構成を示す図である。この図は、i行及びこれと1行下で隣接する(i+1)行と、j列及びこれと1列右で隣接する(j+1)列との交差に対応する2×2の計4画素分の構成を示している。
なお、i、(i+1)は、画素110が配列する行を一般的に示す場合の記号であって、1以上480以下の整数である。また、j、(j+1)は、画素110が配列する列を一般的に示す場合の記号であって、1以上640以下の整数である。
Here, the configuration of the pixel 110 will be described. FIG. 2 is a diagram illustrating an electrical configuration of the pixel 110. This figure shows a total of 4 pixels of 2 × 2 corresponding to the intersection of i row and (i + 1) row adjacent to it by 1 row and j column and (j + 1) column adjacent to the right by 1 column. The structure of is shown.
Note that i and (i + 1) are symbols for generally indicating the row in which the pixels 110 are arranged, and are integers of 1 to 480. J and (j + 1) are symbols for generally indicating a column in which the pixels 110 are arranged, and are integers of 1 to 640.

図2に示されるように、各画素110は、nチャネル型の薄膜トランジスタ(Thin Film Transistor:以下単に「TFT」と略称する)116と、液晶容量120と、を有する。
ここで、各画素110については互いに同一構成なので、i行j列に位置するもので代表させて説明すると、当該i行j列の画素110におけるTFT116のゲートはi行目の走査線112に接続される一方、そのソースはj列目のデータ線114に接続され、そのドレインは液晶容量120の一端たる画素電極118に接続されている。また、液晶容量120の他端は、コモン電極108である。このコモン電極108は、全ての画素110にわたって共通であって、時間的に一定の電圧LCcomが印加されている。
As shown in FIG. 2, each pixel 110 includes an n-channel thin film transistor (hereinafter simply referred to as “TFT”) 116 and a liquid crystal capacitor 120.
Here, since each pixel 110 has the same configuration, the pixel 116 in the i row and j column is connected to the scanning line 112 in the i row. On the other hand, its source is connected to the data line 114 in the j-th column, and its drain is connected to the pixel electrode 118 that is one end of the liquid crystal capacitor 120. The other end of the liquid crystal capacitor 120 is a common electrode 108. The common electrode 108 is common to all the pixels 110, and a voltage LCcom constant in time is applied.

表示領域100は、特に図示しないが、素子基板と対向基板との一対の基板が一定の間隙を保って貼り合わせられるとともに、この間隙に液晶が挟持された構成となっている。このうち、素子基板には、走査線112や、データ線114、TFT116および画素電極118が形成される一方、対向基板にコモン電極108が形成されて、これらの電極形成面が互いに対向するように貼り合わせられている。このため、本実施形態において液晶容量120は、画素電極118とコモン電極108とが液晶105を挟持することによって構成されることになる。
また、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約90度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極118とコモン電極108との間を通過する光は、液晶容量120に保持される電圧実効値がゼロであれば、液晶分子の捻れに沿って約90度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、偏光子を偏光軸が配向方向に一致するようにそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小である黒色表示になる(ノーマリーホワイトモード)。
Although not particularly shown, the display region 100 has a configuration in which a pair of substrates of an element substrate and a counter substrate are bonded together with a certain gap therebetween, and liquid crystal is sandwiched between the gaps. Among these, the scanning line 112, the data line 114, the TFT 116, and the pixel electrode 118 are formed on the element substrate, while the common electrode 108 is formed on the counter substrate so that these electrode formation surfaces face each other. It is pasted together. For this reason, in this embodiment, the liquid crystal capacitor 120 is configured by the pixel electrode 118 and the common electrode 108 sandwiching the liquid crystal 105.
Each of the opposing surfaces of both substrates is provided with an alignment film that is rubbed so that the major axis direction of the liquid crystal molecules is continuously twisted between the substrates, for example, by about 90 degrees. A polarizer corresponding to the orientation direction is provided on each side.
If the effective voltage value held in the liquid crystal capacitor 120 is zero, the light passing between the pixel electrode 118 and the common electrode 108 rotates about 90 degrees along the twist of the liquid crystal molecules. As is increased, the liquid crystal molecules are tilted in the direction of the electric field, and as a result, their optical rotation disappears. For this reason, for example, in the transmission type, when the polarizers are respectively arranged on the incident side and the back side so that the polarization axis coincides with the alignment direction, the light transmittance is maximum if the voltage effective value is close to zero. On the other hand, while the white display is obtained, the amount of transmitted light decreases as the effective voltage value increases, and finally the black display with the minimum transmittance is obtained (normally white mode).

この構成において、走査線112に選択電圧を印加して、TFT116をオン(導通)させるとともに、画素電極118に、データ線114およびオン状態のTFT116を介して、コモン電極108の電圧LCcomに対し目標とする階調(明るさ)に応じた電圧だけ高位(正極性)または低位(負極性)の電圧を印加することにより、当該液晶容量120に、階調に応じた電圧実効値を保持させることができる。
なお、走査線112が非選択電圧になると、TFT116がオフ(非導通)状態となるが、このときのオフ抵抗が理想的に無限大とはならないので、液晶容量120から電荷が少なからずリークする。このオフリークの影響を少なくするために、蓄積容量125が画素毎に形成されている。この蓄積容量125の一端は、画素電極118(TFT116のドレイン)に接続される一方、その他端は、全画素にわたって共通であって、時間的に一定の定電位、例えば接地電位Gndに保たれる。
In this configuration, a selection voltage is applied to the scanning line 112 to turn on the TFT 116, and the pixel electrode 118 is connected to the voltage LCcom of the common electrode 108 via the data line 114 and the on-state TFT 116. By applying a high (positive polarity) or low (negative polarity) voltage corresponding to the gray level (brightness), the liquid crystal capacitor 120 can hold the effective voltage value corresponding to the gray level. Can do.
Note that when the scanning line 112 becomes a non-selection voltage, the TFT 116 is turned off (non-conducting). However, since the off-resistance at this time is not ideally infinite, the liquid crystal capacitor 120 leaks not a little. . In order to reduce the influence of off-leakage, a storage capacitor 125 is formed for each pixel. One end of the storage capacitor 125 is connected to the pixel electrode 118 (the drain of the TFT 116), while the other end is common to all the pixels and is maintained at a constant potential that is temporally constant, for example, the ground potential Gnd. .

説明を図1に戻すと、データ処理回路50は、外部上位装置から供給された画像データSdに対し後述する処理を施した後、アナログの電圧信号に変換して、データ信号Vidとしてビデオ信号線155に出力するものである。
ここで、画像データSdは、縦480行×横640列の画素の階調を規定するディジタルデータであり、1フレームの期間にわたって、1行1列〜1行640列、2行1列〜2行640列、3行1列〜3行640列、…、480行1列〜480行640列の画素の順番で、同期信号Syncおよびクロック信号Clkに同期して供給される。
本実施形態において、画像データSdは、図3(a)に示されるように、最上位ビットd9から最下位ビットd0までの10ビットである。また、画像データは、“0000000000”(十進値で「0」)のときに最も暗い階調を指定し、“1111111111”(十進値で「1023」)のときに最も明るい階調を指定するものとする。
Returning to FIG. 1, the data processing circuit 50 performs processing described later on the image data Sd supplied from the external host device, converts the image data Sd into an analog voltage signal, and converts the video signal line as the data signal Vid. Is output to 155.
Here, the image data Sd is digital data defining the gradation of pixels of vertical 480 rows × horizontal 640 columns, and 1 row 1 column to 1 row 640 columns, 2 rows 1 column to 2 over a period of one frame. The signals are supplied in synchronization with the synchronization signal Sync and the clock signal Clk in the order of the pixels in the rows 640, 3, 1, 3, 640,.
In the present embodiment, the image data Sd is 10 bits from the most significant bit d9 to the least significant bit d0, as shown in FIG. The image data designates the darkest gradation when “0000000” (decimal value “0”) and designates the brightest gradation when “1111111111” (decimal value “1023”). It shall be.

タイミング制御回路60は、外部上位装置から供給される同期信号Syncおよびクロック信号Clkから、サンプリング信号出力回路140が表示領域100を水平走査するための制御信号CtrXを生成するとともに、走査線駆動回路130が垂直走査するための制御信号CtrYを生成し、さらに、データ処理回路50における処理を制御するための制御信号CtrDを生成する。   The timing control circuit 60 generates a control signal CtrX for the sampling signal output circuit 140 to horizontally scan the display area 100 from the synchronization signal Sync and the clock signal Clk supplied from the external host device, and the scanning line driving circuit 130. Generates a control signal CtrY for vertical scanning, and further generates a control signal CtrD for controlling processing in the data processing circuit 50.

ところで、本実施形態では、1フレームを2フィールドに等分割して表示領域100の各画素110を駆動する。ここで、1フレームとは、1枚(フレーム)分の画像データSdが供給される期間であり、一般的には約16.7ミリ秒(周波数60Hzの逆数)である。また、1フレームにおける2つのフィールドを区別するために、時間的に前方のものを「第1フィールド」とし、後方のものを「第2フィールド」とする。   By the way, in this embodiment, one frame is equally divided into two fields, and each pixel 110 of the display area 100 is driven. Here, one frame is a period during which image data Sd for one frame is supplied, and is generally about 16.7 milliseconds (reciprocal of frequency 60 Hz). In order to distinguish two fields in one frame, the first field in time is referred to as “first field” and the second field is referred to as “second field”.

このような駆動において、走査線駆動回路130は、1フレームにおいて480行の走査線を、次のような順番で走査する。すなわち便宜的に、表示領域100を、1〜240行目の上領域と241〜480行目の下領域とに分けて考えたとき、走査線駆動回路130は、第1フィールドでは、上、下、上、下、…の領域を交互に、第2フィールドでは、下、上、下、上、…の領域を交互に、いずれのフィールドにおいて、各領域を上から順番に排他的に1行ずつ選択する。
このため、本実施形態において、各走査線112は、第1および第2フィールドでそれぞれ1回ずつ、1フレームにおいて計2回選択されることになる。
In such driving, the scanning line driving circuit 130 scans 480 rows of scanning lines in one frame in the following order. That is, for the sake of convenience, when the display area 100 is divided into an upper area in the 1st to 240th lines and a lower area in the 241st to 480th lines, the scanning line driving circuit 130 has the upper, lower, and upper areas in the first field. , Lower,... Are alternately selected, and in the second field, the lower, upper, lower, upper,... Areas are alternately selected, and in each field, each area is selected exclusively line by line in order from the top. .
Therefore, in the present embodiment, each scanning line 112 is selected twice in one frame, once in the first and second fields.

図5は、このような順番で選択される場合に、走査線駆動回路130が1〜480行目の走査線に供給する走査信号Y1、Y2、Y3、…、Y480の波形を示す図であり、選択された走査線に対応する走査信号が選択電圧Vddに相当するHレベルとなり、それ以外の走査信号が非選択電圧に相当するLレベルとなっている状態を示している。
なお、本実施形態において、Lレベルに相当する電圧は、接地電位Gndであって電圧ゼロであり、電圧基準となっている。ただし、液晶容量120に対する書込極性の基準は、データ信号Vidの振幅中心電位Vcであり、本実施形態では、コモン電極108への印加電圧LCcomに一致している。
FIG. 5 is a diagram showing waveforms of the scanning signals Y1, Y2, Y3,..., Y480 that the scanning line driving circuit 130 supplies to the 1st to 480th scanning lines when they are selected in this order. The scanning signal corresponding to the selected scanning line is at the H level corresponding to the selection voltage Vdd, and the other scanning signals are at the L level corresponding to the non-selection voltage.
In the present embodiment, the voltage corresponding to the L level is the ground potential Gnd and the voltage is zero, which is a voltage reference. However, the reference of the writing polarity with respect to the liquid crystal capacitor 120 is the amplitude center potential Vc of the data signal Vid, and in this embodiment, matches the applied voltage LCcom to the common electrode 108.

サンプリング信号出力回路140は、制御信号CtrXにしたがって、1〜640列のデータ線114に対応するサンプリング信号S1、S2、S3、…、S640を出力するものである。詳細には、サンプリング信号出力回路140は、図8または図9に示されるように、走査線112が1行選択される期間にわたって、サンプリング信号S1、S2、S3、…、S640を、この順番で排他的にHレベルとなるように出力する。
サンプリングスイッチ150は、1〜640列のデータ線114のそれぞれに対応して設けられ、その一端は、データ信号Vidが供給されるビデオ信号線155に共通接続される一方、その他端は、対応するデータ線114に接続されて、対応するサンプリング信号がHレベルとなったときに、一端および他端の間が導通(オン)状態となるものである。
したがって、サンプリング信号SjがHレベルになると、ビデオ信号線155に供給されたデータ信号Vidがj列目のデータ線114にサンプリングされる。このため、サンプリング信号出力回路140と1〜640列のサンプリングスイッチ150とによってデータ線駆動回路が構成されることになる。
The sampling signal output circuit 140 outputs sampling signals S1, S2, S3,..., S640 corresponding to the data lines 114 of 1 to 640 columns in accordance with the control signal CtrX. Specifically, as shown in FIG. 8 or FIG. 9, the sampling signal output circuit 140 outputs the sampling signals S1, S2, S3,..., S640 in this order over a period in which one row of the scanning lines 112 is selected. Outputs exclusively at H level.
The sampling switch 150 is provided corresponding to each of the data lines 114 of 1 to 640 columns, and one end of the sampling switch 150 is commonly connected to the video signal line 155 to which the data signal Vid is supplied, while the other end corresponds. When connected to the data line 114 and the corresponding sampling signal becomes H level, one end and the other end are in a conductive (ON) state.
Therefore, when the sampling signal Sj becomes H level, the data signal Vid supplied to the video signal line 155 is sampled on the data line 114 in the j-th column. Therefore, the data line driving circuit is configured by the sampling signal output circuit 140 and the sampling switches 150 of 1 to 640 columns.

次に、本発明の特徴部分であるデータ処理回路50について説明する。図4は、データ処理回路50の構成を示すブロック図である。
この図に示されるように、データ処理回路50は、制御回路510、ラインバッファ(LB)522、セレクタ528、第1メモリ531、第2メモリ532、ルックアップテーブル(LUT)536およびD/A変換器530を備える。このうち、制御回路510は、制御信号CtrDにしたがって、ラインバッファ522、第1メモリ531および第2メモリ532の書込・読出をそれぞれ制御するとともに、信号U/Dによってセレクタ526の選択およびD/A変換器530の変換極性を指定するものである。
Next, the data processing circuit 50 which is a characteristic part of the present invention will be described. FIG. 4 is a block diagram showing the configuration of the data processing circuit 50.
As shown in this figure, the data processing circuit 50 includes a control circuit 510, a line buffer (LB) 522, a selector 528, a first memory 531, a second memory 532, a lookup table (LUT) 536, and a D / A conversion. A container 530 is provided. Among these, the control circuit 510 controls writing / reading of the line buffer 522, the first memory 531 and the second memory 532 in accordance with the control signal CtrD, and selects the selector 526 and D / D according to the signal U / D. The conversion polarity of the A converter 530 is designated.

ラインバッファ522は、画像データSdを1行分蓄積した後、2倍の速度で読み出して、画像データCdとして出力するものである。なお、ラインバッファ522は、実際には2行分あり、一方で画像データSdを蓄積しているとき、他方で画像データCdを出力する、という動作を交互に実行する。
第1メモリ531は、ラインバッファ522から読み出された画像データCdの上位5ビットd9〜d5を記憶した後、1フレームの半分に相当する期間、すなわち、1フィールド経過したときに順番に読み出して出力する。
第1メモリ531から読み出された5ビットの画像データには、すべてが“0”のデータ(すなわち“00000”)が下位5ビットとして付加されて、画像データdn2として、セレクタ528の入力端bに供給される。この構成により一種の付加回路が構成される。また、画像データdn2は、図3(b)に示されるように、画像データCdの下位5ビットを強制的に切捨処理したものであって、当該画像データCdに対し1フィールド遅延した関係にある。
The line buffer 522 accumulates the image data Sd for one line, reads it out at a double speed, and outputs it as image data Cd. Note that the line buffer 522 actually has two rows, and alternately performs the operation of outputting the image data Cd on the other side when the image data Sd is accumulated on the other side.
The first memory 531 stores the upper 5 bits d9 to d5 of the image data Cd read from the line buffer 522, and then sequentially reads them in a period corresponding to half of one frame, that is, when one field has elapsed. Output.
The 5-bit image data read from the first memory 531 is added with all “0” data (that is, “00000”) as the lower 5 bits, and is input to the input terminal b of the selector 528 as the image data dn2. To be supplied. This configuration constitutes a kind of additional circuit. Further, as shown in FIG. 3B, the image data dn2 is obtained by forcibly truncating the lower 5 bits of the image data Cd and has a relationship delayed by one field with respect to the image data Cd. is there.

第2メモリ532は、第1メモリ531から読み出された5ビットの画像データを順番に記憶した後、1フィールド経過したときに順番に読み出して、画像データPdとして出力する。このため、画像データPdは、画像データCdの上位5ビットであって、当該画像データCdに対し2フィールド、すなわち1フレーム遅延した関係にある。したがって、ラインバッファ522から読み出される画像データCdを基準に考えると、第2メモリ532から読み出される画像データPdは、1フレーム前のものとなる。   The second memory 532 stores the 5-bit image data read from the first memory 531 in order, and then sequentially reads out and outputs as image data Pd when one field has passed. For this reason, the image data Pd is the upper 5 bits of the image data Cd and has a relationship delayed by 2 fields, that is, 1 frame with respect to the image data Cd. Therefore, considering the image data Cd read from the line buffer 522 as a reference, the image data Pd read from the second memory 532 is the previous frame.

ルックアップテーブル536は、いわゆるオーバードライブ駆動のために、画像データCdで指定される階調を、画像データPdで指定される階調に応じて補正して、画像データdn1としてセレクタ528の入力端aに供給する二次元変換テーブルである。
このため、ルックアップテーブル536が補正回路として機能する。この補正特性については、おおよそ次のような内容となっている。すなわち、ルックアップテーブル536は、画像データPdで指定される階調から、画像データCdで指定される階調への変化分がゼロであれば、画像データCdをそのまま画像データdn1として出力する一方、当該変化分がゼロでなければ、その変化方向に、その変化量に応じた値だけ画像データCdで指定される階調を増減して、画像データdn1として出力する内容となっている。
例えば、画像データPdで指定される階調gから画像データCdで指定される階調hに減少した場合(すなわち、本実施形態では、データで指定される値が大きくなるにつれて画素を明るくさせるので、同一画素を暗くさせる場合をいうことになる)、画像データdn1で指定される階調は、hよりも減少し、その減少の程度は、減少量(g−h)に応じた値となる。
The look-up table 536 corrects the gradation specified by the image data Cd according to the gradation specified by the image data Pd for so-called overdrive driving, and inputs the input terminal of the selector 528 as the image data dn1. It is a two-dimensional conversion table supplied to a.
For this reason, the lookup table 536 functions as a correction circuit. The correction characteristics are roughly as follows. That is, the look-up table 536 outputs the image data Cd as it is as the image data dn1 if the change from the gradation specified by the image data Pd to the gradation specified by the image data Cd is zero. If the amount of change is not zero, the gradation specified by the image data Cd is increased or decreased by a value corresponding to the amount of change in the direction of change, and output as image data dn1.
For example, when the gradation g specified by the image data Pd decreases to the gradation h specified by the image data Cd (that is, in this embodiment, the pixel is brightened as the value specified by the data increases). The gradation specified by the image data dn1 is smaller than h, and the degree of the reduction is a value corresponding to the reduction amount (g−h). .

セレクタ528は、信号U/DがHレベルのときに入力端aを選択する一方、信号U/DがLレベルのときに入力端bを選択して、選択した入力端に供給されたデータを出力するものである。
ここで、信号U/Dは、図5に示されるように、第1フィールドにあっては上領域(1〜240行)に属する走査線112が選択される期間でHレベルとなり、下領域(241〜480行)に属する走査線112が選択される期間でLレベルとなる一方、第2フィールドにあっては上領域に属する走査線112が選択される期間でLレベルとなり、下領域に属する走査線112が選択される期間でHレベルとなる。
The selector 528 selects the input terminal a when the signal U / D is at the H level, while selecting the input terminal b when the signal U / D is at the L level, and selects the data supplied to the selected input terminal. Output.
Here, as shown in FIG. 5, in the first field, the signal U / D becomes H level during the period when the scanning line 112 belonging to the upper region (rows 1 to 240) is selected, and the lower region ( In the second field, the scanning line 112 is at the L level in the period in which the scanning line 112 belonging to the upper region is selected. It becomes H level during the period when the scanning line 112 is selected.

D/A変換器530は、セレクタ528によって選択された画像データdn1またはdn2を、信号U/Dのレベルに応じた極性の電圧に変換して、データ信号Vidとして出力するものである。詳細には、D/A変換器530は、信号U/DがHレベルであるとき、選択された画像データに応じた電圧だけ、コモン電極108の電圧LCcomよりも高位側の正極性電圧に変換する一方、信号U/DがLレベルであるとき、選択された画像データに応じた電圧だけ電圧LCcomよりも低位側の負極性電圧に変換する。   The D / A converter 530 converts the image data dn1 or dn2 selected by the selector 528 into a voltage having a polarity according to the level of the signal U / D, and outputs it as a data signal Vid. Specifically, when the signal U / D is at the H level, the D / A converter 530 converts the voltage corresponding to the selected image data into a positive polarity voltage higher than the voltage LCcom of the common electrode 108. On the other hand, when the signal U / D is at the L level, the voltage corresponding to the selected image data is converted to a negative polarity voltage lower than the voltage LCcom.

次に、上述した電気光学装置10の動作について説明する。
まず、画像データSdが、図6(a)に示されるように、1フレームの期間にわたって、1行1列〜1行640列、2行1列〜2行640列、3行1列〜3行640列、…、480行1列〜480行640列、という画素の順番で供給される。この画像データSdは、ラインバッファ522によって1行分蓄積されると、図6(b)に示されるように、蓄積速度の倍の速度で読み出されて、その上位5ビットが第1メモリ531に記憶されるとともに、全10ビットが画像データCdとして出力される。
このため、1行分の画像データSdが供給される期間を1Hとしたとき、1行分の画像データCdは、当該画像データSdに対して1Hだけ遅延してから、半分の0.5Hの期間で出力されるので、その後、次行の画像データCdが出力されるまで、0.5Hの空きが生じることになる。
また、ラインバッファ522から読み出される画像データCdは、外部上位装置から供給される画像データSdに対して遅延することになるが、この遅延については、本実施形態においては問題としない。
Next, the operation of the electro-optical device 10 described above will be described.
First, as shown in FIG. 6 (a), the image data Sd has 1 row 1 column to 1 row 640 column, 2 rows 1 column to 2 rows 640 column, 3 rows 1 column to 3 over one frame period. 640 columns,... 480 rows and 1 column to 480 rows and 640 columns are supplied in the pixel order. When one line of the image data Sd is accumulated by the line buffer 522, as shown in FIG. 6B, the image data Sd is read out at a speed twice the accumulation speed, and the upper 5 bits are read out from the first memory 531. And all 10 bits are output as image data Cd.
For this reason, when the period during which the image data Sd for one row is supplied is 1H, the image data Cd for one row is delayed by 1H with respect to the image data Sd and is half of 0.5H. Since the data is output during the period, a space of 0.5H is generated until the next row of image data Cd is output.
Also, the image data Cd read from the line buffer 522 is delayed with respect to the image data Sd supplied from the external host device, but this delay is not a problem in the present embodiment.

本実施形態では、1行1列〜1行640列の画像データCdがラインバッファ522から読み出される期間が、第1フィールドにおいて走査信号Y1がHレベルとなる期間に対応する。ここで、走査信号Y1がHレベルとなる期間において信号U/DはHレベルである(図5参照)。信号U/DがHレベルであるとき、セレクタ528では入力端aが選択されるので、データ処理回路50は、データの経路に着目すると、図7(a)に示される構成に簡略化することができる。
タイミング制御回路60は、第1フィールドにおいて走査信号Y1がHレベルとなる期間において、ラインバッファ522から1行1列〜1行640列の画像データCdを順番に読み出すとともに、この読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640がHレベルとなるようにサンプリング信号出力回路140を制御する。
また、タイミング制御回路60は、ラインバッファ522から読み出した画像データCdのうち、上位5ビットを第1メモリ531に記憶させる一方、ラインバッファ522から読み出す画像データCdと同じ画素に対応し、かつ、1フレーム前の画像データPdを、第2メモリ532を読み出す。
In the present embodiment, the period during which the image data Cd of the first row and the first column to the first row and the 640th column is read from the line buffer 522 corresponds to a period during which the scanning signal Y1 is at the H level in the first field. Here, the signal U / D is at the H level during the period when the scanning signal Y1 is at the H level (see FIG. 5). When the signal U / D is at the H level, the selector 528 selects the input terminal a. Therefore, the data processing circuit 50 is simplified to the configuration shown in FIG. 7A when paying attention to the data path. Can do.
The timing control circuit 60 sequentially reads the image data Cd of the 1st row and the 1st column to the 1st row and the 640th column from the line buffer 522 during the period in which the scanning signal Y1 is at the H level in the first field. The sampling signal output circuit 140 is controlled so that the sampling signals S1, S2, S3,.
The timing control circuit 60 stores the upper 5 bits of the image data Cd read from the line buffer 522 in the first memory 531, corresponds to the same pixel as the image data Cd read from the line buffer 522, and The second memory 532 is read from the image data Pd one frame before.

ルックアップテーブル536は、画像データCdを1フレーム前であって同じ画素の画像データPdで補正した画像データdn1を、1行1列〜1行640列の画素に対応して順番に出力する。この1行1列〜1行640列の画像データdn1は、入力端aを選択しているセレクタ528を介してD/A変換器530に供給される。D/A変換器530は、信号U/DがHレベルであるので、1行1列〜1行640列の画像データdn1を順番に正極性電圧に変換して、データ信号Vidとして出力する。
このため、第1フィールドにおいて走査信号Y1がHレベルとなる期間のデータ信号Vidの電圧波形は、図8においてk=1として走査信号YkがHレベルとなる期間で示されるようなものとなり、画像データdn1に応じた電圧だけ、電圧LCcomよりも高位側電圧となる。
The look-up table 536 sequentially outputs the image data dn1 obtained by correcting the image data Cd with the image data Pd of the same pixel one frame before corresponding to the pixels of the first row and the first column to the first row and the 640th column. The image data dn1 from the 1st row and the 1st column to the 1st row and the 640th column is supplied to the D / A converter 530 via the selector 528 that selects the input terminal a. Since the signal U / D is at the H level, the D / A converter 530 sequentially converts the image data dn1 of the first row and the first column to the first row and the 640th column into a positive voltage and outputs it as the data signal Vid.
For this reason, the voltage waveform of the data signal Vid during the period in which the scanning signal Y1 is at the H level in the first field is as shown in FIG. 8 during the period in which the scanning signal Yk is at the H level with k = 1. The voltage corresponding to the data dn1 is higher than the voltage LCcom.

なお、図8(および後述する図9)において、kは、上領域に属する走査線112について、行を特定しないで説明するため記号であって、kは、1以上240以下の整数である。したがって、(k+240)は、必然的に下領域に属する走査線112であって、第1フィールドにあってはk行目の走査線112の次に選択される走査線の行を示すことになり、第2フィールドにあってはk行目の走査線112の前に選択される走査線の行を示すことになる。
また、図8(および後述する図9)において、データ信号Vidの電圧波形の縦スケールは、便宜的に、論理信号として扱われる走査信号やサンプリング信号等の縦スケールと異ならせてある。
In FIG. 8 (and FIG. 9 described later), k is a symbol for explaining the scanning line 112 belonging to the upper region without specifying a row, and k is an integer of 1 to 240. Therefore, (k + 240) inevitably indicates the scanning line 112 belonging to the lower region, and in the first field, indicates the row of the scanning line selected next to the k-th scanning line 112. In the second field, the row of the scanning line selected before the scanning line 112 of the k-th row is shown.
In FIG. 8 (and FIG. 9 described later), the vertical scale of the voltage waveform of the data signal Vid is different from the vertical scale of a scanning signal, a sampling signal, or the like treated as a logic signal for convenience.

ここで、データ信号Vidが、1行1列の画像データdn1を変換した電圧となるとき、サンプリング信号S1がHレベルとなる。このため、当該データ信号Vidは、1列目のデータ線114にサンプリングされることになる。
一方、走査信号Y1がHレベルとなる期間では、1行目に位置する画素110のTFT116がオン状態にある。このため、1列目のデータ線114に供給されたデータ信号Vidは、1行1列の画素電極118に印加される。これにより、1行1列の液晶容量120には、コモン電極108の電圧LCcomとデータ信号Vidの電圧との差、すなわち、1行1列の画像データdn1に応じた電圧が書き込まれることになる。
Here, when the data signal Vid becomes a voltage obtained by converting the image data dn1 in the first row and the first column, the sampling signal S1 becomes the H level. Therefore, the data signal Vid is sampled on the data line 114 in the first column.
On the other hand, in the period in which the scanning signal Y1 is at the H level, the TFT 116 of the pixel 110 located in the first row is in the on state. For this reason, the data signal Vid supplied to the data line 114 in the first column is applied to the pixel electrode 118 in the first row and the first column. As a result, the difference between the voltage LCcom of the common electrode 108 and the voltage of the data signal Vid, that is, the voltage corresponding to the image data dn1 in the first row and the first column is written in the liquid crystal capacitor 120 in the first row and the first column. .

次に、データ信号Vidが、1行2列の画像データdn1を変換した電圧となるとき、サンプリング信号S2がHレベルとなり、このため、当該データ信号Vidは、2列目のデータ線114にサンプリングされることになる。したがって、2列目のデータ線114に供給されたデータ信号Vidは、1行2列の画素電極118に印加され、これにより、1行2列の液晶容量120には、1行2列の画像データdn1に応じた電圧が書き込まれることになる。
以下同様にして、1行3列、1行4列、1行5列、…、1行640列の液晶容量120に対して、画像データdn1に応じた電圧が書き込まれることになる。これにより、1行1列〜1行640列の各画素が正極性書込となる。
Next, when the data signal Vid becomes a voltage obtained by converting the image data dn1 in the first row and the second column, the sampling signal S2 becomes the H level. Therefore, the data signal Vid is sampled on the data line 114 in the second column. Will be. Therefore, the data signal Vid supplied to the data line 114 in the second column is applied to the pixel electrode 118 in the first row and the second column, so that the liquid crystal capacitor 120 in the first row and the second column has an image in the first row and the second column. A voltage corresponding to the data dn1 is written.
In the same manner, a voltage corresponding to the image data dn1 is written in the liquid crystal capacitor 120 of 1 row 3 columns, 1 row 4 columns, 1 row 5 columns,..., 1 row 640 columns. Thereby, each pixel in the 1st row and the 1st column to the 1st row and the 640th column becomes the positive polarity writing.

1行1列〜1行640列の画像データCdがラインバッファ522から読み出されると、次の2行1列〜2行640列の画像データCdが読み出されるまで、上述したように0.5Hの空きが生じる。この空きの期間が、第1フィールドにおいて走査信号Y241がHレベルとなる期間に対応する。
ここで、走査信号Y241がHレベルとなる期間において信号U/DはLレベルとなる(図5参照)。信号U/DがLレベルであるとき、セレクタ528では入力端bが選択されるので、データ処理回路50は、データの経路に着目すると、図7(b)に示される構成に簡略化することができる。
タイミング制御回路60は、第1フィールドにおいて走査信号Y241がHレベルとなる期間において、241行1列〜241行640列の画像データの上位5ビットを第1メモリ531から順番に読み出して、第2メモリ532に記憶させるとともに、第1メモリ531からの読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640がHレベルとなるようにサンプリング信号出力回路140を制御する。
なお、第1メモリ531から読み出される241行1列〜241行640列の画像データの上位5ビットは、1フィールド前に、ラインバッファ522から読み出された画像データCdのうちの上位5ビットを記憶させたものである。
When the image data Cd of the 1st row and the 1st column to the 1st row and the 640th column is read from the line buffer 522, as described above, the image data Cd of the 2nd row and the 1st column to the 2nd row and the 640th column is read as 0.5H. There is an empty space. This empty period corresponds to a period in which the scanning signal Y241 is at the H level in the first field.
Here, the signal U / D is at the L level during the period when the scanning signal Y241 is at the H level (see FIG. 5). When the signal U / D is at the L level, the selector 528 selects the input terminal b. Therefore, the data processing circuit 50 is simplified to the configuration shown in FIG. 7B when paying attention to the data path. Can do.
The timing control circuit 60 sequentially reads the upper 5 bits of the image data from the 241st row and the 1st column to the 241st row and the 640th column from the first memory 531 during the period in which the scanning signal Y241 is at the H level in the first field, While being stored in the memory 532, the sampling signal output circuit 140 is controlled so that the sampling signals S1, S2, S3,.
The upper 5 bits of the image data of 241 rows 1 column to 241 rows 640 columns read from the first memory 531 are the upper 5 bits of the image data Cd read from the line buffer 522 one field before. It is memorized.

第1メモリ531から読み出された画像データには、オール“0”の5ビットが下位ビットとして付加されて、全10ビットとなり、画像データdn2として、入力端bを選択しているセレクタ528を介してD/A変換器530に供給される。D/A変換器530は、信号U/DがLレベルであるので、241行1列〜241行640列の画像データdn2を順番に負極性電圧に変換して、データ信号Vidとして出力する。
このため、第1フィールドにおいて走査信号Y241がHレベルとなる期間のデータ信号Vidの電圧波形は、図8においてk=1とした走査信号Y(k+241)がHレベルとなる期間で示されるようなものとなり、画像データdn2に応じた電圧だけ、電圧LCcomよりも低位側電圧となる。
The image data read from the first memory 531 is added with 5 bits of all “0” as the lower bits to be 10 bits in total, and the selector 528 that selects the input terminal b is selected as the image data dn2. To the D / A converter 530. Since the signal U / D is at the L level, the D / A converter 530 sequentially converts the image data dn2 of the 241st row and the 1st column to the 241st row and the 640th column into a negative voltage and outputs it as the data signal Vid.
Therefore, the voltage waveform of the data signal Vid during the period in which the scanning signal Y241 is at the H level in the first field is shown in the period in which the scanning signal Y (k + 241) with k = 1 in FIG. 8 is at the H level. As a result, the voltage corresponding to the image data dn2 is lower than the voltage LCcom.

ここで、データ信号Vidが、241行1列の画像データDdを変換した電圧となるとき、サンプリング信号S1がHレベルとなり、このため、当該データ信号Vidは、1列目のデータ線114にサンプリングされる。一方、走査信号Y241がHレベルとなる期間では、241行目に位置する画素110のTFT116がオン状態にある。
したがって、1列目のデータ線114に供給されたデータ信号Vidは、241行1列の画素電極118に印加され、これにより、241行1列の液晶容量120には、1フィールド前に供給された241行1列の画像データCdのうち、下位5ビットを切捨処理した画像データdn2に応じた電圧が書き込まれることになる。
以下同様にして、241行2列、241行3列、241行4列、…、241行640列の液晶容量120に対して、画像データdn2に応じた電圧が書き込まれることになる。これにより、241行1列〜241行640列の各画素は、負極性書込となる。
Here, when the data signal Vid becomes a voltage obtained by converting the image data Dd of 241 rows and 1 column, the sampling signal S1 becomes the H level. Therefore, the data signal Vid is sampled on the data line 114 of the first column. Is done. On the other hand, in the period in which the scanning signal Y241 is at the H level, the TFT 116 of the pixel 110 located in the 241st row is in the on state.
Therefore, the data signal Vid supplied to the data line 114 in the first column is applied to the pixel electrode 118 in 241 rows and 1 column, and thus supplied to the liquid crystal capacitor 120 in 241 rows and 1 column one field before. The voltage corresponding to the image data dn2 obtained by cutting out the lower 5 bits of the image data Cd of 241 rows and 1 column is written.
In the same manner, a voltage corresponding to the image data dn2 is written to the liquid crystal capacitor 120 of 241 rows and 2 columns, 241 rows and 3 columns, 241 rows and 4 columns,..., 241 rows and 640 columns. Thereby, each pixel in the 241st row and the 1st column to the 241st row and the 640th column is subjected to negative polarity writing.

次に、第1フィールドにおいて走査信号Y2がHレベルとなる期間では、2行1列〜2行640列の画像データCdがラインバッファ522から読み出されるとともに、このうち、上位5ビットが第1メモリ531に記憶される一方、ラインバッファ522からの読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640が順次Hレベルとなる。また、ラインバッファ522から読み出される画像データCdと同じ画素に対応する画像データPdが、第2メモリ532から読み出される。このため、ラインバッファ522から読み出された画像データCdを、第2メモリ532から読み出されるとともに1フレーム前であって同じ画素の画像データPdによって補正した画像データdn1が、2行1列〜2行640列の画素に対応して順番に出力されて、正極性のデータ信号Vidに変換される。
したがって、走査信号Y1がHレベルであった期間と同様に、2行1列〜2行640列の液晶容量120に対して、画像データdn1に応じた電圧が書き込まれることになる。これにより、2行1列〜2行640列の各画素が、正極性書込となる。
Next, during the period in which the scanning signal Y2 is at the H level in the first field, the image data Cd of 2 rows 1 column to 2 rows 640 columns is read from the line buffer 522, and among these, the upper 5 bits are stored in the first memory. On the other hand, the sampling signals S 1, S 2, S 3,..., S 640 are sequentially set to the H level in synchronization with the reading from the line buffer 522. In addition, image data Pd corresponding to the same pixel as the image data Cd read from the line buffer 522 is read from the second memory 532. Therefore, the image data dn1 read from the line buffer 522 and read from the second memory 532 and corrected by the image data Pd of the same pixel one frame before is 2 rows 1 column to 2 The signals are sequentially output corresponding to the pixels in the row 640 column, and converted into a positive data signal Vid.
Accordingly, similarly to the period in which the scanning signal Y1 is at the H level, the voltage corresponding to the image data dn1 is written into the liquid crystal capacitor 120 of 2 rows 1 column to 2 rows 640 columns. As a result, each pixel in the 2nd row and the 1st column to the 2nd row and the 640th column becomes the positive polarity writing.

続いて、第1フィールドにおいて走査信号Y242がHレベルとなる期間では、1フィールド前に記憶した242行1列〜242行640列の画像データの上位5ビットが、第1メモリ531から読み出されて、第2メモリ532に記憶される一方、ラインバッファ522からの読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640が順次Hレベルとなる。また、第1メモリ531から読み出された5ビットの画像データには、オール“0”の5ビットが下位ビットとして付加されて、全10ビットとなった画像データdn2が、242行1列〜242行640列の画素に対応して順番に出力されて、負極性のデータ信号Vidに変換される。
したがって、走査信号Y241がHレベルであった期間と同様に、242行1列〜242行640列の液晶容量120に対して、画像データdn 2に応じた電圧が書き込まれることになる。これにより、242行1列〜242行640列の各画素が、負極性書込となる。
Subsequently, in the period in which the scanning signal Y242 is at the H level in the first field, the upper 5 bits of the image data of 242 rows and 1 column to 242 rows and 640 columns stored one field before are read from the first memory 531. While being stored in the second memory 532, the sampling signals S1, S2, S3,..., S640 are sequentially set to the H level in accordance with the reading from the line buffer 522. Further, 5-bit image data read from the first memory 531 is added with 5 bits of all “0” as lower bits, and the image data dn2 having a total of 10 bits becomes 242 rows and 1 column to The signals are output in order corresponding to the pixels of 242 rows and 640 columns, and converted into a negative data signal Vid.
Accordingly, a voltage corresponding to the image data dn 2 is written in the liquid crystal capacitor 120 of 242 rows and 1 column to 242 rows and 640 columns, similarly to the period in which the scanning signal Y241 is at the H level. Thereby, each pixel of 242 rows and 1 column to 242 rows and 640 columns is subjected to negative polarity writing.

第1フィールドでは、以下同様な動作が繰り返され、上領域に属する画素では、画像データdn1に応じた正極性電圧が書き込まれる一方、下領域に属する画素では、画像データdn2に応じた負極性電圧が書き込まれることになる。   In the first field, the same operation is repeated, and in the pixels belonging to the upper region, the positive voltage corresponding to the image data dn1 is written, while in the pixels belonging to the lower region, the negative voltage corresponding to the image data dn2 is written. Will be written.

第2フィールドでは、上領域と下領域との関係が逆転する。
すなわち、第2フィールドにおいて、下領域に属する走査信号Y(k+240)がHレベルになる期間では、(k+240)行1列〜(k+240)行640列の画像データCdがラインバッファ522から読み出されるとともに、このうち、上位5ビットが第1メモリ531に記憶される一方、ラインバッファ522からの読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640が順次Hレベルとなり、また、ラインバッファ522から読み出される画像データCdと同じ画素に対応する画像データPdが、第2メモリ532から読み出される。
これにより、画像データCdと1フレーム前の同一画素の画像データPdとに対応する画像データdn1が(k+240)行1列〜(k+240)行640列の順番で出力されて、正極性のデータ信号Vidに変換される。したがって、(k+240)行1列〜(k+240)行640列の液晶容量120に対して、画像データdn1に応じた電圧が正極性で書き込まれることになる。
In the second field, the relationship between the upper region and the lower region is reversed.
That is, in the second field, the image data Cd of (k + 240) rows 1 columns to (k + 240) rows 640 columns is read from the line buffer 522 during the period in which the scanning signal Y (k + 240) belonging to the lower region is at the H level. Of these, the upper 5 bits are stored in the first memory 531, while the sampling signals S 1, S 2, S 3,..., S 640 are sequentially set to the H level in accordance with the reading from the line buffer 522, and the line buffer 522 The image data Pd corresponding to the same pixel as the image data Cd read from the second memory 532 is read out.
As a result, the image data dn1 corresponding to the image data Cd and the image data Pd of the same pixel one frame before is output in the order of (k + 240) rows 1 columns to (k + 240) rows 640 columns, and the positive polarity data signal Converted to Vid. Therefore, a voltage corresponding to the image data dn1 is written with positive polarity to the liquid crystal capacitor 120 of (k + 240) rows 1 columns to (k + 240) rows 640 columns.

一方、第2フィールドにおいて、上領域に属する走査信号YkがHレベルになる期間では、1フィールド前に記憶したk行1列〜k行640列の画像データの上位5ビットが、第1メモリ531から読み出されて、第2メモリ532に記憶される一方、第1メモリ531からの読み出しに合わせて、サンプリング信号S1、S2、S3、…、S640が順次Hレベルとなり、また、第1メモリ531から読み出された5ビットの画像データには、オール“0”の5ビットが下位ビットとして付加されて、全10ビットとなった画像データdn2が、負極性のデータ信号Vidに変換される。したがって、k行1列〜k行640列の液晶容量120に対して、画像データdn2に応じた電圧が負極性で書き込まれることになる。
なお、第2フィールドにおいて走査信号Y(k+240)と、続く走査信号YkとがHレベルとなる期間のデータ信号Vidの電圧波形は、図9に示したものとなり、第1フィールドにおける上領域と下領域との関係を逆転したものとなる。
On the other hand, in the second field, during the period when the scanning signal Yk belonging to the upper region is at the H level, the upper 5 bits of the image data of k rows and 1 columns to k rows and 640 columns stored one field before are stored in the first memory 531. , And stored in the second memory 532, the sampling signals S 1, S 2, S 3,..., S 640 are sequentially set to the H level in accordance with the reading from the first memory 531, and the first memory 531 The 5-bit image data read out from 5 is added with 5 bits of all “0” as the lower bits, and the image data dn2 having a total of 10 bits is converted into a negative-polarity data signal Vid. Therefore, a voltage corresponding to the image data dn2 is written with a negative polarity to the liquid crystal capacitor 120 of k rows 1 columns to k rows 640 columns.
Note that the voltage waveform of the data signal Vid during the period in which the scanning signal Y (k + 240) and the subsequent scanning signal Yk are at the H level in the second field is as shown in FIG. 9, and the upper region and the lower region in the first field. The relationship with the area is reversed.

本実施形態において、第1フィールドでは、上領域に属する走査線112の画素110に対しては、ラインバッファ522から読み出された画像データCdで指定された階調を、1フレーム前の画像データのうち上位5ビットで補正した画像データdn1に基づく正極性の書き込みがなされる一方、下領域に属する走査線112の画素110に対しては、ラインバッファ522から読み出された画像データCdを1フィールド遅延させるとともに下位5ビットを切捨処理した画像データdn2に基づく負極性の書き込みがなされる。
このため、本実施形態では、走査線112の選択に対して、各行の画素110の書込極性は、図10(a)に示されるように推移する。なお、図10(a)において、黒微小点が走査線112の選択を示している。
画像データSdは、図10(b)に示されるように、1フレームの期間にわたって供給される。なお、画像データSdに対する画像データCdの遅延は無視している。ここで、フリッカーを目立たなくするため図10(c)に示されるように、1フレームを2フィールドに分割するとともに、各フィールドにおいて単純に上から下に向かって1行ずつ走査する構成では、1フィールドの期間ですべての画素行を倍速で供給する必要があるので、1フレーム分の画像データを一旦記憶するだけでなく、2フィールド目にもおいても、再度同じデータを供給する必要があるので、結局、少なくとも2フレーム分の画像データを記憶する必要がある。
In the present embodiment, in the first field, for the pixel 110 of the scanning line 112 belonging to the upper region, the gradation specified by the image data Cd read from the line buffer 522 is set to the image data one frame before. On the other hand, positive polarity writing is performed based on the image data dn1 corrected by the upper 5 bits, while the image data Cd read from the line buffer 522 is 1 for the pixels 110 of the scanning line 112 belonging to the lower region. Negative polarity writing is performed based on the image data dn2 obtained by delaying the field and cutting out the lower 5 bits.
Therefore, in this embodiment, the writing polarity of the pixels 110 in each row changes as shown in FIG. 10A with respect to the selection of the scanning line 112. In FIG. 10A, a black minute dot indicates selection of the scanning line 112.
As shown in FIG. 10B, the image data Sd is supplied over a period of one frame. Note that the delay of the image data Cd with respect to the image data Sd is ignored. Here, in order to make flicker inconspicuous, as shown in FIG. 10C, one frame is divided into two fields, and in each field, one line is simply scanned from top to bottom in each field. Since it is necessary to supply all pixel rows at double speed during the field period, it is necessary not only to temporarily store image data for one frame but also to supply the same data again in the second field. Therefore, eventually, it is necessary to store image data for at least two frames.

これに対し、本実施形態では、上領域の画素に供給する電圧の基礎となる画像データについて、Nフレームの第1フィールドでは、ラインバッファ522から読み出したものをそのまま用い、Nフレームの第2フィールドでは、第1メモリ531から読み出したものを用いる一方、下領域の画素の画像データについて、Nフレームの第2フィールドでは、ラインバッファ522から読み出したものをそのまま用い、次の(N+1)フレームの第1フィールドでは、第1メモリ531から読み出したものを用いる。このため、第1メモリ531に要する記憶領域は、全画素配列の半分程度で済む。さらに、本実施形態において第1メモリ531には、10ビットの画像データCdのうち、半分の5ビットだけしか記憶させないので、第1メモリ531の記憶容量は、1フレーム分の画像データ量の1/4程度で済む。
また、本実施形態では、オーバードライブ駆動のために、画像データCdを、1フレーム前の画像データと比較する必要があるが、この1フレーム前の画像データPdは、第1メモリ531に記憶されたものを第2メモリ532に記憶し直したものである。このため、本実施形態によれば、第1メモリ531および第2メモリ532の記憶容量の総和は、1フレーム分の画像データ量の半分程度で済む。
このため、本実施形態では、メモリ容量が大幅に削減されるので、構成の簡易化を図ることができる、という効果とともに、オーバードライブ駆動による表示応答性の向上という効果も同時に奏することが可能となる。
On the other hand, in this embodiment, the image data that is the basis of the voltage supplied to the pixels in the upper region is read from the line buffer 522 as it is in the first field of the N frame, and the second field of the N frame. In the second field of N frames, the data read from the first memory 531 is used, while the second field of the N frame uses the data read from the line buffer 522 as it is, and the next (N + 1) th frame of the image data is used. In one field, data read from the first memory 531 is used. For this reason, the storage area required for the first memory 531 is about half of the total pixel arrangement. Further, in the present embodiment, since only the half of the 10-bit image data Cd is stored in the first memory 531, the storage capacity of the first memory 531 is 1 of the amount of image data for one frame. / 4 is enough.
In this embodiment, it is necessary to compare the image data Cd with the image data of the previous frame for overdrive driving. The image data Pd of the previous frame is stored in the first memory 531. Is stored in the second memory 532 again. Therefore, according to the present embodiment, the sum of the storage capacities of the first memory 531 and the second memory 532 may be about half of the image data amount for one frame.
For this reason, in this embodiment, since the memory capacity is greatly reduced, the configuration can be simplified, and at the same time, the display response can be improved by overdrive driving. Become.

また、図10(b)や、図10(c)に示されるように、ある1フレーム(又は、あるフィールド)において、各画素110を、正または負極性の一方で書き込み、次のフレーム(又は、次のフィールド)で正または負極性の他方で書き込む構成では、例えば、表示領域100の上方の位置する行の画素では、当該行が選択されてから次回選択されるまでのほとんどの期間で、データ線114に印加される電圧が、当該行に書き込まれた電圧と同極性となるのに対し、表示領域100の下方の位置する行の画素では、当該行が選択されたから次回選択されるまでのほとんどの期間で、当該画素に対応するデータ線114に印加される電圧が、当該行に書き込まれた電圧と反対極性となる。このため、当該データ線114の電圧が当該画素の液晶容量120の保持電圧に与える影響(特にTFT116のオフリーク量が、表示領域の上と下とで差が生じて、これにより、表示の不均一が発生する。   Further, as shown in FIG. 10B and FIG. 10C, in one frame (or a field), each pixel 110 is written in one of positive or negative polarity, and the next frame (or In the configuration in which writing is performed with positive or negative polarity in the next field), for example, in a pixel in a row located above the display region 100, in most of the period from the selection of the row to the next selection, While the voltage applied to the data line 114 has the same polarity as the voltage written in the row, in the pixel in the row located below the display region 100, the row is selected until the next selection. During most of the period, the voltage applied to the data line 114 corresponding to the pixel has the opposite polarity to the voltage written in the row. For this reason, the influence of the voltage of the data line 114 on the holding voltage of the liquid crystal capacitor 120 of the pixel (particularly, the amount of off-leakage of the TFT 116 is different between the upper and lower areas of the display area, thereby causing display non-uniformity. To do.

これに対し、本実施形態では、図10(a)に示されるように、画素に対応する行が選択されてから次回選択されるまでの期間において、データ線114には、正極性と負極性との電圧が交互に印加されるので、上記表示の不均一性が発生しない。
また、本実施形態では、ある行が選択されたタイミングでは、当該行に位置する画素と、当該行と1つ上の行に位置する画素とで書込極性が相反するが、それ以外の画素同士は、書込極性が同一となる。このため、ディスクリネーション(配向不良)による表示品位の低下も防止することができる。
On the other hand, in this embodiment, as shown in FIG. 10A, the data line 114 has a positive polarity and a negative polarity in the period from the selection of the row corresponding to the pixel to the next selection. The above display non-uniformity does not occur.
In this embodiment, at the timing when a certain row is selected, the writing polarity is contradictory between the pixel located in the row and the pixel located in the row one row above, but the other pixels They have the same writing polarity. For this reason, it is possible to prevent display quality from being deteriorated due to disclination (orientation failure).

さらに、本実施形態では、オーバードライブ駆動のために、ルックアップテーブル536によって、現行の画像データCdを、当該画像データCdに対して1フレーム前の画像データPdを参照して補正しているが、画像データPdは、画像データCdと同じ全10ビットではなく、半分5ビットである。このため、ルックアップテーブル536において、画像データCd、Pdの組み合わせに対して画像データdn1を予め記憶する容量を削減することも可能となる。   Further, in the present embodiment, the current image data Cd is corrected with reference to the image data Pd one frame before the image data Cd by the look-up table 536 for overdrive driving. The image data Pd is not all the same 10 bits as the image data Cd but half 5 bits. For this reason, in the lookup table 536, it is possible to reduce the capacity for storing the image data dn1 in advance for the combination of the image data Cd and Pd.

なお、上述した実施形態では、ラインバッファ522から読み出した画像データCdのうち、上位5ビットだけを第1メモリ531に記憶させて、読み出した後、オール“0”の5ビットを下位ビットとして付加することによって、画像データCdの下位5ビットを切捨処理して、画像データdn2とする構成としたが、図3(c)に示されるように、オール“1”の5ビットを下位ビットとして付加することによって、画像データCdの下位5ビットを切上処理して、画像データdn2とする構成としても良い。   In the above-described embodiment, only the upper 5 bits of the image data Cd read from the line buffer 522 are stored in the first memory 531, and after reading, 5 bits of all “0” are added as lower bits. As a result, the lower 5 bits of the image data Cd are cut off to obtain the image data dn2. However, as shown in FIG. 3C, 5 bits of all “1” are used as the lower bits. By adding, the lower 5 bits of the image data Cd may be rounded up to obtain the image data dn2.

ところで、切捨または切上処理する場合、ある画素110には、第1フィールドでは画像データdn1の全10ビットに基づく電圧が正極性で書き込まれるのに対し、第2フィールドでは、画像データCdのうち、下位5ビットを切捨処理した、または、切上処理した画像データdn2に基づく電圧が負極性で書き込まれることになる。
このため、連続するフレームにおいて、ある画素に着目したときに、当該画素の画像データSd(Cd)で指定される階調に変化がない場合、切捨処理にあっては、図11(a)に示されるように、当該画素の透過率は、第1フィールドにおいて、画像データdn1(Cd)に基づく電圧が書き込まれたときの値aとなるのに対し、第2フィールドにおいては、切捨処理された画像データdn2に基づく電圧が書き込まれたときの値C1となり、また、切上処理にあっては、図11(b)に示されるように、当該画素の透過率は、第2フィールドにおいては、切上処理された画像データdn2に基づく電圧が書き込まれたときの値C2となって、切捨または切上処理のいずれであっても、差が生じて、フリッカーの原因となるだけでなく、DC成分の印加による液晶105の劣化を引き起こしてしまう可能性がある。
By the way, when the cut-off process or the cut-off process is performed, a voltage based on all 10 bits of the image data dn1 is written to a certain pixel 110 in the first field, while the image data Cd is written in the second field. Among them, the voltage based on the image data dn2 obtained by cutting out or cutting off the lower 5 bits is written with a negative polarity.
For this reason, in a continuous frame, when attention is paid to a certain pixel, if there is no change in the gradation specified by the image data Sd (Cd) of the pixel, As shown in FIG. 4, the transmittance of the pixel is a value a when a voltage based on the image data dn1 (Cd) is written in the first field, whereas in the second field, the transmittance is cut off. The value C1 when the voltage based on the image data dn2 written is written, and in the round-up process, as shown in FIG. 11B, the transmittance of the pixel is in the second field. Becomes the value C2 when the voltage based on the rounded up image data dn2 is written, and in either the rounding off or the rounding up process, a difference occurs and only causes flicker. Without applying a DC component There is a possibility that causing deterioration of the liquid crystal 105 that.

そこで、図12に示されるように、第2フィールドにおいて用いる画像データdn2として、画像データCdの下位5ビットを切上・切捨処理を、行毎に交互に切り替えて実行するとともに、同一行に着目した場合についても1フレーム毎に交互に切り替えて実行する構成としても良い。
図12において、セレクタ526は、信号R/CがHレベルのときに入力端aを選択する一方、信号R/CがLレベルのときに入力端bを選択して、選択した入力端に供給されたデータを出力するものである。ここで、セレクタ526の入力端aには、5ビットすべてが“1”のデータ(すなわち“11111”)が供給され、入力端bには、5ビットすべてが“0”のデータ(すなわち“00000”)が供給されている。
Therefore, as shown in FIG. 12, as the image data dn2 used in the second field, the lower 5 bits of the image data Cd are rounded up and down alternately for each row, and the same row is used. The case where attention is paid may also be configured to be executed by alternately switching every frame.
In FIG. 12, the selector 526 selects the input terminal a when the signal R / C is at the H level, and selects the input terminal b when the signal R / C is at the L level and supplies it to the selected input terminal. The output data is output. Here, the input terminal a of the selector 526 is supplied with data with all 5 bits being “1” (ie, “11111”), and the input terminal b is having data with all 5 bits being “0” (ie, “00000”). )) Is supplied.

また、信号R/Cは、図13に示されるように、第1フィールドにあっては下領域(241〜480行)に属する走査線112が選択される期間で、第2フィールドにあっては上領域(1〜240行)に属する走査線112が選択される期間で、それぞれ論理レベルが確定する信号であって、第1フィールドでは下領域に属する走査線112が選択される毎に、第2フィールドでは上領域に属する走査線112が選択される毎に、それぞれ論理レベルが交互に反転するとともに、連続するフレーム同士において同一の走査線が選択される期間に着目したときにも互いに論理レベルが反転した関係にある信号である。
セレクタ526によって選択された5ビットのデータは、第1メモリ531から読み出されたビットd9〜d5のデータに対し、下位5ビットとして付加されて、画像データdn2として、セレクタ528の入力端bに供給される。これにより付加回路が構成されている。
Further, as shown in FIG. 13, the signal R / C is a period in which the scanning line 112 belonging to the lower region (lines 241 to 480) is selected in the first field, and in the second field. This is a signal for determining the logic level in the period in which the scanning line 112 belonging to the upper region (rows 1 to 240) is selected, and every time the scanning line 112 belonging to the lower region is selected in the first field, In each of the two fields, each time the scanning line 112 belonging to the upper region is selected, the logic level is alternately inverted, and the logical level is also determined when the same scanning line is selected in successive frames. Is a signal that is inverted.
The 5-bit data selected by the selector 526 is added as lower 5 bits to the data of bits d9 to d5 read from the first memory 531, and is input to the input terminal b of the selector 528 as image data dn2. Supplied. Thus, an additional circuit is configured.

この構成によれば、ある画素に着目した場合、図11(c)に示されるように、第2フィールドでは、画像データCdの下位5ビットが切捨処理された場合、次の(N+1)フレームの第2フィールドでは、画像データCdの下位5ビットが切上処理される動作が交互に実行される。
このように切捨処理と切上処理とを交互に実行すると、第2フィールドにおける電圧の差違が、2フレームを単位としたときに平均化されるので、上記フリッカーやDC成分の印加による液晶105の劣化を低減することが可能となる。
なお、この例では、第2フィールドにおいて、同一行では、切捨処理または切上処理の一方で固定する構成としたが、画素毎に交互に実行するとともに、同一画素について着目したときに1フレーム毎に交互に切り替える構成としても良い。
According to this configuration, when attention is paid to a certain pixel, as shown in FIG. 11C, when the lower 5 bits of the image data Cd are cut off in the second field, the next (N + 1) frame is displayed. In the second field, an operation in which the lower 5 bits of the image data Cd are rounded up is executed alternately.
When the cut-off process and the cut-up process are alternately executed in this way, the voltage difference in the second field is averaged when two frames are used as a unit, so that the liquid crystal 105 by applying the flicker or the DC component is used. It becomes possible to reduce degradation of the.
In this example, in the second field, the same row is fixed to either the rounding process or the rounding process. However, this is executed alternately for each pixel, and one frame is used when focusing on the same pixel. It is good also as a structure which switches alternately every time.

さらに、図12に示した構成では、第2フィールドにおける切上処理と切捨処理とを、同一の画素について着目したときに切上処理と切捨処理とを1フレーム毎に交互に切り替えるだけでなく、第2フィールドにおいて行毎に交互に切り替えている。
このため、切上処理された画像データdn2に基づいた電圧が書き込まれる行と、切捨処理された画像データdn2に基づいた電圧が書き込まれる行とが、交互に現れるとともに、1フレーム毎に入れ替えられるので、明るさが相違する画素行を目立たなくさせることも可能となる。
Furthermore, in the configuration shown in FIG. 12, the round-up process and the round-off process in the second field are simply switched alternately for each frame when focusing on the same pixel. Instead, the second field is switched alternately for each row.
For this reason, the line in which the voltage based on the cut-up image data dn2 is written and the line in which the voltage based on the cut-out image data dn2 is written appear alternately and are replaced every frame. Therefore, it is possible to make pixel rows with different brightness inconspicuous.

なお、上述した実施形態によれば、第1メモリ531及び第2メモリ532に対し、画像データCdの上位5ビットをそれぞれ記憶させる構成としたが、画像データCdのビット数よりも少ないビット数、例えば図14に示されるように、ビットd9〜d2の上位8ビットを記憶させるとともに、d1、d0の下位2ビットを切捨処理(または切上処理)をする構成としても良い。
第1メモリ531及び第2メモリ532に記憶させるビット数を増やすと、記憶容量の削減の効果は薄れるが、図11(a)において、切捨処理による透過率の値C1と切上処理による透過率の値C2との差が小さくなるので、画素の明るさ変化が少なくなる結果、フリッカーをより目立たなくすることが可能となる。
According to the above-described embodiment, the first memory 531 and the second memory 532 are configured to store the upper 5 bits of the image data Cd. However, the number of bits smaller than the number of bits of the image data Cd, For example, as shown in FIG. 14, the upper 8 bits of bits d9 to d2 may be stored and the lower 2 bits of d1 and d0 may be rounded down (or rounded up).
Increasing the number of bits stored in the first memory 531 and the second memory 532 reduces the effect of reducing the storage capacity. However, in FIG. 11A, in FIG. Since the difference from the rate value C2 is reduced, the change in brightness of the pixel is reduced, and as a result, the flicker can be made less noticeable.

ところで、上述した実施形態において、第1メモリ531から読み出される画像データは、ラインバッファ522から読み出される画像データCdを1フィールド分遅延させたもののうち、一部のビットであり、切捨(または切上処理)による誤差を少なくするという観点からいえば、できるだけ多ビットを記憶させることが望ましいが、第2メモリ532から読み出される画像データPdは、ラインバッファ522から読み出された画像データCdからの階調変化分を見るためにルックアップテーブル536に供給されるものであり、第1メモリ531から読み出されるデータと比較して、それほど精度が要求されない。   By the way, in the above-described embodiment, the image data read from the first memory 531 is a part of bits of the image data Cd read from the line buffer 522 delayed by one field, and is cut off (or cut off). From the viewpoint of reducing errors due to the above processing), it is desirable to store as many bits as possible. However, the image data Pd read from the second memory 532 is stored in the image data Cd read from the line buffer 522. This is supplied to the look-up table 536 to see the change in gradation, and is not required to be as accurate as the data read from the first memory 531.

このため、第1メモリ531の記憶容量を、第2メモリ532の記憶容量よりも大きくしても良い。例えば、図15に示されるように、第1メモリ531に対しては、画像データCdのうち、d9〜d2の上位8ビットを記憶させるとともに、第2メモリ532に対しては、第1メモリ531から読み出された上位8ビットの画像データのうち、さらに、d9〜d5の上位5ビットだけを記憶させる一方、第1メモリ531から読み出された上位8ビットの画像データに対し、d1、d0の下位2ビットを切捨処理(または切上処理)をする構成としても良い。
この構成によれば、画像データdn1の精度向上によるフリッカーの抑止と、特に第2メモリ532における容量削減による構成の簡易化とを両立することが可能となる。
For this reason, the storage capacity of the first memory 531 may be larger than the storage capacity of the second memory 532. For example, as shown in FIG. 15, the first memory 531 stores the upper 8 bits of d9 to d2 in the image data Cd, and the second memory 532 stores the first memory 531. Among the upper 8 bits of image data read out from, only the upper 5 bits of d9 to d5 are stored, while the upper 8 bits of image data read out from the first memory 531 are stored in d1, d0. It is also possible to adopt a configuration in which the lower 2 bits of are rounded down (or rounded up).
According to this configuration, it is possible to achieve both suppression of flicker by improving the accuracy of the image data dn1 and simplification of the configuration by reducing the capacity of the second memory 532 in particular.

さらに、本発明は、1フレームを分割する数は「2」に限られず、1フレームを3以上の複数フィールドに分ける構成に適用可能である。
また、画像データをデータ信号Vidに変換するに際し、画像データdn1については正極性とし、画像データdn2については負極性としたが、逆にして、画像データdn2については負極性とし、画像データdn2については正極性としたても良い。
画素110については透過型として説明したが、画素電極118、または、コモン電極108の一方を反射性金属とした反射型や、透過型と反射型とを合わせた半透過半反射型としても良い。また、反射型等とする場合には、画素電極118、または、コモン電極108の一方を反射性金属とするのではなく、その下層に反射層を設けても良い。
また、ノーマリーホワイトモードではなく、ノーマリーブラックモードとして良いのももちろんである。
Furthermore, the present invention is not limited to “2” for dividing one frame, and can be applied to a configuration in which one frame is divided into three or more fields.
Further, when the image data is converted into the data signal Vid, the image data dn1 has a positive polarity and the image data dn2 has a negative polarity. Conversely, the image data dn2 has a negative polarity and the image data dn2 has a negative polarity. May be positive.
Although the pixel 110 has been described as a transmissive type, a reflective type in which one of the pixel electrode 118 or the common electrode 108 is a reflective metal, or a transflective type in which a transmissive type and a reflective type are combined may be used. In the case of a reflective type or the like, one of the pixel electrode 118 and the common electrode 108 is not made of a reflective metal, but a reflective layer may be provided below the reflective metal.
Of course, the normally black mode may be used instead of the normally white mode.

さらに、上述した実施形態では、液晶としてTN型を用いたが、BTN(Bi-stable Twisted Nematic)型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料(ゲスト)を一定の分子配列の液晶(ホスト)に溶解して、染料分子を液晶分子と平行に配列させたGH(ゲストホスト)型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向(ホメオトロピック配向)の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行(水平)配向(ホモジニアス配向)の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
Further, in the above-described embodiment, the TN type is used as the liquid crystal, but a bistable type having a memory property such as a BTN (Bi-stable Twisted Nematic) type and a ferroelectric type, a polymer dispersed type, and a molecule A dye (guest) having anisotropy in absorption of visible light in the major axis direction and the minor axis direction is dissolved in a liquid crystal (host) having a certain molecular arrangement, and the dye molecules are arranged in parallel with the liquid crystal molecules. A liquid crystal such as a GH (guest host) type may be used.
In addition, the liquid crystal molecules are arranged in a vertical direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are arranged in a horizontal direction with respect to both substrates when a voltage is applied. The liquid crystal molecules are aligned in the horizontal direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are aligned in the vertical direction with respect to both substrates when a voltage is applied. It is good also as a structure. As described above, the present invention can be applied to various liquid crystal and alignment methods.

次に、上述した実施形態に係る電気光学装置を用いた電子機器の例について説明する。図16は、上述した電気光学装置10をライトバルブとして用いた3板式プロジェクタの構成を示す平明図である。
このプロジェクタ2100において、ライトバルブに入射させるための光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR(赤)、G(緑)、B(青)の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
Next, an example of an electronic apparatus using the electro-optical device according to the above-described embodiment will be described. FIG. 16 is a plain view showing a configuration of a three-plate projector using the above-described electro-optical device 10 as a light valve.
In this projector 2100, the light to be incident on the light valve is supplied with three primary colors of R (red), G (green), and B (blue) by three mirrors 2106 and two dichroic mirrors 2108 arranged inside. And led to the light valves 100R, 100G and 100B corresponding to the respective primary colors. Note that B light has a longer optical path than other R and G colors, and therefore, in order to prevent the loss, B light passes through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. Led.

ここで、ライトバルブ100R、100Gおよび100Bの構成は、上述した実施形態における電気光学装置10の表示領域100と同様であり、外部上位装置(図示省略)から供給されるR、G、Bの各色に対応する画像データでそれぞれ駆動されるものである。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各色の画像が合成された後、レンズユニット1820によって正転拡大投影されるので、スクリーン2120には、カラー画像が表示されることとなる。
Here, the configuration of the light valves 100R, 100G, and 100B is the same as that of the display region 100 of the electro-optical device 10 in the above-described embodiment, and each color of R, G, and B supplied from an external host device (not shown). Are respectively driven by image data corresponding to.
The lights modulated by the light valves 100R, 100G, and 100B are incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, the R and B light beams are refracted at 90 degrees, while the G light beam travels straight. Therefore, after the images of the respective colors are combined, they are projected forward and enlarged by the lens unit 1820, so that a color image is displayed on the screen 2120.

なお、ライトバルブ100R、100Bの透過像は、ダイクロイックプリズム2112により反射した後に投射されるのに対し、ライトバルブ100Gの透過像はそのまま投射されるので、ライトバルブ100R、100Bによる水平走査方向は、ライトバルブ100Gによる水平走査方向と逆向きにして、左右反転像を表示させる構成となっている。   The transmitted images of the light valves 100R and 100B are projected after being reflected by the dichroic prism 2112, whereas the transmitted image of the light valve 100G is projected as it is, so the horizontal scanning direction by the light valves 100R and 100B is The left-right reversed image is displayed in the direction opposite to the horizontal scanning direction by the light valve 100G.

また、電子機器としては、図16を参照して説明した他にも、直視型、例えば携帯電話や、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能なのは言うまでもない。   In addition to the electronic device described with reference to FIG. 16, the direct view type, such as a mobile phone, personal computer, television, video camera monitor, car navigation device, pager, electronic notebook, calculator, word processor , Workstations, videophones, POS terminals, digital still cameras, devices equipped with touch panels, and the like. Needless to say, the electro-optical device according to the present invention is applicable to these various electronic devices.

本発明の実施形態に係る電気光学装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an electro-optical device according to an embodiment of the invention. FIG. 同電気光学装置における画素の構成を示す図である。It is a figure which shows the structure of the pixel in the same electro-optical apparatus. 同電気光学装置における画像データの説明図である。It is explanatory drawing of the image data in the same electro-optical device. 同電気光学装置におけるデータ処理回路の構成を示す図である。It is a figure which shows the structure of the data processing circuit in the same electro-optical apparatus. 同電気光学装置における走査信号等を示す図である。It is a figure which shows the scanning signal etc. in the same electro-optical device. 同電気光学装置におけるラインバッファの動作を示す図である。It is a figure which shows operation | movement of the line buffer in the same electro-optical apparatus. 同データ処理回路における簡易構成図である。It is a simple block diagram in the same data processing circuit. 同電気光学装置における第1フィールドの動作を示す図である。FIG. 10 is a diagram illustrating an operation in a first field in the electro-optical device. 同電気光学装置における第2フィールドの動作を示す図である。FIG. 10 is a diagram illustrating an operation of a second field in the same electro-optical device. 同電気光学装置における画素の書き込み等を示す図である。FIG. 5 is a diagram illustrating pixel writing and the like in the same electro-optical device. 同電気光学装置における画素の透過率変化等を示す図である。It is a figure which shows the transmittance | permeability change of the pixel, etc. in the same electro-optical device. 本発明の別形態に係るデータ処理回路の構成を示す図である。It is a figure which shows the structure of the data processing circuit which concerns on another form of this invention. 同形態に係る信号R/Cを示す図である。It is a figure which shows signal R / C which concerns on the same form. 本発明の別形態に係るデータ処理回路の構成を示す図である。It is a figure which shows the structure of the data processing circuit which concerns on another form of this invention. 本発明の別形態に係るデータ処理回路の構成を示す図である。It is a figure which shows the structure of the data processing circuit which concerns on another form of this invention. 同電気光学装置をプロジェクタに適用した例を示す図である。It is a figure which shows the example which applied the electro-optical apparatus to the projector.

符号の説明Explanation of symbols

10…電気光学装置、50…データ処理回路、60…タイミング制御回路、100…表示領域、105…液晶、108…コモン電極、110…画素、112…走査線、114…データ線、116…TFT、118…画素電極、120…液晶容量、130…走査線駆動回路、140…サンプリング信号出力回路、510…制御部、522…ラインバッファ、526、528…セレクタ、530…D/A変換器、531…第1メモリ、532…第2メモリ、536…ルックアップテーブル、2100…プロジェクタ DESCRIPTION OF SYMBOLS 10 ... Electro-optical apparatus, 50 ... Data processing circuit, 60 ... Timing control circuit, 100 ... Display area, 105 ... Liquid crystal, 108 ... Common electrode, 110 ... Pixel, 112 ... Scan line, 114 ... Data line, 116 ... TFT, DESCRIPTION OF SYMBOLS 118 ... Pixel electrode, 120 ... Liquid crystal capacity, 130 ... Scan line drive circuit, 140 ... Sampling signal output circuit, 510 ... Control part, 522 ... Line buffer, 526, 528 ... Selector, 530 ... D / A converter, 531 ... First memory, 532, second memory, 536, look-up table, 2100, projector

Claims (10)

複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、
入力された画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを記憶した後、記憶したnビットの画像データを所定期間経過後に読み出す第1メモリと、
前記第1メモリから読み出されたnビットの画像データの上位p(pは、n≧pを満たす正整数)ビットを記憶した後、記憶したpビットの画像データを、前記mビットの画像データの入力に合わせて読み出す第2メモリと、
前記入力されたmビットの画像データを、前記第2メモリから読み出されたpビットの画像データで補正する補正回路と、
前記第1メモリから読み出されたnビットの画像データに、下位(m−n)ビットを付加する付加回路と、
前記mビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第1メモリから前記nビットの画像データが読み出されるとき、前記付加回路によって(m−n)ビットが付加された画像データを選択するセレクタと、
前記複数の走査線のうち、前記セレクタによって選択された画像データに対応する走査線を選択する走査線駆動回路と、
前記セレクタによって選択された画像データに基づくデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置。
A pixel provided corresponding to the intersection of a plurality of scanning lines and a plurality of data lines, and having a gradation according to a data signal supplied to the data line when the scanning line is selected;
Among the input image data, the upper n (m, n is a positive integer satisfying m> n) bits of the image data specifying the gradation of each pixel with m bits are stored and stored. a first memory that reads n-bit image data after a predetermined period of time;
After storing the upper p bits (p is a positive integer satisfying n ≧ p) of the n-bit image data read from the first memory, the stored p-bit image data is used as the m-bit image data. A second memory that reads in accordance with the input of
A correction circuit that corrects the input m-bit image data with p-bit image data read from the second memory;
An additional circuit for adding lower (mn) bits to the n-bit image data read from the first memory;
When the m-bit image data is input, the image data corrected by the correction circuit is selected. On the other hand, when the n-bit image data is read from the first memory, the additional circuit selects (mn). ) A selector for selecting image data with a bit added thereto;
A scanning line driving circuit for selecting a scanning line corresponding to the image data selected by the selector from the plurality of scanning lines;
A data line driving circuit for supplying a data signal based on the image data selected by the selector to a data line corresponding to the selected image data;
An electro-optical device comprising:
前記付加回路は、前記第1メモリから読み出されたnビットの画像データに付加するビットを、すべて0または1とする
ことを特徴とする請求項1に記載の電気光学装置。
2. The electro-optical device according to claim 1, wherein the additional circuit sets all the bits added to the n-bit image data read from the first memory to 0 or 1. 3.
前記付加回路は、前記付加するビットを所定の周期で交互に切り替える
ことを特徴とする請求項2に記載の電気光学装置。
The electro-optical device according to claim 2, wherein the additional circuit switches the bit to be added alternately at a predetermined period.
前記付加回路は、前記第1メモリから読み出される画像データが1行分読み出される毎に、かつ、同一画素の画像データについて1フレーム毎に、前記する付加ビットを交互に切り替える
ことを特徴とする請求項3に記載の電気光学装置。
The additional circuit alternately switches the additional bits described above every time image data read from the first memory is read out for one row and for each frame of image data of the same pixel. Item 4. The electro-optical device according to Item 3.
複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素を有し、1フレームを第1および第2フィールドに分割して、前記画素を駆動する電気光学装置であって、
1フレームにわたって入力した画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを記憶した後、記憶したnビットの画像データを、1フィールド経過後であって前記mビットの画像データが入力されていない期間に読み出す第1メモリと、
前記第1メモリから読み出されたnビットの画像データの上位p(pは、n≧pを満たす正整数)ビットを記憶した後、記憶したpビットの画像データを、前記mビットの画像データの入力に合わせて読み出す第2メモリと、
前記入力されたmビットの画像データで指定される階調を、前記第2メモリから読み出されたpビットの画像データで補正する補正回路と、
前記第1メモリから読み出されたnビットの画像データに、下位(m−n)ビットを付加する付加回路と、
前記mビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第1メモリから前記nビットの画像データが読み出されるとき、前記付加回路によって(m−n)ビットが付加された画像データを選択するセレクタと、
入力されたmビットの画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか一方極性の電圧に変換する一方、(m−n)ビットが付加された画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか他方極性の電圧に変換して、それぞれデータ信号として出力する変換器と、
前記変換器によって変換されたデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置。
A pixel is provided corresponding to the intersection of a plurality of scanning lines and a plurality of data lines, and has a pixel having a gradation corresponding to a voltage of a data signal supplied to the data line when the scanning line is selected. And an electro-optical device for driving the pixel by dividing one frame into first and second fields,
After storing the upper n (m, n is a positive integer satisfying m> n) bits among the image data input over one frame and specifying the gradation of each pixel in m bits, A first memory for reading the stored n-bit image data after a lapse of one field and during a period in which the m-bit image data is not input;
After storing the upper p bits (p is a positive integer satisfying n ≧ p) of the n-bit image data read from the first memory, the stored p-bit image data is used as the m-bit image data. A second memory that reads in accordance with the input of
A correction circuit that corrects the gradation specified by the input m-bit image data with p-bit image data read from the second memory;
An additional circuit for adding lower (mn) bits to the n-bit image data read from the first memory;
When the m-bit image data is input, the image data corrected by the correction circuit is selected, while when the n-bit image data is read from the first memory, the additional circuit (mn) ) A selector for selecting image data with a bit added thereto;
When the input m-bit image data is selected, the selected image data is converted into a positive or negative polarity voltage with reference to a predetermined potential, while (m−n) bits. A converter that converts the selected image data into a positive or negative polarity voltage with reference to a predetermined potential and outputs the selected data as a data signal when image data to which is added is selected When,
A data line driving circuit for supplying a data signal converted by the converter to a data line corresponding to the selected image data;
An electro-optical device comprising:
前記付加回路は、
前記第1メモリから読み出されたnビットの画像データに付加する(m−n)ビットをすべて0または1に、前記第1メモリから読み出される画像データが1行分読み出される毎に、かつ、同一画素の画像データについて1フレーム毎に交互に切り替える
ことを特徴とする請求項5に記載の電気光学装置。
The additional circuit is:
Every time (mn) bits added to the n-bit image data read from the first memory are set to 0 or 1, the image data read from the first memory is read for one row, and The electro-optical device according to claim 5, wherein the image data of the same pixel is alternately switched for each frame.
複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素と、
第1および第2メモリと、
を有する電気光学装置の駆動方法において、
入力した画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを前記第1メモリに記憶させるとともに、前記第2メモリから、前記nビットのうち、上位p(pは、n≧pを満たす正整数)ビットのデータを、前記mビットの画像データの入力に合わせて読み出し、
前記入力したmビットの画像データを、前記第2メモリから読み出したpビットの画像データで補正する第1工程と、
前記第1メモリから、nビットの画像データを読み出すとともに、前記nビットのうち、上位pビットの画像データを前記第2メモリに記憶させ、
読み出したnビットの画像データに、下位(m−n)ビットを付加する第2工程と、
を交互に実行し、
前記第1工程を実行するとき、補正された画像データを選択する一方、前記第2工程を実行するとき、(m−n)ビットが付加された画像データを選択し、
前記複数の走査線のうち、前記選択された画像データに対応する走査線を選択し、
前記選択した画像データに基づくデータ信号を、当該選択した画像データに対応するデータ線に供給する
ことを特徴とする電気光学装置の駆動方法。
A pixel provided corresponding to the intersection of a plurality of scanning lines and a plurality of data lines, and having a gradation according to the voltage of the data signal supplied to the data lines when the scanning line is selected;
First and second memories;
In the driving method of the electro-optical device having
Of the input image data, the upper n (m, n is a positive integer satisfying m> n) bits of the image data specifying the gradation of each pixel with m bits are stored in the first memory. And reading out the upper p (p is a positive integer satisfying n ≧ p) bits of the n bits from the second memory in accordance with the input of the m-bit image data,
A first step of correcting the input m-bit image data with p-bit image data read from the second memory;
Reading n-bit image data from the first memory, and storing the upper p-bit image data of the n bits in the second memory,
A second step of adding lower (mn) bits to the read n-bit image data;
Alternately
When performing the first step, select the corrected image data, while when performing the second step, select the image data with (mn) bits added,
Selecting a scanning line corresponding to the selected image data from the plurality of scanning lines;
A method of driving an electro-optical device, comprising: supplying a data signal based on the selected image data to a data line corresponding to the selected image data.
入力された画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを記憶した後、記憶したnビットの画像データを所定期間経過後に読み出す第1メモリと、
前記第1メモリから読み出されたnビットの画像データの上位p(pは、n≧pを満たす正整数)ビットを記憶した後、記憶したpビットの画像データを、前記mビットの画像データの入力に合わせて読み出す第2メモリと、
前記入力されたmビットの画像データを、前記第2メモリから読み出されたpビットの画像データで補正する補正回路と、
前記第1メモリから読み出されたnビットの画像データに、下位(m−n)ビットを付加する付加回路と、
前記mビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第1メモリから前記nビットの画像データが読み出されるとき、前記付加回路によって(m−n)ビットが付加された画像データを選択して出力するセレクタと、
を具備することを特徴とする画像処理回路。
Among the input image data, the upper n (m, n is a positive integer satisfying m> n) bits of the image data specifying the gradation of each pixel with m bits are stored and stored. a first memory that reads n-bit image data after a predetermined period of time;
After storing the upper p bits (p is a positive integer satisfying n ≧ p) of the n-bit image data read from the first memory, the stored p-bit image data is used as the m-bit image data. A second memory that reads in accordance with the input of
A correction circuit that corrects the input m-bit image data with p-bit image data read from the second memory;
An additional circuit for adding lower (mn) bits to the n-bit image data read from the first memory;
When the m-bit image data is input, the image data corrected by the correction circuit is selected, while when the n-bit image data is read from the first memory, the additional circuit (mn) ) A selector for selecting and outputting image data with a bit added thereto;
An image processing circuit comprising:
第1および第2メモリとを用いた画像処理方法において、
入力した画像データであって、前記各画素の階調をmビットで指定する画像データのうち、上位n(m、nは、m>nを満たす正整数)ビットを前記第1メモリに記憶させるとともに、前記第2メモリから、前記nビットのうち、上位p(pは、n≧pを満たす正整数)ビットのデータを、前記mビットの画像データの入力に合わせて読み出し、
前記入力したmビットの画像データを、前記第2メモリから読み出したpビットの画像データで補正する第1工程と、
前記第1メモリから、nビットの画像データを読み出すとともに、前記nビットのうち、上位pビットの画像データを前記第2メモリに記憶させ、
読み出したnビットの画像データに、下位(m−n)ビットを付加する第2工程と、
を交互に実行し、
前記第1工程を実行するとき、補正された画像データを選択する一方、前記第2工程を実行するとき、(m−n)ビットが付加された画像データを選択して出力する
ことを特徴とする画像処理方法。
In the image processing method using the first and second memories,
Of the input image data, the upper n (m, n is a positive integer satisfying m> n) bits of the image data specifying the gradation of each pixel with m bits are stored in the first memory. And reading out the upper p (p is a positive integer satisfying n ≧ p) bits of the n bits from the second memory in accordance with the input of the m-bit image data,
A first step of correcting the input m-bit image data with p-bit image data read from the second memory;
Reading n-bit image data from the first memory, and storing the upper p-bit image data of the n bits in the second memory,
A second step of adding lower (mn) bits to the read n-bit image data;
Alternately
When the first step is executed, the corrected image data is selected, and when the second step is executed, the image data added with (mn) bits is selected and output. Image processing method.
請求項1乃至6のいずれかに記載の電気光学装置を有する
ことを特徴とする電子機器。
An electronic apparatus comprising the electro-optical device according to claim 1.
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