JP2007096137A - Manufacturing method for semiconductor substrate, and epitaxial growth apparatus - Google Patents

Manufacturing method for semiconductor substrate, and epitaxial growth apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method for semiconductor substrates and an epitaxial growth apparatus whereby the substrates can be flattened easily after burying an epitaxial film in their trenches, while suppressing the generation of voids in their trenches. <P>SOLUTION: In the manufacturing method, each trench 4 is formed in a principal surface 2a of silicon substrates 1, 2, and an epitaxial film 20 is so formed on the principal surface 2a of the silicon substrates 1, 2, inclusive of the inside of each trench 4, by the epitaxial growth accompanied by the feeding of the mixed gas of a silicon-source gas and a halogenide gas as to bury the epitaxial film 20 in the inside of each trench 4. Further, in order to flatten the surface of the substrates, an epitaxial film 21 is formed on the epitaxial film 20 for burying, under the condition of its faster growth speed than the one of the epitaxial film 20 grown in the principal surface 2a of the substrates 1, 2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体基板の製造方法およびエピタキシャル成長装置に関するものである。   The present invention relates to a semiconductor substrate manufacturing method and an epitaxial growth apparatus.

従来のＭＯＳトランジスタに比較して、低オン抵抗を実現する素子として、スーパージャンクション構造のＭＯＳトランジスタ（ＳＪ−ＭＯＳトランジスタ）が知られている（例えば、特許文献１）。このＳＪ−ＭＯＳトランジスタはドリフト層領域における繰り返しのｐｎコラム構造が特徴であり、このｐｎコラムを形成するために複数の方法が提案されているが、その中で深さ方向の濃度分布を均一にできる方法として、基板にトレンチを形成した後に、ＬＰ−ＣＶＤによりトレンチ内をエピタキシャル成長する方法が知られている。   A super junction structure MOS transistor (SJ-MOS transistor) is known as an element that realizes a low on-resistance compared to a conventional MOS transistor (for example, Patent Document 1). This SJ-MOS transistor is characterized by a repetitive pn column structure in the drift layer region, and a plurality of methods have been proposed to form this pn column, but the concentration distribution in the depth direction is made uniform among them. As a possible method, there is known a method of epitaxially growing the trench by LP-CVD after forming the trench in the substrate.

一般的なＬＰ−ＣＶＤによるトレンチ埋め込みでは開口部における成長速度が底部に比較して大きいために、開口部塞がりによりトレンチ内にボイドが形成されやすい。シラン系ガスとエッチングガスを同時に流すことによってトレンチ開口部が先に塞がるのを抑制することができる（特許文献２）。
特開平９−２６６３１１号公報 特開２００４−２７３７４２号公報 In general trench filling by LP-CVD, since the growth rate at the opening is larger than that at the bottom, voids are likely to be formed in the trench due to the blocking of the opening. By simultaneously flowing the silane-based gas and the etching gas, the trench opening can be prevented from being blocked first (Patent Document 2).
JP-A-9-266611 JP 2004-273742 A

ところが、トレンチ埋め込みエピ工程後にはトレンチに起因する段差が形成されるため、平坦化のためのエピタキシャル成長を行ったり研磨をする必要がある。
本発明はこのような背景の下になされたものであり、その目的は、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる半導体基板の製造方法およびエピタキシャル成長装置を提供することにある。 However, since a step due to the trench is formed after the trench embedding epi process, it is necessary to perform epitaxial growth for planarization or polishing.
The present invention has been made under such a background, and an object of the present invention is to manufacture a semiconductor substrate that can be easily flattened after the trench is filled with an epitaxial film while suppressing the generation of voids. It is to provide a method and an epitaxial growth apparatus.

請求項１に記載の発明によれば、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ内を含めたシリコン基板の主表面上にエピタキシャル膜が成膜されてトレンチの内部がエピタキシャル膜で埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。また、第３工程においては、平坦化のために、第２工程での埋込用のエピタキシャル膜の上に、エピタキシャル膜が、第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜され、スループットが向上する。   According to the first aspect of the present invention, in the second step, the epitaxial film is formed on the main surface of the silicon substrate including the inside of the trench by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas. Then, the inside of the trench is filled with an epitaxial film. In this embedding, the generation of voids is suppressed by supplying the halide gas. Further, in the third step, for planarization, the epitaxial film is formed on the main surface of the silicon substrate in the second step on the epitaxial film for embedding in the second step. The film is formed under fast conditions, and the throughput is improved.

これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
ここで、請求項１に記載の半導体基板の製造方法において、請求項２に記載のように、第３工程において、前記第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下でエピタキシャル膜を成膜した後に、シリコン基板の主表面側の前記エピタキシャル膜を研磨してもよい。 As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.
Here, in the method for manufacturing a semiconductor substrate according to claim 1, as described in claim 2, in the third step, the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step is faster. After the epitaxial film is formed under the conditions, the epitaxial film on the main surface side of the silicon substrate may be polished.

また、請求項１または２に記載の半導体基板の製造方法において、第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、請求項３に記載のように、ハロゲン化物ガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に少なくしたり、請求項４に記載のように、ハロゲン化物ガスを第３工程におけるエピタキシャル成長時には流さないようにしたり、請求項５に記載のように、シリコンソースガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に多くしたり、請求項６に記載のように、成長温度を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くしたり、請求項７に記載のように、成長圧力を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くするとよい。   3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the epitaxial film is formed in the third step under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step. The flow rate of the halide gas is reduced during the epitaxial growth in the third step as compared with the epitaxial growth in the second step, or the halide gas is supplied in the third step as described in claim 4. The flow rate of the silicon source gas is increased during the epitaxial growth in the third step as compared to the epitaxial growth in the second step, or the flow rate of the silicon source gas is increased during the epitaxial growth in the second step. Compared with the epitaxial growth in the second process, the third temperature Or higher at the time of epitaxial growth in, as described in claim 7, the growth pressure, may be higher during the epitaxial growth in the third step than during the epitaxial growth in the second step.

また、請求項１または２に記載の半導体基板の製造方法において、請求項８に記載のように、第２工程のエピタキシャル成長と第３工程のエピタキシャル成長は共に減圧ＣＶＤで行うようにしてもよい。また、請求項１または２に記載の半導体基板の製造方法において、請求項９に記載のように、第２工程でのエピタキシャル成長は減圧ＣＶＤ成長方法で行うとともに、第３工程でのエピタキシャル成長は常圧ＣＶＤ成長方法で行うようにしてもよい。   In the method for manufacturing a semiconductor substrate according to claim 1 or 2, as described in claim 8, both the epitaxial growth in the second step and the epitaxial growth in the third step may be performed by low pressure CVD. Further, in the method for manufacturing a semiconductor substrate according to claim 1 or 2, as described in claim 9, the epitaxial growth in the second step is performed by a low pressure CVD growth method, and the epitaxial growth in the third step is performed at normal pressure. A CVD growth method may be used.

請求項１または２に記載の半導体基板の製造方法において、請求項１０に記載のように、第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、第２工程でのエピタキシャル成長が終了した後に、第３工程でのエピタキシャル成長に切り替える際に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも２つ以上を同時に高成長速度条件となるように切り替えるようにしてもよい。   3. The method of manufacturing a semiconductor substrate according to claim 1, wherein, as described in claim 10, the epitaxial film is faster in the third step than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step. When switching to epitaxial growth in the third step after the epitaxial growth in the second step is completed in order to form a film under the conditions, each parameter of the flow rate of the halide gas, the flow rate of the silicon source gas, the growth temperature, and the growth pressure You may make it switch at least 2 or more of them so that it may become high growth rate conditions simultaneously.

請求項１または２に記載の半導体基板の製造方法において、請求項１１に記載のように、第２工程でのエピタキシャル成長中に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも１つを徐々に高成長速度条件となるように調整するようにしてもよい。   3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the flow rate of the halide gas, the flow rate of the silicon source gas, the growth temperature, and the growth pressure during the epitaxial growth in the second step as described in claim 11. At least one of these parameters may be adjusted so as to gradually become a high growth rate condition.

請求項１〜１１のいずれか１項に記載の半導体基板の製造方法において、請求項１２に記載のように、第２工程において、シリコン基板の主表面側から、トレンチに埋め込むためのエピタキシャル膜の表面温度をパイロメータでモニターし、所定の測定温度におけるパイロメータの出力信号レベルが変化しなくなった時点で、第３工程での成長速度を速くする条件に切り替えるようにしてもよい。   In the manufacturing method of the semiconductor substrate of any one of Claims 1-11, as described in Claim 12, in the 2nd process, the epitaxial film for embedding into a trench from the main surface side of a silicon substrate is used. The surface temperature may be monitored with a pyrometer, and when the output signal level of the pyrometer at a predetermined measurement temperature stops changing, the condition may be switched to a condition for increasing the growth rate in the third step.

請求項１３に記載の発明によれば、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりシリコン基板の主表面上には成長させずにトレンチ内のみにエピタキシャル膜が成長し、かつ、当該エピタキシャル膜がシリコン基板の主表面と面一となるまでトレンチがエピタキシャル膜によって埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。また、研磨を不要にできる。   According to the thirteenth aspect of the present invention, in the second step, the epitaxial film is formed only in the trench without being grown on the main surface of the silicon substrate by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas. And the trench is filled with the epitaxial film until the epitaxial film is flush with the main surface of the silicon substrate. In this embedding, the generation of voids is suppressed by supplying the halide gas. Further, polishing can be eliminated.

これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
請求項１４に記載の発明によれば、第２工程において、マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ内のみにエピタキシャル膜が成長し、かつ、当該エピタキシャル膜がシリコン基板の主表面と面一となるまでトレンチがエピタキシャル膜によって埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。また、研磨を不要にできる。第３工程においてマスクが除去される。 As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.
According to the invention of claim 14, in the second step, an epitaxial film is grown only in the trench by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas with the mask remaining, and The trench is filled with the epitaxial film until the epitaxial film is flush with the main surface of the silicon substrate. In this embedding, the generation of voids is suppressed by supplying the halide gas. Further, polishing can be eliminated. In the third step, the mask is removed.

これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
請求項１５に記載の発明によれば、第２工程において、マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ内のみにエピタキシャル膜が成長し、かつ、当該エピタキシャル膜がトレンチ形成用マスクの表面よりも高くなるまでトレンチがエピタキシャル膜によって埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。第３工程において、マスクをストッパとしてシリコン基板の主表面側のエピタキシャル膜が研磨されてシリコン基板の主表面側が平坦化され、第４工程においてマスクが除去される。 As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.
According to the invention described in claim 15, in the second step, an epitaxial film is grown only in the trench by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas with the mask remaining, and The trench is filled with the epitaxial film until the epitaxial film becomes higher than the surface of the trench formation mask. In this embedding, the generation of voids is suppressed by supplying the halide gas. In the third step, the epitaxial film on the main surface side of the silicon substrate is polished using the mask as a stopper to flatten the main surface side of the silicon substrate, and the mask is removed in the fourth step.

これにより、研磨量を少なくできるとともにマスクをストッパとして用いることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。   Thus, the amount of polishing can be reduced and the mask can be used as a stopper, so that the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.

請求項１６に記載の発明によれば、第２工程において、マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ内を含めたマスク上が成膜されてトレンチがエピタキシャル膜によって埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。第３工程において、マスクをストッパとしてマスクの上側の膜が研磨されてシリコン基板の主表面側が平坦化され、第４工程において、マスクが除去される。   According to the invention described in claim 16, in the second step, the mask including the inside of the trench is formed by epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas with the mask remaining. Then, the trench is filled with the epitaxial film. In this embedding, the generation of voids is suppressed by supplying the halide gas. In the third step, the upper film of the mask is polished by using the mask as a stopper to flatten the main surface side of the silicon substrate, and in the fourth step, the mask is removed.

これにより、マスクをストッパとして用いることによって、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
請求項１７に記載のように、請求項１５または１６に記載の半導体基板の製造方法において、第４工程においてマスクを除去した後に、シリコン基板の主表面側を犠牲層酸化するとともに犠牲酸化膜を除去するようにしてもよい。 Thus, by using the mask as a stopper, the substrate can be easily flattened after the trench is filled with the epitaxial film while the generation of voids is suppressed.
In the method of manufacturing a semiconductor substrate according to claim 15 or 16, the main surface side of the silicon substrate is subjected to sacrificial layer oxidation and a sacrificial oxide film is formed after removing the mask in the fourth step. You may make it remove.

請求項１６に記載の半導体基板の製造方法において、請求項１８に記載のように、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりマスク上に単結晶の膜が形成されても、請求項１９に記載のように、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりマスク上に多結晶の膜が形成されてもよい。   17. The method of manufacturing a semiconductor substrate according to claim 16, wherein, as in claim 18, in the second step, a single crystal film is formed on the mask by epitaxial growth accompanying supply of a mixed gas of a silicon source gas and a halide gas. Even if formed, a polycrystalline film may be formed on the mask by epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas in the second step.

請求項１〜１９のいずれか１項に記載の半導体基板の製造方法において、請求項２０に記載のように、ハロゲン化物ガスは塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素のいずれかを用いるとよい。   20. The method of manufacturing a semiconductor substrate according to claim 1, wherein the halide gas is hydrogen chloride, chlorine, fluorine, chlorine trifluoride, hydrogen fluoride, odor, as described in claim 20. Any of hydrides may be used.

請求項１〜１９のいずれか１項に記載の半導体基板の製造方法において、請求項２１に記載のように、シリコンソースガスはモノシラン、ジシラン、ジクロロシラン、トリクロロシランのいずれかを用いるとよい。   In the method for manufacturing a semiconductor substrate according to any one of claims 1 to 19, as described in claim 21, the silicon source gas may be monosilane, disilane, dichlorosilane, or trichlorosilane.

請求項１〜２１のいずれか１項に記載の半導体基板の製造方法において、請求項２２に記載のように、トレンチは底面が（１１０）面であり、側面に（１１１）面が含まれている、あるいは、請求項２３に記載のように、トレンチは底面が（１００）面であり、側面に（１００）面が含まれているとよい。   The method of manufacturing a semiconductor substrate according to any one of claims 1 to 21, wherein the trench has a (110) plane at the bottom and a (111) plane at the side as recited in claim 22. Alternatively, as described in claim 23, the trench may have a (100) plane on the bottom surface and a (100) plane on the side surface.

請求項１〜２３のいずれか１項に記載の半導体基板の製造方法において、請求項２４に記載のように、第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たようにする、また、請求項２５に記載のように、第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにする、また、請求項２６に記載のように、第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。 24. The method of manufacturing a semiconductor substrate according to claim 1, wherein, when the epitaxial growth is performed in the second step, the aspect ratio of the trench is less than 10, as described in claim 24. When the standard flow rate of gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X + 0.1
In addition, as described in claim 25, when the epitaxial growth is performed in the second step, if the trench aspect ratio is 10 or more and less than 20, the standard flow rate of the halide gas is set to X [slm]. When the growth rate is Y [μm / min],
Y <0.2X + 0.05
In addition, when epitaxial growth is performed in the second step and the aspect ratio of the trench is 20 or more, the standard flow rate of the halide gas is set to X [slm]. When the speed is Y [μm / min]
Y <0.2X
If the condition is satisfied, it is preferable from the viewpoint of efficiently filling the trench with an epitaxial film while suppressing the generation of voids.

エピタキシャル成長装置として、請求項２７に記載の発明によれば、切替手段により、パイロメータで、シリコン基板の主表面側から、トレンチに埋め込むエピタキシャル膜の表面温度をモニターし、所定の測定温度におけるパイロメータの出力信号レベルが変化しなくなった時点で、第１のガス流量調整手段と第２のガス流量調整手段と温度調整手段と圧力調整手段のうちの少なくともいずれかにより、シリコンソースガスの流量、ハロゲン化物ガスの流量、成長温度、成長圧力のうちの少なくともいずれか１つを制御して成長速度を速くする条件に切り替える。これにより、請求項１に記載の半導体基板の製造方法を実施する装置として好ましいものとなる。   As an epitaxial growth apparatus, according to the invention described in claim 27, the switching means monitors the surface temperature of the epitaxial film embedded in the trench from the main surface side of the silicon substrate by the pyrometer, and outputs the pyrometer at a predetermined measurement temperature. When the signal level no longer changes, the flow rate of the silicon source gas, the halide gas is controlled by at least one of the first gas flow rate adjusting unit, the second gas flow rate adjusting unit, the temperature adjusting unit, and the pressure adjusting unit. The control is switched to a condition for increasing the growth rate by controlling at least one of the flow rate, the growth temperature, and the growth pressure. Thus, the semiconductor substrate manufacturing method according to the first aspect is preferable as an apparatus.

（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴの断面図を示す。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows a cross-sectional view of a vertical trench gate MOSFET in the present embodiment.

図１において、ドレイン領域となるｎ＋シリコン基板１の上にエピタキシャル膜２が形成されているとともに同エピタキシャル膜２の上にエピタキシャル膜３が形成されている。下側のエピタキシャル膜２においてトレンチ４が並設され、トレンチ４はエピタキシャル膜２を貫通してｎ＋シリコン基板１に達している。トレンチ４内にエピタキシャル膜５が埋め込まれている。トレンチ４内のエピタキシャル膜５の導電型はｐ型であるとともに、トレンチ４の横の領域６の導電型はｎ型である。このように横方向にｐ型領域（５）とｎ型領域６とが交互に配置され、これによりＭＯＳＦＥＴのドリフト層がｐ／ｎコラム構造の、いわゆるスーパージャンクション構造をなしている。 In FIG. 1, an epitaxial film 2 is formed on an n + silicon substrate 1 serving as a drain region, and an epitaxial film 3 is formed on the epitaxial film 2. A trench 4 is juxtaposed in the lower epitaxial film 2, and the trench 4 penetrates the epitaxial film 2 and reaches the n + silicon substrate 1. An epitaxial film 5 is embedded in the trench 4. The conductivity type of the epitaxial film 5 in the trench 4 is p-type, and the conductivity type of the region 6 next to the trench 4 is n-type. In this manner, the p-type regions (5) and the n-type regions 6 are alternately arranged in the lateral direction, whereby the drift layer of the MOSFET has a so-called super junction structure having a p / n column structure.

前述の上側のエピタキシャル膜３においてその表層部にはｐウエル層７が形成されている。エピタキシャル膜３にはゲート用トレンチ８が並設され、このトレンチ８はエピタキシャル膜２に達している。トレンチ８の内面にはゲート酸化膜９が形成され、ゲート酸化膜９の内方にはポリシリコンゲート電極１０が配置されている。エピタキシャル膜３の上面においてトレンチ８と接する部位での表層部にはｎ＋ソース領域１１が形成されている。また、ｐ型エピタキシャル膜３の上面での表層部にはｐ＋ソースコンタクト領域１２が形成されている。 A p-well layer 7 is formed on the surface layer of the upper epitaxial film 3 described above. A gate trench 8 is arranged in parallel in the epitaxial film 3, and this trench 8 reaches the epitaxial film 2. A gate oxide film 9 is formed on the inner surface of the trench 8, and a polysilicon gate electrode 10 is disposed inside the gate oxide film 9. An n + source region 11 is formed in the surface layer portion at a portion in contact with the trench 8 on the upper surface of the epitaxial film 3. A p + source contact region 12 is formed in the surface layer portion on the upper surface of the p-type epitaxial film 3.

ｎ＋シリコン基板１の下面にはドレイン電極（図示略）が形成され、ドレイン電極はｎ＋シリコン基板１と電気的に接続されている。また、エピタキシャル膜３の上面にはソース電極（図示略）が形成され、ソース電極はｎ＋ソース領域１１およびｐ＋ソースコンタクト領域１２と電気的に接続されている。 A drain electrode (not shown) is formed on the lower surface of the n + silicon substrate 1, and the drain electrode is electrically connected to the n + silicon substrate 1. A source electrode (not shown) is formed on the upper surface of the epitaxial film 3, and the source electrode is electrically connected to the n + source region 11 and the p + source contact region 12.

そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタ・オンとなる。トランジスタ・オン時においてはｐウエル層７及びその下のｐ−領域でのゲート酸化膜９と接する部位に反転層が形成され、この反転層を通してソース・ドレイン間に電子が流れる（ｎ＋ソース領域１１→ｐウエル層７及びその下のｐ−領域→ｎ型領域６→ｎ＋シリコン基板１）。また、逆バイアス印加時（ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態）においては、ｐ型領域（５）とｎ型領域６とのｐｎ接合部から空乏層が広がり、ｐ型領域（５）およびｎ型領域６が空乏化して高耐圧化が図られる。 Then, by applying a predetermined positive voltage as a gate potential in a state where the source voltage is the ground potential and the drain voltage is the positive potential, the transistor is turned on. When the transistor is turned on, an inversion layer is formed at a portion in contact with the gate oxide film 9 in the p-well layer 7 and the p - region below it, and electrons flow between the source and drain through this inversion layer (n + source region). 11 → p well layer 7 and p - region under it → n-type region 6 → n + silicon substrate 1). In addition, when a reverse bias is applied (when the source voltage is set to the ground potential and the drain voltage is set to the positive potential), a depletion layer spreads from the pn junction between the p-type region (5) and the n-type region 6, and the p-type is applied. The region (5) and the n-type region 6 are depleted to achieve a high breakdown voltage.

次に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴの製造方法を、図２，３を用いて説明する。
先に、本製造工程において使用するエピタキシャル成長装置について説明しておく。図４はエピタキシャル成長装置の概略構成図である。 Next, a method for manufacturing the vertical trench gate MOSFET in the present embodiment will be described with reference to FIGS.
First, an epitaxial growth apparatus used in this manufacturing process will be described. FIG. 4 is a schematic configuration diagram of an epitaxial growth apparatus.

図４において、チャンバー３０内には基板（ウエハ）３２をチャックする台３１が設けられている。基板（ウエハ）３２は主表面にトレンチが形成されている。ランプ３３によりシリコン基板（ウエハ）３２を加熱することができる。チャンバー３０には排気ポンプ３４が接続されている。チャンバー３０内にはＳｉＨ２Ｃｌ２（ジクロロシラン：ＤＣＳ）等のシリコンソースガス、塩化水素ガス（ＨＣｌ）等のハロゲン化物ガス、水素ガスを導入することができるようになっている。さらに、パイロメータ３５が設置されており、このパイロメータ３５によりエピタキシャル成長時のエピタキシャル膜の表面を観測することができるようになっている。つまり、チャンバー３０内においてチャック台３１に固定されたシリコン基板３２でのエピタキシャル成膜時の表面温度をモニターすることができる。第１のガス流量調整手段としてのバルブ３６ａによりエピタキシャル成長のためにチャンバー３０内に供給するシリコンソースガスの流量を調整することができるようになっている。第２のガス流量調整手段としてのバルブ３６ｂによりエピタキシャル成長時にチャンバー３０内に供給するハロゲン化物ガスの流量を調整することができる。バルブ３６ｃにより水素ガス流量を調整できるようになっている。温度調整手段としての温度コントローラ３７によりランプ３３を介してチャンバー３０内の成長温度を調整することができる。成長圧力調整手段としてのポンプ３４によりチャンバー３０内の成長圧力を調整することができる。切替手段としてのコントローラ３８にはパイロメータ３５、バルブ３６ａ，３６ｂ，３６ｃ、温度コントローラ３７、排気ポンプ３４が接続されている。コントローラ３８はパイロメータ３５からの信号を入力するとともに、バルブ３６ａ，３６ｂ，３６ｃ、温度コントローラ３７、排気ポンプ３４を駆動制御する。 In FIG. 4, a base 31 for chucking a substrate (wafer) 32 is provided in the chamber 30. The substrate (wafer) 32 has a trench formed in the main surface. The silicon substrate (wafer) 32 can be heated by the lamp 33. An exhaust pump 34 is connected to the chamber 30. A silicon source gas such as SiH 2 Cl 2 (dichlorosilane: DCS), a halide gas such as hydrogen chloride gas (HCl), and a hydrogen gas can be introduced into the chamber 30. Further, a pyrometer 35 is installed, and the pyrometer 35 can observe the surface of the epitaxial film during epitaxial growth. That is, the surface temperature at the time of epitaxial film formation on the silicon substrate 32 fixed to the chuck base 31 in the chamber 30 can be monitored. The flow rate of the silicon source gas supplied into the chamber 30 for epitaxial growth can be adjusted by the valve 36a as the first gas flow rate adjusting means. The flow rate of the halide gas supplied into the chamber 30 during epitaxial growth can be adjusted by the valve 36b as the second gas flow rate adjusting means. The hydrogen gas flow rate can be adjusted by the valve 36c. The growth temperature in the chamber 30 can be adjusted via the lamp 33 by a temperature controller 37 as temperature adjusting means. The growth pressure in the chamber 30 can be adjusted by a pump 34 as a growth pressure adjusting means. A pyrometer 35, valves 36a, 36b, and 36c, a temperature controller 37, and an exhaust pump 34 are connected to the controller 38 as a switching means. The controller 38 inputs a signal from the pyrometer 35 and drives and controls the valves 36a, 36b, 36c, the temperature controller 37, and the exhaust pump 34.

図６には、図４のエピタキシャル成長装置を用いてエピタキシャル成長する際のタイムチャートを示す。図６においては、エピタキシャル成長工程における成長速度（シリコン基板主表面での速度）、成長温度、ハロゲン化物ガス流量、シリコンソースガス流量、成長圧力、水素ガス流量、パイロメータの出力の推移を示す。   FIG. 6 shows a time chart for epitaxial growth using the epitaxial growth apparatus of FIG. FIG. 6 shows changes in the growth rate (speed on the main surface of the silicon substrate), growth temperature, halide gas flow rate, silicon source gas flow rate, growth pressure, hydrogen gas flow rate, and pyrometer output in the epitaxial growth process.

まず、図２（ａ）に示すように、ｎ＋シリコン基板１を用意し、その上にｎ型のエピタキシャル膜２を成膜する。さらに、エピタキシャル膜２の上面を平坦化する。
引き続き、図２（ｂ）に示すように、ｎ型のエピタキシャル膜２に対しマスクを用いて異方性エッチング（ＲＩＥ）、または、アルカリ性異方性エッチング液（ＫＯＨ、ＴＭＡＨ等）によるウェットエッチングを行い、シリコン基板１に達するトレンチ４を形成する。このようにして、ｎ＋シリコン基板１とエピタキシャル膜２よりなるシリコン基板の主表面２ａにトレンチ４を形成する。トレンチ４は、例えば、幅が０．８μｍ、深さが１３μｍ程度である。 First, as shown in FIG. 2A, an n + silicon substrate 1 is prepared, and an n-type epitaxial film 2 is formed thereon. Further, the upper surface of the epitaxial film 2 is planarized.
Subsequently, as shown in FIG. 2B, the n-type epitaxial film 2 is subjected to anisotropic etching (RIE) or wet etching with an alkaline anisotropic etching solution (KOH, TMAH, etc.) using a mask. A trench 4 reaching the silicon substrate 1 is formed. In this way, the trench 4 is formed in the main surface 2a of the silicon substrate composed of the n + silicon substrate 1 and the epitaxial film 2. For example, the trench 4 has a width of about 0.8 μm and a depth of about 13 μm.

ここで、使用する基板について言及する。図７に示すように、単結晶基板としてＳｉ（１１０）基板を用い、その上にエピタキシャル膜４０を形成したものを用いる。これにより、トレンチ底面が（１１０）面であるとともに、トレンチ４１の側面に（１１１）面が含まれる。この面方位を用いることにより、ＬＰ−ＣＶＤを用いたトレンチ埋め込みエピで埋め込み形状が最も優れたものとなり、ボイドレス埋め込み可能で、さらに、スループット向上を図ることができる。また、基板及びトレンチの面方位をこのように設定すれば、トレンチをＴＭＡＨやＫＯＨなどのウェット加工を適用できるため、ドライエッチングを用いた場合に対してトレンチ面のダメージを低減できる。   Here, reference is made to the substrate to be used. As shown in FIG. 7, an Si (110) substrate is used as a single crystal substrate and an epitaxial film 40 is formed thereon. As a result, the bottom surface of the trench is the (110) surface, and the side surface of the trench 41 includes the (111) surface. By using this plane orientation, trench embedding epi using LP-CVD has the best embedding shape, and it is possible to perform voidless embedding and further improve the throughput. Further, if the surface orientations of the substrate and the trench are set in this way, the trench can be subjected to wet processing such as TMAH or KOH, so that damage to the trench surface can be reduced as compared with the case where dry etching is used.

あるいは、図８に示すように、単結晶基板としてＳｉ（１００）基板を用い、その上にエピタキシャル膜５０を形成したものを用いる。これにより、トレンチ底面が（１００）面であるとともに、トレンチ５１の側面に（１００）面が含まれる。デバイスの特性が最も優れた面方位はＳｉ（１００）であり、ｐ／ｎコラムのトレンチ側面の面方位もＳｉ（１００）とすることにより、全ての面方位がＳｉ（１００）となり、トレンチ埋め込みエピ成長をする上で、トレンチ内で面方位の依存性がなくなる。   Alternatively, as shown in FIG. 8, an Si (100) substrate is used as a single crystal substrate and an epitaxial film 50 is formed thereon. Accordingly, the bottom surface of the trench is the (100) surface, and the side surface of the trench 51 includes the (100) surface. The surface orientation with the best device characteristics is Si (100), and the surface orientation of the trench side surface of the p / n column is also Si (100), so that all surface orientations become Si (100), and the trench is buried. In epi-growth, the dependence of the plane orientation in the trench is eliminated.

そして、図２（ｃ）に示すように、トレンチ４内を含めたエピタキシャル膜２の上に（主表面２ａ上に）エピタキシャル膜２０を成膜して同エピタキシャル膜２０によりトレンチ４の内部を埋め込む。このとき、図６においてｔ１のタイミングにて成長を開始する。具体的には、チャンバー内の温度を上げるとともに、ハロゲン化物ガスを必要量流し、かつ、シリコンソースガスを必要量流し、かつ、チャンバー内の成膜圧力として減圧環境とし、かつ、水素ガスを流す。例えば、シリコンソースガスとしてＳｉＨ２Ｃｌ２（ジクロロシラン：ＤＣＳ）を用い、ハロゲン化物ガスとして塩化水素（ＨＣｌ）を混合したガスを用い、かつ、減圧エピタキシャル成長によりトレンチ４内を埋め込む。この際、図９に示すように、エピタキシャル膜６０に形成したトレンチに対する元素（塩素原子６１とシリコン原子６２）の挙動しては、トレンチ開口部では塩素原子（Ｃｌ原子）６１がシリコン表面に付着するため、トレンチ底部からシリコンが成長する。 Then, as shown in FIG. 2C, an epitaxial film 20 is formed on the epitaxial film 2 including the inside of the trench 4 (on the main surface 2 a), and the inside of the trench 4 is embedded by the epitaxial film 20. . At this time, the growth starts at the timing t1 in FIG. Specifically, the temperature in the chamber is raised, a required amount of halide gas is supplied, a required amount of silicon source gas is supplied, a film forming pressure in the chamber is set to a reduced pressure environment, and hydrogen gas is supplied. . For example, SiH 2 Cl 2 (dichlorosilane: DCS) is used as a silicon source gas, a gas mixed with hydrogen chloride (HCl) is used as a halide gas, and the trench 4 is embedded by low-pressure epitaxial growth. At this time, as shown in FIG. 9, the behavior of the elements (chlorine atoms 61 and silicon atoms 62) with respect to the trench formed in the epitaxial film 60 causes chlorine atoms (Cl atoms) 61 to adhere to the silicon surface in the trench opening. Therefore, silicon grows from the bottom of the trench.

代表的な埋込エピの成長条件としては、図６において、成長温度が９６０℃、成長圧力が４０Ｔｏｒｒ、ＤＣＳの流量＝０．１ｓｌｍ、水素ガス（Ｈ２）の流量＝３０ｓｌｍ、塩化水素ガス（ＨＣｌ）の流量＝０．５ｓｌｍである。この条件におけるトレンチ表面（基板主表面）での成長速度は数１０〜１００ｎｍ／ｍｉｎ程度である。 As typical growth conditions for buried epi, FIG. 6 shows a growth temperature of 960 ° C., a growth pressure of 40 Torr, a flow rate of DCS = 0.1 slm, a flow rate of hydrogen gas (H 2 ) = 30 slm, a hydrogen chloride gas ( HCl) flow rate = 0.5 slm. The growth rate on the trench surface (substrate main surface) under these conditions is about several tens to 100 nm / min.

このトレンチ４の内部をエピタキシャル膜２０で埋め込む工程において、エピタキシャル膜２０の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いるが、具体的には、シリコンソースガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いる。特に、シリコンソースガスとして、モノシラン、ジシラン、ジクロロシラン、トリクロロシランのいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、フッ素（Ｆ２）、三フッ化塩素（ＣｌＦ３）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかを用いる。 In the step of filling the trench 4 with the epitaxial film 20, a mixed gas of a silicon source gas and a halide gas is used as a gas supplied to the silicon substrate for the formation of the epitaxial film 20. Specifically, As the silicon source gas, monosilane (SiH 4 ), disilane (Si 2 H 6 ), dichlorosilane (SiH 2 Cl 2 ), trichlorosilane (SiHCl 3 ), or silicon tetrachloride (SiCl 4 ) is used. In particular, any of monosilane, disilane, dichlorosilane, and trichlorosilane may be used as the silicon source gas. Any one of hydrogen chloride (HCl), chlorine (Cl 2 ), fluorine (F 2 ), chlorine trifluoride (ClF 3 ), hydrogen fluoride (HF), and hydrogen bromide (HBr) is used as the halide gas. .

一方、図２（ｃ）でのエピタキシャル膜２０を成膜する際に（エピタキシャル成長する際に）、トレンチのアスペクト比に応じて、次のようにする。
トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たすようにする。 On the other hand, when forming the epitaxial film 20 in FIG. 2C (when epitaxially growing), the following is performed according to the aspect ratio of the trench.
When the aspect ratio of the trench is less than 10, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X + 0.1
To satisfy.

トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにする。 When the aspect ratio of the trench is 10 or more and less than 20, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X + 0.05
To satisfy.

トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。 When the aspect ratio of the trench is 20 or more, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X
To satisfy. This is preferable from the viewpoint of efficiently filling the trench with an epitaxial film while suppressing the generation of voids.

その根拠となる実験結果を図１０，１１，１２に示す。図１０，１１，１２において、横軸に塩化水素の標準流量Ｘ［ｓｌｍ］をとり、縦軸に成長速度Ｙ［μｍ／分］をとっている。図１０はアスペクト比が「５」の場合であり、図１１はアスペクト比が「１５」の場合であり、図１２はアスペクト比が「２５」の場合である。図１０，１１，１２において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図１０においてはＹ＝０．２Ｘ＋０．１、図１１においてはＹ＝０．２Ｘ＋０．０５、図１２においてはＹ＝０．２Ｘであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図２（ｂ）に示すように、Ｂ／Ａ、即ち、トレンチの深さ／トレンチの幅である。   The experimental results that serve as the basis are shown in FIGS. 10, 11 and 12, the horizontal axis represents the hydrogen chloride standard flow rate X [slm], and the vertical axis represents the growth rate Y [μm / min]. 10 shows a case where the aspect ratio is “5”, FIG. 11 shows a case where the aspect ratio is “15”, and FIG. 12 shows a case where the aspect ratio is “25”. 10, 11, and 12, black circles indicate that there are voids, and white circles indicate that there are no voids. In each figure, it can be seen that if the standard flow rate of hydrogen chloride is increased, voids are not generated even if the growth rate of the epitaxial film is high. Further, it can be seen that if the standard flow rate of hydrogen chloride is the same, the generation of voids cannot be prevented unless the growth rate of the epitaxial film is lowered as the aspect ratio increases. In each figure, the expression representing the boundary of occurrence of voids is Y = 0.2X + 0.1 in FIG. 10, Y = 0.2X + 0.05 in FIG. 11, and Y = 0.2X in FIG. In the region below each formula, no void is generated. Note that the aspect ratio of the trench is B / A, that is, the depth of the trench / the width of the trench, as shown in FIG.

また、エピタキシャル膜２０を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を９５０℃とする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を１１００℃とする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を１１５０℃とする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を１２００℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。   In addition, the epitaxial film 20 is formed under reaction-controlled conditions. In particular, when monosilane or disilane is used as the silicon source gas, the upper limit of the film formation temperature is 950 ° C. When dichlorosilane is used as the silicon source gas, the upper limit of the film forming temperature is set to 1100 ° C. In the case where trichlorosilane is used as the silicon source gas, the upper limit of the film formation temperature is set to 1150 ° C. In the case where silicon tetrachloride is used as the silicon source gas, the upper limit of the film forming temperature is set to 1200 ° C. By doing so, it has been experimentally confirmed that epitaxial growth can be performed without generating crystal defects.

このようにしてトレンチ４内のエピタキシャル膜２０の埋め込みが完了すると、引き続き、図３（ａ）に示すように、平坦化のためのエピタキシャル成長を行ってエピタキシャル膜２０の上にエピタキシャル膜２１を形成する。つまり、シリコンソースガスとハロゲン化物ガスを用いてトレンチ底部から埋め込みエピ成長させると、トレンチに起因する段差が形成される。研磨工程を考慮すると、研磨量を小さくするには基板主表面を平坦化することが望ましく、トレンチ埋め込みエピ後に、平坦化のためにエピタキシャル成長させる。この平坦化エピにおいては、トレンチ埋め込みエピにおける基板主表面２ａでのエピタキシャル膜２０の成長速度よりも速い成長下で成膜する。具体的には、図６において（ｉ）〜（ｉｖ）の少なくともいずれかの成膜条件を変更する。   When the filling of the epitaxial film 20 in the trench 4 is completed in this way, the epitaxial film 21 is formed on the epitaxial film 20 by performing epitaxial growth for planarization as shown in FIG. . That is, when a buried epitaxial growth is performed from the bottom of the trench using a silicon source gas and a halide gas, a step due to the trench is formed. Considering the polishing process, it is desirable to planarize the main surface of the substrate in order to reduce the amount of polishing, and after the trench filling epitaxy, epitaxial growth is performed for planarization. In this planarization epi, the film is formed under a growth rate higher than the growth rate of the epitaxial film 20 on the substrate main surface 2a in the trench embedding epi. Specifically, in FIG. 6, at least one of the film forming conditions (i) to (iv) is changed.

（ｉ）成長温度を、埋め込みエピ成長時に比べ高くする。
（ｉｉ）ハロゲン化物ガスを流さない、あるいは、ハロゲン化物ガスの流量を、埋め込みエピ成長時に比べ少なくする。 (I) The growth temperature is set higher than that during buried epi growth.
(Ii) Do not flow a halide gas, or reduce the flow rate of the halide gas as compared with that during buried epi growth.

（ｉｉｉ）シリコンソースガスの流量を埋め込みエピ成長時に比べ多くする。
（ｉｖ）成長圧力を埋め込みエピ成長時に比べ高くする。
これにより、図６で（ｖ）で示すように、平坦化エピにおいてはシリコン基板（１，２）の主表面（平面）２ａでのシリコンの成長速度が速い条件下とすることができる。 (Iii) The flow rate of the silicon source gas is increased as compared with that during buried epi growth.
(Iv) The growth pressure is set higher than that during buried epi growth.
Thereby, as shown by (v) in FIG. 6, in the flattening epi, the silicon can be grown at a high growth rate on the main surface (plane) 2a of the silicon substrate (1, 2).

ここで、平坦化エピ工程においてシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下で成膜すべく、埋め込みエピタキシャル成長が終了した後に、平坦化エピ成長に切り替える際に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも２つ以上を同時に高成長速度条件となるように切り替えるようにしてもよい。   Here, in the planarization epi step, the planarization epi growth is performed after the buried epitaxial growth is completed in order to form a film under a condition faster than the growth rate of the epitaxial film 20 on the main surface 2a of the silicon substrate (1, 2). When switching, at least two of the parameters of the flow rate of the halide gas, the flow rate of the silicon source gas, the growth temperature, and the growth pressure may be switched at the same time so as to satisfy the high growth rate condition.

また、トレンチ埋込の完了は次のようにして検出する。
エピ成長中にパイロメータの出力をモニターしてトレンチが埋め込まれると、メーター出力値が図６のｔ２のタイミングに示すように変化しなくなる。図４のコントローラ３８は、このタイミングｔ２でトレンチ埋め込み完了を検知して成長速度を速くする条件に切り替える。つまり、切替手段としてのコントローラ３８は、パイロメータ３５で、シリコン基板３２の主表面側から、トレンチに埋め込むエピタキシャル膜の表面温度をモニターし、所定の測定温度におけるパイロメータ３５の出力信号レベルが変化しなくなった時点で、バルブ３６ａ（第１のガス流量調整手段）とバルブ３６ｂ（第２のガス流量調整手段）と温度コントローラ３７（温度調整手段）とポンプ３４（成長圧力調整手段）のうちの少なくともいずれかより、シリコンソースガスの流量、ハロゲン化物ガスの流量、成長温度、成長圧力のうちの少なくともいずれか１つを制御して成長速度を大きくする条件に切り替える。 The completion of trench filling is detected as follows.
If the output of the pyrometer is monitored during the epitaxial growth and the trench is buried, the meter output value does not change as shown at the timing t2 in FIG. The controller 38 in FIG. 4 detects the completion of trench filling at this timing t2 and switches to a condition for increasing the growth rate. That is, the controller 38 as the switching means monitors the surface temperature of the epitaxial film embedded in the trench from the main surface side of the silicon substrate 32 with the pyrometer 35, and the output signal level of the pyrometer 35 at the predetermined measurement temperature does not change. At that time, at least one of the valve 36a (first gas flow rate adjusting means), the valve 36b (second gas flow rate adjusting means), the temperature controller 37 (temperature adjusting means), and the pump 34 (growth pressure adjusting means). Accordingly, the growth rate is increased by controlling at least one of the flow rate of the silicon source gas, the flow rate of the halide gas, the growth temperature, and the growth pressure.

図５にはエピタキシャル成長速度に関する測定結果を示す。図５において、横軸に温度をとり、縦軸に成長速度比をとり、ジクロロシランのみの場合と、ジクロロシランと塩化水素の混合ガスを用いて成長した場合を示す。この図５から、ジクロロシランと塩化水素の混合ガスを用いて成長した場合に比べ、ジクロロシランのみを用いて成長した方が成長を速くすることができることが分かる。また、温度は高い方が成長を速くすることができることが分かる。   FIG. 5 shows the measurement results regarding the epitaxial growth rate. In FIG. 5, the temperature is plotted on the horizontal axis and the growth rate ratio is plotted on the vertical axis, and shows a case of using only dichlorosilane and a case of growing using a mixed gas of dichlorosilane and hydrogen chloride. From FIG. 5, it can be seen that the growth can be made faster when grown using only dichlorosilane than when grown using a mixed gas of dichlorosilane and hydrogen chloride. It can also be seen that the higher the temperature, the faster the growth.

平坦化エピにおいて、成長温度を９６０℃から９９０℃にするとともに、真空度を４０Ｔｏｒｒから８０Ｔｏｒｒにする場合での、代表的な成長速度は数μｍ／ｍｉｎである。よって、平坦化するためのエピ膜厚を３μｍとした場合、上述した数１０〜１００ｎｍ／ｍｉｎという成長速度となるトレンチ埋込条件と同様のエピ（ＨＣｌを用いた混合エピ）を用いると３０分（＝３［μｍ］／０．１［μｍ／ｍｉｎ］）かかるが、３分（＝３［μｍ］／１［μｍ／ｍｉｎ］）に短縮できる。そのため、エピ工程のスループットを向上できる。   In the planarization epi, a typical growth rate is several μm / min when the growth temperature is changed from 960 ° C. to 990 ° C. and the degree of vacuum is changed from 40 Torr to 80 Torr. Therefore, when the epitaxial film thickness for planarization is 3 μm, 30 minutes is obtained by using the same epi (semiconductor epitaxy using HCl) as the trench embedding condition having a growth rate of several tens to 100 nm / min. (= 3 [μm] /0.1 [μm / min]) This takes 3 minutes (= 3 [μm] / 1 [μm / min]). Therefore, the throughput of the epi process can be improved.

平坦化エピ成長が終了すると、図３（ａ）でのエピタキシャル膜２１の上面側から平坦化研磨を行う。即ち、基板主表面２ａ側のエピタキシャル膜２１，２０を研磨する。この研磨により図３（ｂ）に示すようにエピタキシャル膜（ｎ型シリコン層）２を露出させる。このようにして、横方向にｐ型領域（５）とｎ型領域６とが交互に配置される。なお、研磨は必要に応じて行えばよい。   When the planarization epitaxial growth is completed, planarization polishing is performed from the upper surface side of the epitaxial film 21 in FIG. That is, the epitaxial films 21 and 20 on the substrate main surface 2a side are polished. By this polishing, the epitaxial film (n-type silicon layer) 2 is exposed as shown in FIG. In this way, the p-type regions (5) and the n-type regions 6 are alternately arranged in the lateral direction. In addition, what is necessary is just to perform grinding | polishing as needed.

そして、図３（ｃ）に示すように、エピタキシャル膜２の上にｐ−型エピタキシャル膜３を成膜する。さらに、図１に示すように、ｐウエル層７、トレンチ８、ゲート酸化膜９、ポリシリコンゲート電極１０、ｎ＋ソース領域１１、ｐ＋ソースコンタクト領域１２を形成する。さらに、電極および配線を形成する。 Then, as shown in FIG. 3C, a p − type epitaxial film 3 is formed on the epitaxial film 2. Further, as shown in FIG. 1, a p well layer 7, a trench 8, a gate oxide film 9, a polysilicon gate electrode 10, an n + source region 11, and a p + source contact region 12 are formed. Furthermore, an electrode and wiring are formed.

次に、このような製造工程において、図２（ｃ），図３（ａ）に示すエピ成膜工程について、詳しく説明する。
図２４には、図２，図３に代わる比較のための製造工程図を示す。図２５は、図６に代わる比較のためのタイムチャートである。 Next, in such a manufacturing process, the epitaxial film forming process shown in FIGS. 2C and 3A will be described in detail.
FIG. 24 shows a manufacturing process diagram for comparison in place of FIGS. FIG. 25 is a time chart for comparison instead of FIG.

図２４（ａ）に示すように、ｎ＋シリコン基板１００上にｎ型エピタキシャル膜１０１を形成し、図２４（ｂ）に示すように、ｎ型エピタキシャル膜１０１に対しエッチングによりトレンチ１０２を形成し、図２４（ｃ），（ｄ）に示すように、シリコンソースガスとハロゲン化物ガスを用いたトレンチ埋め込みエピを行ってエピタキシャル膜１０４を形成し、図２４（ｅ）に示すように、平坦化エピを行ってエピタキシャル膜１０５を形成し、図２４（ｆ）に示すように、エピタキシャル膜１０４，１０５を研磨する。このようにボイドレス埋込を実現するためにはＤＣＳなどのシリコンソースガスとＨＣｌなどのハロゲン化物ガスを同時に流すことによりトレンチ底部から選択成長させることができる。これはハロゲン化物ガスのため、特に基板主表面やトレンチ開口部におけるシリコンの成長を抑制できるため、トレンチ底部からの選択成長が支配的となる。 As shown in FIG. 24A, an n-type epitaxial film 101 is formed on an n + silicon substrate 100, and as shown in FIG. 24B, a trench 102 is formed by etching the n-type epitaxial film 101. As shown in FIGS. 24C and 24D, trench embedding epitaxy using a silicon source gas and a halide gas is performed to form an epitaxial film 104, and planarization is performed as shown in FIG. Epi is performed to form an epitaxial film 105, and the epitaxial films 104 and 105 are polished as shown in FIG. Thus, in order to realize the voidless embedding, selective growth can be performed from the bottom of the trench by simultaneously flowing a silicon source gas such as DCS and a halide gas such as HCl. Since this is a halide gas, it is possible to suppress the growth of silicon particularly on the main surface of the substrate and the trench opening, so that selective growth from the bottom of the trench becomes dominant.

このような基板製作工程においては、トレンチ埋め込みエピはボイドレス化のために低温の反応律速条件下で成膜し、さらにＨＣｌなどのハロゲン化物ガスを用いた選択エピを用いており、このトレンチ埋め込み条件を用いて平坦化エピをすると成長速度が遅いことからスループットが悪くなる。また、シリコンソースガスとハロゲン化物ガスを用いた選択成長を用いるために、図９に示したように、基板主表面ではハロゲン元素による付着効果のために成長速度が小さい。さらに、研磨レス工程、あるいは、研磨量を低減することで研磨工程のスループットを向上させる必要がある。   In such a substrate manufacturing process, the trench-filled epi is formed under a low-temperature reaction-determined condition for voidless formation, and a selective epi using a halide gas such as HCl is used. If planarization epitaxy is performed using, the growth rate is slow and the throughput deteriorates. Further, since selective growth using a silicon source gas and a halide gas is used, the growth rate is low on the main surface of the substrate due to the adhesion effect of the halogen element, as shown in FIG. Furthermore, it is necessary to improve the throughput of the polishing process by reducing the polishing amount or the polishing-less process.

これに対し本実施形態では以下のようになる。
平坦化エピはトレンチ埋め込みエピ工程と異なり、選択性が必要ないため成膜温度の低温化による反応律速条件下での成膜やハロゲン化物ガスによるトレンチ開口部におけるシリコン成長抑制といった成膜条件は必要がない。そこで、平坦化エピ条件として、例えば、ＨＣｌガスの供給をストップしたり、反応律速条件から供給律速条件に成膜条件を切り替える等をすることで平坦化エピに要する成膜時間を短縮化し、トレンチエピ工程のスループットを向上できる。 On the other hand, in this embodiment, it is as follows.
Unlike the trench-filling epi process, planarization epi does not require selectivity, so film formation conditions such as film formation under reaction-controlled conditions by lowering the film formation temperature and suppression of silicon growth at the trench opening by a halide gas are necessary. There is no. Therefore, as the planarization epi condition, for example, the supply of HCl gas is stopped or the film formation condition is switched from the reaction rate limiting condition to the supply rate limiting condition, thereby shortening the film formation time required for the planarization epi and the trench. The throughput of the epi process can be improved.

上記実施形態によれば、以下のような効果を得ることができる。
（イ）半導体基板の製造方法として、シリコン基板（１，２）の主表面２ａにトレンチ４を形成する第１工程と、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ４内を含めたシリコン基板（１，２）の主表面２ａ上にエピタキシャル膜２０を成膜してトレンチ４の内部をエピタキシャル膜２０で埋め込む第２工程と、平坦化のために、第２工程での埋込用のエピタキシャル膜２０の上に、エピタキシャル膜２１を、第２工程におけるシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下で成膜する第３工程と、を有する。よって、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ４内を含めたシリコン基板（１，２）の主表面２ａ上にエピタキシャル膜２０が成膜されてトレンチ４の内部がエピタキシャル膜２０で埋め込まれる。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。また、第３工程においては、第２工程での埋込用のエピタキシャル膜２０の上に、エピタキシャル膜２１が、第２工程におけるシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下で成膜され、スループットが向上する。また、研磨を不要にすることが可能となる。これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。 According to the above embodiment, the following effects can be obtained.
(A) As a method for manufacturing a semiconductor substrate, the first step of forming the trench 4 on the main surface 2a of the silicon substrate (1, 2) and the trench 4 by epitaxial growth accompanying the supply of a mixed gas of silicon source gas and halide gas. An epitaxial film 20 is formed on the main surface 2a of the silicon substrate (1, 2) including the inside, and the trench 4 is filled with the epitaxial film 20, and a second process is performed for planarization. The epitaxial film 21 is deposited on the buried epitaxial film 20 under conditions faster than the growth rate of the epitaxial film 20 on the main surface 2a of the silicon substrate (1, 2) in the second step. 3 steps. Therefore, in the second step, the epitaxial film 20 is formed on the main surface 2a of the silicon substrate (1, 2) including the inside of the trench 4 by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas. The inside of the trench 4 is filled with the epitaxial film 20. In this embedding, the generation of voids is suppressed by supplying the halide gas. Further, in the third step, the epitaxial film 21 is formed on the epitaxial film 20 for embedding in the second step, on the main surface 2a of the silicon substrate (1, 2) in the second step. Film formation is performed under conditions faster than the growth rate, and throughput is improved. Further, it becomes possible to eliminate polishing. As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.

（ロ）第３工程において、第２工程におけるシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下でエピタキシャル膜２１を成膜した後に、シリコン基板（１，２）の主表面２ａ側のエピタキシャル膜２０，２１を研磨した。これにより、より平坦化することができる。   (B) In the third step, after the epitaxial film 21 is formed under conditions faster than the growth rate of the epitaxial film 20 on the main surface 2a of the silicon substrate (1, 2) in the second step, the silicon substrate (1 2), the epitaxial films 20 and 21 on the main surface 2a side are polished. Thereby, it can planarize more.

（ハ）第３工程においてエピタキシャル膜２１を第２工程におけるシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下で成膜すべく、以下のいずれかを行った。
・ハロゲン化物ガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に少なくした。
・ハロゲン化物ガスを第３工程におけるエピタキシャル成長時には流さないようにした。
・シリコンソースガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に多くした。
・成長温度を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くした。
・成長圧力を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くした。 (C) In order to form the epitaxial film 21 in the third step under a condition faster than the growth rate of the epitaxial film 20 on the main surface 2a of the silicon substrate (1, 2) in the second step, either: went.
-The flow rate of the halide gas was reduced during the epitaxial growth in the third step as compared with the epitaxial growth in the second step.
-Halide gas was not allowed to flow during epitaxial growth in the third step.
-The flow rate of the silicon source gas was increased during the epitaxial growth in the third step compared to the epitaxial growth in the second step.
The growth temperature was increased during the epitaxial growth in the third step as compared to the epitaxial growth in the second step.
-The growth pressure was increased during the epitaxial growth in the third step as compared with the epitaxial growth in the second step.

（ニ）第２工程のエピタキシャル成長と第３工程のエピタキシャル成長は共に減圧ＣＶＤで行うようにすると、効率がよい。
（ホ）第３工程においてエピタキシャル膜２１を第２工程におけるシリコン基板（１，２）の主表面２ａでのエピタキシャル膜２０の成長速度よりも速い条件下で成膜すべく、第２工程でのエピタキシャル成長が終了した後に、第３工程でのエピタキシャル成長に切り替える際に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも２つ以上を同時に高成長速度条件となるように切り替えるようにした。これによって、よりスループットの向上を図ることができる。 (D) If the epitaxial growth in the second step and the epitaxial growth in the third step are both performed by low pressure CVD, the efficiency is high.
(E) In order to form the epitaxial film 21 in the third step under conditions faster than the growth rate of the epitaxial film 20 on the main surface 2a of the silicon substrate (1, 2) in the second step, After the epitaxial growth is completed, when switching to the epitaxial growth in the third step, at least two parameters of the flow rate of the halide gas, the flow rate of the silicon source gas, the growth temperature, and the growth pressure are simultaneously set to the high growth rate condition. Changed to be. Thereby, the throughput can be further improved.

（ヘ）第２工程において、シリコン基板（１，２）の主表面２ａ側から、トレンチ４に埋め込むためのエピタキシャル膜２０の表面温度をパイロメータ３５でモニターし、所定の測定温度におけるパイロメータ３５の出力信号レベルが変化しなくなった時点で、第３工程での成長速度を速くする条件に切り替えるようにした。これにより、埋め込みエピの完了を確実に検出することができる。   (F) In the second step, the surface temperature of the epitaxial film 20 to be embedded in the trench 4 is monitored by the pyrometer 35 from the main surface 2a side of the silicon substrate (1, 2), and the output of the pyrometer 35 at a predetermined measurement temperature When the signal level no longer changed, the condition was changed to a condition for increasing the growth rate in the third step. Thereby, the completion of the buried epi can be reliably detected.

（ト）エピタキシャル成長装置として、チャンバー３０内に配置され、主表面にトレンチが形成されたシリコン基板３２を固定するチャック台３１と、エピタキシャル成長のためにチャンバー３０内に供給するシリコンソースガスの流量を調整するための第１のガス流量調整手段（３６ａ）と、エピタキシャル成長時にチャンバー３０内に供給するハロゲン化物ガスの流量を調整するための第２のガス流量調整手段（３６ｂ）と、チャンバー３０内の成長温度を調整するための温度調整手段（３７）と、チャンバー３０内の成長圧力を調整するための圧力調整手段（３４）と、チャンバー３０内においてチャック台３１に固定されたシリコン基板３２でのエピタキシャル成膜時の表面温度をモニターするパイロメータ３５と、パイロメータ３５で、シリコン基板３２の主表面側から、トレンチに埋め込むエピタキシャル膜の表面温度をモニターし、所定の測定温度におけるパイロメータ３５の出力信号レベルが変化しなくなった時点ｔ２で、第１のガス流量調整手段（３６ａ）と第２のガス流量調整手段（３６ｂ）と温度調整手段（３７）と圧力調整手段（３４）のうちの少なくともいずれかにより、シリコンソースガスの流量、ハロゲン化物ガスの流量、成長温度、成長圧力のうちの少なくともいずれか１つを制御して成長速度を速くする条件に切り替える切替手段（３８）と、を備えた。   (G) As an epitaxial growth apparatus, a chuck base 31 for fixing a silicon substrate 32 disposed in a chamber 30 and having a trench formed on the main surface, and a flow rate of a silicon source gas supplied into the chamber 30 for epitaxial growth are adjusted. A first gas flow rate adjusting means (36a) for adjusting the flow rate, a second gas flow rate adjusting means (36b) for adjusting the flow rate of the halide gas supplied into the chamber 30 during epitaxial growth, and the growth in the chamber 30. A temperature adjusting means (37) for adjusting the temperature, a pressure adjusting means (34) for adjusting the growth pressure in the chamber 30, and an epitaxial growth in the silicon substrate 32 fixed to the chuck base 31 in the chamber 30. A pyrometer 35 for monitoring the surface temperature during film formation, and a pyrometer 3 Thus, the surface temperature of the epitaxial film embedded in the trench is monitored from the main surface side of the silicon substrate 32, and at the time t2 when the output signal level of the pyrometer 35 at the predetermined measurement temperature stops changing, the first gas flow rate adjusting means (36a), the second gas flow rate adjusting means (36b), the temperature adjusting means (37), and the pressure adjusting means (34), the flow rate of the silicon source gas, the flow rate of the halide gas, and the growth temperature. And switching means (38) for switching to a condition for increasing the growth rate by controlling at least one of the growth pressures.

よって、埋め込みエピとその後の平坦化エピを自動制御することができる。
なお、第２工程でのエピタキシャル成長は減圧ＣＶＤ成長方法で行うとともに、第３工程でのエピタキシャル成長は常圧ＣＶＤ成長方法で行うようにしてもよい。 Therefore, it is possible to automatically control the buried epi and the subsequent planarization epi.
The epitaxial growth in the second step may be performed by the low pressure CVD growth method, and the epitaxial growth in the third step may be performed by the atmospheric pressure CVD growth method.

また、図１３に示すように、埋め込みエピ成長中（第２工程のエピタキシャル成長中）に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも１つを徐々に連続的に高成長速度条件となるように調整してもよく、あるいは、図１４に示すように、階段状に高成長速度条件となるように調整してもよい。これらの成長パラメータは１つのパラメータを変更しても複数を組み合わせてもよい。   In addition, as shown in FIG. 13, during buried epi growth (during the second step of epitaxial growth), at least one of the parameters of halide gas flow rate, silicon source gas flow rate, growth temperature, and growth pressure is set. You may adjust so that it may become high growth rate conditions gradually continuously, or you may adjust so that it may become high growth rate conditions stepwise as shown in FIG. As these growth parameters, one parameter may be changed or a plurality of growth parameters may be combined.

このようにすると、埋込エピの成長速度は、図１５（ａ）に示すようにトレンチ埋込初期のアスペクト比が大きいときは、成長速度を小さくし（高選択比成膜条件）、図１５（ｂ）に示すようにアスペクト比が小さい時には成長速度を大きくすることで、埋め込みに要する時間を短くできる。即ち、トレンチ埋込エピ時においても、トレンチの埋込エピ過程におけるアスペクト比の変化に合わせて成膜条件を変更することでトレンチエピ工程全体のスループットを向上できる。
（第２の実施の形態）
次に、第２の実施形態を、第１の実施形態との相違点を中心に説明する。 In this way, the growth rate of the buried epi is reduced when the aspect ratio at the initial stage of trench burying is large as shown in FIG. As shown in (b), the time required for embedding can be shortened by increasing the growth rate when the aspect ratio is small. That is, even during trench buried epi, the throughput of the entire trench epi process can be improved by changing the film forming conditions in accordance with the change of the aspect ratio in the trench buried epi process.
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.

図１６には、図２，３に代わる本実施形態における製造工程図を示す。図１７は、図６に代わる本実施形態におけるタイムチャートである。
図１６（ａ）に示すように、シリコン基板７０の上にエピタキシャル膜７１を形成してシリコン基板とする。そして、図１６（ｂ）に示すように、シリコン基板（７０，７１）の主表面７１ａにトレンチ７２を形成する（第１工程）。 In FIG. 16, the manufacturing process figure in this embodiment which replaces FIG.2, 3 is shown. FIG. 17 is a time chart in the present embodiment that replaces FIG.
As shown in FIG. 16A, an epitaxial film 71 is formed on a silicon substrate 70 to form a silicon substrate. And as shown in FIG.16 (b), the trench 72 is formed in the main surface 71a of a silicon substrate (70,71) (1st process).

その後、図１６（ｃ）に示すように、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりシリコン基板（７０，７１）の主表面７１ａ上には成長させずにトレンチ７２内のみにエピタキシャル膜７３を成膜する。このとき、図１７に示すように、図２５の比較例に比べてハロゲン化物ガスの流量を大きくする、あるいは成長温度を低温化することで選択性の高いエピ条件とし、シリコン基板（７０，７１）の主表面７１ａ上には成長させずにトレンチ７２内のみにエピタキシャル膜７３を成長する。詳しくは、トレンチ底面から成長する。そして、図１６（ｄ），（ｅ）に示すように、当該エピタキシャル膜７３がシリコン基板（７０，７１）の主表面７１ａと面一となるまでトレンチ７２をエピタキシャル膜７３によって埋め込む（第２工程）。   After that, as shown in FIG. 16C, only the inside of the trench 72 is grown without being grown on the main surface 71a of the silicon substrate (70, 71) by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas. An epitaxial film 73 is formed. At this time, as shown in FIG. 17, the epitaxial condition with high selectivity is obtained by increasing the flow rate of the halide gas or lowering the growth temperature as compared with the comparative example of FIG. The epitaxial film 73 is grown only in the trench 72 without being grown on the main surface 71a. Specifically, it grows from the bottom of the trench. Then, as shown in FIGS. 16D and 16E, the trench 72 is buried with the epitaxial film 73 until the epitaxial film 73 is flush with the main surface 71a of the silicon substrate (70, 71) (second process). ).

このようにして、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりシリコン基板（７０，７１）の主表面７１ａ上には成長させずにトレンチ７２内のみにエピタキシャル膜７３を成長し、かつ、エピタキシャル膜７３がシリコン基板（７０，７１）の主表面７１ａと面一となるまでトレンチ７２をエピタキシャル膜７３によって埋め込む。この埋め込みではハロゲン化物ガスの供給によりボイドの発生を抑制できる。よって、主表面７１ａには成膜しないため研磨工程を省略できる（研磨を不要にできる）。これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
（第３の実施の形態）
次に、第３の実施形態を、第１の実施形態との相違点を中心に説明する。 In this way, in the second step, the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas does not grow on the main surface 71a of the silicon substrate (70, 71), but is epitaxially formed only in the trench 72. The film 72 is grown, and the trench 72 is buried with the epitaxial film 73 until the epitaxial film 73 is flush with the main surface 71a of the silicon substrate (70, 71). In this filling, generation of voids can be suppressed by supplying a halide gas. Therefore, since no film is formed on the main surface 71a, the polishing step can be omitted (polishing can be made unnecessary). As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.
(Third embodiment)
Next, the third embodiment will be described focusing on the differences from the first embodiment.

図１８には、図２，３に代わる本実施形態における製造工程図を示す。図１９は、図６に代わる本実施形態におけるタイムチャートである。
図１８（ａ）に示すように、シリコン基板８０の上にエピタキシャル膜８１を形成してシリコン基板を構成する。そして、図１８（ｂ）に示すように、シリコン基板（８０，８１）の主表面８１ａにトレンチ形成用マスク８２を配置し、マスク８２におけるトレンチ形成用マスク開口部８２ａからシリコン基板（８１）をエッチングしてトレンチ８３を形成する（第１工程）。マスク８２としてシリコン酸化膜を用いる。 In FIG. 18, the manufacturing-process figure in this embodiment which replaces FIG.2, 3 is shown. FIG. 19 is a time chart in the present embodiment that replaces FIG.
As shown in FIG. 18A, an epitaxial film 81 is formed on a silicon substrate 80 to constitute a silicon substrate. Then, as shown in FIG. 18B, a trench formation mask 82 is disposed on the main surface 81a of the silicon substrate (80, 81), and the silicon substrate (81) is removed from the trench formation mask opening 82a in the mask 82. Etching forms trench 83 (first step). A silicon oxide film is used as the mask 82.

その後、図１８（ｃ），（ｄ）に示すように、マスク８２を残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴う減圧エピタキシャル成長によりトレンチ８３内のみにエピタキシャル膜８４を成長し、かつ、図１８（ｅ）に示すように、エピタキシャル膜８４がシリコン基板（８０，８１）の主表面８１ａと面一となるまでトレンチ８３をエピタキシャル膜８４によって埋め込む（第２工程）。即ち、図１９に示すように、図２５の場合には基板主表面上に成膜していたが、本実施形態では、成膜条件に対するシリコン（Ｓｉ）とシリコン酸化膜（ＳｉＯ２）の選択性を利用して基板主表面８１ａ（酸化膜上）には成長させずにトレンチ８３内に埋め込む。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。 Thereafter, as shown in FIGS. 18C and 18D, the epitaxial film 84 is formed only in the trench 83 by the low-pressure epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas with the mask 82 left. As shown in FIG. 18E, the trench 83 is filled with the epitaxial film 84 until the epitaxial film 84 is flush with the main surface 81a of the silicon substrate (80, 81) (second step). That is, as shown in FIG. 19, the film was formed on the main surface of the substrate in the case of FIG. 25, but in this embodiment, selection of silicon (Si) and silicon oxide film (SiO 2 ) with respect to the film forming conditions. Using the property, the substrate is buried in the trench 83 without growing on the main surface 81a (on the oxide film). In this embedding, the generation of voids is suppressed by supplying the halide gas.

そして、図１８（ｆ）に示すように、マスク８２を除去する（第３工程）。
このようにして本実施形態では、主表面８１ａには成膜しないため研磨工程を省略できる（研磨を不要にできる）。これにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
（第４の実施の形態）
次に、第４の実施形態を、第１の実施形態との相違点を中心に説明する。 Then, as shown in FIG. 18F, the mask 82 is removed (third step).
Thus, in this embodiment, since no film is formed on the main surface 81a, the polishing step can be omitted (polishing can be made unnecessary). As a result, the substrate can be easily flattened after the trench is filled with the epitaxial film while suppressing the generation of voids.
(Fourth embodiment)
Next, the fourth embodiment will be described with a focus on differences from the first embodiment.

図２０には、図２，３に代わる本実施形態における製造工程図を示す。図２１は、図６に代わる本実施形態におけるタイムチャートである。
図２０（ａ）に示すように、シリコン基板９０の上にエピタキシャル膜９１を形成してシリコン基板を構成する。そして、図２０（ｂ）に示すように、シリコン基板（９０，９１）の主表面９１ａにトレンチ形成用マスク９２を配置し、マスク９２におけるトレンチ形成用マスク開口部９２ａからシリコン基板（９１）をエッチングしてトレンチ９３を形成する（第１工程）。マスク９２としてシリコン酸化膜を用いる。 In FIG. 20, the manufacturing process figure in this embodiment which replaces FIG.2, 3 is shown. FIG. 21 is a time chart in the present embodiment that replaces FIG.
As shown in FIG. 20A, an epitaxial film 91 is formed on a silicon substrate 90 to constitute a silicon substrate. Then, as shown in FIG. 20B, a trench formation mask 92 is disposed on the main surface 91a of the silicon substrate (90, 91), and the silicon substrate (91) is removed from the trench formation mask opening 92a in the mask 92. Etching forms trenches 93 (first step). A silicon oxide film is used as the mask 92.

その後、図２０（ｃ）に示すように、マスク９２を残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴う減圧エピタキシャル成長によりトレンチ９３内のみにエピタキシャル膜９４を成長し、かつ、図２０（ｄ）に示すように、エピタキシャル膜９４がトレンチ形成用マスク９２の表面よりも高くなるまでトレンチ９３をエピタキシャル膜９４によって埋め込む（第２工程）。つまり、シリコンソースガスとハロゲン化物ガスを用いた選択エピ条件を用い、図２１に示すように、マスク９２上には成長させないようにする。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。   Thereafter, as shown in FIG. 20C, with the mask 92 left, an epitaxial film 94 is grown only in the trench 93 by low pressure epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas, and As shown in FIG. 20D, the trench 93 is filled with the epitaxial film 94 until the epitaxial film 94 becomes higher than the surface of the trench forming mask 92 (second step). In other words, selective epi conditions using a silicon source gas and a halide gas are used so as not to grow on the mask 92 as shown in FIG. In this embedding, the generation of voids is suppressed by supplying the halide gas.

さらに、図２０（ｅ）に示すように、マスク９２をストッパとしてシリコン基板（９０，９１）の主表面９１ａ側のエピタキシャル膜９４を研磨してシリコン基板（９０，９１）の主表面９１ａ側を平坦化する（第３工程）。このときマスク（酸化膜）９２を終点として研磨することができる。この際、シリコン全面を研磨する場合に比較して研磨する領域は埋め込みエピした領域のみであり、研磨量を低減することができるため、スループットを向上できる。また、研磨のバラツキはマスク（酸化膜）９２の膜厚バラツキで決まるので、面内のｐ／ｎコラム層の膜厚均一性も向上する。   Further, as shown in FIG. 20 (e), the epitaxial film 94 on the main surface 91a side of the silicon substrate (90, 91) is polished using the mask 92 as a stopper so that the main surface 91a side of the silicon substrate (90, 91) is polished. Flatten (third step). At this time, polishing can be performed with the mask (oxide film) 92 as an end point. At this time, compared with the case where the entire silicon surface is polished, the region to be polished is only the buried epitaxial region, and the amount of polishing can be reduced, so that the throughput can be improved. Further, since the variation in polishing is determined by the variation in the thickness of the mask (oxide film) 92, the uniformity of the thickness of the in-plane p / n column layer is also improved.

引き続き、マスク９２を除去する（第４工程）。そして、図２０（ｆ）に示すように、より完全に平坦化すべく、シリコン基板（９０，９１）の主表面９１ａ側を犠牲層酸化するとともに犠牲酸化膜を除去する。なお、犠牲層酸化および犠牲酸化膜の除去は、必要に応じて行えばよい。   Subsequently, the mask 92 is removed (fourth step). Then, as shown in FIG. 20 (f), the main surface 91a side of the silicon substrate (90, 91) is subjected to sacrificial layer oxidation and the sacrificial oxide film is removed in order to achieve more complete planarization. The sacrificial layer oxidation and the sacrificial oxide film removal may be performed as necessary.

このようにして本実施形態においては、研磨量を少なくできるとともにマスクをストッパとして用いることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。
（第５の実施の形態）
次に、第５の実施形態を、第４の実施形態との相違点を中心に説明する。 Thus, in this embodiment, the amount of polishing can be reduced and the mask can be used as a stopper, so that the substrate can be easily flattened after the trench is filled with the epitaxial film while the generation of voids is suppressed. .
(Fifth embodiment)
Next, the fifth embodiment will be described with a focus on differences from the fourth embodiment.

図２２には、本実施形態における製造工程図を示す。
前述の図２０（ａ）に示すように、シリコン基板９０の上にエピタキシャル膜９１を形成し、図２０（ｂ）に示すように、シリコン基板（９０，９１）の主表面９１ａにトレンチ形成用マスク９２を配置し、マスク９２におけるトレンチ形成用マスク開口部９２ａからシリコン基板（９１）をエッチングしてトレンチ９３を形成する（第１工程）。 In FIG. 22, the manufacturing process figure in this embodiment is shown.
As shown in FIG. 20A, an epitaxial film 91 is formed on the silicon substrate 90, and as shown in FIG. 20B, a trench is formed on the main surface 91a of the silicon substrate (90, 91). A mask 92 is arranged, and the silicon substrate (91) is etched from the trench formation mask opening 92a in the mask 92 to form a trench 93 (first step).

そして、図２２（ａ），（ｂ），（ｃ）に示すように、マスク９２を残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ４内を含めたマスク９２上に成膜してトレンチ９３をエピタキシャル膜９５によって埋め込む（第２工程）。この埋め込みではハロゲン化物ガスの供給によりボイドの発生が抑制される。このときマスク９２の上面における膜は単結晶化された膜（単結晶の膜）９６でも、図２３（ｃ）に示すように多結晶化された膜（多結晶の膜）９７でもよい。即ち、トレンチ埋め込みエピタキシャル成長の膜厚を厚くすると選択性、つまり、ハロゲン化物ガスとシリコンソースガスの割合によって、出来上がりの構造が異なる。選択性が高い場合（ハロゲン化物ガスの流量を大きくする場合）、マスク（酸化膜）９２上に単結晶が成長し、選択性が低い場合（ＨＣｌが少ない場合）、マスク（酸化膜）９２の全面または一部に多結晶シリコンが成長する。このようにして、第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりマスク上に単結晶の膜９６が形成されても、マスク上に多結晶の膜９７が形成されてもよい。   Then, as shown in FIGS. 22A, 22B, and 22C, the inside of the trench 4 is included by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas with the mask 92 left. A film is formed on the mask 92 and the trench 93 is filled with the epitaxial film 95 (second step). In this embedding, the generation of voids is suppressed by supplying the halide gas. At this time, the film on the upper surface of the mask 92 may be a single-crystallized film (single-crystal film) 96 or a polycrystallized film (polycrystalline film) 97 as shown in FIG. That is, when the thickness of the trench-embedded epitaxial growth is increased, the finished structure differs depending on the selectivity, that is, the ratio between the halide gas and the silicon source gas. When the selectivity is high (when the flow rate of the halide gas is increased), a single crystal grows on the mask (oxide film) 92. When the selectivity is low (when HCl is low), the mask (oxide film) 92 Polycrystalline silicon grows on the entire surface or a part thereof. In this way, in the second step, even if the single crystal film 96 is formed on the mask by the epitaxial growth accompanying the supply of the mixed gas of the silicon source gas and the halide gas, the polycrystalline film 97 is formed on the mask. May be.

その後、図２２（ｄ）や図２３（ｄ）に示すように、マスク９２をストッパとしてマスク９２の上側の膜（図２２（ｃ）の膜９５，９６、図２３（ｃ）の膜９５，９７）を研磨してシリコン基板（９０，９１）の主表面９１ａ側を平坦化する（第３工程）。   Thereafter, as shown in FIGS. 22D and 23D, the mask 92 is used as a stopper to form films on the upper side of the mask 92 (films 95 and 96 in FIG. 22C and films 95 and 96 in FIG. 23C). 97) is polished to flatten the main surface 91a side of the silicon substrate (90, 91) (third step).

引き続き、図２２（ｅ）に示すように、マスク９２を除去する（第４工程）。その後、より完全に平坦化すべく、シリコン基板（９０，９１）の主表面９１ａ側を犠牲層酸化するとともに犠牲酸化膜を除去する。なお、犠牲層酸化および犠牲酸化膜の除去は、必要に応じて行えばよい。   Subsequently, as shown in FIG. 22E, the mask 92 is removed (fourth step). Thereafter, the sacrificial layer is oxidized on the main surface 91a side of the silicon substrate (90, 91) and the sacrificial oxide film is removed for more complete planarization. The sacrificial layer oxidation and the sacrificial oxide film removal may be performed as necessary.

このように本実施形態においては、マスクをストッパとして用いることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる。第２〜第５の実施形態においても、第１の実施形態で説明したようにトレンチ埋め込みエピ時にトレンチのアスペクト比に応じて、Ｙ＜０．２Ｘ＋０．１、Ｙ＜０．２Ｘ＋０．０５、Ｙ＜０．２Ｘを満たすようにするとよい。また、ハロゲン化物ガスは塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素のいずれかを用い、シリコンソースガスはモノシラン、ジシラン、ジクロロシラン、トリクロロシランのいずれかを用いるとよい。また、トレンチは底面が（１１０）面であり、側面に（１１１）面が含まれている、あるいは、トレンチは底面が（１００）面であり、側面に（１００）面が含まれているとよい。   As described above, in this embodiment, by using the mask as a stopper, it is possible to easily perform the planarization of the substrate after the trench is filled with the epitaxial film while suppressing the generation of voids. Also in the second to fifth embodiments, as described in the first embodiment, Y <0.2X + 0.1, Y <0.2X + 0.05, Y It is preferable to satisfy <0.2X. When the halide gas is hydrogen chloride, chlorine, fluorine, chlorine trifluoride, hydrogen fluoride or hydrogen bromide, the silicon source gas is monosilane, disilane, dichlorosilane or trichlorosilane. Good. Also, the trench has a (110) plane with a bottom surface and a (111) plane on the side surface, or a trench has a (100) plane with a (100) plane on the side surface. Good.

これまでの説明ではｎ＋基板にｎ型エピタキシャル膜を形成し、これをシリコン基板として、その主表面（上面）にトレンチを形成する場合について説明したが、バルク基板に直接、トレンチを形成する場合に適用してもよい。 In the description so far, the case where an n-type epitaxial film is formed on an n + substrate and this is used as a silicon substrate and a trench is formed on the main surface (upper surface) has been described. However, a trench is formed directly on a bulk substrate. You may apply to.

第１の実施の形態における縦型トレンチゲートＭＯＳＦＥＴの縦断面図。1 is a longitudinal sectional view of a vertical trench gate MOSFET in a first embodiment. FIG. （ａ）〜（ｃ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。(A)-(c) is sectional drawing of the vertical trench gate MOSFET for demonstrating a manufacturing process. （ａ）〜（ｃ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。(A)-(c) is sectional drawing of the vertical trench gate MOSFET for demonstrating a manufacturing process. エピタキシャル成長装置の概略構成図。The schematic block diagram of an epitaxial growth apparatus. 温度と成長速度比の関係を示す図。The figure which shows the relationship between temperature and growth rate ratio. 第１の実施の形態におけるタイムチャート。The time chart in 1st Embodiment. （ａ），（ｂ）はウエハの平面およびトレンチの断面を示す図。(A), (b) is a figure which shows the cross section of the plane of a wafer, and a trench. （ａ），（ｂ）はウエハの平面およびトレンチの断面を示す図。(A), (b) is a figure which shows the cross section of the plane of a wafer, and a trench. エピ成長時の元素の挙動を説明する断面図。Sectional drawing explaining the behavior of the element at the time of epi growth. 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。The figure which shows the result of having investigated the presence or absence of generation | occurrence | production of the void about the standard flow rate of hydrogen chloride, and the growth rate of an epitaxial film. 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。The figure which shows the result of having investigated the presence or absence of generation | occurrence | production of the void about the standard flow rate of hydrogen chloride, and the growth rate of an epitaxial film. 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。The figure which shows the result of having investigated the presence or absence of generation | occurrence | production of the void about the standard flow rate of hydrogen chloride, and the growth rate of an epitaxial film. タイムチャート。Time chart. タイムチャート。Time chart. （ａ），（ｂ）はエピ成長工程を説明するための断面図。(A), (b) is sectional drawing for demonstrating an epi growth process. （ａ）〜（ｅ）は第２の実施の形態における製造工程を説明するための断面図。(A)-(e) is sectional drawing for demonstrating the manufacturing process in 2nd Embodiment. 第２の実施の形態におけるタイムチャート。The time chart in 2nd Embodiment. （ａ）〜（ｆ）は第３の実施の形態における製造工程を説明するための断面図。(A)-(f) is sectional drawing for demonstrating the manufacturing process in 3rd Embodiment. 第３の実施の形態におけるタイムチャート。The time chart in 3rd Embodiment. （ａ）〜（ｆ）は第４の実施の形態における製造工程を説明するための断面図。(A)-(f) is sectional drawing for demonstrating the manufacturing process in 4th Embodiment. 第４の実施の形態におけるタイムチャート。The time chart in 4th Embodiment. （ａ）〜（ｅ）は第５の実施の形態における製造工程を説明するための断面図。(A)-(e) is sectional drawing for demonstrating the manufacturing process in 5th Embodiment. （ａ）〜（ｅ）は第５の実施の形態における製造工程を説明するための断面図。(A)-(e) is sectional drawing for demonstrating the manufacturing process in 5th Embodiment. （ａ）〜（ｆ）は比較のための製造工程を説明するための断面図。(A)-(f) is sectional drawing for demonstrating the manufacturing process for a comparison. 比較のためのタイムチャート。Time chart for comparison.

符号の説明Explanation of symbols

１…ｎ＋シリコン基板、２…エピタキシャル膜、２ａ…主表面、４…トレンチ、５…エピタキシャル膜、６…ｎ型領域、２０…エピタキシャル膜、２１…エピタキシャル膜、３０…チャンバー、３４…ポンプ、３５…パイロメータ、３６ａ，３６ｂ，３６ｃ…バルブ、３７…温度コントローラ、３８…コントローラ、７０…シリコン基板、７１…エピタキシャル膜、７１ａ…主表面、７２…トレンチ、７３…エピタキシャル膜、８０…シリコン基板、８１…エピタキシャル膜、８１ａ…主表面、８２…マスク、８２ａ…マスク開口部、８３…トレンチ、８４…エピタキシャル膜、９０…シリコン基板、９１…エピタキシャル膜、９１ａ…主表面、９２…マスク、９２ａ…マスク開口部、９３…トレンチ、９４…エピタキシャル膜、９５…エピタキシャル膜。 DESCRIPTION OF SYMBOLS 1 ... n + silicon substrate, 2 ... Epitaxial film, 2a ... Main surface, 4 ... Trench, 5 ... Epitaxial film, 6 ... N-type area | region, 20 ... Epitaxial film, 21 ... Epitaxial film, 30 ... Chamber, 34 ... Pump, 35 ... Pyrometer, 36a, 36b, 36c ... Valve, 37 ... Temperature controller, 38 ... Controller, 70 ... Silicon substrate, 71 ... Epitaxial film, 71a ... Main surface, 72 ... Trench, 73 ... Epitaxial film, 80 ... Silicon substrate, DESCRIPTION OF SYMBOLS 81 ... Epitaxial film, 81a ... Main surface, 82 ... Mask, 82a ... Mask opening, 83 ... Trench, 84 ... Epitaxial film, 90 ... Silicon substrate, 91 ... Epitaxial film, 91a ... Main surface, 92 ... Mask, 92a ... Mask opening, 93 ... trench, 94 ... epitaxial film, 95 ... epi Taxi film.

Claims (27)

シリコン基板の主表面にトレンチを形成する第１工程と、
シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長により前記トレンチ内を含めたシリコン基板の主表面上にエピタキシャル膜を成膜して前記トレンチの内部をエピタキシャル膜で埋め込む第２工程と、
平坦化のために、前記第２工程での埋込用のエピタキシャル膜の上に、エピタキシャル膜を、前記第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜する第３工程と、
を有することを特徴とする半導体基板の製造方法。 A first step of forming a trench in the main surface of the silicon substrate;
A second step of forming an epitaxial film on the main surface of the silicon substrate including the inside of the trench by epitaxial growth accompanying supply of a mixed gas of a silicon source gas and a halide gas, and filling the inside of the trench with the epitaxial film;
For planarization, an epitaxial film is formed on the buried epitaxial film in the second step under conditions faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step. A third step of filming;
A method for manufacturing a semiconductor substrate, comprising: 第３工程において、前記第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下でエピタキシャル膜を成膜した後に、シリコン基板の主表面側の前記エピタキシャル膜を研磨するようにしたことを特徴とする請求項１に記載の半導体基板の製造方法。 In the third step, after the epitaxial film is formed under conditions faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the epitaxial film on the main surface side of the silicon substrate is polished. The method of manufacturing a semiconductor substrate according to claim 1, wherein 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、ハロゲン化物ガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に少なくしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In order to form the epitaxial film in the third step under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the flow rate of the halide gas is set to a value higher than that in the epitaxial growth in the second step. 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the number is reduced during epitaxial growth in the process. 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、ハロゲン化物ガスを第３工程におけるエピタキシャル成長時には流さないようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In order to form the epitaxial film in the third step under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the halide gas is not allowed to flow during the epitaxial growth in the third step. The method of manufacturing a semiconductor substrate according to claim 1 or 2. 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、シリコンソースガスの流量を、第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に多くしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In order to form the epitaxial film in the third step under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the flow rate of the silicon source gas is set to a value higher than that in the epitaxial growth in the second step. 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the number is increased during epitaxial growth in the process. 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、成長温度を、前記第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In order to form the epitaxial film in the third step under conditions faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the growth temperature is set higher in the third step than in the epitaxial growth in the second step. 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the height is increased during epitaxial growth. 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、成長圧力を、前記第２工程におけるエピタキシャル成長時に比べ第３工程におけるエピタキシャル成長時に高くしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In order to form an epitaxial film in the third step under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step, the growth pressure is higher in the third step than in the epitaxial growth in the second step. 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the height is increased during epitaxial growth. 前記第２工程のエピタキシャル成長と第３工程のエピタキシャル成長は共に減圧ＣＶＤで行うことを特徴とする請求項１または２に記載の半導体基板の製造方法。 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein both the epitaxial growth in the second step and the epitaxial growth in the third step are performed by low pressure CVD. 前記第２工程でのエピタキシャル成長は減圧ＣＶＤ成長方法で行うとともに、第３工程でのエピタキシャル成長は常圧ＣＶＤ成長方法で行うようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the epitaxial growth in the second step is performed by a low pressure CVD growth method, and the epitaxial growth in the third step is performed by an atmospheric pressure CVD growth method. Method. 第３工程においてエピタキシャル膜を第２工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜すべく、前記第２工程でのエピタキシャル成長が終了した後に、第３工程でのエピタキシャル成長に切り替える際に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも２つ以上を同時に高成長速度条件となるように切り替えるようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 In the third step, after the epitaxial growth in the second step is completed, the epitaxial film is formed under a condition faster than the growth rate of the epitaxial film on the main surface of the silicon substrate in the second step. When switching to epitaxial growth, at least two of the parameters of the halide gas flow rate, the silicon source gas flow rate, the growth temperature, and the growth pressure are simultaneously switched so as to satisfy the high growth rate condition. 3. A method of manufacturing a semiconductor substrate according to claim 1, wherein the method is a semiconductor substrate. 前記第２工程でのエピタキシャル成長中に、ハロゲン化物ガスの流量、シリコンソースガスの流量、成長温度、成長圧力の各パラメータのうちの少なくとも１つを徐々に高成長速度条件となるように調整するようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。 During the epitaxial growth in the second step, at least one of the parameters of the flow rate of the halide gas, the flow rate of the silicon source gas, the growth temperature, and the growth pressure is adjusted so as to gradually become a high growth rate condition. The method for manufacturing a semiconductor substrate according to claim 1, wherein the method is a semiconductor substrate manufacturing method. 前記第２工程において、シリコン基板の主表面側から、トレンチに埋め込むためのエピタキシャル膜の表面温度をパイロメータでモニターし、所定の測定温度におけるパイロメータの出力信号レベルが変化しなくなった時点で、第３工程での成長速度を速くする条件に切り替えるようにしたことを特徴とする請求項１〜１１のいずれか１項に記載の半導体基板の製造方法。 In the second step, the surface temperature of the epitaxial film to be embedded in the trench is monitored with a pyrometer from the main surface side of the silicon substrate, and when the output signal level of the pyrometer at the predetermined measurement temperature stops changing, The method for manufacturing a semiconductor substrate according to claim 1, wherein the process is switched to a condition for increasing a growth rate in the process. シリコン基板の主表面にトレンチを形成する第１工程と、
シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりシリコン基板の主表面上には成長させずに前記トレンチ内のみにエピタキシャル膜を成長し、かつ、当該エピタキシャル膜がシリコン基板の主表面と面一となるまでトレンチをエピタキシャル膜によって埋め込む第２工程と、
を有することを特徴とする半導体基板の製造方法。 A first step of forming a trench in the main surface of the silicon substrate;
An epitaxial film is grown only in the trench without growing on the main surface of the silicon substrate by epitaxial growth accompanying supply of a mixed gas of silicon source gas and halide gas, and the epitaxial film is grown on the main surface of the silicon substrate. A second step of filling the trench with an epitaxial film until it is flush with the surface,
A method for manufacturing a semiconductor substrate, comprising: シリコン基板の主表面にトレンチ形成用マスクを配置し、当該マスクにおけるトレンチ形成用マスク開口部からシリコン基板をエッチングしてトレンチを形成する第１工程と、
前記マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長により前記トレンチ内のみにエピタキシャル膜を成長し、かつ、当該エピタキシャル膜がシリコン基板の主表面と面一となるまでトレンチをエピタキシャル膜によって埋め込む第２工程と、
前記マスクを除去する第３工程と、
を有することを特徴とする半導体基板の製造方法。 A first step of disposing a trench forming mask on the main surface of the silicon substrate and etching the silicon substrate from the trench forming mask opening in the mask to form a trench;
With the mask remaining, an epitaxial film is grown only in the trench by epitaxial growth accompanying supply of a mixed gas of silicon source gas and halide gas, and the epitaxial film is flush with the main surface of the silicon substrate. A second step of filling the trench with an epitaxial film until
A third step of removing the mask;
A method for manufacturing a semiconductor substrate, comprising: シリコン基板の主表面にトレンチ形成用マスクを配置し、当該マスクにおけるトレンチ形成用マスク開口部からシリコン基板をエッチングしてトレンチを形成する第１工程と、
前記マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長により前記トレンチ内のみにエピタキシャル膜を成長し、かつ、当該エピタキシャル膜がトレンチ形成用マスクの表面よりも高くなるまでトレンチをエピタキシャル膜によって埋め込む第２工程と、
前記マスクをストッパとして前記シリコン基板の主表面側の前記エピタキシャル膜を研磨してシリコン基板の主表面側を平坦化する第３工程と、
前記マスクを除去する第４工程と、
を有することを特徴とする半導体基板の製造方法。 A first step of disposing a trench forming mask on the main surface of the silicon substrate and etching the silicon substrate from the trench forming mask opening in the mask to form a trench;
With the mask remaining, an epitaxial film is grown only in the trench by epitaxial growth accompanying supply of a mixed gas of silicon source gas and halide gas, and the epitaxial film is higher than the surface of the trench formation mask. A second step of filling the trench with an epitaxial film until
A third step of planarizing the main surface side of the silicon substrate by polishing the epitaxial film on the main surface side of the silicon substrate using the mask as a stopper;
A fourth step of removing the mask;
A method for manufacturing a semiconductor substrate, comprising: シリコン基板の主表面にトレンチ形成用マスクを配置し、当該マスクにおけるトレンチ形成用マスク開口部からシリコン基板をエッチングしてトレンチを形成する第１工程と、
前記マスクを残した状態で、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長により前記トレンチ内を含めたマスク上に成膜してトレンチをエピタキシャル膜によって埋め込む第２工程と、
前記マスクをストッパとして前記マスクの上側の膜を研磨してシリコン基板の主表面側を平坦化する第３工程と、
前記マスクを除去する第４工程と、
を有することを特徴とする半導体基板の製造方法。 A first step of disposing a trench forming mask on the main surface of the silicon substrate and etching the silicon substrate from the trench forming mask opening in the mask to form a trench;
A second step of forming a film on the mask including the inside of the trench by epitaxial growth accompanying supply of a mixed gas of a silicon source gas and a halide gas and filling the trench with an epitaxial film while leaving the mask;
A third step of planarizing the main surface side of the silicon substrate by polishing the upper film of the mask using the mask as a stopper;
A fourth step of removing the mask;
A method for manufacturing a semiconductor substrate, comprising: 第４工程においてマスクを除去した後に、シリコン基板の主表面側を犠牲層酸化するとともに犠牲酸化膜を除去するようにしたことを特徴とする請求項１５または１６に記載の半導体基板の製造方法。 17. The method of manufacturing a semiconductor substrate according to claim 15, wherein after the mask is removed in the fourth step, the main surface side of the silicon substrate is subjected to sacrificial layer oxidation and the sacrificial oxide film is removed. 第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりマスク上に単結晶の膜が形成されることを特徴とする請求項１６に記載の半導体基板の製造方法。 17. The method of manufacturing a semiconductor substrate according to claim 16, wherein in the second step, a single crystal film is formed on the mask by epitaxial growth accompanying supply of a mixed gas of a silicon source gas and a halide gas. 第２工程において、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりマスク上に多結晶の膜が形成されることを特徴とする請求項１６に記載の半導体基板の製造方法。 The method of manufacturing a semiconductor substrate according to claim 16, wherein in the second step, a polycrystalline film is formed on the mask by epitaxial growth accompanying supply of a mixed gas of a silicon source gas and a halide gas. ハロゲン化物ガスは塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素のいずれかを用いることを特徴とする請求項１〜１９のいずれか１項に記載の半導体基板の製造方法。 20. The semiconductor substrate manufacturing method according to claim 1, wherein any one of hydrogen chloride, chlorine, fluorine, chlorine trifluoride, hydrogen fluoride, and hydrogen bromide is used as the halide gas. Method. シリコンソースガスはモノシラン、ジシラン、ジクロロシラン、トリクロロシランのいずれかを用いることを特徴とする請求項１〜１９のいずれか１項に記載の半導体基板の製造方法。 20. The method of manufacturing a semiconductor substrate according to claim 1, wherein the silicon source gas is any one of monosilane, disilane, dichlorosilane, and trichlorosilane. 前記トレンチは底面が（１１０）面であり、側面に（１１１）面が含まれていることを特徴とする請求項１〜２１のいずれか１項に記載の半導体基板の製造方法。 The method of manufacturing a semiconductor substrate according to any one of claims 1 to 21, wherein the trench has a (110) plane on a bottom surface and a (111) plane on a side surface. 前記トレンチは底面が（１００）面であり、側面に（１００）面が含まれていることを特徴とする請求項１〜２１のいずれか１項に記載の半導体基板の製造方法。 The method for manufacturing a semiconductor substrate according to any one of claims 1 to 21, wherein the trench has a (100) plane on the bottom surface and a (100) plane on the side surface. 第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たすようにしたことを特徴とする請求項１〜２３のいずれか１項に記載の半導体基板の製造方法。 When epitaxially growing in the second step, when the trench aspect ratio is less than 10, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X + 0.1
The method for manufacturing a semiconductor substrate according to claim 1, wherein: 第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにしたことを特徴とする請求項１〜２３のいずれか１項に記載の半導体基板の製造方法。 When epitaxially growing in the second step, when the trench aspect ratio is 10 or more and less than 20, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X + 0.05
The method for manufacturing a semiconductor substrate according to claim 1, wherein: 第２工程でエピタキシャル成長する際に、トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにしたことを特徴とする請求項１〜２３のいずれか１項に記載の半導体基板の製造方法。 When epitaxially growing in the second step, when the trench aspect ratio is 20 or more, when the standard flow rate of the halide gas is X [slm] and the growth rate is Y [μm / min],
Y <0.2X
The method for manufacturing a semiconductor substrate according to claim 1, wherein: チャンバー内に配置され、主表面にトレンチが形成されたシリコン基板を固定するチャック台と、
エピタキシャル成長のために前記チャンバー内に供給するシリコンソースガスの流量を調整するための第１のガス流量調整手段と、
エピタキシャル成長時に前記チャンバー内に供給するハロゲン化物ガスの流量を調整するための第２のガス流量調整手段と、
前記チャンバー内の成長温度を調整するための温度調整手段と、
前記チャンバー内の成長圧力を調整するための圧力調整手段と、
前記チャンバー内においてチャック台に固定された前記シリコン基板でのエピタキシャル成膜時の表面温度をモニターするパイロメータと、
前記パイロメータで、シリコン基板の主表面側から、トレンチに埋め込むエピタキシャル膜の表面温度をモニターし、所定の測定温度におけるパイロメータの出力信号レベルが変化しなくなった時点で、第１のガス流量調整手段と第２のガス流量調整手段と温度調整手段と圧力調整手段のうちの少なくともいずれかにより、シリコンソースガスの流量、ハロゲン化物ガスの流量、成長温度、成長圧力のうちの少なくともいずれか１つを制御して成長速度を速くする条件に切り替える切替手段と、
を備えたことを特徴とするエピタキシャル成長装置。 A chuck base for fixing the silicon substrate disposed in the chamber and having a trench formed on the main surface;
First gas flow rate adjusting means for adjusting the flow rate of the silicon source gas supplied into the chamber for epitaxial growth;
Second gas flow rate adjusting means for adjusting the flow rate of the halide gas supplied into the chamber during epitaxial growth;
Temperature adjusting means for adjusting the growth temperature in the chamber;
Pressure adjusting means for adjusting the growth pressure in the chamber;
A pyrometer for monitoring a surface temperature during epitaxial film formation on the silicon substrate fixed to a chuck base in the chamber;
The pyrometer monitors the surface temperature of the epitaxial film embedded in the trench from the main surface side of the silicon substrate, and when the output signal level of the pyrometer at a predetermined measurement temperature stops changing, the first gas flow rate adjusting means At least one of the flow rate of the silicon source gas, the flow rate of the halide gas, the growth temperature, and the growth pressure is controlled by at least one of the second gas flow rate adjusting means, the temperature adjusting means, and the pressure adjusting means. And switching means for switching to a condition for increasing the growth rate,
An epitaxial growth apparatus comprising:
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008283151A (en) * 2007-05-14 2008-11-20 Denso Corp Semiconductor device, and method of manufacturing same
WO2009011303A1 (en) * 2007-07-13 2009-01-22 Canon Anelva Corporation Si LAYER AGGREGATION SUPPRESSION METHOD, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND VACUUM PROCESSING DEVICE
JP2009088305A (en) * 2007-10-01 2009-04-23 Hitachi Kokusai Electric Inc Method of manufacturing semiconductor device
JP2009224606A (en) * 2008-03-17 2009-10-01 Shin Etsu Handotai Co Ltd Manufacturing method of semiconductor element having superjunction structure
WO2010109892A1 (en) * 2009-03-26 2010-09-30 株式会社Sumco Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
US7863151B2 (en) 2008-06-23 2011-01-04 Fuji Electric Systems Co., Ltd. Method for manufacturing semiconductor device
JP2011192823A (en) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd Method of manufacturing superjunction semiconductor device
JP2012169391A (en) * 2011-02-14 2012-09-06 Sumco Corp Optimization method for trench embedded epitaxial growth condition
JP2014175337A (en) * 2013-03-06 2014-09-22 Tokyo Electron Ltd Selective epitaxial growth method and deposition device
JP2015213102A (en) * 2014-05-01 2015-11-26 信越半導体株式会社 Method for manufacturing epitaxial wafer
JP2016069660A (en) * 2014-09-26 2016-05-09 株式会社東芝 Production method of semiconductor device, and semiconductor production device
JP2019145735A (en) * 2018-02-23 2019-08-29 東京エレクトロン株式会社 Method and device for depositing silicon film or germanium film or silicon germanium film
US10818771B2 (en) 2018-02-09 2020-10-27 Fuji Electric Co., Ltd. Method of manufacturing silicon carbide semiconductor device, and method of manufacturing silicon carbide substrate

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102117763A (en) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 Manufacturing process method for obtaining inclined trench structure or changing inclination angle of trench structure
CN102456551A (en) * 2010-10-21 2012-05-16 上海华虹Nec电子有限公司 Epitaxial growth method
CN102468133A (en) * 2010-11-15 2012-05-23 上海华虹Nec电子有限公司 Method for forming semiconductor structure with grooves
KR20130014850A (en) * 2011-08-01 2013-02-12 삼성전자주식회사 Method for manufacturing power devices
CN103094107B (en) * 2011-10-28 2016-06-08 上海华虹宏力半导体制造有限公司 A kind of silicon epitaxy fill method of deep trench
CN107527818B (en) * 2017-07-21 2020-02-07 上海华虹宏力半导体制造有限公司 Method for manufacturing super junction
CN110896027A (en) * 2019-12-05 2020-03-20 中国科学院微电子研究所 Semiconductor device nanowire and preparation method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177825A (en) * 1990-11-13 1992-06-25 Clarion Co Ltd Epitaxial growth method and chemical vapor growth device
JP2000150886A (en) * 1998-09-10 2000-05-30 Matsushita Electronics Industry Corp Semiconductor device and its manufacture
JP2000340578A (en) * 1999-05-28 2000-12-08 Hitachi Ltd Manufacture of semiconductor device
JP2002124474A (en) * 2000-10-13 2002-04-26 Denso Corp Semiconductor substrate and method of manufacturing the same
JP2004273742A (en) * 2003-03-07 2004-09-30 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor wafer
JP2005011893A (en) * 2003-06-17 2005-01-13 Shin Etsu Handotai Co Ltd Manufacturing method of silicon epitaxial wafer and silicon epitaxial wafer
JP2005057142A (en) * 2003-08-06 2005-03-03 Fuji Electric Holdings Co Ltd Method for manufacturing semiconductor substrate
JP2007042819A (en) * 2005-08-02 2007-02-15 Denso Corp Semiconductor device and its manufacturing method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267242A (en) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Group iii nitride-based compound semiconductor and method of manufacturing the same
CN1331238C (en) * 2001-09-19 2007-08-08 株式会社东芝 Semiconductor device and method for fabricating the same
JP2004047967A (en) * 2002-05-22 2004-02-12 Denso Corp Semiconductor device and method for manufacturing same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177825A (en) * 1990-11-13 1992-06-25 Clarion Co Ltd Epitaxial growth method and chemical vapor growth device
JP2000150886A (en) * 1998-09-10 2000-05-30 Matsushita Electronics Industry Corp Semiconductor device and its manufacture
JP2000340578A (en) * 1999-05-28 2000-12-08 Hitachi Ltd Manufacture of semiconductor device
JP2002124474A (en) * 2000-10-13 2002-04-26 Denso Corp Semiconductor substrate and method of manufacturing the same
JP2004273742A (en) * 2003-03-07 2004-09-30 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor wafer
JP2005011893A (en) * 2003-06-17 2005-01-13 Shin Etsu Handotai Co Ltd Manufacturing method of silicon epitaxial wafer and silicon epitaxial wafer
JP2005057142A (en) * 2003-08-06 2005-03-03 Fuji Electric Holdings Co Ltd Method for manufacturing semiconductor substrate
JP2007042819A (en) * 2005-08-02 2007-02-15 Denso Corp Semiconductor device and its manufacturing method

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4539680B2 (en) * 2007-05-14 2010-09-08 株式会社デンソー Semiconductor device and manufacturing method thereof
JP2008283151A (en) * 2007-05-14 2008-11-20 Denso Corp Semiconductor device, and method of manufacturing same
WO2009011303A1 (en) * 2007-07-13 2009-01-22 Canon Anelva Corporation Si LAYER AGGREGATION SUPPRESSION METHOD, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND VACUUM PROCESSING DEVICE
JP4519947B2 (en) * 2007-07-13 2010-08-04 キヤノンアネルバ株式会社 Si layer aggregation suppressing method, semiconductor device manufacturing method, and vacuum processing apparatus
JPWO2009011303A1 (en) * 2007-07-13 2010-09-24 キヤノンアネルバ株式会社 Si layer aggregation suppressing method, semiconductor device manufacturing method, and vacuum processing apparatus
US7919397B2 (en) 2007-07-13 2011-04-05 Canon Anelva Corporation Method for reducing agglomeration of Si layer, method for manufacturing semiconductor device and vacuum treatment apparatus
JP2009088305A (en) * 2007-10-01 2009-04-23 Hitachi Kokusai Electric Inc Method of manufacturing semiconductor device
JP2009224606A (en) * 2008-03-17 2009-10-01 Shin Etsu Handotai Co Ltd Manufacturing method of semiconductor element having superjunction structure
US7863151B2 (en) 2008-06-23 2011-01-04 Fuji Electric Systems Co., Ltd. Method for manufacturing semiconductor device
JP2010251737A (en) * 2009-03-26 2010-11-04 Sumco Corp Semiconductor substrate, semiconductor device, and method of manufacturing semiconductor substrate
WO2010109892A1 (en) * 2009-03-26 2010-09-30 株式会社Sumco Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
US8501598B2 (en) 2009-03-26 2013-08-06 Sumco Corporation Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
JP2011192823A (en) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd Method of manufacturing superjunction semiconductor device
JP2012169391A (en) * 2011-02-14 2012-09-06 Sumco Corp Optimization method for trench embedded epitaxial growth condition
JP2014175337A (en) * 2013-03-06 2014-09-22 Tokyo Electron Ltd Selective epitaxial growth method and deposition device
JP2015213102A (en) * 2014-05-01 2015-11-26 信越半導体株式会社 Method for manufacturing epitaxial wafer
JP2016069660A (en) * 2014-09-26 2016-05-09 株式会社東芝 Production method of semiconductor device, and semiconductor production device
US10818771B2 (en) 2018-02-09 2020-10-27 Fuji Electric Co., Ltd. Method of manufacturing silicon carbide semiconductor device, and method of manufacturing silicon carbide substrate
JP2019145735A (en) * 2018-02-23 2019-08-29 東京エレクトロン株式会社 Method and device for depositing silicon film or germanium film or silicon germanium film

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