JP2007096017A - Trimming method, semiconductor device and chip component for trimming - Google Patents

Trimming method, semiconductor device and chip component for trimming Download PDF

Info

Publication number
JP2007096017A
JP2007096017A JP2005283783A JP2005283783A JP2007096017A JP 2007096017 A JP2007096017 A JP 2007096017A JP 2005283783 A JP2005283783 A JP 2005283783A JP 2005283783 A JP2005283783 A JP 2005283783A JP 2007096017 A JP2007096017 A JP 2007096017A
Authority
JP
Japan
Prior art keywords
trimming
wiring
substrate
inductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005283783A
Other languages
Japanese (ja)
Inventor
Tomonaga Kobayashi
知永 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005283783A priority Critical patent/JP2007096017A/en
Publication of JP2007096017A publication Critical patent/JP2007096017A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a trimming method, a semiconductor device, and a chip component for trimming, which restrain deterioration of properties of a passive element, even when the passive element is provided to a substrate, and facilitate trimming of the passive element provided to the substrate. <P>SOLUTION: The semiconductor device has: an active element provided to an active surface of a substrate; a through-electrode 12 passing through in a thickness direction of the substrate; and a passive element 28 which is provided to a surface 10b in an opposite side of the active surface of the substrate and is electrically connected to the active element through the through-electrode 12. After the substrate is modularized, electrical property of the passive element 28 is measured, and the wiring of the passive element 28 is cut or connected, or is partially removed, based on the measured electrical property, thus trimming electrical property of the passive element 28. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、トリミング方法、半導体装置、及びトリミング用チップ部品に関する。   The present invention relates to a trimming method, a semiconductor device, and a chip component for trimming.

近年、携帯電話等の電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。さらには、電子機器の小型化に伴い、インダクタ、キャパシタ、及び抵抗など、基板上に実装されるチップ部品の実装面積削減が求められている。   In recent years, electronic devices such as mobile phones have been widely used. In such an electronic device, there is a technical trend that strongly demands an improvement in portability and high functionality, and therefore, there is a demand for further reduction in size, weight, and thickness in a semiconductor device mounted on the electronic device. Yes. Furthermore, with the miniaturization of electronic devices, reduction of the mounting area of chip components mounted on a substrate, such as inductors, capacitors, and resistors, is required.

このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるウエハレベルパッケージ（Chip Size Package）が知られている。
また、特許文献１〜３には、基板の能動面（主面）にインダクタ等の受動素子を形成することにより、半導体装置（電子基板）としての小型化及び高機能化を実現する技術が開示されている。
特開２００４−２６０２１７号公報 特開２００２−１６４４６８号公報 特開２００２−５７２９２号公報 As a package structure (sealing structure) of a semiconductor device for responding to such trends and demands, a wafer capable of making the outer dimensions of the package substantially equal to the dimensions of a semiconductor substrate (semiconductor chip) on which an integrated circuit is formed A level package (Chip Size Package) is known.
Patent Documents 1 to 3 disclose a technique for realizing miniaturization and high functionality as a semiconductor device (electronic substrate) by forming a passive element such as an inductor on the active surface (main surface) of the substrate. Has been.
JP 2004-260217 A JP 2002-164468 A JP 2002-57292 A

しかしながら、上記特許文献１〜３に開示の発明では、以下の問題を有していた。
（１）基板の能動面に例えばインダクタを内蔵する場合、インダクタンス値には作製上のばらつきがあり、このインダクタンス値のばらつきを考慮して基板の能動面にインダクタを内蔵する必要があった。また、内蔵したインダクタの電気的特性に基づいてトリミングを行う場合でも、基板をパッケージングする前にトリミングを行わなければならず、パッケージングされた最終段階の半導体装置の電気的特性を確認しながらトリミングを行うことはできなかった。
（２）また、従来のトリミング方法では、基板の能動面に内蔵したインダクタを測定した後にインダクタンス値をトリミングするため、インダクタを人為的に取替える作業が必要となり、コスト及び時間を要するという問題があった。
（３）さらに、基板の能動面に受動素子を内蔵する場合、受動素子が能動素子の近傍に配置されるため、能動素子との電気的なカップリングが起こり、能動素子の特性やこの基板を用いた半導体装置全体の特性が悪化するおそれがあった。具体的には、インダクタ素子から漏れた電流によりトランジスタ等の特性が変動するという問題があった。 However, the inventions disclosed in Patent Documents 1 to 3 have the following problems.
(1) When, for example, an inductor is built in the active surface of the substrate, the inductance value varies in manufacturing, and it is necessary to incorporate the inductor in the active surface of the substrate in consideration of the variation in inductance value. Even when trimming is performed based on the electrical characteristics of the built-in inductor, trimming must be performed before packaging the substrate, while checking the electrical characteristics of the final packaged semiconductor device. Trimming could not be performed.
(2) Further, in the conventional trimming method, since the inductance value is trimmed after measuring the inductor built in the active surface of the substrate, it is necessary to manually replace the inductor, which requires cost and time. It was.
(3) Further, when a passive element is built in the active surface of the substrate, since the passive element is disposed in the vicinity of the active element, electrical coupling with the active element occurs, and the characteristics of the active element and the substrate are reduced. There is a possibility that the characteristics of the entire semiconductor device used may deteriorate. Specifically, there has been a problem that characteristics of transistors and the like fluctuate due to current leaked from the inductor element.

本発明は、上記課題に鑑みてなされたものであり、その目的は、基板に受動素子を設ける場合でも受動素子の特性の悪化を抑制すると共に、基板に設けた受動素子のトリミングを容易とするトリミング方法、半導体装置、及びトリミング用チップ部品を提供することにある。   The present invention has been made in view of the above problems, and its object is to suppress the deterioration of the characteristics of the passive element even when the passive element is provided on the substrate and to facilitate the trimming of the passive element provided on the substrate. A trimming method, a semiconductor device, and a chip component for trimming are provided.

本発明は、上記課題を解決するために、基板に設けられた受動素子をトリミングする方法であって、前記基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の面に設けられると共に、前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を有し、前記基板をモジュール化した後、前記受動素子の電気的特性を測定し、測定した電気的特性に基づいて、前記受動素子の配線を切断若しくは接続、又は配線の一部を除去することにより、前記受動素子の電気的特性のトリミングを行うことを特徴とする。   In order to solve the above problems, the present invention provides a method for trimming a passive element provided on a substrate, the active element provided on an active surface of the substrate, and a through-penetration penetrating in the thickness direction of the substrate. An electrode, and a passive element that is provided on a surface opposite to the active surface of the substrate and electrically connected to the active element through the through electrode, and the substrate is modularized Then, the electrical characteristics of the passive element are measured by measuring the electrical characteristics of the passive element, and cutting or connecting the wiring of the passive element or removing a part of the wiring based on the measured electrical characteristics. Trimming is performed.

この方法では、貫通電極を介して基板の能動面とは反対側の裏面に受動素子を形成するため、基板の下方に配置された他の基板に基板の能動面を下向きにしてフリップチップ実装（モジュール化）すると、受動素子が形成された裏面側が上向きとなる。これにより、フリップチップ実装後に受動素子を基板の上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら、裏面側の受動素子に対してトリミングすることが可能となる。
また、本発明によれば、基板の裏面に形成された受動素子を切断又は接続することにより、受動素子のトリミングを行う。そのため、インダクタンス値を調整するために異なるインダクタンス値のインダクタを人為的に取替える作業が必要となり、低コスト化及び時間短縮を図ることができる。
また、受動素子を基板の裏面に形成するため、基板の能動面のスペースがあき、その分、他の能動素子等を基板の能動面に形成することができ、モジュールの更なる小型化が可能となる。
さらに、基板の裏面に受動素子を形成するため、基板の能動面に形成される能動素子への電磁気的な影響を抑制することができる。 In this method, since the passive element is formed on the back surface opposite to the active surface of the substrate through the through electrode, flip chip mounting (with the active surface of the substrate facing down on another substrate disposed below the substrate) When modularized, the back side where the passive elements are formed faces upward. This makes it possible to trim the passive element on the back side while confirming the electrical characteristics of the module (final stage) with the passive element facing upward on the substrate after flip chip mounting.
According to the present invention, the passive element is trimmed by cutting or connecting the passive element formed on the back surface of the substrate. For this reason, it is necessary to artificially replace inductors having different inductance values in order to adjust the inductance value, and cost reduction and time reduction can be achieved.
In addition, since the passive element is formed on the back surface of the substrate, there is a space on the active surface of the substrate, so that other active elements can be formed on the active surface of the substrate, and the module can be further miniaturized. It becomes.
Further, since the passive element is formed on the back surface of the substrate, the electromagnetic influence on the active element formed on the active surface of the substrate can be suppressed.

また本発明のトリミング方法は、前記受動素子を複数形成し、前記複数の受動素子を直列又は並列に接続することも好ましい。   In the trimming method of the present invention, it is also preferable to form a plurality of the passive elements and connect the plurality of passive elements in series or in parallel.

この構成によれば、基板の裏面に直列又は並列に受動素子を複数形成することで、高精度にインダクタンス値を調整することができる。   According to this configuration, the inductance value can be adjusted with high accuracy by forming a plurality of passive elements in series or in parallel on the back surface of the substrate.

また本発明のトリミング方法は、前記受動素子の配線の切断若しくは接続、又は配線の一部の除去を、レーザーを用いて行うことも好ましい。   In the trimming method of the present invention, it is also preferable to cut or connect the wiring of the passive element or to remove a part of the wiring using a laser.

この構成によれば、レーザーにより受動素子の配線の切断若しくは接続、又は配線の一部の除去を行うため、高精度に受動素子の電気的特性をトリミングすることができる。   According to this configuration, since the wiring of the passive element is cut or connected, or a part of the wiring is removed by the laser, the electrical characteristics of the passive element can be trimmed with high accuracy.

また本発明のトリミング方法は、前記受動素子はインダクタ、抵抗、及びコンデンサの少なくともいずれかであることが好ましい。   In the trimming method of the present invention, it is preferable that the passive element is at least one of an inductor, a resistor, and a capacitor.

この構成によれば、インダクタンス値、抵抗値、及びキャパシタ値の少なくともいずれかを高精度にトリミングすることができ、装置全体の電気的特性をトリミングすることができる。   According to this configuration, at least one of the inductance value, the resistance value, and the capacitor value can be trimmed with high accuracy, and the electrical characteristics of the entire apparatus can be trimmed.

本発明の半導体装置は、基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を備え、前記基板の前記裏面には、前記受動素子が複数設けられ、前記複数の受動素子が直列又は並列に接続されたことを特徴とする。   The semiconductor device of the present invention is provided on an active element provided on an active surface of a substrate, a through electrode penetrating in the thickness direction of the substrate, a back surface of the substrate opposite to the active surface, and the penetrating electrode. A passive element electrically connected to the active element via an electrode, and a plurality of the passive elements are provided on the back surface of the substrate, and the plurality of passive elements are connected in series or in parallel. It is characterized by that.

この構成によれば、上述したように、基板の能動面とは反対側の裏面に受動素子を形成するため、フリップチップ実装後に受動素子を基板の上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら裏面側の受動素子に対してトリミングすることが可能となる。
また、受動素子を基板の裏面に形成するため、基板の能動面のスペースがあき、その分、他の能動素子等を基板の能動面に形成することができ、モジュールの更なる小型化が可能となる。
さらに、基板の裏面に受動素子を形成するため、基板の能動面に形成された能動素子への電磁気的な影響を抑制した半導体装置を提供することができる。 According to this configuration, as described above, since the passive element is formed on the back surface opposite to the active surface of the substrate, the module (final stage) is formed with the passive device facing upward after flip chip mounting. It is possible to trim the passive element on the back side while confirming the electrical characteristics.
In addition, since the passive element is formed on the back surface of the substrate, there is a space on the active surface of the substrate, so that other active elements can be formed on the active surface of the substrate, and the module can be further miniaturized. It becomes.
Furthermore, since a passive element is formed on the back surface of the substrate, a semiconductor device can be provided in which the electromagnetic influence on the active element formed on the active surface of the substrate is suppressed.

本発明のトリミング用チップ部品は、半導体基板と、前記半導体基板の厚み方向に貫通する一対の貫通電極と、前記半導体基板の一方の面に形成されると共に、一端部が一方の前記貫通電極に接続され、他端部が他方の前記貫通電極に接続された受動素子と、
を備えることを特徴とする。 The chip component for trimming according to the present invention is formed on one surface of the semiconductor substrate, a pair of through electrodes penetrating in the thickness direction of the semiconductor substrate, and one end of the semiconductor substrate. A passive element connected and having the other end connected to the other through electrode;
It is characterized by providing.

この構成によれば、トリミング専用のチップ部品として種々の電子部品等に実装して用いることができ、汎用性の高いトリミング用チップ部品を提供することができる。   According to this configuration, it can be used by being mounted on various electronic components as a chip component dedicated for trimming, and a highly versatile trimming chip component can be provided.

以下、本発明の実施形態につき、図面を参照して説明する。
図１は半導体装置の概略構成を示す断面図であり、図２は図１に示す半導体装置の能動面を模式的に示す平面図である。また、図３（ａ）は図１に示す半導体装置の裏面を模式的に示す断面図であり、（ｂ）は半導体装置の裏面に形成されるトリミング用インダクタの拡大平面図である。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor device, and FIG. 2 is a plan view schematically showing an active surface of the semiconductor device shown in FIG. 3A is a cross-sectional view schematically showing the back surface of the semiconductor device shown in FIG. 1, and FIG. 3B is an enlarged plan view of a trimming inductor formed on the back surface of the semiconductor device.
In each drawing used for the following description, the scale of each member is appropriately changed to make each member a recognizable size.

半導体装置は、図１に示すように、シリコン基板（基板）１０と、シリコン基板１０の能動面に形成された接続部２０と、シリコン基板２０の裏面に形成されたトリミング用インダクタ２８とを備えている。   As shown in FIG. 1, the semiconductor device includes a silicon substrate (substrate) 10, a connection portion 20 formed on the active surface of the silicon substrate 10, and a trimming inductor 28 formed on the back surface of the silicon substrate 20. ing.

シリコン基板１０には、図１に示すように、厚さ方向に貫通する貫通孔１１が形成され、この貫通孔１１の内部には導電性材料が充填された導電部（貫通導電部）１２が形成されている。また、貫通孔１１の側壁には絶縁膜１３が形成され、導電部１２とシリコン基板１０とが電気的に絶縁されている。   As shown in FIG. 1, a through-hole 11 that penetrates in the thickness direction is formed in the silicon substrate 10, and a conductive portion (penetrating conductive portion) 12 filled with a conductive material is formed inside the through-hole 11. Is formed. An insulating film 13 is formed on the side wall of the through hole 11 so that the conductive portion 12 and the silicon substrate 10 are electrically insulated.

（半導体装置の能動面）
次に、半導体装置１６の能動面１０ａ側について図１，図２を参照して説明する。
本実施形態において、半導体装置１６の能動面１０ａには、例えばトランジスタ，メモリ素子を有する集積回路等の半導体素子（能動素子）が形成されている。 (Active surface of semiconductor devices)
Next, the active surface 10a side of the semiconductor device 16 will be described with reference to FIGS.
In the present embodiment, a semiconductor element (active element) such as an integrated circuit having a transistor and a memory element is formed on the active surface 10a of the semiconductor device 16.

また、半導体装置の能動面１０ａの接続部２０は、シリコン基板１０の能動面１０ａ上に設けられた下地層（パッシベーション）２１と、下地層２１上の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板１０には、図２の平面図に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
そして、これら第１電極２２及び第２電極２３が上述した集積回路等の半導体素子と電気的に接続されている。 In addition, the connection portion 20 of the active surface 10a of the semiconductor device includes a base layer (passivation) 21 provided on the active surface 10a of the silicon substrate 10 and a plurality of predetermined regions provided on the base layer 21. The first electrode 22 and the second electrode 23, the first insulating layer 24 provided in a region other than the region where the electrodes 22 and 23 are provided, and the wiring portion 30 formed on the first insulating layer 24 I have. The underlayer 21 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ). Examples of the material of the first and second electrodes 22 and 23 include titanium (Ti), titanium nitride (TiN), aluminum (Al), copper (Cu), and alloys containing these.
Note that a plurality of electrodes may be formed on the silicon substrate 10 as shown in the plan view of FIG. 2, but in the present embodiment, only the first electrode 22 and the second electrode 23 will be described. The second electrode 23 may be covered with the first insulating layer 24.
The first electrode 22 and the second electrode 23 are electrically connected to the semiconductor element such as the integrated circuit described above.

配線部３０は、図１及び図２に示すように、第１絶縁層２４上に設けられた第１電極２２と電気的に接続された第１配線３１と、第２電極２３の表面に設けられた金属膜３２と、この第１配線３１及び金属膜３２上に設けられた第２絶縁層（応力緩和層）３３と、第２絶縁層３３上に形成されると共に、第１配線３１と電気的に接続された第２配線３４と、第２配線３４上に形成された第３絶縁層３５とを備えている。また、第１配線３１の一部が第２絶縁層３３から露出してランド部３６を形成しており、このランド部３６と第２配線３４とが電気的に接続されている。さらに、第２配線３４上にはバンプ（外部接続端子）３７が設けられ、半導体装置１６はこのバンプ３７を介してプリント配線板等の外部機器Ｐに電気的に接続されている。また、第３絶縁層３５は、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように設けられている。   As shown in FIGS. 1 and 2, the wiring portion 30 is provided on the surface of the second wiring 23 and the first wiring 31 electrically connected to the first electrode 22 provided on the first insulating layer 24. Formed on the first wiring 31 and the second insulating layer 33 (stress relaxation layer) 33 provided on the first wiring 31 and the metal film 32, and the first wiring 31. A second wiring 34 electrically connected and a third insulating layer 35 formed on the second wiring 34 are provided. Further, a part of the first wiring 31 is exposed from the second insulating layer 33 to form a land portion 36, and the land portion 36 and the second wiring 34 are electrically connected. Further, bumps (external connection terminals) 37 are provided on the second wiring 34, and the semiconductor device 16 is electrically connected to an external device P such as a printed wiring board via the bumps 37. The third insulating layer 35 is provided so as to cover a region other than the region where the bumps 37 are formed on the second insulating layer 33 and the second wiring 34.

また、第１電極２２は、第１配線３１及び第２配線３４を介してバンプ３７と電気的に接続されている。また、第２電極２３は、シリコン基板１０の能動面１０ａ上に設けられた下地層２１上に形成されと共に、貫通孔１１において一部（裏面側）が露出されている。これにより、この第２電極２３は、第２電極２３の裏面２３ａで貫通孔１１の内部の導電部１２の一端部１２ａと電気的に接続されている。また、導電部１２の他端部１２ｂは、シリコン基板１０の裏面１０ｂに設けられた配線４２と電気的に接続されている。すなわち、第２電極２３はシリコン基板１０の裏面１０ｂに設けられる電子素子と電気的に接続可能になっている。   The first electrode 22 is electrically connected to the bumps 37 via the first wiring 31 and the second wiring 34. The second electrode 23 is formed on the base layer 21 provided on the active surface 10 a of the silicon substrate 10, and a part (back side) is exposed in the through hole 11. Thereby, the second electrode 23 is electrically connected to the one end portion 12 a of the conductive portion 12 inside the through hole 11 on the back surface 23 a of the second electrode 23. Further, the other end portion 12 b of the conductive portion 12 is electrically connected to the wiring 42 provided on the back surface 10 b of the silicon substrate 10. That is, the second electrode 23 can be electrically connected to an electronic element provided on the back surface 10 b of the silicon substrate 10.

第１，第２配線３１，３４の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。この第１，第２配線３１，３４としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。   As materials of the first and second wirings 31 and 34, gold (Au), copper (Cu), silver (Ag), titanium (Ti), tungsten (W), titanium tungsten (TiW), titanium nitride (TiN) , Nickel (Ni), nickel vanadium (NiV), chromium (Cr), aluminum (Al), palladium (Pd), and the like. As these 1st, 2nd wiring 31 and 34, the single layer structure of the material mentioned above may be sufficient, and you may make a laminated structure combining two or more.

また、第１，第２，第３絶縁層２４，３３，３５は、樹脂（合成樹脂）によって形成されている。これら第１，第２，第３絶縁層２４，３３，３５を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
なお、第１絶縁層２４は、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の絶縁性材料によって形成されていても良い。 The first, second, and third insulating layers 24, 33, and 35 are made of resin (synthetic resin). Examples of the material for forming the first, second, and third insulating layers 24, 33, and 35 include polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, acrylic resin, phenol resin, BCB ( Any insulating material such as benzocyclobutene and PBO (polybenzoxazole) may be used.
The first insulating layer 24 may be formed of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ).

また、金属膜３２の材料は、第１，第２配線３１，３４と同一の材料であることが好ましい。金属膜３２の材料としては、Ａｕ、ＴｉＷ、Ｃｕ、Ｃｒ、Ｎｉ、Ｔｉ、Ｗ、ＮｉＶ、Ａｌ等の金属を使用することができる。また、金属膜３２は、これらの金属を積層して形成することも可能である。なお、金属膜（積層構造の場合、少なくとも１層）３２は、電極よりも耐腐食性の高い材料、例えばＡｕ、ＴｉＷ、Ｃｒを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。   The material of the metal film 32 is preferably the same material as the first and second wirings 31 and 34. As a material of the metal film 32, metals such as Au, TiW, Cu, Cr, Ni, Ti, W, NiV, and Al can be used. The metal film 32 can also be formed by stacking these metals. The metal film (at least one layer in the case of a laminated structure) 32 is preferably formed using a material having higher corrosion resistance than the electrode, for example, Au, TiW, or Cr. This is because it is possible to prevent the corrosion of the electrode and prevent the occurrence of electrical failure.

（半導体装置の裏面）
次に、半導体装置１６の裏面１０ｂ側について図１，３を参照して詳細に説明する。
半導体装置１６の裏面１０ｂには、図３（ａ）に示すように、半導体装置１６の図３中左辺及び右辺のそれぞれに沿って複数の貫通電極１２が形成されている。各辺に沿って形成される複数の貫通電極１２のそれぞれは一定の間隔をあけて配置されている。また、貫通電極１２ａから裏面１０ｂの中央方向にずれた位置には、貫通電極１２ａと対となる貫通電極１２ｂが形成されている。この貫通電極１２ａ，１２ｂ間には後述するトリミング用インダクタ（受動素子）が形成される。 (Back side of semiconductor device)
Next, the back surface 10b side of the semiconductor device 16 will be described in detail with reference to FIGS.
As shown in FIG. 3A, a plurality of through electrodes 12 are formed on the back surface 10 b of the semiconductor device 16 along each of the left side and the right side in FIG. 3 of the semiconductor device 16. Each of the plurality of through-electrodes 12 formed along each side is arranged at a predetermined interval. A through electrode 12b paired with the through electrode 12a is formed at a position shifted from the through electrode 12a in the center direction of the back surface 10b. A trimming inductor (passive element) described later is formed between the through electrodes 12a and 12b.

図１に示す半導体装置１６の裏面１０ｂの断面を見ると、半導体装置１６の貫通孔１１の壁面を含む裏面１０ｂ上には下地層１４が形成されている。下地層１４上には、貫通電極１２の表面を露出させるようにして所定の厚みを有する絶縁層４４が形成されている。この絶縁層４４は絶縁層４４上に形成されるインダクタ２８のトリミングの際の応力等を緩衝させるための層である。絶縁層４４の材料としては、誘電体であるポリイミド樹脂、又はエポキシ樹脂等が用いられる。また、絶縁層４４の側面４４ａはシリコン基板１０の裏面１０ｂに対して所定の傾斜角度（０度＜θ＜９０度）で形成されている。これにより、貫通電極１２から絶縁層４４上にインダクタ２８の配線を延在させて形成する際の断線等を防止することができる。   When the cross section of the back surface 10 b of the semiconductor device 16 shown in FIG. 1 is viewed, the base layer 14 is formed on the back surface 10 b including the wall surface of the through hole 11 of the semiconductor device 16. An insulating layer 44 having a predetermined thickness is formed on the base layer 14 so as to expose the surface of the through electrode 12. The insulating layer 44 is a layer for buffering stress and the like during trimming of the inductor 28 formed on the insulating layer 44. As a material of the insulating layer 44, a dielectric polyimide resin or epoxy resin is used. The side surface 44a of the insulating layer 44 is formed at a predetermined inclination angle (0 degree <θ <90 degrees) with respect to the back surface 10b of the silicon substrate 10. Thereby, disconnection or the like when the wiring of the inductor 28 is formed by extending from the through electrode 12 onto the insulating layer 44 can be prevented.

各インダクタ２８の中心部、及びインダクタ２８，２８間には、絶縁層４４の厚み方向に貫通するビア２１が形成されている。各ビア２１には、インダクタ２８の配線材料と同じ材料が充填され、ビア２１の上部及び下部に形成される配線が電気的に接続される。   Vias 21 penetrating in the thickness direction of the insulating layer 44 are formed between the center of each inductor 28 and between the inductors 28 and 28. Each via 21 is filled with the same material as the wiring material of the inductor 28, and wirings formed on the upper and lower portions of the via 21 are electrically connected.

次に、本実施形態のトリミング用のインダクタの構造について説明する。
絶縁層４４上の貫通電極１２ａ，１２ｂ間には、図１及び図３（ａ），（ｂ）に示すように、インダクタ２８ａ，２８ｂ，２８ｃが形成されている。インダクタ２８ａ，２８ｂ，２８ｃは、配線を周回させてスパイラル（螺旋）状に形成され、本実施形態ではインダクタ２８ａ，２８ｂ，２８ｃが直列に接続されている。このとき、インダクタ２８ａの配線の一端部は貫通電極１２ａに電気的に接続されると共に、インダクタ２８ａの内側方向に周回する配線の他端部（中心部）はビア２１ｏの上面に電気的に接続されている。インダクタ２８の配線材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の単層材料、又はこれらを複数組み合わせた積層構造の材料により形成される。 Next, the structure of the trimming inductor of this embodiment will be described.
Between the through electrodes 12a and 12b on the insulating layer 44, inductors 28a, 28b and 28c are formed as shown in FIGS. 1 and 3A and 3B. The inductors 28a, 28b, and 28c are formed in a spiral shape by circling the wiring. In this embodiment, the inductors 28a, 28b, and 28c are connected in series. At this time, one end portion of the wiring of the inductor 28a is electrically connected to the through electrode 12a, and the other end portion (center portion) of the wiring that circulates in the inner direction of the inductor 28a is electrically connected to the upper surface of the via 21o. Has been. As the wiring material of the inductor 28, gold (Au), copper (Cu), silver (Ag), titanium (Ti), tungsten (W), titanium tungsten (TiW), titanium nitride (TiN), nickel (Ni), It is formed of a single layer material such as nickel vanadium (NiV), chromium (Cr), aluminum (Al), palladium (Pd), or a material having a laminated structure in which a plurality of these are combined.

ビア２１ｏ，２１ａ間の絶縁層４４と下地層１４との層間には、図１，３に示すように、中継配線５０ａが延設され、ビア２１ｏとインダクタ２８ａ，２８ｂ間のビア２１ａとが中継配線５０ａを介して電気的に接続されている。これにより、インダクタ２８ａとインダクタ２８ｂとが直列に電気的に接続される。
同様にして、インダクタ２８ｂとインダクタ２８ｃとが中継配線５０ｂを介して直列に電気的に接続される。このようにして、３個のインダクタ２８ａとインダクタ２８ｂとインダクタ２８ｃとが直列に電気的に接続される。 As shown in FIGS. 1 and 3, a relay wiring 50a is extended between the insulating layer 44 between the vias 21o and 21a and the base layer 14, and the via 21a and the via 21a between the inductors 28a and 28b are relayed. It is electrically connected via the wiring 50a. Thereby, the inductor 28a and the inductor 28b are electrically connected in series.
Similarly, the inductor 28b and the inductor 28c are electrically connected in series via the relay wiring 50b. In this manner, the three inductors 28a, 28b, and 28c are electrically connected in series.

また、インダクタ２８ａ，２８ｂ間のビア２１ａ、インダクタ２８ｂ，２８ｃ間のビア２１ｂ、及びインダクタ２８ｃの図２（ｂ）中右側のビア２１ｏと、貫通電極１２ｂとの間には、引き廻し配線５２（５２ａ，５２ｂ，５２ｃ）が形成されている。これにより、トリミングの際に引き廻し配線５２を切断又は接合することで、貫通電極１２ａ，１２ｂ間に接続されるインダクタ２８の個数を調整することができるようになっている。   Further, a lead wire 52 (between the via 21a between the inductors 28a and 28b, the via 21b between the inductors 28b and 28c, and the via 21o on the right side of the inductor 28c in FIG. 2B and the through electrode 12b. 52a, 52b, 52c) are formed. As a result, the number of inductors 28 connected between the through electrodes 12a and 12b can be adjusted by cutting or joining the routing wiring 52 during trimming.

また、インダクタ２８の形成方法としては、例えば、周知のスパッタ法、フォトリソグラフィー法及び電解めっき法や、フォトリソグラフィー法及びエッチング法により絶縁層４４上にスパイラル状の開口パターンを形成した後、この開口パターンに液滴吐出法（インクジェット法）により導電性の液体を塗布して形成する方法が挙げられる。その他の中継配線５０、及び引き廻し配線５２もインダクタ２８と同様の方法により形成することができる。   As a method for forming the inductor 28, for example, a spiral opening pattern is formed on the insulating layer 44 by a well-known sputtering method, photolithography method, electrolytic plating method, photolithography method, and etching method. There is a method of forming a pattern by applying a conductive liquid to the pattern by a droplet discharge method (inkjet method). Other relay wiring 50 and routing wiring 52 can also be formed by the same method as that for the inductor 28.

（トリミング装置）
次に、上述したトリミング構造を有する半導体装置１６をトリミングするトリミング装置について説明する。
図４は、トリミング装置７２の機能ブロック図である。
トリミング装置７２は、図４に示すように、計測装置６０と、制御装置６２と、レーザー装置６４とを備えている。 (Trimming device)
Next, a trimming apparatus that trims the semiconductor device 16 having the above-described trimming structure will be described.
FIG. 4 is a functional block diagram of the trimming device 72.
As shown in FIG. 4, the trimming device 72 includes a measuring device 60, a control device 62, and a laser device 64.

計測装置６０は、インダクタンス値の電気的特性を測定するための導体からなる一対のプローブを有している。インダクタンス値の測定の際には、一対のプローブを貫通電極１２ａ，１２ｂに当設させて、複数のインダクタ２８のインダクタンス値を計測する。   The measuring device 60 has a pair of probes made of conductors for measuring the electrical characteristics of the inductance value. In measuring the inductance value, a pair of probes are placed on the through electrodes 12a and 12b, and the inductance values of the plurality of inductors 28 are measured.

制御装置６２は、コンピュータを備えており、一対のプローブと電気的に接続されている。制御装置６２は、プローブから供給されたインダクタンス値と、予め設定した設定値と計測値（電気的特性）とを比較し、測定値が許容値の範囲外の場合には、設定値の許容値の範囲内に収まるような補正値を算出する。また、制御装置６２にはメモリ（図示省略）が内蔵されており、このメモリには上記補正値に対応した「配線位置」及び「命令」のデータが格納されている。ここで、「配線位置」とは半導体装置１６の裏面１０ｂに設定したＸ軸，Ｙ軸からなる平面上の「配線位置Ｌ１〜Ｌ５」（図５参照）であり、「命令」とはインダクタ２８の「配線位置Ｌ１〜Ｌ５」の配線及び引き廻し配線５２を「接続」するか、又は「切断」するかである。   The control device 62 includes a computer and is electrically connected to a pair of probes. The control device 62 compares the inductance value supplied from the probe with a preset setting value and a measured value (electrical characteristic). If the measured value is outside the allowable value range, the allowable value of the set value is determined. A correction value that falls within the range of is calculated. The control device 62 has a built-in memory (not shown) in which “wiring position” and “command” data corresponding to the correction values are stored. Here, the “wiring position” is “wiring positions L1 to L5” (see FIG. 5) on the plane composed of the X and Y axes set on the back surface 10b of the semiconductor device 16, and the “command” is the inductor 28. The “wiring positions L1 to L5” and the routing wiring 52 are “connected” or “disconnected”.

レーザー装置６４は、制御装置６２と電気的に接続され、計測装置６０から供給された補正値に基づいて半導体装置１６のトリミング用のインダクタ２８にレーザーＬを照射し、インダクタンス値をトリミングする。レーザーＬの種類としては、ＣＯ２レーザー、ＹＡＧレーザー等の固体レーザー光や、超短パルスレーザーであるフェムト秒レーザーが好適に用いられる。トリミングの際には、インダクタ２８の配線の材料、又は配線の切断面の品質等によって、上記レーザー光の種類の中から最適なものを選択することが好ましい。 The laser device 64 is electrically connected to the control device 62, irradiates the trimming inductor 28 of the semiconductor device 16 with the laser L based on the correction value supplied from the measurement device 60, and trims the inductance value. As the type of the laser L, a solid laser beam such as a CO 2 laser or a YAG laser, or a femtosecond laser that is an ultrashort pulse laser is preferably used. At the time of trimming, it is preferable to select an optimal laser light type from among the types of the laser light according to the wiring material of the inductor 28 or the quality of the cut surface of the wiring.

（トリミング方法）
次に、フリップチップ実装された半導体装置１６を上記トリミング装置７２を用いてトリミングする方法について図５を参照して説明する。
図５は、半導体装置１６の裏面１０ｂに形成されたトリミング用インダクタ２８を拡大した図である。なお、図５中に示す破線Ｌ１〜Ｌ５は、トリミングのためにレーザーＬにより切断又は接続する配線の位置を示す。 (Trimming method)
Next, a method of trimming the flip chip mounted semiconductor device 16 using the trimming device 72 will be described with reference to FIG.
FIG. 5 is an enlarged view of the trimming inductor 28 formed on the back surface 10 b of the semiconductor device 16. Note that broken lines L1 to L5 shown in FIG. 5 indicate positions of wirings to be cut or connected by the laser L for trimming.

本実施形態では、例えば３個のインダクタ２８が直列接続（インダクタ２８ａ＋インダクタ２８ｂ＋インダクタ２８ｃ）された状態におけるインダクタ２８のインダクタンス値を基準とする。そのため、予め、引き廻し配線５２ａの配線位置Ｌ１及び引き廻し配線５２ｂの配線位置Ｌ２を切断する。インダクタ２８の配線の切断は、インダクタ２８の形成の際に配線に切断部をパターニングすることにより形成しても良いし、インダクタ２８を形成した後にレーザー光等により切断部を形成しても良い。   In this embodiment, for example, the inductance value of the inductor 28 in a state where three inductors 28 are connected in series (inductor 28a + inductor 28b + inductor 28c) is used as a reference. Therefore, the wiring position L1 of the routing wiring 52a and the wiring position L2 of the routing wiring 52b are cut in advance. The wiring of the inductor 28 may be cut by patterning a cutting portion in the wiring when the inductor 28 is formed, or the cutting portion may be formed by laser light or the like after the inductor 28 is formed.

まず、半導体装置１６の能動面１０ａを下側に向けて、半導体装置１６の能動面１０ａをフレーム（支持部材，図示省略）に対向させてフリップチップ実装する。フリップチップ実装後、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂに形成されたインダクタ２８ａ，２８ｂ，２８ｃのインダクタンス値を計測する。インダクタ２８の計測は、計測装置６０の一対のプローブを貫通電極１２ａ，１２ｂ間に当接させて行う。   First, flip chip mounting is performed with the active surface 10a of the semiconductor device 16 facing downward and the active surface 10a of the semiconductor device 16 facing a frame (support member, not shown). After flip chip mounting, the inductance values of the inductors 28a, 28b, 28c formed on the back surface 10b of the semiconductor device 16 are measured with the back surface 10b of the semiconductor device 16 facing upward. The inductor 28 is measured by bringing a pair of probes of the measuring device 60 into contact between the through electrodes 12a and 12b.

制御装置６２は、計測装置６０から供給された計測値（インダクタンス値）を、予め設定されたインダクタ２８の設定値（インダクタンス値）と比較する。そして、計測した計測値が予め設定した設定値よりも大きい場合には、インダクタンス値を小さくすることにより、インダクタンス値を設定値に近接させる。つまり、直列接続された３個のインダクタ２８を、２個の直列接続されたインダクタ２８又は１個のインダクタ２８に減らすことによりインダクタンス値を設定値に近接させる。   The control device 62 compares the measured value (inductance value) supplied from the measuring device 60 with a preset value (inductance value) of the inductor 28. And when the measured value measured is larger than the preset set value, the inductance value is made close to the set value by reducing the inductance value. That is, by reducing the three inductors 28 connected in series to the two inductors 28 connected in series or one inductor 28, the inductance value is brought close to the set value.

そこで、制御装置６２は、測定値のインダクタンス値と設定値のインダクタンス値との差からインダクタ単位の補正値を算出し、メモリに格納された補正値に対応する「配線位置」及び「命令」を読み出す。例えば、２個のインダクタ２８対応したインダクタンス値を減らす場合には、「配線位置」及び「命令」としては「配線位置Ｌ１」が「接続」、及び「配線位置Ｌ４」が「切断」となる。   Therefore, the control device 62 calculates a correction value for each inductor from the difference between the inductance value of the measured value and the inductance value of the set value, and outputs “wiring position” and “command” corresponding to the correction value stored in the memory. read out. For example, when the inductance values corresponding to the two inductors 28 are reduced, “wiring position L1” is “connected” and “wiring position L4” is “disconnected” as “wiring position” and “command”.

次に、制御装置６２は、算出した「配線位置」と「命令」とをレーザー装置６４に供給する。レーザー装置６４は、供給された「配線位置」と「命令」とに基づいて、インダクタ２８ｂの配線位置Ｌ４に移動し、レーザーＬを照射する。このレーザーＬの照射により、インダクタ２８ｂの配線位置Ｌ４においてインダクタ２８ｂの配線が切断される。続けて、レーザー装置６４は引き廻し配線５２ａの配線位置Ｌ１に移動する。ここでは、引き廻し配線５２ａの配線位置Ｌ１は予め切断されているため、引き廻し配線５２ａの切断部を電気的に接続する必要がある。   Next, the control device 62 supplies the calculated “wiring position” and “command” to the laser device 64. Based on the supplied “wiring position” and “command”, the laser device 64 moves to the wiring position L4 of the inductor 28b and irradiates the laser L. By this laser L irradiation, the wiring of the inductor 28b is cut at the wiring position L4 of the inductor 28b. Subsequently, the laser device 64 moves to the wiring position L1 of the routing wiring 52a. Here, since the wiring position L1 of the routing wiring 52a is cut in advance, it is necessary to electrically connect the cutting portion of the routing wiring 52a.

引き廻し配線５２ａの切断部を接続する方法としては、熱ＣＶＤ法、光ＣＶＤ法による接続方法を適用することができる。具体的には、まず、配線材料の原料ガス中に半導体装置１６を設置し、引き廻し配線５２ａの配線位置Ｌ１（切断部）にレーザーＬを照射する。すると、熱分解や光分解によって、引き廻し配線５２ａの配線位置Ｌ１に膜が堆積し、引き廻し配線５２ａの配線位置Ｌ１の切断部が電気的に接続される。これにより、貫通電極１２ａ，１２ｂ間に直列接続された３個のインダクタ２８ａ，２８ｂ，２８ｃを、貫通電極１２ａ，１２ｂ間に１個のインダクタ２８ａのみを接続させることができる。   As a method of connecting the cut portions of the routing wiring 52a, a connection method using a thermal CVD method or a photo CVD method can be applied. Specifically, first, the semiconductor device 16 is installed in the raw material gas of the wiring material, and the laser beam L is irradiated to the wiring position L1 (cutting portion) of the routing wiring 52a. Then, a film is deposited at the wiring position L1 of the routing wiring 52a by thermal decomposition or photolysis, and the cut portion of the routing position L1 of the routing wiring 52a is electrically connected. Thereby, the three inductors 28a, 28b, 28c connected in series between the through electrodes 12a, 12b can be connected to only one inductor 28a between the through electrodes 12a, 12b.

また、引き廻し配線５２の切断部を接続する方法としては、他の方法を採用することも可能である。具体的には、切断された引き廻し配線５２の切断部に、配線材料となる例えば金コロイドを混入した液体を塗布し、塗布した液体にレーザーＬを配線形状に合わせて照射する。これにより、金コロイドが配線に合わせて凝集することで、切断された引き廻し配線の切断部が電気的に接続する。   Further, as a method of connecting the cut portions of the lead wiring 52, other methods can be employed. Specifically, a liquid mixed with, for example, gold colloid as a wiring material is applied to the cut portion of the routed wiring 52 that has been cut, and the applied liquid is irradiated with a laser L in accordance with the wiring shape. As a result, the colloidal gold is agglomerated in accordance with the wiring, so that the cut portions of the cut wiring are electrically connected.

次に、レーザーＬによるトリミング終了後、再度、計測装置６０のプローブにより計測を行う。この測定により、インダクタ２８の計測値（インダクタンス値）が設定値の許容範囲の場合には、トリミングを終了する。一方、計測値が設定値の許容範囲外の場合には、上述したようなトリミング動作を繰り返し行い、再度、インダクタンス値をトリミングする。
以上の工程を繰り返すことにより、半導体装置１６のインダクタンス値をトリミングする。なお、上記実施形態では、３個のインダクタ２８を直列に接続した場合について説明したが、インダクタ２８の個数は３個のインダクタ２８に限定されることはない。また、トリミング用のインダクタ２８を貫通電極１２ａ，１２ｂ間にのみ形成した例を説明したが、他の複数の貫通電極１２，１２間にトリミング用のインダクタ２８を形成することも可能である。 Next, after the trimming by the laser L is completed, measurement is performed again with the probe of the measuring device 60. By this measurement, when the measured value (inductance value) of the inductor 28 is within the allowable range of the set value, the trimming is finished. On the other hand, when the measured value is outside the allowable range of the set value, the trimming operation as described above is repeated to trim the inductance value again.
By repeating the above steps, the inductance value of the semiconductor device 16 is trimmed. In the above-described embodiment, the case where three inductors 28 are connected in series has been described. However, the number of inductors 28 is not limited to three inductors 28. Further, although the example in which the trimming inductor 28 is formed only between the through electrodes 12 a and 12 b has been described, the trimming inductor 28 can be formed between the other plurality of through electrodes 12 and 12.

また、１個のインダクタ２８ｃを減らして２つのインダクタ２８ａ，２８ｂを残す場合には、上述した方法により、図５に示すように、インダクタ２８ｂの配線位置Ｌ５を切断し、引き廻し配線５２ａの配線位置Ｌ１の切断部を接続する。これにより、２個のインダクタ２８ａとインダクタ２８ｂとが直列接続された状態となり、インダクタ単位でのトリミングをすることができる。   Further, when one inductor 28c is reduced and two inductors 28a and 28b are left, the wiring position L5 of the inductor 28b is cut by the above-described method and the routing wiring 52a is wired as shown in FIG. The cutting part at position L1 is connected. As a result, the two inductors 28a and 28b are connected in series, and trimming can be performed in units of inductors.

本実施形態によれば、貫通電極１２を介して半導体装置１６の裏面にインダクタ２８を形成する。そのため、半導体装置１６の下方に配置されたフレーム等の基板に、半導体装置１６の能動面１０ａを下向きにしてフリップチップ実装すると、インダクタ２８が形成された裏面１０ｂ側が上向きとなる。これにより、フリップチップ実装後に、インダクタ２８が形成された裏面１０ｂを上向きとした状態で、モジュール（最終段階）としての電気的特性を確認しながら、裏面１０ｂ側のインダクタ２８に対してトリミングすることが可能となる。
また、本実施形態によれば、半導体装置１６の裏面１０ｂに形成されたインダクタ２８を切断又は接続することにより、インダクタ２８のトリミングを行う。そのため、インダクタンス値を調整するために異なるインダクタンス値のインダクタ２８を人為的に取替える作業が必要となり、低コスト化及び時間短縮を図ることができる。
また、インダクタ２８を半導体装置１６の裏面１０ｂに形成するため、半導体装置１６の能動面１０ａのスペースがあき、その分、他のインダクタ２８等を半導体装置１６の能動面１０ａに形成することができ、モジュールの更なる小型化が可能となる。
さらに、半導体装置１６の裏面１０ｂにインダクタ２８を形成するため、半導体装置１６の能動面１０ａに形成される半導体素子への電磁気的な影響を抑制することができる。 According to the present embodiment, the inductor 28 is formed on the back surface of the semiconductor device 16 via the through electrode 12. Therefore, when flip chip mounting is performed on a substrate such as a frame disposed below the semiconductor device 16 with the active surface 10a of the semiconductor device 16 facing downward, the back surface 10b side on which the inductor 28 is formed faces upward. Thus, after flip chip mounting, trimming is performed on the inductor 28 on the back surface 10b side while confirming the electrical characteristics as a module (final stage) with the back surface 10b on which the inductor 28 is formed facing upward. Is possible.
Further, according to the present embodiment, the inductor 28 is trimmed by cutting or connecting the inductor 28 formed on the back surface 10 b of the semiconductor device 16. For this reason, it is necessary to artificially replace the inductor 28 having a different inductance value in order to adjust the inductance value, thereby reducing the cost and the time.
Further, since the inductor 28 is formed on the back surface 10b of the semiconductor device 16, there is a space on the active surface 10a of the semiconductor device 16, and other inductors 28 and the like can be formed on the active surface 10a of the semiconductor device 16 correspondingly. The module can be further downsized.
Furthermore, since the inductor 28 is formed on the back surface 10b of the semiconductor device 16, the electromagnetic influence on the semiconductor element formed on the active surface 10a of the semiconductor device 16 can be suppressed.

［第２の実施の形態］
次に、本実施形態について図１，図３，図６を参照して説明する。
上記実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のインダクタ２８を形成していた。これに対し、本実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のインダクタに加えて、トリミング用の抵抗を形成する点において異なる。なお、半導体装置１６の基本構成、トリミング装置７２、及びトリミング方法は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。 [Second Embodiment]
Next, the present embodiment will be described with reference to FIGS.
In the above embodiment, the trimming inductor 28 is formed on the back surface 10 b of the semiconductor device 16 via the through electrode 12. On the other hand, the present embodiment is different in that a trimming resistor is formed on the back surface 10b of the semiconductor device 16 via the through electrode 12 in addition to the trimming inductor. Since the basic configuration of the semiconductor device 16, the trimming device 72, and the trimming method are the same as those in the first embodiment, common constituent elements are denoted by the same reference numerals and detailed description thereof is omitted.

図６は、半導体装置１６の概略構成を示す断面図である。
図６に示すように、半導体装置１６の裏面１０ｂには、応力緩衝層として機能する絶縁層４４が形成され、絶縁層４４上には上述したように、スパイラル状のＡｕ等の金属からなる配線２７が形成されている。そして、本実施形態において絶縁層４４と配線２７との間には、配線２７と同じスパイラル状のパターンを有する抵抗層２６が、配線２７に重畳して形成されている。つまり、本実施形態においてインダクタ２８は、Ａｕからなる配線２７と、チタンタングステンからなる抵抗層２６との２層構造から構成されている。抵抗層２６は例えばチタンタングステンからなり、配線よりも抵抗値の高い材料が用いられる。なお、抵抗層２６の材料は、チタンタングステンに限定されることはなく、配線２７の抵抗値よりも高くなるような材料であれば良い。 FIG. 6 is a cross-sectional view showing a schematic configuration of the semiconductor device 16.
As shown in FIG. 6, an insulating layer 44 that functions as a stress buffer layer is formed on the back surface 10 b of the semiconductor device 16, and a wiring made of a metal such as spiral Au is formed on the insulating layer 44 as described above. 27 is formed. In this embodiment, a resistance layer 26 having the same spiral pattern as the wiring 27 is formed so as to overlap the wiring 27 between the insulating layer 44 and the wiring 27. That is, in the present embodiment, the inductor 28 has a two-layer structure of the wiring 27 made of Au and the resistance layer 26 made of titanium tungsten. The resistance layer 26 is made of, for example, titanium tungsten, and a material having a higher resistance value than the wiring is used. Note that the material of the resistance layer 26 is not limited to titanium tungsten, and may be any material that is higher than the resistance value of the wiring 27.

次に、半導体装置１６の抵抗のトリミングを行う方法について説明する。
まず、フリップチップ実装した上記半導体装置１６をトリミング装置７２に設置する。そして、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂの抵抗値（Ｑ値）を計測する。測定した測定値と、予め設定した設定値とを比較した結果、半導体装置１６の抵抗値を大きくする場合には、配線２７の一部をフォトリソグラフィー処理、エッチング処理して除去する。このとき、エッチング時間及びエッチング領域等を制御することにより、配線２７のエッチング量を調整する。このエッチング処理により、インダクタ２８の上層の配線２７の一部を切断すると共に、配線２７の切断した切断部の下層に形成された抵抗層２６を露出させる。 Next, a method for trimming the resistance of the semiconductor device 16 will be described.
First, the flip chip mounted semiconductor device 16 is installed in the trimming device 72. Then, the resistance value (Q value) of the back surface 10b of the semiconductor device 16 is measured with the back surface 10b of the semiconductor device 16 facing upward. As a result of comparing the measured value with a preset setting value, when the resistance value of the semiconductor device 16 is increased, a part of the wiring 27 is removed by photolithography and etching. At this time, the etching amount of the wiring 27 is adjusted by controlling the etching time and the etching region. By this etching process, a part of the wiring 27 on the upper layer of the inductor 28 is cut, and the resistance layer 26 formed under the cut portion of the wiring 27 is exposed.

本実施形態によれば、配線２７の切断部においては、電流が抵抗層２６のみを通過するため、インダクタ２８の配線２７の切断部における抵抗値を上げることができる。このように、インダクタ２８の配線２７の切断部のエッチング量、又は切断部を複数形成することにより、半導体装置１６のインダクタ２８の抵抗値をトリミングすることができる。   According to the present embodiment, since the current passes only through the resistance layer 26 at the cut portion of the wiring 27, the resistance value at the cut portion of the wiring 27 of the inductor 28 can be increased. As described above, the etching amount of the cut portion of the wiring 27 of the inductor 28, or the resistance value of the inductor 28 of the semiconductor device 16 can be trimmed by forming a plurality of cut portions.

［第３の実施の形態］
次に、本実施形態について図１，図３，図７を参照して説明する。
上記実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用の複数のインダクタ２８を形成し、パッケージ化後にインダクタ２８のトリミングを行っていた。これに対し、本実施形態では、半導体装置１６の裏面１０ｂに貫通電極１２を介してトリミング用のコンデンサを形成する点において異なる。なお、半導体装置１６の基本構成、トリミング装置７２、及びトリミング方法は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。 [Third Embodiment]
Next, the present embodiment will be described with reference to FIGS.
In the above embodiment, the plurality of trimming inductors 28 are formed on the back surface 10b of the semiconductor device 16 via the through electrodes 12, and the inductor 28 is trimmed after packaging. On the other hand, the present embodiment is different in that a trimming capacitor is formed on the back surface 10 b of the semiconductor device 16 via the through electrode 12. Since the basic configuration of the semiconductor device 16, the trimming device 72, and the trimming method are the same as those in the first embodiment, common constituent elements are denoted by the same reference numerals and detailed description thereof is omitted.

図７は、半導体装置１６の概略構成を示す断面図である。
図７に示すように、下地層１４上には、インダクタ２８の配線２８ｄに対向して平行板２９が形成されている。この平行板２９は、インダクタ２８の配線２８ｄと同じ銅等の材料から形成される。このように、本実施形態では、インダクタ２８の配線２８ｄと、絶縁層４４を介して配線２８ｄに対向配置された平行板２９とによりコンデンサ４６が構成されている。なお、絶縁層４４としては、上記実施形態において説明したようにポリイミド樹脂等の誘電体が用いられる。 FIG. 7 is a cross-sectional view showing a schematic configuration of the semiconductor device 16.
As shown in FIG. 7, a parallel plate 29 is formed on the base layer 14 so as to face the wiring 28 d of the inductor 28. The parallel plate 29 is formed of the same material as copper, such as the wiring 28d of the inductor 28. As described above, in this embodiment, the capacitor 46 is configured by the wiring 28d of the inductor 28 and the parallel plate 29 disposed to face the wiring 28d with the insulating layer 44 interposed therebetween. As the insulating layer 44, a dielectric such as polyimide resin is used as described in the above embodiment.

次に、半導体装置１６のコンデンサ４６のトリミングを行う方法について説明する。
まず、フリップチップ実装した上記半導体装置１６をトリミング装置７２に設置する。そして、半導体装置１６の裏面１０ｂを上側に向けた状態で、半導体装置１６の裏面１０ｂのコンデンサ４６を計測する。測定した測定値と、予め設定した設定値とを比較した結果、半導体装置１６の静電容量（キャパシタ値）を小さくする場合には、配線２７の一部をフォトリソグラフィー処理、エッチング処理する。このとき、エッチング時間及びエッチング領域等を制御することにより、配線２７のエッチング量を調整することができる。このエッチング処理により、インダクタ２８の配線２８ａの一部を除去することで配線２８ａの面積が小さくなり、これに比例してコンデンサ４６の静電容量が小さくなる。 Next, a method for trimming the capacitor 46 of the semiconductor device 16 will be described.
First, the flip chip mounted semiconductor device 16 is installed in the trimming device 72. Then, the capacitor 46 on the back surface 10b of the semiconductor device 16 is measured with the back surface 10b of the semiconductor device 16 facing upward. As a result of comparing the measured value with a preset setting value, when reducing the capacitance (capacitor value) of the semiconductor device 16, a part of the wiring 27 is subjected to photolithography and etching. At this time, the etching amount of the wiring 27 can be adjusted by controlling the etching time and the etching region. By removing a part of the wiring 28a of the inductor 28 by this etching process, the area of the wiring 28a is reduced, and the capacitance of the capacitor 46 is reduced in proportion thereto.

本実施形態によれば、インダクタ２８の配線２８ａの面積をトリミングすることにより、コンデンサ４６の静電容量（キャパシタ値）を制御することができる。
なお、インダクタ２８の配線に対向する平行板２９の面積を調整することにより、コンデンサ４６の静電容量を制御することも可能である。 According to the present embodiment, the capacitance (capacitor value) of the capacitor 46 can be controlled by trimming the area of the wiring 28 a of the inductor 28.
It is possible to control the capacitance of the capacitor 46 by adjusting the area of the parallel plate 29 facing the wiring of the inductor 28.

［第４の実施の形態］
次に、本実施形態について図１，図８を参照して説明する。
上記実施形態では、トリミングをインダクタ単位で行っていた。これに対し、本実施形態では、インダクタ２８を形成する配線の途中に引き廻し配線５２を形成し、より細かい単位でトリミングを行う点において異なる。なお、半導体装置１６の基本構成は、上記第１実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。 [Fourth Embodiment]
Next, the present embodiment will be described with reference to FIGS.
In the above embodiment, trimming is performed in units of inductors. On the other hand, the present embodiment is different in that the wiring 52 is formed in the middle of the wiring forming the inductor 28 and trimming is performed in finer units. Since the basic configuration of the semiconductor device 16 is the same as that of the first embodiment, common constituent elements are denoted by the same reference numerals, and detailed description thereof is omitted.

図８は、半導体装置１６の裏面１０ｂに形成されたトリミング用の複数のインダクタ２８の拡大模式図である。
図８に示すように、半導体装置１６の裏面１０ｂには、複数のインダクタ２８が形成されている（一部省略）。各インダクタ２８は、配線を周回させてスパイラル（螺旋）状に形成されている。インダクタ２８の配線位置Ｌ６の直下の絶縁層４４には、絶縁層４４の厚さ方向に貫通するビア２１ｄが形成されている。絶縁層４４と下地層１４との間には、ビア２１ｄから貫通電極１２ｂに延在する引き廻し配線５２が形成されている。ビア２１ｄにはインダクタ２８と同じ材料の金属材料が充填されており、インダクタ２８と引き廻し配線５２とがビア２１ｄを介して電気的に接続されている。 FIG. 8 is an enlarged schematic diagram of a plurality of trimming inductors 28 formed on the back surface 10 b of the semiconductor device 16.
As shown in FIG. 8, a plurality of inductors 28 are formed on the back surface 10b of the semiconductor device 16 (partially omitted). Each inductor 28 is formed in a spiral shape by circling the wiring. In the insulating layer 44 immediately below the wiring position L6 of the inductor 28, a via 21d penetrating in the thickness direction of the insulating layer 44 is formed. Between the insulating layer 44 and the base layer 14, a lead wiring 52 extending from the via 21d to the through electrode 12b is formed. The via 21d is filled with the same metal material as that of the inductor 28, and the inductor 28 and the routing wiring 52 are electrically connected via the via 21d.

半導体装置１６のインダクタ２８のトリミングの際には、インダクタ２８の配線位置Ｌ７をレーザーＬ等により切断する。これにより、インダクタ２８の周回する配線の途中からインダクタ２８の配線を貫通電極１２ｂに接続するため、インダクタ２８の周回数を減らすことができる。従って、本実施形態によれば、１個のインダクタ単位よりも小さい単位で、インダクタンス値をトリミングすることができる。なお、インダクタ２８の周回する配線の途中に複数のビア２１を形成し、それぞれのビア２１と貫通電極１２ｂと引き廻し配線５２で接続することにより、さらにインダクタンス値の微調整をすることも可能である。   When trimming the inductor 28 of the semiconductor device 16, the wiring position L7 of the inductor 28 is cut by a laser L or the like. Thereby, since the wiring of the inductor 28 is connected to the through electrode 12b from the middle of the wiring that the inductor 28 circulates, the number of turns of the inductor 28 can be reduced. Therefore, according to the present embodiment, the inductance value can be trimmed by a unit smaller than one inductor unit. It is also possible to further finely adjust the inductance value by forming a plurality of vias 21 in the middle of the wiring around the inductor 28 and connecting each via 21 and the through electrode 12b with the lead wiring 52. is there.

［第５の実施の形態］
次に、本実施形態について図９（ａ）〜（ｃ）を参照して説明する。
上記実施形態では、半導体装置１６にトリミング用の複数のインダクタ２８を形成することで、半導体装置１６にトリミング用の機能を付加した。これに対し、本実施形態では、半導体装置の機能を有しないトリミング専用のチップ部品である点において異なる。なお、トリミング用チップ部品は、上記実施形態の半導体装置の裏面１０ｂの構成、貫通電極１２の構成は同じあるため、説明を省略する。 [Fifth Embodiment]
Next, the present embodiment will be described with reference to FIGS.
In the above embodiment, the trimming function is added to the semiconductor device 16 by forming the plurality of trimming inductors 28 in the semiconductor device 16. On the other hand, the present embodiment is different in that it is a chip component dedicated for trimming that does not have the function of the semiconductor device. Since the trimming chip component has the same configuration of the back surface 10b of the semiconductor device of the above embodiment and the configuration of the through electrode 12, description thereof is omitted.

図９（ａ）はトリミング用の複数のインダクタ２８が形成された半導体ウエハ１０を模式的に示す平面図、（ｂ）はトリミング用チップ部品８０の概略構成を示す斜視図、（ｃ）は（ｂ）のトリミング用チップ部品８０のＡ−Ａ’線に沿った断面図である。   9A is a plan view schematically showing the semiconductor wafer 10 on which a plurality of trimming inductors 28 are formed, FIG. 9B is a perspective view showing a schematic configuration of the trimming chip component 80, and FIG. It is sectional drawing along the AA 'line of the chip component 80 for trimming of b).

半導体ウエハ１０はシリコン材料からなり、図９（ａ），（ｂ）に示すように、半導体ウエハ１０の一方の面にはダイシング前の複数のトリミング用チップ部品８０が形成されている。本実施形態において、半導体ウエハ１０の他方の面１０ｂには半導体素子は形成されていない。   The semiconductor wafer 10 is made of a silicon material, and as shown in FIGS. 9A and 9B, a plurality of trimming chip parts 80 before dicing are formed on one surface of the semiconductor wafer 10. In the present embodiment, no semiconductor element is formed on the other surface 10 b of the semiconductor wafer 10.

トリミング用チップ部品８０は、図９（ａ）に示すように、半導体ウエハ１０上のダイシングラインＤ（破線）に沿って平面視矩形状にダイシングすることにより形成されたものである。また、トリミング用チップ部品８０には、厚さ方向に貫通する一対の貫通電極１２ａ，１２ｂが形成されている。   The trimming chip component 80 is formed by dicing into a rectangular shape in plan view along a dicing line D (broken line) on the semiconductor wafer 10 as shown in FIG. The trimming chip component 80 is formed with a pair of through electrodes 12a and 12b penetrating in the thickness direction.

トリミング用チップ部品８０の一方の面１０ａには、トリミング用の複数のインダクタ２８（受動素子）が形成されている。インダクタ２８は、上記実施形態と同様に、配線を周回させてスパイラル（螺旋）状に形成されたものであり、３個のインダクタ２８ａ，２８ｂ，２８ｃが直列接続されている。このインダクタ２８ａの一端部は貫通電極１２ａに電気的に接続されると共に、インダクタ２８ｃの他端部（中心部）は中継配線（図示省略）を介して貫通電極１２ｂに電気的に接続されている。なお、中継配線とインダクタの配線とは絶縁層（図示省略）を介して形成されている。   On one surface 10a of the trimming chip component 80, a plurality of trimming inductors 28 (passive elements) are formed. Similarly to the above embodiment, the inductor 28 is formed in a spiral shape by circulating wiring, and three inductors 28a, 28b, and 28c are connected in series. One end portion of the inductor 28a is electrically connected to the through electrode 12a, and the other end portion (center portion) of the inductor 28c is electrically connected to the through electrode 12b via a relay wiring (not shown). . The relay wiring and the inductor wiring are formed via an insulating layer (not shown).

一方、トリミング用チップ部品８０の他方の面１０ｂの貫通電極１２上には、他の電子部品に実装する際に用いられる電極８２が形成されている。電極８２は、樹脂等からなるバンプから構成されていても良い。   On the other hand, on the through electrode 12 on the other surface 10b of the trimming chip component 80, an electrode 82 used for mounting on another electronic component is formed. The electrode 82 may be composed of a bump made of resin or the like.

本実施形態によれば、トリミング用機能を備えた専用のチップ部品であるため、種々の電子部品等に実装して用いることができ、汎用性の高いトリミング機能を有する部品を提供することができる。なお、トリミング用チップ部品に形成する受動素子としては、上記実施形態で説明したように、抵抗、又はコンデンサであっても良い。   According to the present embodiment, since it is a dedicated chip component having a trimming function, it can be mounted and used on various electronic components and the like, and a component having a highly versatile trimming function can be provided. . The passive element formed on the trimming chip component may be a resistor or a capacitor as described in the above embodiment.

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記実施形態の半導体装置１６及びトリミング用チップ部品８０では、トリミング用の複数のインダクタを直列に接続したが、複数のインダクタを、図１０に示すように、並列に接続することも可能である。トリミングは、「配線位置Ｌ７」及び／又は「配線位置Ｌ８」をレーザーＬにより切断することにより、２個のインダクタ２８の並列接続、１個の単体のインダクタ２８にトリミングすることが可能である。
また、直列接続のインダクタ、並列接続のインダクタ、及び単体のインダクタのいずれかを組み合わせることによって、トリミング用インダクタ２８を形成することも可能である。 It should be noted that the technical scope of the present invention is not limited to the above-described embodiments, and includes those in which various modifications are made to the above-described embodiments without departing from the spirit of the present invention.
For example, in the semiconductor device 16 and the trimming chip component 80 of the above embodiment, a plurality of trimming inductors are connected in series, but a plurality of inductors may be connected in parallel as shown in FIG. is there. Trimming can be performed by cutting the “wiring position L 7” and / or “wiring position L 8” with the laser L so that the two inductors 28 are connected in parallel to one single inductor 28.
Further, the trimming inductor 28 can be formed by combining any of a series-connected inductor, a parallel-connected inductor, and a single inductor.

半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of a semiconductor device. 半導体装置の能動面側を模式的に示す平面図である。It is a top view which shows typically the active surface side of a semiconductor device. 半導体装置の裏面側を模式的に示す平面図である。It is a top view which shows typically the back surface side of a semiconductor device. トリミング装置の機能ブロック図である。It is a functional block diagram of a trimming apparatus. 図２の破線部に示す直列接続したトリミング用インダクタの平面図である。FIG. 3 is a plan view of a series-connected trimming inductor shown in a broken line part of FIG. 2. 第２実施形態に係るトリミング用抵抗の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the resistance for trimming concerning 2nd Embodiment. 第３実施形態に係るトリミング用コンデンサの概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the capacitor | condenser for trimming concerning 3rd Embodiment. 第４実施形態に係るトリミング用インダクタの概略構成を示す平面図である。It is a top view which shows schematic structure of the inductor for trimming concerning 4th Embodiment. 第５実施形態に係るトリミング用チップ部品の概略構成を示す図である。It is a figure which shows schematic structure of the chip component for trimming concerning 5th Embodiment. 並列接続したトリミング用インダクタを模式的に示す平面図である。It is a top view which shows typically the inductor for trimming connected in parallel.

符号の説明Explanation of symbols

１０…シリコン基板（基板）、 １０ａ…能動面、 １０ｂ…裏面、 １２…貫通電極、 ８０…トリミング用チップ部品 DESCRIPTION OF SYMBOLS 10 ... Silicon substrate (substrate), 10a ... Active surface, 10b ... Back surface, 12 ... Through electrode, 80 ... Chip component for trimming

Claims (6)

基板に設けられた受動素子をトリミングする方法であって、
前記基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に、前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を有し、
前記基板をモジュール化した後、前記受動素子の電気的特性を測定し、測定した電気的特性に基づいて、前記受動素子の配線を切断若しくは接続、又は配線の一部を除去することにより、前記受動素子の電気的特性のトリミングを行うことを特徴とするトリミング方法。 A method of trimming passive elements provided on a substrate,
The active element provided on the active surface of the substrate, the through electrode penetrating in the thickness direction of the substrate, the back surface of the substrate opposite to the active surface, and the through electrode through the through electrode A passive element electrically connected to the active element,
After modularizing the substrate, the electrical characteristics of the passive element are measured, and based on the measured electrical characteristics, the wiring of the passive element is cut or connected, or a part of the wiring is removed, A trimming method comprising trimming electrical characteristics of a passive element. 前記受動素子を複数形成し、前記複数の受動素子を直列又は並列に接続することを特徴とする請求項１に記載のトリミング方法。   The trimming method according to claim 1, wherein a plurality of the passive elements are formed, and the plurality of passive elements are connected in series or in parallel. 前記受動素子の前記配線の切断若しくは接続、又は前記配線の一部の除去を、レーザーを用いて行うことを特徴とする請求項１又は請求項２に記載のトリミング方法。   The trimming method according to claim 1, wherein cutting or connection of the wiring of the passive element or removal of a part of the wiring is performed using a laser. 前記受動素子はインダクタ、抵抗、及びコンデンサの少なくともいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載のトリミング方法。   The trimming method according to any one of claims 1 to 3, wherein the passive element is at least one of an inductor, a resistor, and a capacitor. 基板の能動面に設けられた能動素子と、前記基板の厚さ方向に貫通する貫通電極と、前記基板の前記能動面とは反対側の裏面に設けられると共に前記貫通電極を介して前記能動素子と電気的に接続された受動素子と、を備え、
前記基板の前記裏面には、前記受動素子が複数設けられ、前記複数の受動素子が直列又は並列に接続されたことを特徴とする半導体装置。 An active element provided on an active surface of a substrate, a through electrode penetrating in the thickness direction of the substrate, and provided on a back surface opposite to the active surface of the substrate and via the through electrode A passive element electrically connected to
A semiconductor device, wherein a plurality of the passive elements are provided on the back surface of the substrate, and the plurality of passive elements are connected in series or in parallel. 半導体基板と、
前記半導体基板の厚み方向に貫通する一対の貫通電極と、
前記半導体基板の一方の面に形成されると共に、一端部が一方の前記貫通電極に接続され、他端部が他方の前記貫通電極に接続された受動素子と、
を備えることを特徴とするトリミング用チップ部品。 A semiconductor substrate;
A pair of through electrodes penetrating in the thickness direction of the semiconductor substrate;
A passive element formed on one surface of the semiconductor substrate, having one end connected to one of the through electrodes and the other end connected to the other through electrode;
A chip part for trimming, comprising:
JP2005283783A 2005-09-29 2005-09-29 Trimming method, semiconductor device and chip component for trimming Pending JP2007096017A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005283783A JP2007096017A (en) 2005-09-29 2005-09-29 Trimming method, semiconductor device and chip component for trimming

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005283783A JP2007096017A (en) 2005-09-29 2005-09-29 Trimming method, semiconductor device and chip component for trimming

Publications (1)

Publication Number Publication Date
JP2007096017A true JP2007096017A (en) 2007-04-12

Family

ID=37981349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005283783A Pending JP2007096017A (en) 2005-09-29 2005-09-29 Trimming method, semiconductor device and chip component for trimming

Country Status (1)

Country Link
JP (1) JP2007096017A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010268182A (en) * 2009-05-14 2010-11-25 Seiko Epson Corp Thin film coil inductor component and oscillator
JP2017535054A (en) * 2014-09-26 2017-11-24 インテル・コーポレーション Integrated circuit die having backside passive components and methods related thereto
JP2019515316A (en) * 2017-03-29 2019-06-06 安徽▲雲▼塔▲電▼子科技有限公司 Integrated circuit and method of testing integrated circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157254A (en) * 1979-05-26 1980-12-06 Matsushita Electric Ind Co Ltd Digital-to-analog converter
JPS5980958A (en) * 1982-11-01 1984-05-10 Mitsubishi Electric Corp Hybrid integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157254A (en) * 1979-05-26 1980-12-06 Matsushita Electric Ind Co Ltd Digital-to-analog converter
JPS5980958A (en) * 1982-11-01 1984-05-10 Mitsubishi Electric Corp Hybrid integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010268182A (en) * 2009-05-14 2010-11-25 Seiko Epson Corp Thin film coil inductor component and oscillator
JP2017535054A (en) * 2014-09-26 2017-11-24 インテル・コーポレーション Integrated circuit die having backside passive components and methods related thereto
JP2019515316A (en) * 2017-03-29 2019-06-06 安徽▲雲▼塔▲電▼子科技有限公司 Integrated circuit and method of testing integrated circuit

Similar Documents

Publication Publication Date Title
KR101562705B1 (en) Metal bump and method of manufacturing same
US7078269B2 (en) Substrate fabrication method and substrate
JP5234521B2 (en) Electronic component and manufacturing method thereof
US6596560B1 (en) Method of making wafer level packaging and chip structure
JP5672678B2 (en) Electronic component and manufacturing method thereof
JP4379413B2 (en) Electronic component, method for manufacturing electronic component, circuit board, and electronic device
EP3193366A2 (en) Under bump metallization for on-die capacitor
JP5370599B2 (en) Electronic component module and electronic component element
US20060071330A1 (en) Semiconductor package
JP4289335B2 (en) Electronic components, circuit boards and electronic equipment
US9728507B2 (en) Cap chip and reroute layer for stacked microelectronic module
JP2007096017A (en) Trimming method, semiconductor device and chip component for trimming
WO2007094797A1 (en) Method for making a neo-layer comprising embedded discrete components
US20100148302A1 (en) Capacitor-equipped semiconductor device
TWI677071B (en) Electronic component mounting package
US9601423B1 (en) Under die surface mounted electrical elements
US10847317B2 (en) Electronic component
JP5407307B2 (en) Semiconductor device
EP3940771A1 (en) Semiconductor device
US20160204077A1 (en) Method for manufacturing electronic device by using flip-chip bonding
JP2007258354A (en) Process for manufacturing semiconductor device
JPH09260389A (en) Semiconductor integrated circuit device and its manufacture
JP5191688B2 (en) Manufacturing method of semiconductor device
JP4215654B2 (en) Bumped semiconductor device and manufacturing method thereof
JPWO2019044857A1 (en) Manufacturing method of wiring board, component mounting wiring board, semiconductor device and wiring board

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080626

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080627

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111014

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111130

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20111130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111220