JP2007088821A

JP2007088821A - Digital signal transmission interface circuit and its loop changeover method

Info

Publication number: JP2007088821A
Application number: JP2005275209A
Authority: JP
Inventors: Mitsuo Tsujikado; 光夫辻角; Katsuhiko Honda; 克彦本多
Original assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2007-04-05
Anticipated expiration: 2025-09-22
Also published as: JP4658759B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent erroneous synchronization in a loop changeover of a digital signal transmission interface circuit. <P>SOLUTION: When a loop control signal LPT for sending a transmitted digital signal SND back to a clock extraction regenerator 20 as a received digital signal RCV is imparted, a switch 11 is changed over to the side of the terminal Y by a signal SA of a timing portion 15. Thereafter, a switch 12 is changed over to the side of the terminal Y by a signal SB, and moreover thereafter a switch 13 is turned on by a signal SC. Time duration from the changeover of the switch 11 to the turn-on of the switch 13 is set to time duration or longer during which step-out can be detected by a frame processor 30 without fail. Consequently, resynchronization processing is performed at the completion of the changeover, and operation is resumed in a correct synchronization state. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、例えば、ＩＴＵ−Ｔ（国際電気通信連合）のＧ．７０４で標準化された２０４８ｋｂｉｔ／ｓ等のディジタル信号を伝送するディジタル信号伝送インタフェース回路、特にそのループ切り替えに関するものである。 The present invention is described in, for example, ITU-T (International Telecommunication Union) G.264. The present invention relates to a digital signal transmission interface circuit that transmits a digital signal of 2048 kbit / s or the like standardized in 704, and particularly relates to its loop switching.

ITU-T Recommendation G.704 “Synchronous frame structures used at 1544,6312,2048,8448 and 44736 kbit/s hierarchical levels"ITU-T Recommendation G.704 “Synchronous frame structures used at 1544,6312,2048,8448 and 44736 kbit / s hierarchical levels”

図２は、上記非特許文献１に基づく従来のディジタル信号伝送インタフェース回路の構成図である。 FIG. 2 is a configuration diagram of a conventional digital signal transmission interface circuit based on Non-Patent Document 1.

このディジタル信号伝送インタフェース回路は、ディジタル通信網と交換機やコンピュータ等の通信装置との間に設置されるもので、ループ処理部１０、クロック抽出再生部２０、フレーム処理部３０、及び監視制御部４０で構成されている。 This digital signal transmission interface circuit is installed between a digital communication network and a communication device such as an exchange or a computer. The loop processing unit 10, the clock extraction / reproduction unit 20, the frame processing unit 30, and the monitoring control unit 40 are provided. It consists of

ループ処理部１０は、通常動作時にはディジタル通信網からの入力回線ＩＮと、このディジタル通信網への出力回線ＯＵＴをクロック抽出再生部２０に接続し、保守・試験動作時にはディジタル通信網からの入力回線ＩＮを出力回線ＯＵＴへ折り返すと共に、このクロック抽出再生部２０の出力側からディジタル通信網へ出力される信号をその入力側に折り返すものである。このため、ループ処理部１０は、入力回線ＩＮと出力回線ＯＵＴにそれぞれ対応する切り替えスイッチ１１，１２と、ループ接続するためのオン・オフスイッチ１３，１４を有している。 The loop processing unit 10 connects the input line IN from the digital communication network and the output line OUT to the digital communication network to the clock extraction / reproduction unit 20 during normal operation, and the input line from the digital communication network during maintenance and test operations. In addition to returning IN to the output line OUT, a signal output from the output side of the clock extraction / reproduction unit 20 to the digital communication network is returned to the input side. For this reason, the loop processing unit 10 includes changeover switches 11 and 12 corresponding to the input line IN and the output line OUT, and on / off switches 13 and 14 for loop connection.

切り替えスイッチ１１の端子Ｘは入力回線ＩＮに接続され、端子Ｙはオン・オフスイッチ１３の一方の端子に接続され、端子Ｚはクロック抽出再生部２０の入力回線側に接続されている。オン・オフスイッチ１３の他方の端子は、クロック抽出再生部２０の出力回線側に接続されると共に、切り替えスイッチ１２の端子Ｘに接続されている。更に、入力回線ＩＮはオン・オフスイッチ１４の一方の端子に接続され、このオン・オフスイッチ１４の他方の端子が切り替えスイッチ１２の端子Ｙに接続されている。そして、切り替えスイッチ１２の端子Ｚが、出力回線ＯＵＴに接続されている。 The terminal X of the changeover switch 11 is connected to the input line IN, the terminal Y is connected to one terminal of the on / off switch 13, and the terminal Z is connected to the input line side of the clock extraction / reproduction unit 20. The other terminal of the on / off switch 13 is connected to the output line side of the clock extraction / reproduction unit 20 and to the terminal X of the changeover switch 12. Further, the input line IN is connected to one terminal of the on / off switch 14, and the other terminal of the on / off switch 14 is connected to the terminal Y of the changeover switch 12. The terminal Z of the changeover switch 12 is connected to the output line OUT.

これらの切り替えスイッチ１１，１２は、監視制御部４０から与えられるループ制御信号ＬＰＴ（または、ＬＰＮ）がレベル“Ｌ”の時には端子Ｘ−Ｚ間を接続し、レベル“Ｈ”の時には端子Ｙ−Ｚ間を接続するものである。また、オン・オフスイッチ１３，１４は、ループ制御信号ＬＰＴ（または、ＬＰＮ）が“Ｌ”の時にオフ、“Ｈ”の時にオンとなるものである。なお、ループ制御信号ＬＰＴは、通信装置側から出力された送信データＳＤを、この通信装置へ受信データＲＤとして折り返すための信号である。また、ループ制御信号ＬＰＴは、入力回線ＩＮから与えられた信号を出力回線ＯＵＴへ折り返すための信号である。 These change-over switches 11 and 12 connect the terminals X and Z when the loop control signal LPT (or LPN) given from the monitoring controller 40 is at the level “L”, and connect the terminals Y− when the level is “H”. Z is connected. The on / off switches 13 and 14 are turned off when the loop control signal LPT (or LPN) is “L” and turned on when it is “H”. The loop control signal LPT is a signal for returning transmission data SD output from the communication device side to the communication device as reception data RD. The loop control signal LPT is a signal for returning a signal given from the input line IN to the output line OUT.

クロック抽出再生部２０は、ループ処理部１０側から与えられる受信ディジタル信号ＲＣＶからクロック成分を抽出してクロック信号ＣＬＫを再生すると共に、このクロック信号ＣＬＫに基づいてタイミング調整を行うものである。受信ディジタル信号ＲＣＶは、タイミング調整されて受信フレーム信号ＲＦとしてフレーム処理部３０へ出力される。一方、フレーム処理部３０から与えられる送信フレーム信号ＳＦは、クロック抽出再生部２０によってタイミング調整され、送信ディジタル信号ＳＮＤとしてループ制御部１０へ出力されるようになっている。 The clock extraction / reproduction unit 20 extracts a clock component from the received digital signal RCV given from the loop processing unit 10 side to reproduce the clock signal CLK, and performs timing adjustment based on the clock signal CLK. Received digital signal RCV is adjusted in timing and output to frame processing unit 30 as received frame signal RF. On the other hand, the transmission frame signal SF given from the frame processing unit 30 is adjusted in timing by the clock extraction / reproduction unit 20 and output to the loop control unit 10 as a transmission digital signal SND.

フレーム処理部３０は、クロック抽出再生部２０から与えられるクロック信号ＣＬＫに基づいて受信フレーム信号ＲＦのフレームを検出し、受信データＲＤを取り出して通信装置に出力すると共に、この通信装置から与えられる送信データＳＤを送信フレーム信号ＳＦに組み立て、クロック抽出再生部２０に与えるものである。 The frame processing unit 30 detects a frame of the reception frame signal RF based on the clock signal CLK supplied from the clock extraction / reproduction unit 20, extracts the reception data RD, outputs the received data RD to the communication device, and transmits the transmission provided from the communication device. Data SD is assembled into a transmission frame signal SF and supplied to the clock extraction / reproduction unit 20.

また、監視制御部４０は、ソフトウエアで制御されるマイクロプロセッサ等で構成され、ディジタル通信網や通信装置内の各部の警報を収集して監視すると共に、運用、保守、試験等の制御を行うものである。なお、クロック抽出再生部２０とフレーム処理部３０は、大部分が集積回路化されている。 The monitoring control unit 40 is configured by a microprocessor or the like controlled by software, collects and monitors alarms of each unit in the digital communication network and the communication device, and controls operations, maintenance, tests, and the like. Is. The clock extraction / reproduction unit 20 and the frame processing unit 30 are mostly integrated circuits.

このようなディジタル信号伝送インタフェース回路は、通常動作状態において、監視制御部４０からのループ制御信号ＬＰＴ，ＬＰＮは、“Ｌ”に設定される。これにより、切り替えスイッチ１１，１２は端子Ｘ側に切り替えられ、オン・オフスイッチ１３，１４はオフとなる。従って、入力回線ＩＮはクロック抽出再生部２０の入力回線側に接続され、このクロック抽出再生部２０の出力回線側が出力回線ＯＵＴに接続される。 In such a digital signal transmission interface circuit, the loop control signals LPT and LPN from the monitoring controller 40 are set to “L” in the normal operation state. Thereby, the changeover switches 11 and 12 are switched to the terminal X side, and the on / off switches 13 and 14 are turned off. Therefore, the input line IN is connected to the input line side of the clock extracting / reproducing unit 20, and the output line side of the clock extracting / reproducing unit 20 is connected to the output line OUT.

一方、保守、試験等の場合、ループ制御信号ＬＰＴ，ＬＰＮが、“Ｈ”に設定される。これにより、切り替えスイッチ１１，１２は端子Ｙ側に切り替えられ、オン・オフスイッチ１３，１４はオンとなる。従って、入力回線ＩＮから入力された信号は、そのまま出力回線ＯＵＴに折り返され、通信装置側からクロック抽出再生部２０を介して出力された送信ディジタル信号ＳＮＤは、このクロック抽出再生部２０へ受信ディジタル信号ＲＣＶとして折り返される。 On the other hand, in the case of maintenance, testing, etc., the loop control signals LPT and LPN are set to “H”. Thereby, the changeover switches 11 and 12 are switched to the terminal Y side, and the on / off switches 13 and 14 are turned on. Therefore, the signal input from the input line IN is returned to the output line OUT as it is, and the transmission digital signal SND output from the communication apparatus side via the clock extraction / reproduction unit 20 is received digitally to the clock extraction / reproduction unit 20. It is turned back as a signal RCV.

また、このディジタル信号伝送インタフェース回路では、通信装置をディジタル通信網と接続しない状態や未使用状態では、ループ制御信号ＬＰＴによって通信装置側から出力される送信データ（一般的に、オール“１”）ＳＤを、受信データＲＤとして折り返した状態で待機させるのが通例である。 Further, in this digital signal transmission interface circuit, transmission data (generally, all “1”) output from the communication device side by the loop control signal LPT when the communication device is not connected to the digital communication network or unused. It is customary to make SD stand by in a state of being folded back as received data RD.

しかしながら、前記ディジタル信号伝送インタフェース回路を、ＩＴＵ−ＴのＧ．７０４で標準化された２０４８ｋｂｉｔ／ｓ信号で使用すると、ループ切り替え処理を行ったときに、誤った同期状態になるおそれがあるという問題点があった。以下、図３〜図５を用いて、この問題の詳細を説明する。 However, the digital signal transmission interface circuit is connected to G.I. When the 2048 kbit / s signal standardized in 704 is used, there is a possibility that an erroneous synchronization state may occur when loop switching processing is performed. Hereinafter, the details of this problem will be described with reference to FIGS.

図３は、図２のディジタル信号伝送インタフェース回路に適用されるフレーム構造を示す図である。 FIG. 3 is a diagram showing a frame structure applied to the digital signal transmission interface circuit of FIG.

１２５μｓの１フレームは、３２タイムスロット（ＴＳ）で構成され、各タイムスロットは８ビットで構成されている。最初のタイムスロットＴＳ０は、フレーム同期、誤り検出符号、及び警報表示のために使用され、中間のタイムスロットＴＳ１６は、シグナリング伝送用に使用される。データは、ＴＳ１〜ＴＳ１５，ＴＳ１７〜ＴＳ３１の３０タイムスロットに多重化されて伝送される。 One frame of 125 μs is composed of 32 time slots (TS), and each time slot is composed of 8 bits. The first time slot TS0 is used for frame synchronization, error detection code, and alarm indication, and the intermediate time slot TS16 is used for signaling transmission. Data is multiplexed and transmitted in 30 time slots of TS1 to TS15 and TS17 to TS31.

図４は、図３のＴＳ０のマルチフレーム構造を示す図である。
１マルチフレームは１６フレームで構成され、各フレームの先頭のタイムスロットＴＳ０に割り当てられた特定のパターンによって、そのフレームの検出とマルチフレームの検出が行われるようになっている。図４に示すように、マルチフレーム同期は、１フレームおきに設定されているフレーム同期パターンと、ＣＲＣ−４の誤り検出符号によって行うことができるようになっている。 FIG. 4 is a diagram illustrating a multi-frame structure of TS0 of FIG.
One multi-frame is composed of 16 frames, and the detection of the frame and the detection of the multi-frame are performed by a specific pattern assigned to the first time slot TS0 of each frame. As shown in FIG. 4, multi-frame synchronization can be performed by using a frame synchronization pattern set every other frame and a CRC-4 error detection code.

図５は、図２の同期検出方法のアルゴリズムを示す図である。
図５のステップＳ１において、フレーム同期パターンの検出が行われ、ＴＳ０のパターンがＦＡＳ（ビット２〜８が“００１１０１１”）からＮｏＦＡＳ（ビット２が“１”）になり、更にＦＡＳに変化したことを検出したときに、フレーム同期状態となってステップＳ２へ移行する。 FIG. 5 is a diagram showing an algorithm of the synchronization detection method of FIG.
In step S1 of FIG. 5, the frame synchronization pattern is detected, and the TS0 pattern is changed from FAS (bits 2 to 8 to “0011011”) to No FAS (bit 2 to “1”), and further changed to FAS. Is detected, the frame synchronization state is entered and the process proceeds to step S2.

ステップＳ２では、マルチフレーム同期パターンの検出が行われ、ＴＳ０のビット１のパターンが、順次、０，０，１，０，１，１となることを８ｍｓの間に２回検出すると、マルチフレーム同期確立状態となってステップＳ３に移行する。検出できないときはステップＳ１へ戻って、再同期の処理が行われる。 In step S2, a multi-frame synchronization pattern is detected, and if it is detected twice in 8 ms that the bit 1 pattern of TS0 is sequentially 0, 0, 1, 0, 1, 1, The synchronization is established and the process proceeds to step S3. When it cannot be detected, the process returns to step S1 to perform resynchronization processing.

ステップＳ３では、データ転送を行いながら同期確立状態の確認が継続して行われる。即ち、ＴＳ０が、交互にＦＡＳとＮｏＦＡＳに変化し、これが連続して誤らなければ同期か確立していると判定される。また、ＣＲＣ誤りが１０００回中に９１５回以上検出していなければ同期か確立していると判定される。同期外れが検出されると、ステップＳ１へ戻って、再同期の処理が行われる。 In step S3, confirmation of the synchronization establishment state is continuously performed while performing data transfer. That is, TS0 alternately changes to FAS and NoFAS, and if this is not repeated continuously, it is determined that synchronization has been established. If no CRC error is detected 915 times or more in 1000 times, it is determined that synchronization is established. When out-of-synchronization is detected, the process returns to step S1 to perform resynchronization processing.

このような同期検出を行っているため、ディジタル通信網と通信装置の受信側のマルチフレームのタイミングが偶数フレームずれた状態で、フレーム同期外れ検知限界以下の短時間（１ｍｓ以下）に、通常動作から折り返し動作状態、または折り返し動作から通常動作状態への接続変更が行われると、マルチフレーム再同期が行われなくなる。このため、マルチフレームがずれたまま同期確立され、通信装置が誤同期状態となってしまう。 Since such synchronization detection is performed, normal operation is performed in a short time (less than 1 ms) below the frame synchronization loss detection limit with the multi-frame timing on the receiving side of the digital communication network and the communication device shifted by an even number of frames. Multi-frame resynchronization is not performed when the connection is changed from the return operation state to the normal operation state. For this reason, synchronization is established with the multi-frames shifted, and the communication apparatus enters an erroneous synchronization state.

このように、ディジタル通信網と通信装置側のマルチフレーム構造が偶数フレームずれる状態は、一般的には起こりにくい。しかし、接続先が同一局舎内の通信装置である場合は、双方が同一クロック、同一フレームで動作している場合がほとんどであるので、十分に起こり得ると考えられる。 As described above, a state in which the multi-frame structure between the digital communication network and the communication apparatus is shifted from the even frame is generally unlikely to occur. However, when the connection destination is a communication device in the same station, it is considered that this may occur sufficiently because both of them are operating with the same clock and the same frame.

本発明は、ディジタル信号伝送インタフェース回路のループ切り替え時における誤同期を防止することを目的としている。 An object of the present invention is to prevent erroneous synchronization at the time of loop switching of a digital signal transmission interface circuit.

本発明は、通信装置内に設けられ、ディジタル通信網と該通信装置を切り分けて試験するためのループ処理部と、前記ループ処理部を介して与えられるディジタル信号からクロック成分を抽出してクロック信号を再生するクロック抽出再生部と、前記クロック信号に従って前記ディジタル信号のフレーム同期検出を行うフレーム処理部とを備えたディジタル信号伝送インタフェース回路において、前記ループ処理部は、切り替え制御信号が与えられたときに、前記ディジタル通信網から前記クロック抽出再生部に与えられるディジタル信号を切断した後、前記フレーム処理部によってフレーム同期外れを検出するための時間が経過した後、前記通信装置から出力されるディジタル信号を該クロック抽出再生部に与えるようにループ接続を行うことを特徴としている。 The present invention is provided in a communication device, a loop processing unit for separating and testing a digital communication network and the communication device, and extracting a clock component from a digital signal given through the loop processing unit to obtain a clock signal In the digital signal transmission interface circuit comprising a clock extraction / reproduction unit for reproducing the frame and a frame processing unit for detecting frame synchronization of the digital signal in accordance with the clock signal, the loop processing unit is provided with a switching control signal. The digital signal output from the communication device after the time for detecting the frame synchronization loss by the frame processing unit after the digital signal supplied to the clock extraction / reproducing unit from the digital communication network is disconnected. Is connected to the clock extracting / reproducing unit. It is characterized by a door.

本発明では、切り替え制御信号が与えられたときに、まず、ディジタル通信網からクロック抽出再生部に与えられるディジタル信号を切断する。そして、フレーム処理部によってフレーム同期外れを検出するための時間が経過した後、通信装置から出力されるディジタル信号をクロック抽出再生部に与えるようにループ接続する。これにより、ループ接続された時点では、フレーム処理部がフレーム同期外れを検出しているので、通信装置から出力されたディジタル信号は、クロック抽出再生部によって再同期処理が行われる。これにより、正しい状態で同期が取られるので、マルチフレームがずれたまま同期確立されることがなくなり、誤同期を防止することができるという効果がある。 In the present invention, when the switching control signal is given, first, the digital signal given from the digital communication network to the clock extraction / reproducing unit is disconnected. Then, after a time for detecting out of frame synchronization by the frame processing unit has elapsed, a loop connection is made so that a digital signal output from the communication device is supplied to the clock extraction and reproduction unit. As a result, when the loop connection is established, the frame processing unit detects the loss of frame synchronization, so that the digital signal output from the communication device is subjected to resynchronization processing by the clock extraction and reproduction unit. As a result, since synchronization is established in the correct state, synchronization is not established while the multiframe is shifted, and there is an effect that erroneous synchronization can be prevented.

ループ処理部は、ディジタル通信網からのディジタル信号またはクロック抽出再生部からの折り返し信号を、第１の制御信号に従って選択してクロック抽出再生部へ与える第１のスイッチと、クロック抽出再生部からのディジタル信号またはディジタル通信網からの折り返し信号を、第２の制御信号に従って選択してディジタル通信網に出力する第２のスイッチと、クロック抽出再生部からのディジタル信号をオン・オフして折り返し信号として第１のスイッチへ与える第３のスイッチと、ディジタル通信網からのディジタル信号をオン・オフして折り返し信号として第２のスイッチへ与える第４のスイッチと、切り替え制御信号が与えられたときに、所定のタイミングに従って第１〜第４のスイッチを制御するタイミング部とで構成する。 The loop processing unit selects a digital signal from the digital communication network or a return signal from the clock extraction / reproduction unit according to the first control signal and supplies the selected signal to the clock extraction / reproduction unit; A digital signal or a return signal from the digital communication network is selected in accordance with the second control signal and output to the digital communication network, and a digital signal from the clock extraction / reproduction unit is turned on / off to be used as the return signal. A third switch to be supplied to the first switch, a fourth switch to turn on / off a digital signal from the digital communication network and give it to the second switch as a return signal, and a switching control signal, And a timing unit that controls the first to fourth switches according to a predetermined timing.

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。 The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

図１は、本発明の実施例を示すディジタル信号伝送インタフェース回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。 FIG. 1 is a configuration diagram of a digital signal transmission interface circuit showing an embodiment of the present invention. Elements common to those in FIG. 2 are denoted by common reference numerals.

このディジタル信号伝送インタフェース回路は、図２のディジタル信号伝送インタフェース回路と同様に、ディジタル通信網に接続された交換機やコンピュータ等の通信装置内に設置されるもので、ループ処理部１０Ａ、クロック抽出再生部２０、フレーム処理部３０、及び監視制御部４０で構成されている。 Similar to the digital signal transmission interface circuit of FIG. 2, this digital signal transmission interface circuit is installed in a communication device such as an exchange or a computer connected to a digital communication network. Unit 20, frame processing unit 30, and monitoring control unit 40.

ループ処理部１０Ａは、通常動作時にはディジタル通信網からの入力回線ＩＮと、このディジタル通信網への出力回線ＯＵＴをクロック抽出再生部２０に接続し、保守・試験動作時にはディジタル通信網からの入力回線ＩＮを出力回線ＯＵＴへ折り返すと共に、このクロック抽出再生部２０の出力側からディジタル通信網へ出力される信号を、その入力側に折り返すものである。 The loop processing unit 10A connects the input line IN from the digital communication network and the output line OUT to the digital communication network to the clock extraction / reproduction unit 20 during normal operation, and the input line from the digital communication network during maintenance and test operations. In addition to returning IN to the output line OUT, a signal output from the output side of the clock extraction / reproduction unit 20 to the digital communication network is returned to the input side.

ループ処理部１０Ａは、図２中のループ処理部１０Ａと同様に、入力回線ＩＮと出力回線ＯＵＴにそれぞれ対応する切り替えスイッチ１１，１２と、ループ接続するためのオン・オフスイッチ１３，１４を有すると共に、これらのスイッチ１１〜１４を制御するためのタイミング部１５が追加されている。 Similarly to the loop processing unit 10A in FIG. 2, the loop processing unit 10A includes changeover switches 11 and 12 corresponding to the input line IN and the output line OUT, and on / off switches 13 and 14 for loop connection, respectively. In addition, a timing unit 15 for controlling these switches 11 to 14 is added.

これらの切り替えスイッチ１１，１２は、タイミング部１５からそれぞれ与えられる信号ＳＡ，ＳＢが“Ｌ”の時には端子Ｘ−Ｚ間を接続し、“Ｈ”の時には端子Ｙ−Ｚ間を接続するものである。また、オン・オフスイッチ１３，１４は、タイミング部１５からそれぞれ与えられる制御信号ＳＣ，ＳＤが“Ｌ”の時にオフ、“Ｈ”の時にオンとなるものである。 These change-over switches 11 and 12 connect the terminals X and Z when the signals SA and SB respectively given from the timing unit 15 are “L”, and connect the terminals Y and Z when the signals SA and SB are “H”. is there. The on / off switches 13 and 14 are turned off when the control signals SC and SD supplied from the timing unit 15 are “L” and turned on when the control signals SC and SD are “H”.

一方、タイミング部１５は、通信装置側から出力された送信データＳＤをこの通信装置へ受信データＲＤとして折り返すためのループ制御信号ＬＰＴが与えられたときに、所定のタイミングでスイッチ１１，１２，１３の順に切り替え、このループ制御信号ＬＰＴが停止したときには、スイッチ１３，１２，１１の順に元に戻すものである。更に、タイミング部１５は、入力回線ＩＮから与えられた信号を出力回線ＯＵＴへ折り返すためのループ制御信号ＬＰＮが与えられたときには、所定のタイミングでスイッチ１２，１１，１４の順に切り替え、このループ制御信号ＬＰＮが停止したときには、スイッチ１４，１１，１２の順に元に戻すようになっている。なお、ループ制御信号ＬＰＴ，ＬＰＮは、監視制御部４０から与えられるようになっている。 On the other hand, the timing unit 15 receives the loop control signal LPT for returning the transmission data SD output from the communication device side as reception data RD to the communication device, and switches 11, 12, 13 at a predetermined timing. When the loop control signal LPT is stopped, the switches 13, 12, and 11 are returned to the original order. Further, when a loop control signal LPN for returning a signal given from the input line IN to the output line OUT is given, the timing unit 15 switches the switches 12, 11, and 14 in this order at a predetermined timing. When the signal LPN is stopped, the switches 14, 11 and 12 are returned to the original order. The loop control signals LPT and LPN are supplied from the monitoring control unit 40.

クロック抽出再生部２０は、ループ処理部１０Ａから与えられる受信ディジタル信号からクロック成分を抽出してクロック信号ＣＬＫを再生すると共に、このクロック信号ＣＬＫに基づいてタイミング調整を行うものである。受信ディジタル信号ＲＣＶは、タイミング調整されて受信フレーム信号ＲＦとしてフレーム処理部３０へ出力される。一方、フレーム処理部３０から与えられる送信フレーム信号ＳＦは、クロック抽出再生部２０によってタイミング調整され、送信ディジタル信号ＳＮＤとしてループ処理部１０Ａへ出力されるようになっている。 The clock extraction / reproduction unit 20 extracts a clock component from the received digital signal supplied from the loop processing unit 10A to reproduce the clock signal CLK, and performs timing adjustment based on the clock signal CLK. Received digital signal RCV is adjusted in timing and output to frame processing unit 30 as received frame signal RF. On the other hand, the transmission frame signal SF given from the frame processing unit 30 is adjusted in timing by the clock extraction / reproduction unit 20 and output to the loop processing unit 10A as the transmission digital signal SND.

フレーム処理部３０は、クロック抽出再生部２０から与えられるクロック信号ＣＬＫに基づいて受信フレーム信号ＲＦのフレームを検出し、受信データＲＤを取り出して通信装置に出力すると共に、この通信装置から与えられる送信データＳＤを送信フレーム信号ＳＦに組み立て、クロック抽出再生部２０に与えるものである。また、このフレーム処理部３０では、受信フレーム信号ＲＦに基づいて、マルチフレーム同期の確立や検出等の処理が行われる。 The frame processing unit 30 detects a frame of the reception frame signal RF based on the clock signal CLK supplied from the clock extraction / reproduction unit 20, extracts the reception data RD, outputs the received data RD to the communication device, and transmits the transmission provided from the communication device. Data SD is assembled into a transmission frame signal SF and supplied to the clock extraction / reproduction unit 20. The frame processing unit 30 performs processing such as establishment and detection of multiframe synchronization based on the received frame signal RF.

また、監視制御部４０は、ソフトウエアで制御されるマイクロプロセッサ等で構成され、ディジタル通信網や通信装置内各部の警報を収集して監視すると共に、運用、保守、試験等の制御を行うものである。 The monitoring control unit 40 is composed of a microprocessor or the like controlled by software, and collects and monitors alarms in each part of the digital communication network and communication device, and controls operation, maintenance, testing, etc. It is.

図６は、図１中のループ処理部１０Ａの動作を示す信号波形図である。以下、この図６を参照しつつ、図１のループ切り替え時の動作を説明する。 FIG. 6 is a signal waveform diagram showing the operation of the loop processing unit 10A in FIG. Hereinafter, the operation at the time of loop switching in FIG. 1 will be described with reference to FIG.

通常動作状態において、監視制御部４０から出力されるループ制御信号ＬＰＴ，ＬＰＮは、“Ｌ”に設定される。これにより、ループ処理部１０Ａのタイミング部１５から出力される信号ＳＡ〜ＳＤはすべて“Ｌ”である。従って、図１に示すように、切り替えスイッチ１１，１２は端子Ｘ側に切り替えられ、オン・オフスイッチ１３，１４はオフとなる。これにより、入力回線ＩＮはクロック抽出再生部２０の入力回線側に接続され、このクロック抽出再生部２０の出力回線側が出力回線ＯＵＴに接続される。 In the normal operation state, the loop control signals LPT and LPN output from the monitoring controller 40 are set to “L”. As a result, the signals SA to SD output from the timing unit 15 of the loop processing unit 10A are all “L”. Therefore, as shown in FIG. 1, the changeover switches 11 and 12 are switched to the terminal X side, and the on / off switches 13 and 14 are turned off. As a result, the input line IN is connected to the input line side of the clock extracting / reproducing unit 20, and the output line side of the clock extracting / reproducing unit 20 is connected to the output line OUT.

保守・試験等において、通信装置側から出力された送信データＳＤを受信データＲＤとして折り返すために、監視制御部４０から出力されるループ制御信号ＬＰＴが“Ｈ”になると、まず信号ＳＡが“Ｈ”になる。これにより、切り替えスイッチ１１が端子Ｙ側へ切り替えられる。その後、遅延時間ｄ１が経過すると信号ＳＢが“Ｈ”になり、切り替えスイッチ１２が端子Ｙ側へ切り替えられる。更に、遅延時間ｄ２が経過すると信号ＳＣが“Ｈ”になり、オン・オフスイッチ１３がオンになる。これにより、クロック抽出再生部２０の出力回線側が、スイッチ１３，１１を介して入力回線側に折り返される。ここで、遅延時間ｄ１＋ｄ２を、同期外れが確実に検出される以上の時間、即ち８フレーム分の時間（１ｍｓ）以上に設定すれば、フレーム処理部３０で同期外れが検出され、再同期処理が行われる。 When the loop control signal LPT output from the monitoring control unit 40 becomes “H” in order to loop back the transmission data SD output from the communication device side as reception data RD in maintenance / testing, the signal SA is first changed to “H”. "become. Thereby, the changeover switch 11 is switched to the terminal Y side. Thereafter, when the delay time d1 elapses, the signal SB becomes “H”, and the changeover switch 12 is switched to the terminal Y side. Further, when the delay time d2 elapses, the signal SC becomes “H” and the on / off switch 13 is turned on. As a result, the output line side of the clock extraction / reproduction unit 20 is turned back to the input line side via the switches 13 and 11. Here, if the delay time d1 + d2 is set to a time longer than the time when the out-of-synchronization is reliably detected, that is, a time of 8 frames (1 ms) or more, the out-of-synchronization is detected by the frame processing unit 30, and the resynchronization process is performed. Done.

保守・試験等が終了して通常動作状態に戻すときには、監視制御部４０から出力していたループ制御信号ＬＰＴを“Ｌ”に戻す。これにより、まず信号ＳＣが“Ｌ”になり、オン・オフスイッチ１３がオフになって折り返し状態が解除される。その後、遅延時間ｄ３が経過すると信号ＳＢが“Ｌ”になり、切り替えスイッチ１２が端子Ｘ側へ切り替えられる。更に、遅延時間ｄ４が経過すると信号ＳＡが“Ｌ”になり、切り替えスイッチ１１が端子Ｘ側へ切り替えられる。これにより、通常動作状態に戻る。ここで、遅延時間ｄ３＋ｄ４を、８フレーム分の時間以上に設定すれば、フレーム処理部３０で同期外れが検出され、再同期処理が行われる。 When returning to the normal operation state after the maintenance / testing is completed, the loop control signal LPT output from the monitoring control unit 40 is returned to “L”. Thereby, first, the signal SC becomes “L”, the on / off switch 13 is turned off, and the folded state is released. Thereafter, when the delay time d3 elapses, the signal SB becomes “L”, and the changeover switch 12 is switched to the terminal X side. Further, when the delay time d4 elapses, the signal SA becomes “L”, and the changeover switch 11 is switched to the terminal X side. As a result, the normal operation state is restored. Here, if the delay time d3 + d4 is set to a time equal to or longer than 8 frames, a loss of synchronization is detected by the frame processing unit 30, and resynchronization processing is performed.

一方、保守・試験等において、入力回線ＩＮから与えられた信号を出力回線ＯＵＴへ折り返すために、監視制御部４０から出力されるループ制御信号ＬＰＮが“Ｈ”になると、まず信号ＳＢが“Ｈ”になる。これにより、切り替えスイッチ１２が端子Ｙ側へ切り替えられる。その後、遅延時間ｄ１が経過すると信号ＳＡが“Ｈ”になり、切り替えスイッチ１１が端子Ｙ側へ切り替えられる。更に、遅延時間ｄ２が経過すると信号ＳＤが“Ｈ”になり、オン・オフスイッチ１４がオンになる。これにより、入力回線ＩＮが、スイッチ１４，１２を介して出力回線ＯＵＴに折り返される。 On the other hand, when the loop control signal LPN output from the monitoring control unit 40 becomes “H” in order to return the signal given from the input line IN to the output line OUT in maintenance / testing, the signal SB first becomes “H”. "become. Thereby, the changeover switch 12 is switched to the terminal Y side. Thereafter, when the delay time d1 elapses, the signal SA becomes “H”, and the changeover switch 11 is switched to the terminal Y side. Further, when the delay time d2 elapses, the signal SD becomes “H”, and the on / off switch 14 is turned on. As a result, the input line IN is turned back to the output line OUT via the switches 14 and 12.

保守・試験等が終了して通常動作状態に戻すときには、監視制御部４０から出力していたループ制御信号ＬＰＮを“Ｌ”に戻す。これにより、まず信号ＳＤが“Ｌ”になり、オン・オフスイッチ１４がオフになって折り返し状態が解除される。その後、遅延時間ｄ３が経過すると信号ＳＡが“Ｌ”になり、切り替えスイッチ１１が端子Ｘ側へ切り替えられる。更に、遅延時間ｄ４が経過すると信号ＳＢが“Ｌ”になり、切り替えスイッチ１２が端子Ｘ側へ切り替えられる。これにより、通常動作状態に戻る。 When the maintenance / testing is completed and the normal operation state is restored, the loop control signal LPN output from the monitoring control unit 40 is returned to “L”. Thereby, first, the signal SD becomes “L”, the on / off switch 14 is turned off, and the folded state is released. Thereafter, when the delay time d3 elapses, the signal SA becomes “L”, and the changeover switch 11 is switched to the terminal X side. Further, when the delay time d4 elapses, the signal SB becomes “L”, and the changeover switch 12 is switched to the terminal X side. As a result, the normal operation state is restored.

また、保守・試験等において、ループ制御信号ＬＰＴ，ＬＰＮが同時に“Ｈ”になると、信号ＳＡ，ＳＢが“Ｈ”になり、切り替えスイッチ１２が端子Ｙ側へ切り替えられる。その後、遅延時間ｄ５が経過すると信号ＳＣ，ＳＤが“Ｈ”になり、オン・オフスイッチ１３，１４がオンになる。これにより、入力回線ＩＮが、スイッチ１４，１２を介して出力回線ＯＵＴに折り返されると共に、クロック抽出再生部２０の出力回線側が、スイッチ１３，１１を介して入力回線側に折り返される。 Further, when the loop control signals LPT and LPN simultaneously become “H” in maintenance / testing, the signals SA and SB become “H”, and the changeover switch 12 is switched to the terminal Y side. Thereafter, when the delay time d5 elapses, the signals SC and SD become “H”, and the on / off switches 13 and 14 are turned on. As a result, the input line IN is folded back to the output line OUT via the switches 14 and 12, and the output line side of the clock extraction and reproduction unit 20 is folded back to the input line side via the switches 13 and 11.

保守・試験等が終了して通常動作状態に戻すときには、ループ制御信号ＬＰＴ，ＬＰＮを“Ｌ”に戻す。これにより、まず信号ＳＣ，ＳＤが“Ｌ”になり、オン・オフスイッチ１３，１４がオフになって折り返し状態が解除される。その後、遅延時間ｄ６が経過すると信号ＳＡ，ＳＢが“Ｌ”になり、切り替えスイッチ１１，１２が端子Ｘ側へ切り替えられ、通常動作状態に戻る。ここで、遅延時間ｄ５，ｄ６を、８フレーム分の時間以上に設定すれば、フレーム処理部３０で同期外れが検出され、再同期処理が行われる。 When the maintenance / test or the like is completed and the normal operation state is restored, the loop control signals LPT and LPN are returned to "L". As a result, first, the signals SC and SD become “L”, the on / off switches 13 and 14 are turned off, and the folded state is released. Thereafter, when the delay time d6 elapses, the signals SA and SB become “L”, the changeover switches 11 and 12 are switched to the terminal X side, and the normal operation state is restored. Here, if the delay times d5 and d6 are set to be equal to or longer than the time of 8 frames, the frame processing unit 30 detects loss of synchronization and performs resynchronization processing.

以上のように、本実施例のディジタル信号伝送インタフェース回路は、ループ処理部１０Ａにおいて、ループ経路を開閉するスイッチ１１〜１４の制御を、タイミング１５で生成された信号ＳＡ〜ＳＤによって所定の遅延時間を持たせて行うようにしている。これにより、切り替えシーケンス中に受信ディジタル信号ＲＣＶが一定時間以上途絶えることになるので、確実に同期外れが発生し、フレーム処理部３０でフレーム再同期処理が行われる。従って、マルチフレームの誤同期状態でロックされることがなくなり、ループ切り替え時における誤同期を防止することができるという利点がある。 As described above, in the digital signal transmission interface circuit according to the present embodiment, the loop processing unit 10A controls the switches 11 to 14 that open and close the loop path according to the signals SA to SD generated at the timing 15. To do so. As a result, the received digital signal RCV is interrupted for a predetermined time or more during the switching sequence, so that the synchronization is surely lost, and the frame processing unit 30 performs the frame resynchronization process. Therefore, there is an advantage that the lock is not locked in the multi-frame mis-synchronization state, and the mis-synchronization at the time of loop switching can be prevented.

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）オン・オフスイッチ１３，１４の制御を、切り替えスイッチ１１，１２の制御の後、所定の遅延時間が経過した時点で行うようにしているが、フレーム処理部３０によってフレーム同期外れが検出されたときに、これらのオン・オフスイッチ１３，１４を制御するようにしても良い。
（２）ループ制御部１０Ａのスイッチ構成は、例示したものに限定されない。例えば、スイッチ１３，１４を削除し、スイッチ１１，１２の切り替え時間が長い（フレーム同期検出限界時間以上の時間、どちらの端子にも接続されない）スイッチを用いても良い。
（３）対象とするディジタル信号は、ＩＴＵ−ＴのＧ．７０４で標準化された２０４８ｋｂｉｔ／ｓ信号に限定されない。 In addition, this invention is not limited to the said Example, A various deformation | transformation is possible. Examples of this modification include the following.
(1) The on / off switches 13 and 14 are controlled when a predetermined delay time elapses after the control of the changeover switches 11 and 12, but the frame processing unit 30 detects a loss of frame synchronization. When this is done, these on / off switches 13 and 14 may be controlled.
(2) The switch configuration of the loop control unit 10A is not limited to that illustrated. For example, the switches 13 and 14 may be deleted, and switches 11 and 12 may be switched for a long time (a time longer than the frame synchronization detection limit time and not connected to either terminal).
(3) The target digital signal is ITU-T G.264. It is not limited to the 2048 kbit / s signal standardized at 704.

本発明の実施例を示すディジタル信号伝送インタフェース回路の構成図である。It is a block diagram of a digital signal transmission interface circuit showing an embodiment of the present invention. 従来のディジタル信号伝送インタフェース回路の構成図である。It is a block diagram of the conventional digital signal transmission interface circuit. 図２のディジタル信号伝送インタフェース回路に適用されるフレーム構造を示す図である。It is a figure which shows the frame structure applied to the digital signal transmission interface circuit of FIG. 図３のＴＳ０のマルチフレーム構造を示す図である。It is a figure which shows the multi-frame structure of TS0 of FIG. 図２の同期検出方法のアルゴリズムを示す図である。It is a figure which shows the algorithm of the synchronous detection method of FIG. 図１中のループ処理部１０Ａの動作を示す信号波形図である。It is a signal waveform diagram which shows operation | movement of 10 A of loop process parts in FIG.

Explanation of symbols

１０Ａループ処理部
１１，１２切り替えスイッチ
１３，１４オン・オフスイッチ
１５タイミング部
２０クロック抽出再生部
３０フレーム処理部
４０監視制御部 10A Loop processing unit 11, 12 changeover switch 13, 14 ON / OFF switch 15 timing unit 20 clock extraction / reproduction unit 30 frame processing unit 40 monitoring control unit

Claims

Provided in the communication device,
A loop processing unit for separating and testing the digital communication network and the communication device;
A clock extraction / reproduction unit that extracts a clock component from a digital signal given through the loop processing unit and reproduces the clock signal;
In a digital signal transmission interface circuit comprising a frame processing unit that performs frame synchronization detection of the digital signal according to the clock signal,
The loop processing unit
When a switching control signal is given, after disconnecting a digital signal given from the digital communication network to the clock extraction / reproducing unit, after a time for detecting loss of frame synchronization by the frame processing unit, A digital signal transmission interface circuit characterized in that a loop connection is made so that a digital signal output from a communication device is supplied to the clock extraction / reproduction unit.

The loop processing unit
A first switch that selects a digital signal from the digital communication network or a return signal from the clock extraction / reproduction unit according to a first control signal and supplies the selected signal to the clock extraction / reproduction unit;
A second switch for selecting a digital signal from the clock extraction / reproduction unit or a folding signal from the digital communication network according to a second control signal and outputting the selected signal to the digital communication network;
A third switch that turns on and off the digital signal from the clock extraction and reproduction unit and supplies the digital signal to the first switch as the folding signal;
A fourth switch for turning on / off a digital signal from the digital communication network and supplying the digital signal to the second switch as the return signal;
A timing unit for controlling the first to fourth switches according to a predetermined timing when the switching control signal is given;
The digital signal transmission interface circuit according to claim 1, further comprising:

The digital signal transmitted through the digital communication network is the G.I. The digital signal transmission interface circuit according to claim 1, wherein the digital signal transmission interface circuit is a 2048 kbit / s signal standardized in 704.

When a loop test mode for setting the digital signal transmission interface circuit provided in the communication device and testing the digital communication network and the communication device is set,
After disconnecting the digital signal given from the digital communication network and after a time when frame synchronization loss is detected due to the disconnection of the digital signal, the digital signal output from the communication device is turned back to the communication device. A loop switching method for a digital signal transmission interface circuit, characterized by performing loop connection.

The digital signal transmitted through the digital communication network is the G.I. The digital signal transmission interface circuit loop switching method according to claim 4, wherein the signal is a 2048 kbit / s signal standardized in 704.