JP2007066722A

JP2007066722A - Plasma display panel, and plasma display device

Info

Publication number: JP2007066722A
Application number: JP2005251998A
Authority: JP
Inventors: Takashi Sasaki; 孝佐々木; Atsuyuki Kobayashi; 敬幸小林; Naoki Itokawa; 直樹糸川
Original assignee: Fujitsu Hitachi Plasma Display Ltd
Current assignee: Hitachi Plasma Display Ltd
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2007-03-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a plasma display panel capable of preventing delay of discharge timing by a voltage pulse of a third electrode, or of reducing its voltage pulse. <P>SOLUTION: This plasma display panel is provided which has: a first substrate (1); a second substrate arranged opposed to the first substrate; a first and second electrode groups (27, 28) which are arranged on the first substrate in parallel and which carry out discharge; a third electrode group (29) that is arranged at a gap which carries out discharge of the first and second electrode groups; a dielectric layer (19) to cover the first to the third electrode groups; and a fourth electrode group arranged so as to cross the first to the third electrode groups on the second substrate. The thickness of the dielectric layer covering the third electrode group is thinner than that of the dielectric layer covering the first and second electrode groups. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、プラズマディスプレイパネル及びプラズマディスプレイ装置に関する。 The present invention relates to a plasma display panel and a plasma display device.

下記の特許文献１の図３には、前面ガラス基板上の表示用電極対の間に第１アドレス電極（カソード）が形成されているプラズマディスプレイパネルが記載されている。表示用電極電極対及び第１アドレス電極（カソード）の上には、誘電体層及び保護膜が形成されている。 FIG. 3 of Patent Document 1 below describes a plasma display panel in which a first address electrode (cathode) is formed between a pair of display electrodes on a front glass substrate. A dielectric layer and a protective film are formed on the display electrode pair and the first address electrode (cathode).

また、下記の特許文献２には、Ｘ電極とＹ電極の間で高誘電体層を貫通するトレンチが形成されたプラズマディスプレイパネルが記載されている。 Further, Patent Document 2 below describes a plasma display panel in which a trench penetrating a high dielectric layer is formed between an X electrode and a Y electrode.

特開平１０−１９９４２７号公報JP-A-10-199427 特開２００１−１５０３８号公報JP 2001-15038 A

プラズマディスプレイパネルでは、第１の電極及び第２の電極間でサステイン放電を行う。第１の電極と第２の電極の間隔を広くすると放電効率が向上することが知られているが、２電極の間隔を広くすると、駆動電圧が高くなる問題がある。これに対し、第１の電極及び第２の電極間に第３の電極を設け、第３の電極と第１または第２の電極間でトリガーとなる放電を起こし、第１の電極と第２の電極間の放電に繋げる方法がある。第１の電極及び第２の電極間に第３の電極を設ける場合、第３の電極の電圧パルスによる放電タイミングを高精度に制御する必要がある。 In the plasma display panel, a sustain discharge is performed between the first electrode and the second electrode. It is known that increasing the distance between the first electrode and the second electrode improves the discharge efficiency. However, increasing the distance between the two electrodes increases the drive voltage. In contrast, a third electrode is provided between the first electrode and the second electrode, and a trigger discharge is generated between the third electrode and the first or second electrode, and the first electrode and the second electrode There is a method that leads to a discharge between the electrodes. When the third electrode is provided between the first electrode and the second electrode, it is necessary to control the discharge timing by the voltage pulse of the third electrode with high accuracy.

本発明の目的は、第３の電極の電圧パルスによる放電タイミングの遅延を防止し、更にそのパルスの電圧を低くすることができるプラズマディスプレイパネル及びプラズマディスプレイ装置を提供することである。 An object of the present invention is to provide a plasma display panel and a plasma display apparatus that can prevent a delay in discharge timing due to a voltage pulse of a third electrode and further reduce the voltage of the pulse.

本発明のプラズマディスプレイパネルは、第１の基板と、第１の基板に対向して配置される第２の基板と、第１の基板上に並行して配置され、放電を行う第１及び第２の電極群と第１及び第２の電極群の放電を行う隙間に配置される第３の電極群と、第１〜第３の電極群を覆う誘電体層と、第２の基板上において第１〜第３の電極群に交差するように配置される第４の電極群とを有し、第３の電極群を覆う誘電体層の厚さは、第１及び第２の電極群を覆う誘電体層の厚さよりも薄いことを特徴とする。 The plasma display panel according to the present invention includes a first substrate, a second substrate disposed opposite to the first substrate, and a first substrate and a second substrate disposed in parallel on the first substrate and performing discharge. A second electrode group and a third electrode group disposed in a gap for discharging the first and second electrode groups; a dielectric layer covering the first to third electrode groups; and a second substrate. A fourth electrode group disposed so as to intersect the first to third electrode groups, and the thickness of the dielectric layer covering the third electrode group is the same as that of the first and second electrode groups. It is characterized by being thinner than the thickness of the covering dielectric layer.

第３の電極群を覆う誘電体層の厚さを薄くすることにより、第３の電極と第１の電極、又は第３の電極と第２の電極との間の電圧パルスによる放電タイミングの遅延を防止し、更にそのパルスの電圧を低くすることができる。これにより、第３の電極と第１の電極、又は第３の電極と第２の電極との間の放電タイミングを高精度で制御することができ、又は電力を小さくすることができる。 By reducing the thickness of the dielectric layer covering the third electrode group, the discharge timing is delayed by the voltage pulse between the third electrode and the first electrode or between the third electrode and the second electrode. Can be prevented, and the voltage of the pulse can be lowered. Thereby, the discharge timing between the third electrode and the first electrode or between the third electrode and the second electrode can be controlled with high accuracy, or the power can be reduced.

（第１の実施形態）
図３は、本発明の第１の実施形態による４電極構造のＡＣ型プラズマディスプレイ装置の構成例を示す図である。電源回路８は、制御回路７に電源を供給する。制御回路７は、Ｘ駆動回路４、Ｙ駆動回路５、Ｚ駆動回路９，１０及びアドレス駆動回路６を制御する。Ｘ駆動回路４は、複数のＸ電極（サステイン電極）Ｘ１，Ｘ２，・・・に所定の電圧を供給する。以下、Ｘ電極Ｘ１，Ｘ２，・・・の各々を又はそれらの総称を、Ｘ電極Ｘという。Ｙ駆動回路５は、複数のＹ電極（スキャン電極）Ｙ１，Ｙ２，・・・に所定の電圧を供給する。以下、Ｙ電極Ｙ１，Ｙ２，・・・の各々を又はそれらの総称を、Ｙ電極Ｙという。Ｚ駆動回路９は、奇数番目のＺ電極（トリガ電極）Ｚｏに所定の電圧を供給する。Ｚ駆動回路１０は、偶数番目のＺ電極（トリガ電極）Ｚｅに所定の電圧を供給する。以下、Ｚ電極Ｚｏ，Ｚｅの各々を又はそれらの総称を、Ｚ電極Ｚという。アドレス駆動回路６は、複数のアドレス電極Ａ１，Ａ２，・・・に所定の電圧を供給する。以下、アドレス電極Ａ１，Ａ２，・・・の各々を又はそれらの総称を、アドレス電極Ａという。この４電極構造は、アドレス電極Ａ、Ｘ電極Ｘ、Ｙ電極Ｙ及びＺ電極Ｚを有する。Ｚ電極Ｚは、Ｘ電極Ｘ及びＹ電極Ｙの間に設けられる。 (First embodiment)
FIG. 3 is a diagram illustrating a configuration example of an AC type plasma display device having a four-electrode structure according to the first embodiment of the present invention. The power supply circuit 8 supplies power to the control circuit 7. The control circuit 7 controls the X drive circuit 4, the Y drive circuit 5, the Z drive circuits 9 and 10, and the address drive circuit 6. The X drive circuit 4 supplies a predetermined voltage to a plurality of X electrodes (sustain electrodes) X1, X2,. Hereinafter, each of the X electrodes X1, X2,... Or their generic name is referred to as an X electrode X. The Y drive circuit 5 supplies a predetermined voltage to a plurality of Y electrodes (scan electrodes) Y1, Y2,. Hereinafter, each of the Y electrodes Y1, Y2,... Or their generic name is referred to as a Y electrode Y. The Z drive circuit 9 supplies a predetermined voltage to odd-numbered Z electrodes (trigger electrodes) Zo. The Z drive circuit 10 supplies a predetermined voltage to even-numbered Z electrodes (trigger electrodes) Ze. Hereinafter, each of the Z electrodes Zo and Ze or their generic name is referred to as a Z electrode Z. The address drive circuit 6 supplies a predetermined voltage to the plurality of address electrodes A1, A2,. Hereinafter, each of the address electrodes A1, A2,... Or their generic name is referred to as an address electrode A. This four-electrode structure has an address electrode A, an X electrode X, a Y electrode Y, and a Z electrode Z. The Z electrode Z is provided between the X electrode X and the Y electrode Y.

プラズマディスプレイパネル３では、Ｘ電極Ｘ、Ｚ電極Ｚ及びＹ電極Ｙが水平方向に並行して延びる行を形成し、アドレス電極Ａが垂直方向に延びる列を形成する。アドレス電極Ａは、Ｘ電極Ｘ、Ｚ電極Ｚ及びＹ電極Ｙに交差するように配置される。Ｘ電極Ｘ及びＹ電極ＹとＺ電極Ｚは、垂直方向に交互に配置される。Ｙ電極Ｙｉ及びアドレス電極Ａｊは、ｉ行ｊ列の２次元行列を形成する。表示セルＣ１１は、Ｙ電極Ｙ１及びアドレス電極Ａ１の交点並びにそれに対応して隣接するＺ電極Ｚｏ及びＸ電極Ｘ１により形成される。この表示セルＣ１１が画素に対応する。この２次元行列により、パネル３は２次元画像を表示することができる。Ｚ電極Ｚｏは例えばＸ電極Ｘ１及びＹ電極Ｙ１の間の放電を補助するための電極であり、Ｚ電極Ｚｅは例えばＹ電極Ｙ１及びＸ電極Ｘ２の間の放電を補助するための電極である。 In the plasma display panel 3, X electrodes X, Z electrodes Z, and Y electrodes Y form rows extending in parallel in the horizontal direction, and address electrodes A form columns extending in the vertical direction. The address electrode A is disposed so as to intersect the X electrode X, the Z electrode Z, and the Y electrode Y. The X electrode X, the Y electrode Y, and the Z electrode Z are alternately arranged in the vertical direction. The Y electrode Yi and the address electrode Aj form a two-dimensional matrix with i rows and j columns. The display cell C11 is formed by the intersection of the Y electrode Y1 and the address electrode A1, and the corresponding Z electrode Zo and X electrode X1 corresponding thereto. This display cell C11 corresponds to a pixel. With this two-dimensional matrix, the panel 3 can display a two-dimensional image. The Z electrode Zo is, for example, an electrode for assisting discharge between the X electrode X1 and the Y electrode Y1, and the Z electrode Ze is, for example, an electrode for assisting discharge between the Y electrode Y1 and the X electrode X2.

図２は、本実施形態によるプラズマディスプレイパネル３の構造例を示す分解部分斜視図である。Ｘ電極１１は透明電極、Ｘ電極１２はバス電極である。Ｘ電極１１及び１２は、図３のＸ電極Ｘに対応する。尚、バス電極は透明電極よりも電気的な抵抗値が低い。Ｙ電極１３は透明電極、Ｙ電極１４はバス電極である。Ｙ電極１３及び１４は、図３のＹ電極Ｙに対応する。Ｚ電極１５，１７は透明電極、Ｚ電極１６，１８はバス電極である。Ｚ電極１５〜１８は、図３のＺ電極Ｚに対応する。例えば、Ｚ電極１５及び１６は奇数番目のＺ電極Ｚｏに対応し、Ｚ電極１７及び１８は偶数番目のＺ電極Ｚｅに対応する。アドレス電極２１は、図３のアドレス電極Ａに対応する。Ｚ電極Ｚは、Ｘ電極Ｘ及びＹ電極Ｙの放電を行う隙間に配置される。Ｘ電極Ｘ、Ｙ電極Ｙ、Ｚ電極Ｚ及びアドレス電極Ａは、同じ工程で形成される。 FIG. 2 is an exploded partial perspective view showing a structural example of the plasma display panel 3 according to the present embodiment. The X electrode 11 is a transparent electrode, and the X electrode 12 is a bus electrode. The X electrodes 11 and 12 correspond to the X electrode X in FIG. The bus electrode has a lower electrical resistance value than the transparent electrode. The Y electrode 13 is a transparent electrode, and the Y electrode 14 is a bus electrode. The Y electrodes 13 and 14 correspond to the Y electrode Y in FIG. The Z electrodes 15 and 17 are transparent electrodes, and the Z electrodes 16 and 18 are bus electrodes. The Z electrodes 15 to 18 correspond to the Z electrode Z in FIG. For example, the Z electrodes 15 and 16 correspond to odd-numbered Z electrodes Zo, and the Z electrodes 17 and 18 correspond to even-numbered Z electrodes Ze. The address electrode 21 corresponds to the address electrode A in FIG. The Z electrode Z is disposed in a gap where the X electrode X and the Y electrode Y are discharged. The X electrode X, Y electrode Y, Z electrode Z, and address electrode A are formed in the same process.

Ｘ電極１１，１２、Ｙ電極１３，１４及びＺ電極１５〜１８は、前面ガラス基板１上に形成されている。その上には、放電空間に対し絶縁するための誘電体層１９が被着されている。さらにその上には、ＭｇＯ（酸化マグネシウム）保護層２０が被着されている。一方、アドレス電極２１は、前面ガラス基板１に対して対向して配置された背面ガラス基板２上に形成される。その上には、誘電体層２２が被着される。更にその上には、蛍光体２４〜２６が被着されている。隔壁（リブ）２３の内面には、赤、青、緑色の蛍光体２４〜２６がストライプ状に各色毎に配列、塗付されている。Ｘ電極１１，１２及びＹ電極１３，１４の間のサステイン放電によって蛍光体２４〜２６を励起して各色が発光する。前面ガラス基板１及び背面ガラス基板２との間の放電空間には、Ｎｅ＋Ｘｅペニングガス（放電ガス）等が封入されている。 X electrodes 11 and 12, Y electrodes 13 and 14, and Z electrodes 15 to 18 are formed on front glass substrate 1. A dielectric layer 19 for insulating the discharge space is deposited thereon. Further thereon, an MgO (magnesium oxide) protective layer 20 is deposited. On the other hand, the address electrode 21 is formed on the rear glass substrate 2 disposed to face the front glass substrate 1. A dielectric layer 22 is deposited thereon. Further thereon, phosphors 24-26 are deposited. On the inner surface of the partition wall (rib) 23, red, blue and green phosphors 24 to 26 are arranged and applied in stripes for each color. The phosphors 24 to 26 are excited by the sustain discharge between the X electrodes 11 and 12 and the Y electrodes 13 and 14, and each color emits light. In the discharge space between the front glass substrate 1 and the back glass substrate 2, Ne + Xe Penning gas (discharge gas) or the like is enclosed.

図４は、画像の１フィールドＦＤ１の構成例を示す図である。１フィールドＦＤ１は、例えば、第１のサブフィールド３１、第２のサブフィールド３２、・・・、第１０のサブフィールド４０により形成される。サブフィールド数は、例えば１０であり、階調ビット数に関連する。フィールドＦＤ１に続くフィールドＦＤ２も、フィールドＦＤ１と同様である。各フィールドは、１枚の画像を表示することができ、６０フィールド／秒で表示される。 FIG. 4 is a diagram illustrating a configuration example of one field FD1 of an image. One field FD1 is formed by, for example, a first subfield 31, a second subfield 32,. The number of subfields is 10, for example, and is related to the number of gradation bits. A field FD2 following the field FD1 is the same as the field FD1. Each field can display one image and is displayed at 60 fields / second.

各サブフィールド３１〜４０は、リセット期間４１、アドレス期間４２及びサステイン（維持放電）期間４３により構成される。リセット期間４１では、表示セルＣ１１等の初期化を行う。アドレス期間４２では、アドレス電極Ａ及びＹ電極Ｙ間のアドレス放電により各表示セルの発光又は非発光を選択することができる。具体的には、Ｙ電極Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・等に順次スキャンパルスを印加し、そのスキャンパルスに対応してアドレス電極Ａにアドレスパルスを印加すると共に、Ｘ電極Ｘの電位をＹ電極Ｙとの間で放電できる電位とし、Ｙ電極Ｙとアドレス電極Ａ間の放電をトリガーとしてＸ電極ＸとＹ電極Ｙの間で放電させることにより、所望の表示セルの発光又は非発光を選択することができる。サステイン期間４３では、Ｚ電極Ｚを用いて、選択された表示セルのＸ電極Ｘ及びＹ電極Ｙ間でサステイン放電を行い、発光を行う。各サブフィールド３１〜４０では、Ｘ電極Ｘ及びＹ電極Ｙ間のサステインパルスによる発光回数（サステイン期間４３の長さ）が異なる。これにより、階調値を決めることができる。 Each subfield 31 to 40 includes a reset period 41, an address period 42, and a sustain (sustain discharge) period 43. In the reset period 41, the display cell C11 and the like are initialized. In the address period 42, light emission or non-light emission of each display cell can be selected by address discharge between the address electrode A and the Y electrode Y. Specifically, a scan pulse is sequentially applied to the Y electrodes Y1, Y2, Y3, Y4,..., An address pulse is applied to the address electrode A corresponding to the scan pulse, and the potential of the X electrode X is applied. Is set to a potential that can be discharged between the Y electrode Y, and the discharge between the Y electrode Y and the address electrode A is used as a trigger to discharge between the X electrode X and the Y electrode Y. Can be selected. In the sustain period 43, using the Z electrode Z, a sustain discharge is performed between the X electrode X and the Y electrode Y of the selected display cell to emit light. In each subfield 31 to 40, the number of times of light emission by the sustain pulse between the X electrode X and the Y electrode Y (the length of the sustain period 43) is different. Thereby, the gradation value can be determined.

図１２は、プログレッシブ方式の電圧波形例を示す図である。図４のリセット期間４１、アドレス期間４２及びサステイン期間４３の電圧波形例を示す。電圧Ｖｘは、Ｘ電極Ｘの電圧波形である。電圧Ｖｙは、Ｙ電極Ｙの電圧波形である。電圧Ｖｚｏは、奇数番目のＺ電極Ｚｏの電圧波形である。電圧Ｖａは、アドレス電極Ａの電圧波形である。また、偶数番目のＺ電極Ｚｅは、不要であるので、常にグランド電位を維持すればよい。 FIG. 12 is a diagram illustrating an example of a progressive voltage waveform. An example of voltage waveforms in the reset period 41, the address period 42, and the sustain period 43 in FIG. 4 is shown. The voltage Vx is a voltage waveform of the X electrode X. The voltage Vy is a voltage waveform of the Y electrode Y. The voltage Vzo is a voltage waveform of the odd-numbered Z electrode Zo. The voltage Va is a voltage waveform of the address electrode A. Further, since the even-numbered Z electrode Ze is unnecessary, it is only necessary to always maintain the ground potential.

まず、リセット期間４１について説明する。電圧Ｖｘとして、書き込み電圧５０及び調整電圧５１が印加される。また、電圧Ｖｙとして、書き込み鈍波電圧６０及び調整鈍波電圧６１が印加される。これにより、Ｘ電極Ｘ及びＹ電極Ｙ間で、リセットのための書き込み放電及び調整放電が生じる。 First, the reset period 41 will be described. A write voltage 50 and an adjustment voltage 51 are applied as the voltage Vx. Further, as the voltage Vy, a write blunt wave voltage 60 and an adjustment blunt wave voltage 61 are applied. Thereby, between the X electrode X and the Y electrode Y, a write discharge and a reset discharge for reset are generated.

次に、アドレス期間４２について説明する。電圧Ｖｘとして、スキャン電圧５２が印加される。また、電圧Ｖｙとして、スキャンパルス６２が印加される。具体的には、Ｙ電極Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・等に順次スキャンパルス６２が印加される。また、電圧Ｖａとして、各行のスキャンパルス６２に同期して、選択する表示セルにアドレスパルス９０が印加される。スキャンパルス６２に対応してアドレスパルス９０が印加されると、Ｙ電極Ｙ及びアドレス電極Ａ間で放電が生じる。その放電を種火として、Ｘ電極Ｘ及びＹ電極Ｙ間で放電が生じ、Ｘ電極Ｘ及びＹ電極Ｙの近傍に壁電荷が生成される。 Next, the address period 42 will be described. A scan voltage 52 is applied as the voltage Vx. A scan pulse 62 is applied as the voltage Vy. Specifically, the scan pulse 62 is sequentially applied to the Y electrodes Y1, Y2, Y3, Y4,. Further, an address pulse 90 is applied to the display cell to be selected as the voltage Va in synchronization with the scan pulse 62 of each row. When the address pulse 90 is applied corresponding to the scan pulse 62, a discharge occurs between the Y electrode Y and the address electrode A. Using this discharge as a fire, a discharge occurs between the X electrode X and the Y electrode Y, and wall charges are generated in the vicinity of the X electrode X and the Y electrode Y.

また、アドレス期間４２の他の電圧波形例を説明する。アドレス期間４２は、前半アドレス期間及び後半アドレス期間に分割される。電圧Ｖｙとして、前半アドレス期間では奇数番目のＹ電極Ｙ１，Ｙ３等にのみ順次スキャンパルス６２を印加し、その後の後半アドレス期間では偶数番目のＹ電極Ｙ２，Ｙ４等にのみ順次スキャンパルス６２を印加する。前半アドレス期間では、電圧Ｖｘとして、奇数番目のＸ電極Ｘ１，Ｘ３にスキャン電圧５２を印加し、電圧Ｖａとして、奇数番目のＹ電極Ｙ１，Ｙ３のスキャンパルス６２に同期して、選択する表示セルにアドレスパルス９０を印加する。後半アドレス期間では、電圧Ｖｘとして、偶数番目のＸ電極Ｘ２，Ｘ４にスキャン電圧５２を印加し、電圧Ｖａとして、偶数番目のＹ電極Ｙ２，Ｙ４のスキャンパルス６２に同期して、選択する表示セルにアドレスパルス９１を印加する。 Another voltage waveform example of the address period 42 will be described. The address period 42 is divided into a first half address period and a second half address period. As the voltage Vy, the scan pulse 62 is sequentially applied only to the odd-numbered Y electrodes Y1, Y3, etc. in the first half address period, and the scan pulse 62 is sequentially applied only to the even-numbered Y electrodes Y2, Y4, etc. in the subsequent second address period. To do. In the first half address period, the scan voltage 52 is applied to the odd-numbered X electrodes X1 and X3 as the voltage Vx, and the display cell to be selected is synchronized with the scan pulse 62 of the odd-numbered Y electrodes Y1 and Y3 as the voltage Va. An address pulse 90 is applied to. In the latter half address period, the scan voltage 52 is applied to the even-numbered X electrodes X2 and X4 as the voltage Vx, and the display cell to be selected is synchronized with the scan pulse 62 of the even-numbered Y electrodes Y2 and Y4 as the voltage Va. An address pulse 91 is applied.

次に、サステイン期間４３について説明する。電圧Ｖｘとして、第１のサステインパルス５３、繰り返しサステインパルス５４，５５及び消去パルス５６が印加される。繰り返しサステインパルス５４及び５５は、交互に極性が反転したパルスが繰り返して印加される。また、電圧Ｖｙとして、第１のサステインパルス６３、繰り返しサステインパルス６４，６５及び消去パルス６６が印加される。繰り返しサステインパルス６４及び６５は、交互に極性が反転したパルスが繰り返して印加され、繰り返しサステインパルス５４及び５５に対して反転したパルスである。また、電圧Ｖｚｏとして、第１のサステインパルス５３及び６３に対応してトリガパルス７０が印加され、繰り返しサステインパルス５４，５５，６４，６５に対応してトリガパルス７１，７２が印加され、消去パルス５６，６６に対応してトリガパルス７３が印加される。 Next, the sustain period 43 will be described. As the voltage Vx, a first sustain pulse 53, repetitive sustain pulses 54 and 55, and an erase pulse 56 are applied. The repetitive sustain pulses 54 and 55 are repeatedly applied with pulses whose polarities are alternately inverted. In addition, a first sustain pulse 63, repeated sustain pulses 64 and 65, and an erase pulse 66 are applied as the voltage Vy. The repetitive sustain pulses 64 and 65 are pulses that are alternately applied with pulses whose polarities are alternately reversed, and are reversed with respect to the repetitive sustain pulses 54 and 55. Further, as the voltage Vzo, the trigger pulse 70 is applied corresponding to the first sustain pulses 53 and 63, the trigger pulses 71 and 72 are applied corresponding to the repeated sustain pulses 54, 55, 64, 65, and the erase pulse. A trigger pulse 73 is applied corresponding to 56 and 66.

サステイン期間４３では、アドレス期間４２においてアドレスパルス９０，９１が印加されて壁電荷が生成された表示セルのみが放電可能である。トリガパルス７０及び第１のサステインパルス５３により、Ｚ電極Ｚ及びＸ電極Ｘ間で放電が生じ、その後に第１のサステインパルス５３及び６３により、Ｘ電極Ｘ及びＹ電極Ｙ間で放電が生じる。これにより、以降サステイン放電が開始される。 In the sustain period 43, only the display cells in which the wall charges are generated by applying the address pulses 90 and 91 in the address period 42 can be discharged. The trigger pulse 70 and the first sustain pulse 53 cause a discharge between the Z electrode Z and the X electrode X, and then the first sustain pulse 53 and 63 causes a discharge between the X electrode X and the Y electrode Y. Thereby, the sustain discharge is subsequently started.

また、トリガパルス７１及び繰り返しサステインパルス６４により、Ｚ電極Ｚ及びＹ電極Ｙ間で放電が生じ、その後に繰り返しサステインパルス５４及び６４により、Ｘ電極Ｘ及びＹ電極Ｙ間で放電が生じる。また、トリガパルス７２及び繰り返しサステインパルス５５により、Ｚ電極Ｚ及びＸ電極Ｘ間で放電が生じ、その後に繰り返しサステインパルス５５及び６５により、Ｘ電極Ｘ及びＹ電極Ｙ間で放電が生じる。繰り返しサステインパルスの数だけ放電を繰り返す。このサステイン放電により、発光する。 Further, the trigger pulse 71 and the repetitive sustain pulse 64 cause a discharge between the Z electrode Z and the Y electrode Y, and then the repetitive sustain pulses 54 and 64 cause a discharge between the X electrode X and the Y electrode Y. Further, the trigger pulse 72 and the repetitive sustain pulse 55 cause discharge between the Z electrode Z and the X electrode X, and then the repetitive sustain pulses 55 and 65 cause discharge between the X electrode X and the Y electrode Y. The discharge is repeated as many times as the number of sustain pulses. The sustain discharge emits light.

また、トリガパルス７３及び消去パルス６６により、Ｚ電極Ｚ及びＹ電極Ｙ間で放電が生じ、その後に消去パルス５６及び６６により、Ｘ電極Ｘ及びＹ電極Ｙ間で消去放電が生じる。この消去放電により、発光した表示セルの壁電荷を減少させ、サステイン放電が起きないようにする。 Further, the trigger pulse 73 and the erase pulse 66 cause a discharge between the Z electrode Z and the Y electrode Y, and the erase pulses 56 and 66 thereafter cause an erase discharge between the X electrode X and the Y electrode Y. By this erasing discharge, the wall charge of the emitted display cell is reduced, so that the sustain discharge does not occur.

次に、リセット期間４１の最初では、電圧Ｖｘとして鈍波電圧５８が印加され、電圧Ｖｙとしてパルス６８が印加される。その後、上記で説明したリセット期間４１につながる。 Next, at the beginning of the reset period 41, the obtuse wave voltage 58 is applied as the voltage Vx, and the pulse 68 is applied as the voltage Vy. Then, it leads to the reset period 41 described above.

図７は、図１２の電圧Ｖｘのパルス５４、電圧Ｖｚｏのパルス７１及び電圧Ｖｙのパルス６４の拡大図である。パルス６４の前では、例えば、電圧Ｖｘは負電圧−Ｖｓ（例えば−８８Ｖ）、電圧Ｖｚｏはグランド、電圧Ｖｙは正電圧＋Ｖｓ（例えば＋８８Ｖ）である。次に、パルス６４として、電圧Ｖｙを正電圧＋Ｖｓから負電圧−Ｖｓに下げる。次に、パルス７１として、電圧Ｖｚｏをグランドから正電圧（例えば＋Ｖｓ）に上げる。すると、Ｚ電極Ｚｏ及びＹ電極Ｙ間に例えば２×Ｖｓ［Ｖ］（例えば１７６［Ｖ］）が印加され、Ｚ電極Ｚｏ及びＹ電極Ｙ間で放電が発生する。これにより、放電空間の荷電粒子密度が高くなり、電極間隔が広いＸ電極ＸとＹ電極Ｙの間の放電開始電圧が低くなる。次に、パルス７１として、電圧Ｖｚｏを正電圧からグランドに下げ、パルス５４として電圧Ｖｘを負電圧−Ｖｓから正電圧＋Ｖｓに上げる。すると、Ｘ電極Ｘ及びＹ電極Ｙ間に２×Ｖｓ［Ｖ］が印加され、Ｘ電極Ｘ及びＹ電極Ｙ間で主放電が生じ、放電発光が開始する。その後、パルス５５として電圧Ｖｘを正電圧＋Ｖｓから負電圧−Ｖｓに下げる。次に、パルス７２として、電圧Ｖｚｏをグランドから正電圧（例えば＋Ｖｓ）に上げる。すると、Ｚ電極Ｚｏ及びＸ電極Ｘ間に２×Ｖｓ〔Ｖ〕（例えば１７６〔Ｖ〕）が印加され、Ｚ電極Ｚｏ及びＸ電極Ｘ間で放電が発生する。これにより、放電空間の荷電粒子密度が高くなり、電極間隔が広いＸ電極ＸとＹ電極Ｙの間の放電開始電圧が低くなる。次に、パルス７２として、電圧Ｖｚｏを正電圧からグランドに下げ、パルス６５として電圧Ｖｙを負電圧−Ｖｓから正電圧＋Ｖｓに上げる。すると、Ｘ電極Ｘ及びＹ電極Ｙ間で放電が生じ、主たる放電発光が開始する。以上の処理を繰り返すことにより、Ｘ電極Ｘ及びＹ電極Ｙ間でサステイン放電が生じる。 FIG. 7 is an enlarged view of the pulse 54 of the voltage Vx, the pulse 71 of the voltage Vzo, and the pulse 64 of the voltage Vy of FIG. Before the pulse 64, for example, the voltage Vx is a negative voltage -Vs (for example, -88V), the voltage Vzo is a ground, and the voltage Vy is a positive voltage + Vs (for example, + 88V). Next, as the pulse 64, the voltage Vy is lowered from the positive voltage + Vs to the negative voltage -Vs. Next, as the pulse 71, the voltage Vzo is raised from the ground to a positive voltage (for example, + Vs). Then, 2 × Vs [V] (for example, 176 [V]) is applied between the Z electrode Zo and the Y electrode Y, and a discharge is generated between the Z electrode Zo and the Y electrode Y. Thereby, the charged particle density in the discharge space is increased, and the discharge start voltage between the X electrode X and the Y electrode Y having a wide electrode interval is decreased. Next, as the pulse 71, the voltage Vzo is lowered from the positive voltage to the ground, and as the pulse 54, the voltage Vx is raised from the negative voltage -Vs to the positive voltage + Vs. Then, 2 × Vs [V] is applied between the X electrode X and the Y electrode Y, a main discharge is generated between the X electrode X and the Y electrode Y, and discharge light emission is started. Thereafter, the voltage Vx is lowered from the positive voltage + Vs to the negative voltage −Vs as a pulse 55. Next, as the pulse 72, the voltage Vzo is raised from the ground to a positive voltage (for example, + Vs). Then, 2 × Vs [V] (for example, 176 [V]) is applied between the Z electrode Zo and the X electrode X, and a discharge is generated between the Z electrode Zo and the X electrode X. Thereby, the charged particle density in the discharge space is increased, and the discharge start voltage between the X electrode X and the Y electrode Y having a wide electrode interval is decreased. Next, as the pulse 72, the voltage Vzo is lowered from the positive voltage to the ground, and as the pulse 65, the voltage Vy is raised from the negative voltage -Vs to the positive voltage + Vs. Then, discharge occurs between the X electrode X and the Y electrode Y, and main discharge light emission starts. By repeating the above processing, a sustain discharge is generated between the X electrode X and the Y electrode Y.

本実施形態のプラズマディスプレイ装置は、Ｘ電極Ｘ、Ｙ電極Ｙ、Ｚ電極Ｚ及びアドレス電極Ａを有する４電極構造である。これに対し、Ｘ電極Ｘ、Ｙ電極Ｙ及びアドレス電極Ａを有する３電極構造のプラズマディスプレイ装置も存在し、Ｚ電極Ｚが存在しない。３電極構造であってもサステイン放電を行うことができる。Ｘ電極Ｘ及びＹ電極Ｙ間の距離は長いほど、発光効率が向上する。しかし、その距離を長くすると、Ｘ電極Ｘ及びＹ電極Ｙ間により高い電圧を印加しないと、Ｘ電極Ｘ及びＹ電極Ｙ間で放電せず、大きな消費電力を必要とする。 The plasma display device of this embodiment has a four-electrode structure having X electrodes X, Y electrodes Y, Z electrodes Z, and address electrodes A. On the other hand, a plasma display device having a three-electrode structure including the X electrode X, the Y electrode Y and the address electrode A also exists, and the Z electrode Z does not exist. Even with a three-electrode structure, sustain discharge can be performed. The longer the distance between the X electrode X and the Y electrode Y, the better the light emission efficiency. However, if the distance is increased, unless a higher voltage is applied between the X electrode X and the Y electrode Y, no discharge occurs between the X electrode X and the Y electrode Y, and a large power consumption is required.

本実施形態の４電極構造は、発光効率の向上及び低消費電力化を実現するものである。Ｘ電極及びＹ電極Ｙ間の距離を長くすることにより、発光効率を向上させることができる。さらに、Ｚ電極Ｚを設けることにより、Ｘ電極Ｘ及びＹ電極Ｙ間に低電圧を印加し、放電発光させることができる。４電極構造では、放電発光の際にＸ電極Ｘ及びＹ電極Ｙ間に印加する電圧は、Ｚ電極Ｚにパルスを印加せずにＸ電極Ｘ及びＹ電極Ｙ間で放電する最低電圧よりも低い電圧でよい。 The four-electrode structure of the present embodiment realizes improvement in light emission efficiency and low power consumption. By increasing the distance between the X electrode and the Y electrode Y, the light emission efficiency can be improved. Furthermore, by providing the Z electrode Z, a low voltage can be applied between the X electrode X and the Y electrode Y to cause discharge light emission. In the four-electrode structure, the voltage applied between the X electrode X and the Y electrode Y during discharge light emission is lower than the lowest voltage that is discharged between the X electrode X and the Y electrode Y without applying a pulse to the Z electrode Z. A voltage is sufficient.

図７の場合では、まずＺ電極Ｚｏ及びＹ電極Ｙ間で補助放電を行い、その後にＸ電極Ｘ及びＹ電極Ｙ間で主放電を行う。この放電タイミングが非常に重要である。しかし、電圧Ｖｚｏのパルス７１及び電圧Ｖｙのパルス６４を印加した際に、Ｚ電極Ｚｏ及びＹ電極Ｙ間の電界が弱いと、Ｚ電極Ｚｏ及びＹ電極Ｙ間の放電タイミングが遅れてしまう。それを解決するためにはＺ電極Ｚｏ及びＹ電極Ｙ間の電界を強くすれば良い。本実施形態では、Ｚ電極Ｚｏ及びＹ電極Ｙ間に印加する電圧を変えずに、Ｚ電極Ｚｏ及びＹ電極Ｙ（又はＸ電極Ｘ）間の放電タイミングの遅れを防止する。以下、その説明を行う。 In the case of FIG. 7, first, auxiliary discharge is performed between the Z electrode Zo and the Y electrode Y, and then main discharge is performed between the X electrode X and the Y electrode Y. This discharge timing is very important. However, when the pulse 71 of the voltage Vzo and the pulse 64 of the voltage Vy are applied, if the electric field between the Z electrode Zo and the Y electrode Y is weak, the discharge timing between the Z electrode Zo and the Y electrode Y is delayed. In order to solve this, the electric field between the Z electrode Zo and the Y electrode Y may be increased. In the present embodiment, a delay in discharge timing between the Z electrode Zo and the Y electrode Y (or X electrode X) is prevented without changing the voltage applied between the Z electrode Zo and the Y electrode Y. This will be described below.

図１は、図２の前面ガラス基板１の一部を拡大した断面図である。Ｘ電極２７は、透明電極１１及びバス電極１２を有する。Ｚ電極２９は、透明電極１５及びバス電極１６を有する。Ｙ電極２８は、透明電極１３及びバス電極１４を有する。Ｚ電極３０は、透明電極１７及びバス電極１８を有する。誘電体層１９は、Ｘ電極２７、Ｙ電極２８及びＺ電極２９，３０を覆うように形成される。誘電体層１９の厚さＴ１は、例えば３０μｍである。Ｚ電極２９，３０上の誘電体層１９には凹部１９ａが設けられている。凹部１９ａの深さＴ２は、例えば１０〜２０μｍである。Ｚ電極２９，３０上の誘電体層１９の凹部１９ａは、なだらかに高さが変化する。Ｚ電極２９，３０を覆う誘電体層１９の厚さは、Ｘ電極２７及びＹ電極２８を覆う誘電体層１９の厚さよりも薄い。Ｚ電極２９，３０の材質は、Ｘ電極２７及びＹ電極２８の材質と同じである。バス電極１２，１４，１６，１８の材質は、例えばＣｒ−Ｃｕ−Ｃｒの３層構造である。誘電体層１９は、例えば鉛を含む低融点ガラスである。他の例としては誘電体層１９の厚さＴ１は、例えば２０μｍであり、凹部１９ａの深さＴ２は、１０μｍ前後である。この時、誘電体層１９の材質は例えば鉛を含まない低融点ガラスである。さらに他の例としては誘電体層１９の厚さＴ１は、例えば１０μｍであり、凹部１９ａの深さＴ２は、５μｍ前後である。この時、誘電体層１９は、例えば気相蒸着法により形成されたシリコン酸化物（ＳｉＯ₂）である。 FIG. 1 is an enlarged cross-sectional view of a part of the front glass substrate 1 of FIG. The X electrode 27 includes the transparent electrode 11 and the bus electrode 12. The Z electrode 29 includes the transparent electrode 15 and the bus electrode 16. The Y electrode 28 includes the transparent electrode 13 and the bus electrode 14. The Z electrode 30 includes a transparent electrode 17 and a bus electrode 18. The dielectric layer 19 is formed so as to cover the X electrode 27, the Y electrode 28, and the Z electrodes 29 and 30. The thickness T1 of the dielectric layer 19 is, for example, 30 μm. The dielectric layer 19 on the Z electrodes 29 and 30 is provided with a recess 19a. The depth T2 of the recess 19a is, for example, 10 to 20 μm. The height of the recess 19a of the dielectric layer 19 on the Z electrodes 29 and 30 changes gently. The dielectric layer 19 covering the Z electrodes 29 and 30 is thinner than the dielectric layer 19 covering the X electrode 27 and the Y electrode 28. The materials of the Z electrodes 29 and 30 are the same as the materials of the X electrode 27 and the Y electrode 28. The bus electrodes 12, 14, 16 and 18 are made of, for example, a three-layer structure of Cr—Cu—Cr. The dielectric layer 19 is a low-melting glass containing lead, for example. As another example, the thickness T1 of the dielectric layer 19 is, for example, 20 μm, and the depth T2 of the recess 19a is about 10 μm. At this time, the material of the dielectric layer 19 is, for example, low-melting glass not containing lead. As yet another example, the thickness T1 of the dielectric layer 19 is, for example, 10 μm, and the depth T2 of the recess 19a is about 5 μm. At this time, the dielectric layer 19 is, for example, silicon oxide (SiO ₂ ) formed by vapor deposition.

Ｚ電極２９を覆う誘電体層１９が薄いので、Ｚ電極２９及びＸ電極２７の間の電界が強くなる。同様に、Ｚ電極２９及びＹ電極２８間の電界が強くなる。これに対し、Ｘ電極２７及び２８間の電界はほとんど変わらない。Ｚ電極２９及びＸ電極２７の間の電界が強くなるので、Ｚ電極２９及びＸ電極２７間の放電の遅れを防止することができる。同様に、Ｚ電極２９及びＹ電極２８の間の電界が強くなるので、Ｚ電極２９及びＹ電極２８間の放電の遅れを防止することができる。これにより、小電力で、発光効率（投入電力に対する輝度の割合）のよいサステイン放電を行うことができる。 Since the dielectric layer 19 covering the Z electrode 29 is thin, the electric field between the Z electrode 29 and the X electrode 27 becomes strong. Similarly, the electric field between the Z electrode 29 and the Y electrode 28 becomes strong. On the other hand, the electric field between the X electrodes 27 and 28 hardly changes. Since the electric field between the Z electrode 29 and the X electrode 27 becomes strong, a delay in discharge between the Z electrode 29 and the X electrode 27 can be prevented. Similarly, since the electric field between the Z electrode 29 and the Y electrode 28 becomes strong, a delay in discharge between the Z electrode 29 and the Y electrode 28 can be prevented. As a result, it is possible to perform a sustain discharge with low power and good luminous efficiency (ratio of luminance with respect to input power).

図８は、図２のプラズマディスプレイパネルの平面図である。図１の凹部１９ａは、Ｚ電極１５，１６に沿って、かつ複数の表示セルを横切るように、連続して設けられる。隔壁２３は、アドレス電極２１間にストライプ状に配置される。Ｚ電極１５，１６上の誘電体層の凹部１９ａは、隔壁２３と一部が重なる。 FIG. 8 is a plan view of the plasma display panel of FIG. The recess 19a in FIG. 1 is provided continuously along the Z electrodes 15 and 16 and across a plurality of display cells. The barrier ribs 23 are arranged in stripes between the address electrodes 21. The concave portion 19a of the dielectric layer on the Z electrodes 15 and 16 partially overlaps the partition wall 23.

（第２の実施形態）
図９は、本発明の第２の実施形態によるプラズマディスプレイパネル（図２）の平面図であり、図８に対応する。以下、本実施形態が第１の実施形態と異なる点を説明する。隔壁２３は、アドレス電極２１間にストライプ状に配置される。図１の凹部１９ａは、表示セルごとに独立して設けられ、隔壁２３とは重ならない。これにより、図９の水平（横）方向に隣接する表示セル間の電荷のクロストークを防止することができる。 (Second Embodiment)
FIG. 9 is a plan view of a plasma display panel (FIG. 2) according to the second embodiment of the present invention, and corresponds to FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. The barrier ribs 23 are arranged in stripes between the address electrodes 21. The recess 19a in FIG. 1 is provided independently for each display cell and does not overlap the partition wall 23. As a result, charge crosstalk between display cells adjacent in the horizontal (lateral) direction of FIG. 9 can be prevented.

（第３の実施形態）
図１１は、本発明の第３の実施形態によるプラズマディスプレイパネル３（図３）の構造例を示す分解部分斜視図であり、図２に対応する。図１０は、図１１の前面ガラス基板１及び背面ガラス基板２の一部を拡大した断面図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、第１の実施形態のストライプ型隔壁２３の代わりに、ボックス型隔壁２３ａ，２３ｂが設けられる。垂直方向隔壁２３ａは、ストライプ型隔壁２３と同様に、アドレス電極２１に並行して垂直方向に延びるように配置される。水平方向隔壁２３ｂは、Ｘ電極１１，１２、Ｙ電極１３，１４及びＺ電極１５〜１８に並行して水平方向に延びるように配置される。ボックス型隔壁２３ａ，２３ｂは、すべての表示セルを分離して囲むように設けられる。表示セルは、Ｘ電極、Ｙ電極及びＺ電極を含む。凹部１９ａは、図８と同様に、垂直方向隔壁２３ａ（図８の隔壁２３）と一部が重なる。 (Third embodiment)
FIG. 11 is an exploded partial perspective view showing a structural example of the plasma display panel 3 (FIG. 3) according to the third embodiment of the present invention, and corresponds to FIG. FIG. 10 is an enlarged cross-sectional view of a part of the front glass substrate 1 and the back glass substrate 2 of FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. In the present embodiment, box-type partition walls 23a and 23b are provided in place of the stripe-type partition wall 23 of the first embodiment. The vertical partition walls 23 a are arranged so as to extend in the vertical direction in parallel with the address electrodes 21, similarly to the stripe-type partition walls 23. The horizontal partition 23b is arranged to extend in the horizontal direction in parallel with the X electrodes 11, 12, the Y electrodes 13, 14, and the Z electrodes 15-18. The box-type partition walls 23a and 23b are provided so as to separate and surround all the display cells. The display cell includes an X electrode, a Y electrode, and a Z electrode. As in FIG. 8, the recess 19 a partially overlaps with the vertical partition wall 23 a (the partition wall 23 in FIG. 8).

ボックス型隔壁２３ａ，２３ｂの場合、各表示セルが分離されて密閉されてしまう。これでは、前面ガラス基板１及び背面ガラス基板２間の放電空間を真空排気し、上記の放電ガスを封入することができない。本実施形態では、凹部１９ａが垂直方向隔壁２３ａと重なるため、すべての表示セルの放電空間が凹部１０ａを介して繋がる。この凹部１９ａの経路を介して、上記の放電空間に対して真空排気及び放電ガスの封入を行うことができる。 In the case of the box-type partition walls 23a and 23b, the display cells are separated and sealed. In this case, the discharge space between the front glass substrate 1 and the back glass substrate 2 cannot be evacuated and the discharge gas cannot be enclosed. In the present embodiment, since the recess 19a overlaps the vertical partition wall 23a, the discharge spaces of all the display cells are connected via the recess 10a. The discharge space can be evacuated and filled with discharge gas through the path of the recess 19a.

（第４の実施形態）
図５は、本発明の第４の実施形態によるプラズマディスプレイパネル３（図３）の構造例を示す分解部分斜視図であり、図２に対応する。図６は、図５の前面ガラス基板１の一部を拡大した断面図であり、図１に対応する。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、第１の実施形態のバス電極１６及び１８の代わりに、バス電極１６ａ及び１８ａが設けられる。バス電極１６ａを例に説明するが、バス電極１８ａもバス電極１６ａと同様である。本実施形態では、誘電体層１９の表面は平面である。誘電体層１９の厚さＴ３は、例えば１０μｍである。Ｘ電極２７のバス電極１２及びＹ電極２８のバス電極１４の厚さＴ４は、例えば２〜３μｍである。Ｚ電極２９のバス電極１６ａの厚さＴ５は、例えば５μｍである。透明電極１１，１３，１５の厚さＴ６は、同じであり、例えば０．１〜０．２μｍである。Ｚ電極２９の厚さは、Ｘ電極２７及びＹ電極２８の厚さよりも厚い。その結果、Ｚ電極２９を覆う誘電体層１９の厚さは、Ｘ電極２７及びＹ電極２８を覆う誘電体層１９の厚さよりも薄い。Ｚ電極２９の材質は、Ｘ電極２７及びＹ電極２８の材質と異なる。Ｘ電極２７及びＹ電極２８のバス電極１２及び１４の材質は、例えばＣｒ−Ｃｕ−Ｃｒの３層構造である。Ｚ電極２９のバス電極１６ａの材質は、例えば銀（Ａｇ）である。誘電体層１９は、例えば気相蒸着法により形成されたシリコン酸化物（ＳｉＯ₂）である。 (Fourth embodiment)
FIG. 5 is an exploded partial perspective view showing a structural example of the plasma display panel 3 (FIG. 3) according to the fourth embodiment of the present invention, and corresponds to FIG. 6 is an enlarged cross-sectional view of a part of the front glass substrate 1 of FIG. 5, and corresponds to FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. In the present embodiment, bus electrodes 16a and 18a are provided instead of the bus electrodes 16 and 18 of the first embodiment. The bus electrode 16a will be described as an example, but the bus electrode 18a is the same as the bus electrode 16a. In the present embodiment, the surface of the dielectric layer 19 is a plane. The thickness T3 of the dielectric layer 19 is, for example, 10 μm. The thickness T4 of the bus electrode 12 of the X electrode 27 and the bus electrode 14 of the Y electrode 28 is, for example, 2 to 3 μm. A thickness T5 of the bus electrode 16a of the Z electrode 29 is, for example, 5 μm. The transparent electrodes 11, 13, and 15 have the same thickness T6, for example, 0.1 to 0.2 μm. The Z electrode 29 is thicker than the X electrode 27 and the Y electrode 28. As a result, the thickness of the dielectric layer 19 covering the Z electrode 29 is thinner than the thickness of the dielectric layer 19 covering the X electrode 27 and the Y electrode 28. The material of the Z electrode 29 is different from the material of the X electrode 27 and the Y electrode 28. The material of the bus electrodes 12 and 14 of the X electrode 27 and the Y electrode 28 is, for example, a three-layer structure of Cr—Cu—Cr. The material of the bus electrode 16a of the Z electrode 29 is, for example, silver (Ag). The dielectric layer 19 is, for example, silicon oxide (SiO ₂ ) formed by a vapor deposition method.

（第５の実施形態）
本発明の第５の実施形態として、ＡＬＩＳ方式（Alternate Lighting of Surfaces Method）のプラズマディスプレイ装置を説明する。図４において、奇数フィールドＦＤ１等では、Ｘ電極Ｘ１及びＹ電極Ｙ１間の表示セル、Ｘ電極Ｘ２及びＹ電極Ｙ２間の表示セル、Ｘ電極Ｘ３及びＹ電極Ｙ３間の表示セル、Ｘ電極Ｘ４及びＹ電極Ｙ４間の表示セル等でのサステイン放電により表示を行う。この際、奇数番目のＺ電極Ｚｏを用いてサステイン放電を行う。その後、偶数フィールドＦＤ２等では、Ｙ電極Ｙ１及びＸ電極Ｘ２間の表示セル、Ｙ電極Ｙ２及びＸ電極Ｘ３間の表示セル、Ｙ電極Ｙ３及びＸ電極Ｘ４間の表示セル等でのサステイン放電により表示を行う。この際、偶数番目のＺ電極Ｚｅを用いてサステイン放電を行う。 (Fifth embodiment)
As a fifth embodiment of the present invention, an ALIS (Alternate Lighting of Surfaces Method) plasma display device will be described. 4, in the odd field FD1, etc., the display cell between the X electrode X1 and the Y electrode Y1, the display cell between the X electrode X2 and the Y electrode Y2, the display cell between the X electrode X3 and the Y electrode Y3, the X electrode X4 and Display is performed by a sustain discharge in a display cell or the like between the Y electrodes Y4. At this time, the sustain discharge is performed using the odd-numbered Z electrodes Zo. Thereafter, in the even field FD2, etc., display is performed by sustain discharge in the display cell between the Y electrode Y1 and the X electrode X2, the display cell between the Y electrode Y2 and the X electrode X3, the display cell between the Y electrode Y3 and the X electrode X4, and the like. I do. At this time, the sustain discharge is performed using the even-numbered Z electrodes Ze.

ＡＬＩＳ方式では、Ｘ電極Ｘは、両側に隣接するＹ電極Ｙとの間に放電スリットを有し、放電可能である。同様に、Ｙ電極Ｙは、両側に隣接するＸ電極Ｘとの間に放電スリットを有し、放電可能である。フィールド毎に放電する放電スリットが変わる。 In the ALIS system, the X electrode X has a discharge slit between the Y electrode Y adjacent to both sides, and can be discharged. Similarly, the Y electrode Y has a discharge slit between the X electrode X adjacent on both sides and can discharge. The discharge slit for discharging varies from field to field.

図１３は、本実施形態によるＡＬＩＳ方式の電圧波形例を示す図であり、図１２に対応する。図４のリセット期間４１、アドレス期間４２及びサステイン期間４３の電圧波形例を示す。電圧Ｖｘｏは、奇数番目のＸ電極Ｘ１，Ｘ３等の電圧である。電圧Ｖｙｏは、奇数番目のＹ電極Ｙ１，Ｙ３等の電圧である。電圧Ｖｚｏは、奇数番目のＺ電極Ｚｏの電圧である。電圧Ｖｚｅは、偶数番目のＺ電極Ｚｅの電圧である。電圧Ｖａは、アドレス電極Ａの電圧である。図１３は奇数フィールドＦＤ１等の電圧波形例を示す。電圧Ｖｘｏは、図１２の電圧Ｖｘと同じである。電圧Ｖｙｏは、図１２の電圧Ｖｙと同じである。電圧Ｖｚｏは、図１２の電圧Ｖｚｏと同じである。奇数フィールドＦＤ１等では、Ｚ電極Ｚｅは放電しない放電スリット間に位置する。したがって、電圧Ｖｚｅは、グランドを維持する。電圧Ｖａは、図１２の電圧Ｖａと同じである。サステイン期間４３では、偶数番目のＸ電極Ｘ２，Ｘ４等の電圧Ｖｘｅは電圧Ｖｘｏに対して反転し、偶数番目のＹ電極Ｙ２，Ｙ４等の電圧Ｖｙｅは電圧Ｖｙｏに対して反転したものである。 FIG. 13 is a diagram illustrating an example of the voltage waveform of the ALIS system according to the present embodiment, and corresponds to FIG. An example of voltage waveforms in the reset period 41, the address period 42, and the sustain period 43 in FIG. 4 is shown. The voltage Vxo is a voltage of the odd-numbered X electrodes X1, X3 and the like. The voltage Vyo is a voltage of the odd-numbered Y electrodes Y1, Y3 and the like. The voltage Vzo is a voltage of the odd-numbered Z electrode Zo. The voltage Vze is the voltage of the even-numbered Z electrode Ze. The voltage Va is a voltage of the address electrode A. FIG. 13 shows an example of the voltage waveform of the odd field FD1 and the like. The voltage Vxo is the same as the voltage Vx in FIG. The voltage Vyo is the same as the voltage Vy in FIG. The voltage Vzo is the same as the voltage Vzo in FIG. In the odd field FD1 or the like, the Z electrode Ze is located between discharge slits that do not discharge. Therefore, the voltage Vze maintains the ground. The voltage Va is the same as the voltage Va in FIG. In the sustain period 43, the voltage Vxe of the even-numbered X electrodes X2, X4 etc. is inverted with respect to the voltage Vxo, and the voltage Vye of the even-numbered Y electrodes Y2, Y4 etc. is inverted with respect to the voltage Vyo.

次に、偶数フィールドＦＤ２等の電圧波形を説明する。電圧Ｖｙｏは、奇数フィールドＦＤ１等（図１３）の電圧Ｖｙｏと同じである。偶数番目のＸ電極Ｘ２，Ｘ４等の電圧Ｖｘｅは、奇数フィールドＦＤ１等（図１３）の電圧Ｖｘｏと同じである。サステイン期間４３の繰り返しサステインパルスでは、奇数番目のＸ電極Ｘ１，Ｘ３等の電圧Ｖｘｏは電圧Ｖｘｅに対して反転し、偶数番目のＹ電極Ｙ２，Ｙ４等の電圧Ｖｙｅは電圧Ｖｙｏに対して反転したものである。また、電圧Ｖｚｏ及びＶｚｅは、相互に奇数フィールドＦＤ１等（図１３）のものを逆にしたものである。すなわち、電圧Ｖｚｏは、グランド電位を維持する。電圧Ｖｚｅは、トリガパルス７０〜７３を有する。 Next, voltage waveforms in the even field FD2 and the like will be described. The voltage Vyo is the same as the voltage Vyo of the odd field FD1 etc. (FIG. 13). The voltage Vxe of the even-numbered X electrodes X2, X4, etc. is the same as the voltage Vxo of the odd-numbered field FD1, etc. (FIG. 13). In the repetitive sustain pulse of the sustain period 43, the voltage Vxo of the odd-numbered X electrodes X1, X3 etc. is inverted with respect to the voltage Vxe, and the voltage Vye of the even-numbered Y electrodes Y2, Y4 etc. is inverted with respect to the voltage Vyo. Is. The voltages Vzo and Vze are obtained by reversing the odd field FD1 and the like (FIG. 13). That is, the voltage Vzo maintains the ground potential. The voltage Vze has trigger pulses 70 to 73.

図１２のプログレッシブ方式では、Ｘ電極Ｘ１及びＹ電極Ｙ１間の表示セル、Ｘ電極Ｘ２及びＹ電極Ｙ２間の表示セル、Ｘ電極Ｘ３及びＹ電極Ｙ３間の表示セル、Ｘ電極Ｘ４及びＹ電極Ｙ４間の表示セル等でのサステイン放電による表示のみが可能である。図１４のＡＬＩＳ方式では、さらに、Ｙ電極Ｙ１及びＸ電極Ｘ２間の表示セル、Ｙ電極Ｙ２及びＸ電極Ｘ３間の表示セル、Ｙ電極Ｙ３及びＸ電極Ｘ４間の表示セル等でのサステイン放電による表示も可能になるので、高解像度を実現することができる。 12, the display cell between the X electrode X1 and the Y electrode Y1, the display cell between the X electrode X2 and the Y electrode Y2, the display cell between the X electrode X3 and the Y electrode Y3, the X electrode X4 and the Y electrode Y4. Only the display by the sustain discharge in the display cell or the like is possible. In the ALIS system shown in FIG. 14, the sustain discharge is further caused in the display cell between the Y electrode Y1 and the X electrode X2, the display cell between the Y electrode Y2 and the X electrode X3, the display cell between the Y electrode Y3 and the X electrode X4, and the like. Since display is also possible, high resolution can be realized.

以上のように、第１〜第５の実施形態によれば、Ｚ電極群（複数のＺ電極の群）を覆う誘電体層１９の厚さは、Ｘ電極群（複数のＸ電極の群）及びＹ電極群（複数のＹ電極の群）を覆う誘電体層１９の厚さよりも薄くすることを特徴とする。これにより、Ｚ電極及びＸ電極間の放電空間の電界を強くし、Ｚ電極及びＹ電極間の放電空間の電界を強くすることができる。電界を強くすることにより、Ｚ電極及びＸ電極間の放電タイミングの遅れを防止し、Ｚ電極及びＹ電極間の放電タイミングの遅れを防止することができ、４電極構造のプラズマディスプレイ装置の発光効率を高くすることができる。また、Ｘ電極、Ｙ電極及びＺ電極の電圧を低くすることも可能になるので、電力を減らすことも可能である。 As described above, according to the first to fifth embodiments, the thickness of the dielectric layer 19 covering the Z electrode group (a group of a plurality of Z electrodes) is set to the X electrode group (a group of a plurality of X electrodes). And a thickness of the dielectric layer 19 covering the Y electrode group (group of Y electrodes). Thereby, the electric field in the discharge space between the Z electrode and the X electrode can be strengthened, and the electric field in the discharge space between the Z electrode and the Y electrode can be strengthened. By strengthening the electric field, the delay of the discharge timing between the Z electrode and the X electrode can be prevented, and the delay of the discharge timing between the Z electrode and the Y electrode can be prevented, and the luminous efficiency of the plasma display device having a four-electrode structure Can be high. In addition, since the voltages of the X electrode, the Y electrode, and the Z electrode can be lowered, the power can be reduced.

本実施形態のプラズマディスプレイ装置は、パーソナルコンピュータやワークステーション等のディスプレイ装置、平面型の壁掛けテレビジョン、広告や情報等の表示用のディスプレイ装置に使用することができる。 The plasma display device of the present embodiment can be used for a display device such as a personal computer or a workstation, a flat wall-mounted television, or a display device for displaying advertisements or information.

なお、上記実施形態ではＺ電極に印加する電圧をサステインパルスと同じＶｓとしたが、Ｚ電極上の誘電体層の厚さを薄くすることでＶｓより低くてもよい。また、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。 In the above embodiment, the voltage applied to the Z electrode is Vs, which is the same as the sustain pulse, but may be lower than Vs by reducing the thickness of the dielectric layer on the Z electrode. In addition, each of the above-described embodiments is merely a specific example for carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

本発明の第１の実施形態による前面ガラス基板の一部を拡大した断面図である。It is sectional drawing to which some front glass substrates by the 1st Embodiment of this invention were expanded. 第１の実施形態によるプラズマディスプレイパネルの構造例を示す分解部分斜視図である。It is a disassembled partial perspective view which shows the structural example of the plasma display panel by 1st Embodiment. 第１の実施形態による４電極構造のＡＣ型プラズマディスプレイ装置の構成例を示す図である。It is a figure which shows the structural example of the AC type plasma display apparatus of the 4 electrode structure by 1st Embodiment. 画像の１フィールドの構成例を示す図である。It is a figure which shows the structural example of 1 field of an image. 本発明の第４の実施形態によるプラズマディスプレイパネルの構造例を示す分解部分斜視図である。It is a disassembled partial perspective view which shows the structural example of the plasma display panel by the 4th Embodiment of this invention. 図５の前面ガラス基板の一部を拡大した断面図である。It is sectional drawing to which some front glass substrates of FIG. 5 were expanded. 図１２の電圧Ｖｘのパルス５４、電圧Ｖｚのパルス７１及び電圧Ｖｙのパルス６４の拡大図である。FIG. 13 is an enlarged view of a pulse 54 of voltage Vx, a pulse 71 of voltage Vz, and a pulse 64 of voltage Vy in FIG. 12. 図２のプラズマディスプレイパネルの平面図である。It is a top view of the plasma display panel of FIG. 本発明の第２の実施形態によるプラズマディスプレイパネルの平面図である。It is a top view of the plasma display panel by the 2nd Embodiment of this invention. 図１１の前面ガラス基板及び背面ガラス基板の一部を拡大した断面図である。It is sectional drawing to which some front glass substrates and back glass substrates of FIG. 11 were expanded. 本発明の第３の実施形態によるプラズマディスプレイパネルの構造例を示す分解部分斜視図である。It is a disassembled partial perspective view showing a structural example of a plasma display panel according to a third embodiment of the present invention. プログレッシブ方式の電圧波形例を示す図である。It is a figure which shows the voltage waveform example of a progressive system. 本発明の第５の実施形態によるＡＬＩＳ方式の電圧波形例を示す図である。It is a figure which shows the voltage waveform example of the ALIS system by the 5th Embodiment of this invention.

Explanation of symbols

１前面ガラス基板
２背面ガラス基板
３プラズマディスプレイパネル
４Ｘ駆動回路
５Ｙ駆動回路
６アドレス駆動回路
７制御回路
８電源回路
９，１０Ｚ駆動回路
１１Ｘ透明電極
１２Ｘバス電極
１３Ｙ透明電極
１４Ｙバス電極
１５，１７Ｚ透明電極
１６，１８Ｚバス電極
１９誘電体層
１９ａ凹部
２０保護層
２１アドレス電極
２２誘電体層
２３隔壁
２４〜２６蛍光体層
２７Ｘ電極
２８Ｙ電極
２９，３０Ｚ電極
３１〜４０サブフィールド
４１リセット期間
４２アドレス期間
４３サステイン期間 DESCRIPTION OF SYMBOLS 1 Front glass substrate 2 Back glass substrate 3 Plasma display panel 4 X drive circuit 5 Y drive circuit 6 Address drive circuit 7 Control circuit 8 Power supply circuit 9, 10 Z drive circuit 11 X transparent electrode 12 X bus electrode 13 Y transparent electrode 14 Y Bus electrodes 15 and 17 Z transparent electrodes 16 and 18 Z bus electrode 19 Dielectric layer 19 a Recess 20 Protective layer 21 Address electrode 22 Dielectric layer 23 Partitions 24 to 26 Phosphor layer 27 X electrode 28 Y electrodes 29 and 30 Z electrode 31 -40 Subfield 41 Reset period 42 Address period 43 Sustain period

Claims

A first substrate;
A second substrate disposed opposite the first substrate;
A first electrode group that is disposed in parallel on the first substrate, and a third electrode group that is disposed in a gap that discharges the first and second electrode groups;
A dielectric layer covering the first to third electrode groups;
A fourth electrode group disposed on the second substrate so as to intersect the first to third electrode groups,
The plasma display panel according to claim 1, wherein a thickness of the dielectric layer covering the third electrode group is thinner than a thickness of the dielectric layer covering the first and second electrode groups.

The plasma display panel according to claim 1, wherein the dielectric layer on the third electrode group is provided with a recess.

3. The plasma display panel according to claim 2, wherein a material of the third electrode group is the same as that of the first and second electrode groups.

And a partition disposed between the fourth electrodes,
4. The plasma display panel according to claim 2, wherein the concave portion of the dielectric layer on the third electrode group does not overlap the partition wall.

Furthermore, it has a box-type partition for separating a display cell including the set of the first to third electrodes,
4. The plasma display panel according to claim 2, wherein the concave portion of the dielectric layer on the third electrode group overlaps with the partition wall.

6. The plasma display panel according to claim 2, wherein the dielectric layer is silicon oxide formed by a vapor deposition method.

The plasma display panel according to claim 2, wherein the height of the concave portion of the dielectric layer on the third electrode group changes gently.

The plasma display panel according to claim 1, wherein the thickness of the third electrode group is thicker than the thicknesses of the first and second electrode groups.

9. The plasma display panel according to claim 8, wherein a material of the third electrode group is different from a material of the first and second electrode groups.

10. The plasma display panel according to claim 8, wherein a surface of the dielectric layer is a flat surface.

A plasma display device comprising the plasma display panel according to claim 1.