JP2007042775A - Protection diode, method of manufacturing same, and electro-optical device - Google Patents
Protection diode, method of manufacturing same, and electro-optical device Download PDFInfo
- Publication number
- JP2007042775A JP2007042775A JP2005223901A JP2005223901A JP2007042775A JP 2007042775 A JP2007042775 A JP 2007042775A JP 2005223901 A JP2005223901 A JP 2005223901A JP 2005223901 A JP2005223901 A JP 2005223901A JP 2007042775 A JP2007042775 A JP 2007042775A
- Authority
- JP
- Japan
- Prior art keywords
- protection diode
- liquid crystal
- electrode
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、保護ダイオード、保護ダイオードの製造方法、及び電気光学装置に関するものである。 The present invention relates to a protection diode, a method for manufacturing the protection diode, and an electro-optical device.
現在、携帯電話機、携帯情報端末機等といった電子機器に液晶表示装置等といった電気光学装置が広く使用されている。このような電気光学装置においては、表示領域の画素毎に設けられたTFT(薄膜トランジスタ)が駆動することによって、電子機器に関する各種の情報を文字、数字、図形等といった画像を表示するようになっている。
ここで、スイッチング素子としては、例えば、MOS型トランジスタが採用されるが、これは静電気によって破壊され易いという欠点を有している。そこで、静電気によるスイッチング素子の破壊を防止する手段として、保護ダイオードをガラス基板上に形成することが知られている(例えば、特許文献1参照)。
Here, as the switching element, for example, a MOS transistor is employed, but this has a drawback that it is easily destroyed by static electricity. Therefore, it is known that a protective diode is formed on a glass substrate as a means for preventing the switching element from being destroyed by static electricity (see, for example, Patent Document 1).
ところで、上記の特許文献においては、ITO(Indium Tin Oxide)等の透明導電膜を最上層に形成することで保護ダイオードを形成しているが、透明導電膜を形成する工程よりも前段の工程で生じた静電気による破壊は防止できないという欠点がある。
一方、スイッチング素子は、ガラス基板等の基体上に公知の半導体製造工程を利用することによって形成するのが一般的であり、このような製造工程においては、プラズマ雰囲気を利用した各種製造工程や、搬送時における搬送アームとガラス基板との接触等により、ガラス基板上に静電気が発生してしまう。更に、ガラス基板は、静電気の帯電が生じ易いという性質を有していることから、静電気の発生を抑制することが困難である。
従って、これらが原因となって、製造工程中にスイッチング素子が破壊してしまうという問題があった。また、上記の特許文献のように、最終的に保護ダイオードを形成したとしても、当該保護ダイオードが形成される前の工程において、スイッチング素子を静電気から保護することができないという問題がある。
本発明は、上記の問題点に鑑みて成されたものであって、電気光学装置の製造工程中における静電気によるスイッチング素子の破壊を抑制できる保護ダイオード、保護ダイオードの製造方法、及び電気光学装置を提供することを目的とする。
By the way, in the above-mentioned patent document, a protective diode is formed by forming a transparent conductive film such as ITO (Indium Tin Oxide) in the uppermost layer, but in a process preceding the process of forming the transparent conductive film. There is a disadvantage that destruction due to the generated static electricity cannot be prevented.
On the other hand, the switching element is generally formed on a substrate such as a glass substrate by using a known semiconductor manufacturing process, and in such a manufacturing process, various manufacturing processes using a plasma atmosphere, Static electricity is generated on the glass substrate due to contact between the transfer arm and the glass substrate during transfer. Furthermore, since the glass substrate has the property of being easily charged with static electricity, it is difficult to suppress the generation of static electricity.
Therefore, there is a problem that the switching element is destroyed during the manufacturing process due to these reasons. Moreover, even if the protection diode is finally formed as in the above-mentioned patent document, there is a problem that the switching element cannot be protected from static electricity in the process before the protection diode is formed.
The present invention has been made in view of the above-described problems, and includes a protection diode, a protection diode manufacturing method, and an electro-optical device that can suppress the destruction of a switching element due to static electricity during the manufacturing process of the electro-optical device. The purpose is to provide.
本発明者は、上記の問題点を解決すべく、以下の手段を有する本発明を想到した。
即ち、本発明の保護ダイオードは、ソース/ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードであって、前記ソース/ドレイン電極の一部と、前記ゲート電極とが、前記ゲート絶縁膜を介して重なり合うことにより形成された容量部を有すること、を特徴としている。
このようにすれば、素子の構造上生じてしまう寄生容量と、容量部とによる容量結合を用いることにより、素子を動作させることができる。また、容量結合型の保護ダイオードを形成するので、透明導電膜を最上層に形成することなく、早い工程(ソース/ドレイン電極を形成した段階)から静電保護機能を有することとなる。
従って、製造工程中にスイッチング素子が破壊してしまうことを防止し、スイッチング素子を静電気から保護することができる。
In order to solve the above problems, the present inventor has conceived the present invention having the following means.
That is, the protection diode of the present invention is a protection diode comprising an element comprising a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed opposite to the semiconductor layer via a gate insulating film. A part of the source / drain electrode and the gate electrode have a capacitance portion formed by overlapping with the gate insulating film interposed therebetween.
In this way, the element can be operated by using the parasitic coupling caused by the structure of the element and the capacitive coupling by the capacitor portion. In addition, since the capacitively coupled protection diode is formed, the electrostatic protection function is provided from an early step (the stage where the source / drain electrodes are formed) without forming the transparent conductive film in the uppermost layer.
Therefore, the switching element can be prevented from being destroyed during the manufacturing process, and the switching element can be protected from static electricity.
また、本発明の保護ダイオードにおいては、前記素子における寄生容量に対する前記容量部の容量比は、1よりも大きいことが好ましく、5よりも大きいことがより好ましい。このようにすれば、急峻な電流電圧特性を有するスイッチング特性を得ることができる。 In the protection diode of the present invention, the capacitance ratio of the capacitance portion to the parasitic capacitance in the element is preferably greater than 1, and more preferably greater than 5. In this way, switching characteristics having steep current-voltage characteristics can be obtained.
また、本発明の保護ダイオードの製造方法は、ソース/ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードの製造方法であって、前記ゲート絶縁膜を介して、前記ソース/ドレイン電極とのうちの少なくともいずれかの一部と、前記ゲート電極と、を重なり合わせることにより、容量部を形成すること、を特徴としている。
このようにすれば、上記の保護ダイオードを製造するので、容量結合によって動作する素子を備えた保護ダイオードを実現できる。また、透明導電膜を最上層に形成することなく、早い工程(ソース/ドレイン電極を形成した段階)から静電保護機能を有することとなる。
従って、製造工程中にスイッチング素子が破壊してしまうことを防止し、スイッチング素子を静電気から保護することができる。
The protection diode manufacturing method of the present invention includes an element including a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed to face the semiconductor layer via a gate insulating film. A method of manufacturing a protection diode, wherein a capacitance part is formed by overlapping at least one part of the source / drain electrode with the gate electrode through the gate insulating film. It is characterized by that.
In this way, since the protection diode is manufactured, a protection diode having an element that operates by capacitive coupling can be realized. Further, without forming the transparent conductive film as the uppermost layer, it has an electrostatic protection function from an early process (stage where the source / drain electrodes are formed).
Therefore, the switching element can be prevented from being destroyed during the manufacturing process, and the switching element can be protected from static electricity.
また、本発明の電気光学装置は、ソース/ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた電気光学装置であって、先に記載の保護ダイオードを備えることを特徴としている。
このようにすれば、上記の保護ダイオードと同様の効果が得られる。
The electro-optical device according to the invention includes an element including a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed to face the semiconductor layer via a gate insulating film. A device comprising the protective diode described above.
In this way, the same effect as the above protection diode can be obtained.
以下、本発明の実施形態について、図面を参照して説明する。
本実施形態では、電気光学装置の一形態である液晶装置について説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
また、本明細書では、液晶装置の各構成部材における液晶層側を内側と呼び、その反対側を外側と呼ぶことにする。また、「非選択電圧印加時」および「選択電圧印加時」とは、それぞれ「液晶層への印加電圧が液晶のしきい値電圧近傍である時」および「液晶層への印加電圧が液晶のしきい値電圧に比べて十分高い時」を意味しているものとする。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the present embodiment, a liquid crystal device which is one form of an electro-optical device will be described.
In each drawing used for the following description, the scale of each member is appropriately changed to make each member a recognizable size.
In the present specification, the liquid crystal layer side of each component of the liquid crystal device is referred to as an inner side, and the opposite side is referred to as an outer side. “When a non-selection voltage is applied” and “when a selection voltage is applied” are respectively “when the applied voltage to the liquid crystal layer is close to the threshold voltage of the liquid crystal” and “the applied voltage to the liquid crystal layer is It means “when sufficiently high compared to the threshold voltage”.
最初に、本発明の実施形態に係る液晶装置について、図1から図7を参照して説明する。本実施形態に係る液晶装置は、一対の基板により液晶層が挟持された液晶パネルと、その液晶パネルの外側に各々配置された偏光板とを有するものである。なお、本実施形態では、スイッチング素子として薄膜トランジスタ(Thin Film Transistor、以下TFTという)素子を用いたアクティブマトリクス方式の透過型液晶パネルを例にして説明する。 First, a liquid crystal device according to an embodiment of the present invention will be described with reference to FIGS. The liquid crystal device according to this embodiment includes a liquid crystal panel in which a liquid crystal layer is sandwiched between a pair of substrates, and polarizing plates respectively disposed on the outside of the liquid crystal panel. In the present embodiment, an active matrix transmissive liquid crystal panel using a thin film transistor (hereinafter referred to as TFT) element as a switching element will be described as an example.
(液晶パネルの回路図)
図1は、液晶パネルの回路図である。
透過型液晶パネル60の画像表示領域60Aを構成すべくマトリクス状に配置された複数のドットには、画素電極9が形成されている。また、その画素電極9の側方には、当該画素電極9への通電制御を行うためのスイッチング素子であるTFT素子30が形成されている。このTFT素子30のソース領域には、データ線6aが電気的に接続されている。また、データ線6aはデータ線駆動回路71に接続されている。
(Circuit diagram of the liquid crystal panel)
FIG. 1 is a circuit diagram of a liquid crystal panel.
Pixel electrodes 9 are formed on a plurality of dots arranged in a matrix so as to form an
また、TFT素子30のゲートには、走査線3aが電気的に接続されている。また、走査線3aは、ゲート線駆動回路72に接続されている。当該ゲート線駆動回路72が駆動することにより、走査線3aには、所定のタイミングでパルス的に走査信号G1、G2、…、Gmが供給される。なお、走査信号G1、G2、…、Gmは、各走査線3aに対してこの順に線順次で印加する。
The
また、TFT素子30のドレイン領域には、画素電極9が電気的に接続されている。そして、走査線3aから供給された走査信号G1、G2、…、Gmにより、スイッチング素子であるTFT素子30を一定期間だけオン状態にすると、データ線6aから供給された画像信号S1、S2、…、Snが、各画素の液晶に所定のタイミングで書き込まれる。
Further, the pixel electrode 9 is electrically connected to the drain region of the
液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、画素電極9と共通電極との間に形成される液晶容量で一定期間保持される。
また、画素電極9と容量線3bとの間には、液晶容量と並列に蓄積容量17が配置されており、液晶容量で保持された画像信号S1、S2、…、Snのリークを防止するようになっている。
このように、液晶に電圧信号が印加されると、印加された電圧レベルにより液晶分子の配向状態が変化する。これにより、液晶に入射した光が変調されて階調表示が可能となる。
Image signals S1, S2,..., Sn written at a predetermined level in the liquid crystal are held for a certain period by a liquid crystal capacitance formed between the pixel electrode 9 and the common electrode.
Further, a
Thus, when a voltage signal is applied to the liquid crystal, the alignment state of the liquid crystal molecules changes depending on the applied voltage level. As a result, the light incident on the liquid crystal is modulated to enable gradation display.
また、上記の液晶パネル60は、マトリクス状に配置されている複数の画素電極9の外周に保護ダイオード81,82,83を備えている。
保護ダイオード81の各々は、その一方側(後述する入力側)においてデータ線6aと接続され、その他方側(後述する出力側)において第1共通配線101に接続されている。
保護ダイオード82の各々は、その一方側(後述する入力側)において走査線3aと接続され、その他方側(後述する出力側)において第2共通配線102に接続されている。
保護ダイオード83の各々は、その一方側(後述する入力側)において第1共通配線101或いは第2共通配線102と接続され、その他方側(後述する出力側)において第1外周配線103に接続されている。更に、第1外周配線103は、銀点104を有する第2外周配線105と導通している。
また、保護ダイオード81,83、第1及び第2共通配線101,102、第1外周配線103は、後述するソース配線やソース電極と同一材料によって形成されている。
このような構成により、液晶パネル60の回路構成は、その外周が保護ダイオード83によって囲まれたものとなり、電気的に保護ダイオード83によって保護されている。
The
Each of the
Each of the
Each of the
The
With such a configuration, the circuit configuration of the
本実施形態の液晶パネルでは、TFTアレイ基板上に、インジウム錫酸化物(Indium Tin Oxide、以下ITOという)等の透明導電性材料からなる矩形状の画素電極9(破線9aによりその輪郭を示す)が、マトリクス状に配列形成されている。また、画素電極9の縦横の境界に沿って、データ線6a、走査線3a及び容量線3bが設けられている。本実施形態では、各画素電極9の形成された領域がドットであり、マトリクス状に配置されたドット毎に表示を行うことが可能な構造になっている。
In the liquid crystal panel of this embodiment, a rectangular pixel electrode 9 made of a transparent conductive material such as indium tin oxide (hereinafter referred to as ITO) on the TFT array substrate (the outline is indicated by a broken line 9a). Are arranged in a matrix. A
TFT素子30は、アモルファスシリコン膜からなる半導体層を中心として形成されており、データ線6aと走査線3aから入力される信号によってTFT素子30は駆動し、容量線3bの電位によってその駆動状態が保持される。
また、TFT素子30は、後述する保護ダイオード81,82,83を形成する工程と同一構成において形成される。
The
Further, the
また、画素電極9に対向するように共通電極(不図示)が形成されている。当該共通電極は、画像表示領域60Aの全面に形成された所謂ベタ膜である。そして、画素電極9と共通電極との間にはネマチック液晶からなる液晶層が挟持されている。このネマチック液晶分子は、正の誘電率異方性を示すものであり、非選択電圧印加時に水平に配向し、選択電圧印加時に垂直配向するようになっている。また、ネマチック液晶分子は、正の屈折率異方性を示すものであり、その複屈折と液晶層厚との積(リタデーション)Δndは、例えば約0.40μm(60℃)となっている。
A common electrode (not shown) is formed so as to face the pixel electrode 9. The common electrode is a so-called solid film formed on the entire surface of the
なお、本実施形態の透過型液晶パネル60においては、画素電極9が形成されたTFTアレイ基板の配向膜による配向規制方向と、共通電極が形成された対向基板の配向膜による配向規制方向とは、約90°ねじれた状態で配置されている。これにより、本実施形態の液晶パネル60は、ツイステッドネマチックモードで動作するようになっている。
In the transmissive
なお、本実施形態においては、液晶層としてネマチック液晶を採用しているが、これに替えて誘電異方性が負の液晶材料、即ち、垂直配向液晶を採用してもよい。この場合、配向膜は酸化シリコン膜等の無機材料によって形成されることが好ましい。また、当該配向膜は、例えば、斜方蒸着法によって形成されることにより、垂直配向液晶にプレチルトを付与させることが好ましい。 In the present embodiment, nematic liquid crystal is used as the liquid crystal layer, but a liquid crystal material having negative dielectric anisotropy, that is, vertical alignment liquid crystal may be used instead. In this case, the alignment film is preferably formed of an inorganic material such as a silicon oxide film. Further, it is preferable that the alignment film is formed by, for example, oblique vapor deposition to give a pretilt to the vertically aligned liquid crystal.
また、液晶パネル60におけるTFTアレイ基板及び対向基板の外側には、不図示の偏光板が配置される。換言すれば、液晶パネル60の光入射側及び光出射側に偏光板が配置される。
偏光板は、その吸収軸方向の直線偏光を吸収し、透過軸方向の直線偏光を透過する機能を有する。液晶パネル60の両面に各々配置された偏光板は、各々の吸収軸及び透過軸が直交するように配置されている。
なお、液晶パネル60と偏光板との間には、サファイヤガラスや水晶等の熱伝導率が高い光透過性材料で構成された支持基板を配置してもよい。また、偏光板と液晶パネル60との間に位相差板等の光学補償板を配置してもよい。
A polarizing plate (not shown) is disposed outside the TFT array substrate and the counter substrate in the
The polarizing plate has a function of absorbing linearly polarized light in the absorption axis direction and transmitting linearly polarized light in the transmission axis direction. The polarizing plates respectively disposed on both surfaces of the
Note that a support substrate made of a light-transmitting material having high thermal conductivity such as sapphire glass or crystal may be disposed between the
(保護ダイオードの第1実施形態)
次に、図2及び図3を参照し、保護ダイオード81,82,83について説明する。
図2(a)は、保護ダイオード81,83の等価回路図であり、図2(b)は、保護ダイオード82の等価回路図である。図3は、保護ダイオードの電流−電圧特性を示す図である。
(First Embodiment of Protection Diode)
Next, the
FIG. 2A is an equivalent circuit diagram of the
まず、図2(a)を参照して、保護ダイオード81,83について説明する。
保護ダイオード81の場合においては、「入力側」とは図1中のデータ線6aに接続される側を意味し、「出力側」とは図1中の第1共通配線101に接続される側を意味する。また、保護ダイオード83の場合においては、「入力側」とは図1中の第1共通配線101或いは第2共通配線102に接続される側を意味し、「出力側」とは図1中の第1外周配線103に接続される側を意味する。
ここで、保護ダイオード81,83は、並列的に設けられたトランジスタ(素子)TR1,TR2によって構成されている。更に、トランジスタTR1のゲートGと入力側との間、及び、トランジスタTR2のゲートGと出力側との間、には各々作り込み容量Cp(容量部、後述)が介在して接続されている。また、トランジスタTR2のゲートGと入力側との間、及び、トランジスタTR1のゲートGと出力側との間、には寄生容量Cgd(後述)が生じてしまう。当該寄生容量Cgdは、シリコン層、ソース/ドレイン電極、及びゲート電極の積層からなるトランジスタの構成上生じてしまう容量である。
First, the
In the case of the
Here, the
次に、図2(b)を参照して、保護ダイオード82について説明する。
図2(b)に示すように、「入力側」とは図1中の走査線3aに接続される側を意味し、「出力側」とは図1中の第2共通配線102に接続される側を意味する。
ここで、保護ダイオード82は、並列的に設けられたトランジスタTR3,TR4によって構成されている。更に、トランジスタTR3のゲートGと入力側、及び、トランジスタTR4のゲートGと出力側、は各々接続されている。また、トランジスタTR4のゲートGと入力側との間、及び、トランジスタTR3のゲートGと出力側との間、には寄生容量Cgd(後述)が生じてしまう。
上記のように、保護ダイオード81,83は、作り込み容量Cpを有しているのに対し、保護ダイオード82は、それを有していない構成となっている。
Next, the
As shown in FIG. 2B, the “input side” means the side connected to the
Here, the
As described above, the
このような保護ダイオード81,82,83は、図3の電流−電圧特性に示すように入力側が出力側に対してVth以上の電圧が印加されると、保護ダイオード81,82,83は動作するようになっている。
As shown in the current-voltage characteristics of FIG. 3, the
次に、図4を参照して、トランジスタTR1,TR2,TR3,TR4において生じる寄生容量Cgdについて説明する。
図4(a)は、トランジスタTR1において寄生容量Cgdが生じる部分を拡大した拡大平面図であり、図4(b)は、図4(a)の断面図である。なお、以下では、トランジスタTR1のみについて説明し、トランジスタTR2,TR3,TR4の構成は同一であるものとする。
図4(b)に示すように、トランジスタTR1は、基板本体10A上にゲート電極85G、ゲート絶縁膜85I、チャネルシリコン膜(半導体層)85C、N+シリコン膜(半導体層)85N、ソース電極85S及びドレイン電極85D、及び保護膜85Pが積層された構成となっている。
このように、ソース電極85S及びドレイン電極85Dとゲート電極85Gとの間には、ゲート絶縁膜85Iとチャネルシリコン膜85Cとが介在しているため、トランジスタTR1に寄生容量Cgdが生じてしまう。当該寄生容量Cgdは、ゲート電極85Gとソース電極85S/ドレイン電極85D間の容量であり、トランジスタTR1がONした時の全寄生容量の約半分がCgdとCgsとに分配される。
具体的に、図4(a)を参照して説明すると、チャネルシリコン膜85Cも導体化するので、全寄生容量の面積は、(L+ΔL×2)×(W+ΔW×2)であり、その膜厚はゲート絶縁膜85Iの厚さとなる。そして、この1/2の値が寄生容量Cgdとなる。
Next, the parasitic capacitance Cgd generated in the transistors TR1, TR2, TR3, TR4 will be described with reference to FIG.
FIG. 4A is an enlarged plan view in which a portion where the parasitic capacitance Cgd is generated in the transistor TR1 is enlarged, and FIG. 4B is a cross-sectional view of FIG. Hereinafter, only the transistor TR1 will be described, and the configurations of the transistors TR2, TR3, and TR4 are the same.
As shown in FIG. 4B, the transistor TR1 includes a
Thus, since the gate insulating film 85I and the
Specifically, referring to FIG. 4A, since the
次に、図5を参照して、トランジスタTR1,TR2に形成した作り込み容量について説明する。
図5(a)は、トランジスタTR1,TR2の拡大平面図であり、図5(b)は、図5(a)のB−B’断面図である。
図5(a)に示すように、ソース線(ソース電極)85Sは、分岐部87Sにおいて分岐しており、一方はトランジスタTR2のチャネルシリコン膜85Cに重なるように延在し、他方は屈曲部86Sによって屈曲してトランジスタTR1のチャネルシリコン膜85Cに重なるように延在している。
Next, the built-in capacitors formed in the transistors TR1 and TR2 will be described with reference to FIG.
FIG. 5A is an enlarged plan view of the transistors TR1 and TR2, and FIG. 5B is a cross-sectional view taken along line BB ′ of FIG.
As shown in FIG. 5A, the source line (source electrode) 85S branches at the branch portion 87S, one of which extends so as to overlap the
また、ドレイン線(ドレイン電極)85Dは、分岐部87Dにおいて分岐しており、一方はトランジスタTR1のチャネルシリコン膜85Cに重なるように延在し、他方は屈曲部86Dによって屈曲してトランジスタTR2のチャネルシリコン膜85Cに重なるように延在している。
Further, the drain line (drain electrode) 85D is branched at the
また、トランジスタTR1のゲート線(ゲート電極)85Gは、屈曲部86Gを有しており、一方はトランジスタTR1のチャネルシリコン膜85Cに重なるように延在し、他方はトランジスタTR2のドレイン線85Dに重なっている。
また、トランジスタTR2のゲート線85Gは、屈曲部86Gを有しており、一方はトランジスタTR2のチャネルシリコン膜85Cに重なるように延在し、他方はトランジスタTR1のソース線85Sに重なっている。
The gate line (gate electrode) 85G of the transistor TR1 has a
The
また、図5(b)に示すように、トランジスタTR1,TR2近傍の積層構造は、図4と同様となっている。また、保護膜85PにはコンタクトホールCSが形成され、保護膜85P及びゲート絶縁膜85IにはコンタクトホールCGが形成されている。そして、コンタクトホールCS,CGを覆うように透明導電膜88が形成され、透明導電膜88を介してゲート線85Gとソース線85Sとが導通している。
なお、保護膜85PにコンタクトホールCSを形成する同一工程によって、保護膜85PにコンタクトホールCDが形成され(図5(a)参照)、透明導電膜88を介してゲート線85Gとドレイン線85Dとが導通している。
As shown in FIG. 5B, the stacked structure in the vicinity of the transistors TR1 and TR2 is the same as that in FIG. A contact hole CS is formed in the
The contact hole CD is formed in the
そして、図5に示したように、ゲート線85Gとドレイン線85D、及び、ゲート線85Gとソース線85Sとを重ねることによって、図2に示した作り込み容量Cpを形成している。ここで、作り込み容量Cpは、図5(a)に斜線で示した領域(容量部)ARで、ゲート線85Gとソース線85S(ドレイン線85D)でゲート絶縁膜85Iを挟むことにより構成される。
そして、本実施形態においては、領域ARにおけるゲート線85G、ドレイン線85D、及びソース線85Sの線幅を調整することで、寄生容量Cgdに対する作り込み容量Cpの容量比kを約5に設定している。なお、以下で言う寄生容量Cgdとは、図4においてL/W=14/7にした場合を意味する。
Then, as shown in FIG. 5, the built-in capacitance Cp shown in FIG. 2 is formed by overlapping the
In the present embodiment, by adjusting the line widths of the
次に、図6を参照し、本実施形態のトランジスタTR1(TR2)の容量比kと、電流−電圧特性(IV特性)の関係について説明する。
図6において、横軸は電圧値を示し、縦軸は電流値を示している。
また、符号Eは、図5の透明導電膜88を形成していない場合のIV特性を示し、符号Fは、その透明導電膜88を形成した場合のIV特性を示している。
また、符号Eにおいて、容量比kを1から21まで変化させた場合のIV特性を測定している。
Next, the relationship between the capacitance ratio k of the transistor TR1 (TR2) of this embodiment and the current-voltage characteristics (IV characteristics) will be described with reference to FIG.
In FIG. 6, the horizontal axis represents the voltage value, and the vertical axis represents the current value.
Moreover, the code | symbol E shows the IV characteristic when the transparent
In addition, in the symbol E, the IV characteristic when the capacitance ratio k is changed from 1 to 21 is measured.
図6に示すように、容量比kが上昇するに連れて、急峻なIV特性が得られる。そして、本実施形態では、容量比を5以上としているので、十分に急峻なIV特性が得られる。 また、符号Eの透明導電膜88を形成していない場合と比較して、殆どIV特性が変わらないことが分かる。即ち、透明導電膜88が形成されていなくても、寄生容量Cgdと作り込み容量Cpとの容量結合によって急峻なIV特性が得られる。
これは、図2(a)の入出力間に印加される電圧をVとすると、Cgd,Cpに印加される電圧は、各々
V(Cgd) = (Cp/(Cp+Cgd))×V
V(Cp) = (Cgd/(Cp+Cgd))×V
V(Cgd) > V(Cp)
となり、実験的に容量比kが5以上において符号FのIV特性に近づくと解釈される。
As shown in FIG. 6, a steep IV characteristic is obtained as the capacitance ratio k increases. In this embodiment, since the capacitance ratio is 5 or more, sufficiently steep IV characteristics can be obtained. Further, it can be seen that the IV characteristics hardly change as compared with the case where the transparent
This is because the voltage applied between Cgd and Cp is V (Cgd) = (Cp / (Cp + Cgd)) × V, where V is the voltage applied between the input and output in FIG.
V (Cp) = (Cgd / (Cp + Cgd)) × V
V (Cgd)> V (Cp)
Thus, it is experimentally interpreted that when the capacity ratio k is 5 or more, it approaches the IV characteristic of the code F.
上述したように、トランジスタTR1,TR2の寄生容量Cgdと作り込み容量Cpの容量結合を用いることにより、トランジスタTR1,TR2が動作するようになっている。また、この時点で、ゲート電極85Gとソース電極85S及びドレイン電極85Dは接続されていないので、入力から出力までの電流が流れる配線は全てソース配線と同一材料で形成される。また、効率良く保護ダイオードを動作させるために容量比k=Cp/Cgdは1よりも大きいことが好ましく、また、容量比kが5以上であればより好ましい。また、容量比kが11以上であれば、更に好ましい。
As described above, the transistors TR1 and TR2 operate by using the capacitive coupling of the parasitic capacitance Cgd and the built-in capacitance Cp of the transistors TR1 and TR2. At this time, since the
次に、トランジスタTR1を有する保護ダイオード81,83の製造方法について説明する。図7は、トランジスタTR1の製造方法を説明するための工程図であって、図5(a)のB−B’断面図を示している。
Next, a manufacturing method of the
本実施形態のおけるトランジスタTR1の形成方法としては、一般的な5フォトプロセスが用いられる。
まず、図7(a)に示すように、基板本体10A上にMo/Al積層からなるゲート電極85Gを形成する。
次に、図7(b)に示すように、シリコン窒化膜からなるゲート絶縁膜85Iを成膜し、更にチャネルシリコン膜85C及びN+シリコン膜85Nを連続成膜する。その後、チャネルシリコン膜85C及びN+シリコン膜85Nを島状に形成する。
次に、図7(c)に示すように、Mo/Al積層からなるソース電極85S及びドレイン電極85Dを形成する。
次に、図7(d)に示すように、N+シリコン膜85Nをエッチングし、ソース/ドレイン分離を行う。この時点でトランジスタTR1は基本的に動作可能となる。
次に、シリコン窒化膜からなる保護層85Pを形成し、コンタクトホールCS,CGを形成する(図7(e))。更に、ITOからなる画素電極(透明導電膜)88を形成する(図7(f))。
また、トランジスタTR1の平面図は、図5(a)に示すものとなる。
As a method for forming the transistor TR1 in the present embodiment, a general 5-photo process is used.
First, as shown in FIG. 7A, a
Next, as shown in FIG. 7B, a gate insulating film 85I made of a silicon nitride film is formed, and a
Next, as shown in FIG. 7C, a
Next, as shown in FIG. 7D, the N +
Next, a
The plan view of the transistor TR1 is as shown in FIG.
上述したように、本実施形態によれば、ソース電極85S/ドレイン電極85Dを形成することで、保護ダイオード81,83に作り込み容量Cpを形成することができる。これに対し、従来では、透明導電膜88によってソース電極85S/ドレイン電極85Dを繋いでいたため、最後まで作って初めて保護ダイオードが動作した。
本実施形態においては、容量結合で動作するために、図7(d)のソース電極/ドレイン電極の分離を行った直後から動作するため、工程の早い段階から静電保護が可能となり、工程中の静電気による不具合、静電気不良やTFTのVthシフトを低減することができる。
As described above, according to the present embodiment, the built-in capacitor Cp can be formed in the
In this embodiment, since it operates by capacitive coupling, it operates immediately after the source electrode / drain electrode separation of FIG. 7D, so electrostatic protection can be performed from an early stage of the process. It is possible to reduce defects caused by static electricity, static electricity defects, and Vth shift of TFTs.
(保護ダイオードの第2実施形態)
次に、本発明の第2実施形態に係る液晶装置につき、図8を参照して説明する。
本実施形態と第1実施形態とは、保護ダイオード81,83の構造のみが相違しているため、本実施形態では相違する部分についてのみ説明し、同一構成には同一符号を付して説明を省略する。
(Second Embodiment of Protection Diode)
Next, a liquid crystal device according to a second embodiment of the invention will be described with reference to FIG.
Since only the structure of the
本実施形態の保護ダイオード81,83は、図8に示すように、保護膜85Pの上にアクリル樹脂によるオーバーコート膜89を形成している点が第1実施形態と相違している。
次に、図9を参照して製造方法を説明する。なお、図7(d)までのソース電極/ドレイン電極の分離までは先の第1実施形態と同様である。
As shown in FIG. 8, the
Next, a manufacturing method will be described with reference to FIG. Note that the process up to the separation of the source electrode / drain electrode up to FIG. 7D is the same as in the first embodiment.
従って、図7(d)のソース電極/ドレイン電極の分離を行った後に、図9(a)に示すように、保護膜85Pを形成し、コンタクトホールCS,CGを形成する。
次に、図9(b)に示すように、オーバーコート膜89を形成した後に、当該オーバーコート膜89によって埋設されたコンタクトホールCS,CGを再度形成する。
次に、図9(c)に示すように、画素電極(透明導電膜)88を形成する。
上述したように、本実施形態においても、先の第1実施形態と同様の効果が得られる。
Therefore, after the source / drain electrode separation shown in FIG. 7D, the
Next, as shown in FIG. 9B, after the
Next, as shown in FIG. 9C, a pixel electrode (transparent conductive film) 88 is formed.
As described above, also in this embodiment, the same effect as in the first embodiment can be obtained.
(保護ダイオードの第3実施形態)
次に、本発明の第3実施形態に係る液晶装置につき、図10を参照して説明する。
本実施形態と第1実施形態とは、保護ダイオード81,83の構造のみが相違しているため、本実施形態では相違する部分についてのみ説明し、同一構成には同一符号を付して説明を省略する。
(Third embodiment of protection diode)
Next, a liquid crystal device according to a third embodiment of the invention will be described with reference to FIG.
Since only the structure of the
本実施形態の液晶装置は、半透過反射型であるため、保護ダイオード81,83が反射領域Hと透過領域Tとを備えたものとなっている。それに伴って、図10に示すように、反射領域Hに対応する位置にオーバーコート膜89を保護膜85P上に形成している点が第1実施形態と相違している。
また、反射領域Hにおいては、オーバーコート膜89上にAl等の反射金属が形成されている。
Since the liquid crystal device of the present embodiment is a transflective type, the
In the reflective region H, a reflective metal such as Al is formed on the
次に、図11を参照して、製造方法を説明する。なお、図7(e)までの保護膜85Pの形成、コンタクトホールCS,CGの形成までは先の第1実施形態と同様である。
従って、図7(e)のコンタクトホールCS,CGを形成した後に、図11(a)に示すように、ITOからなる画素電極88でコンタクトホールCS,CG上にパターン形成する。
次に、図11(b)に示すように、アクリル樹脂からなるオーバーコート膜89を形成する。次に、反射電極90を反射領域Hのみに形成する。
上述したように、本実施形態においては、先の第1実施形態と同様の効果が得られると共に、半透過反射型液晶装置を実現できる。
Next, a manufacturing method will be described with reference to FIG. The formation of the
Therefore, after forming the contact holes CS and CG of FIG. 7E, a pattern is formed on the contact holes CS and CG with the
Next, as shown in FIG. 11B, an
As described above, in this embodiment, the same effects as those of the first embodiment can be obtained, and a transflective liquid crystal device can be realized.
60 液晶パネル(電気光学装置)、 85S ソース電極、 85D ドレイン電極、 85N N+シリコン膜(半導体層)、 85C チャネルシリコン膜(半導体層)、 85I ゲート絶縁膜、 85G ゲート電極、 81,83 保護ダイオード、 TR1,TR2 トランジスタ(素子)、 Cp 作り込み容量(容量部)。
60 liquid crystal panel (electro-optical device), 85S source electrode, 85D drain electrode, 85N N + silicon film (semiconductor layer), 85C channel silicon film (semiconductor layer), 85I gate insulating film, 85G gate electrode, 81, 83 protection diode, TR1, TR2 transistors (elements), Cp built-in capacitors (capacitors).
Claims (5)
前記ソース/ドレイン電極の一部と、前記ゲート電極とが、前記ゲート絶縁膜を介して重なり合うことにより形成された容量部を有すること、
を特徴とする保護ダイオード。 A protective diode comprising an element comprising a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed opposite to the semiconductor layer via a gate insulating film,
A portion of the source / drain electrode and the gate electrode have a capacitance portion formed by overlapping with the gate insulating film;
Protection diode characterized by.
を特徴とする請求項1に記載の保護ダイオード。 The capacitance ratio of the capacitance portion to the parasitic capacitance in the element is greater than 1.
The protective diode according to claim 1.
を特徴とする請求項1に記載の保護ダイオード。 The capacitance ratio of the capacitance portion to the parasitic capacitance in the element is greater than 5,
The protective diode according to claim 1.
前記ゲート絶縁膜を介して、前記ソース/ドレイン電極とのうちの少なくともいずれかの一部と、前記ゲート電極と、を重なり合わせることにより、容量部を形成すること、
を特徴とする保護ダイオードの製造方法。 A method for manufacturing a protection diode comprising an element comprising a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed opposite to the semiconductor layer via a gate insulating film,
Forming a capacitive part by overlapping at least one part of the source / drain electrodes with the gate electrode through the gate insulating film;
The manufacturing method of the protection diode characterized by these.
請求項1から請求項3のいずれか一項に記載の保護ダイオードを備えること、
を特徴とする電気光学装置。
An electro-optical device comprising an element comprising a source / drain electrode, a semiconductor layer having a channel region, and a gate electrode disposed opposite to the semiconductor layer via a gate insulating film,
Comprising the protection diode according to any one of claims 1 to 3,
An electro-optical device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005223901A JP2007042775A (en) | 2005-08-02 | 2005-08-02 | Protection diode, method of manufacturing same, and electro-optical device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005223901A JP2007042775A (en) | 2005-08-02 | 2005-08-02 | Protection diode, method of manufacturing same, and electro-optical device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007042775A true JP2007042775A (en) | 2007-02-15 |
Family
ID=37800498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005223901A Pending JP2007042775A (en) | 2005-08-02 | 2005-08-02 | Protection diode, method of manufacturing same, and electro-optical device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007042775A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010122395A (en) * | 2008-11-18 | 2010-06-03 | Hitachi Displays Ltd | Display device |
WO2010143557A1 (en) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | Semiconductor device |
JP2013231991A (en) * | 2013-06-26 | 2013-11-14 | Japan Display Inc | Display device |
JP2014207455A (en) * | 2008-09-19 | 2014-10-30 | 株式会社半導体エネルギー研究所 | Display device |
JP2017208551A (en) * | 2008-09-19 | 2017-11-24 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP2018101791A (en) * | 2007-12-21 | 2018-06-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP2018107429A (en) * | 2016-11-04 | 2018-07-05 | ディーピーアイエックス リミテッド ライアビリティ カンパニー | Electrostatic discharge (esd) protection for metal oxide medical device product |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129188A (en) * | 1994-10-31 | 1996-05-21 | Kyocera Corp | Liquid crystal display device |
JP2001352069A (en) * | 2000-06-07 | 2001-12-21 | Nec Kagoshima Ltd | Electrostatic protection circuit |
-
2005
- 2005-08-02 JP JP2005223901A patent/JP2007042775A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129188A (en) * | 1994-10-31 | 1996-05-21 | Kyocera Corp | Liquid crystal display device |
JP2001352069A (en) * | 2000-06-07 | 2001-12-21 | Nec Kagoshima Ltd | Electrostatic protection circuit |
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018101791A (en) * | 2007-12-21 | 2018-06-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP2017208551A (en) * | 2008-09-19 | 2017-11-24 | 株式会社半導体エネルギー研究所 | Semiconductor device |
US11646321B2 (en) | 2008-09-19 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2023017819A (en) * | 2008-09-19 | 2023-02-07 | 株式会社半導体エネルギー研究所 | Display device |
US11152397B2 (en) | 2008-09-19 | 2021-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10756080B2 (en) | 2008-09-19 | 2020-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including protection circuit |
US10559598B2 (en) | 2008-09-19 | 2020-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10229904B2 (en) | 2008-09-19 | 2019-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device including oxide semiconductor layer |
JP2019036746A (en) * | 2008-09-19 | 2019-03-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP2014207455A (en) * | 2008-09-19 | 2014-10-30 | 株式会社半導体エネルギー研究所 | Display device |
US9196633B2 (en) | 2008-09-19 | 2015-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10025151B2 (en) | 2008-11-18 | 2018-07-17 | Japan Display Inc. | Display device |
US9620530B2 (en) | 2008-11-18 | 2017-04-11 | Japan Display Inc. | Display device |
US9052556B2 (en) | 2008-11-18 | 2015-06-09 | Japan Display, Inc. | Display device |
JP2010122395A (en) * | 2008-11-18 | 2010-06-03 | Hitachi Displays Ltd | Display device |
US8704967B2 (en) | 2008-11-18 | 2014-04-22 | Japan Display Inc. | Display device |
US8547494B2 (en) | 2008-11-18 | 2013-10-01 | Hitachi Displays, Ltd. | Display device |
US8390754B2 (en) | 2008-11-18 | 2013-03-05 | Hitachi Displays, Ltd. | Display device |
US8284341B2 (en) | 2008-11-18 | 2012-10-09 | Hitachi Displays, Ltd. | Display device |
US8598667B2 (en) | 2009-06-09 | 2013-12-03 | Sharp Kabushiki Kaisha | Semiconductor device |
WO2010143557A1 (en) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | Semiconductor device |
JP2013231991A (en) * | 2013-06-26 | 2013-11-14 | Japan Display Inc | Display device |
JP2018107429A (en) * | 2016-11-04 | 2018-07-05 | ディーピーアイエックス リミテッド ライアビリティ カンパニー | Electrostatic discharge (esd) protection for metal oxide medical device product |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US12019339B2 (en) | Display device | |
KR101127826B1 (en) | Liquid crystal display pannel and fabricating method thereof | |
US20090128757A1 (en) | Liquid crystal device and electronic apparatus | |
US20090096975A1 (en) | Liquid crystal display device and method of manufacturing the same | |
US20070252152A1 (en) | Electro-optical device, electronic apparatus, and method of manufacturing electro-optical device | |
JP5063180B2 (en) | Thin film transistor substrate, liquid crystal display panel including the same, and method of manufacturing the liquid crystal display panel | |
US20060132693A1 (en) | Method for fabricating an array substrate for IPS mode liquid crystal display device | |
US8009237B2 (en) | Display substrate, method for manufacturing the same, and display panel having the same | |
JP2006178426A (en) | Display device and method for manufacturing the same | |
WO2013001984A1 (en) | Liquid crystal display panel and liquid crystal display device | |
JP2007251100A (en) | Electro-optical device, electronic apparatus, and semiconductor device | |
JP2007042775A (en) | Protection diode, method of manufacturing same, and electro-optical device | |
US8164702B2 (en) | Display substrate, method of manufacturing the display substrate and display device having the display substrate | |
JP2006276582A (en) | Liquid crystal display device | |
US8059244B2 (en) | Liquid crystal display with high aperture ratio | |
JP5106991B2 (en) | Liquid crystal device and electronic device | |
US20040212751A1 (en) | Thin film transistor array substrate | |
US20080278435A1 (en) | Display device and method of manufacturing the same | |
US7868955B2 (en) | Liquid crystal display and method for manufacturing the same | |
JP4035992B2 (en) | Electro-optical device, electronic apparatus, and method of manufacturing electro-optical device | |
KR20020062444A (en) | Thin film transistor liquid crystal display | |
JP2020129617A (en) | Semiconductor device and method of manufacturing the same | |
KR101603224B1 (en) | Thin film transistor substrate of transflective liquid crystal display and method for fabricating the same | |
KR100947536B1 (en) | Thin film transistor-liquid crystal display device | |
JP2001194686A (en) | Display device and electronic equipment using the device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071225 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100526 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100526 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |