JP2007035919A - Mos transistor, control method thereof, and transimpedance amplifier - Google Patents

Mos transistor, control method thereof, and transimpedance amplifier Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a MOS transistor with small capacity and low ON-resistance. <P>SOLUTION: The MOS transistor is equipped with a back gate terminal for applying arbitrary potential to a semiconductor substrate from the outside. The arbitrary potential depending on operation conditions of the MOS transistor, drain potential or source potential during the operation is applied the semiconductor substrate from the back gate terminal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＭＯＳトランジスタに関し、特に光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプに好適なＭＯＳトランジスタに関する。   The present invention relates to a MOS transistor, and more particularly to a MOS transistor suitable for a transimpedance amplifier that receives a current signal photoelectrically converted by a light receiving element and converts it into a voltage signal in an optical receiving circuit.

高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において、トランスインピーダンスアンプを用いる。
トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換して得られた入力電流Ｉｉｎを入力とし、帰還抵抗の値に比例するトランスインピーダンス利得によって、出力電圧Ｖｏｕｔに変換して出力するものである。 In an optical transmission circuit such as an optical transmission system capable of high-speed data transmission, an optical interconnection, or a passive optical network (hereinafter referred to as PON) system, an optical receiving circuit that converts an optical signal into an electric signal includes a transformer. Use an impedance amplifier.
The transimpedance amplifier receives the input current Iin obtained by photoelectrically converting the received optical signal by the light receiving element, converts it into an output voltage Vout by a transimpedance gain proportional to the value of the feedback resistor, and outputs it. It is.

この種のトランスインピーダンスアンプでは、入力電流Ｉｉｎが大きくなると出力電圧Ｖｏｕｔの振幅が飽和し波形歪みが生じる。
したがって、従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Ｉｉｎが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪みの少ない出力電圧Ｖｏｕｔを得るようにしている。 In this type of transimpedance amplifier, when the input current Iin increases, the amplitude of the output voltage Vout is saturated and waveform distortion occurs.
Therefore, in order to achieve both high sensitivity and wide dynamic range characteristics, the conventional transimpedance amplifier reduces the value of the feedback resistor and lowers the transimpedance gain when the input current Iin increases, thereby increasing the large current input. The output voltage Vout with little distortion is obtained.

図１６に、利得切替回路により複数の帰還抵抗を切替接続するよう構成した従来のトランスインピーダンスアンプ４００の基本構成を示す（例えば、特許文献１など参照）。このトランスインピーダンスアンプ４００は、トランスインピーダンスアンプコア回路４１０と、利得切替判断回路４２０とを備えている。トランスインピーダンスアンプコア回路４１０は、増幅回路４１１と利得切替回路４１２とを有し、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行う。利得切替判断回路４２０は、トランスインピーダンスアンプコア回路４１０からの出力電圧Ｖｏｕｔに応じて利得切替回路４１２での利得切り替えを制御する。   FIG. 16 shows a basic configuration of a conventional transimpedance amplifier 400 configured to switch and connect a plurality of feedback resistors by a gain switching circuit (see, for example, Patent Document 1). The transimpedance amplifier 400 includes a transimpedance amplifier core circuit 410 and a gain switching determination circuit 420. The transimpedance amplifier core circuit 410 includes an amplifier circuit 411 and a gain switching circuit 412, and performs signal amplification by converting the input current Iin output from the light receiving element 100 into a voltage. The gain switching determination circuit 420 controls the gain switching in the gain switching circuit 412 according to the output voltage Vout from the transimpedance amplifier core circuit 410.

このトランスインピーダンスアンプ４００は、スイッチが直列接続された複数の帰還抵抗で利得切替回路４１２を構成し、増幅回路４１１からの出力電圧Ｖｏｕｔの直流レベルを利得切替判断回路４２０によりモニタして得た利得切替信号ＳＥＬによって、利得切替回路４１２のスイッチをオン／オフして帰還抵抗の値を切り替えている。   In this transimpedance amplifier 400, a gain switching circuit 412 is constituted by a plurality of feedback resistors in which switches are connected in series, and the gain obtained by monitoring the DC level of the output voltage Vout from the amplifier circuit 411 by the gain switching determination circuit 420. The switch of the gain switching circuit 412 is turned on / off by the switching signal SEL to switch the value of the feedback resistor.

従来、このようなトランスインピーダンスアンプの利得切替回路では、図１７に示すように、帰還抵抗を切り替えるアナログスイッチとしてＭＯＳトランジスタが用いられる。この利得切替回路１は、増幅回路の出力側に接続される端子ＴＮ１と、増幅回路の入力側に接続される端子ＴＮ２と、これら端子ＴＮ１，ＴＮ２間に接続された帰還抵抗ＲＦａと、一端が端子ＴＮ１に接続された帰還抵抗ＲＦｂと、ドレイン端子が帰還抵抗ＲＦｂの他端に接続されソース端子が端子ＴＮ２に接続されゲート端子が利得切替信号ＳＥＬに接続されたＮＭＯＳトランジスタ１０とから構成されている。   Conventionally, in such a transimpedance amplifier gain switching circuit, a MOS transistor is used as an analog switch for switching a feedback resistor, as shown in FIG. This gain switching circuit 1 has a terminal TN1 connected to the output side of the amplifier circuit, a terminal TN2 connected to the input side of the amplifier circuit, a feedback resistor RFa connected between these terminals TN1 and TN2, and one end thereof. A feedback resistor RFb connected to the terminal TN1, and an NMOS transistor 10 having a drain terminal connected to the other end of the feedback resistor RFb, a source terminal connected to the terminal TN2, and a gate terminal connected to the gain switching signal SEL. Yes.

利得切替信号ＳＥＬが利得大の選択を指示する場合、トランジスタ１０はオフ（開放）し、端子ＴＮ１，ＴＮ２間には、帰還抵抗ＲＦａだけが接続された状態となる。利得切替信号ＳＥＬが利得小の選択を指示する場合、トランジスタ１０はオン（導通）し、帰還抵抗ＲＦａに対して帰還抵抗ＲＦｂが並列接続される。
これにより、トランジスタ１０のオン／オフに応じて、端子ＴＮ１，ＴＮ２間の合成抵抗すなわち帰還抵抗が変化し、増幅回路の利得が切り替えられる。 When the gain switching signal SEL instructs selection of a large gain, the transistor 10 is turned off (opened), and only the feedback resistor RFa is connected between the terminals TN1 and TN2. When the gain switching signal SEL instructs selection of a small gain, the transistor 10 is turned on (conductive), and the feedback resistor RFb is connected in parallel to the feedback resistor RFa.
As a result, the combined resistance between the terminals TN1 and TN2, that is, the feedback resistance changes according to the on / off state of the transistor 10, and the gain of the amplifier circuit is switched.

特許第３２５９７０７号（特開２０００−２５２７７４）公報Japanese Patent No. 3259707 (Japanese Patent Laid-Open No. 2000-252774)

このようなＭＯＳトランジスタからなるアナログスイッチで高周波信号を制御する場合、ＭＯＳトランジスタの低容量化が必要となる。一般的に、ＭＯＳトランジスタでは、ゲート電極やチャネルのサイズに応じた寄生容量が存在するため、従来、低容量化の方法としてＭＯＳトランジスタのゲート電極幅を狭くした構成もあった。
しかしながら、このような従来技術では、ＭＯＳトランジスタの低容量化が実現されるものの、ゲート電極幅が狭い分だけオン抵抗が大きくなる傾向があり、高周波信号がアナログスイッチで減衰するという問題点があった。 When a high frequency signal is controlled by such an analog switch composed of a MOS transistor, it is necessary to reduce the capacity of the MOS transistor. In general, a MOS transistor has a parasitic capacitance corresponding to the size of a gate electrode or a channel. Therefore, conventionally, there has been a configuration in which the gate electrode width of the MOS transistor is narrowed as a method for reducing the capacitance.
However, although such a conventional technique can reduce the capacitance of the MOS transistor, it has a problem that the on-resistance tends to increase as the gate electrode width is narrow, and the high-frequency signal is attenuated by the analog switch. It was.

また、このようなＭＯＳトランジスタのアナログスイッチをトランスインピーダンスアンプの利得切替回路において、帰還抵抗や負荷抵抗の切替接続に用いた場合、ＭＯＳトランジスタがオフ状態の際、その寄生容量が帰還抵抗や負荷抵抗の交流成分として影響し、利得の高周波特性が劣化するという問題点があった。一方、ＭＯＳトランジスタがオン状態の際、そのオン抵抗が帰還抵抗や負荷抵抗の直流成分として影響し、所望の利得が得られないという問題点があった。
本発明はこのような課題を解決するためのものであり、低容量でオン抵抗が低いＭＯＳトランジスタ、ＭＯＳトランジスタの制御方法、およびトランスインピーダンスアンプを提供することを目的としている。 Further, when such an analog switch of a MOS transistor is used for switching connection of a feedback resistor or a load resistor in a gain switching circuit of a transimpedance amplifier, when the MOS transistor is in an OFF state, the parasitic capacitance is the feedback resistor or the load resistor. There is a problem in that the high frequency characteristics of the gain are deteriorated. On the other hand, when the MOS transistor is in an on state, the on resistance has an effect as a direct current component of the feedback resistance and the load resistance, and a desired gain cannot be obtained.
An object of the present invention is to provide a MOS transistor having a low capacitance and a low on-resistance, a method for controlling the MOS transistor, and a transimpedance amplifier.

このような目的を達成するために、本発明にかかるＭＯＳトランジスタは、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が半導体基板に形成されているＭＯＳトランジスタであって、半導体基板と電気的に接続されて、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えている。   In order to achieve such an object, a MOS transistor according to the present invention is a MOS transistor in which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed on a semiconductor substrate. And a back gate terminal for applying an arbitrary potential to the semiconductor substrate from the outside.

また、本発明にかかる他のＭＯＳトランジスタは、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が半導体基板に形成されているＭＯＳトランジスタであって、ゲートと半導体基板とを電気的に接続する配線を備えている。   Another MOS transistor according to the present invention is a MOS transistor in which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed on a semiconductor substrate, and electrically connects the gate and the semiconductor substrate. Wiring is provided.

また、本発明にかかるＭＯＳトランジスタの制御方法は、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＭＯＳトランジスタの制御方法であって、当該ＭＯＳトランジスタがオフ状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より低い第１の電位とするようにしたものである。   The MOS transistor control method according to the present invention includes a back gate terminal for applying an external potential to a semiconductor substrate on which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed. A method of controlling a MOS transistor comprising: when the MOS transistor is in an OFF state, the back gate terminal sets the potential of the semiconductor substrate to a first potential lower than the potential of the drain terminal and the source terminal. is there.

この際、当該ＭＯＳトランジスタがオン状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とするようにしてもよい。   At this time, when the MOS transistor is in the ON state, the potential of the semiconductor substrate may be set to a second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal.

また、本発明にかかる他のＭＯＳトランジスタの制御方法は、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＭＯＳトランジスタの制御方法であって、当該ＭＯＳトランジスタがオン状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とするようにしたものである。   In addition, another MOS transistor control method according to the present invention provides a back surface for applying an external potential to a semiconductor substrate on which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed. A method for controlling a MOS transistor having a gate terminal, wherein the potential of the semiconductor substrate is set to a second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal when the MOS transistor is in an ON state. Is.

また、本発明にかかる他のＭＯＳトランジスタの制御方法は、ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＭＯＳトランジスタの制御方法であって、半導体基板とゲート端子とを電気的に接続する配線により、半導体基板とゲート端子を同一の電位とするようにしてもよい。   In addition, another MOS transistor control method according to the present invention provides a back surface for applying an external potential to a semiconductor substrate on which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed. A method for controlling a MOS transistor having a gate terminal, wherein the semiconductor substrate and the gate terminal may be set to the same potential by wiring for electrically connecting the semiconductor substrate and the gate terminal.

また、本発明にかかるトランスインピーダンスアンプは、入力電流を電圧変換して信号増幅を行い入力電流に応じて変化する出力電圧を出力する増幅回路と、複数の帰還抵抗を切替接続することにより増幅回路の利得を切り替える利得切替回路と、利得切替回路に対し出力電圧の大きさに応じて利得の切り替えを指示する利得切替判断回路とを有するトランスインピーダンスアンプであって、利得切替回路に、所望の利得に応じて複数の帰還抵抗を切替接続するスイッチとして、前述したいずれかのＭＯＳトランジスタを備えている。   In addition, the transimpedance amplifier according to the present invention includes an amplifier circuit that converts an input current into a voltage to perform signal amplification and outputs an output voltage that changes according to the input current, and an amplifier circuit by switching and connecting a plurality of feedback resistors. A transimpedance amplifier having a gain switching circuit that switches the gain of the signal and a gain switching determination circuit that instructs the gain switching circuit to switch the gain according to the magnitude of the output voltage. One of the MOS transistors described above is provided as a switch for switching and connecting a plurality of feedback resistors according to the above.

この際、利得切替判断回路により、前述したいずれかのＭＯＳトランジスタの制御方法に基づきＭＯＳトランジスタを制御するようにしてもよい。   At this time, the MOS transistor may be controlled by the gain switching determination circuit based on any of the aforementioned MOS transistor control methods.

本発明によれば、ＭＯＳトランジスタに、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設けたので、ＭＯＳトランジスタの動作状態やそのときのドレイン電位やソース電位に応じた任意の電位をバックゲート端子から半導体基板に対して印加することができる。したがって、半導体基板の電位が固定されている場合と比較して、ＭＯＳトランジスタの動作状態やドレイン電位やソース電位に応じて、低容量化や低オン抵抗化を実現できる。   According to the present invention, since the MOS transistor is provided with the back gate terminal for applying an arbitrary potential to the semiconductor substrate from the outside, it corresponds to the operating state of the MOS transistor and the drain potential or source potential at that time. An arbitrary potential can be applied to the semiconductor substrate from the back gate terminal. Therefore, as compared with the case where the potential of the semiconductor substrate is fixed, a reduction in capacitance and a reduction in on-resistance can be realized according to the operating state of the MOS transistor, the drain potential, and the source potential.

これにより、例えばＭＯＳトランジスタがオフ状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より低い第１の電位とすることができ、オフ状態においてＭＯＳトランジスタ自体の低容量化を実現できる。
また、ＭＯＳトランジスタがオン状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とすることができ、オン状態においてＭＯＳトランジスタの低オン抵抗化を実現できる。 Thereby, for example, when the MOS transistor is in the off state, the potential of the semiconductor substrate can be made the first potential lower than the potentials of the drain terminal and the source terminal by the back gate terminal. Can be realized.
Further, when the MOS transistor is in the on state, the potential of the semiconductor substrate can be set to the second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal. realizable.

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１および図２を参照して、本発明の第１の実施の形態にかかるＭＯＳトランジスタについて説明する。図１は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す断面図である。図２は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す回路図である。 Next, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a MOS transistor according to a first embodiment of the present invention will be described with reference to FIG. 1 and FIG. FIG. 1 is a cross-sectional view showing the configuration of the MOS transistor according to the first embodiment of the present invention. FIG. 2 is a circuit diagram showing a configuration of the MOS transistor according to the first embodiment of the present invention.

このＭＯＳトランジスタ１０Ａは、半導体基板１１表面にＮ型の不純物を導入して形成したドレイン１２およびソース１３と、これらドレイン１２とソース１３の間の半導体基板１１上に形成されたゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたゲート電極１５とからなるＭＯＳ構造を有するＮ型のＭＯＳトランジスタであり、これらが絶縁層１６により覆い隠されている。   The MOS transistor 10A includes a drain 12 and a source 13 formed by introducing N-type impurities into the surface of the semiconductor substrate 11, and a gate insulating film 14 formed on the semiconductor substrate 11 between the drain 12 and the source 13. This is an N-type MOS transistor having a MOS structure composed of the gate electrode 15 formed on the gate insulating film 14, and these are covered with an insulating layer 16.

また、ドレイン１２、ソース１３、およびゲート電極１５に対して、ＭＯＳトランジスタ１０Ａの外部から任意の電位を印加するための端子として、ドレイン端子Ｄ、ソース端子Ｓ、およびゲート端子Ｇが設けられており、ドレイン１２、ソース１３、およびゲート電極１５とそれぞれの配線１７Ｄ，１７Ｓ，１７Ｇを介して電気的に接続されている。   In addition, a drain terminal D, a source terminal S, and a gate terminal G are provided as terminals for applying an arbitrary potential from the outside of the MOS transistor 10A to the drain 12, the source 13, and the gate electrode 15. , The drain 12, the source 13, and the gate electrode 15 are electrically connected to each other through respective wirings 17D, 17S, and 17G.

本実施の形態は、ＭＯＳトランジスタ１０Ａの半導体基板１１に対して、ＭＯＳトランジスタ１０Ａの外部から任意の電位を印加するための端子としてバックゲート端子Ｂを設け、配線１７Ｂを介して半導体基板１１と電気的に接続したものである。   In the present embodiment, a back gate terminal B is provided as a terminal for applying an arbitrary potential from the outside of the MOS transistor 10A to the semiconductor substrate 11 of the MOS transistor 10A, and the semiconductor substrate 11 is electrically connected to the semiconductor substrate 11 via the wiring 17B. Connected.

ＭＯＳトランジスタ１０Ａは、その動作に応じてバックゲート端子Ｂから半導体基板１１の電位を制御する。なお、複数のＭＯＳトランジスタ１０Ａに対して、それぞれの半導体基板１１の電位を共通に制御する場合、これらＭＯＳトランジスタを同一の半導体基板に形成し、共通のバックゲート端子Ｂを設けてもよい。あるいは、集積化された複数のＭＯＳトランジスタ１０Ａに対して、トリプル・ウェル（Triple Well）基板、ＳＯＩ（Silicon on Insulator）基板などの基板構造により活性領域を素子間分離することにより、ＭＯＳトランジスタごとに個別のバックゲート端子Ｂを設けてもよい。
また、図１では、バックゲート端子Ｂの配線１７Ｂを、ドレイン端子Ｄ、ソース端子Ｓ、およびゲート端子Ｇの配線１７Ｄ，１７Ｓ，１７Ｇと同様に、トランジスタ１０Ａの素子表面（絶縁層１６上部）に引き出しているが、基板１１の裏面へ引き出して電位を与えるようにしてもよい。 The MOS transistor 10A controls the potential of the semiconductor substrate 11 from the back gate terminal B according to its operation. When the potentials of the respective semiconductor substrates 11 are controlled in common for the plurality of MOS transistors 10A, these MOS transistors may be formed on the same semiconductor substrate, and a common back gate terminal B may be provided. Alternatively, the active regions are separated from each other by a substrate structure such as a triple well substrate or an SOI (Silicon on Insulator) substrate for a plurality of integrated MOS transistors 10A. An individual back gate terminal B may be provided.
Further, in FIG. 1, the wiring 17B of the back gate terminal B is formed on the element surface (the upper portion of the insulating layer 16) of the transistor 10A in the same manner as the wirings 17D, 17S, and 17G of the drain terminal D, the source terminal S, and the gate terminal G. Although it is drawn out, it may be drawn out to the back surface of the substrate 11 to apply a potential.

［第１の実施の形態の動作］
次に、図３を参照して、本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作について説明する。図３は、本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作を示す信号波形図である。 [Operation of First Embodiment]
Next, the operation of the MOS transistor according to the first embodiment of the present invention will be described with reference to FIG. FIG. 3 is a signal waveform diagram showing the operation of the MOS transistor according to the first embodiment of the present invention.

時刻Ｔ以前の期間では、ゲート電位ＶGがＬＯＷレベルを示す電位、例えば接地電位ＧＮＤに制御されており、ＭＯＳトランジスタ１０Ａはオフ状態にある。この際、バックゲート端子Ｂに対して、そのときのドレイン電位ＶDやソース電位ＶSより低い第１の電位ＶB1を印加する。
これにより、半導体基板１１の電位ＶBは、ドレイン電位ＶDやソース電位ＶSより低い第１の電位ＶB1となり、半導体基板１１とドレイン１２およびソース１３との間に生じる寄生ダイオードの容量すなちわ寄生容量が小さくなるため、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化が実現される。 The time T earlier period, the potential showing the gate voltage V G is the LOW level, for example, is controlled to the ground potential GND, MOS transistor 10A is off. At this time, the first potential V B1 lower than the drain potential V D and the source potential V S at that time is applied to the back gate terminal B.
As a result, the potential V B of the semiconductor substrate 11 becomes the first potential V B1 lower than the drain potential V D and the source potential V S , and the capacitance of the parasitic diode generated between the semiconductor substrate 11 and the drain 12 and the source 13 is reduced. In other words, since the parasitic capacitance is reduced, the capacitance of the MOS transistor 10A itself can be reduced in the off state.

一方、時刻Ｔ以降の期間では、ゲート電位ＶGがＨＩＧＨレベルを示す電位、例えば電源電位Ｖｃｃに制御されており、ＭＯＳトランジスタ１０Ａはオン状態にある。この際、バックゲート端子Ｂに対して、そのときのドレイン電位ＶDやソース電位ＶSより高い第２の電位ＶB2を印加する。
これにより、半導体基板１１の電位ＶBは、ドレイン電位ＶDやソース電位ＶSより高い第２の電位ＶB2となり、ＭＯＳトランジスタ１０Ａのしきい値を等価的に下げることができ、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化が実現される。 Meanwhile, in the period after the time T, the potential showing the gate voltage V G is a HIGH level, which is controlled, for example, the power supply potential Vcc, MOS transistor 10A is in the ON state. At this time, a second potential V B2 higher than the drain potential V D and the source potential V S at that time is applied to the back gate terminal B.
As a result, the potential V B of the semiconductor substrate 11 becomes the second potential V B2 higher than the drain potential V D and the source potential V S , and the threshold value of the MOS transistor 10A can be equivalently lowered. Low on-resistance of the MOS transistor 10A is realized.

このように、本実施の形態では、ＭＯＳトランジスタに、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設けたので、ＭＯＳトランジスタの動作状態やそのときのドレイン電位やソース電位に応じた任意の電位をバックゲート端子から半導体基板に対して印加することができる。したがって、半導体基板の電位が固定されている場合と比較して、ＭＯＳトランジスタの動作状態やドレイン電位やソース電位に応じて、低容量化や低オン抵抗化を実現できる。   Thus, in this embodiment, since the MOS transistor is provided with the back gate terminal for applying an arbitrary potential to the semiconductor substrate from the outside, the operating state of the MOS transistor, the drain potential at that time, and the source An arbitrary potential corresponding to the potential can be applied to the semiconductor substrate from the back gate terminal. Therefore, as compared with the case where the potential of the semiconductor substrate is fixed, a reduction in capacitance and a reduction in on-resistance can be realized according to the operating state of the MOS transistor, the drain potential, and the source potential.

これにより、例えばＭＯＳトランジスタがオフ状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より低い第１の電位とすることができ、オフ状態においてＭＯＳトランジスタ自体の低容量化を実現できる。
また、ＭＯＳトランジスタがオン状態にある際、バックゲート端子により半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とすることができ、オン状態においてＭＯＳトランジスタの低オン抵抗化を実現できる。 Thereby, for example, when the MOS transistor is in the off state, the potential of the semiconductor substrate can be made the first potential lower than the potentials of the drain terminal and the source terminal by the back gate terminal. Can be realized.
Further, when the MOS transistor is in the on state, the potential of the semiconductor substrate can be set to the second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal. realizable.

［第２の実施の形態］
次に、図４および図５を参照して、本発明の第２の実施の形態にかかるＭＯＳトランジスタ１０Ａの制御方法について説明する。図４は、本発明の第２の形態にかかるＭＯＳトランジスタ１０Ａを利得切替回路に用いた構成例を示す回路図であり、前述した図１７と同じまたは同等部分には同一符号を付してある。図５は、本発明の第２の形態にかかるＭＯＳトランジスタ１０Ａの制御方法を示す説明図である。 [Second Embodiment]
Next, with reference to FIGS. 4 and 5, a method for controlling the MOS transistor 10A according to the second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a configuration example in which the MOS transistor 10A according to the second embodiment of the present invention is used in a gain switching circuit. The same or equivalent parts as those in FIG. . FIG. 5 is an explanatory diagram showing a method for controlling the MOS transistor 10A according to the second embodiment of the present invention.

前述した第１の実施の形態では、ＭＯＳトランジスタ１０Ａのオフ状態おいて半導体基板電位ＶBを第１の電位ＶB1とし、オン状態において半導体基板電位ＶBを第２の電位ＶB2とする場合について説明した。
本実施の形態では、半導体基板電位ＶBの具体例として、第１の電位ＶB1として接地電位ＧＮＤを用い、第２の電位ＶB2として電源電位Ｖｃｃを用いる場合について説明する。 In the first embodiment described above, the semiconductor substrate potential V B is set to the first potential V B1 while the MOS transistor 10A is in the OFF state, and the semiconductor substrate potential V B is set to the second potential V B2 in the ON state. Explained.
In this embodiment, as a specific example of the semiconductor substrate potential V B, a case where the ground potential GND is used as the first potential V B1 and the power supply potential Vcc is used as the second potential V B2 will be described.

図４において、利得切替回路１Ａは、増幅回路２の出力端子ＯＵＴに接続される端子ＴＮ１と、増幅回路２の入力端子ＩＮに接続される端子ＴＮ２と、これら端子ＴＮ１，ＴＮ２間に接続された帰還抵抗ＲＦａと、一端が端子ＴＮ１に接続された帰還抵抗ＲＦｂと、ドレイン端子が帰還抵抗ＲＦｂの他端に接続されソース端子が端子ＴＮ２に接続されゲート端子およびバックゲート端子Ｂが利得切替信号ＳＥＬに接続されたＮＭＯＳトランジスタ１０Ａとから構成されている。   In FIG. 4, the gain switching circuit 1A is connected between the terminal TN1 connected to the output terminal OUT of the amplifier circuit 2, the terminal TN2 connected to the input terminal IN of the amplifier circuit 2, and the terminals TN1 and TN2. The feedback resistor RFa, the feedback resistor RFb whose one end is connected to the terminal TN1, the drain terminal is connected to the other end of the feedback resistor RFb, the source terminal is connected to the terminal TN2, and the gate terminal and the back gate terminal B are the gain switching signal SEL. And an NMOS transistor 10A connected to the.

また、増幅回路２は、入力端子ＩＮから入力された入力電流Ｉｉｎを増幅し増幅信号Ｓａとして出力するエミッタ接地回路２Ａと、増幅信号Ｓａを電力増幅し出力電圧Ｖとして出力端子ＯＵＴから出力するエミッタフォロワ回路２Ｂとから構成されている。   The amplifier circuit 2 amplifies the input current Iin input from the input terminal IN and outputs the amplified signal Sa as an amplified signal Sa, and an emitter that amplifies the amplified signal Sa and outputs it as an output voltage V from the output terminal OUT. And a follower circuit 2B.

エミッタ接地回路２Ａには、入力段トランジスタＱａ、負荷抵抗ＲＬ、および抵抗ＲＥが設けられている。
トランジスタＱａは、ＮＰＮトランジスタからなり、ベース端子は入力端子ＩＮに接続され、コレクタ端子は負荷抵抗ＲＬを介して電源電位Ｖｃｃに接続され、エミッタ端子は抵抗ＲＥを介して接地電位ＧＮＤに接続されている。トランジスタＱａのコレクタ端子から増幅信号Ｓａがエミッタフォロワ回路２Ｂへ出力される。 The grounded emitter circuit 2A is provided with an input stage transistor Qa, a load resistor RL, and a resistor RE.
The transistor Qa is an NPN transistor, the base terminal is connected to the input terminal IN, the collector terminal is connected to the power supply potential Vcc via the load resistor RL, and the emitter terminal is connected to the ground potential GND via the resistor RE. Yes. An amplified signal Sa is output from the collector terminal of the transistor Qa to the emitter follower circuit 2B.

エミッタフォロワ回路２Ｂには、出力段トランジスタＱｂと定電流源Ｉｅが設けられている。
トランジスタＱｂは、ＮＰＮトランジスタからなり、ベース端子はエミッタ接地回路２Ａからの増幅信号Ｓａに接続され、コレクタ端子は電源電位Ｖｃｃに接続され、エミッタ端子は出力端子ＯＵＴに接続されている。定電流源Ｉｅの入力端子はトランジスタＱｂのエミッタ端子に接続され、定電流源Ｉｅの出力端子は接地電位ＧＮＤに接続されている。 The emitter follower circuit 2B is provided with an output stage transistor Qb and a constant current source Ie.
The transistor Qb comprises an NPN transistor, the base terminal is connected to the amplified signal Sa from the grounded emitter circuit 2A, the collector terminal is connected to the power supply potential Vcc, and the emitter terminal is connected to the output terminal OUT. The input terminal of the constant current source Ie is connected to the emitter terminal of the transistor Qb, and the output terminal of the constant current source Ie is connected to the ground potential GND.

［第２の実施の形態の動作］
次に、図５を参照して、本発明の第２の実施形態にかかるＭＯＳトランジスタ１０Ａの動作について説明する。
利得切替信号ＳＥＬとして接地電位ＧＮＤが与えられた場合、ＭＯＳトランジスタ１０Ａはオフ（開放）状態となり、端子ＴＮ１，ＴＮ２間に帰還抵抗ＲＦａだけが接続されて、利得大が選択される。また、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂにゲート端子Ｇと同じ接地電位ＧＮＤが印加される。 [Operation of Second Embodiment]
Next, the operation of the MOS transistor 10A according to the second embodiment of the present invention will be described with reference to FIG.
When the ground potential GND is applied as the gain switching signal SEL, the MOS transistor 10A is turned off (opened), only the feedback resistor RFa is connected between the terminals TN1 and TN2, and the large gain is selected. The same ground potential GND as that of the gate terminal G is applied to the back gate terminal B of the MOS transistor 10A.

この際、増幅回路２の入力端子ＩＮや出力端子ＯＵＴの電位は、電源電位Ｖｃｃより低く接地電位ＧＮＤより高い電位、例えば電源電位Ｖｃｃと接地電位ＧＮＤとの中間電位となる。
したがって、バックゲート端子Ｂに接地電位ＧＮＤが印加された場合、半導体基板１１の電位ＶBは、ドレイン電位やソース電位より低い接地電位ＧＮＤからなる第１の電位ＶB1となり、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化が実現される。これにより、ＭＯＳトランジスタ１０Ａがオフ状態となる利得大選択時において、ＭＯＳトランジスタ１０Ａの寄生容量による帰還抵抗の交流成分としての影響を抑制することができ、利得の高周波特性が劣化しない良好な周波数特性が得られる。 At this time, the potential of the input terminal IN and the output terminal OUT of the amplifier circuit 2 is lower than the power supply potential Vcc and higher than the ground potential GND, for example, an intermediate potential between the power supply potential Vcc and the ground potential GND.
Therefore, when the ground potential GND is applied to the back gate terminal B, the potential V B of the semiconductor substrate 11 becomes the first potential V B1 composed of the ground potential GND lower than the drain potential and the source potential. The capacity reduction of 10A itself is realized. Thereby, when the gain is selected so that the MOS transistor 10A is turned off, the influence of the feedback resistance due to the parasitic capacitance of the MOS transistor 10A as an AC component can be suppressed, and the high frequency characteristic of the gain does not deteriorate. Is obtained.

次に、利得切替信号ＳＥＬとして電源電位Ｖｃｃが与えられた場合、ＭＯＳトランジスタ１０Ａはオン（導通）状態となり、端子ＴＮ１，ＴＮ２間には帰還抵抗ＲＦａと帰還抵抗ＲＦｂが並列接続されて、利得小が選択される。また、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂにゲート端子Ｇと同じ電源電位Ｖｃｃが印加される。   Next, when the power supply potential Vcc is applied as the gain switching signal SEL, the MOS transistor 10A is turned on (conductive), and the feedback resistor RFa and the feedback resistor RFb are connected in parallel between the terminals TN1 and TN2, so that the gain is small. Is selected. Further, the same power supply potential Vcc as that of the gate terminal G is applied to the back gate terminal B of the MOS transistor 10A.

したがって、バックゲート端子Ｂに電源電位Ｖｃｃが印加された場合、半導体基板１１の電位ＶBは、ドレイン電位やソース電位より高い電源電位Ｖｃｃからなる第２の電位ＶB2となり、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化が実現される。これにより、ＭＯＳトランジスタ１０Ａがオン状態となる利得小選択時において、ＭＯＳトランジスタ１０Ａのオン抵抗による帰還抵抗の直流成分としての影響を抑制することができ、帰還抵抗ＲＦａとＲＦｂとの合成抵抗に応じた所望の利得が得られる。 Therefore, when the power supply potential Vcc is applied to the back gate terminal B, the potential V B of the semiconductor substrate 11 becomes the second potential V B2 composed of the power supply potential Vcc higher than the drain potential and the source potential. Low on-resistance of 10A is realized. As a result, when the gain is selected so that the MOS transistor 10A is turned on, the influence of the feedback resistance due to the ON resistance of the MOS transistor 10A as a DC component can be suppressed, and according to the combined resistance of the feedback resistors RFa and RFb. Desired gain can be obtained.

このように、本実施の形態では、半導体基板電位ＶBの具体例として、第１の電位ＶB1として接地電位ＧＮＤを用い、第２の電位ＶB2として電源電位Ｖｃｃを用いるようにしたので、第１の電位ＶB1や第２の電位ＶB2として特別な電位を生成する必要がなくなり、これら電位を生成するための回路構成を追加することなく、第１の実施の形態と同様の作用効果が得られる。 Thus, in this embodiment, as a specific example of the semiconductor substrate potential V B , the ground potential GND is used as the first potential V B1 , and the power supply potential Vcc is used as the second potential V B2 . It is not necessary to generate special potentials as the first potential V B1 and the second potential V B2 , and the same effects as those of the first embodiment can be obtained without adding a circuit configuration for generating these potentials. Is obtained.

また、バックゲート端子Ｂに印加する電位を、ＭＯＳトランジスタ１０Ａの動作状態に応じて電源電位Ｖｃｃと接地電位ＧＮＤとの間で切替制御する制御回路を別途設けてもよいが、ＭＯＳトランジスタのバックゲート端子とゲート端子とを接続し、半導体基板に対してゲート端子と同じ電位を印加するようにしたので、上記制御回路を追加することなく、極めて簡素な回路構成で、第１の実施の形態と同様の作用効果が得られる。   Further, a control circuit for switching the potential applied to the back gate terminal B between the power supply potential Vcc and the ground potential GND according to the operating state of the MOS transistor 10A may be provided separately. Since the terminal and the gate terminal are connected and the same potential as that of the gate terminal is applied to the semiconductor substrate, the first embodiment and the first embodiment can be achieved with a very simple circuit configuration without adding the control circuit. Similar effects can be obtained.

なお、本実施の形態では、ＭＯＳトランジスタ１０Ａのバックゲート端子Ｂとゲート端子Ｇとを、ＭＯＳトランジスタ１０Ａのパッケージ外部に設けた配線、例えばＭＯＳトランジスタ１０Ａを実装する印刷回路基板に設けた配線で接続してもよい。あるいは、この配線をＭＯＳトランジスタ１０Ａのパッケージ内部に予め設けた配線、例えばＭＯＳトランジスタ１０Ａの半導体基板１１やバックゲート端子Ｂとゲート端子Ｇとを結ぶ配線で接続してもよく、パッケージ外部の配線を省くことができる。   In the present embodiment, the back gate terminal B and the gate terminal G of the MOS transistor 10A are connected by a wiring provided outside the package of the MOS transistor 10A, for example, a wiring provided on a printed circuit board on which the MOS transistor 10A is mounted. May be. Alternatively, this wiring may be connected to a wiring provided in advance inside the package of the MOS transistor 10A, for example, a wiring connecting the semiconductor substrate 11 or the back gate terminal B and the gate terminal G of the MOS transistor 10A. It can be omitted.

［第３の実施の形態］
次に、図６〜図９を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプについて説明する。図６は、一般的なＰＯＮシステムの構成例である。図７は、一般的なＰＯＮシステムの上りデータとして送信されるパケットの構成例である。図８は、一般的なＰＯＮシステムの下りデータとして送信されるパケットの構成例である。図９は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。 [Third Embodiment]
Next, a transimpedance amplifier according to a third embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a configuration example of a general PON system. FIG. 7 is a configuration example of a packet transmitted as uplink data of a general PON system. FIG. 8 is a configuration example of a packet transmitted as downlink data of a general PON system. FIG. 9 is a block diagram showing a configuration of a transimpedance amplifier according to the third exemplary embodiment of the present invention.

通常、高速データ伝送を可能とする光伝送システム、特にＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図６にＰＯＮシステムの構成を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）５０１と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１１〜５１ｎとからなり、光カプラ５０２などのパッシブデバイスと光ファイバ５０３を介して接続されている。   Usually, an optical transmission system that enables high-speed data transmission, particularly a PON system, requires high sensitivity, a wide input dynamic range, and burst response. FIG. 6 shows the configuration of the PON system. This PON system is composed of one station side device (OLT: Optical Line Terminal) 501 and a plurality of home side devices (ONU: Optical Network Units) 511 to 51n, and a passive device such as an optical coupler 502 and an optical fiber. 503 is connected.

この際、各宅側装置５１１〜５１ｎから局側装置５０１への上り（ＯＮＵからＯＬＴへ）のデータすなわちパケット５２１〜５２ｎは、それぞれの経路の違いにより、局側装置５０１への到達時の光パワーが異なってくる。このため、局側装置５０１の光受信回路で用いられるトランスインピーダンスアンプ（ＴＩＡ：TransImpedance Amp）には広いダイナミックレンジが要求される。   At this time, the uplink data (from ONU to OLT) from each of the home side devices 511 to 51n, that is, the packets 521 to 52n, is the light at the time of arrival at the station side device 501 due to the difference in each route. The power will be different. For this reason, a wide dynamic range is required for a transimpedance amplifier (TIA: TransImpedance Amp) used in the optical receiving circuit of the station side device 501.

図６のＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。したがって、図７に示すように、パケット５２０の先頭には、プリアンブル５２ｘと呼ばれる特定ビットが用意され、局側装置５０１でパケットの同期に使用される。   In the PON system of FIG. 6, while a certain home-side device is sending packets (packet period), other home-side devices cannot send packets, so to increase transmission efficiency, shorten the time between packets. There is a need to. Therefore, as shown in FIG. 7, a specific bit called a preamble 52x is prepared at the head of the packet 520, and is used for packet synchronization in the station side device 501.

前述したように、局側装置５０１への到達時の光パワーの差Ｐｄに起因して、各パケット５２０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル５２ｘでパケットを同期させて後続のペイロード５２ｙを受信しなければならず、短いプリアンブル５２ｘで、瞬時に利得を切り替えることができる光受信回路が必要となる。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。   As described above, the signal amplitude of each packet 520 varies from packet to packet due to the optical power difference Pd when reaching the station-side device 501. Further, in order to increase the transmission efficiency, it is necessary to synchronize the packet with the short preamble 52x and receive the subsequent payload 52y, and an optical receiving circuit capable of instantaneously switching the gain with the short preamble 52x is required. Become. For this reason, the optical receiving circuit is required to have a transimpedance amplifier capable of instantaneous response and having a wide dynamic range.

一方、局側装置５０１から各宅側装置５１１〜５１ｎへの下り（ＯＬＴからＯＮＵへ）のデータすなわちパケット５３１〜５３ｎは、図８に示すように、伝送効率を高めるためにそれぞれ所定の時間位置に設けられたペイロード５３ｙにそれぞれ連続してパケット５３０として格納されて、プリアンブルやパケット間隔のないストリームとして局側装置５０１から送出され、光カプラ５０２で各宅側装置５１１〜５１ｎへ分配される。   On the other hand, downstream data (from OLT to ONU), that is, packets 531 to 53n from the station side device 501 to the home side devices 511 to 51n, respectively, as shown in FIG. Are continuously stored as packets 530 in the payload 53y provided in the network, transmitted from the station side device 501 as a stream without a preamble or packet interval, and distributed to each of the home side devices 511 to 51n by the optical coupler 502.

この際、前述した上りデータと同様に、各宅側装置５１１〜５１ｎまでの経路の違いにより、宅側装置５１１〜５１ｎへの到着時の光パワーが異なってくる。このため、設置状況に応じた経路の違いに対応するためには、局側装置５０１と同様に宅側装置５１１〜５１ｎの光受信回路で用いられるトランスインピーダンスアンプにも広いダイナミックレンジが要求される。   At this time, similarly to the above-described uplink data, the optical power upon arrival at the home side devices 511 to 51n differs depending on the route to each home side device 511 to 51n. For this reason, in order to cope with differences in paths according to installation conditions, a wide dynamic range is required for the transimpedance amplifiers used in the optical receiving circuits of the home side devices 511 to 51n as well as the station side device 501. .

本実施の形態にかかるトランスインピーダンスアンプ２００は、図９に示すように、トランスインピーダンスアンプ２００は、主な回路構成として、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、出力バッファ回路２４０、および利得切替判断回路２５０を備えている。   As shown in FIG. 9, the transimpedance amplifier 200 according to the present embodiment includes a first transimpedance amplifier core circuit 210 and a second transimpedance amplifier core circuit 220 as main circuit configurations. An intermediate buffer circuit 230, an output buffer circuit 240, and a gain switching determination circuit 250.

第１のトランスインピーダンスアンプコア回路２１０は、入力端子が受光素子１００の出力端子に接続されて、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行い、入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力端子から出力する増幅回路２１１と、この増幅回路２１１の入力端子と出力端子との間に接続されて、利得切替判断回路２５０からの利得切替信号ＳＥＬに応じて増幅回路２１１のトランスインピーダンス利得を切り替える利得切替回路２１２とを有している。   The first transimpedance amplifier core circuit 210 has an input terminal connected to the output terminal of the light receiving element 100, converts the input current Iin output from the light receiving element 100 to voltage amplification, and performs signal amplification according to the input current Iin. Is connected between the input terminal and the output terminal of the amplifier circuit 211, and is amplified according to the gain switching signal SEL from the gain switching determination circuit 250. And a gain switching circuit 212 for switching the transimpedance gain of the circuit 211.

第２のトランスインピーダンスアンプコア回路２２０は、第１のトランスインピーダンスアンプコア回路２１０の増幅回路２１１と同様であるものの入力端子が開放されており、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力端子から出力する増幅回路２２１と、第１のトランスインピーダンスアンプコア回路２１０の利得切替回路２１２と同様の利得切替回路２２２を有している。
これら利得切替回路２１２，２２２として前述の第１または第２の実施の形態で説明した利得切替回路１Ａおよびその制御方法が用いられる。また、増幅回路２１１，２２１として、前述の第１または第２の実施の形態で説明した増幅回路２を用いてもよい。 The second transimpedance amplifier core circuit 220 is similar to the amplifier circuit 211 of the first transimpedance amplifier core circuit 210, but has an input terminal open, and according to the input current Iin as a reference voltage of the output voltage V1. It has an amplification circuit 221 that outputs a constant output voltage V2 that does not change from the output terminal, and a gain switching circuit 222 similar to the gain switching circuit 212 of the first transimpedance amplifier core circuit 210.
As these gain switching circuits 212 and 222, the gain switching circuit 1A and its control method described in the first or second embodiment are used. Further, as the amplifier circuits 211 and 221, the amplifier circuit 2 described in the first or second embodiment may be used.

中間段バッファ回路２３０は、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ１，Ｖ２を差動増幅し（例えば、利得＝１）、出力電圧Ｖ３（非反転出力）および出力電圧Ｖ４（反転出力）からなる差動出力信号として差動出力端子から出力するバッファ回路である。
出力バッファ回路２４０は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ３，Ｖ４を差動増幅し（例えば、利得＝１）、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）を、トランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力するバッファ回路である。 In the intermediate stage buffer circuit 230, the output terminals of the first and second transimpedance amplifier core circuits 210 and 220 are connected to the differential input terminal, and the output voltages V1 and V2 input to the differential input terminal are differentiated. This is a buffer circuit that dynamically amplifies (for example, gain = 1) and outputs from a differential output terminal as a differential output signal composed of an output voltage V3 (non-inverted output) and an output voltage V4 (inverted output).
In the output buffer circuit 240, the differential output terminal of the intermediate buffer circuit 230 is connected to the differential input terminal, and the output voltages V3 and V4 input to the differential input terminal are differentially amplified (for example, gain = 1) A buffer circuit that outputs the output voltages Voutp (non-inverted output) and Voutn (inverted output) as the output voltage Vout of the transimpedance amplifier 200.

利得切替判断回路２５０は、中間段バッファ回路２３０の出力電圧Ｖ３，Ｖ４からなる比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）を入力として、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２へ利得切替信号ＳＥＬを出力することにより、受光素子１００からの入力電流Ｉｉｎに応じて第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える判断回路である。   The gain switching determination circuit 250 receives the comparison input voltage Vc (= V4−V3) composed of the output voltages V3 and V4 of the intermediate buffer circuit 230 as an input, and gains of the first and second transimpedance amplifier core circuits 210 and 220. This is a determination circuit that switches the gains of the first and second transimpedance amplifier core circuits 210 and 220 according to the input current Iin from the light receiving element 100 by outputting a gain switching signal SEL to the switching circuits 212 and 222.

［第３の実施の形態の動作］
次に、図１０〜図１３を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図１０は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。図１１は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替コンパレータのヒステリシス特性例である。図１２は、利得切替コンパレータの動作特性例である。図１３は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。 [Operation of Third Embodiment]
Next, the operation of the transimpedance amplifier according to the third exemplary embodiment of the present invention will be described with reference to FIGS. FIG. 10 is an example of a signal waveform in each part of the transimpedance amplifier according to the third exemplary embodiment of the present invention. FIG. 11 is an example of hysteresis characteristics of the gain switching comparator used in the transimpedance amplifier according to the third embodiment of the present invention. FIG. 12 is an example of operating characteristics of the gain switching comparator. FIG. 13 is a timing chart showing an operation example of the transimpedance amplifier according to the third exemplary embodiment of the present invention.

まず、図１０を参照して、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、および出力バッファ回路２４０の動作について説明する。
光ファイバを介して局側装置（ＯＬＴ）から送信された光信号は、光カプラで分配されて宅側装置（ＯＮＵ）に到達し、その光受信回路の受光素子１００により光電気変換され、入力電流Ｉｉｎとしてトランスインピーダンスアンプ２００へ入力される。 First, operations of the first transimpedance amplifier core circuit 210, the second transimpedance amplifier core circuit 220, the intermediate stage buffer circuit 230, and the output buffer circuit 240 will be described with reference to FIG.
The optical signal transmitted from the station side device (OLT) via the optical fiber is distributed by the optical coupler, reaches the home side device (ONU), is photoelectrically converted by the light receiving element 100 of the optical receiving circuit, and input. The current Iin is input to the transimpedance amplifier 200.

トランスインピーダンスアンプ２００の第１のトランスインピーダンスアンプコア回路２１０は、入力された入力電流Ｉｉｎを増幅回路２１１で電圧変換して信号増幅を行い、この入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力する。
一方、第２のトランスインピーダンスアンプコア回路２２０は、常時、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力している。 The first transimpedance amplifier core circuit 210 of the transimpedance amplifier 200 converts the input input current Iin into a voltage by the amplifier circuit 211 to perform signal amplification, and outputs an output voltage V1 that changes in accordance with the input current Iin. To do.
On the other hand, the second transimpedance amplifier core circuit 220 always outputs a constant output voltage V2 that does not change according to the input current Iin as a reference voltage of the output voltage V1.

中間段バッファ回路２３０には、これら第１のトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１と、第２のトランスインピーダンスアンプコア回路２２０の出力電圧Ｖ２が入力され、入力電流Ｉｉｎが大きくなると出力電圧Ｖ３，Ｖ４との間の電位差（Ｖ４−Ｖ３）が大きくなるような差動出力信号が得られる。これら出力電圧Ｖ３，Ｖ４は、所定の中心電位Ｖ０を中心として上下に対称な振幅を持つ信号波形となる。
中間段バッファ回路２３０の差動出力信号は、出力バッファ回路２４０に入力され、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）からなるトランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力される。 The intermediate stage buffer circuit 230 receives the output voltage V1 of the first transimpedance amplifier core circuit 210 and the output voltage V2 of the second transimpedance amplifier core circuit 220. When the input current Iin increases, the output voltage V3 is increased. , V4, a differential output signal is obtained such that the potential difference (V4−V3) becomes large. These output voltages V3 and V4 have signal waveforms having amplitudes that are symmetrical up and down around a predetermined center potential V0.
The differential output signal of the intermediate stage buffer circuit 230 is input to the output buffer circuit 240 and output as the output voltage Vout of the transimpedance amplifier 200 composed of the output voltages Voutp (non-inverted output) and Voutn (inverted output).

次に、図１１〜図１３を参照して、利得切替判断回路２５０の動作について説明する。
中間段バッファ回路２３０の差動出力信号は、比較入力電圧Ｖｃとして利得切替判断回路２５０へ供給され、利得切替判断回路２５０の利得切替コンパレータ２５１へ入力される。 Next, the operation of the gain switching determination circuit 250 will be described with reference to FIGS.
The differential output signal of the intermediate stage buffer circuit 230 is supplied as a comparison input voltage Vc to the gain switching determination circuit 250 and input to the gain switching comparator 251 of the gain switching determination circuit 250.

図１１に示すように、利得切替コンパレータ２５１は、比較入力電圧Ｖｃの増大を検出する電圧検出レベルＶｈ１と、常に比較入力電圧Ｖｃより低い電圧検出レベルＶｈ２とからなるヒステリシス特性を有している。ヒステリシスコンパレータの立ち上がり動作や立ち下がり動作が行われる時点における差動入力端子の入力電圧すなわち比較入力電圧を電圧検出レベルという。   As shown in FIG. 11, the gain switching comparator 251 has a hysteresis characteristic composed of a voltage detection level Vh1 for detecting an increase in the comparison input voltage Vc and a voltage detection level Vh2 that is always lower than the comparison input voltage Vc. The input voltage at the differential input terminal at the time when the hysteresis comparator rises or falls, that is, the comparison input voltage, is called a voltage detection level.

トランスインピーダンスアンプ２００の構成では、常に、受光素子１００から入力電流Ｉｉｎが入力されるため、出力電圧Ｖ２＞出力電圧Ｖ１となり、比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）＞０である。したがって、図１２に示すように、入力電流Ｉｉｎが増加して電流Ｉ１を超えて比較入力電圧Ｖｃが電圧検出レベルＶｈ１を超えた時点で、利得切替コンパレータ２５１からの出力すなわち利得切替信号ＳＥＬの論理が反転する。   In the configuration of the transimpedance amplifier 200, since the input current Iin is always input from the light receiving element 100, the output voltage V2> the output voltage V1, and the comparison input voltage Vc (= V4−V3)> 0. Therefore, as shown in FIG. 12, when the input current Iin increases to exceed the current I1 and the comparison input voltage Vc exceeds the voltage detection level Vh1, the output from the gain switching comparator 251, that is, the logic of the gain switching signal SEL. Is reversed.

この際、利得切替コンパレータ２５１では、一旦利得が反転した場合、そのヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化しない限り、出力論理はリセットされない。本実施の形態では、比較入力電圧Ｖｃ＞０であり、立ち下がり動作を行う電圧検出レベルＶｈ２が常に比較入力電圧Ｖｃより低く設定してあるため、結果として一旦反転した場合には、その論理が保持される。   At this time, in the gain switching comparator 251, once the gain is inverted, the output logic is not reset unless the comparison input voltage Vc changes until the hysteresis characteristic falls. In this embodiment, the comparison input voltage Vc> 0 and the voltage detection level Vh2 for performing the falling operation is always set lower than the comparison input voltage Vc. Retained.

本実施の形態では、パケットを受信する前に、利得切替信号ＳＥＬの論理を「利得大」に初期化しておき、利得切替コンパレータ２５１のヒステリシス特性における立ち上がり動作に応じて、利得切替信号ＳＥＬの論理を「利得大」（第１の利得）から「利得小」（第２の利得）へ切り替えている。
これにより、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。 In the present embodiment, the logic of the gain switching signal SEL is initialized to “high gain” before receiving the packet, and the logic of the gain switching signal SEL is set in accordance with the rising operation in the hysteresis characteristic of the gain switching comparator 251. Is switched from “high gain” (first gain) to “small gain” (second gain).
Thereby, even if the input current Iin fluctuates in the vicinity of the current I1 at which gain switching is performed, the comparison operation of the gain switching comparator 251 is stabilized, so that the gains of the transimpedance amplifier core circuits 210 and 220 can be stabilized. An output signal Vout having a small amplitude variation is obtained.

したがって、図１３に示すように、パケットの受信が開始されて入力電流Ｉｉｎが増加し、時刻Ｔにおいて比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達した場合、利得切替コンパレータ２５１からの利得切替信号ＳＥＬが「利得大」から「利得小」へ反転する。これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなる。   Therefore, as shown in FIG. 13, when the reception of the packet is started and the input current Iin increases and the comparison input voltage Vc reaches the voltage detection level Vh1 at time T, the gain switching signal SEL from the gain switching comparator 251 is obtained. Is reversed from “high gain” to “low gain”. Thereby, the gains of the first and second transimpedance amplifier core circuits 210 and 220 are reduced.

その後、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。   Thereafter, even if the input current Iin fluctuates in the vicinity of the current I1 at which gain switching is performed, the comparison operation of the gain switching comparator 251 is stabilized, so that the gains of the transimpedance amplifier core circuits 210 and 220 can be stabilized, and the amplitude An output signal Vout with small fluctuation is obtained.

このように、本実施の形態では、トランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２として、前述の第１または第２の実施の形態で説明した利得切替回路１Ａを用いるようにしたので、受光素子１００からの入力電流Ｉｉｎの大きさに応じて利得を切り替えた場合でも、ＭＯＳトランジスタ１０Ａの寄生容量やオン抵抗に影響されない、所望の平坦な周波数特性を得ることができ、広入力ダイナミックレンジが要求されるようなＰＯＮシステムなどの光伝送システムにおいて、良好な通信品質が得られる。   Thus, in the present embodiment, the gain switching circuit 1A described in the first or second embodiment is used as the gain switching circuits 212 and 222 of the transimpedance amplifier core circuits 210 and 220. Therefore, even when the gain is switched according to the magnitude of the input current Iin from the light receiving element 100, it is possible to obtain a desired flat frequency characteristic that is not affected by the parasitic capacitance or on-resistance of the MOS transistor 10A, and wide input. In an optical transmission system such as a PON system that requires a dynamic range, good communication quality can be obtained.

［第４の実施の形態］
次に、図１４および図１５を参照して、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の具体例について説明する。図１４は、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。図１５は、図１４のトランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。 [Fourth Embodiment]
Next, a specific example of the transimpedance amplifier core circuit used in the transimpedance amplifier according to the fourth embodiment of the present invention will be described with reference to FIGS. FIG. 14 is a circuit diagram showing a configuration example of a main part of a transimpedance amplifier core circuit used in the transimpedance amplifier according to the fourth embodiment of the present invention. FIG. 15 is an explanatory diagram showing gain switching control of the transimpedance amplifier core circuit of FIG.

図１４のトランスインピーダンスアンプコア回路２１０，２２０には、利得を「利得大」、「利得中」、および「利得小」の２段切り替えを行う利得切替回路２１２，２２２として、トランスインピーダンス利得を決める帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３、開ループ利得を決める負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３が設けられており、それら帰還抵抗および負荷抵抗を、前述した第１または第２の実施の形態にかかるＭＯＳトランジスタ１０ＡからなるＮＭＯＳトランジスタＭＮ１〜ＭＮ４をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は切替信号の論理を反転すればＰＭＯＳトランジスタでも実現可能である。   The transimpedance amplifier core circuits 210 and 220 in FIG. 14 determine the transimpedance gain as the gain switching circuits 212 and 222 that perform two-stage switching of the gain “high gain”, “medium gain”, and “low gain”. Feedback resistors RF1, RF2, RF3 and load resistors RL1, RL2, RL3 for determining an open loop gain are provided, and these feedback resistors and load resistors are used for the MOS transistor 10A according to the first or second embodiment described above. The NMOS transistors MN1 to MN4 made up of are switched to a desired resistance value as switches. Note that the NMOS transistors MN1 to MN4 as switches for switching the feedback resistance and the load resistance can also be realized by PMOS transistors if the logic of the switching signal is inverted.

図１５には、利得切替信号とＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電位（Ｈ＝HIGHレベル、Ｌ＝LOWレベル）の関係が示されている。この場合、利得切替回路２１２，２２２のＮＭＯＳトランジスタＭＮ１，ＭＮ３のゲート端子に利得切替信号ＳＥＬ１が供給されるとともに、ＮＭＯＳトランジスタＭＮ２，ＭＮ４のゲート端子に利得切替信号ＳＥＬ２が供給される。これにより、帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３さらには負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３の切り替えが行われ、利得を「利得大」、「利得中」、および「利得小」に切り替えることができ、さらに選択したトランスインピーダンス利得に適切な開ループ利得が自動的に選択される。   FIG. 15 shows the relationship between the gain switching signal and the gate potentials (H = HIGH level, L = LOW level) of the NMOS transistors MN1 to MN4. In this case, the gain switching signal SEL1 is supplied to the gate terminals of the NMOS transistors MN1 and MN3 of the gain switching circuits 212 and 222, and the gain switching signal SEL2 is supplied to the gate terminals of the NMOS transistors MN2 and MN4. As a result, the feedback resistors RF1, RF2, RF3 and the load resistors RL1, RL2, RL3 are switched, and the gain can be switched between “high gain”, “medium gain”, and “low gain”. An open loop gain appropriate to the transimpedance gain is automatically selected.

このように、本実施の形態では、トランスインピーダンスアンプコア回路で、帰還抵抗や負荷抵抗を切り替えるアナログスイッチとして、前述した第１または第２の実施の形態にかかるＭＯＳトランジスタ１０Ａを用い、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設けたので、ＭＯＳトランジスタの動作やそのときのドレイン電位やソース電位に応じた電位をバックゲート端子から半導体基板に対して任意の電位を印加することができる。これにより、オフ状態においてＭＯＳトランジスタ１０Ａ自体の低容量化を実現でき、オン状態においてＭＯＳトランジスタ１０Ａの低オン抵抗化を実現できる。   As described above, in the present embodiment, the MOS transistor 10A according to the first or second embodiment described above is used as an analog switch for switching the feedback resistance and the load resistance in the transimpedance amplifier core circuit, and the semiconductor substrate is used. On the other hand, since the back gate terminal for applying an arbitrary potential from the outside is provided, the potential corresponding to the operation of the MOS transistor and the drain potential and the source potential at that time from the back gate terminal to the semiconductor substrate Can be applied. Thereby, the capacitance of the MOS transistor 10A itself can be reduced in the off state, and the on resistance of the MOS transistor 10A can be reduced in the on state.

したがって、受光素子１００からの入力電流Ｉｉｎの大きさに応じて利得を切り替えた場合でも、ＭＯＳトランジスタ１０Ａの寄生容量やオン抵抗に影響されない、所望の平坦な周波数特性を得ることができ、広入力ダイナミックレンジが要求されるようなＰＯＮシステムなどの光伝送システムにおいて、良好な通信品質が得られる。
また、ＭＯＳトランジスタ１０Ａにおいて、バックゲート端子から半導体基板に対してゲート端子と同じ電位を印加するようにしたので、極めて簡素な回路構成で低容量化および低オン抵抗化を実現できる。 Therefore, even when the gain is switched according to the magnitude of the input current Iin from the light receiving element 100, a desired flat frequency characteristic that is not affected by the parasitic capacitance or on-resistance of the MOS transistor 10A can be obtained, and the wide input In an optical transmission system such as a PON system that requires a dynamic range, good communication quality can be obtained.
Further, in the MOS transistor 10A, the same potential as that of the gate terminal is applied from the back gate terminal to the semiconductor substrate, so that the capacitance and the on-resistance can be reduced with a very simple circuit configuration.

［実施の形態の拡張］
以上で説明した各実施の形態では、ＮＭＯＳトランジスタを例として説明したが、ＰＭＯＳトランジスタについても、その制御論理がＮＭＯＳトランジスタと反転するものの前述と同様にして各実施の形態を適用でき、同様の作用効果が得られる。 [Extended embodiment]
In each of the embodiments described above, the NMOS transistor has been described as an example. However, although the control logic of the PMOS transistor is inverted from that of the NMOS transistor, each embodiment can be applied in the same manner as described above, and the same operation can be performed. An effect is obtained.

また、第３の実施の形態では、第１および第２の実施の形態にかかるＭＯＳトランジスタが、ＰＯＮシステムなど高感度で広入力ダイナミックレンジかつバースト応答性が要求される光伝送システムにおいて、宅側装置（ＯＮＵ）や局側装置（ＯＬＴ）のトランスインピーダンスアンプで用いられる場合について説明したが、これに限定されるものではなく、第１および第２の実施の形態にかかるＭＯＳトランジスタを他の回路装置で用いてもよく、前述と同様の作用効果が得られる。   In the third embodiment, the MOS transistor according to the first and second embodiments is used in an optical transmission system such as a PON system that requires high sensitivity, a wide input dynamic range, and burst response. The case where the device is used in the transimpedance amplifier of the device (ONU) or the station side device (OLT) has been described, but the present invention is not limited to this, and the MOS transistors according to the first and second embodiments are replaced with other circuits. You may use with an apparatus and the effect similar to the above is acquired.

本ＭＯＳトランジスタおよびトランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク，（以下、ＰＯＮと称する）システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に好適である。   This MOS transistor and transimpedance amplifier convert optical signals into electrical signals in optical transmission circuits such as optical transmission systems, optical interconnections, passive optical networks, and (PON) systems that enable high-speed data transmission. It is suitable for an optical receiving circuit.

本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the MOS transistor concerning the 1st Embodiment of this invention. 本発明の第１の実施の形態にかかるＭＯＳトランジスタの構成を示す回路図である。1 is a circuit diagram showing a configuration of a MOS transistor according to a first embodiment of the present invention. 本発明の第１の実施の形態にかかるＭＯＳトランジスタの動作を示す信号波形図である。It is a signal waveform diagram which shows the operation | movement of the MOS transistor concerning the 1st Embodiment of this invention. 本発明の第２の形態にかかるＭＯＳトランジスタを利得切替回路に用いた構成例を示す回路図である。It is a circuit diagram which shows the structural example which used the MOS transistor concerning the 2nd form of this invention for the gain switching circuit. 本発明の第２の形態にかかるＭＯＳトランジスタの制御方法を示す説明図である。It is explanatory drawing which shows the control method of the MOS transistor concerning the 2nd form of this invention. 一般的なＰＯＮシステムの構成例である。It is a structural example of a general PON system. 一般的なＰＯＮシステムの上りデータとして送信されるパケットの構成例である。It is a structural example of a packet transmitted as upstream data of a general PON system. 一般的なＰＯＮシステムの下りデータとして送信されるパケットの構成例である。It is a structural example of a packet transmitted as downlink data of a general PON system. 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。It is a block diagram which shows the structure of the transimpedance amplifier concerning the 3rd Embodiment of this invention. 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。It is an example of the signal waveform in each part of the transimpedance amplifier concerning the 3rd Embodiment of this invention. 本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替コンパレータのヒステリシス特性例である。It is an example of the hysteresis characteristic of the gain switching comparator used with the transimpedance amplifier concerning the 3rd Embodiment of this invention. 利得切替コンパレータの動作特性例である。It is an example of the operating characteristic of a gain switching comparator. 本発明の第３の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。It is a timing chart figure which shows the operation example of the transimpedance amplifier concerning the 3rd Embodiment of this invention. 本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。It is a circuit diagram which shows the principal part structural example of the transimpedance amplifier core circuit used with the transimpedance amplifier concerning the 4th Embodiment of this invention. 本発明の第４の実施の形態にかかるトランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。It is explanatory drawing which shows the gain switching control of the transimpedance amplifier core circuit concerning the 4th Embodiment of this invention. 従来のトランスインピーダンスアンプの回路図である。It is a circuit diagram of the conventional transimpedance amplifier. 従来のＭＯＳトランジスタの構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional MOS transistor.

符号の説明Explanation of symbols

１０Ａ…ＭＯＳトランジスタ、１１…半導体基板、１２…ドレイン、１３…ソース、１４…ゲート絶縁膜、１５…ゲート電極、１６…絶縁層、１Ａ…利得切替回路、２…増幅回路、２Ａ…エミッタ接地回路、２Ｂ…エミッタフォロワ回路、１００…受光素子、２００…トランスインピーダンスアンプ、２１０…第１のトランスインピーダンスアンプコア回路、２１１…増幅回路、２１２…利得切替回路、２２０…第２のトランスインピーダンスアンプコア回路、２２１…増幅回路、２２２…利得切替回路、２３０…中間段バッファ回路、２４０…出力バッファ回路、２５０…利得切替判断回路、２５１…利得切替コンパレータ、５０１…局側装置（ＯＬＴ）、５０２…光カプラ、５０３…光ファイバ、５１１〜５１ｎ…宅側装置（ＯＮＵ）、５２０，５２１〜５２ｎ，５３０，５３１〜５３ｎ…パケット、Ｔ１，Ｔ２…端子、Ｄ…ドレイン端子、Ｓ…ソース端子、Ｇ…ゲート端子、Ｂ…バックゲート端子、ＶD…ドレイン電位、ＶS…ソース電位、ＶG…ゲート電位、ＶB…半導体基板電位、ＶB1…第１の電位、ＶB2…第２の電位、ＲＦ，ＲＦａ，ＲＦｂ…帰還抵抗、Ｑａ…入力段トランジスタ（エミッタ接地回路）、ＲＬ…負荷抵抗（エミッタ接地回路）、ＲＥ…抵抗（エミッタ接地回路）、Ｑｂ…出力段トランジスタ（エミッタフォロワ回路）、Ｉｅ…定電流源（エミッタフォロワ回路）、Ｉｉｎ…入力電流、Ｓａ…増幅信号、ＩＮ…入力端子（増幅回路）、ＯＵＴ…出力端子（増幅回路）、Ｖｃｃ…電源電位、ＧＮＤ…接地電位、Ｖ，Ｖ１，Ｖ２…出力電圧、Ｖ３…出力電圧（非反転出力）、Ｖ４…出力電圧（反転出力）、Ｖｃ…比較入力電圧、Ｖｈ１…検出レベル電圧、Ｖｈ２…検出レベル電圧、ＳＥＬ…利得切替信号、Ｖｏｕｔ…出力電圧、Ｖｏｕｔｐ…出力電圧（非反転出力）、Ｖｏｕｔｎ…出力電圧（反転出力）。
DESCRIPTION OF SYMBOLS 10A ... MOS transistor, 11 ... Semiconductor substrate, 12 ... Drain, 13 ... Source, 14 ... Gate insulating film, 15 ... Gate electrode, 16 ... Insulating layer, 1A ... Gain switching circuit, 2 ... Amplifier circuit, 2A ... Grounded emitter circuit DESCRIPTION OF SYMBOLS 2B ... Emitter follower circuit, 100 ... Light receiving element, 200 ... Transimpedance amplifier, 210 ... 1st transimpedance amplifier core circuit, 211 ... Amplification circuit, 212 ... Gain switching circuit, 220 ... 2nd transimpedance amplifier core circuit 221 ... amplifier circuit, 222 ... gain switching circuit, 230 ... intermediate buffer circuit, 240 ... output buffer circuit, 250 ... gain switching judgment circuit, 251 ... gain switching comparator, 501 ... station side device (OLT), 502 ... light Coupler, 503 ... Optical fiber, 511 to 51n ... Home-side unit (ONU), 20,521~52n, 530,531~53n ... packets, T1, T2 ... terminal, D ... drain terminal, S ... source terminal, G ... gate terminal, B ... back gate terminal, V D ... drain potential, V S ... Source potential, V G ... gate potential, V B ... semiconductor substrate potential, V B1 ... first potential, V B2 ... second potential, RF, RFa, RFb ... feedback resistance, Qa ... input stage transistor (grounded emitter circuit) ), RL: load resistance (grounded emitter circuit), RE: resistance (grounded emitter circuit), Qb: output stage transistor (emitter follower circuit), Ie: constant current source (emitter follower circuit), Iin: input current, Sa: Amplified signal, IN ... input terminal (amplifier circuit), OUT ... output terminal (amplifier circuit), Vcc ... power supply potential, GND ... ground potential, V, V1, V2 ... output voltage, V3 ... output voltage (Non-inverted output), V4 ... output voltage (inverted output), Vc ... comparison input voltage, Vh1 ... detection level voltage, Vh2 ... detection level voltage, SEL ... gain switching signal, Vout ... output voltage, Voutp ... output voltage (non-output) Inverted output), Voutn... Output voltage (inverted output).

Claims (8)

ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が半導体基板に形成されているＭＯＳトランジスタであって、
前記半導体基板と電気的に接続されて、前記半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えることを特徴とするＭＯＳトランジスタ。 A MOS transistor in which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed on a semiconductor substrate,
A MOS transistor comprising a back gate terminal electrically connected to the semiconductor substrate and for applying an arbitrary potential to the semiconductor substrate from the outside. ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が半導体基板に形成されているＭＯＳトランジスタであって、
前記ゲートと前記半導体基板とを電気的に接続する配線を備えることを特徴とするＭＯＳトランジスタ。 A MOS transistor in which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed on a semiconductor substrate,
A MOS transistor comprising a wiring for electrically connecting the gate and the semiconductor substrate. ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＭＯＳトランジスタの制御方法であって、
当該ＭＯＳトランジスタがオフ状態にある際、前記バックゲート端子により前記半導体基板の電位をドレイン端子およびソース端子の電位より低い第１の電位とすることを特徴とするＭＯＳトランジスタの制御方法。 A method of controlling a MOS transistor having a back gate terminal for applying an arbitrary potential from the outside to a semiconductor substrate on which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed,
A method for controlling a MOS transistor, wherein when the MOS transistor is in an off state, the potential of the semiconductor substrate is set to a first potential lower than that of a drain terminal and a source terminal by the back gate terminal. 請求項３に記載のＭＯＳトランジスタの制御方法において、
当該ＭＯＳトランジスタがオン状態にある際、前記バックゲート端子により前記半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とすることを特徴とするＭＯＳトランジスタの制御方法。 The method of controlling a MOS transistor according to claim 3,
A method for controlling a MOS transistor, characterized in that, when the MOS transistor is in an ON state, the potential of the semiconductor substrate is set to a second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal. ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が形成されている半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を備えるＭＯＳトランジスタの制御方法であって、
当該ＭＯＳトランジスタがオン状態にある際、前記バックゲート端子により前記半導体基板の電位をドレイン端子およびソース端子の電位より高い第２の電位とすることを特徴とするＭＯＳトランジスタの制御方法。 A method of controlling a MOS transistor having a back gate terminal for applying an arbitrary potential from the outside to a semiconductor substrate on which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed,
A method for controlling a MOS transistor, characterized in that, when the MOS transistor is in an ON state, the potential of the semiconductor substrate is set to a second potential higher than the potentials of the drain terminal and the source terminal by the back gate terminal. ドレイン、ソース、ゲート、およびゲート絶縁膜からなるＭＯＳ構造が半導体基板に形成されているＭＯＳトランジスタの制御方法であって、
半導体基板とゲート端子とを電気的に接続する配線により、前記半導体基板と前記ゲート端子を同一の電位とすることを特徴とするＭＯＳトランジスタの制御方法。 A MOS transistor control method in which a MOS structure including a drain, a source, a gate, and a gate insulating film is formed on a semiconductor substrate,
A method for controlling a MOS transistor, characterized in that the semiconductor substrate and the gate terminal are set to the same potential by wiring for electrically connecting the semiconductor substrate and the gate terminal. 入力電流を電圧変換して信号増幅を行い前記入力電流に応じて変化する出力電圧を出力する増幅回路と、複数の帰還抵抗を切替接続することにより前記増幅回路の利得を切り替える利得切替回路と、前記利得切替回路に対し前記出力電圧の大きさに応じて前記利得の切り替えを指示する利得切替判断回路とを有するトランスインピーダンスアンプであって、
前記利得切替回路は、所望の利得に応じて複数の帰還抵抗を切替接続するスイッチとして、請求項１または請求項２のいずれかに記載したＭＯＳトランジスタを備えることを特徴とするトランスインピーダンスアンプ。 An amplifier circuit that converts an input current into a voltage to perform signal amplification and outputs an output voltage that changes according to the input current; a gain switching circuit that switches a gain of the amplifier circuit by switching and connecting a plurality of feedback resistors; A transimpedance amplifier having a gain switching determination circuit that instructs the gain switching circuit to switch the gain according to the magnitude of the output voltage;
3. The transimpedance amplifier according to claim 1, wherein the gain switching circuit includes the MOS transistor according to claim 1 as a switch for switching and connecting a plurality of feedback resistors according to a desired gain. 請求項７に記載のトランスインピーダンスアンプにおいて、
前記利得切替判断回路は、請求項３〜請求項５のいずれかに記載したＭＯＳトランジスタの制御方法に基づき前記ＭＯＳトランジスタを制御することを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to claim 7,
6. The transimpedance amplifier, wherein the gain switching determination circuit controls the MOS transistor based on the MOS transistor control method according to any one of claims 3 to 5.
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