JP2006050145A - Transimpedance amplifier - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a transimpedance amplifier capable of realizing high sensitivity and a wide input dynamic range and of realizing instantaneous response corresponding to burst data. <P>SOLUTION: The transimpedance amplifier has a transimpedance amplifier core circuit 210, in which an input terminal is connected to a signal input terminal; a transimpedance amplifier core circuit 220, in which the same configuration as that of the circuit 210 is provided and an input terminal is opened; an intermediate stage buffer circuit 230, in which the output terminals of both the circuits 210, 220 are each connected to a differential input terminal; and a hysteresis comparator 251 in which the differential output terminal of the intermediate stage buffer circuit is connected to a differential input terminal. The amplifier is provided with a gain switch deciding circuit 250 for switching gains of both the circuit 210, 220. Both the circuits 210, 220 are each allowed to be provided with a feedback resistance, and the values of the feedback resistance are switched by the hysteresis comparator 251 of the circuit 250, in response to the differential output signal of the circuit 230. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプに係り、特に、ダイナミックレンジの大きな入力電流に対応できるトランスインピーダンスアンプに関するものである。   The present invention relates to a transimpedance amplifier that receives a current signal photoelectrically converted by a light receiving element in a light receiving circuit and converts and amplifies it into a voltage signal, and more particularly to a transimpedance amplifier that can handle an input current having a large dynamic range. is there.

本トランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク(以下、PONと称する)システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に適用されるものである。   This transimpedance amplifier is an optical receiver circuit that converts an optical signal into an electrical signal in an optical transmission circuit such as an optical transmission system, optical interconnection, or passive optical network (hereinafter referred to as PON) system that enables high-speed data transmission. Applies to

トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換した電流Iinを入力し、トランスインピーダンス利得(帰還抵抗の値に比例する)によって、電圧Voutに変換して出力するものである。しかしながら、入力電流Iinが大きくなると出力電圧Voutの振幅が飽和し波形歪が生じる。   The transimpedance amplifier receives a current Iin obtained by photoelectrically converting a received optical signal by a light receiving element, converts the current Iin into a voltage Vout by a transimpedance gain (proportional to the value of a feedback resistor), and outputs the voltage Vout. However, when the input current Iin increases, the amplitude of the output voltage Vout is saturated and waveform distortion occurs.

従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Iinが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪の少ない出力電圧Voutを得るようにしている。   In order to achieve both high sensitivity and wide dynamic range characteristics, the conventional transimpedance amplifier reduces the transimpedance gain by reducing the value of the feedback resistance when the input current Iin increases, so that even when a large current is input, An output voltage Vout with little distortion is obtained.

図7に、従来のトランスインピーダンスアンプ300の基本構成を示す(例えば、非特許文献1参照)。このトランスインピーダンスアンプ300は、利得切替回路312と増幅回路311を有し、受光素子100の出力電流Iinを入力して電圧変換し信号増幅を行う。利得切替回路312は、帰還抵抗RFとダイオードD1を並列に接続した構成である。   FIG. 7 shows a basic configuration of a conventional transimpedance amplifier 300 (see, for example, Non-Patent Document 1). The transimpedance amplifier 300 includes a gain switching circuit 312 and an amplification circuit 311. The transimpedance amplifier 300 receives the output current Iin of the light receiving element 100, converts the voltage, and performs signal amplification. The gain switching circuit 312 has a configuration in which a feedback resistor RF and a diode D1 are connected in parallel.

このトランスインピーダンスアンプ300は、入力した電流Iinが大きくなった場合、増幅回路311の入力端子と出力端子との電圧差が大きくなり、帰還抵抗RFと並列に挿入したダイオードD1がONし、等価的に帰還抵抗の値が下がることで、トランスインピーダンス利得を下げ、大電流時に出力電圧Voutが飽和しないようにしたものである。   In the transimpedance amplifier 300, when the input current Iin increases, the voltage difference between the input terminal and the output terminal of the amplifier circuit 311 increases, and the diode D1 inserted in parallel with the feedback resistor RF is turned on, which is equivalent. When the value of the feedback resistor is lowered, the transimpedance gain is lowered so that the output voltage Vout is not saturated at a large current.

図8に、利得切替回路として、ダイオードのON/OFFによるのではなく、複数の帰還抵抗を切り替えるよう構成した別の従来のトランスインピーダンスアンプ400の基本構成を示す(例えば、特許文献1参照)。このトランスインピーダンスアンプ400は、利得切替回路412と増幅回路411を有し、受光素子100の出力電流Iinを入力して電圧変換し信号増幅を行うトランスインピーダンスアンプコア回路410と、トランスインピーダンスアンプコア回路410の出力電圧Voutに応じて利得切替回路412の切り替えを制御する利得切替判断回路420を有する。   FIG. 8 shows a basic configuration of another conventional transimpedance amplifier 400 configured to switch a plurality of feedback resistors rather than based on ON / OFF of a diode as a gain switching circuit (see, for example, Patent Document 1). The transimpedance amplifier 400 includes a gain switching circuit 412 and an amplifier circuit 411. The transimpedance amplifier core circuit 410 performs input signal conversion of the output current Iin of the light receiving element 100 to perform signal amplification, and a transimpedance amplifier core circuit. The gain switching determination circuit 420 controls the switching of the gain switching circuit 412 according to the output voltage Vout 410.

このトランスインピーダンスアンプ400は、利得切替回路412をスイッチが直列接続された複数の帰還抵抗で構成し、増幅回路411の出力電圧Voutの直流レベルを利得切替判断回路420によりモニタして得た切替信号によって、利得切替回路412のスイッチをON/OFFして帰還抵抗の値を切り替えるものである。   In this transimpedance amplifier 400, the gain switching circuit 412 includes a plurality of feedback resistors connected in series, and the switching signal obtained by monitoring the DC level of the output voltage Vout of the amplifier circuit 411 by the gain switching determination circuit 420. Thus, the value of the feedback resistor is switched by turning on / off the switch of the gain switching circuit 412.

猿渡、菅原、井辺、著 「156Mbpsバースト信号対応光受信器」、電子情報通信学会総合大会、予稿集、1997年、B−10−128Saruwatari, Sugawara, Ibe, "Optical receiver for 156 Mbps burst signal", IEICE General Conference, Proceedings, 1997, B-10-128 特許第3259707号(特開2000−252774)公報Japanese Patent No. 3259707 (Japanese Patent Laid-Open No. 2000-252774)

ところで、高速データ伝送を可能とする光伝送システム、特にPONシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。   Incidentally, an optical transmission system that enables high-speed data transmission, particularly a PON system, requires high sensitivity, a wide input dynamic range, and burst response.

図10(a)にPONシステムの構成を示す。PONシステムでは、1台の局側装置(OLT)501に複数台の宅側装置(ONU)5021〜502nが接続され、その接続は光カプラ503などのパッシブデバイスで接続される。504は光ファイバである。   FIG. 10A shows the configuration of the PON system. In the PON system, a plurality of home side devices (ONUs) 5021 to 502n are connected to one station side device (OLT) 501, and the connection is connected by a passive device such as an optical coupler 503. Reference numeral 504 denotes an optical fiber.

このため、各宅側装置5021〜502nからの上り(ONUからOLT)のデータは、それぞれの経路の違いで、局側装置501への到達時の光パワーが異なってくる。このため、局側装置501の光受信回路には広いダイナミックレンジが要求される。   For this reason, the upstream (from ONU to OLT) data from each of the home-side devices 5021 to 502n has different optical powers when reaching the station-side device 501 due to the difference in each route. For this reason, a wide dynamic range is required for the optical receiving circuit of the station side apparatus 501.

図10(a)のPONシステムでは、ある宅側装置がデータを送出している間(パケット期間)は、他の宅側装置はデータを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。図10(b)に示すように、パケット510の先頭には、プリアンブル511と呼ばれる特定ビットが用意され、局側装置501でパケットの同期に使用される。信号振幅はパケット510毎に異なっている。   In the PON system of FIG. 10 (a), while one home device is sending data (packet period), other home devices cannot send data. It is necessary to shorten the time. As shown in FIG. 10B, a specific bit called a preamble 511 is prepared at the head of the packet 510 and is used for packet synchronization by the station side device 501. The signal amplitude is different for each packet 510.

伝送効率を高めるためには、短いプリアンブルビットでパケットを同期させなければならず、そのためには、短いプリアンブルビットで、瞬時に利得を切り替えることができる光受信回路が必要である。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。   In order to increase the transmission efficiency, it is necessary to synchronize packets with a short preamble bit. For this purpose, an optical receiver circuit capable of instantaneously switching the gain with a short preamble bit is required. For this reason, the optical receiving circuit is required to have a transimpedance amplifier capable of instantaneous response and having a wide dynamic range.

この点につき、図7で説明した従来のトランスインピーダンスアンプ300は、帰還抵抗RFに並列にダイオードD1を挿入する構成であるため、入力電流Iinが大きくなった場合、出力電圧Voutの直流伝達特性に大きな歪が生じてしまい、出力電圧Voutの波形のデューティが悪化してしまう。デューティ特性が悪くなると符号誤りが生じ伝送特性の劣化を引き起こすという問題がある。   In this regard, the conventional transimpedance amplifier 300 described with reference to FIG. 7 has a configuration in which the diode D1 is inserted in parallel with the feedback resistor RF. Therefore, when the input current Iin increases, the DC transfer characteristic of the output voltage Vout is improved. A large distortion occurs, and the duty of the waveform of the output voltage Vout deteriorates. When the duty characteristic is deteriorated, there is a problem that a code error occurs and the transmission characteristic is deteriorated.

また、図8で説明した従来のトランスインピーダンスアンプ400は、直流伝達特性の歪の問題は解決できるが、利得切替判断回路420での利得切替の判断は、通常、トランスインピーダンスアンプ400の出力電圧Voutの高レベルと低レベルを、ハイレベルホールド回路、ローレベルホールド回路でそれぞれホールドし、その電位差が一定以上になったことをコンパレータ423等で識別することで切替判断を行うため、ホールドに時間がかかり、瞬時応答性に劣ってしまう。   In addition, the conventional transimpedance amplifier 400 described with reference to FIG. 8 can solve the problem of distortion of the DC transfer characteristic, but the gain switching determination circuit 420 normally determines the output voltage Vout of the transimpedance amplifier 400. The high level and the low level are held by the high level hold circuit and the low level hold circuit, respectively, and the switching determination is performed by identifying that the potential difference has become a certain level or more by the comparator 423 or the like. It takes less time response.

すなわち、ハイレベルホールド回路は、オペアンプ421、コンデンサC1、ダイオードD2で構成され、またローレベルホールド回路は、オペアンプ422、コンデンサC2、ダイオードD3で構成され、ホールド性を確保するには、コンデンサC1,C2に大きな容量を持たせることが必要であるが、その場合、コンデンサC1,C2に充電するまでの時間がかかり、瞬時応答が難しくなる。また、LSI内にコンデンサC1,C2を構成した場合はレイアウト面積が大きくなってしまう。   That is, the high level hold circuit is composed of an operational amplifier 421, a capacitor C1, and a diode D2, and the low level hold circuit is composed of an operational amplifier 422, a capacitor C2, and a diode D3. Although it is necessary to give C2 a large capacity, in that case, it takes time until the capacitors C1 and C2 are charged, and instantaneous response becomes difficult. Further, when the capacitors C1 and C2 are configured in the LSI, the layout area becomes large.

さらに、高感度で広ダイナミックレンジを実現するために、利得切替回路412の帰還抵抗の本数が2本以上に増えた場合、利得切替判断アルゴリズムに、利得の状態を把握しておく必要があり、回路構成の複雑化とともに瞬時応答性を下げている。利得状態を把握する回路例としては、図9に示すようなSRラッチ回路431,432とアンド回路433を使用した論理回路によって状態を保持する保持回路430が知られている。   Further, in order to realize a high sensitivity and a wide dynamic range, when the number of feedback resistors of the gain switching circuit 412 increases to two or more, it is necessary to grasp the gain state in the gain switching determination algorithm, As the circuit configuration becomes more complex, the instantaneous response is lowered. As an example of a circuit for grasping the gain state, a holding circuit 430 that holds a state by a logic circuit using SR latch circuits 431 and 432 and an AND circuit 433 as shown in FIG. 9 is known.

以上のように、従来の高感度で広入力ダイナミックレンジを実現するトランスインピーダンスアンプでは、バーストデータに対応した瞬時応答を実現することが困難という課題があった。   As described above, the conventional transimpedance amplifier that realizes a wide input dynamic range with high sensitivity has a problem that it is difficult to realize an instantaneous response corresponding to burst data.

本発明の目的は、高感度および広入力ダイナミックレンジを実現でき、かつ、バーストデータに対応した瞬時応答を実現できるトランスインピーダンスアンプを提供することである。   An object of the present invention is to provide a transimpedance amplifier capable of realizing a high sensitivity and a wide input dynamic range and realizing an instantaneous response corresponding to burst data.

請求項1にかかる発明は、入力端子が信号入力端子に接続された第1のトランスインピーダンスアンプコア回路と、該第1のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第2のトランスインピーダンスアンプコア回路と、前記第1および第2のトランスインピーダンスアンプコア回路の各出力端子が差動入力端子に接続された差動型の中間段バッファ回路と、該中間段バッファ回路の差動出力端子が差動入力端子に接続されたヒステリシスコンパレータを有し前記第1および第2のトランスインピーダンスアンプコア回路の利得を切り替える利得切替判断回路とを備え、前記信号入力端子に入力する電流を電圧信号に変換し増幅して前記中間段バッファ回路から出力するトランスインピーダンスアンプであって、前記第1および第2のトランスインピーダンスアンプコア回路は、それぞれ帰還抵抗を具備し、前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号に応じて前記第1および第2のトランスインピーダンスアンプコア回路の前記帰還抵抗の値を切り替えることを特徴とする。   The invention according to claim 1 is a first transimpedance amplifier core circuit having an input terminal connected to a signal input terminal, and a second transimpedance amplifier core circuit having the same configuration as the first transimpedance amplifier core circuit. A transimpedance amplifier core circuit; a differential intermediate stage buffer circuit in which each output terminal of the first and second transimpedance amplifier core circuits is connected to a differential input terminal; and a differential of the intermediate stage buffer circuit A gain switching determination circuit for switching a gain of the first and second transimpedance amplifier core circuits, the output terminal having a hysteresis comparator connected to the differential input terminal, and a voltage input to the signal input terminal A transimpedance amplifier that converts the signal into a signal, amplifies it, and outputs it from the intermediate buffer circuit; Each of the first and second transimpedance amplifier core circuits includes a feedback resistor, and the hysteresis comparator of the gain switching determination circuit is configured to output the first and second transimpedance amplifier core circuits according to a differential output signal of the intermediate buffer circuit. The value of the feedback resistance of the transimpedance amplifier core circuit of 2 is switched.

請求項2にかかる発明は、請求項1に記載のトランスインピーダンスアンプにおいて、前記第1および第2のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値を切り替えるスイッチとしてMOSトランジスタを具備することを特徴とする。   According to a second aspect of the present invention, in the transimpedance amplifier according to the first aspect, the first and second transimpedance amplifier core circuits include a MOS transistor as a switch for switching a value of the feedback resistor. And

請求項3にかかる発明は、請求項2に記載のトランスインピーダンスアンプにおいて、前記MOSトランジスタは、その基板端子がソース電位より低い接地に接続されたNMOSトランジスタからなることを特徴とする。   According to a third aspect of the present invention, in the transimpedance amplifier according to the second aspect, the MOS transistor comprises an NMOS transistor whose substrate terminal is connected to ground lower than the source potential.

請求項4にかかる発明は、請求項1に記載のトランスインピーダンスアンプにおいて、前記利得切替判断回路の前記ヒステリシスコンパレータは、外部制御信号によりその出力を初期化する機能を有することを特徴とする。   According to a fourth aspect of the present invention, in the transimpedance amplifier according to the first aspect, the hysteresis comparator of the gain switching determination circuit has a function of initializing its output by an external control signal.

請求項5にかかる発明は、請求項1乃至3のいずれか1つに記載のトランスインピーダンスアンプにおいて、前記第1および第2のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値の切り替えに連動して開ループ利得が切り替えられるようにしたことを特徴とする。   According to a fifth aspect of the present invention, in the transimpedance amplifier according to any one of the first to third aspects, the first and second transimpedance amplifier core circuits are interlocked with switching of the value of the feedback resistor. Thus, the open loop gain can be switched.

請求項1にかかる発明によれば、高感度および広ダイナミックレンジのトランスインピーダンスアンプにおいて、入力電流が大きく変化しても波形歪が生じないように利得切替を瞬時に行うことができる。すなわち、利得切替判断のための振幅レベル検出にヒステリシスコンパレータを使用するので、応答時間の遅いレベルホールド回路が必要無くなり、瞬時の利得切替判断が可能となり、バーストデータに対応した瞬時応答が可能となる。さらに、請求項2にかかる発明のようにMOSトランジスタをスイッチとして帰還抵抗の値を切り替え、請求項3にかかる発明のようにそのMOSトランジスタをNMOSトランジスタとしその寄生容量を減らすことにより、トランスインピーダンスの帯域を改善できるため高速動作が可能となる。さらに、請求項4にかかる発明によれば、ヒステリシスコンパレータは外部制御信号により初期化されるので、パケットデータではパケット間にその外部制御信号を与えることにより、信号振幅の異なるパケット毎に適正な利得制御が可能となる。さらに、請求項5にかかる発明によれば、開ループ利得の切り替えもできる。   According to the first aspect of the present invention, in a high-sensitivity and wide dynamic range transimpedance amplifier, gain switching can be instantaneously performed so that waveform distortion does not occur even if the input current changes greatly. In other words, since a hysteresis comparator is used for amplitude level detection for gain switching determination, a level hold circuit with a slow response time is not required, instantaneous gain switching determination is possible, and instantaneous response corresponding to burst data is possible. . Further, as in the invention according to claim 2, the value of the feedback resistor is switched by using the MOS transistor as a switch, and the MOS transistor is made an NMOS transistor as in the invention according to claim 3, thereby reducing the parasitic capacitance. Since the bandwidth can be improved, high-speed operation is possible. Further, according to the invention of claim 4, since the hysteresis comparator is initialized by the external control signal, an appropriate gain can be obtained for each packet having a different signal amplitude by giving the external control signal between the packets in the packet data. Control becomes possible. Further, according to the invention of claim 5, the open loop gain can be switched.

本発明では、利得切替判断回路にヒステリシス特性をもったコンパレータを用いることにより、トランスインピーダンスアンプの出力振幅を、長い応答時間を要するホールド回路ではなく、コンパレータのヒステリシス幅で検出して、瞬時に利得切替判断を行わせ、一旦入力振幅がこの設定されたヒステリシス幅を超えるとコンパレータの出力レベルを保持させる。このように、ヒステリシスコンパレータを用いた利得切替判断回路により、利得切替判断を行う出力電圧の識別を瞬時に行うとともに現在の利得の状態を保持する。また、利得切替回路の帰還抵抗の値を切り替えるスイッチをNMOSトランジスタで構成し、そのNMOSトランジスタの基板電位をソース電位より低い接地(GND)として、スイッチの寄生容量を削減し、トランスインピーダンスアンプの帯域と感度を改善する。さらに、PONシステムでは、各パケットごとに信号振幅が異なるため、各々のパケットの振幅に対応して利得を切り替える必要があるので、利得切替判断回路のヒステリシスコンパレータは各パケット毎に初期化する必要があるが、ヒステリシスコンパレータの入力電圧は反転しないため、ヒステリシスコンパレータに外部リセット信号で初期状態に戻す機能を付加することで初期化を行う。   In the present invention, by using a comparator having hysteresis characteristics in the gain switching determination circuit, the output amplitude of the transimpedance amplifier is detected not by a hold circuit that requires a long response time but by the hysteresis width of the comparator, and gain is instantaneously obtained. When the switching amplitude is determined and the input amplitude exceeds the set hysteresis width, the output level of the comparator is held. As described above, the gain switching determination circuit using the hysteresis comparator instantaneously identifies the output voltage for performing the gain switching determination and maintains the current gain state. Further, the switch for switching the feedback resistance value of the gain switching circuit is constituted by an NMOS transistor, the substrate potential of the NMOS transistor is set to ground (GND) lower than the source potential, the parasitic capacitance of the switch is reduced, and the band of the transimpedance amplifier is reduced. And improve sensitivity. Further, in the PON system, since the signal amplitude is different for each packet, it is necessary to switch the gain corresponding to the amplitude of each packet. Therefore, the hysteresis comparator of the gain switching determination circuit needs to be initialized for each packet. However, since the input voltage of the hysteresis comparator is not inverted, initialization is performed by adding a function for returning the hysteresis comparator to the initial state by an external reset signal.

図1は、本発明の1つの実施例のトランスインピーダンスアンプ200の回路図である。トランスインピーダンスアンプ200は、入力端子が受光素子100に接続された第1のトランスインピーダンスアンプコア回路210と、このトランスインピーダンスアンプコア回路210と同一構成で入力端子が開放された第2のトランスインピーダンスアンプコア回路220と、第1および第2のトランスインピーダンスアンプコア回路210,220の出力電圧V1,V2を差動入力端子に入力する中間段バッファ回路230と、中間段バッファ回路230の差動出力電圧V3,V4を入力して差動出力電圧Voutp,Voutnを出力する出力バッファ回路240と、中間段バッファ回路230の差動出力電圧V3,V4を入力して第1および第2のトランスインピーダンスアンプコア回路210,220の利得切替回路211,221に切替信号を出力する利得切替判断回路250とを有している。   FIG. 1 is a circuit diagram of a transimpedance amplifier 200 according to one embodiment of the present invention. The transimpedance amplifier 200 includes a first transimpedance amplifier core circuit 210 having an input terminal connected to the light receiving element 100, and a second transimpedance amplifier having the same configuration as the transimpedance amplifier core circuit 210 and having an input terminal opened. Core circuit 220, intermediate stage buffer circuit 230 for inputting output voltages V1 and V2 of first and second transimpedance amplifier core circuits 210 and 220 to differential input terminals, and differential output voltage of intermediate stage buffer circuit 230 An output buffer circuit 240 that inputs V3 and V4 and outputs differential output voltages Voutp and Voutn, and first and second transimpedance amplifier cores that receive the differential output voltages V3 and V4 of the intermediate buffer circuit 230 In the gain switching circuits 211 and 221 of the circuits 210 and 220, And a gain switching determination circuit 250 outputs a switching signal.

次に、図1に示したトランスインピーダンスアンプ200の動作について説明する。トランスインピーダンスアンプ200の利得切替判断回路250の詳細を図2に示し、動作概要を図3に示す。利得切替判断回路250はヒステリシスコンパレータ251により構成されている。   Next, the operation of the transimpedance amplifier 200 shown in FIG. 1 will be described. Details of the gain switching determination circuit 250 of the transimpedance amplifier 200 are shown in FIG. 2, and an outline of the operation is shown in FIG. The gain switching determination circuit 250 includes a hysteresis comparator 251.

中間段バッファ回路230には、第1のトランスインピーダンスアンプコア回路210の出力電圧V1と、第2のトランスインピーダンスアンプコア回路220の出力電圧V2が入力されるので、その中間段バッファ回路230からは、図3(a)に示すように、受光素子100から第1のトランスインピーダンスアンプコア回路210に入力する電流Iinが大きくなると、正転電圧V3と反転電圧V4との間の電位差(V4−V3)が大きくなるような差動電圧出力が得られる。   Since the output voltage V1 of the first transimpedance amplifier core circuit 210 and the output voltage V2 of the second transimpedance amplifier core circuit 220 are input to the intermediate stage buffer circuit 230, the intermediate stage buffer circuit 230 As shown in FIG. 3A, when the current Iin input from the light receiving element 100 to the first transimpedance amplifier core circuit 210 increases, the potential difference (V4−V3) between the normal voltage V3 and the inverted voltage V4. A differential voltage output is obtained such that

中間段バッファ回路230の差動出力電圧を、利得切替判断回路250のヒステリシスコンパレータ251に入力し、その差動出力電圧の電位差(V4−V3)が予め設定したヒステリシス幅を超えた時に、ヒステリシスコンパレータ251が利得切替判断を行い、切替信号を変化させる(図3(b)、(c))。   When the differential output voltage of the intermediate buffer circuit 230 is input to the hysteresis comparator 251 of the gain switching determination circuit 250 and the potential difference (V4−V3) of the differential output voltage exceeds a preset hysteresis width, the hysteresis comparator 251 makes a gain switching determination and changes the switching signal (FIGS. 3B and 3C).

トランスインピーダンスアンプ200において、中間段バッファ回路230の差動出力は反転することがないため、図3(c)に示すように、一旦ヒステリシス幅を超えると、信号反転が起こらない限りその出力レベルを保持するというヒステリシスコンパレータ251の特徴を利用すると、中間段バッファ回路230の出力を保持できるため、別途回路を用意する必要がない。なお、ヒステリシスコンパレータ251を初期化するには、後記するリセット機能付とすれば良い。   In the transimpedance amplifier 200, the differential output of the intermediate buffer circuit 230 does not invert. Therefore, as shown in FIG. 3C, once the hysteresis width is exceeded, the output level is adjusted unless signal inversion occurs. If the characteristic of the hysteresis comparator 251 that holds is used, the output of the intermediate buffer circuit 230 can be held, so that it is not necessary to prepare a separate circuit. Note that the hysteresis comparator 251 may be initialized with a reset function described later.

図4(a)は本発明に係わるトランスインピーダンスアンプ200の別の例の利得切替判断回路250Aの回路図であり、特に利得切替が複数段ある場合である。   FIG. 4A is a circuit diagram of a gain switching determination circuit 250A of another example of the transimpedance amplifier 200 according to the present invention, and particularly shows a case where there are a plurality of gain switching stages.

利得切替判断回路250Aは、第1の利得切替判断を行う第1のヒステリシスコンパレータ252と、第2の利得切替判断を行う第2のヒステリシスコンパレータ253と、スイッチ254とで構成され、第1のヒステリシスコンパレータ252の入力端子は、中間段バッファ回路230の差動出力端子に直接接続され、第2のヒステリシスコンパレータ253の入力端子はスイッチ254を介して中間段バッファ回路230の差動出力端子に接続されている。このスイッチ254は第1のヒステリシスコンパレータ252の出力である第1切替信号でON/OFFする。   The gain switching determination circuit 250A includes a first hysteresis comparator 252 that performs a first gain switching determination, a second hysteresis comparator 253 that performs a second gain switching determination, and a switch 254, and includes a first hysteresis. The input terminal of the comparator 252 is directly connected to the differential output terminal of the intermediate stage buffer circuit 230, and the input terminal of the second hysteresis comparator 253 is connected to the differential output terminal of the intermediate stage buffer circuit 230 via the switch 254. ing. The switch 254 is turned on / off by a first switching signal that is an output of the first hysteresis comparator 252.

図4(b)に、利得切替判断回路250Aの動作概要を示す。第1のヒステリシスコンパレータ252により利得切替判断を行い第1の利得切替を行う。第1の利得切替信号によリスイッチ252がONした後、入力電流Iinがさらに大きくなりトランスインピーダンスアンプコア回路210の出力電圧V1の振幅がさらに大きくなると、第2のヒステリシスコンパレータ253により第2の利得切替判断を行う。   FIG. 4B shows an outline of the operation of the gain switching determination circuit 250A. The first hysteresis comparator 252 performs gain switching determination and performs first gain switching. After the switch 252 is turned on by the first gain switching signal, when the input current Iin is further increased and the amplitude of the output voltage V1 of the transimpedance amplifier core circuit 210 is further increased, the second hysteresis comparator 253 causes the second hysteresis comparator 253 to Make a gain switching decision.

中間段バッファ回路230の差動出力電圧が反転することはないため、ヒステリシスコンパレータ252の出力、又はヒステリシスコンパレータ252と253の出力が一旦切り替わった後はその出力レベルは保持される。このため、複数段の利得切替を行う場合でも、本構成を用いることで、利得切替判断と状態保持の両方の機能を実現することができる。なお、ヒステリシスコンパレータ251〜253を初期化するには、後記するリセット機能付とすれば良い。   Since the differential output voltage of the intermediate stage buffer circuit 230 is not inverted, the output level is maintained after the output of the hysteresis comparator 252 or the outputs of the hysteresis comparators 252 and 253 is switched once. For this reason, even when gain switching is performed in a plurality of stages, the functions of both gain switching determination and state holding can be realized by using this configuration. Note that the hysteresis comparators 251 to 253 may be initialized with a reset function described later.

本発明に係わるトランスインピーダンスアンプコア回路210,220の利得切替回路ならびに開ループ利得切替回路の具体例を以下に示す。   Specific examples of the gain switching circuit and the open loop gain switching circuit of the transimpedance amplifier core circuits 210 and 220 according to the present invention are shown below.

図5(a)はトランスインピーダンスアンプコア回路210,220における利得切替回路211,221の部分の回路図である。利得切替回路211,221には、トランスインピーダンス利得を決める帰還抵抗RF1,RF2,RF3、開ループ利得を決める負荷抵抗RL1,RL2,RL3があり、それら帰還抵抗および負荷抵抗をNMOSトランジスタMN1〜MN4をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてNMOSトランジスタMN1〜MN4は切替信号の論理を反転すればPMOSトランジスタでも実現可能である。   FIG. 5A is a circuit diagram of the gain switching circuits 211 and 221 in the transimpedance amplifier core circuits 210 and 220. The gain switching circuits 211 and 221 include feedback resistors RF1, RF2, and RF3 that determine transimpedance gain, and load resistors RL1, RL2, and RL3 that determine open loop gain. Switch to the desired resistance value as a switch. The NMOS transistors MN1 to MN4 as switches for switching the feedback resistance and the load resistance can also be realized by PMOS transistors if the logic of the switching signal is inverted.

図5(b)は利得切替回路211,221の部分の別の例の回路図である。NMOSトランジスタMN4のソースを、NMOSトランジスタMN3のソースではなくドレインヘ接続したものである。このようにすることで、最大負荷抵抗時のNMOSトランジスタMN4の寄生容量の影響を低減することが可能である。   FIG. 5B is a circuit diagram of another example of the gain switching circuits 211 and 221. The source of the NMOS transistor MN4 is connected to the drain instead of the source of the NMOS transistor MN3. By doing so, it is possible to reduce the influence of the parasitic capacitance of the NMOS transistor MN4 at the time of the maximum load resistance.

図5(c)に切替信号とNMOSトランジスタMN1〜MN4のゲート電圧(Hi,Lo)の関係を示す。図4(a)に示した利得切替判断回路250Aで生成された第1および第2切替信号は、利得切替回路211,221に送られ、NMOSトランジスタによるスイッチで抵抗の切替が行われ、利得が3種類(大、中、小)に切り替えられる。   FIG. 5C shows the relationship between the switching signal and the gate voltages (Hi, Lo) of the NMOS transistors MN1 to MN4. The first and second switching signals generated by the gain switching determination circuit 250A shown in FIG. 4 (a) are sent to the gain switching circuits 211 and 221 and resistance switching is performed by switches using NMOS transistors, and the gain is increased. There are 3 types (Large, Medium, Small).

さらに、図5(a)、(b)では、帰還抵抗を切り替えるスイッチに使用するNMOSトランジスタMN1、MN2の基板端子を、ソースではなく接地(GND)へ接続し、基板電位をソース電位より低電位としている。このようにすることで、空乏層が広がり、NMOSトランジスタのドレイン・ソース間の寄生容量を減らし、高速動作を得ることができる。   Further, in FIGS. 5A and 5B, the substrate terminals of the NMOS transistors MN1 and MN2 used as switches for switching the feedback resistors are connected to the ground (GND) instead of the source, and the substrate potential is lower than the source potential. It is said. By doing so, the depletion layer is expanded, the parasitic capacitance between the drain and source of the NMOS transistor can be reduced, and high-speed operation can be obtained.

図6に、前記した利得判断回路250のヒステリシスコンパレータ251〜253として使用可能なリセット機能付ヒステリシスコンパレータの回路を示す。R1〜R6は抵抗、Q3〜Q8はNPNトランジスタ、MP1,MP2はPMOSトランジスタ、Ia,Ibは電流源である。このリセット機能付ヒステリシスコンパレータでは、外部から与えられるリセット信号RESETによってヒステリシスコンパレータ出力を初期値に戻すために、ヒステリシスコンパレータの電位を強制的に初期値に戻す回路(PMOSトランジスタMP1,MP2)を付加している。なお、PMOSトランジスタMP1,MP2はリセット信号の論理を反転すればNMOSトランジスタでも実現可能である。   FIG. 6 shows a circuit of a hysteresis comparator with a reset function that can be used as the hysteresis comparators 251 to 253 of the gain determination circuit 250 described above. R1 to R6 are resistors, Q3 to Q8 are NPN transistors, MP1 and MP2 are PMOS transistors, and Ia and Ib are current sources. In this hysteresis comparator with reset function, in order to return the hysteresis comparator output to the initial value by the reset signal RESET given from the outside, circuits (PMOS transistors MP1, MP2) for forcibly returning the potential of the hysteresis comparator to the initial value are added. ing. The PMOS transistors MP1 and MP2 can also be realized by NMOS transistors if the logic of the reset signal is inverted.

本リセット機能付ヒステリシスコンパレータの動作は、反転入力端子INの電圧V4が、正転入力端子IPの電圧V3に対してある電位差を超えると、正転出力端子OPが反転出力端子ONに対して高い電圧を出力する。逆に、正転入力端子IPの電圧V3が反転入力端子INの電圧V4に対してある電位差を超えると、反転出力端子ONが正転出力端子OPに対して高い電圧を出力する。   When the voltage V4 at the inverting input terminal IN exceeds a certain potential difference with respect to the voltage V3 at the non-inverting input terminal IP, the normal output terminal OP is higher than the inverting output terminal ON. Output voltage. Conversely, when the voltage V3 of the normal input terminal IP exceeds a certain potential difference with respect to the voltage V4 of the inverting input terminal IN, the inverting output terminal ON outputs a high voltage to the normal output terminal OP.

しかし、中間バッファ回路230の差動出力は反転しないため、反転出力端子ONの電圧が正転出力端子OPの電圧に対して高い電圧(初期状態)に自動的に復帰することは無い。   However, since the differential output of the intermediate buffer circuit 230 is not inverted, the voltage at the inverted output terminal ON does not automatically return to a higher voltage (initial state) than the voltage at the normal output terminal OP.

そこで、リセット端子にリセット信号RESETを与えることで、強制的に反転出力端子ONが正転出力端子OPに対して高い電圧になるように内部電圧を与える回路(PMOSトランジスタMP1,MP2)を追加した。これにより両出力端子OP,ONの電圧を前記した初期値に戻すことが可能である。   Therefore, by adding a reset signal RESET to the reset terminal, a circuit (PMOS transistors MP1, MP2) that forcibly gives the internal voltage so that the inverted output terminal ON becomes a higher voltage than the normal output terminal OP has been added. . As a result, the voltages at both output terminals OP and ON can be returned to the initial values.

PONシステムでは、各パケットごとに信号振幅が異なるため各々のパケットの振幅に対応してトランスインピーダンスアンプコア回路210,220の利得を頻繁に切り替える必要がある。このため、利得切替判断回路250のヒステリシスコンパレータ251、又は252,253は各パケット毎に初期化する必要があるが、ヒステリシスコンパレータの入力電圧は反転しないので初期化できない。そこで、それらのヒステリシスコンパレータを上記のようにリセット機能付とすれば、外部リセット信号でそのヒステリシスコンパレータを強制的に初期状態に戻し初期化を行うことができる。   In the PON system, since the signal amplitude differs for each packet, it is necessary to frequently switch the gains of the transimpedance amplifier core circuits 210 and 220 corresponding to the amplitude of each packet. For this reason, the hysteresis comparator 251, 252, or 253 of the gain switching determination circuit 250 needs to be initialized for each packet, but cannot be initialized because the input voltage of the hysteresis comparator is not inverted. Therefore, if these hysteresis comparators are provided with a reset function as described above, the hysteresis comparators can be forcibly returned to the initial state by an external reset signal to perform initialization.

本発明の一実施例であるトランスインピーダンスアンプの回路図である。It is a circuit diagram of the transimpedance amplifier which is one Example of this invention. 図1のトランスインピーダンスアンプにおける利得切替判断回路の回路図である。FIG. 2 is a circuit diagram of a gain switching determination circuit in the transimpedance amplifier of FIG. 1. 図1のトランスインピーダンスアンプの動作説明図である。FIG. 2 is an operation explanatory diagram of the transimpedance amplifier of FIG. 1. (a)は図1のトランスインピーダンスアンプにおいて、帰還抵抗の値を複数に亘って切り替えるときの利得切替判断回路の回路図、(b)はその動作説明図である。1A is a circuit diagram of a gain switching determination circuit when the feedback resistance value is switched over a plurality of values in the transimpedance amplifier of FIG. 1, and FIG. (a)、(b)はトランスインピーダンスアンプコア回路における利得切替回路の部分の具体例の回路図、(c)は動作説明図である。(a), (b) is a circuit diagram of the specific example of the part of the gain switching circuit in a transimpedance amplifier core circuit, (c) is operation explanatory drawing. 利得切替判断回路に使用するリセット機能付ヒステリシスコンパレータの具体例の回路図である。It is a circuit diagram of the specific example of the hysteresis comparator with a reset function used for a gain switching determination circuit. 従来のトランスインピーダンスアンプの回路図である。It is a circuit diagram of the conventional transimpedance amplifier. 従来別の例のトランスインピーダンスアンプの回路図である。It is a circuit diagram of the transimpedance amplifier of another example conventionally. 従来のトランスインピーダンスアンプにおいて、現在の利得状態を把握する保持回路の具体例の回路図である。In the conventional transimpedance amplifier, it is a circuit diagram of the specific example of the holding circuit which grasps | ascertains the present gain state. (a)はPONシステムの構成を示す図、(b)はパケットデータの説明図である。(a) is a figure which shows the structure of a PON system, (b) is explanatory drawing of packet data.

符号の説明Explanation of symbols

100:受光素子
200:本実施例のトランスインピーダンスアンプ、210:第1のトランスインピーダンスアンプコア回路、211:増幅回路、212:利得切替回路、220:第2のトランスインピーダンスアンプコア回路、221:増幅回路、222:利得切替回路、230:中間段バッファ回路、240:出力バッファ回路、250,250A:利得切替判断回路、251〜253:ヒステリシスコンパレータ
300:従来のトランスインピーダンスアンプ、311:増幅回路、312:利得切替回路
400:別の従来のトランスインピーダンスアンプ、410:トランスインピーダンスアンプコア回路、411:増幅回路、412:利得切替回路、420:利得切替判断回路、421,422:オペアンプ、423:コンパレータ、430:保持回路、431,432:FF回路、433:アンド回路
501:局側装置、5021〜502n:宅側装置、503:光カプラ、504:光ファイバ、510:パケット、511:プリアンブル
DESCRIPTION OF SYMBOLS 100: Light receiving element 200: Transimpedance amplifier of a present Example, 210: 1st transimpedance amplifier core circuit, 211: Amplifier circuit, 212: Gain switching circuit, 220: 2nd transimpedance amplifier core circuit, 221: Amplification Circuit: 222: gain switching circuit; 230: intermediate buffer circuit; 240: output buffer circuit; 250, 250A: gain switching determination circuit; 251 to 253: hysteresis comparator; 300: conventional transimpedance amplifier; : Gain switching circuit 400: another conventional transimpedance amplifier, 410: transimpedance amplifier core circuit, 411: amplification circuit, 412: gain switching circuit, 420: gain switching determination circuit, 421 and 422: operational amplifier, 423: comparator 430: holding circuit, 431, 432: FF circuit, 433: AND circuit 501: station side device, 5021 to 502n: home side device, 503: optical coupler, 504: optical fiber, 510: packet, 511: preamble

Claims (5)

入力端子が信号入力端子に接続された第1のトランスインピーダンスアンプコア回路と、該第1のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第2のトランスインピーダンスアンプコア回路と、前記第1および第2のトランスインピーダンスアンプコア回路の各出力端子が差動入力端子に接続された差動型の中間段バッファ回路と、該中間段バッファ回路の差動出力端子が差動入力端子に接続されたヒステリシスコンパレータを有し前記第1および第2のトランスインピーダンスアンプコア回路の利得を切り替える利得切替判断回路とを備え、前記信号入力端子に入力する電流を電圧信号に変換し増幅して前記中間段バッファ回路から出力するトランスインピーダンスアンプであって、
前記第1および第2のトランスインピーダンスアンプコア回路は、それぞれ帰還抵抗を具備し、
前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号に応じて前記第1および第2のトランスインピーダンスアンプコア回路の前記帰還抵抗の値を切り替えることを特徴とするトランスインピーダンスアンプ。
A first transimpedance amplifier core circuit having an input terminal connected to a signal input terminal; a second transimpedance amplifier core circuit having the same configuration as the first transimpedance amplifier core circuit; A differential intermediate stage buffer circuit in which each output terminal of the first and second transimpedance amplifier core circuits is connected to a differential input terminal, and the differential output terminal of the intermediate stage buffer circuit is a differential input terminal A gain switching determination circuit having a connected hysteresis comparator and switching the gains of the first and second transimpedance amplifier core circuits, converting a current input to the signal input terminal into a voltage signal, amplifying the voltage signal, and amplifying the voltage signal; A transimpedance amplifier that outputs from an intermediate stage buffer circuit,
Each of the first and second transimpedance amplifier core circuits includes a feedback resistor,
The hysteresis comparator of the gain switching determination circuit switches a value of the feedback resistor of the first and second transimpedance amplifier core circuits according to a differential output signal of the intermediate buffer circuit. Impedance amplifier.
請求項1に記載のトランスインピーダンスアンプにおいて、
前記第1および第2のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値を切り替えるスイッチとしてMOSトランジスタを具備することを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to claim 1,
The first and second transimpedance amplifier core circuits each include a MOS transistor as a switch for switching the value of the feedback resistor.
請求項2に記載のトランスインピーダンスアンプにおいて、
前記MOSトランジスタは、その基板端子がソース電位より低い接地に接続されたNMOSトランジスタからなることを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to claim 2,
The transimpedance amplifier, wherein the MOS transistor comprises an NMOS transistor whose substrate terminal is connected to ground lower than the source potential.
請求項1に記載のトランスインピーダンスアンプにおいて、
前記利得切替判断回路の前記ヒステリシスコンパレータは、外部制御信号によりその出力を初期化する機能を有することを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to claim 1,
The transimpedance amplifier, wherein the hysteresis comparator of the gain switching determination circuit has a function of initializing its output by an external control signal.
請求項1乃至3のいずれか1つに記載のトランスインピーダンスアンプにおいて、
前記第1および第2のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値の切り替えに連動して開ループ利得が切り替えられるようにしたことを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to any one of claims 1 to 3,
The transimpedance amplifier, wherein the first and second transimpedance amplifier core circuits are configured such that an open loop gain is switched in conjunction with switching of a value of the feedback resistor.
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