JP2007027532A - Ferroelectric memory device and its manufacturing method - Google Patents

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Kosuke Hara
孝介 原
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a ferroelectric memory device having an excellent electrical characteristic and a high performance. <P>SOLUTION: A first insulating film 30 and a hydrogen barrier film 60 covering a ferroelectric capacitor structure 40 are formed, a second insulating film 70 is formed on the hydrogen barrier film, a first opening 72 is formed to be passed through the second insulating film and to reach a surface 60a of the hydrogen barrier film, a second opening 62 is formed to be passed through the hydrogen barrier film, a recess communicating with the second opening is formed within the thickness of an etching stopper layer 47, the bottom of the recess is cut to form a third opening 52 to expose an upper electrode 46 therefrom, and a contact hole 90 is formed to be extended from the surface of the second insulating film and to reach the upper electrode. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有するメモリ装置及びその製造方法に関する。   The present invention relates to a memory device having a memory cell for storing binarized data as a polarization state of a ferroelectric layer, and a manufacturing method thereof.

いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。   As a so-called ferroelectric memory, an FeRAM (Ferroelectric Random Access Memory) is known.

ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）やＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。 The ferroelectric layer included in the FeRAM is formed of an oxygen compound material such as so-called SBT (SrBi 2 Ta 2 O 9 ) or PZT (Pb (Zr, Ti) O 3 ). This ferroelectric layer is formed in the periphery, for example, moisture (H 2 O) inevitably mixed in the CVD film, hydrogen (H 2 ) derived from this moisture, or a buried contact (plug). The reduction reaction is caused by the hydrogen generated when forming. This reduction reaction deteriorates the polarization characteristics of the ferroelectric layer.

例えば、ＰＺＴ（ジルコン酸チタン酸鉛）である強誘電体層を、内部拡散する水素から保護するために、導電性拡散バリアＴｉＡｌＮ（チタンアルミニウムナイトライド）で強誘電体層を覆う構成が知られている（特許文献１参照。）。   For example, in order to protect a ferroelectric layer made of PZT (lead zirconate titanate) from internally diffusing hydrogen, a configuration in which the ferroelectric layer is covered with a conductive diffusion barrier TiAlN (titanium aluminum nitride) is known. (See Patent Document 1).

また、メモリセルキャパシタの特性の水素や還元性雰囲気による劣化を抑制及び防止する目的で、メモリセルキャパシタの上側をＴＥＯＳ等を材料とする段差緩和用の層間膜で覆い、さらにこの層間膜を覆う第２水素バリア膜、及びメモリセルキャパシタの下側を覆う第１水素バリア膜を設ける半導体記憶装置及びその製造方法が知られている（特許文献２参照。）。   Further, for the purpose of suppressing and preventing deterioration of the characteristics of the memory cell capacitor due to hydrogen or a reducing atmosphere, the upper side of the memory cell capacitor is covered with an interlayer film for level difference made of TEOS or the like, and this interlayer film is further covered. A semiconductor memory device provided with a second hydrogen barrier film and a first hydrogen barrier film covering the lower side of the memory cell capacitor and a manufacturing method thereof are known (see Patent Document 2).

さらに、層間絶縁膜（interlayer dielectric film)に起因する水素拡散により、強誘電体キャパシタの強誘電特性の劣化を防止する目的で、ＡＬＤ法により形成されるＡｌ2Ｏ3膜及びＴｉＯ2膜の積層膜を、カプセル化バリア膜（encapselating barrier layer)とする構成が開示されている（（非特許文献１参照。）。
特開２０００−１３３６３３号公報 特開２００３−０６８９８７号公報 Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp. 394-395 Furthermore, in order to prevent deterioration of the ferroelectric characteristics of the ferroelectric capacitor due to hydrogen diffusion caused by an interlayer dielectric film, an Al 2 O 3 film and a TiO 2 film formed by the ALD method are laminated. A configuration in which the membrane is an encapsulating barrier layer is disclosed (see Non-Patent Document 1).
JP 2000-133633 A Japanese Patent Laid-Open No. 2003-068987 Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp. 394-395

特許文献１に開示されているように、強誘電体層を覆う水素バリア膜として設けられているＴｉＡｌＮの膜を介してコンタクトとの導通を取ろうとすれば、いわゆるコンタクト抵抗が大きくなってしまい、装置の電気的特性に悪影響を与えるおそれがある。   As disclosed in Patent Document 1, if a continuity with a contact is made through a TiAlN film provided as a hydrogen barrier film covering the ferroelectric layer, so-called contact resistance increases, The electrical characteristics of the device may be adversely affected.

また、特許文献２が開示するように、強誘電体層を含むメモリセルキャパシタの周囲を段差緩和用のシリコン酸化膜等で覆う構成とすれば、水素バリア膜のエッチング工程において、段差緩和用の膜がエッチングストッパ層として機能するとも考えられる。しかしながら、このような構成とした場合には、段差緩和用の膜が発生する水素によりメモリセルキャパシタが劣化してしまうおそれがある。   Further, as disclosed in Patent Document 2, if the periphery of the memory cell capacitor including the ferroelectric layer is covered with a silicon oxide film or the like for reducing the step, the step for reducing the step is performed in the etching process of the hydrogen barrier film. It is considered that the film functions as an etching stopper layer. However, in such a configuration, there is a possibility that the memory cell capacitor is deteriorated by hydrogen generated by the step-relief film.

さらに非特許文献１が開示する構成の水素バリア膜（カプセル化バリア膜）を開口して、上部電極と導通を取るべく、ＣＦ4＋ＣＨＦ3ガス、Ｃｌ2のプラズマといった塩素系ガス、塩素系ガス及びフッ素系ガスの混合ガスといったエッチングガスを用いれば、キャパシタの上部電極のエッチングレートと水素バリア膜のエッチングレートとがほぼ同等となってしまう。すると、水素バリア膜のエッチング工程に際して上部電極が意図せず余計に削り取られてしまい、結果として上部電極における導通不良が発生し、また、コンタクト抵抗が不安定になってしまうおそれがある。 Further, a hydrogen barrier film (encapsulated barrier film) having a configuration disclosed in Non-Patent Document 1 is opened, and a chlorine-based gas such as CF 4 + CHF 3 gas or Cl 2 plasma, or a chlorine-based gas is used to establish conduction with the upper electrode. When an etching gas such as a mixed gas of fluorine gas is used, the etching rate of the upper electrode of the capacitor and the etching rate of the hydrogen barrier film are almost equal. Then, the upper electrode is unintentionally scraped off during the etching process of the hydrogen barrier film, and as a result, conduction failure in the upper electrode may occur, and contact resistance may become unstable.

この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、水素バリア膜により水素又は水分の浸透を防止しつつ、強誘電体キャパシタの上部電極における導通不良、また、コンタクト抵抗の不安定を効果的に防止することができる強誘電体メモリ装置およびその製造方法を提供することにある。   The present invention has been made in view of the above-described problems of the prior art. That is, an object of the present invention is to strongly prevent conduction failure in the upper electrode of the ferroelectric capacitor and instability of contact resistance effectively while preventing hydrogen or moisture penetration by the hydrogen barrier film. A dielectric memory device and a method for manufacturing the same are provided.

これらの目的の達成を図るため、この発明の強誘電体メモリ装置は、下記のような構成を具えている。   In order to achieve these objects, the ferroelectric memory device of the present invention has the following configuration.

すなわち、強誘電体メモリ装置は、複数のメモリセル素子が設けられているメモリセルアレイ領域を有する半導体基板を有している。   That is, the ferroelectric memory device has a semiconductor substrate having a memory cell array region in which a plurality of memory cell elements are provided.

また、強誘電体メモリ装置は、半導体基板のメモリセルアレイ領域を覆って設けられている第１絶縁膜を有している。   The ferroelectric memory device also has a first insulating film provided so as to cover the memory cell array region of the semiconductor substrate.

さらに、強誘電体メモリ装置は、メモリセルアレイ領域に、第１絶縁膜を貫通して、メモリセル素子に接続されている複数のプラグを有している。   Furthermore, the ferroelectric memory device has a plurality of plugs that penetrate the first insulating film and are connected to the memory cell elements in the memory cell array region.

さらにまた、強誘電体メモリ装置は、第１絶縁膜上に設けられている強誘電体キャパシタ構造体であって、第１絶縁膜の表面の一部分を露出してプラグと接続されて設けられている導電性の酸化防止膜、下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を具えている。   Furthermore, the ferroelectric memory device is a ferroelectric capacitor structure provided on the first insulating film, and is provided with a part of the surface of the first insulating film exposed and connected to the plug. And a ferroelectric capacitor structure having a laminate including a conductive anti-oxidation film, a lower electrode, a ferroelectric layer, an upper electrode, and an etching stopper layer in this order.

また、強誘電体メモリ装置は、露出している第１絶縁膜及び強誘電体キャパシタ構造体を覆う水素バリア膜を具えている。この水素バリア膜上には、第２絶縁膜が設けられている。   Further, the ferroelectric memory device includes a hydrogen barrier film that covers the exposed first insulating film and the ferroelectric capacitor structure. A second insulating film is provided on the hydrogen barrier film.

さらに強誘電体メモリ装置は、第２絶縁膜、水素バリア膜及びエッチングストッパ層を貫通して、第２絶縁膜の表面から上部電極に至るコンタクトホールを具えている。   Further, the ferroelectric memory device includes a contact hole that penetrates the second insulating film, the hydrogen barrier film, and the etching stopper layer and extends from the surface of the second insulating film to the upper electrode.

また、この発明の強誘電体メモリ装置の製造方法は、下記のような工程を含んでいる。   The manufacturing method of the ferroelectric memory device according to the present invention includes the following steps.

すなわち、複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する。   That is, a semiconductor substrate including a plurality of chip regions having a memory cell array region in which a plurality of memory cell elements are provided in a matrix is prepared.

メモリセル素子が設けられている半導体基板上に、第１絶縁膜を形成する。   A first insulating film is formed on the semiconductor substrate on which the memory cell element is provided.

第１絶縁膜上に、強誘電体キャパシタ構造体を形成する工程であって、第１絶縁膜の表面の一部分を露出する下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を形成する。   A step of forming a ferroelectric capacitor structure on the first insulating film, wherein a lower electrode, a ferroelectric layer, an upper electrode, and an etching stopper layer exposing a part of the surface of the first insulating film are arranged in this order. The ferroelectric capacitor structure having the included laminate is formed.

第１絶縁膜及び強誘電体キャパシタ構造体を覆う水素バリア膜を形成し、水素バリア膜上に、第２絶縁膜を形成する。   A hydrogen barrier film that covers the first insulating film and the ferroelectric capacitor structure is formed, and a second insulating film is formed on the hydrogen barrier film.

第２絶縁膜を貫通して、水素バリア膜の表面に至る第１開口部を形成する。   A first opening that penetrates the second insulating film and reaches the surface of the hydrogen barrier film is formed.

水素バリア膜を貫通して、水素バリア膜に第１開口部と連通する第２開口部を形成し、かつ第２開口部に連通してエッチングストッパ層の厚み内に至る凹部を形成する。   A second opening that penetrates the hydrogen barrier film and communicates with the first opening is formed in the hydrogen barrier film, and a recess that communicates with the second opening and reaches the thickness of the etching stopper layer is formed.

エッチングストッパ層の凹部の底部を削って、上部電極を露出させる第３開口部を形成して、第１開口部、第２開口部及び第３開口部が互いに連通して第２絶縁膜の表面から上部電極に至るコンタクトホールを形成する。   The bottom of the concave portion of the etching stopper layer is scraped to form a third opening that exposes the upper electrode, and the first opening, the second opening, and the third opening communicate with each other and the surface of the second insulating film A contact hole extending from the upper electrode to the upper electrode is formed.

この発明の強誘電体メモリ装置は、特に上部電極に接続されるコンタクトの導通の信頼性が高いため、動作信頼性が高くかつ電気的特性に優れている。   The ferroelectric memory device according to the present invention has high operation reliability and excellent electrical characteristics, in particular, since the reliability of conduction of the contact connected to the upper electrode is high.

また、この発明の強誘電体メモリ装置の製造方法によれば、水素バリア膜のエッチング工程に際して、上部電極が必要以上に削られてしまうことがないため、いわゆるコンタクト抵抗を安定化させた信頼性の高い強誘電体メモリ装置を効率的に、かつ歩留まりよく製造することができる。   Further, according to the method for manufacturing a ferroelectric memory device of the present invention, the upper electrode is not etched more than necessary in the etching process of the hydrogen barrier film, so that the reliability with so-called contact resistance is stabilized. High ferroelectric memory device can be manufactured efficiently and with high yield.

すなわち、上部電極とコンタクトとの接続を、上部電極の劣化を防止しつつ、他の膜等を介さずに直接的に行うことができるので、上記従来の構成と比較してコンタクト抵抗をより低減することができる。また、強誘電体層は、水素バリア膜により覆われるので周囲の絶縁膜に起因する水素による劣化を効果的に防止することができる。   In other words, the contact between the upper electrode and the contact can be made directly without any other film while preventing the upper electrode from deteriorating, so that the contact resistance is further reduced as compared with the above-described conventional configuration. can do. In addition, since the ferroelectric layer is covered with a hydrogen barrier film, it is possible to effectively prevent deterioration due to hydrogen due to the surrounding insulating film.

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, it is to be understood that each component is only schematically shown to such an extent that the present invention can be understood, and the numerical conditions and the like listed below are merely examples.

〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の一構成例につき説明する。 <Configuration example of ferroelectric memory device>
A configuration example of the ferroelectric memory device of the present invention will be described with reference to FIG.

図１は、この発明の強誘電体メモリ装置を切断したメモリセルアレイ領域の切り口を示す模式的な図である。   FIG. 1 is a schematic view showing a cut end of a memory cell array region obtained by cutting the ferroelectric memory device of the present invention.

この発明の強誘電体メモリ装置１００は、後述するエッチングストッパ層の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。   The ferroelectric memory device 100 of the present invention is characterized by the structure of an etching stopper layer described later. As for other components, any suitable components of a conventionally known ferroelectric memory device can be appropriately selected and applied.

図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。半導体基板１１は、このメモリセルアレイ領域１以外に、例えば、後述するメモリセルアレイ領域１内に設けられる構造を電気的に制御する機能を有する構成を含む、いわゆるロジック回路領域等の他の領域を有していてもよい（図示しない。）。   As shown in FIG. 1, the ferroelectric memory device 100 includes a semiconductor substrate 11. A memory cell array region 1 is defined on the semiconductor substrate 11. In addition to the memory cell array region 1, the semiconductor substrate 11 has other regions such as a so-called logic circuit region including a configuration having a function of electrically controlling a structure provided in the memory cell array region 1 described later. It may be (not shown).

ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。   As used herein, “region” means a three-dimensional region including components provided on the semiconductor substrate 11.

メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。これらメモリセル素子１０は、従来公知の素子分離工程により形成された素子分離構造５、例えばこの例ではＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により、互いに素子分離されている。   A plurality of memory cell elements 10 are provided in the memory cell array region 1. These memory cell elements 10 are isolated from each other by an element isolation structure 5 formed by a conventionally known element isolation process, for example, STI (Shallow Trench Isolation) in this example.

メモリセルアレイ領域１には、後述する強誘電体層を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されているが、２つの強誘電体キャパシタ構造体を含む領域を図示して説明する。   In the memory cell array region 1, a plurality of memory cells (ferroelectric capacitor structures) including a ferroelectric layer, which will be described later, are arranged in a matrix, but the region including two ferroelectric capacitor structures is illustrated. Shown and explained.

メモリセル素子１０は、例えばスイッチトランジスタであり、従来公知の構成を有している。例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。   The memory cell element 10 is a switch transistor, for example, and has a conventionally known configuration. For example, as a component of the transistor, in the illustrated example, a plurality of memory cell element diffusion regions 12, a memory cell element gate electrode 14, and the like are provided.

メモリセル素子拡散領域１２は、例えば任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセル素子ゲート電極１４は、メモリセル素子拡散領域１２と組み合わされてメモリセル素子１０とされている。メモリセル素子拡散領域１２及びメモリセル素子ゲート電極１４は、従来公知の任意好適な構成として組み合わせることができる。   The memory cell element diffusion region 12 is, for example, an ion diffusion region into which any suitable ions are implanted. The memory cell element gate electrode 14 is combined with the memory cell element diffusion region 12 to form the memory cell element 10. The memory cell element diffusion region 12 and the memory cell element gate electrode 14 can be combined in any conventionally known suitable structure.

メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＴＥＯＳ膜とも称する。）とするのがよい。   A first insulating film 30 is provided on the memory cell array region 1 in which the memory cell element 10 is formed, that is, on the entire upper surface of the semiconductor substrate 11 on which the memory cell element 10 is provided. The first insulating film 30 is preferably a silicon oxide film (hereinafter also simply referred to as a TEOS film) formed by a plasma CVD method using TEOS as a material, for example.

この第１絶縁膜３０には、メモリセルアレイ領域１に設けられている第１コンタクトホール３２が設けられている。第１コンタクトホール３２は、第１絶縁膜３０の表面３０ａからメモリセル素子１０（メモリセル素子拡散領域１２）に至っている。第１コンタクトホールの内表面は、第１バリア層３４により覆われている。第１バリア層３４は、好ましくは窒化チタン（ＴｉＮ）の膜とするのがよい。   A first contact hole 32 provided in the memory cell array region 1 is provided in the first insulating film 30. The first contact hole 32 extends from the surface 30a of the first insulating film 30 to the memory cell element 10 (memory cell element diffusion region 12). The inner surface of the first contact hole is covered with the first barrier layer 34. The first barrier layer 34 is preferably a titanium nitride (TiN) film.

第１バリア層３４に覆われた第１コンタクトホール３２は、例えばタングステン（Ｗ）により埋め込まれ、プラグ３６とされている。   The first contact hole 32 covered with the first barrier layer 34 is filled with, for example, tungsten (W) to form a plug 36.

第１絶縁膜３０上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４５、上部電極４６を含む複数層の積層体により構成されている。   A ferroelectric capacitor structure 40 is provided on the first insulating film 30. The ferroelectric capacitor structure 40 has a conventionally known configuration. That is, the ferroelectric capacitor structure 40 is formed of a multilayer structure including at least the lower electrode 44, the ferroelectric layer 45, and the upper electrode 46.

図示例では、強誘電体キャパシタ構造体４０は、導電性の酸化防止層４１、第１密着層４２、第２密着層４３、下部電極４４、強誘電体層４５、上部電極４６及びエッチングストッパ層４７の積層構造として構成されている。   In the illustrated example, the ferroelectric capacitor structure 40 includes a conductive antioxidant layer 41, a first adhesion layer 42, a second adhesion layer 43, a lower electrode 44, a ferroelectric layer 45, an upper electrode 46, and an etching stopper layer. 47 is formed as a laminated structure.

酸化防止層４１は、好ましくはチタンアルミニウムナイトライド（ＴｉＡｌＮ）の膜とするのがよい。   The antioxidant layer 41 is preferably a titanium aluminum nitride (TiAlN) film.

酸化防止層４１は、第１絶縁膜３０の表面３０ａの一部分を露出させて、パターニングされている。酸化防止層４１のパターン形状は、強誘電体キャパシタ構造体４０全体の機能を発揮するのに必要にして十分である任意好適な平面形状及び面積とすればよい。   The antioxidant layer 41 is patterned by exposing a part of the surface 30 a of the first insulating film 30. The pattern shape of the antioxidant layer 41 may be any suitable planar shape and area that are necessary and sufficient to exhibit the function of the entire ferroelectric capacitor structure 40.

酸化防止層４１は、複数のプラグ３６の頂面３６ａを個別に覆って、プラグ３６と電気的に接続されている。   The antioxidant layer 41 individually covers the top surfaces 36 a of the plurality of plugs 36 and is electrically connected to the plugs 36.

この酸化防止層４１は、製造工程におけるプラズマＣＶＤ工程、又はいわゆる回復アニールと称される熱処理によりプラグ３６の頂面３６ａが酸化されることによる導通不良を防止する。また、酸化防止膜４１は、水分又は水素の浸透を防止する。   This anti-oxidation layer 41 prevents conduction failure due to oxidation of the top surface 36a of the plug 36 by a plasma CVD process in the manufacturing process or a heat treatment called so-called recovery annealing. Further, the antioxidant film 41 prevents moisture or hydrogen from penetrating.

酸化防止層４１上には導電性の第１密着層４２が設けられている。第１密着層４２は、好ましくはイリジウム（Ｉｒ）の膜とするのがよい。第１密着層４２のパターン形状は、酸化防止層４１の平面形状と同様の形状とすればよい。   A conductive first adhesion layer 42 is provided on the antioxidant layer 41. The first adhesion layer 42 is preferably an iridium (Ir) film. The pattern shape of the first adhesion layer 42 may be the same shape as the planar shape of the antioxidant layer 41.

第１密着層４２上には導電性の第２密着層４３が設けられている。第２密着層４３は、好ましくは酸化イリジウム（ＩｒＯ2）の膜とするのがよい。第２密着層４３のパターン形状は、第１密着層４２の平面形状と同様の形状とすればよい。 A conductive second adhesion layer 43 is provided on the first adhesion layer 42. The second adhesion layer 43 is preferably a film of iridium oxide (IrO 2 ). The pattern shape of the second adhesion layer 43 may be the same shape as the planar shape of the first adhesion layer 42.

これら酸化防止膜４１、第１及び第２密着層４２及び４３の積層構造は、この積層構造より上側への水分又は水素の浸透を防止するための構造である。   The laminated structure of the antioxidant film 41 and the first and second adhesion layers 42 and 43 is a structure for preventing moisture or hydrogen from penetrating upward from the laminated structure.

第２密着層４３上には、第２密着層４３と同様の平面形状を有する下部電極４４が設けられている。下部電極４４は、好ましくは例えばプラチナ（Ｐｔ）により形成するのがよい。   On the second adhesion layer 43, a lower electrode 44 having the same planar shape as that of the second adhesion layer 43 is provided. The lower electrode 44 is preferably formed of platinum (Pt), for example.

下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４５が積層されている。強誘電体層４５は、好ましくは、例えばＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。 A ferroelectric layer 45 having a planar shape similar to that of the lower electrode 44 is laminated on the lower electrode 44. The ferroelectric layer 45 is preferably an SBT (SrBi 2 Ta 2 O 9 ) film, for example.

強誘電体層４５上には、強誘電体層４５と同様の平面形状を有する上部電極４６が設けられている。上部電極４６は、好ましくは、例えばプラチナの膜とするのがよい。   On the ferroelectric layer 45, an upper electrode 46 having the same planar shape as that of the ferroelectric layer 45 is provided. The upper electrode 46 is preferably a platinum film, for example.

上部電極４６上には、エッチングストッパ層４７が設けられている。エッチングストッパ層４７は、上部電極４６と同様の平面形状を有している。エッチングストッパ層４７の材料は、後述する水素バリア膜に対するエッチング工程における選択比を考慮して決定すればよいが、好ましくはシリコン酸化膜とするのがよい。   An etching stopper layer 47 is provided on the upper electrode 46. The etching stopper layer 47 has the same planar shape as that of the upper electrode 46. The material of the etching stopper layer 47 may be determined in consideration of a selection ratio in an etching process with respect to a hydrogen barrier film described later, but is preferably a silicon oxide film.

エッチングストッパ層４７は、その上面４７ａから上部電極４６の上面４６ａに至る開口部（第３開口部５２）を有している。   The etching stopper layer 47 has an opening (third opening 52) from the upper surface 47a to the upper surface 46a of the upper electrode 46.

水素バリア膜６０は、メモリセル領域１にマトリクス状に設けられている複数個の強誘電体キャパシタ構造体４０を一体として覆うように設けられている。すなわち、水素バリア膜６０は、メモリセル領域１全面に設けられている。   The hydrogen barrier film 60 is provided so as to integrally cover a plurality of ferroelectric capacitor structures 40 provided in a matrix in the memory cell region 1. That is, the hydrogen barrier film 60 is provided on the entire memory cell region 1.

水素バリア膜６０は、メモリセル領域１にある強誘電体キャパシタ構造体４０の露出面、すなわち、酸化防止層４１の側面、第１密着層４２の側面、第２密着層４３の側面、下部電極４４の側面、強誘電体層４５の側面、上部電極４６の側面及びエッチングストッパ膜４７の上面４７ａ及び側面である露出面を覆い、かつ残存する第１絶縁膜３０の表面３０ａ上に至って、設けられている。   The hydrogen barrier film 60 includes the exposed surface of the ferroelectric capacitor structure 40 in the memory cell region 1, that is, the side surface of the antioxidant layer 41, the side surface of the first adhesion layer 42, the side surface of the second adhesion layer 43, and the lower electrode. 44, the side surface of the ferroelectric layer 45, the side surface of the upper electrode 46, the upper surface 47a of the etching stopper film 47 and the exposed surface which is the side surface, and is provided on the surface 30a of the remaining first insulating film 30. It has been.

図示例では、メモリセル領域１のみを図示してあるが、この水素バリア膜６０は、メモリセル領域１に隣接する他領域（図示せず。）、すなわち、例えばロジック回路領域等をも覆う膜として設けられる。   In the illustrated example, only the memory cell region 1 is shown. However, the hydrogen barrier film 60 is a film that covers another region (not shown) adjacent to the memory cell region 1, that is, a logic circuit region, for example. It is provided as.

結果として、強誘電体層４５は、水素又は水分非透過である水素バリア膜６０と、既に説明した酸化防止層４１、第１密着層４２及び第２密着層４３とにより、封止されて周囲の構造、特にＣＶＤ法により形成される酸化膜が発生する水素から保護される。   As a result, the ferroelectric layer 45 is sealed and surrounded by the hydrogen barrier film 60 that is impermeable to hydrogen or moisture, and the antioxidant layer 41, the first adhesion layer 42, and the second adhesion layer 43 that have already been described. In particular, the oxide film formed by the CVD method is protected from hydrogen generated.

水素バリア膜６０としては、例えば酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯｘ）、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）が挙げられるが、エッチングレート等の条件を考慮すると、好ましくは、酸化アルミニウムの膜とするのがよい。 Examples of the hydrogen barrier film 60 include tantalum oxide (TaOx), titanium oxide (TiOx), and aluminum oxide (alumina: Al 2 O 3 ). It is better to use a membrane.

水素バリア膜６０には、表面６０ａからエッチングストッパ膜４７の上面４７ａに至る開口部（第２開口部６２）が設けられている。この第２開口部６２は、既に説明した第３開口部５２と連通して上部電極４６の上面４６ａの一部分を露出させている。   The hydrogen barrier film 60 is provided with an opening (second opening 62) extending from the surface 60a to the upper surface 47a of the etching stopper film 47. The second opening 62 communicates with the already described third opening 52 to expose a part of the upper surface 46a of the upper electrode 46.

水素バリア膜６０上には、第２絶縁膜７０が設けられている。第２絶縁膜７０は、例えば、従来公知のＣＶＤ法により形成されるシリコン酸化膜とするのがよい。   A second insulating film 70 is provided on the hydrogen barrier film 60. The second insulating film 70 is preferably a silicon oxide film formed by a conventionally known CVD method, for example.

第２絶縁膜７０は、水素バリア膜６０上であるメモリセルアレイ領域１から隣接する他領域に至って設けられている。   The second insulating film 70 is provided from the memory cell array region 1 on the hydrogen barrier film 60 to another region adjacent thereto.

この第２絶縁膜７０には、その表面７０ａから水素バリア膜６０の表面６０ａに至る開口部、すなわち第１開口部７２が設けられている。第１開口部７２は、第２開口部６２と連通させて設けてある。   The second insulating film 70 is provided with an opening from the surface 70 a to the surface 60 a of the hydrogen barrier film 60, that is, a first opening 72. The first opening 72 is provided in communication with the second opening 62.

すなわち、強誘電体メモリ装置１００は、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至るコンタクトホール（第２コンタクトホール９０）を有している。   That is, the ferroelectric memory device 100 has a contact hole (second contact hole 90) extending from the surface 70a of the second insulating film 70 to the upper surface 46a of the upper electrode 46.

第２コンタクトホール９０の内表面（側壁及び底面）及び後述する第１配線層（９２）が形成される第２絶縁膜７０の表面７０ａの一部分には第２バリア層９１が設けられている。すなわち、第２バリア層９１は第１配線層（９２）が延在する領域を覆っている。   A second barrier layer 91 is provided on a part of the inner surface (side wall and bottom surface) of the second contact hole 90 and a surface 70a of the second insulating film 70 on which a first wiring layer (92) described later is formed. That is, the second barrier layer 91 covers a region where the first wiring layer (92) extends.

この第２バリア層９１は、好ましくは例えば窒化チタン膜とするのがよい。詳細は後述するが、第２バリア層９１は、第１配線層９２と第１絶縁膜３０との密着性を高めるための層であり、第１配線層９２の第２コンタクトホール９０への埋込み性を向上させることができる。同時に、第２バリア層９１は、水素の浸透を防止するバリア膜としても機能する。第２バリア層９１はコンタクトホール９０から露出する水素バリア膜６０に連接して設けられている。すなわち、第２バリア層９１は水素バリア膜６０と相俟って、強誘電体キャパシタ構造体４０を上側から封止して、配線層を経て浸透してくる水素をブロックする。   The second barrier layer 91 is preferably a titanium nitride film, for example. As will be described in detail later, the second barrier layer 91 is a layer for improving the adhesion between the first wiring layer 92 and the first insulating film 30, and the first wiring layer 92 is embedded in the second contact hole 90. Can be improved. At the same time, the second barrier layer 91 also functions as a barrier film that prevents hydrogen penetration. The second barrier layer 91 is provided so as to be connected to the hydrogen barrier film 60 exposed from the contact hole 90. That is, the second barrier layer 91, together with the hydrogen barrier film 60, seals the ferroelectric capacitor structure 40 from above, and blocks hydrogen that permeates through the wiring layer.

第１配線層９２は、第２バリア層９１上に設けられている。第１配線層９２は、第２バリア層９１に覆われている第２コンタクトホール９０内を埋め込んで、上部電極４６、すなわち強誘電体キャパシタ構造体４０と電気的に接続されている。   The first wiring layer 92 is provided on the second barrier layer 91. The first wiring layer 92 fills the second contact hole 90 covered with the second barrier layer 91 and is electrically connected to the upper electrode 46, that is, the ferroelectric capacitor structure 40.

第１配線層９２は、好ましくは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）といった金属配線とするのがよい。   The first wiring layer 92 is preferably a metal wiring such as aluminum (Al) or copper (Cu).

また、第２バリア層９１を設ける構成とすれば、特に第１配線層９２がアルミニウムの配線層である場合には、アルミ配線と上部電極４６の材料であるプラチナとの反応に起因する不具合を効果的に防止することができる。   Further, if the second barrier layer 91 is provided, particularly when the first wiring layer 92 is an aluminum wiring layer, there is a problem caused by the reaction between the aluminum wiring and platinum which is the material of the upper electrode 46. It can be effectively prevented.

この第１配線層９２を第１層目として、この第１配線層９２より上側に、さらなる層間絶縁膜及びヴィアを介して、第１配線層９２と電気的に接続される第２、第３の配線層を含む多層配線構造をさらに設けてもよい（図示しない。）。   With the first wiring layer 92 as a first layer, the second and third layers electrically connected to the first wiring layer 92 above the first wiring layer 92 through further interlayer insulating films and vias. A multilayer wiring structure including these wiring layers may be further provided (not shown).

〈強誘電体メモリ装置の製造方法〉
次に、図２、図３及び図４を参照して、この発明の強誘電体メモリ装置の製造方法例について説明する。 <Manufacturing Method of Ferroelectric Memory Device>
Next, an example of a method for manufacturing the ferroelectric memory device of the present invention will be described with reference to FIGS.

なお、この発明の製造方法は、強誘電体層を含む強誘電体キャパシタ構造体の上部電極に接続されるコンタクトホール（プラグ）の形成工程、すなわち、強誘電体キャパシタ構造体がマトリクス状に配列されるメモリセルアレイ領域における製造工程に特徴を有している。例えば、メモリセルアレイ領域に隣接するメモリセルの動作を制御するロジック回路領域等の構成及びその製造工程は、従来と変わるところがない。   In the manufacturing method of the present invention, the contact hole (plug) forming step connected to the upper electrode of the ferroelectric capacitor structure including the ferroelectric layer, that is, the ferroelectric capacitor structure is arranged in a matrix. The manufacturing process in the memory cell array region is characterized. For example, the configuration of the logic circuit region and the like for controlling the operation of the memory cell adjacent to the memory cell array region and the manufacturing process thereof are not different from the conventional one.

従って、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、１つの強誘電体メモリのメモリセルアレイ領域の一部分のみを図示して説明する。   Therefore, in order to avoid complication of the explanatory diagram, only a part of the memory cell array region of one ferroelectric memory is illustrated and described among many ferroelectric memory devices formed simultaneously on one wafer. To do.

図２（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す概略的な製造工程図である。   2A, 2B, and 2C are schematic manufacturing process diagrams showing a cut end of a ferroelectric memory device that is being manufactured at the wafer level.

図３（Ａ）及び（Ｂ）は、図２（Ｃ）に続く製造工程図である。   3A and 3B are manufacturing process diagrams following FIG. 2C.

図４（Ａ）及び（Ｂ）は、図３（Ｂ）に続く製造工程図である。   4 (A) and 4 (B) are manufacturing process diagrams following FIG. 3 (B).

図２（Ａ）に示すように、まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１を含む複数のチップ領域を、マトリクス状に区画しておく。   As shown in FIG. 2A, first, a plurality of chip regions including the memory cell array region 1 are partitioned in a matrix on a semiconductor substrate (wafer) 11.

半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。   A memory cell element 10 is formed in the memory cell array region 1 of the semiconductor substrate 11 by a conventionally known wafer process.

具体的には、例えばＬＯＣＯＳ法によるフィールド酸化膜、いわゆるＳＴＩといった素子分離構造５を形成する。   Specifically, for example, a field oxide film by a LOCOS method, an element isolation structure 5 such as a so-called STI is formed.

次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。   Next, the memory cell element 10 including the memory cell element diffusion region 12 and the memory cell element gate electrode 14 which are components such as transistors is formed in the memory cell array region 1.

次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。   Next, a first insulating film 30 is formed on the entire upper surface of the semiconductor substrate 11 including the memory cell array region 1 in which the memory cell element 10 is formed.

具体的には、第１絶縁膜３０の成膜工程は、例えば、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うシリコン酸化膜の成膜工程とするのがよい。第１絶縁膜３０の膜厚は７００ｎｍ程度とすればよい。   Specifically, the film forming process of the first insulating film 30 is preferably a silicon oxide film forming process performed by a conventionally known plasma CVD method using TEOS as a material. The film thickness of the first insulating film 30 may be about 700 nm.

次いで、第１絶縁膜３０に、第１絶縁膜３０の表面３０ａからメモリセル素子１０に至る第１コンタクトホール３２を形成する。第１コンタクトホール３２は、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。   Next, a first contact hole 32 extending from the surface 30 a of the first insulating film 30 to the memory cell element 10 is formed in the first insulating film 30. The first contact hole 32 may be formed by a conventionally known photolithography process and etching process.

次に、第１コンタクトホール３２の露出面全面に、いわゆるバリアメタルである第１バリア膜を成膜する。第１バリア膜としては例えば窒化チタンを、常法に従って成膜すればよい。   Next, a first barrier film, which is a so-called barrier metal, is formed on the entire exposed surface of the first contact hole 32. As the first barrier film, for example, titanium nitride may be formed according to a conventional method.

次いで、例えばタングステン（Ｗ）といった導電性材料を用いて、第１バリア膜が設けられている第１コンタクトホール３２を常法に従って埋め込み、さらにエッチバック工程を行って、その頂面３６ａが第１絶縁膜３０の表面３０ａから露出するプラグ３６を形成する。この工程により第１バリア膜は、第１コンタクトホール３２の内表面（側面及び底面）をほぼ均一な膜厚で覆う第１バリア層３４となる。   Next, using a conductive material such as tungsten (W), the first contact hole 32 provided with the first barrier film is filled according to a conventional method, and an etch back process is performed. A plug 36 exposed from the surface 30a of the insulating film 30 is formed. By this step, the first barrier film becomes the first barrier layer 34 that covers the inner surface (side surface and bottom surface) of the first contact hole 32 with a substantially uniform film thickness.

図２（Ｂ）に示すように、第１絶縁膜３０上に、第１プラグ３６の頂面３６ａを覆う酸化防止膜４１Ｘを、常法に従って成膜する。この成膜工程は、所望の材料に応じた任意好適な従来公知のスパッタ法、ＣＶＤ法といった成膜工程とすることができる。   As shown in FIG. 2B, an antioxidant film 41X covering the top surface 36a of the first plug 36 is formed on the first insulating film 30 according to a conventional method. This film forming process can be a film forming process such as any suitable conventionally known sputtering method or CVD method according to a desired material.

同様の成膜工程により、例えば既に説明した任意好適な成膜材料を用いて、酸化防止膜４１Ｘ上に第１密着膜４２Ｘを、第１密着膜４２Ｘ上に第２密着膜４３Ｘを、第２密着膜４３Ｘ上に下部電極膜４４Ｘを、下部電極膜４４Ｘ上に強誘電体膜４５Ｘを、強誘電体膜４５Ｘ上に上部電極膜４６Ｘを、及び上部電極膜４６Ｘ上にエッチングストッパ膜４７Ｘを順次に成膜する。   In the same film forming process, for example, the first adhesion film 42X is formed on the antioxidant film 41X, the second adhesion film 43X is formed on the first adhesion film 42X, and the second film is formed using any suitable film formation material described above. A lower electrode film 44X is formed on the adhesion film 43X, a ferroelectric film 45X is formed on the lower electrode film 44X, an upper electrode film 46X is formed on the ferroelectric film 45X, and an etching stopper film 47X is formed on the upper electrode film 46X. The film is formed.

具体的には、任意好適な条件でのスパッタ工程により、酸化防止膜４１Ｘ、第１密着膜４２Ｘ、第２密着膜４３Ｘ、下部電極膜４４Ｘ及び上部電極膜４６Ｘを成膜すればよい。   Specifically, the antioxidant film 41X, the first adhesion film 42X, the second adhesion film 43X, the lower electrode film 44X, and the upper electrode film 46X may be formed by a sputtering process under any suitable conditions.

酸化防止膜４１Ｘとしては、Ｔｉ／Ａｌ（組成比１：１）をターゲット材料として、Ａｒ／Ｎ2雰囲気下、印加電力を１００ワット、基板温度を２００℃の条件でＴｉＡｌＮ膜として成膜すればよい。 As the anti-oxidation film 41X, Ti / Al (composition ratio 1: 1) is used as a target material, and a TiAlN film is formed under an Ar / N 2 atmosphere with an applied power of 100 watts and a substrate temperature of 200 ° C. Good.

第１密着膜４２Ｘとしては、上述したように、イリジウムをターゲット材料として、例えば、アルゴン（Ａｒ）ガスを用いて、印加電力１０００ワット、基板温度４００℃の条件で成膜する。膜厚は、５０ｎｍ程度とすればよい。   As described above, the first adhesion film 42X is formed using iridium as a target material and using, for example, argon (Ar) gas under an applied power of 1000 watts and a substrate temperature of 400 ° C. The film thickness may be about 50 nm.

第２密着膜４３Ｘとしては、上述したように、イリジウムをターゲット材料として、例えば、アルゴン／酸素混合ガスを用いて、印加電力５００ワット、基板温度３５０℃の条件で成膜する。膜厚は、５０ｎｍ程度とすればよい。   As described above, the second adhesion film 43X is formed by using iridium as a target material and using, for example, an argon / oxygen mixed gas under conditions of an applied power of 500 watts and a substrate temperature of 350 ° C. The film thickness may be about 50 nm.

下部電極膜４４Ｘ及び上部電極膜４６Ｘとしては、上述したように、プラチナをターゲット材料として、アルゴンガスを用いて、印加電力１０００ワット、基板温度２００℃の条件で成膜する。膜厚は、それぞれ２００ｎｍ程度とすればよい。   As described above, the lower electrode film 44X and the upper electrode film 46X are formed using platinum as a target material and using argon gas under an applied power of 1000 watts and a substrate temperature of 200 ° C. Each film thickness may be about 200 nm.

強誘電体膜４５Ｘは、常法に従って、従来公知のゾルゲル法により成膜すればよい。   The ferroelectric film 45X may be formed by a conventionally known sol-gel method according to a conventional method.

具体的には、ＳＢＴ溶解液を下部電極膜４４Ｘ上に、スピンオン工程により塗布する。次に７００℃で結晶化アニールを行う。さらにＳＢＴ溶解液を重ねて塗布し、７００℃で２度目の結晶化アニールを行う。さらにまた、ＳＢＴ溶解液を重ねて塗布し、今度は８００℃で３度目の結晶化アニールを行えばよい。   Specifically, the SBT solution is applied on the lower electrode film 44X by a spin-on process. Next, crystallization annealing is performed at 700 ° C. Further, an SBT solution is applied in layers, and a second crystallization annealing is performed at 700 ° C. Furthermore, the SBT solution may be applied repeatedly, and this time, the third crystallization annealing may be performed at 800 ° C.

上部電極膜４６Ｘ上には、エッチングストッパ膜４７Ｘを形成する。エッチングストッパ膜４７Ｘとしては、好ましくは、例えばシリコン酸化膜を従来公知の任意好適な工程により形成すればよい。   An etching stopper film 47X is formed on the upper electrode film 46X. As the etching stopper film 47X, for example, a silicon oxide film, for example, may be formed by any conventionally known suitable process.

図２（Ｃ）に示すように、これら酸化防止膜４１Ｘ、第１密着膜４２Ｘ、第２密着膜４３Ｘ、下部電極膜４４Ｘ、強誘電体膜４５Ｘ、上部電極膜４６Ｘ及びエッチングストッパ膜４７Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程により、プラグ３６上に載っていて、プラグ３６と電気的に接続されている強誘電体キャパシタ構造体４０を形成する。   As shown in FIG. 2C, the antioxidant film 41X, the first adhesion film 42X, the second adhesion film 43X, the lower electrode film 44X, the ferroelectric film 45X, the upper electrode film 46X, and the etching stopper film 47X are formed. Using a mask pattern (not shown) as a mask, a ferroelectric capacitor structure 40 that is placed on the plug 36 and electrically connected to the plug 36 is formed by a dry etching process according to a conventional method.

強誘電体キャパシタ構造体４０は、酸化防止層４１、第１密着層４２、第２密着層４３、下部電極４４、強誘電体層４５、上部電極４６及びエッチングストッパ層４７が積層されている。すなわち、強誘電体キャパシタ構造体４０は、その最上層に、上部電極４６の上面４６ａのみを覆うエッチングストッパ層４７を有することとなる。   In the ferroelectric capacitor structure 40, an antioxidant layer 41, a first adhesion layer 42, a second adhesion layer 43, a lower electrode 44, a ferroelectric layer 45, an upper electrode 46, and an etching stopper layer 47 are laminated. That is, the ferroelectric capacitor structure 40 has an etching stopper layer 47 that covers only the upper surface 46a of the upper electrode 46 as the uppermost layer.

ここで、強誘電体層４５の劣化を回復するためのいわゆる回復アニール工程を行う。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間から９０分間、特に好ましくは６００℃で６０分間程度加熱処理することにより行うのがよい。   Here, a so-called recovery annealing process for recovering the deterioration of the ferroelectric layer 45 is performed. Specifically, this step is preferably performed by heat treatment in an oxygen atmosphere in the range of 550 ° C. to 850 ° C. for 30 minutes to 90 minutes, particularly preferably 600 ° C. for about 60 minutes.

この発明の製造工程では、この回復アニール工程を行う際には、メモリセル素子１０に接続されるプラグ３６の頂面３６ａは露出せず、酸化防止層４１により覆われて保護されている。従って、回復アニール工程によるプラグ３６の酸化、ひいてはプラグ３６の酸化に起因する導通不良を効果的に防止することができる。   In the manufacturing process of the present invention, when this recovery annealing process is performed, the top surface 36a of the plug 36 connected to the memory cell element 10 is not exposed, but is covered and protected by the antioxidant layer 41. Accordingly, it is possible to effectively prevent conduction failure due to oxidation of the plug 36 due to the recovery annealing step, and consequently, oxidation of the plug 36.

図３（Ａ）に示すように、水素バリア膜６０を形成する。水素バリア膜６０は、メモリセル領域１にある強誘電体キャパシタ構造体４０の露出面を覆い、かつこの強誘電体キャパシタ構造体４０の周囲の、第１絶縁膜３０の表面３０ａ上に至る範囲にまで形成する。   As shown in FIG. 3A, a hydrogen barrier film 60 is formed. The hydrogen barrier film 60 covers the exposed surface of the ferroelectric capacitor structure 40 in the memory cell region 1 and reaches the surface 30 a of the first insulating film 30 around the ferroelectric capacitor structure 40. Form up to.

水素バリア膜６０の成膜工程は、水素バリア膜６０を酸化アルミニウム膜とする場合には、例えば原子層成膜法により行うことができる。具体的には、トリエチルアルミニウムガス、オゾンガスを交互にチャンバ内に導入する堆積工程を繰り返すことにより所望の膜厚の酸化アルミニウムを得ることができる。好ましくは水素バリア膜６０の膜厚は５０ｎｍ程度とすればよい。   When the hydrogen barrier film 60 is an aluminum oxide film, the film formation process of the hydrogen barrier film 60 can be performed by, for example, an atomic layer film forming method. Specifically, aluminum oxide having a desired film thickness can be obtained by repeating a deposition process in which triethylaluminum gas and ozone gas are alternately introduced into the chamber. Preferably, the thickness of the hydrogen barrier film 60 may be about 50 nm.

強誘電体キャパシタ構造体４０の特に強誘電体層４５は、結果として、その上側に位置する水素バリア膜６０、第２バリア膜９１（後述）及びその下側に位置する酸化防止層４１、及び第１及び第２密着層４２及び４３により、全体が被覆されて、これらにより隙間なく封止される。上述したように酸化防止層４１、第１密着層４２及び第２密着層４３は水素の浸透、すなわち強誘電キャパシタ構造体４０の下側からの水素の侵入を防止する機能も有している。すなわち、強誘電体層４５は外部環境に存在する水素から完全に遮蔽される。   As a result, the ferroelectric layer 45 of the ferroelectric capacitor structure 40, as a result, includes a hydrogen barrier film 60 located on the upper side, a second barrier film 91 (described later), an antioxidant layer 41 located on the lower side, and The whole is covered with the first and second adhesion layers 42 and 43, and is sealed without gaps therebetween. As described above, the antioxidant layer 41, the first adhesion layer 42, and the second adhesion layer 43 also have a function of preventing hydrogen permeation, that is, entry of hydrogen from the lower side of the ferroelectric capacitor structure 40. That is, the ferroelectric layer 45 is completely shielded from hydrogen existing in the external environment.

次に、第２絶縁膜７０を成膜する。この第２絶縁膜７０は、メモリセルアレイ領域１の全面にわたって形成する。すなわち、第２絶縁膜７０は、強誘電体キャパシタ構造体４０を覆う水素バリア膜６０を覆うように成膜する。   Next, a second insulating film 70 is formed. The second insulating film 70 is formed over the entire surface of the memory cell array region 1. That is, the second insulating film 70 is formed so as to cover the hydrogen barrier film 60 that covers the ferroelectric capacitor structure 40.

第２絶縁膜７０は、常法に従うＣＶＤ法により、好ましくは、例えばシリコン酸化膜を堆積すればよい。   For example, a silicon oxide film may be deposited on the second insulating film 70 by a conventional CVD method.

次に、第２絶縁膜７０の表面７０ａ全面上に、コンタクトホールを形成するためのレジスト膜８０を、任意好適なレジスト材料を用いて、成膜する。   Next, a resist film 80 for forming contact holes is formed on the entire surface 70a of the second insulating film 70 using any suitable resist material.

レジスト膜８０の表面８０ａから第２絶縁膜７０の表面７０ａに至る開口パターン８２を、常法に従うホトリソグラフィ工程により形成する。この開口パターン８２は、強誘電体キャパシタ構造体４０の直上に位置している。   An opening pattern 82 extending from the surface 80a of the resist film 80 to the surface 70a of the second insulating film 70 is formed by a photolithography process according to a conventional method. The opening pattern 82 is located immediately above the ferroelectric capacitor structure 40.

次いで、第２コンタクトホール９０（図１参照。）を形成する。この第２コンタクトホール９０は、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至るコンタクトホールである。この第２コンタクトホール９０の形成工程は、３段階のエッチング工程（以下、第１エッチング工程、第２エッチング工程及び第３エッチング工程と称する。）を含んでいる。   Next, a second contact hole 90 (see FIG. 1) is formed. The second contact hole 90 is a contact hole extending from the surface 70 a of the second insulating film 70 to the upper surface 46 a of the upper electrode 46. The formation process of the second contact hole 90 includes a three-stage etching process (hereinafter referred to as a first etching process, a second etching process, and a third etching process).

図３（Ｂ）に示すように、第１エッチング工程として、第２絶縁膜７０を貫通し、水素バリア膜６０の表面６０ａに至る第１開口部７２を形成する。この工程は、常法に従い、例えば酸化アルミニウムである水素バリア膜６０をエッチングストッパ膜として用いるエッチング工程として行う。   As shown in FIG. 3B, as the first etching step, a first opening 72 that penetrates the second insulating film 70 and reaches the surface 60 a of the hydrogen barrier film 60 is formed. This step is performed as an etching step using a hydrogen barrier film 60 made of, for example, aluminum oxide as an etching stopper film according to a conventional method.

図４（Ａ）に示すように、引き続き、第２エッチング工程を行う。この第２エッチング工程は、水素バリア膜６０の表面６０ａからエッチングストッパ層４７の厚み内に至るまで行われる。   As shown in FIG. 4A, the second etching step is subsequently performed. This second etching step is performed from the surface 60 a of the hydrogen barrier film 60 to within the thickness of the etching stopper layer 47.

具体的には、この第２エッチング工程は、第１開口部７２と連通して、水素バリア膜６０を貫通する第２開口部６２を形成し、かつ第２開口部６２に連通して、上部電極４６上に設けられているエッチングストッパ層４７の厚み内に至る凹部５２Ｘを形成する工程である。   Specifically, the second etching step forms a second opening 62 that communicates with the first opening 72 and penetrates the hydrogen barrier film 60, and communicates with the second opening 62 to form an upper portion. This is a step of forming the recess 52X that reaches the thickness of the etching stopper layer 47 provided on the electrode 46.

このとき、エッチングストッパ層の水素バリア膜に対する選択比が０．７未満であると、エッチングストッパ層４７を貫通して上部電極４６まで過剰にエッチングされて、上部電極４６が減損してしまいコンタクト抵抗が不安定になってしまう場合がある。従って、この第２エッチング工程は、エッチングストッパ層４７の水素バリア膜６０に対する選択比が最小でも０．７程度となるようにして行う。   At this time, if the selection ratio of the etching stopper layer to the hydrogen barrier film is less than 0.7, the etching is excessively etched up to the upper electrode 46 through the etching stopper layer 47, and the upper electrode 46 is lost, resulting in contact resistance. May become unstable. Therefore, this second etching step is performed so that the selection ratio of the etching stopper layer 47 to the hydrogen barrier film 60 is at least about 0.7.

この選択比は、大きければ大きいほどよいが、エッチングストッパ層の現実的な膜厚、生産性、コスト等を勘案すると、最小でも０．７程度の選択比とすれば、十分な効果が得られる。   The larger the selection ratio, the better. However, considering the realistic film thickness, productivity, cost, etc. of the etching stopper layer, a sufficient effect can be obtained if the selection ratio is at least about 0.7. .

具体的には、ＢＣｌ3及びＣｌ2といった塩素系ガスの混合ガスを用いたドライエッチング工程として行うのがよい。 Specifically, it may be performed as a dry etching process using a mixed gas of chlorine gas such as BCl 3 and Cl 2 .

以下に、表１を参照して具体的なエッチング条件につき実施例として説明する。なお、この例ではエッチングストッパ層４７はシリコン酸化膜であり、水素バリア膜６０は酸化アルミニウム膜である。   Hereinafter, specific etching conditions will be described as examples with reference to Table 1. In this example, the etching stopper layer 47 is a silicon oxide film, and the hydrogen barrier film 60 is an aluminum oxide film.

表１は、酸化アルミニウム膜をエッチングする際のエッチング条件及びシリコン酸化膜に対する選択比を示す表である。   Table 1 is a table showing the etching conditions when etching the aluminum oxide film and the selection ratio with respect to the silicon oxide film.

Figure 2007027532
Figure 2007027532

このように、従来のエッチング条件と比較すると、印加電力をより小さくし、かつＢＣｌ3の流量比を下げることにより、選択比を最適化することができる。 Thus, the selection ratio can be optimized by making the applied power smaller and lowering the flow rate ratio of BCl 3 compared to the conventional etching conditions.

具体的には、電極印加電力を７０ワット（Ｗ）とし、ＢＣｌ3ガス流量（ＳＣＣＭ）及びＣｌ2ガス流量（ＳＣＣＭ）の和を１００ＳＣＣＭとすることを条件として、ＢＣｌ3ガス流量を好ましくは５０ＳＣＣＭから７０ＳＣＣＭの範囲とし、かつＣｌ2ガス流量を５０ＳＣＣＭから３０ＳＣＣＭの範囲とすれば、Ａｌ2Ｏ3／ＳｉＯ2選択比を０．８〜０．９程度とすることができる。 Specifically, the BCl 3 gas flow rate is preferably 50 SCCM, provided that the electrode applied power is 70 watts (W) and the sum of the BCl 3 gas flow rate (SCCM) and the Cl 2 gas flow rate (SCCM) is 100 SCCM. If the Cl 2 gas flow rate is in the range of 50 SCCM to 30 SCCM, the Al 2 O 3 / SiO 2 selection ratio can be about 0.8 to 0.9.

すなわち、Ａｌ2Ｏ3／ＳｉＯ2選択比を、従来の塩素ガス、又は塩素ガス及びＦ（フッ素）系ガスの混合ガスを用いた場合と比較して、より小さくすることができるので、第２のエッチング工程によるエッチング量が、エッチングストッパ層４７の厚み内に収まるように制御することが容易となる。 That is, the Al 2 O 3 / SiO 2 selection ratio can be further reduced as compared with the case where a conventional chlorine gas or a mixed gas of chlorine gas and F (fluorine) gas is used. It becomes easy to control the etching amount in the etching process so as to be within the thickness of the etching stopper layer 47.

従って、エッチングストッパ層４７の膜厚は、水素拡散バリア膜のエッチング工程時に、上部電極までエッチングが達しないことを条件として任意好適な膜厚とすることができる。   Accordingly, the thickness of the etching stopper layer 47 can be set to any suitable thickness on the condition that the etching does not reach the upper electrode during the etching process of the hydrogen diffusion barrier film.

結果として、このようなエッチング工程によれば、エッチング（反応）の進行を、エッチングストッパ層４７の厚み内で一旦止めることができる。従って、例えば酸化アルミニウム膜である水素バリア膜６０のエッチング工程に際して、エッチングが過剰に行われてしまうことにより、上部電極４６が過度に削られてしまう現象を防止することができる。   As a result, according to such an etching process, the progress of etching (reaction) can be temporarily stopped within the thickness of the etching stopper layer 47. Therefore, for example, in the etching process of the hydrogen barrier film 60 that is an aluminum oxide film, a phenomenon in which the upper electrode 46 is excessively shaved due to excessive etching can be prevented.

図４（Ｂ）に示すように、引き続き第３のエッチング工程を行う。第３のエッチング工程は、エッチングストッパ層４７の厚み内に存在する凹部５２Ｘの底部５２Ｘａをエッチングする工程である。この第３のエッチング工程により、上部電極４６の上面４６ａを露出し、かつ第２開口部６２と連通する第３開口部５２を形成する。結果として、第１開口部７２、第２開口部６２及び第３開口部５２が互いに連通して、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至る第２コンタクトホール９０が完成する。   As shown in FIG. 4B, a third etching step is subsequently performed. The third etching step is a step of etching the bottom 52Xa of the recess 52X existing within the thickness of the etching stopper layer 47. By this third etching step, a third opening 52 that exposes the upper surface 46 a of the upper electrode 46 and communicates with the second opening 62 is formed. As a result, the first opening 72, the second opening 62, and the third opening 52 communicate with each other to complete the second contact hole 90 from the surface 70a of the second insulating film 70 to the upper surface 46a of the upper electrode 46. To do.

第３のエッチング工程は、例えばＣ4Ｆ8／Ａｒ／Ｏ2の混合ガスを用いて行えばよい。具体的には、Ｃ4Ｆ8／Ａｒ／Ｏ2の流量比をそれぞれ、２０ＳＣＣＭ／５００ＳＣＣＭ／１０ＳＣＣＭとし、印加電力を１５００ワットとし、かつ圧力を５．３３Ｐａ（４０ｍＴｏｒｒ）として行えばよい。 The third etching step may be performed using, for example, a mixed gas of C 4 F 8 / Ar / O 2 . Specifically, the flow rate ratio of C 4 F 8 / Ar / O 2 may be 20 SCCM / 500 SCCM / 10 SCCM, the applied power may be 1500 watts, and the pressure may be 5.33 Pa (40 mTorr).

次いで、図４（Ｂ）に示すように、レジスト膜８０を除去した後、第２コンタクトホール９０の内表面（側壁及び底面）及び第２絶縁膜７０の表面７０ａの全面に第２バリア膜９１Ｘを形成する。   4B, after removing the resist film 80, the second barrier film 91X is formed on the entire inner surface (side wall and bottom surface) of the second contact hole 90 and the entire surface 70a of the second insulating film 70. Form.

この第２バリア膜９１Ｘは、好ましくはＴｉＮ膜を従来公知の方法により、任意好適な条件で形成すればよい。   As the second barrier film 91X, a TiN film is preferably formed under any suitable conditions by a conventionally known method.

次に、図１に示すように、第１配線層９２を形成する。第１配線層９２は、第２バリア膜９１Ｘに覆われた第２コンタクトホール９０を埋め込んで、上部電極４６に接続して形成する。   Next, as shown in FIG. 1, a first wiring layer 92 is formed. The first wiring layer 92 is formed by filling the second contact hole 90 covered with the second barrier film 91X and connecting to the upper electrode 46.

第１配線層９２は、好ましくは、例えば、アルミ（Ａｌ）、銅（Ｃｕ）といった金属材料を用いて、形成すればよい。   The first wiring layer 92 is preferably formed using a metal material such as aluminum (Al) or copper (Cu), for example.

第１配線層９２は、従来公知の成膜工程、ホトリソグラフィ工程及びエッチング工程により、所望の配線パターンにパターニングすればよい。このとき、第２バリア膜９１Ｘは、第１配線層９２の配線パターンと平面的には同一形状に第２バリア層９１としてパターニングされる。   The first wiring layer 92 may be patterned into a desired wiring pattern by a conventionally known film forming process, photolithography process, and etching process. At this time, the second barrier film 91X is patterned as the second barrier layer 91 in the same shape as the wiring pattern of the first wiring layer 92 in plan view.

図示しないが、この第１配線層９２を第１層目として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返すことにより、所望の多層配線構造を形成することができる。   Although not shown, the first wiring layer 92 is used as a first layer, an interlayer insulating film covering the wiring layer, a via hole formed in the interlayer insulating film, a via hole is buried, and a plug connected to a lower layer wiring, plug A desired multilayer wiring structure can be formed by repeating the step of forming a further wiring layer connected to the.

然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。   Thereafter, by dicing along a scribe line (not shown) using a conventionally known dicing apparatus, a plurality of chip areas set in advance on the substrate 11 are cut out and separated into individual pieces.

このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚のウェハ１１から製造することができる。   In this way, a plurality of ferroelectric memory devices 100 having a so-called semiconductor chip configuration and the same structure can be manufactured from one wafer 11.

この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。1 is a schematic diagram showing a partial cut surface obtained by cutting a part of a ferroelectric memory device according to the present invention; FIG. （Ａ）図、（Ｂ）図及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を切断した切り口を示す概略的な製造工程図である。(A), (B), and (C) are schematic manufacturing process diagrams showing a cut surface of a ferroelectric memory device being manufactured at the wafer level. （Ａ）図及び（Ｂ）図は、図２（Ｃ）に続く、製造工程図である。FIGS. 2A and 2B are manufacturing process diagrams subsequent to FIG. （Ａ）図及び（Ｂ）図は、図３（Ｂ）に続く製造工程図である。FIGS. 3A and 3B are manufacturing process diagrams subsequent to FIG.

符号の説明Explanation of symbols

１：メモリセルアレイ領域
５：素子分離構造
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
１４：メモリセル素子ゲート電極
３０：第１絶縁膜
３０ａ：表面
３２：第１コンタクトホール
３４：第１バリア層
３６：プラグ
３６ａ：頂面
４０：強誘電体キャパシタ構造体
４１：酸化防止層
４１Ｘ：酸化防止膜
４２：第１密着層
４２Ｘ：第１密着膜
４３：第２密着層
４３Ｘ：第２密着膜
４４：下部電極
４４Ｘ：下部電極膜
４５：強誘電体層
４５Ｘ：強誘電体膜
４６：上部電極
４６ａ：上面
４６Ｘ：上部電極膜
４７：エッチングストッパ層
４７ａ：上面
４７Ｘ：エッチングストッパ膜
５２：第３開口部
５２Ｘ：凹部
５２Ｘａ：底部
６０：水素バリア膜
６０ａ：表面
６２：第２開口部
７０：第２絶縁膜
７０ａ：表面
７２：第１開口部
８０：レジスト膜
８０ａ：表面
８２：開口パターン
９０：第２コンタクトホール
９１：第２バリア層
９１Ｘ：第２バリア膜
９２：第１配線層
１００：強誘電体メモリ装置 1: memory cell array region 5: element isolation structure 10: memory cell element 11: semiconductor substrate 12: memory cell element diffusion region 14: memory cell element gate electrode 30: first insulating film 30a: surface 32: first contact hole 34: First barrier layer 36: Plug 36a: Top surface 40: Ferroelectric capacitor structure 41: Antioxidation layer 41X: Antioxidation film 42: First adhesion layer 42X: First adhesion film 43: Second adhesion layer 43X: First 2 Adhesive film 44: Lower electrode 44X: Lower electrode film 45: Ferroelectric layer 45X: Ferroelectric film 46: Upper electrode 46a: Upper surface 46X: Upper electrode film 47: Etching stopper layer 47a: Upper surface 47X: Etching stopper film 52 : Third opening 52X: recess 52Xa: bottom 60: hydrogen barrier film 60a: surface 62: second opening 70: second insulating film 70a: surface 72: first opening Part 80: resist film 80a: surface 82: aperture pattern 90: second contact hole 91: second barrier layer 91X: second barrier film 92: first wiring layer 100: a ferroelectric memory device

Claims (9)

複数のメモリセル素子が設けられているメモリセルアレイ領域を有する半導体基板と、
前記半導体基板の前記メモリセルアレイ領域を覆って設けられている第１絶縁膜と、
前記メモリセルアレイ領域に、前記第１絶縁膜を貫通して、前記メモリセル素子に接続されて設けられている複数のプラグと、
前記第１絶縁膜上に設けられている強誘電体キャパシタ構造体であって、当該第１絶縁膜の表面の一部分を露出して前記プラグと接続されて設けられている導電性の酸化防止膜、下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体と、
露出している前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜と、
前記水素バリア膜上に設けられている第２絶縁膜と、
前記第２絶縁膜、前記水素バリア膜及び前記エッチングストッパ層を貫通して、前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールと
を具えていることを特徴とする強誘電体メモリ装置。 A semiconductor substrate having a memory cell array region provided with a plurality of memory cell elements;
A first insulating film provided to cover the memory cell array region of the semiconductor substrate;
A plurality of plugs provided in the memory cell array region through the first insulating film and connected to the memory cell element;
A ferroelectric capacitor structure provided on the first insulating film, wherein the conductive antioxidant film is provided by exposing a part of the surface of the first insulating film and connected to the plug The ferroelectric capacitor structure having a laminate including a lower electrode, a ferroelectric layer, an upper electrode, and an etching stopper layer in this order;
A hydrogen barrier film covering the exposed first insulating film and the ferroelectric capacitor structure;
A second insulating film provided on the hydrogen barrier film;
A ferroelectric memory comprising a contact hole penetrating through the second insulating film, the hydrogen barrier film and the etching stopper layer and extending from the surface of the second insulating film to the upper electrode. apparatus. 前記エッチングストッパ層はシリコン酸化膜であり、かつ前記水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項１に記載の強誘電体メモリ装置。   2. The ferroelectric memory device according to claim 1, wherein the etching stopper layer is a silicon oxide film, and the hydrogen barrier film is an aluminum oxide film. 前記コンタクトホールの内表面を覆っており、前記水素バリア膜に連接して、前記強誘電体キャパシタ構造体を上側から封止するバリア層をさらに具えていることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。   The barrier layer which covers the inner surface of the said contact hole, is connected with the said hydrogen barrier film | membrane, and seals the said ferroelectric capacitor structure from the upper side is further provided. 2. A ferroelectric memory device according to 1. 複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記メモリセル素子が設けられている前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、強誘電体キャパシタ構造体を形成する工程であって、該第１絶縁膜の表面の一部分を露出する下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を形成する工程と、
前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜を形成する工程と、
前記水素バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通して、前記水素バリア膜の表面に至る第１開口部を形成する工程と、
前記水素バリア膜を貫通して、該水素バリア膜に前記第１開口部と連通する第２開口部を形成し、かつ該第２開口部に連通して前記エッチングストッパ層の厚み内に至る凹部を形成する工程と、
前記エッチングストッパ層の前記凹部の底部を削って、前記上部電極を露出させる第３開口部を形成して、前記第１開口部、前記第２開口部及び前記第３開口部が互いに連通して前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールを形成する工程と
を含むことを特徴とする前記強誘電体メモリ装置の製造方法。 Preparing a semiconductor substrate including a plurality of chip regions having a memory cell array region in which a plurality of memory cell elements are provided in a matrix;
Forming a first insulating film on the semiconductor substrate provided with the memory cell element;
Forming a ferroelectric capacitor structure on the first insulating film, wherein a lower electrode, a ferroelectric layer, an upper electrode, and an etching stopper layer exposing a part of the surface of the first insulating film; Forming the ferroelectric capacitor structure having the multilayer body included in this order;
Forming a hydrogen barrier film covering the first insulating film and the ferroelectric capacitor structure;
Forming a second insulating film on the hydrogen barrier film;
Forming a first opening that penetrates the second insulating film and reaches the surface of the hydrogen barrier film;
A recess that penetrates through the hydrogen barrier film, forms a second opening in the hydrogen barrier film and communicates with the first opening, and communicates with the second opening and reaches the thickness of the etching stopper layer. Forming a step;
The bottom of the recess of the etching stopper layer is scraped to form a third opening that exposes the upper electrode, and the first opening, the second opening, and the third opening communicate with each other. Forming a contact hole from the surface of the second insulating film to the upper electrode. The method of manufacturing a ferroelectric memory device according to claim 1, further comprising: 複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記メモリセル素子が設けられている前記半導体基板上に、第１絶縁膜を形成する工程と、
前記メモリセルアレイ領域に、前記第１絶縁膜を貫通して、前記メモリセル素子に接続される複数のプラグを形成する工程と、
前記プラグの頂面及び前記第１絶縁膜を覆う酸化防止膜、第１密着膜、該第１密着膜上に設けられる第２密着膜、該第２密着膜上に設けられる下部電極膜、該下部電極膜上に設けられる強誘電体膜、該強誘電体膜上に設けられる上部電極膜、及び該上部電極膜上に設けられるエッチングストッパ膜を順次に成膜する工程と、
前記第１密着膜、前記第２密着膜、前記下部電極膜、前記強誘電体膜、前記上部電極膜、及びエッチングストッパ膜をパターニングして、前記第１絶縁膜の表面の一部分を露出しており、前記プラグと接続される酸化防止層、第１密着層、第２密着層、下部電極、強誘電体層、上部電極、及びエッチングストッパ層が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、
露出している前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜を形成する工程と、
前記水素バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通し、前記水素バリア膜の表面に至る第１開口部を形成する工程と、
前記水素バリア膜を貫通して、当該水素バリア膜に前記第１開口部と連通する第２開口部を形成し、かつ当該第２開口部に連通して前記エッチングストッパ層の厚み内に至る凹部を形成する工程と、
前記エッチングストッパ層の前記凹部の底部を削って、前記上部電極を露出させる第３開口部を形成して、前記第１開口部、前記第２開口部及び前記第３開口部が互いに連通して、前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールを形成する工程と
を具えていることを特徴とする強誘電体メモリ装置の製造方法。 Preparing a semiconductor substrate including a plurality of chip regions having a memory cell array region in which a plurality of memory cell elements are provided in a matrix;
Forming a first insulating film on the semiconductor substrate provided with the memory cell element;
Forming a plurality of plugs connected to the memory cell element through the first insulating film in the memory cell array region;
An antioxidant film covering the top surface of the plug and the first insulating film; a first adhesion film; a second adhesion film provided on the first adhesion film; a lower electrode film provided on the second adhesion film; Sequentially forming a ferroelectric film provided on the lower electrode film, an upper electrode film provided on the ferroelectric film, and an etching stopper film provided on the upper electrode film;
Patterning the first adhesion film, the second adhesion film, the lower electrode film, the ferroelectric film, the upper electrode film, and the etching stopper film to expose a portion of the surface of the first insulating film; A ferroelectric capacitor structure in which an antioxidant layer, a first adhesion layer, a second adhesion layer, a lower electrode, a ferroelectric layer, an upper electrode, and an etching stopper layer connected to the plug are sequentially laminated; Forming a step;
Forming a hydrogen barrier film covering the exposed first insulating film and the ferroelectric capacitor structure;
Forming a second insulating film on the hydrogen barrier film;
Forming a first opening that penetrates the second insulating film and reaches the surface of the hydrogen barrier film;
A recess that penetrates the hydrogen barrier film, forms a second opening in the hydrogen barrier film and communicates with the first opening, and communicates with the second opening and reaches the thickness of the etching stopper layer. Forming a step;
The bottom of the recess of the etching stopper layer is scraped to form a third opening that exposes the upper electrode, and the first opening, the second opening, and the third opening communicate with each other. Forming a contact hole from the surface of the second insulating film to the upper electrode. A method for manufacturing a ferroelectric memory device, comprising: 前記コンタクトホールを形成する工程の後に、前記コンタクトホールの内表面を覆っており、前記水素バリア膜に連接して、前記強誘電体キャパシタ構造体を上側から封止するバリア層を形成する工程をさらに具えていることを特徴とする請求項４又は５に記載の強誘電体メモリ装置。   After the step of forming the contact hole, a step of forming a barrier layer that covers the inner surface of the contact hole and is connected to the hydrogen barrier film to seal the ferroelectric capacitor structure from above. 6. The ferroelectric memory device according to claim 4, further comprising a ferroelectric memory device. 前記エッチングストッパ膜を形成する工程は、シリコン酸化膜を形成する工程であり、
前記水素バリア膜を形成する工程は、酸化アルミニウム膜を形成する工程であり、
前記第２開口部及び前記凹部を形成する工程は、前記エッチングストッパ膜の前記水素バリア膜に対する選択比が最小でも０．７であるエッチング工程であることを特徴とする請求項４から６のいずれか一項に記載の強誘電体メモリ装置の製造方法。 The step of forming the etching stopper film is a step of forming a silicon oxide film,
The step of forming the hydrogen barrier film is a step of forming an aluminum oxide film,
7. The step of forming the second opening and the recess is an etching step in which a selection ratio of the etching stopper film to the hydrogen barrier film is 0.7 at a minimum. A method for manufacturing a ferroelectric memory device according to claim 1. 前記エッチング工程は、ＢＣｌ3ガス及びＣｌ2ガスを含む混合ガスを用いるドライエッチング工程であることを特徴とする請求項７に記載の強誘電体メモリ装置の製造方法。 8. The method of manufacturing a ferroelectric memory device according to claim 7, wherein the etching process is a dry etching process using a mixed gas containing BCl 3 gas and Cl 2 gas. 前記エッチング工程は、前記ＢＣｌ3ガスの流量及び前記Ｃｌ2ガスの流量の和を１００ＳＣＣＭとすることを条件として、前記ＢＣｌ3ガスの流量を５０ＳＣＣＭから７０ＳＣＣＭの範囲とし、かつ前記Ｃｌ2ガスの流量を５０ＳＣＣＭから３０ＳＣＣＭの範囲として行われるドライエッチング工程であることを特徴とする請求項８に記載の強誘電体メモリ装置の製造方法。 In the etching step, the flow rate of the BCl 3 gas is set to a range of 50 SCCM to 70 SCCM on the condition that the sum of the flow rate of the BCl 3 gas and the flow rate of the Cl 2 gas is 100 SCCM, and the flow rate of the Cl 2 gas 9. The method of manufacturing a ferroelectric memory device according to claim 8, wherein the dry etching process is performed in a range of 50 SCCM to 30 SCCM.
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