JP2007019557A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は半導体装置とその製造方法に関するものであり、特に、配線層上にコンタクト導体部を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and particularly to a semiconductor device having a contact conductor portion on a wiring layer and a manufacturing method thereof.
近年、半導体集積回路の微細化、高集積化が著しく進んでいる。微細化を進めていくにしたがって、トランジスタの動作による遅延時間は短縮できるが、配線抵抗や寄生容量が増加するため、配線遅延時間の短縮は困難になる。配線遅延時間を短縮するための対策として、配線抵抗を低減させるために、従来のアルミニウムに代わる配線の材料として、より抵抗率の低い銅が採用されている。また、寄生容量を低減するために、層間絶縁膜等の材料として低誘電率絶縁膜が採用されている。 In recent years, miniaturization and high integration of semiconductor integrated circuits have remarkably advanced. As the miniaturization progresses, the delay time due to the operation of the transistor can be shortened. However, since the wiring resistance and the parasitic capacitance increase, it becomes difficult to shorten the wiring delay time. As a measure for shortening the wiring delay time, copper having a lower resistivity is employed as a wiring material in place of conventional aluminum in order to reduce the wiring resistance. In order to reduce parasitic capacitance, a low dielectric constant insulating film is employed as a material for an interlayer insulating film or the like.
銅に対してエッチングを行うのは困難である。そのため、銅を用いて配線を形成する際には、象嵌法によって絶縁膜にホールパターンやトレンチパターンを形成した後に銅を埋め込む方法が用いられている。 It is difficult to etch copper. Therefore, when wiring is formed using copper, a method of embedding copper after forming a hole pattern or a trench pattern in an insulating film by an inlay method is used.
ところで、半導体装置のチップには、チップ内に設けられたトランジスタや配線などを外部の湿気から保護するために、シールリングというトレンチパターンが形成される。シールリングは、トランジスタや配線の周囲を囲むように形成される。シールリングは、ホールパターン(ビア)を形成するためのエッチング時に同時に形成される。 By the way, a trench pattern called a seal ring is formed in a chip of a semiconductor device in order to protect transistors and wirings provided in the chip from external moisture. The seal ring is formed so as to surround the periphery of the transistor and the wiring. The seal ring is formed simultaneously with the etching for forming the hole pattern (via).
ホールパターンおよびシールリングのためのトレンチパターンは、以下の方法により形成される。 The hole pattern and the trench pattern for the seal ring are formed by the following method.
まず、ホールパターンおよびトレンチパターンを形成するために、フォトレジストをマスクとして、層間絶縁膜を途中の深さまで除去する。ここで、工程を途中で止めるのは、もしこの時点でホールパターンおよびトレンチパターンの下に位置する配線層が露出してしまうと、その後にフォトレジストを除去するアッシングやポリマー除去を行う際に、配線層が腐食するからである。そのため、層間絶縁膜を一部の厚みだけ残した状態でアッシングやポリマー除去を行い、その後に、層間絶縁膜自体をマスクとして、ホールパターンおよびトレンチパターンを配線層に到達させるのである。
しかしながら、従来の半導体装置では、以下のような不具合が生じていた。 However, the conventional semiconductor device has the following problems.
一般的に、エッチングを行う際のエッチングレートは、開口面積が大きくなるにつれて大きくなる。ここで、トレンチパターンの開口面積は、ホールパターンの開口面積よりも大きい。そのため、トレンチパターンとホールパターンとをエッチングにより同時に形成すると、トレンチパターンの方が深く形成されてしまう。そのため、トレンチパターンの深さを層間絶縁膜の途中までで止めることができず、下に位置する配線層の金属が露出してしまうおそれがある。この段階で金属が露出すると、後にアッシングによるレジスト除去、ポリマー洗浄の工程を経ることによって金属が腐食するという不具合があった。 Generally, the etching rate when performing etching increases as the opening area increases. Here, the opening area of the trench pattern is larger than the opening area of the hole pattern. Therefore, if the trench pattern and the hole pattern are formed simultaneously by etching, the trench pattern is formed deeper. Therefore, the depth of the trench pattern cannot be stopped halfway through the interlayer insulating film, and the metal of the underlying wiring layer may be exposed. If the metal is exposed at this stage, there is a problem in that the metal is corroded through the steps of resist removal by ashing and polymer washing later.
このような不具合は、層間絶縁膜に複数のホールパターンを形成する際にも生じる。つまり、各ホールパターンのパターン密度などが異なることから、ホールパターンを形成する際には均一な深さで絶縁膜を除去することができない。そのため、ホールパターンの下に位置する配線層が露出するという不具合が起こってしまう。 Such a problem also occurs when a plurality of hole patterns are formed in the interlayer insulating film. That is, since the pattern density of each hole pattern is different, the insulating film cannot be removed at a uniform depth when forming the hole pattern. For this reason, the problem that the wiring layer located under the hole pattern is exposed occurs.
本発明の目的は、ホールパターンやトレンチパターンを形成する際に、配線層を露出させないための手段を講ずることにより、配線層における金属の腐食の起こりにくい半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor device in which corrosion of a metal in a wiring layer is unlikely to occur by taking measures for preventing the wiring layer from being exposed when forming a hole pattern or a trench pattern. .
本発明の第1の半導体装置は、半導体基板と、上記半導体基板の上方に設けられた第1の絶縁膜と、上記第1の絶縁膜の少なくとも上部に設けられた配線層と、上記第1の絶縁膜および上記配線層の上に設けられた第2の絶縁膜と、上記第2の絶縁膜の上に設けられた第3の絶縁膜と、上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記配線層に到達する、少なくとも1つのコンタクト導体部とを備える半導体装置であって、上記配線層の上部には凹部が設けられており、上記第2の絶縁膜のうち上記配線層の上に位置する部分の膜厚は、上記第2の絶縁膜のうち上記第1の絶縁膜の上に位置する部分の膜厚よりも厚い。 A first semiconductor device of the present invention includes a semiconductor substrate, a first insulating film provided above the semiconductor substrate, a wiring layer provided at least above the first insulating film, and the first A second insulating film provided on the insulating layer and the wiring layer; a third insulating film provided on the second insulating film; the third insulating film and the second insulating film; A semiconductor device including at least one contact conductor portion that penetrates the insulating film and reaches the wiring layer, wherein a concave portion is provided on the wiring layer; The thickness of the portion located on the wiring layer is larger than the thickness of the portion located on the first insulating film in the second insulating film.
このように、第2の絶縁膜のうち配線層の上に位置する部分が厚く形成されているので、コンタクト導体部を形成するために第3の絶縁膜と第2の絶縁膜とを除去する工程において、配線層上に第2の絶縁膜の一部を残存させることが容易となり、配線層が露出しにくくなる。この状態で、アッシングやポリマー除去等の金属を腐食させるおそれのある処理を行い、その後に、第3の絶縁膜と第2の絶縁膜とをさらに除去して配線層を露出させ、コンタクト導体部用の導体を埋めることができる。つまり、配線層が露出しない状態で金属を腐食させるおそれのある処理を行うことができるので、配線層の腐食を防止することができる。 As described above, since the portion of the second insulating film located above the wiring layer is formed thick, the third insulating film and the second insulating film are removed in order to form the contact conductor portion. In the process, it becomes easy to leave a part of the second insulating film on the wiring layer, and the wiring layer is hardly exposed. In this state, treatment that may corrode the metal such as ashing or polymer removal is performed, and then the third insulating film and the second insulating film are further removed to expose the wiring layer, and the contact conductor portion Can be filled with conductors. In other words, since it is possible to perform a process that may corrode the metal without exposing the wiring layer, the corrosion of the wiring layer can be prevented.
一方、第2の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、層間の誘電率を一定に保つことができる。 On the other hand, since the thickness of the second insulating film other than the portion located on the wiring layer does not increase, the dielectric constant between the layers can be kept constant.
上記配線層は、第1の配線層であって、上記コンタクト導体部は、第1のコンタクト導体部であって、上記第1の絶縁膜の少なくとも上部に設けられた第2の配線層と、上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記第2の配線層に到達する第2のコンタクト導体部とをさらに備え、上記第2の絶縁膜のうち上記第1の配線層の上に位置する部分の膜厚は、上記第2の絶縁膜のうち上記第2の配線層の上に位置する部分の膜厚よりも厚くてもよい。この場合には、コンタクト導体部を形成するために第3の絶縁膜および第2の絶縁膜を除去しても、第2の絶縁膜のうち第1のコンタクト導体部が形成される領域は厚く形成されているので、第1の配線層を露出しにくくすることができる。したがって、第1のコンタクト導体部の形成される面積が第2のコンタクト導体部よりも大きいときのように、コンタクト導体部を形成するために第3の絶縁膜および第2の絶縁膜を除去すると第1のコンタクト導体部の形成される領域の方が深く除去されてしまう場合であっても、第1の配線層を露出しにくくすることができる。 The wiring layer is a first wiring layer, and the contact conductor portion is a first contact conductor portion, and a second wiring layer provided at least on the first insulating film; A second contact conductor portion that penetrates the third insulating film and the second insulating film and reaches the second wiring layer, and the first wiring of the second insulating film The thickness of the portion located on the layer may be thicker than the thickness of the portion located on the second wiring layer in the second insulating film. In this case, even if the third insulating film and the second insulating film are removed in order to form the contact conductor portion, the region where the first contact conductor portion is formed in the second insulating film is thick. Since it is formed, it is possible to make it difficult to expose the first wiring layer. Accordingly, when the third insulating film and the second insulating film are removed in order to form the contact conductor portion, such as when the area where the first contact conductor portion is formed is larger than that of the second contact conductor portion. Even when the region where the first contact conductor portion is formed is deeply removed, the first wiring layer can be hardly exposed.
上記第1の配線層の幅は、上記第2の配線層の幅より大きく形成してもよい。この場合には、第1の配線層の形成される領域のほうが、第2の配線層の形成される領域よりも、導体(金属)の占める割合が大きくなる。したがって、第1の配線層および第2の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第1の配線層の上部に形成される凹部の深さを深くすることができる。 The width of the first wiring layer may be formed larger than the width of the second wiring layer. In this case, the proportion of the conductor (metal) is larger in the region where the first wiring layer is formed than in the region where the second wiring layer is formed. Therefore, when a process such as chemical mechanical polishing is performed from above the first wiring layer and the second wiring layer, the depth of the recess formed on the first wiring layer due to the metal occupancy dependency of dishing. You can deepen the depth.
上記第1の配線層の側方にはダミー配線層が形成されていてもよい。この場合には、第1の配線層の形成される領域の周囲のほうが、第2の配線層の形成される領域の周囲よりも、導体(金属)の占める割合が大きくなる。したがって、第1の配線層および第2の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第1の配線層の上部に形成される凹部の深さを深くすることができる。 A dummy wiring layer may be formed on the side of the first wiring layer. In this case, the proportion of the conductor (metal) is larger in the periphery of the region where the first wiring layer is formed than in the periphery of the region where the second wiring layer is formed. Therefore, when a process such as chemical mechanical polishing is performed from above the first wiring layer and the second wiring layer, the depth of the recess formed on the first wiring layer due to the metal occupancy dependency of dishing. You can deepen the depth.
上記第1のコンタクト導体部は、矩形あるいは帯状の平面形状を有し、上記第2のコンタクト導体部は、円形あるいは正方形の平面形状を有していてもよい。 The first contact conductor portion may have a rectangular or belt-like planar shape, and the second contact conductor portion may have a circular or square planar shape.
上記第1の配線層及び上記第1のコンタクト導体部は、リング状に設けられたシールリングであってもよい。この場合には、シールリングである第1のコンタクト導体部と第2のコンタクト導体部とでは面積が大きく相違するが、上述の構造を有することにより、第1の配線層が露出するのを防止することができる。 The first wiring layer and the first contact conductor may be a seal ring provided in a ring shape. In this case, the first contact conductor portion and the second contact conductor portion, which are seal rings, have greatly different areas, but the above-described structure prevents the first wiring layer from being exposed. can do.
上記半導体基板内には素子が設けられており、上記配線層は、上記素子と電気的に接続されていてもよい。この場合には、配線層を形成する際に第3の絶縁膜および第2の絶縁膜を除去する際に、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。 An element is provided in the semiconductor substrate, and the wiring layer may be electrically connected to the element. In this case, when the third insulating film and the second insulating film are removed when forming the wiring layer, the wiring layer can be hardly exposed even if an error occurs in the depth of removal. .
上記第2の絶縁膜は、炭素を含むシリコン絶縁膜であることが好ましい。 The second insulating film is preferably a silicon insulating film containing carbon.
本発明の第2の半導体装置は、半導体基板と、上記半導体基板の上方に設けられた第1の絶縁膜と、上記第1の絶縁膜の少なくとも上部に設けられた配線層と、上記配線層の上を覆う耐酸化性導体膜と、上記第1の絶縁膜および上記耐酸化性導体膜の上に設けられた第2の絶縁膜と、上記第2の絶縁膜の上に設けられた第3の絶縁膜と、上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記耐酸化性導体膜に到達する、少なくとも1つのコンタクト導体部とを備える。 A second semiconductor device of the present invention includes a semiconductor substrate, a first insulating film provided above the semiconductor substrate, a wiring layer provided at least above the first insulating film, and the wiring layer An oxidation resistant conductor film overlying the first insulation film, a second insulation film provided on the oxidation resistance conductor film, and a second insulation film provided on the second insulation film. 3 insulating films, and at least one contact conductor portion that penetrates the third insulating film and the second insulating film and reaches the oxidation-resistant conductor film.
これにより、コンタクト導体部を形成するために第3の絶縁膜と第2の絶縁膜とを除去する工程において、耐酸化性導体膜が露出した状態で、アッシングやポリマー除去等の金属を腐食させるおそれのある処理を行った場合にも、配線層の腐食を防止することができる。 一方、第2の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、層間の誘電率を一定に保つことができる。 Thus, in the step of removing the third insulating film and the second insulating film to form the contact conductor portion, the metal such as ashing or polymer removal is corroded with the oxidation-resistant conductor film exposed. Corrosion of the wiring layer can be prevented even when there is a fear of treatment. On the other hand, since the thickness of the second insulating film other than the portion located on the wiring layer does not increase, the dielectric constant between the layers can be kept constant.
上記耐酸化性導体膜は、上記配線層の上部領域に窒素が導入された窒素導入層であってもよい。 The oxidation-resistant conductive film may be a nitrogen-introduced layer in which nitrogen is introduced into the upper region of the wiring layer.
上記耐酸化性導体膜は、チタンナイトライドであってもよい。 The oxidation resistant conductor film may be titanium nitride.
上記配線層は、第1の配線層であって、上記耐酸化性導体膜は、上記第1の配線層の上に設けられた第1の耐酸化性導体膜であって、上記コンタクト導体部は、第1のコンタクト導体部であって、上記第1の絶縁膜の少なくとも上部に設けられた第2の配線層と、上記第2の配線層の上を覆う第2の耐酸化性導体膜と、上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記第2の耐酸化性導体膜に到達する第2のコンタクト導体部とをさらに備え、上記第1のコンタクト導体部は、上記第2のコンタクト導体部に比べて上面の面積が大きい。この場合には、これらのコンタクト導体部を形成する際に第3の絶縁膜および第2の絶縁膜を除去すると、第1のコンタクト導体部の形成される領域の方が深く除去されてしまう。しかし、第1の配線層の上は耐酸化性膜によって覆われているので、たとえ耐酸化性膜が露出しても、第1の配線層の腐食を防止することができる。 The wiring layer is a first wiring layer, and the oxidation-resistant conductor film is a first oxidation-resistant conductor film provided on the first wiring layer, and the contact conductor portion Is a first contact conductor portion, a second wiring layer provided at least above the first insulating film, and a second oxidation-resistant conductor film covering the second wiring layer And a second contact conductor that penetrates the third insulating film and the second insulating film and reaches the second oxidation-resistant conductor film, and the first contact conductor The upper surface area is larger than that of the second contact conductor portion. In this case, if the third insulating film and the second insulating film are removed when these contact conductor portions are formed, the region where the first contact conductor portions are formed is deeply removed. However, since the top of the first wiring layer is covered with the oxidation resistant film, even if the oxidation resistant film is exposed, the corrosion of the first wiring layer can be prevented.
上記第1のコンタクト導体部は、矩形あるいは帯状の平面形状を有し、上記第2のコンタクト導体部は、円形あるいは正方形の平面形状を有していてもよい。 The first contact conductor portion may have a rectangular or belt-like planar shape, and the second contact conductor portion may have a circular or square planar shape.
上記第1の配線層及び上記第1のコンタクト導体部は、リング状に設けられたシールリングであってもよい。この場合には、シールリングである第1のコンタクト導体部と第2のコンタクト導体部とでは面積が大きく相違するが、上述の構造を有することにより、第1の配線層が露出するのを防止することができる。 The first wiring layer and the first contact conductor may be a seal ring provided in a ring shape. In this case, the first contact conductor portion and the second contact conductor portion, which are seal rings, have greatly different areas, but the above-described structure prevents the first wiring layer from being exposed. can do.
上記半導体基板内には素子が設けられており、上記配線層は、上記素子と電気的に接続されていてもよい。この場合には、配線層を形成する際に第3の絶縁膜および第2の絶縁膜を除去する際に、除去する深さに誤差が生じても、配線層を腐食しにくくすることができる。 An element is provided in the semiconductor substrate, and the wiring layer may be electrically connected to the element. In this case, when removing the third insulating film and the second insulating film when forming the wiring layer, even if an error occurs in the depth of removal, the wiring layer can be made difficult to corrode. .
上記第2の絶縁膜は、炭素を含むシリコン絶縁膜であることが好ましい。 The second insulating film is preferably a silicon insulating film containing carbon.
本発明の第1の半導体装置の製造方法は、半導体基板の上方に、第1の絶縁膜を形成する工程(a)と、上記第1の絶縁膜の少なくとも上部に、配線層を形成する工程(b)と、上記配線層の上部に凹部を形成する工程(c)と、上記第1の絶縁膜および上記配線層の上に、上記凹部を埋める第2の絶縁膜を形成する工程(d)と、上記第2の絶縁膜の上面を平坦化する工程(e)と、上記工程(e)の後に、上記第2の絶縁膜の上に第3の絶縁膜を形成する工程(f)と、上記第3の絶縁膜および上記第2の絶縁膜のうち上記配線層の上方に位置する部分を、フォトレジストをマスクにして上記配線層に到達しない深さまで除去し、上記配線層上に上記第2の絶縁膜の一部を残存させる工程(g)と、上記フォトレジストを除去する工程(h)とを備える。 The first semiconductor device manufacturing method of the present invention includes a step (a) of forming a first insulating film above a semiconductor substrate and a step of forming a wiring layer on at least the upper portion of the first insulating film. (B), a step (c) of forming a recess in the upper portion of the wiring layer, and a step of forming a second insulating film filling the recess on the first insulating film and the wiring layer (d) ), A step (e) of planarizing the upper surface of the second insulating film, and a step (f) of forming a third insulating film on the second insulating film after the step (e). And removing a portion of the third insulating film and the second insulating film located above the wiring layer to a depth not reaching the wiring layer using a photoresist as a mask. A step (g) of leaving a part of the second insulating film, and a step of removing the photoresist ( ) And a.
これにより、第2の絶縁膜のうち配線層の上に位置する部分を厚く形成することができるので、工程(g)において、より確実に、配線層を露出しない状態に保つことができる。したがって、工程工程(g)の後に、アッシング等の金属を腐食するおそれのある処理を行っても、配線層が腐食するのを防止することができる。一方、第2の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、この方法により製造した半導体装置においては、層間の誘電率を一定に保つことができる。 As a result, the portion of the second insulating film located on the wiring layer can be formed thick, so that in the step (g), the wiring layer can be more reliably kept in an unexposed state. Therefore, even if the process which may corrode metals, such as ashing, is performed after process process (g), it can prevent that a wiring layer corrodes. On the other hand, since the film thickness of the second insulating film other than the portion located on the wiring layer does not increase, the dielectric constant between the layers can be kept constant in the semiconductor device manufactured by this method.
上記工程(c)では、化学的機械研磨、ドライエッチングまたはウエットエッチングによって、上記配線層の上記上部をリセスさせることにより、上記凹部を形成してもよい。
なお、この場合には、上述の効果に加えて、第1の絶縁膜と第2の絶縁膜との密着性を向上させることができるという効果を得ることができる。
In the step (c), the recess may be formed by recessing the upper portion of the wiring layer by chemical mechanical polishing, dry etching, or wet etching.
In this case, in addition to the above-described effect, an effect that the adhesion between the first insulating film and the second insulating film can be improved can be obtained.
上記工程(b)では、上記配線層として、シールリング用の第1の配線層と、上記第1の配線層に囲まれる領域内に位置する第2の配線層とを形成し、上記工程(c)では、少なくとも上記第1の配線層の上部に上記凹部を形成し、上記工程(g)では、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第1の配線層の上方に位置する部分の一部を除去することにより、シールリング用のトレンチパターンを形成し、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第2の配線層の上方に位置する部分の一部を除去することにより、ホールパターンを形成してもよい。この場合には、トレンチパターンの開口面積は、ホールパターンの開口面積よりも広いので、工程(g)では、ホールパターンよりもトレンチパターンの方が深く形成されてしまう。しかし、第2の絶縁膜のうちトレンチパターンが形成される領域は厚く形成されているので、第1の配線層を露出しにくくすることができる。 In the step (b), as the wiring layer, a first wiring layer for seal ring and a second wiring layer located in a region surrounded by the first wiring layer are formed, and the step (b) In c), the concave portion is formed at least above the first wiring layer. In the step (g), the third insulating film and the second insulating film above the first wiring layer are formed. A portion of the third insulating film and the second insulating film that are located above the second wiring layer is formed by removing a part of the second insulating film. A hole pattern may be formed by removing a part of the hole pattern. In this case, since the opening area of the trench pattern is larger than the opening area of the hole pattern, in the step (g), the trench pattern is formed deeper than the hole pattern. However, since the region where the trench pattern is formed in the second insulating film is formed thick, it is possible to make it difficult to expose the first wiring layer.
上記工程(b)では、上記第1の配線層の幅を、上記第2の配線層の幅よりも大きく形成してもよい。この場合には、第1の配線層の形成される領域のほうが、第2の配線層の形成される領域よりも、導体(金属)の占める割合が大きくなる。したがって、工程(c)において、第1の配線層および第2の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第1の配線層の上部に形成される凹部の深さを深くすることができる。 In the step (b), the width of the first wiring layer may be formed larger than the width of the second wiring layer. In this case, the proportion of the conductor (metal) is larger in the region where the first wiring layer is formed than in the region where the second wiring layer is formed. Accordingly, when a process such as chemical mechanical polishing is performed from above the first wiring layer and the second wiring layer in the step (c), the upper portion of the first wiring layer is formed due to the metal occupancy dependency of dishing. The depth of the formed recess can be increased.
上記工程(b)では、上記第1の配線層の側方に、ダミー配線層を形成してもよい。この場合には、第1の配線層の形成される領域の周囲のほうが、第2の配線層の形成される領域の周囲よりも、導体(金属)の占める割合が大きくなる。したがって、工程(c)において、第1の配線層および第2の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第1の配線層の上部に形成される凹部の深さを深くすることができる。 In the step (b), a dummy wiring layer may be formed on the side of the first wiring layer. In this case, the proportion of the conductor (metal) is larger in the periphery of the region where the first wiring layer is formed than in the periphery of the region where the second wiring layer is formed. Accordingly, when a process such as chemical mechanical polishing is performed from above the first wiring layer and the second wiring layer in the step (c), the upper portion of the first wiring layer is formed due to the metal occupancy dependency of dishing. The depth of the formed recess can be increased.
上記工程(a)の前に、上記半導体基板内に素子を形成する工程(h)をさらに備え、上記工程(b)では、上記素子と電気的に接続される上記配線層を形成してもよい。この場合には、工程(g)において、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。 Before the step (a), the method further includes a step (h) of forming an element in the semiconductor substrate. In the step (b), the wiring layer electrically connected to the element may be formed. Good. In this case, in the step (g), even if an error occurs in the depth to be removed, the wiring layer can be hardly exposed.
本発明の第2の半導体装置の製造方法は、半導体基板の上方に、第1の絶縁膜を形成する工程(a)と、上記第1の絶縁膜の少なくとも上部に、配線層を形成する工程(b)と、上記配線層の上を覆う耐酸化性導体膜を形成する工程(c)と、上記第1の絶縁膜および上記耐酸化性導体膜の上に、第2の絶縁膜を形成する工程(d)と、上記第2の絶縁膜の上に、第3の絶縁膜を形成する工程(e)と、上記第3の絶縁膜および上記第2の絶縁膜のうち上記配線層の上方に位置する部分を、フォトレジストをマスクにして除去する工程(f)と、上記フォトレジストを除去する工程(g)とを備える。 The second method for manufacturing a semiconductor device of the present invention includes a step (a) of forming a first insulating film above a semiconductor substrate and a step of forming a wiring layer on at least the upper portion of the first insulating film. (B), a step (c) of forming an oxidation-resistant conductive film covering the wiring layer, and a second insulating film formed on the first insulating film and the oxidation-resistant conductive film. A step (d), a step (e) of forming a third insulating film on the second insulating film, and the wiring layer of the third insulating film and the second insulating film. A step (f) of removing a portion located above using a photoresist as a mask and a step (g) of removing the photoresist are provided.
これにより、配線層の上を耐酸化性導体膜で覆うことができるので、工程(f)において、耐酸化性導体膜が露出させた後に、アッシング等の金属を腐食するおそれのある処理を行っても、配線層が腐食するのを防止することができる。一方、第2の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、この方法により製造した半導体装置においては、層間の誘電率を一定に保つことができる。 As a result, the upper part of the wiring layer can be covered with the oxidation-resistant conductor film. Therefore, in the step (f), after the oxidation-resistant conductor film is exposed, a treatment that may corrode the metal such as ashing is performed. However, corrosion of the wiring layer can be prevented. On the other hand, since the film thickness of the second insulating film other than the portion located on the wiring layer does not increase, the dielectric constant between the layers can be kept constant in the semiconductor device manufactured by this method.
上記工程(c)では、上記配線層の上部に、プラズマ処理、ウエット処理またはイオン注入を行って窒素を導入することにより、上記耐酸化性導体膜を形成してもよい。 In the step (c), the oxidation-resistant conductor film may be formed by introducing nitrogen into the upper portion of the wiring layer by plasma treatment, wet treatment or ion implantation.
上記工程(c)では、上記耐酸化性導体膜として、窒素を含む膜を上記配線層の上に堆積してもよい。 In the step (c), a film containing nitrogen may be deposited on the wiring layer as the oxidation-resistant conductor film.
上記工程(b)では、上記配線層として、シールリング用の第1の配線層と、上記第1の配線層に囲まれる領域内に位置する第2の配線層とを形成し、上記工程(c)では、上記第1の配線層および上記第2の配線層の上に耐酸化性導体膜を形成し、上記工程(f)では、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第1の配線層の上方に位置する部分の一部を除去することにより、シールリング用のトレンチパターンを形成し、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第2の配線層の上方に位置する部分の一部を除去することにより、ホールパターンを形成してもよい。この場合には、トレンチパターンの開口面積は、ホールパターンの開口面積よりも広いので、工程(f)では、ホールパターンよりもトレンチパターンの方が深く形成されてしまう。しかし、第2の絶縁膜のうちトレンチパターンが形成される領域は厚く形成されているので、第1の配線層を露出しにくくすることができる。 In the step (b), as the wiring layer, a first wiring layer for seal ring and a second wiring layer located in a region surrounded by the first wiring layer are formed, and the step (b) In c), an oxidation-resistant conductor film is formed on the first wiring layer and the second wiring layer, and in the step (f), the third insulating film and the second insulating film are formed. A part of the portion located above the first wiring layer is removed to form a seal ring trench pattern, and the second insulating film out of the third insulating film and the second insulating film. The hole pattern may be formed by removing a part of the portion located above the wiring layer. In this case, since the opening area of the trench pattern is larger than the opening area of the hole pattern, in the step (f), the trench pattern is formed deeper than the hole pattern. However, since the region where the trench pattern is formed in the second insulating film is formed thick, it is possible to make it difficult to expose the first wiring layer.
上記工程(a)の前に、上記半導体基板内に素子を形成する工程(g)をさらに備え、
上記工程(b)では、上記素子と電気的に接続される上記配線層を形成してもよい。この場合には、工程(f)において、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。
Before the step (a), the method further includes a step (g) of forming an element in the semiconductor substrate,
In the step (b), the wiring layer electrically connected to the element may be formed. In this case, even if an error occurs in the depth to be removed in the step (f), the wiring layer can be hardly exposed.
本発明の半導体装置およびその製造方法においては、配線層の腐食を防止することができる。 In the semiconductor device and the manufacturing method thereof according to the present invention, corrosion of the wiring layer can be prevented.
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、図1(a)〜(f)を参照しながら説明する。図1(a)〜(f)は、第1の実施形態の半導体装置の製造方法を示す断面図である。なお、図1(a)〜(f)には、配線形成領域R1と、配線形成領域R1を外部の湿気から保護するためのシールリング領域R2とを示している。シールリング領域R2は配線形成領域R1の側方を囲んでいる。
(First embodiment)
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS. 1A to 1F are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment. 1A to 1F show a wiring formation region R1 and a seal ring region R2 for protecting the wiring formation region R1 from external moisture. The seal ring region R2 surrounds the side of the wiring formation region R1.
まず、図1(a)に示す工程で、シリコン基板(図示せず)上にシリコン酸化膜からなる、厚さ500nmの第1の絶縁膜101を形成する。そして、第1の絶縁膜101の上に、フォトリソグラフィにより、配線パターン形成位置に開口を有するフォトレジスト(図示せず)を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第1の絶縁膜101の一部を除去して、深さ250nmの配線溝108, 109を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ30nmの積層膜(図示せず)と、厚さ1000nmの銅膜(図示せず)とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域R1に、配線溝108の内表面を覆う表面導体膜102aと、表面導体膜102aを介して配線溝108を埋める金属配線膜102bとからなる第1の金属配線102を形成する。このとき、シールリング領域R2には、表面導体膜103aと金属配線膜103bとからなる第2の金属配線103を形成する。
First, in the step shown in FIG. 1A, a first
次に、図1(b)に示す工程で、化学的機械研磨法か、または硝酸などを用いた金属の選択的なエッチングによって、第1の金属配線102および第2の金属配線103の上部をリセスさせることにより、深さ20nm〜40nm程度のリセス形状(凹部110)を形成する。
Next, in the step shown in FIG. 1B, the upper portions of the
次に、図1(c)に示す工程で、基板上に、凹部110を埋め、厚さ100nm〜150nmのシリコン窒化炭化膜からなる第2の絶縁膜104を堆積する。このとき、第2の絶縁膜104の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
Next, in the step shown in FIG. 1C, a second
この時点では、第1の金属配線102および第2の金属配線103のリセス形状を反映して、第2の絶縁膜104の上面には段差が形成されている。
At this time, a step is formed on the upper surface of the second
次に、図1(d)に示す工程で、化学的機械研磨、硫酸や硝酸等を用いたウエットエッチング、またはエッチバックを行うことにより、第2の絶縁膜104の上面の平坦化を行う。これにより、第2の絶縁膜104のうち第1の金属配線102および第2の金属配線103の上に位置する部分の膜厚は70nm〜90nm程度になり、それ以外の部分の厚さは50nmになる。
Next, in the step illustrated in FIG. 1D, the upper surface of the second
次に、図1(e)に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第3の絶縁膜105を堆積する。このとき、第3の絶縁膜105としては、FSG(Fluorinated Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
Next, in the step shown in FIG. 1E, a third
その後、フォトリソグラフィーによって、第3の絶縁膜105の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域R1にはホールパターン(スルーホール)106を形成し、シールリング領域R2にはトレンチパターン107を形成する。このドライエッチングは、ホールパターン106およびトレンチパターン107が第2の絶縁膜104の途中の深さになるまで行う。このとき、トレンチパターン107の開口面積はホールパターン106の開口面積よりも広いので、トレンチパターン107の方が深く除去される。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
Thereafter, a photoresist (not shown) having openings in the hole pattern formation region and the trench pattern formation region is formed on the third
次に、図1(f)に示す工程で、パターン内に残存する第2の絶縁膜104をエッチングしてホールパターン106とトレンチパターン107とを第1の金属配線102および第2の金属配線103に到達させ、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部106'、および、リング状のトレンチコンタクト導体部107'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
Next, in the step shown in FIG. 1F, the second
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図1(f)を再度参照しながら説明する。 Next, the structure of the wiring and the seal ring in the semiconductor device of this embodiment will be described with reference to FIG.
図1(f)に示すように、本実施形態の半導体装置は、配線形成領域R1と、配線形成領域R1の側方を囲むシールリング領域R2とを有している。そして、配線形成領域R1には第1の金属配線102が設けられ、シールリング領域R2には第2の金属配線103が設けられている。第1の金属配線102は、配線溝108の表面を覆う表面導体膜102aと、その上を覆う金属配線膜102bとを有している。第2の金属配線103も、配線溝109の表面を覆う表面導体膜103aと、その上に設けられた金属配線膜103bとを有している。第1の金属配線102および第2の金属配線103の上部はリセスされており、凹部110が形成されている。
As shown in FIG. 1F, the semiconductor device of this embodiment has a wiring formation region R1 and a seal ring region R2 surrounding the side of the wiring formation region R1. A
第1の絶縁膜101、第1の金属配線102および第2の金属配線103の上には、第2の絶縁膜104が設けられている。第2の絶縁膜104は凹部110を埋めているので、第2の絶縁膜104は、第1の金属配線102および第2の金属配線103の上に位置する部分が他の部分よりも厚く形成されている。第2の絶縁膜104の上面は平坦化されている。
A second
第2の絶縁膜104の上には第3の絶縁膜105が設けられている。そして、配線形成領域R1には、第3の絶縁膜105と第2の絶縁膜104とを貫通するホールコンタクト導体部106'が設けられている。同様に、シールリング領域R2には、トレンチコンタクト導体部107'が形成されている。従って、シールリング領域R2には、配線形成領域R1の第1の金属配線102およびホールコンタクト導体部106’を取り囲むように、第2の金属配線103及びトレンチコンタクト導体部107’からなるリング状のシールリングが設けられる。
A third
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。 Hereinafter, effects obtained in the present embodiment will be described in comparison with the prior art.
従来では、第1の金属配線および第2の金属配線の上面は平坦なままであり、第1の金属配線および第2の金属配線の上には、均一な厚さの第2の絶縁膜が形成されていた。そのため、ホールパターンおよびトレンチパターンを形成すると、トレンチパターンが第2の絶縁膜を貫通してしまい、第2の金属配線を露出させてしまうおそれがあった。 Conventionally, the upper surfaces of the first metal wiring and the second metal wiring remain flat, and a second insulating film having a uniform thickness is formed on the first metal wiring and the second metal wiring. Was formed. For this reason, when the hole pattern and the trench pattern are formed, the trench pattern penetrates the second insulating film, and the second metal wiring may be exposed.
これに対し、本実施形態では、第2の絶縁膜104のうち第1の金属配線102および第2の金属配線103の上に位置する部分のみを厚く形成することができる。そのため、トレンチパターン107が第2の金属配線103に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、第1の金属配線102の腐食が起こらない。ここで、第2の絶縁膜104のうち第1の絶縁膜101の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
On the other hand, in the present embodiment, only the portion of the second
さらに、第1の金属配線102および第2の金属配線103の上部をリセスさせるために化学的機械研磨法あるいは選択エッチングを行うことにより、第1の絶縁膜101と第2の絶縁膜104との密着性を向上させることができる。
Further, a chemical mechanical polishing method or selective etching is performed to recess the upper portions of the
なお、本実施形態では、化学的機械研磨法等により、第1の金属配線102および第2の金属配線103の上部にリセス形状を形成した。しかし、本発明では、熱を加えると圧縮するという銅の性質を利用して、リセス形状を形成してもよい。具体的には、図1(a)に示す工程で、第1の金属配線102および第2の金属配線103を形成した後に、200度〜500度の熱処理を行う。これにより、銅からなる金属配線膜102b, 103bが圧縮して、第1の金属配線102および第2の金属配線103の上部にリセスが形成される。この方法によっても、上述した効果と同様の効果を得ることができる。
In the present embodiment, the recess shape is formed on the
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図2(a)〜(f)を参照しながら説明する。図2(a)〜(f)は、第2の実施形態の半導体装置の製造方法を示す断面図である。なお、図2(a)〜(f)には、配線形成領域R1と、配線形成領域R1を外部の湿気から保護するためのシールリング領域R2とを示している。シールリング領域R2は配線形成領域R1の側方を囲んでいる。
(Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described below with reference to FIGS. 2A to 2F are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. 2A to 2F show a wiring formation region R1 and a seal ring region R2 for protecting the wiring formation region R1 from external moisture. The seal ring region R2 surrounds the side of the wiring formation region R1.
まず、図2(a)に示す工程で、シリコン基板(図示せず)上にシリコン酸化膜からなる、厚さ500nmの第1の絶縁膜111を形成する。そして、第1の絶縁膜111の上に、フォトリソグラフィー法により、金属配線パターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域R1には配線溝118を形成し、シールリング形成領域R2には配線溝119を形成する。このとき、配線溝119の幅を配線溝118の幅よりも広くする。具体的には、配線溝118の幅が2μmより小さい場合に、配線溝119の幅を2μm以上とする。
First, in the step shown in FIG. 2A, a first
その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ30nmの積層膜(図示せず)と、厚さ1000nmの銅膜(図示せず)とを形成する。その後、化学的機械研磨法を用いて銅と積層膜とを研磨することにより、配線形成領域R1に、配線溝118の内表面を覆う表面導体膜112aと、表面導体膜112aを介して配線溝118を埋める金属配線膜112bとからなる、幅が2μm以上の第1の金属配線112を形成する。このとき、シールリング領域R2には、表面導体膜113aと金属配線膜113bとからなる、幅が2μm以上の第2の金属配線113を形成する。
Then, after removing the photoresist, a 30 nm thick laminated film (not shown) made of tantalum nitride and tantalum and a 1000 nm thick copper film (not shown) are formed on the substrate. Thereafter, by polishing the copper and the laminated film using a chemical mechanical polishing method, a
次に、図2(b)に示す工程で、化学的機械研磨法を行う。このとき、ディッシングの金属占有率依存性を利用して、第2の金属配線113の上部をリセスさせる。以下に詳細に説明する。金属が埋め込まれた基板に対して化学的機械研磨法を行うと、金属が除去される深さは、その領域のうち金属の占める割合が高くなるにつれて深くなる性質がある。本実施形態では、第2の金属配線113の幅が、第1の金属配線112の幅よりも広く形成されている。言い換えると、単位面積あたりに占める金属の割合は第2の金属配線113の形成された領域の方が高い。そのため、第2の金属配線133の上部が、他の領域よりも深くリセスされるのである。
Next, a chemical mechanical polishing method is performed in the step shown in FIG. At this time, the upper portion of the
なお、第2の金属配線113の幅を第1の金属配線112よりも広くする方法のかわりに、第2の金属配線113の周りにダミーパターンを形成することによって単位面積あたりの金属の占有率を上げてもよい。
Note that, instead of a method of making the width of the
次に、図2(c)に示す工程で、第1の絶縁膜111、第1の金属配線112および第2の金属配線113の上にシリコン窒化炭化膜からなる第2の絶縁膜114を堆積する。
このとき、第2の絶縁膜114の材料としては、シリコン窒化膜、シリコン酸化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
Next, in the step shown in FIG. 2C, a second
At this time, as a material of the second
この時点では、第2の金属配線113のリセス形状を反映して、第2の絶縁膜114の上には段差が形成されている。
At this time, a step is formed on the second
次に、図2(d)に示す工程で、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第2の絶縁膜114の平坦化を行う。
Next, in the step shown in FIG. 2D, the second
次に、図2(e)に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第3の絶縁膜115を堆積する。このとき、第3の絶縁膜115としては、FSG(Fluorinated Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
Next, in the step shown in FIG. 2E, a third
その後、フォトリソグラフィによって、第3の絶縁膜115の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域R1にはホールパターン116を形成し、シールリング領域R2にはトレンチパターン117を形成する。このドライエッチングは、トレンチパターン117が第2の絶縁膜114の途中の深さになるまで行う。このとき、トレンチパターン117の開口面積はホールパターン116の開口面積よりも広いので、トレンチパターン117のほうが深く除去される。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
Thereafter, a photoresist (not shown) having openings in the hole pattern formation region and the trench pattern formation region is formed on the third
次に、図2(f)に示す工程で、パターン内に残存する第2の絶縁膜114を除去してホールパターン116とトレンチパターン117とを第1の金属配線112および第2の金属配線113に到達させて、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部116'、および、リング状のトレンチコンタクト導体部117'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
Next, in the step shown in FIG. 2F, the second
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図2(f)を再度参照しながら説明する。 Next, the structure of the wiring and the seal ring in the semiconductor device of the present embodiment will be described with reference to FIG. 2 (f) again.
図2(f)に示すように、本実施形態の半導体装置は、配線形成領域R1と、配線形成領域R1の側方を囲むシールリング領域R2とを有している。そして、配線形成領域R1には第1の金属配線112が設けられ、シールリング領域R2には第2の金属配線113が設けられている。ここで、第2の金属配線113の幅は、第1の金属配線112の幅よりも広く設けられている。
As shown in FIG. 2F, the semiconductor device of this embodiment has a wiring formation region R1 and a seal ring region R2 surrounding the side of the wiring formation region R1. A
第1の金属配線112は、配線溝118の表面を覆う表面導体膜112aと、その上を覆う金属配線膜112bとを有している。第2の金属配線113も、配線溝119の表面を覆う表面導体膜113aと、その上に設けられた金属配線膜113bとを有している。第2の金属配線113の上部はリセスされており、凹部120が形成されている。
The
第1の絶縁膜111、第1の金属配線112および第2の金属配線113の上には、第2の絶縁膜114が設けられている。第2の絶縁膜114は凹部120を埋めているので、第2の絶縁膜114は、第2の金属配線113の上に位置する部分が他の部分よりも厚く形成されている。第2の絶縁膜114の上面は平坦化されている。
A second
第2の絶縁膜114の上には第3の絶縁膜115が設けられている。そして、配線形成領域R1には、第3の絶縁膜115と第2の絶縁膜114と貫通するホールコンタクト導体部116'が設けられている。同様に、シールリング領域R2には、トレンチコンタクト導体部117’が形成されている。従って、シールリング領域R2には、配線形成領域R1の第1の金属配線112およびホールコンタクト導体部116’を取り囲むように、第2の金属配線113及びトレンチコンタクト導体部117’からなるリング状のシールリングが設けられる。
A third
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。 Hereinafter, effects obtained in the present embodiment will be described in comparison with the prior art.
従来では、第2の金属配線の上面は平坦なままであり、第2の金属配線の上には、均一な厚さの第2の絶縁膜が形成されていた。そのため、ホールパターンおよびトレンチパターンを形成すると、トレンチパターンが第2の絶縁膜を貫通してしまい、第2の金属配線を露出させてしまうおそれがあった。 Conventionally, the upper surface of the second metal wiring remains flat, and a second insulating film having a uniform thickness is formed on the second metal wiring. For this reason, when the hole pattern and the trench pattern are formed, the trench pattern penetrates the second insulating film, and the second metal wiring may be exposed.
これに対し、本実施形態では、工程数が増加することなく、第2の絶縁膜114のうち第2の金属配線113の上に位置する部分のみを厚く形成することができる。そのため、トレンチパターン117が第2の金属配線113に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、第1の金属配線の腐食が起こらない。ここで、第2の絶縁膜114のうち第1の絶縁膜111の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
On the other hand, in the present embodiment, only the portion of the second
さらに、第2の金属配線113の上部をリセスさせるために化学的機械研磨法あるいはエッチングを行うことにより、第1の絶縁膜111と第2の絶縁膜114との密着性を向上させることができる。
Further, by performing chemical mechanical polishing or etching in order to recess the upper portion of the
なお、本実施形態では、ディッシングの金属占有率依存性を利用してリセス形状を形成したが、パターン密度依存性を利用してエッチングにより形成してもよい。あるいは、本発明の図2(b)に示す工程において、第2の金属配線113を除く領域の上をフォトレジスト等で覆った状態でエッチングを行うことにより、第2の金属配線113の上部にリセス形状を形成してもよい。この場合には、工程数が増加するという点を除いて、上述した効果と同様の効果を得ることができる。
In this embodiment, the recess shape is formed using the metal occupancy dependency of dishing. However, the recess shape may be formed using the pattern density dependency. Alternatively, in the step shown in FIG. 2B of the present invention, etching is performed in a state where the region excluding the
また、本実施形態では、図2(b)に示す工程で化学的機械研磨を行う際に、例えば過酸化水素などの熔解性の強いスラリーを用いてもよい。これにより、金属の研磨レートが上昇するので、第2の金属配線113をより深くリセスさせることができる。
In the present embodiment, when chemical mechanical polishing is performed in the step shown in FIG. 2B, a highly soluble slurry such as hydrogen peroxide may be used. As a result, the metal polishing rate increases, so that the
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置の製造方法について、図3(a)〜(e)を参照しながら説明する。図3(a)〜(e)は、第3の実施形態の半導体装置の製造工程を示す断面図である。なお、図3(a)〜(e)には、配線形成領域R1と、配線形成領域R1を外部の湿気から保護するためのシールリング領域R2とを示している。なお、シールリング領域R2は配線形成領域R1の側方を囲んでいる。
(Third embodiment)
A method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. 3A to 3E are cross-sectional views illustrating the manufacturing steps of the semiconductor device of the third embodiment. 3A to 3E show a wiring formation region R1 and a seal ring region R2 for protecting the wiring formation region R1 from external moisture. The seal ring region R2 surrounds the side of the wiring formation region R1.
まず、図3(a)に示す工程で、シリコン基板(図示せず)上にシリコン酸化膜からなる、厚さ500nmの第1の絶縁膜121を形成する。そして、第1の絶縁膜121の上に、フォトリソグラフィーにより、金属配線パターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第1の絶縁膜121の一部を除去して、深さ250nmの配線溝128, 129を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ30nmの積層膜(図示せず)と、厚さ1000nmの銅膜(図示せず)とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域R1に、配線溝128の内表面を覆う表面導体膜122aと、表面導体膜122aを介して配線溝128を埋める金属配線膜122bとからなる第1の金属配線122を形成する。このとき、シールリング領域R2には、表面導体膜123aと金属配線膜123bとからなる第2の金属配線123を形成する。
First, in the step shown in FIG. 3A, a first
つぎに、図3(b)に示す工程で、窒素を含むガスを用いたプラズマ処理、アンモニア、ベンゾトリアゾール(BTA)またはキナルジン酸を用いたウエット処理、またはイオン注入を行うことによって、第1の金属配線122および第2の金属配線123の上部に窒素を供給する。これにより、第1の金属配線122および第2の金属配線123の上部が耐酸化性膜130に変質する。このとき同時に、第1の絶縁膜121と後工程で形成する第2の絶縁膜124との密着性を向上させることができる。
Next, in the step shown in FIG. 3B, a plasma treatment using a nitrogen-containing gas, a wet treatment using ammonia, benzotriazole (BTA) or quinaldic acid, or ion implantation is performed to perform the first treatment. Nitrogen is supplied to the upper part of the
次に、図3(c)に示す工程で、第1の絶縁膜121および耐酸化性膜130の上に、シリコン窒化炭化膜からなる第2の絶縁膜124を堆積する。このとき、第2の絶縁膜124の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
Next, in the step shown in FIG. 3C, a second
次に、図3(d)に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第3の絶縁膜125を堆積する。このとき、第3の絶縁膜125としては、FSG(Fluorinated Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
Next, in the step shown in FIG. 3D, a third
その後、フォトリソグラフィーによって、第3の絶縁膜125の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域R1にはホールパターン126を形成し、シールリング領域R2にはトレンチパターン127を形成する。このドライエッチングは、トレンチパターン127が第2の絶縁膜124の途中で止まっていてもよいし、第2の絶縁膜124を貫通して、耐酸化性膜130に到達してもよい。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
Thereafter, a photoresist (not shown) having openings in the hole pattern formation region and the trench pattern formation region is formed on the third
次に、図3(e)に示す工程で、パターン内に残存している第2の絶縁膜124を除去してホールパターン126とトレンチパターン127とを耐酸化性膜130に到達させて、トレンチを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部126'、および、リング状のトレンチコンタクト導体部127'を形成する。
Next, in the step shown in FIG. 3E, the second
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図3(e)を再度参照しながら説明する。 Next, the structure of the wiring and the seal ring in the semiconductor device of this embodiment will be described with reference to FIG.
図3(e)に示すように、本実施形態の半導体装置は、配線形成領域R1と、配線形成領域R1の側方を囲むシールリング領域R2とを有している。そして、配線形成領域R1には第1の金属配線122が設けられ、シールリング領域R2には第2の金属配線123が設けられている。第1の金属配線122は、配線溝128の表面を覆う表面導体膜122aと、その上を覆う金属配線膜122bとを有している。第2の金属配線123も、配線溝129の表面を覆う表面導体膜123aと、その上に設けられた金属配線膜123bとを有している。金属配線膜122b, 123bの上部には窒素が含まれており、耐酸化性膜130が形成されている。
As shown in FIG. 3E, the semiconductor device of this embodiment has a wiring formation region R1 and a seal ring region R2 surrounding the side of the wiring formation region R1. A
第1の絶縁膜121、第1の金属配線122および第2の金属配線123の上には、第2の絶縁膜124が設けられている。第2の絶縁膜124の上には第3の絶縁膜125が設けられている。そして、配線形成領域R1には、第3の絶縁膜125と、第2の絶縁膜124とを貫通するホールコンタクト導体部126’が設けられている。同様に、シールリング領域R2には、トレンチコンタクト導体部127’が形成されている。従って、シールリング領域R2には、配線形成領域R1の第1の金属配線122およびホールコンタクト導体部126’を取り囲むように、第2の金属配線123及びトレンチコンタクト導体部127’からなるリング状のシールリングが設けられる。
A second
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。 Hereinafter, effects obtained in the present embodiment will be described in comparison with the prior art.
従来では、ホールパターンおよびトレンチパターンを形成する際にトレンチパターンが第2の金属配線に到達すると、その後のアッシングやポリマー除去の工程において、第2の金属配線が腐食してしまっていた。 Conventionally, when the trench pattern reaches the second metal wiring when forming the hole pattern and the trench pattern, the second metal wiring is corroded in the subsequent ashing and polymer removal steps.
これに対し、本実施形態では、第2の金属配線123の上部が耐酸化性膜130に変化している。そのため、トレンチパターン127が第2の金属配線123に到達している状態でアッシングやポリマー除去の工程を行っても、第2の金属配線123の上部が腐食されることはない。ここで、第2の絶縁膜124のうち第1の絶縁膜121の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
On the other hand, in this embodiment, the upper part of the
また、第1の金属配線122および第2の金属配線123の上部に窒素を含有させることにより、ホールパターン126およびトレンチパターン127を形成するときのエッチング耐性が向上するという利点もある。
Further, by containing nitrogen in the upper part of the
また、図3(d)に示す工程で、ホールパターン126およびトレンチパターン127を耐酸化性膜130に到達させた場合には、後に、ホールパターン126やトレンチパターン127と耐酸化性膜130との間に残存する第2の絶縁膜124を除去する工程を省略することができるという利点もある。
3D, when the
(第4の実施形態)
本発明の第4の実施形態に係る半導体装置の製造方法について、図4(a)〜(e)を参照しながら説明する。図4(a)〜(e)は、第4の実施形態の半導体装置の製造工程を示す断面図である。なお、図4(a)〜(e)には、配線形成領域R1と、配線形成領域R1を外部の湿気から保護するためのシールリング領域R2とを示している。なお、シールリング領域R2は配線形成領域R1の側方を囲んでいる。
(Fourth embodiment)
A method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. 4A to 4E are cross-sectional views illustrating the manufacturing steps of the semiconductor device of the fourth embodiment. 4A to 4E show a wiring formation region R1 and a seal ring region R2 for protecting the wiring formation region R1 from external moisture. The seal ring region R2 surrounds the side of the wiring formation region R1.
まず、図4(a)に示す工程で、シリコン基板(図示せず)上にシリコン酸化膜からなる、厚さ500nmの第1の絶縁膜131を形成する。そして、第1の絶縁膜131の上に、フォトリソグラフィーにより、金属配線パターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第1の絶縁膜131の一部を除去して、深さ250nmの配線溝138, 139を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ30nmの積層膜(図示せず)と、厚さ1000nmの銅膜(図示せず)とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域R1に、配線溝138の内表面を覆う表面導体膜132aと、表面導体膜132aを介して配線溝138を埋める金属配線膜132bとからなる第1の金属配線132を形成する。このとき、シールリング領域R2には、表面導体膜133aと金属配線膜133bとからなる第2の金属配線133を形成する。
First, in the step shown in FIG. 4A, a first
次に、図4(b)に示す工程で、第1の金属配線132および第2の金属配線133の上に、選択的に耐酸化性の金属膜140を堆積する。金属膜140の材料としては、例えば窒化チタン(TiN)がある。
Next, in the step shown in FIG. 4B, an oxidation-
その後、図4(c)に示す工程で、第1の絶縁膜131および金属膜140の上に、シリコン窒化炭化膜からなる第2の絶縁膜134を堆積する。このとき、第2の絶縁膜134の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。その後、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第2の絶縁膜134の平坦化を行う。
4C, a second
次に、図4(d)に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第3の絶縁膜135を堆積する。このとき、第3の絶縁膜135としては、FSG(Fluorinated Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
Next, in the step shown in FIG. 4D, a third
その後、フォトリソグラフィーによって、第3の絶縁膜135の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域R1にはホールパターン136を形成し、シールリング領域R2にはトレンチパターン137を形成する。このドライエッチングは、トレンチパターン137が第2の絶縁膜134の途中の深さまで形成されていてもよいし、第2の絶縁膜134を貫通して、金属膜140に到達してもよい。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
Thereafter, a photoresist (not shown) having openings in the hole pattern formation region and the trench pattern formation region is formed on the third
次に、図4(e)に示す工程で、パターン内に残存する第2の絶縁膜134を除去してホールパターン136とトレンチパターン137とを第1の金属配線132および第2の金属配線133に到達させて、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部136'、および、リング状のトレンチコンタクト導体部137'を形成する。
Next, in the step shown in FIG. 4E, the second
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図4(e)を再度参照しながら説明する。 Next, the structure of the wiring and the seal ring in the semiconductor device of this embodiment will be described with reference to FIG.
図4(e)に示すように、本実施形態の半導体装置は、配線形成領域R1と、配線形成領域R1の側方を囲むシールリング領域R2とを有している。そして、配線形成領域R1には第1の金属配線132が設けられ、シールリング領域R2には第2の金属配線133が設けられている。第1の金属配線132は、配線溝138の表面を覆う表面導体膜132aと、その上を覆う金属配線膜132bとを有している。第2の金属配線133も、配線溝139の表面を覆う表面導体膜133aと、その上に設けられた金属配線膜133bとを有している。
As shown in FIG. 4E, the semiconductor device of this embodiment has a wiring formation region R1 and a seal ring region R2 surrounding the side of the wiring formation region R1. A
第1の金属配線132および第2の金属配線133の上には、窒化チタンなどの耐酸化性の金属膜140が設けられている。そして、第1の絶縁膜131および金属膜140の上には、第2の絶縁膜134が設けられている。第2の絶縁膜134の上には第3の絶縁膜135が設けられている。そして、配線形成領域R1には、第3の絶縁膜135と第2の絶縁膜134とを貫通するホールコンタクト導体部136’が設けられている。同様に、シールリング領域R2には、トレンチコンタクト導体部137’が形成されている。従って、シールリング領域R2には、配線形成領域R1の第1の金属配線132およびホールコンタクト導体部136’を取り囲むように、第2の金属配線133及びトレンチコンタクト導体部137’からなるリング状のシールリングが設けられる。
An oxidation-
本実施形態では、第2の金属配線133の上が耐酸化性の金属膜140によって覆われている。そのため、トレンチパターン137が金属膜140に到達している状態でアッシングやポリマー除去の工程を行っても、第2の金属配線133の上部が腐食することはない。ここで、第2の絶縁膜134のうち第1の絶縁膜131の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
In the present embodiment, the
また、第1の金属配線132および第2の金属配線133の上部に耐酸化性の金属膜140を形成することにより、ホールパターン136およびトレンチパターン137を形成するときのエッチング耐性が向上するという利点もある。
Further, by forming the oxidation
(第5の実施形態)
以下に、本発明の第5の実施形態に係る半導体装置の製造方法について、図5(a)〜(f)を参照しながら説明する。図5(a)〜(f)は、第5の実施形態において、半導体装置のうち配線領域の製造方法を示す断面図である。なお、第1〜第4の実施形態では、配線領域およびシールリング領域において、ホールパターンとトレンチパターンとの深さの違いが生じる場合を示した。それに対し、本実施形態では、配線領域に多数のホールパターンを形成する場合に、ホールパターンごとに深さの違いが生じる場合について示す。
(Fifth embodiment)
A method for manufacturing a semiconductor device according to the fifth embodiment of the present invention will be described below with reference to FIGS. 5A to 5F are cross-sectional views illustrating a method for manufacturing a wiring region in a semiconductor device according to the fifth embodiment. In the first to fourth embodiments, the case where the depth difference between the hole pattern and the trench pattern occurs in the wiring region and the seal ring region has been described. On the other hand, this embodiment shows a case where a depth difference occurs for each hole pattern when a large number of hole patterns are formed in the wiring region.
まず、図5(a)に示す工程で、シリコン基板(図示せず)上にシリコン酸化膜からなる、厚さ500nmの第1の絶縁膜141を形成する。そして、第1の絶縁膜141の上に、フォトリソグラフィにより、金属配線パターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第1の絶縁膜141の一部を除去して、深さ250nmの配線溝148を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ30nmの積層膜(図示せず)と、厚さ1000nmの銅膜(図示せず)とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線溝148の内表面を覆う表面導体膜142aと、表面導体膜142aを介して配線溝148を埋める金属配線膜142bとからなる金属配線142を形成する。
First, in the step shown in FIG. 5A, a first
次に、図5(b)に示す工程で、化学的機械研磨法か、または硝酸などを用いた金属の選択的なエッチングによって、金属配線142の上部をリセスさせることにより、深さ20nm〜40nm程度のリセス形状(凹部150)を形成する。
Next, in the step shown in FIG. 5B, a depth of 20 nm to 40 nm is obtained by recessing the upper portion of the
次に、図5(c)に示す工程で、基板上に、凹部150を埋め、厚さ100nm〜150nmのシリコン窒化炭化膜からなる第2の絶縁膜144を堆積する。このとき、第2の絶縁膜144の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
Next, in the step shown in FIG. 5C, a second
この時点では、金属配線142のリセス形状を反映して、第2の絶縁膜144の上には段差が形成されている。
At this point, a step is formed on the second
次に、図5(d)に示す工程で、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第2の絶縁膜144の上面の平坦化を行う。これにより、第2の絶縁膜144のうち金属配線142の上に位置する部分の膜厚は70nm〜90nm程度になり、それ以外の部分の厚さは50nmになる。
Next, in the step shown in FIG. 5D, the upper surface of the second
次に、図5(e)に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第3の絶縁膜145を堆積する。このとき、第3の絶縁膜145としては、FSG(Fluorinated Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
Next, in the step shown in FIG. 5E, a third
その後、フォトリソグラフィーによって、第3の絶縁膜145の上に、ホールパターン形成領域に開口を有するフォトレジスト(図示せず)を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、ホールパターン146を形成する。このドライエッチングは、ホールパターン146が第2の絶縁膜144の途中の深さになるまで行う。このとき、パターンの疎密等の影響により、複数のホールパターン146の深さはそれぞれ異なる。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
Thereafter, a photoresist (not shown) having an opening in the hole pattern formation region is formed on the third
次に、図5(f)に示す工程で、パターン内に残存する第2の絶縁膜144を除去してホールパターン146を金属配線142に到達させ、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部146'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
Next, in the step shown in FIG. 5 (f), the second
次に、本実施形態の半導体装置のうち配線およびホールコンタクト導体部の構造について、図5(f)を再度参照しながら説明する。 Next, the structure of the wiring and the hole contact conductor portion in the semiconductor device of the present embodiment will be described with reference to FIG.
図5(f)に示すように、本実施形態の半導体装置では、第1の絶縁膜141中に、表面導体膜142aと、その上を覆う金属配線膜142bとを有する金属配線142が設けられている。金属配線142の上部はリセスされており、凹部150が設けられている。
As shown in FIG. 5F, in the semiconductor device of this embodiment, a
第1の絶縁膜141および金属配線142の上には、第2の絶縁膜144が設けられている。第2の絶縁膜144は凹部150を埋めているので、第2の絶縁膜144は、金属配線142の上に位置する部分が他の部分よりも厚く形成されている。第2の絶縁膜144の上面は平坦化されている。
A second
第2の絶縁膜144の上には第3の絶縁膜145が設けられている。そして、第3の絶 縁膜145と第2の絶縁膜144とを貫通するホールコンタクト導体部146’が設けられている。
A third
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。 Hereinafter, effects obtained in the present embodiment will be described in comparison with the prior art.
従来では、金属配線の上面は平坦なままであり、金属配線の上には第2の絶縁膜と第3の絶縁膜が形成されていた。この状態で、複数のホールパターンを形成すると、パターンの疎密やプロセスのばらつきにより、ホールパターンごとに深さが異なってしまっていた。そのため、ホールパターンのうちのいくつかが、第2の絶縁膜を貫通して金属配線に到達するおそれがあった。特に多数のホールパターンを形成する場合には、このおそれが大きくなっていた。 Conventionally, the upper surface of the metal wiring remains flat, and the second insulating film and the third insulating film are formed on the metal wiring. When a plurality of hole patterns are formed in this state, the depth differs for each hole pattern due to pattern density and process variations. Therefore, some of the hole patterns may reach the metal wiring through the second insulating film. In particular, when a large number of hole patterns are formed, this fear has been increased.
これに対し、本実施形態では、第2の絶縁膜144のうち金属配線142の上に位置する部分のみを厚く形成することができる。そのため、ホールパターン146が金属配線142に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、金属配線142の腐食が起こらない。ここで、第2の絶縁膜144のうち第1の絶縁膜141の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
On the other hand, in the present embodiment, only the portion of the second
さらに、金属配線142の上部をリセスさせるために化学的機械研磨法あるいは選択エッチングを行うことにより、第1の絶縁膜141と第2の絶縁膜144との密着性を向上させることができる。
In addition, the adhesion between the first insulating
なお、本実施形態では、第1の実施形態の方法を、配線領域に複数のホールパターンを形成する場合に適用したものである。しかし、本発明では、第3および第4の実施形態の方法を、配線領域に複数のホールパターンを形成する場合にも適用することができる。 In the present embodiment, the method of the first embodiment is applied when a plurality of hole patterns are formed in the wiring region. However, in the present invention, the methods of the third and fourth embodiments can be applied to the case where a plurality of hole patterns are formed in the wiring region.
また、第1〜第4の実施形態では、トレンチコンタクト導体部をリング状に形成しシールリングに用いた場合について説明したが、矩形あるいは帯状に形成して電極の一部として用いてもよい。 In the first to fourth embodiments, the case where the trench contact conductor portion is formed in a ring shape and used for a seal ring has been described. However, the trench contact conductor portion may be formed in a rectangular shape or a belt shape and used as a part of an electrode.
以上説明したように、層間絶縁膜における誘電率を一定に保ちつつ、ホールパターンやトレンチパターンの下に位置する配線の金属が腐食するのを防止することができる点で、産業利用可能性は高い。 As described above, the industrial applicability is high in that it can prevent the metal of the wiring located under the hole pattern or the trench pattern from corroding while keeping the dielectric constant in the interlayer insulating film constant. .
101 第1の絶縁膜
102 第1の金属配線
102a 表面導体膜
102b 金属配線膜
103 第2の金属配線
103a 表面導体膜
103b 金属配線膜
104 第2の絶縁膜
105 第3の絶縁膜
106 ホールパターン
106’ ホールコンタクト導体部
107 トレンチパターン
107’ トレンチコンタクト導体部
108 配線溝
109 配線溝
110 凹部
111 第1の絶縁膜
112 第1の金属配線
112a 表面導体膜
112b 金属配線膜
113 第2の金属配線
113a 表面導体膜
113b 金属配線膜
114 第2の絶縁膜
115 第3の絶縁膜
116 ホールパターン
116’ ホールコンタクト導体部
117 トレンチパターン
117’ トレンチコンタクト導体部
118 配線溝
119 配線溝
120 凹部
121 第1の絶縁膜
122 第1の金属配線
122a 表面導体膜
122b 金属配線膜
123 第2の金属配線
123a 表面導体膜
123b 金属配線膜
124 第2の絶縁膜
125 第3の絶縁膜
126’ ホールコンタクト導体部
126 ホールパターン
127 トレンチパターン
127’ トレンチコンタクト導体部
128 配線溝
129 配線溝
130 耐酸化性膜
131 第1の絶縁膜
132 第1の金属配線
132a 表面導体膜
132b 金属配線膜
133 第2の金属配線
133a 表面導体膜
133b 金属配線膜
134 第2の絶縁膜
135 第3の絶縁膜
136 ホールパターン
136’ ホールコンタクト導体部
137 トレンチパターン
137’ トレンチコンタクト導体部
138 配線溝
139 配線溝
140 金属膜
141 第1の絶縁膜
142 金属配線
142a 表面導体膜
142b 金属配線膜
143 金属配線
144 第2の絶縁膜
145 第3の絶縁膜
146 ホールパターン
146’ ホールコンタクト導体部
148 配線溝
150 凹部
101 first insulating film
102 1st metal wiring
102a Surface conductor film
102b Metal wiring film
103 Second metal wiring
103a Surface conductor film
103b Metal wiring film
104 Second insulating film
105 Third insulating film
106 hole pattern 106 'hole contact conductor
107 trench pattern 107 '
109 Wiring groove
110 recess
111 First insulating film
112 First metal wiring
112a Surface conductor film
112b Metal wiring film
113 Second metal wiring
113a Surface conductor film
113b Metal wiring film
114 Second insulating film
115 third insulating film
116 hole pattern 116 'hole contact conductor
117 trench pattern
117 'trench contact conductor
118 Wiring groove
119 Wiring groove
120 recess
121 first insulating film
122 First metal wiring
122a Surface conductor film
122b Metal wiring film
123 Second metal wiring
123a Surface conductor film
123b Metal wiring film
124 Second insulating film
125 third insulating film
126 '
127 trench pattern
127 'trench contact conductor
128 Wiring groove
129
131 first insulating film
132 First metal wiring
132a Surface conductor film
132b Metal wiring film
133 Second metal wiring
133a Surface conductor film
133b Metal wiring film
134 Second insulating film
135 Third insulating film
136 hole pattern
136 'hole contact conductor
137 trench pattern
137 'trench contact conductor
138 Wiring groove
139 Wiring groove
140 Metal film
141 First insulating film
142 metal wiring
142a Surface conductor film
142b Metal wiring film
143 Metal wiring
144 Second insulating film
145 Third insulating film
146 hole pattern
146 'hole contact conductor
148 Wiring groove
150 recess
Claims (13)
上記半導体基板の上方に設けられた第1の絶縁膜と、
上記第1の絶縁膜の少なくとも上部に設けられた配線層と、
上記配線層の上を覆う耐酸化性導体膜と、
上記第1の絶縁膜および上記耐酸化性導体膜の上に設けられた第2の絶縁膜と、
上記第2の絶縁膜の上に設けられた第3の絶縁膜と、
上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記耐酸化性導体膜に到達する、少なくとも1つのコンタクト導体部とを備える、半導体装置。 A semiconductor substrate;
A first insulating film provided above the semiconductor substrate;
A wiring layer provided on at least an upper portion of the first insulating film;
An oxidation-resistant conductive film covering the wiring layer;
A second insulating film provided on the first insulating film and the oxidation-resistant conductor film;
A third insulating film provided on the second insulating film;
A semiconductor device comprising: at least one contact conductor portion that penetrates the third insulating film and the second insulating film and reaches the oxidation-resistant conductor film.
上記耐酸化性導体膜は、上記配線層の上部領域に窒素が導入された窒素導入層である、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the oxidation-resistant conductor film is a nitrogen-introduced layer in which nitrogen is introduced into an upper region of the wiring layer.
上記耐酸化性導体膜は、チタンナイトライドである、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the oxidation-resistant conductive film is titanium nitride.
上記配線層は、第1の配線層であって、
上記耐酸化性導体膜は、上記第1の配線層の上に設けられた第1の耐酸化性導体膜であって、
上記コンタクト導体部は、第1のコンタクト導体部であって、
上記第1の絶縁膜の少なくとも上部に設けられた第2の配線層と、
上記第2の配線層の上を覆う第2の耐酸化性導体膜と、
上記第3の絶縁膜および上記第2の絶縁膜を貫通し、上記第2の耐酸化性導体膜に到達する第2のコンタクト導体部とをさらに備え、
上記第1のコンタクト導体部は、上記第2のコンタクト導体部に比べて上面の面積が大きい、半導体装置。 It is a semiconductor device given in any 1 paragraph among Claims 1-3,
The wiring layer is a first wiring layer,
The oxidation-resistant conductor film is a first oxidation-resistant conductor film provided on the first wiring layer,
The contact conductor portion is a first contact conductor portion,
A second wiring layer provided at least on the first insulating film;
A second oxidation-resistant conductor film covering the second wiring layer;
A second contact conductor that penetrates the third insulating film and the second insulating film and reaches the second oxidation-resistant conductive film,
The first contact conductor portion is a semiconductor device having an upper surface area larger than that of the second contact conductor portion.
上記第1のコンタクト導体部は、矩形あるいは帯状の平面形状を有し、
上記第2のコンタクト導体部は、円形あるいは正方形の平面形状を有している、半導体装置。 The semiconductor device according to claim 4,
The first contact conductor portion has a rectangular or belt-like planar shape,
The semiconductor device, wherein the second contact conductor portion has a circular or square planar shape.
上記第1の配線層及び上記第1のコンタクト導体部は、リング状に設けられたシールリングである、半導体装置。 A semiconductor device according to claim 4 or 5, wherein
The semiconductor device, wherein the first wiring layer and the first contact conductor are seal rings provided in a ring shape.
上記半導体基板内には素子が設けられており、
上記配線層は、上記素子と電気的に接続されている、半導体装置。 It is a semiconductor device given in any 1 paragraph among Claims 1-3,
An element is provided in the semiconductor substrate,
The semiconductor device, wherein the wiring layer is electrically connected to the element.
上記第2の絶縁膜は、炭素を含むシリコン絶縁膜である、半導体装置。 A semiconductor device according to any one of claims 1 to 7,
The semiconductor device, wherein the second insulating film is a silicon insulating film containing carbon.
上記第1の絶縁膜の少なくとも上部に、配線層を形成する工程(b)と、
上記配線層の上を覆う耐酸化性導体膜を形成する工程(c)と、
上記第1の絶縁膜および上記耐酸化性導体膜の上に、第2の絶縁膜を形成する工程(d)と、
上記第2の絶縁膜の上に、第3の絶縁膜を形成する工程(e)と、
上記第3の絶縁膜および上記第2の絶縁膜のうち上記配線層の上方に位置する部分を、フォトレジストをマスクにして除去する工程(f)と、
上記フォトレジストを除去する工程(g)と
を備える、半導体装置の製造方法。 A step (a) of forming a first insulating film above the semiconductor substrate;
A step (b) of forming a wiring layer on at least an upper portion of the first insulating film;
A step (c) of forming an oxidation-resistant conductor film covering the wiring layer;
Forming a second insulating film on the first insulating film and the oxidation-resistant conductor film (d);
A step (e) of forming a third insulating film on the second insulating film;
A step (f) of removing a portion of the third insulating film and the second insulating film located above the wiring layer using a photoresist as a mask;
And a step (g) of removing the photoresist.
上記工程(c)では、上記配線層の上部に、プラズマ処理、ウエット処理またはイオン注入を行って窒素を導入することにより、上記耐酸化性導体膜を形成する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 9,
In the step (c), a method of manufacturing a semiconductor device, wherein the oxidation-resistant conductive film is formed by introducing nitrogen into the upper portion of the wiring layer by plasma treatment, wet treatment or ion implantation.
上記工程(c)では、上記耐酸化性導体膜として、窒素を含む膜を上記配線層の上に堆積する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 9,
In the step (c), a method for manufacturing a semiconductor device, wherein a film containing nitrogen is deposited on the wiring layer as the oxidation-resistant conductor film.
上記工程(b)では、上記配線層として、第1の配線層と第2の配線層とを形成し、
上記工程(c)では、上記第1の配線層および上記第2の配線層の上に耐酸化性導体膜を形成し、
上記工程(f)では、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第1の配線層の上方に位置する部分を除去することにより、トレンチパターンを形成し、上記第3の絶縁膜および上記第2の絶縁膜のうち上記第2の配線層の上方に位置する部分を除去することにより、ホールパターンを形成する、半導体装置の製造方法。 It is a manufacturing method of a semiconductor device given in any 1 paragraph among Claims 9-11,
In the step (b), a first wiring layer and a second wiring layer are formed as the wiring layer,
In the step (c), an oxidation resistant conductor film is formed on the first wiring layer and the second wiring layer,
In the step (f), a trench pattern is formed by removing a portion of the third insulating film and the second insulating film located above the first wiring layer, thereby forming the third pattern. A method of manufacturing a semiconductor device, wherein a hole pattern is formed by removing a portion of the insulating film and the second insulating film located above the second wiring layer.
上記工程(a)の前に、上記半導体基板内に素子を形成する工程(g)をさらに備え、
上記工程(b)では、上記素子と電気的に接続される上記配線層を形成する、半導体装置の製造方法。 It is a manufacturing method of a semiconductor device given in any 1 paragraph among Claims 9-11,
Before the step (a), the method further includes a step (g) of forming an element in the semiconductor substrate,
In the step (b), a method of manufacturing a semiconductor device, wherein the wiring layer electrically connected to the element is formed.
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