JP2007019394A - Method for manufacturing semiconductor package and semiconductor package formed by its manufacturing method - Google Patents

Method for manufacturing semiconductor package and semiconductor package formed by its manufacturing method Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method using a resin sealing progress for forming a plurality of semiconductor packages obtained by resin-sealing a semiconductor element mounted on a wiring board having exposed copper wiring on a side face in a batch and a semiconductor package manufactured by this method. <P>SOLUTION: A wiring board 2 of an aggregate substrate is half-cut more deeply than the bottom of a wiring pattern 4 along the region of the wiring board 2, a semiconductor chip 1 is mounted in every formation region of a wiring board 2, and the semiconductor chip 1 and the wiring pattern 4 are bonded 8. The semiconductor chip 1 on the aggregate substrate is resin-sealed 9 in a batch, and a solder ball 10 is mounted on the aggregate substrate. Then, the aggregate substrate is diced so that the semiconductor package can be divided into pieces. The width of a blade for half-cutting is made larger than the width of a blade for full-cutting, the blade mark of half-cutting is left in the periphery of the wiring board 2 as a notched part 3a, the part is filled with a resin sealing body 9a, and a wiring pattern 4 exposed on the side face is coated so as to be protected. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、銅配線を有する配線基板上に搭載された半導体素子を樹脂封止した複数の半導体パッケージを一括して形成する樹脂封止プロセスを用いた半導体パッケージの製造方法及びこの製造方法により製造された半導体パッケージに関するものである。   The present invention relates to a method for manufacturing a semiconductor package using a resin sealing process that collectively forms a plurality of semiconductor packages in which semiconductor elements mounted on a wiring board having copper wiring are resin-sealed, and to be manufactured by this manufacturing method. The present invention relates to a manufactured semiconductor package.

従来、半導体素子（以下、半導体チップという）が樹脂封止された半導体パッケージを製造する方法としては、シリコンなどのウェーハに作り込まれた半導体チップをウェーハからダイシングラインに沿ってダイシングして複数の半導体チップに個片化する。半導体チップは、裏面に外部接続端子であるはんだボールなどが取付けられた配線基板に搭載される。半導体チップは、ボンディングワイヤを介して外部接続端子に電気的に接続される。そして、配線基板上の半導体チップは、ボンディングワイヤと共にエポキシ樹脂などの樹脂封止体により封止される。配線基板は、複数の配線基板形成領域を有する集合基板に各領域ごとに半導体チップを搭載し、ボンディングワイヤを接続した半導体チップを、集合基板全体を被覆するように一括して樹脂封止する。表面を樹脂封止された集合基板は、ダイシングラインに沿ってダイシングして各半導体パッケージを個片化する。   Conventionally, as a method of manufacturing a semiconductor package in which a semiconductor element (hereinafter referred to as a semiconductor chip) is resin-sealed, a semiconductor chip formed on a wafer such as silicon is diced from a wafer along a dicing line, and a plurality of semiconductor chips are manufactured. Divided into semiconductor chips. The semiconductor chip is mounted on a wiring board having solder balls or the like as external connection terminals attached to the back surface. The semiconductor chip is electrically connected to an external connection terminal via a bonding wire. And the semiconductor chip on a wiring board is sealed with resin bonding bodies, such as an epoxy resin, with a bonding wire. In the wiring board, a semiconductor chip is mounted for each area on an aggregate board having a plurality of wiring board formation areas, and the semiconductor chips connected with bonding wires are collectively sealed with resin so as to cover the entire aggregate board. The collective substrate whose surface is sealed with resin is diced along dicing lines to separate each semiconductor package.

このように、樹脂封止体は、集合基板に一括して形成し、その後配線基板毎に個片化するという方法を用いて工程の簡略化、効率化を図っている。しかし、この方法では、樹脂封止後にダイシングを行っているので、半導体パッケージのダイシング部分の側面は、樹脂封止体から露出している。したがって、この部分に配線基板に形成された配線パターンが存在すると、この配線も露出することになる。このような従来構造では、個辺化時に露出した配線間でショートしたり、耐湿性試験で側面がむき出しなことが原因となってマイグレーションなどに起因するショートやリーク不良が発生するという問題が存在していた。
一括樹脂封止プロセスを用いる従来技術は、特許文献１に記載されている。ここではリードフレームと半導体チップとがブロックゾーン毎の範囲で一括樹脂封止され、樹脂シートとなる。樹脂シートをハーフカットしリードフレームをチップパターン毎に分離する。半導体チップの電気的特性検査後、ダイシングによりチップパターン毎の個片に分割する。個片化された半導体パッケージは、下面に端子が露出すると共に側面に段差を有する（図８参照）。
特開２００３−３１５９５号公報（図８参照） As described above, the resin sealing body is formed on the collective substrate in a lump and then separated into pieces for each wiring substrate to simplify the process and improve the efficiency. However, in this method, since dicing is performed after resin sealing, the side surface of the dicing portion of the semiconductor package is exposed from the resin sealing body. Therefore, if there is a wiring pattern formed on the wiring board in this portion, this wiring is also exposed. In such a conventional structure, there is a problem that a short circuit or leakage failure due to migration or the like occurs due to a short circuit between wirings exposed at the time of individualization, or due to the exposed side surface in a moisture resistance test. Was.
The prior art using the batch resin sealing process is described in Patent Document 1. Here, the lead frame and the semiconductor chip are collectively resin-sealed in a range for each block zone to form a resin sheet. The resin sheet is half-cut to separate the lead frame for each chip pattern. After the electrical characteristics inspection of the semiconductor chip, it is divided into individual pieces for each chip pattern by dicing. The separated semiconductor package has a terminal exposed on the lower surface and a step on the side surface (see FIG. 8).
Japanese Unexamined Patent Publication No. 2003-31595 (see FIG. 8)

本発明は、側面にむき出しの銅配線を有する配線基板上に搭載された半導体素子を樹脂封止した複数の半導体パッケージを一括して形成する樹脂封止プロセスを用いた半導体パッケージの製造方法及びこの製造方法により製造された半導体パッケージを提供するものである。   The present invention relates to a method for manufacturing a semiconductor package using a resin sealing process that collectively forms a plurality of semiconductor packages in which semiconductor elements mounted on a wiring board having exposed copper wiring on a side surface are sealed with resin. A semiconductor package manufactured by the manufacturing method is provided.

本発明の半導体パッケージの一態様は、絶縁基板の主面及び裏面に配線パターンを形成し、これら配線パターンを被覆するようにソルダーレジストを形成してなる複数の配線基板形成領域を有する集合基板を形成する工程と、前記集合基板の前記配線基板形成領域の境界に沿って前記主面に形成された配線パターンの底部より深くハーフカットする工程と、半導体チップを前記配線基板形成領域毎にマウントする工程と、半導体チップの接続電極と前記配線基板主面の配線パターンとをボンディングワイヤによりボンディングする工程と、前記集合基板主面上の前記半導体チップを一括して樹脂封止する工程と、前記集合基板裏面に外部接続端子となるはんだボールを取付ける工程と、前記配線基板形成領域の境界に沿ってダイシングして半導体パッケージを個片化する工程とを備えたことを特徴としている。   One aspect of the semiconductor package of the present invention is a collective substrate having a plurality of wiring substrate forming regions formed by forming wiring patterns on the main surface and the back surface of an insulating substrate and forming a solder resist so as to cover these wiring patterns. A step of forming, a step of half-cutting deeper than the bottom of the wiring pattern formed on the main surface along the boundary of the wiring substrate forming region of the collective substrate, and mounting a semiconductor chip for each wiring substrate forming region A step of bonding a connection electrode of a semiconductor chip and a wiring pattern of the main surface of the wiring substrate with a bonding wire, a step of collectively sealing the semiconductor chips on the main surface of the collective substrate, and the assembly A process of attaching solder balls to be external connection terminals on the back surface of the board, and dicing along the boundary of the wiring board forming area It is characterized by comprising the step of singulating the body package.

本発明は、ハーフカット後に樹脂封止体をモールド形成することによって従来は個辺化したパッケージの側面にむき出しになっていた配線基板の配線が樹脂封止体の中に覆われる構造となって個辺化時に露出した配線間でショートしたり、耐湿性試験で側面がむき出しなことが原因となって起きるショートやリーク発生が著しく減少する。   The present invention has a structure in which the wiring of the wiring board, which has been exposed on the side surface of the individual package, is covered with the resin sealing body by molding the resin sealing body after the half cut. Short-circuiting between wirings exposed at the time of individualization or occurrence of short-circuiting or leakage due to exposed side surfaces in a moisture resistance test is remarkably reduced.

発明を実施するための最良の態様Best Mode for Carrying Out the Invention

以下、実施例を参照して発明の実施の形態を説明する。   Hereinafter, embodiments of the invention will be described with reference to examples.

まず、図１乃至図１２を参照して実施例１を説明する。
図１は、半導体パッケージの断面図、図２は、図１の半導体パッケージの平面図、図３は、図１の半導体パッケーッジの配線基板の配線構造を説明する部分断面図、図４は、図１の半導体パッケージに用いる配線基板形成領域を有する集合基板を形成する集合部材の平面図、図５は、図１の半導体パッケージに用いる配線基板を形成する集合基板の平面図、図６乃至図１１は、図１及び図２に示す半導体パッケージのボンディングフィンガー上のメッキ層を形成する製造工程断面図（図１１（ａ）は図３のボンディング部Ａ部分の拡大図、図１１（ｂ）は図３のボールマウント部Ｂの拡大図である）、図１２は、図１の半導体パッケージの製造工程フロー図である。 First, Embodiment 1 will be described with reference to FIGS.
1 is a cross-sectional view of a semiconductor package, FIG. 2 is a plan view of the semiconductor package of FIG. 1, FIG. 3 is a partial cross-sectional view illustrating a wiring structure of a wiring substrate of the semiconductor package of FIG. 1, and FIG. FIG. 5 is a plan view of an assembly member for forming an assembly board having a wiring board formation region used for one semiconductor package, FIG. 5 is a plan view of the assembly substrate for forming a wiring board used for the semiconductor package of FIG. FIG. 11 is a sectional view of a manufacturing process for forming a plating layer on the bonding finger of the semiconductor package shown in FIGS. 1 and 2 (FIG. 11A is an enlarged view of a bonding portion A portion of FIG. 3, and FIG. 3 is an enlarged view of the ball mount portion 3), and FIG. 12 is a manufacturing process flow chart of the semiconductor package of FIG.

配線基板２は、例えば、エポキシ樹脂含浸ガラス繊維板などからなる絶縁基板であるコア材３の両面に配線パターン４、５が形成されており、これらは、ソルダーレジスト（絶縁膜）６、７で被覆されている。配線基板２の主面にはシリコンなどの半導体チップ１が搭載されている。図示はしないが、半導体チップ１は、接着剤などにより配線基板２主面に固定されている。半導体チップ１の内部に形成された集積回路（図示しない）は、金などのボンディングワイヤ８及び配線基板２に形成された配線を介して配線基板２裏面に設置された外部接続端子である、例えば、はんだボール１０に電気的に接続されている。ボンディングワイヤ８の電気的な接続は、次のように行われる。配線基板２の主面に被覆されたソルダーレジスト６の一部を剥離してコア材３が露出する開口を設けて配線パターン４の一部を露出させて、この露出させた部分をボンディングフィンガーとする。ボンディングワイヤ８は、このボンディングフィンガーに一端を接続し、他端は、半導体チップ１主面に形成され、半導体チップ１内部の集積回路に電気的接続された接続電極（パッド）（図示しない）にボンディングされる。   The wiring substrate 2 is formed with wiring patterns 4 and 5 on both surfaces of a core material 3 which is an insulating substrate made of, for example, an epoxy resin-impregnated glass fiber board. These are solder resists (insulating films) 6 and 7. It is covered. A semiconductor chip 1 such as silicon is mounted on the main surface of the wiring board 2. Although not shown, the semiconductor chip 1 is fixed to the main surface of the wiring board 2 with an adhesive or the like. An integrated circuit (not shown) formed inside the semiconductor chip 1 is an external connection terminal installed on the back surface of the wiring board 2 through a bonding wire 8 such as gold and a wiring formed on the wiring board 2, for example. The solder ball 10 is electrically connected. The electrical connection of the bonding wire 8 is performed as follows. A part of the solder resist 6 coated on the main surface of the wiring board 2 is peeled off to provide an opening through which the core material 3 is exposed to expose a part of the wiring pattern 4, and the exposed part is used as a bonding finger. To do. The bonding wire 8 has one end connected to the bonding finger, and the other end formed on a main surface of the semiconductor chip 1 and connected to a connection electrode (pad) (not shown) electrically connected to an integrated circuit inside the semiconductor chip 1. Bonded.

半導体チップ１及びボンディングワイヤ８は、エポキシ樹脂などにより樹脂封止される。樹脂封止体９は、配線基板２上に形成される。配線基板２は、その周辺において、四辺に、配線パターン４が形成されている深さまで、切り欠き部３ａが形成されている。そして、その切り欠き部３ａに樹脂封止体９ａが充填されている。この配線基板２の切り欠き部３ａがある側面は、配線パターン４が露出しており、樹脂封止体９ａがその部分を被覆保護している。   The semiconductor chip 1 and the bonding wire 8 are sealed with an epoxy resin or the like. The resin sealing body 9 is formed on the wiring board 2. In the periphery of the wiring board 2, notches 3 a are formed on the four sides to the depth where the wiring pattern 4 is formed. And the resin sealing body 9a is filled in the notch 3a. The wiring pattern 4 is exposed on the side surface of the wiring board 2 where the cutout portion 3a is provided, and the resin sealing body 9a covers and protects the portion.

図３は、図１及び図２に示す半導体パッケージの配線基板２を構成する配線パターン４、５の半導体チップ１及びはんだボール１０との接続状態を説明している。この実施例で説明される配線基板２の配線は、主面上に形成された第１層の銅配線パターン４と裏面に形成された第２層の銅配線パターン５とから構成されている。銅配線パターン４、５は、コア材３の両面に形成され、これらを被覆するようにソルダーレジスト(Solder Resist) ６、７がコア材両面に被覆形成されている。配線基板２の主面には半導体チップ（シリコンチップ）１が搭載され、裏面にははんだボール１０が銅配線パターン５のソルダーレジスト７から露出したボンディングフィンガー５′の部分に接合される。配線基板２主面の配線パターン４は、部分的にソルダーレジスト６から露出されてボンディングフィンガー４′を設け、この部分にボンディングワイヤ８の一端をボンディングする。ボンディングワイヤ８の他端は、半導体チップ１の主面に形成された接続電極（図示しない）にボンディングされる。また、銅配線パターン４、５間は、コア材３に形成したスルーホール１１に形成された銅メッキ層などの接続配線１２により電気的に接続されている。   FIG. 3 illustrates a connection state of the wiring patterns 4 and 5 constituting the wiring substrate 2 of the semiconductor package shown in FIGS. 1 and 2 with the semiconductor chip 1 and the solder balls 10. The wiring of the wiring board 2 described in this embodiment is composed of a first layer copper wiring pattern 4 formed on the main surface and a second layer copper wiring pattern 5 formed on the back surface. The copper wiring patterns 4 and 5 are formed on both surfaces of the core material 3, and solder resists 6 and 7 are formed on both surfaces of the core material so as to cover them. A semiconductor chip (silicon chip) 1 is mounted on the main surface of the wiring substrate 2, and a solder ball 10 is bonded to the bonding finger 5 ′ exposed from the solder resist 7 of the copper wiring pattern 5 on the back surface. The wiring pattern 4 on the main surface of the wiring substrate 2 is partially exposed from the solder resist 6 and provided with bonding fingers 4 ', and one end of the bonding wire 8 is bonded to this portion. The other end of the bonding wire 8 is bonded to a connection electrode (not shown) formed on the main surface of the semiconductor chip 1. The copper wiring patterns 4 and 5 are electrically connected by a connection wiring 12 such as a copper plating layer formed in a through hole 11 formed in the core material 3.

図２に示すように、この実施例では、ハーフカットを施すことにより切り欠き部が形成される。この実施例では配線基板の四辺にハーフカットが施されているが、ハーフカットを施す主たる目的が集合基板から配線基板を切り出すときに配線基板側面に配線パターンが露出し、その露出部分に樹脂封止体を被覆してショートやリークを減少させることにあることを考慮すれば、配線基板側面に配線パターンが露出しないような辺にはハーフカットを施す必要はない。したがって、ハーフカットを施す辺は、４辺に限らず、１辺、２辺、３辺のいずれかに限定しても良い。
また、ハーフカットの深さも、配線基板表面から第１層より深ければどのような深さでも良い。ハーフカットは、配線基板の厚さ全部をカットするものではない。したがって、例えば、配線パターン５のような最下層の配線パターンがハーフカットにより形成された切り欠き部底面より下に配置されると、この最下層配線パターンは、場合によっては集合基板から切り出したとき配線基板側面から露出することがある。このような場合は、この部分が露出することで生ずるショートやリークを減少させることができないが、この配線基板にハーフカットを施したことによる影響を受ける配線パターンが上層に配置されているので、例え、全ての配線パターンがハーフカットの影響を受けなくともショートやリークの減少効果は十分維持される。 As shown in FIG. 2, in this embodiment, a notch is formed by performing a half cut. In this embodiment, half cuts are made on the four sides of the wiring board, but the main purpose of the half cut is to expose the wiring pattern on the side of the wiring board when the wiring board is cut out from the collective board, and to seal the resin on the exposed part. Considering that there is a reduction in shorts and leaks by covering the stationary body, it is not necessary to perform a half cut on the side where the wiring pattern is not exposed on the side surface of the wiring board. Therefore, the sides to be half-cut are not limited to four sides, but may be limited to one side, two sides, or three sides.
Further, the depth of the half cut may be any depth as long as it is deeper than the first layer from the surface of the wiring board. Half cut does not cut the entire thickness of the wiring board. Therefore, for example, when the lowermost layer wiring pattern such as the wiring pattern 5 is arranged below the bottom surface of the cutout portion formed by the half cut, the lowermost layer wiring pattern is sometimes cut out from the collective substrate. It may be exposed from the side of the wiring board. In such a case, it is not possible to reduce the short circuit and leakage that occur when this part is exposed, but the wiring pattern that is affected by the half-cutting of this wiring board is arranged in the upper layer. For example, even if all the wiring patterns are not affected by the half cut, the effect of reducing short circuit and leakage is sufficiently maintained.

次に、図４乃至図１２を参照してこの実施例の半導体パッケージを製造する工程を説明する。この実施例の半導体パッケージは、図１２のフローに従って形成される。図４は、配線基板２を形成する素材となる集合部材１００の主面を示す平面図である。集合部材１００は、複数の配線基板２が形成される複数の領域が形成されている。まず、コア材３の主面に第１層の銅配線パターン４をメッキ、箔、スパッタリングなどの通常の技術により形成する。その表面を被覆するようにソルダーレジスト６を被覆する。同様に、図示はしないが、コア材３の裏面にも第２層の銅配線パターン（図３の５）を形成し、ソルダーレジスト（図３の７）を被覆する（図６及び図１２（１）〜（３））。   Next, a process for manufacturing the semiconductor package of this embodiment will be described with reference to FIGS. The semiconductor package of this embodiment is formed according to the flow of FIG. FIG. 4 is a plan view showing the main surface of the assembly member 100 as a material for forming the wiring board 2. In the assembly member 100, a plurality of regions in which a plurality of wiring boards 2 are formed are formed. First, the first layer copper wiring pattern 4 is formed on the main surface of the core material 3 by a common technique such as plating, foil, or sputtering. The solder resist 6 is coated so as to cover the surface. Similarly, although not shown, a second-layer copper wiring pattern (5 in FIG. 3) is also formed on the back surface of the core material 3 to cover the solder resist (7 in FIG. 3) (FIGS. 6 and 12). 1) to (3)).

次に、ソルダーレジスト６、７の所定箇所を開口して配線パターン４、５にボンディングフィンガー４′、５′を露出させる（図３、図７及び図１２（４））。図７では、はんだボールを接続するためのボンディングフィンガー５′は図示しない。次に、ボンディングワイヤもしくははんだボールとの接続を安定的に行うためにボンディングフィンガー４′、５′にメッキを施す（図７及び図１２（５））。メッキ工程については以下に図１１を参照して詳細に説明する。配線パターン４、５は、ソルダーレジスト６、７に開口６′、７′を設けてボンディングフィンガー４′、５′を形成する。そしてその表面にメッキ層を施してボンディングワイヤ及びはんだボールとの接合を確実なものにする。即ち、ソルダーレジスト６、７から露出している配線パターン４、５のボンディングフィンガー４′、５′の部分の表面に、始めにニッケル（Ｎｉ）メッキ層、次に金（Ａｕ）メッキ層を電解メッキ法により積層形成する。ボンディングワイヤ、はんだボールは、これらメッキ層に接合される。次に、集合部材１００を切断して複数の集合基板１０１を作成する。集合基板１０１は、複数の配線基板２が形成される領域から構成されている（図５及び図１２（６））。   Next, predetermined portions of the solder resists 6 and 7 are opened to expose the bonding fingers 4 ′ and 5 ′ on the wiring patterns 4 and 5 (FIGS. 3, 7 and 12 (4)). In FIG. 7, the bonding fingers 5 'for connecting the solder balls are not shown. Next, plating is performed on the bonding fingers 4 'and 5' in order to stably connect the bonding wires or solder balls (FIGS. 7 and 12 (5)). The plating process will be described in detail below with reference to FIG. In the wiring patterns 4 and 5, openings 6 'and 7' are provided in the solder resists 6 and 7 to form bonding fingers 4 'and 5'. Then, a plating layer is applied to the surface to ensure the bonding between the bonding wire and the solder ball. That is, the nickel (Ni) plating layer and then the gold (Au) plating layer are electrolyzed on the surface of the bonding fingers 4 ′ and 5 ′ of the wiring patterns 4 and 5 exposed from the solder resists 6 and 7. Laminate by plating. Bonding wires and solder balls are bonded to these plating layers. Next, the collective member 100 is cut to create a plurality of collective substrates 101. The collective substrate 101 is composed of a region where a plurality of wiring substrates 2 are formed (FIGS. 5 and 12 (6)).

次に、図５に示す集合基板１０１の配線基板形成領域の各配線基板２の境界に沿ってハーフカットを施して厚さＤのブレード（図示しない）を用いてハーフカットを施し厚さＤのカット溝３′を形成する（図５、図７）。ハーフカット処理は、この実施例では、集合部材カット工程（工程（６））とチップマウント工程（工程（７））との間で行われる。この処理は、メッキ工程（工程（５））と集合部材カット工程（工程（６））との間、チップマウント工程（工程（７））とボンディング工程（工程（８））との間でも行うことができる。
次に、半導体チップ１を配線基板２に搭載するチップマウント工程を行う。半導体チップ１は、接着剤を用いて配線基板２上に固定する（図８及び図１２（７））。次いで、金のボンディングワイヤ８を用いてその先端部分を半導体チップ１主面の接続電極（パッド）及び配線パターン４のボンディングフィンガー４′に接合する（図８及び図１２（８））。 Next, half cutting is performed along the boundary of each wiring board 2 in the wiring board forming region of the wiring board 101 shown in FIG. 5 and half cutting is performed using a blade having a thickness D (not shown). A cut groove 3 'is formed (FIGS. 5 and 7). In this embodiment, the half-cut process is performed between the assembly member cutting step (step (6)) and the chip mounting step (step (7)). This process is also performed between the plating process (process (5)) and the assembly member cutting process (process (6)), and between the chip mounting process (process (7)) and the bonding process (process (8)). be able to.
Next, a chip mounting process for mounting the semiconductor chip 1 on the wiring board 2 is performed. The semiconductor chip 1 is fixed on the wiring board 2 using an adhesive (FIGS. 8 and 12 (7)). Next, the tip of the gold bonding wire 8 is bonded to the connection electrode (pad) on the main surface of the semiconductor chip 1 and the bonding finger 4 ′ of the wiring pattern 4 (FIGS. 8 and 12 (8)).

次に、配線基板２上の半導体チップ１、ボンディングワイヤ８等をエポキシ樹脂などの樹脂封止体９によりモールドされる（図８及び図１２（９））。この樹脂モールドされた配線基板２のカット溝３′部分の断面図（Ａ−Ａ′線及びＢ−Ｂ′線に沿う部分）は、図９に示される。カット溝３′と配線基板２の境界部分では基板側面に配線パターン４が露出している。しかし、カット溝３′中央部分では配線パターン４は存在しない。次ぎに、はんだボール１０が配線パターン５のボンディングフィンガー５′上に形成されたメッキ層上に接合される（図８、図１１（ｂ）及び図１２（１０））。
最後に、集合基板１０１（図５）をハーフカットにより形成されたカット溝３′に沿ってダイシングして集合基板１０１を複数の配線基板２に個片化する（図１０、図１２（１１））。集合基板１０１をダイシングするブレードの厚さｄは、ハーフカットするブレードの厚さＤより十分薄く（ｄ＜Ｄ）なっている。 Next, the semiconductor chip 1, the bonding wires 8 and the like on the wiring board 2 are molded with a resin sealing body 9 such as an epoxy resin (FIGS. 8 and 12 (9)). FIG. 9 shows a cross-sectional view (part along the line AA ′ and BB ′) of the cut groove 3 ′ portion of the resin-molded wiring board 2. At the boundary between the cut groove 3 ′ and the wiring substrate 2, the wiring pattern 4 is exposed on the side surface of the substrate. However, the wiring pattern 4 does not exist in the central portion of the cut groove 3 ′. Next, the solder ball 10 is bonded onto the plating layer formed on the bonding finger 5 'of the wiring pattern 5 (FIGS. 8, 11 (b) and 12 (10)).
Finally, the collective substrate 101 (FIG. 5) is diced along the cut grooves 3 ′ formed by half-cutting to separate the collective substrate 101 into a plurality of wiring substrates 2 (FIGS. 10 and 12 (11)). ). The thickness d of the blade for dicing the collective substrate 101 is sufficiently thinner (d <D) than the thickness D of the blade to be half-cut.

以上のように、この実施例により製造される半導体パッケージは、複数の配線基板を構成する集合基板にハーフカットを施し、その後に樹脂封止体を形成するので、配線基板側面に露出する配線パターンが樹脂封止体により保護される結果、配線のショートやリークが著しく減少して半導体パッケージの電気的機械的特性が高く維持される。   As described above, the semiconductor package manufactured according to this embodiment performs a half cut on an aggregate substrate that constitutes a plurality of wiring substrates, and then forms a resin sealing body, so that a wiring pattern exposed on the side surface of the wiring substrate is formed. As a result of being protected by the resin sealing body, the short circuit and leakage of wiring are remarkably reduced, and the electrical and mechanical characteristics of the semiconductor package are maintained high.

次に、図１３を参照して実施例２を説明する。
図１３は、半導体パッケーッジの配線基板の配線構造を説明する部分断面図である。この実施例の半導体パッケージは、外部接続端子を備えた配線基板と、配線基板に搭載された半導体チップと、半導体チップを配線基板上で被覆保護する樹脂封止体とを主要な構成としている（図１及び図３参照）。そして、この半導体パッケージは、絶縁基板の主面、裏面及び基板内部に多層の配線パターンを形成し、これら配線パターンを被覆するようにソルダーレジストを形成してなる複数の配線基板形成領域を有する集合基板を形成する工程と、前記集合基板の前記配線基板形成領域の境界に沿って前記主面に形成された配線パターンの底部より深くハーフカットする工程と、半導体チップを前記配線基板形成領域毎にマウントする工程と、半導体チップの接続電極と前記配線基板主面の配線パターンとをボンディングワイヤによりボンディングする工程と、前記集合基板主面上の前記半導体チップを一括して樹脂封止する工程と、前記集合基板裏面に外部接続端子となるはんだボールを取付ける工程と、前記配線基板形成領域の境界に沿ってダイシングして半導体パッケージを個片化する工程とを経て形成される。 Next, Example 2 will be described with reference to FIG.
FIG. 13 is a partial cross-sectional view illustrating the wiring structure of the wiring board of the semiconductor package. The semiconductor package of this embodiment mainly includes a wiring board having external connection terminals, a semiconductor chip mounted on the wiring board, and a resin sealing body that covers and protects the semiconductor chip on the wiring board ( 1 and 3). This semiconductor package is an assembly having a plurality of wiring board forming regions formed by forming a multilayer wiring pattern on the main surface, back surface and inside of the insulating substrate, and forming a solder resist so as to cover these wiring patterns. A step of forming a substrate, a step of half-cutting deeper than a bottom of a wiring pattern formed on the main surface along a boundary of the wiring substrate forming region of the collective substrate, and a semiconductor chip for each wiring substrate forming region A step of mounting, a step of bonding a connection electrode of a semiconductor chip and a wiring pattern on the main surface of the wiring board with a bonding wire, a step of collectively sealing the semiconductor chips on the main surface of the collective substrate, A step of attaching solder balls as external connection terminals to the back surface of the collective substrate, and a die along the boundary of the wiring substrate formation region It is formed and a process of dicing the semiconductor package packaging.

半導体パッケージの半導体チップに作り込まれた集積回路は、チップ表面の接続電極（図示しない）にボンディングされたボンディングワイヤから配線基板に形成された多層の配線パターンを通り配線基板裏面に取り付けた外部接続端子であるはんだボールを介して外部の回路と電気的に接続される。
この実施例では配線基板は、４層の配線パターンを構成している。この半導体パッケージは、図１及び図２に示す半導体パッケージと配線基板の構造以外は同じである。配線基板２２の配線は、主面上に形成された第１層の銅配線パターン２４と、第１層の下に形成された第２層の銅配線パターン２４２、第２層の下に形成された第３層の銅配線パターン２４３、第３層の下に形成され、裏面に形成された第４層の銅配線パターン２４４とから構成されている。銅配線パターン２４２、２４３は、コア材２３の両面に形成される。さらに、これら配線パターンを被覆するようにプリプレグ(Prepreg) （絶縁膜）２３１、２３２を形成し、このプリプレグ２３１、２３２上に第１層及び第４層の銅配線パターン２４、２４４を形成する。そして、この配線パターンを被覆するようにプリプレグ２３１、２３２上にスルダーレジスト２６、２７が被覆形成されている。 The integrated circuit built in the semiconductor chip of the semiconductor package is connected to the back side of the wiring board through the multilayer wiring pattern formed on the wiring board from the bonding wire bonded to the connection electrode (not shown) on the chip surface. It is electrically connected to an external circuit via a solder ball as a terminal.
In this embodiment, the wiring board constitutes a four-layer wiring pattern. This semiconductor package is the same as the semiconductor package shown in FIGS. 1 and 2 except for the structure of the wiring board. The wiring of the wiring board 22 is formed below the first layer copper wiring pattern 24 formed on the main surface, the second layer copper wiring pattern 242 formed below the first layer, and the second layer. The third-layer copper wiring pattern 243 and the fourth-layer copper wiring pattern 244 formed under the third layer and formed on the back surface. The copper wiring patterns 242 and 243 are formed on both surfaces of the core material 23. Further, prepregs (insulating films) 231 and 232 are formed so as to cover these wiring patterns, and first-layer and fourth-layer copper wiring patterns 24 and 244 are formed on the prepregs 231 and 232. Then, the solder resists 26 and 27 are formed on the prepregs 231 and 232 so as to cover the wiring pattern.

配線基板２２の主面には半導体チップ（シリコンチップ）２１が搭載され、裏面にははんだボール２０が第４層の銅配線パターン２４４のプリプレグ２７から露出したボンディングフィンガー部分に接合される。配線基板２２主面の第１層の配線パターン２４には、部分的にソルダーレジスト２６から露出されてボンディングフィンガーが設けられ、この部分にボンディングワイヤ２８の一端がボンディングされる。ボンディングワイヤ２８の他端は、半導体チップ２１の接続電極にボンディングされる。また、第１層の銅配線パターン２４と第２層の銅配線パターン２４２、第３層の銅配線パターン２４３と第４層の銅配線パターン２４４間は、プリプレグ２３１、２３２に形成したビア２５２、２５３を介して電気的に接続され、第２層の銅配線パターン２４２と第３層の銅配線パターン２４３との間は、コア材２３に形成したスルーホール２５に形成された銅メッキ層などの接続配線２５１により電気的に接続されている。   A semiconductor chip (silicon chip) 21 is mounted on the main surface of the wiring board 22, and a solder ball 20 is bonded to the bonding finger portion exposed from the prepreg 27 of the fourth-layer copper wiring pattern 244 on the back surface. The first layer wiring pattern 24 on the main surface of the wiring substrate 22 is partially exposed from the solder resist 26 and provided with bonding fingers, and one end of the bonding wire 28 is bonded to this portion. The other end of the bonding wire 28 is bonded to the connection electrode of the semiconductor chip 21. Also, vias 252 formed in the prepregs 231 and 232 between the first layer copper wiring pattern 24 and the second layer copper wiring pattern 242, and between the third layer copper wiring pattern 243 and the fourth layer copper wiring pattern 244, The second layer copper wiring pattern 242 and the third layer copper wiring pattern 243 are electrically connected via the H.253, such as a copper plating layer formed in the through hole 25 formed in the core material 23. The connection wiring 251 is electrically connected.

この実施例では、配線基板を形成するための材料である集合部材（図４参照）にハーフカットを施すことにより切り欠き部２９ａが形成される。ハーフカットを施す主たる目的が集合基板から配線基板を切り出すときに配線基板側面に配線パターンが露出し、その露出部分に樹脂封止体を被覆してショートやリークを減少させることにある。この実施例の配線基板２２では、また、ハーフカットを配線基板表面から第２層目の配線パターン２４２より深く形成する。
以上のように、この実施例により製造される半導体パッケージは、複数の配線基板を構成する集合基板にハーフカットを施し、その後に樹脂封止体を形成するので、配線基板側面に露出する配線パターンが樹脂封止体により保護される結果、配線のショートやリークが著しく減少して半導体パッケージの電気的機械的特性が高く維持される。 In this embodiment, the cutout portion 29a is formed by half-cutting a collective member (see FIG. 4) which is a material for forming the wiring board. The main purpose of performing the half cut is to expose the wiring pattern on the side surface of the wiring board when the wiring board is cut out from the collective substrate, and to cover the exposed portion with a resin sealing body to reduce short circuit and leakage. In the wiring board 22 of this embodiment, the half cut is formed deeper than the wiring pattern 242 of the second layer from the surface of the wiring board.
As described above, the semiconductor package manufactured according to this embodiment performs a half cut on an aggregate substrate that constitutes a plurality of wiring substrates, and then forms a resin sealing body, so that a wiring pattern exposed on the side surface of the wiring substrate is formed. As a result of being protected by the resin sealing body, the short circuit and leakage of wiring are remarkably reduced, and the electrical and mechanical characteristics of the semiconductor package are maintained high.

次に、図１４を参照して実施例３を説明する。
図１４は、半導体パッケーッジの配線基板の配線構造を説明する部分断面図である。この実施例の半導体パッケージは、実施例２と同じ構造である。そして、半導体パッケージの半導体チップに作り込まれた集積回路は、チップ表面の接続電極（図示しない）にボンディングされたボンディングワイヤから配線基板に形成された多層の配線パターンを通り配線基板裏面に取り付けた外部接続端子であるはんだボールを介して外部の回路と電気的に接続される。
この実施例では配線基板は、４層の配線パターンを構成している。この半導体パッケージは、図１及び図２に示す半導体パッケージと配線基板の構造以外は同じである。配線基板３２の配線は、主面上に形成された第１層の銅配線パターン３４と、第１層の下に形成された第２層の銅配線パターン３４２、第２層の下に形成された第３層の銅配線パターン３４３、第３層の下に形成され、裏面に形成された第４層の銅配線パターン３４４とから構成されている。銅配線パターン３４、３４２は、コア材３３の両面に形成される。銅配線パターン３４３、３４４は、コア材３３１の両面に形成される。さらに、これら配線パターン３４、３４４を被覆するようにソルダーレジスト３６、３７が形成される。 Next, Example 3 will be described with reference to FIG.
FIG. 14 is a partial cross-sectional view illustrating the wiring structure of the wiring board of the semiconductor package. The semiconductor package of this embodiment has the same structure as that of the second embodiment. The integrated circuit built in the semiconductor chip of the semiconductor package is attached to the back surface of the wiring board through a multilayer wiring pattern formed on the wiring board from a bonding wire bonded to a connection electrode (not shown) on the chip surface. It is electrically connected to an external circuit via a solder ball which is an external connection terminal.
In this embodiment, the wiring board constitutes a four-layer wiring pattern. This semiconductor package is the same as the semiconductor package shown in FIGS. 1 and 2 except for the structure of the wiring board. The wiring of the wiring board 32 is formed below the first layer copper wiring pattern 34 formed on the main surface, the second layer copper wiring pattern 342 formed below the first layer, and the second layer. The third-layer copper wiring pattern 343 and the fourth-layer copper wiring pattern 344 formed under the third layer and formed on the back surface. The copper wiring patterns 34 and 342 are formed on both surfaces of the core material 33. Copper wiring patterns 343 and 344 are formed on both surfaces of the core material 331. Further, solder resists 36 and 37 are formed so as to cover these wiring patterns 34 and 344.

配線基板３２の主面には半導体チップ３１が搭載され、裏面にははんだボール３０が第４層の銅配線パターン３４４のソルダーレジスト３７から露出したボンディングフィンガー部分に接合される。配線基板３２主面の第１層の配線パターン３４には、部分的にソルダーレジスト３６から露出されてボンディングフィンガーが設けられ、この部分にボンディングワイヤ３８の一端がボンディングされる。ボンディングワイヤ３８の他端は、半導体チップ３１の接続電極にボンディングされる。また、第１層の銅配線パターン３４と第２層の銅配線パターン３４２、第３層の銅配線パターン３４３と第４層の銅配線パターン３４４間は、コア材３３、３３１に設けたスルーホール３５２、３５に形成した接続配線３５３、３５１を介して電気的に接続され、第１層の銅配線パターン３４と第４層の銅配線パターン３４４との間は、コア材３３、３３１に形成した貫通スルーホール３５４に形成された銅メッキ層などの接続配線３５５により電気的に接続されている。コア材３３、３３１は、接着剤３３２により一体に接合される。   The semiconductor chip 31 is mounted on the main surface of the wiring board 32, and the solder balls 30 are bonded to the bonding finger portions exposed from the solder resist 37 of the fourth-layer copper wiring pattern 344 on the back surface. The first-layer wiring pattern 34 on the main surface of the wiring board 32 is partially exposed from the solder resist 36 and provided with bonding fingers, and one end of a bonding wire 38 is bonded to this part. The other end of the bonding wire 38 is bonded to the connection electrode of the semiconductor chip 31. Further, between the first layer copper wiring pattern 34 and the second layer copper wiring pattern 342, and between the third layer copper wiring pattern 343 and the fourth layer copper wiring pattern 344, through holes provided in the core materials 33 and 331 are provided. Electrical connection is established via connection wirings 353 and 351 formed on 352 and 35, and the core material 33 and 331 are formed between the copper wiring pattern 34 of the first layer and the copper wiring pattern 344 of the fourth layer. They are electrically connected by connection wiring 355 such as a copper plating layer formed in the through-through hole 354. The core materials 33 and 331 are joined together by an adhesive 332.

この実施例では、配線基板を形成するための材料である集合部材（図４参照）にハーフカットを施すことにより切り欠き部３９ａが形成される。ハーフカットを施す主たる目的が集合基板から配線基板を切り出すときに配線基板側面に配線パターンが露出し、その露出部分に樹脂封止体を被覆してショートやリークを減少させることにある。この実施例の配線基板３２では、また、ハーフカットを配線基板表面から第３層目の配線パターン３４３より深く形成する。
以上のように、この実施例により製造される半導体パッケージは、複数の配線基板を構成する集合基板にハーフカットを施し、その後に樹脂封止体を形成するので、配線基板側面に露出する配線パターンが樹脂封止体により保護される結果、配線のショートやリークが著しく減少して半導体パッケージの電気的機械的特性が高く維持される。 In this embodiment, the notch 39a is formed by half-cutting an assembly member (see FIG. 4) that is a material for forming the wiring board. The main purpose of performing the half cut is to expose the wiring pattern on the side surface of the wiring board when the wiring board is cut out from the collective substrate, and to cover the exposed portion with a resin sealing body to reduce short circuit and leakage. In the wiring board 32 of this embodiment, the half cut is formed deeper than the third-layer wiring pattern 343 from the surface of the wiring board.
As described above, the semiconductor package manufactured according to this embodiment performs a half cut on an aggregate substrate that constitutes a plurality of wiring substrates, and then forms a resin sealing body, so that a wiring pattern exposed on the side surface of the wiring substrate is formed. As a result of being protected by the resin sealing body, the short circuit and leakage of wiring are remarkably reduced, and the electrical and mechanical characteristics of the semiconductor package are maintained high.

次に、図１５を参照して実施例４を説明する。
図１５は、半導体パッケーッジの配線基板の配線構造を説明する部分断面図である。この実施例の半導体パッケージは、実施例２と同じ構造である。そして、半導体パッケージの半導体チップに作り込まれた集積回路は、チップ表面の接続電極（図示しない）にボンディングされたボンディングワイヤから配線基板に形成された多層の配線パターンを通り配線基板裏面に取り付けた外部接続端子であるはんだボールを介して外部の回路と電気的に接続される。
この実施例では配線基板は、６層の配線パターンを構成している。この半導体パッケージは、図１及び図２に示す半導体パッケージと配線基板の構造以外は同じである。配線基板４２の配線は、主面上に形成された第１層の銅配線パターン４４と、第１層の下に形成された第２層の銅配線パターン４４２、第２層の下に形成された第３層の銅配線パターン４４３、第３層の下に形成された第４層の銅配線パターン４４４と、第４層の下に形成された第５層の銅配線パターン４４５、第５層の下に形成され、裏面に形成された第６層の銅配線パターン４４６とから構成されている。 Next, Example 4 will be described with reference to FIG.
FIG. 15 is a partial cross-sectional view illustrating the wiring structure of the wiring board of the semiconductor package. The semiconductor package of this embodiment has the same structure as that of the second embodiment. The integrated circuit built in the semiconductor chip of the semiconductor package is attached to the back surface of the wiring board through a multilayer wiring pattern formed on the wiring board from a bonding wire bonded to a connection electrode (not shown) on the chip surface. It is electrically connected to an external circuit via a solder ball which is an external connection terminal.
In this embodiment, the wiring board constitutes a six-layer wiring pattern. This semiconductor package is the same as the semiconductor package shown in FIGS. 1 and 2 except for the structure of the wiring board. The wiring of the wiring board 42 is formed below the first layer copper wiring pattern 44 formed on the main surface, the second layer copper wiring pattern 442 formed below the first layer, and the second layer. The third layer copper wiring pattern 443, the fourth layer copper wiring pattern 444 formed below the third layer, the fifth layer copper wiring pattern 445 formed below the fourth layer, the fifth layer And a sixth-layer copper wiring pattern 446 formed on the back surface.

銅配線パターン４４３、４４４は、コア材４３の両面に形成される。さらに、これら配線パターンを被覆するように第１及び第２のプリプレグ４３１、４３２を被覆形成し、このプリプレグ４３１、４３２上に第２層及び第５層の銅配線パターン４４２、４４５を形成する。そして、更にこれら配線パターンを被覆するように第１及び第２のプリプレグ４３１、４３２上に第３及び第４のプリプレグ４３３、４３４を被覆形成する。その後このプリプレグ４３３、４３４上に第１層及び第６層の銅配線パターン４４、４４６を形成する。最後にこれらプリプレグ４３３、４３４上には第１層及び第６層の銅配線パターン４４、４４６を被覆するように、スルダーレジスト４６、４７が被覆形成されている。配線基板４２の主面には半導体チップ（シリコンチップ）４１が搭載され、裏面にははんだボール４０が第６層の銅配線パターン４４６のプリプレグ４７から露出したボンディングフィンガー部分に接合される。   The copper wiring patterns 443 and 444 are formed on both surfaces of the core material 43. Further, first and second prepregs 431 and 432 are formed so as to cover these wiring patterns, and second and fifth layer copper wiring patterns 442 and 445 are formed on the prepregs 431 and 432. Further, third and fourth prepregs 433 and 434 are formed on the first and second prepregs 431 and 432 so as to cover these wiring patterns. Thereafter, first and sixth layer copper wiring patterns 44 and 446 are formed on the prepregs 433 and 434, respectively. Finally, solder resists 46 and 47 are formed on the prepregs 433 and 434 so as to cover the copper wiring patterns 44 and 446 of the first layer and the sixth layer. A semiconductor chip (silicon chip) 41 is mounted on the main surface of the wiring substrate 42, and a solder ball 40 is bonded to the bonding finger portion exposed from the prepreg 47 of the sixth-layer copper wiring pattern 446 on the back surface.

配線基板４２主面の第１層の配線パターン４４には、部分的にソルダーレジスト４６から露出されてボンディングフィンガーが設けられ、この部分にボンディングワイヤ４８の一端がボンディングされる。ボンディングワイヤ４８の他端は、半導体チップ４１の接続電極にボンディングされる。また、第１層の銅配線パターン４４と第２層の銅配線パターン４４２、第５層の銅配線パターン４４５と第６層の銅配線パターン４４６間は、第３及び第４のプリプレグ４３３、４３４に形成したビア４５２、４５５を介して電気的に接続され、第２層の銅配線パターン４４２と第３層の銅配線パターン４４３、第４層の銅配線パターン４４４と第５層の銅配線パターン４４５間は、第１及び第２のプリプレグ４３１、４３２に形成したビア４５３、４５４を介して電気的に接続され、第３層の銅配線パターン４４３と第４層の銅配線パターン４４４との間は、コア材４３に形成したスルーホール４５に形成された銅メッキ層などの接続配線４５１により電気的に接続されている。   The first-layer wiring pattern 44 on the main surface of the wiring board 42 is partially exposed from the solder resist 46 and provided with bonding fingers, and one end of the bonding wire 48 is bonded to this part. The other end of the bonding wire 48 is bonded to the connection electrode of the semiconductor chip 41. Further, the third and fourth prepregs 433 and 434 are provided between the first layer copper wiring pattern 44 and the second layer copper wiring pattern 442, and between the fifth layer copper wiring pattern 445 and the sixth layer copper wiring pattern 446. The second-layer copper wiring pattern 442 and the third-layer copper wiring pattern 443, the fourth-layer copper wiring pattern 444 and the fifth-layer copper wiring pattern 445 are electrically connected via vias 453 and 454 formed in the first and second prepregs 431 and 432, and between the third-layer copper wiring pattern 443 and the fourth-layer copper wiring pattern 444. Are electrically connected by a connection wiring 451 such as a copper plating layer formed in a through hole 45 formed in the core material 43.

この実施例では、配線基板を形成するための材料である集合部材（図４参照）にハーフカットを施すことにより切り欠き部４９ａが形成される。ハーフカットを施す主たる目的が集合基板から配線基板を切り出すときに配線基板側面に配線パターンが露出し、その露出部分に樹脂封止体を被覆してショートやリークを減少させることにある。この実施例の配線基板４２では、ハーフカットを配線基板表面から第３層目の配線パターン４４３より深く形成する。
以上のように、この実施例により製造される半導体パッケージは、複数の配線基板を構成する集合基板にハーフカットを施し、その後に樹脂封止体を形成するので、配線基板側面に露出する配線パターンが樹脂封止体により保護される結果、配線のショートやリークが著しく減少して半導体パッケージの電気的機械的特性が高く維持される。 In this embodiment, the notch 49a is formed by half-cutting an assembly member (see FIG. 4) that is a material for forming the wiring board. The main purpose of performing the half cut is to expose the wiring pattern on the side surface of the wiring board when the wiring board is cut out from the collective substrate, and to cover the exposed portion with a resin sealing body to reduce short circuit and leakage. In the wiring board 42 of this embodiment, the half cut is formed deeper than the wiring pattern 443 of the third layer from the surface of the wiring board.
As described above, the semiconductor package manufactured according to this embodiment performs a half cut on an aggregate substrate that constitutes a plurality of wiring substrates, and then forms a resin sealing body, so that a wiring pattern exposed on the side surface of the wiring substrate is formed. As a result of being protected by the resin sealing body, the short circuit and leakage of wiring are remarkably reduced, and the electrical and mechanical characteristics of the semiconductor package are maintained high.

次に、図１６を参照して実施例５を説明する。
図１６は、半導体パッケーッジの配線基板の配線構造を説明する部分断面図である。この実施例の半導体パッケージは、実施例２と同じ構造である。そして、半導体パッケージの半導体チップに作り込まれた集積回路は、チップ表面の接続電極（図示しない）にボンディングされたボンディングワイヤから配線基板に形成された多層の配線パターンを通り配線基板裏面に取り付けた外部接続端子であるはんだボールを介して外部の回路と電気的に接続される。
この実施例では配線基板は、６層の配線パターンを構成している。この半導体パッケージは、図１及び図２に示す半導体パッケージと配線基板の構造以外は同じである。配線基板５２の配線は、主面上に形成された第１層の銅配線パターン５４と、第１層の下に形成された第２層の銅配線パターン５４２、第２層の下に形成された第３層の銅配線パターン５４３、第３層の下に形成された第４層の銅配線パターン５４４と、第４層の下に形成された第５層の銅配線パターン５４５、第６層の下に形成され、裏面に形成された第６層の銅配線パターン５４６とから構成されている。 Next, Example 5 will be described with reference to FIG.
FIG. 16 is a partial cross-sectional view illustrating the wiring structure of the wiring board of the semiconductor package. The semiconductor package of this embodiment has the same structure as that of the second embodiment. The integrated circuit built in the semiconductor chip of the semiconductor package is attached to the back surface of the wiring board through a multilayer wiring pattern formed on the wiring board from a bonding wire bonded to a connection electrode (not shown) on the chip surface. It is electrically connected to an external circuit via a solder ball which is an external connection terminal.
In this embodiment, the wiring board constitutes a six-layer wiring pattern. This semiconductor package is the same as the semiconductor package shown in FIGS. 1 and 2 except for the structure of the wiring board. The wiring of the wiring board 52 is formed below the first layer copper wiring pattern 54 formed on the main surface, the second layer copper wiring pattern 542 formed below the first layer, and the second layer. The third layer copper wiring pattern 543, the fourth layer copper wiring pattern 544 formed below the third layer, the fifth layer copper wiring pattern 545 formed below the fourth layer, the sixth layer And a copper wiring pattern 546 of the sixth layer formed on the back surface.

銅配線パターン５４２、５４３は、第１のコア材５３の両面に形成される。第１のコア材５３の上に銅配線パターン５４３を被覆するようにプリプレグ５３３を被覆形成する。プリプレグ５３３上に第１層の銅配線パターン５４が形成される。銅配線パターン５４４、５４５は、第２のコア材５３１の両面に形成される。第２のコア材５３１の上に銅配線パターン５４５を被覆するようにプリプレグ５３４を被覆形成する。プリプレグ５３４上に第６層の銅配線パターン５４６が形成される。
また、配線パターン５４、５４６を被覆するようにソルダーレジスト５６、５７が形成される。配線基板５２の主面には半導体チップ５１が搭載され、裏面にははんだボール５０が第６層の銅配線パターン５４６のプリプレグ５７から露出したボンディングフィンガー部分に接合される。配線基板５２主面の第１層の配線パターン５４には、部分的にソルダーレジスト５６から露出されてボンディングフィンガーが設けられ、この部分にボンディングワイヤ５８の一端がボンディングされる。ボンディングワイヤ５８の他端は、半導体チップ５１の接続電極にボンディングされる。 Copper wiring patterns 542 and 543 are formed on both surfaces of the first core material 53. A prepreg 533 is formed on the first core material 53 so as to cover the copper wiring pattern 543. A first-layer copper wiring pattern 54 is formed on the prepreg 533. The copper wiring patterns 544 and 545 are formed on both surfaces of the second core material 531. A prepreg 534 is formed on the second core material 531 so as to cover the copper wiring pattern 545. A sixth-layer copper wiring pattern 546 is formed on the prepreg 534.
Solder resists 56 and 57 are formed so as to cover the wiring patterns 54 and 546. The semiconductor chip 51 is mounted on the main surface of the wiring substrate 52, and the solder balls 50 are bonded to the bonding finger portions exposed from the prepreg 57 of the sixth-layer copper wiring pattern 546 on the back surface. The first-layer wiring pattern 54 on the main surface of the wiring substrate 52 is partially exposed from the solder resist 56 and provided with bonding fingers, and one end of the bonding wire 58 is bonded to this portion. The other end of the bonding wire 58 is bonded to the connection electrode of the semiconductor chip 51.

また、第２層の銅配線パターン５４２と第３層の銅配線パターン５４３、第４層の銅配線パターン５４４と第５層の銅配線パターン５４５間は、コア材５３、５３１に形成したスルーホール５５２、５５４に形成した接続配線５５３、５５５を介して電気的に接続され、第２層の銅配線パターン５４２と第５層の銅配線パターン５４５との間は、コア材５３、５３１に形成した貫通スルーホール５５４に形成された銅メッキ層などの接続配線５５５により電気的に接続されている。コア材５３、５３１は接着剤５３２により一体に接合される。第１層の銅配線パターン５４と第２層の銅配線パターン５４２は、プリプレグ５３３、５３４に設けたビア５５６、５５７により電気的に接続されている。
この実施例では、配線基板を形成するための材料である集合部材（図４参照）にハーフカットを施すことにより切り欠き部５９ａが形成される。ハーフカットを施す主たる目的が集合基板から配線基板を切り出すときに配線基板側面に配線パターンが露出し、その露出部分に樹脂封止体を被覆してショートやリークを減少させることにある。この実施例の配線基板５２では、ハーフカットを配線基板表面から第４層目の配線パターン５４４より深く形成する。 Also, through holes formed in the core materials 53 and 531 are formed between the second-layer copper wiring pattern 542 and the third-layer copper wiring pattern 543, and between the fourth-layer copper wiring pattern 544 and the fifth-layer copper wiring pattern 545. Electrical connection is established via connection wirings 553 and 555 formed in 552 and 554, and the core material 53 and 531 are formed between the copper wiring pattern 542 of the second layer and the copper wiring pattern 545 of the fifth layer. They are electrically connected by a connection wiring 555 such as a copper plating layer formed in the through through hole 554. The core materials 53 and 531 are joined together by an adhesive 532. The first-layer copper wiring pattern 54 and the second-layer copper wiring pattern 542 are electrically connected by vias 556 and 557 provided in the prepregs 533 and 534.
In this embodiment, the notch 59a is formed by half-cutting an assembly member (see FIG. 4) that is a material for forming the wiring board. The main purpose of performing the half cut is to expose the wiring pattern on the side surface of the wiring board when the wiring board is cut out from the collective substrate, and to cover the exposed portion with a resin sealing body to reduce short circuit and leakage. In the wiring board 52 of this embodiment, the half cut is formed deeper than the wiring pattern 544 of the fourth layer from the surface of the wiring board.

以上のように、この実施例により製造される半導体パッケージは、複数の配線基板を構成する集合基板にハーフカットを施し、その後に樹脂封止体を形成するので、配線基板側面に露出する配線パターンが樹脂封止体により保護される結果、配線のショートやリークが著しく減少して半導体パッケージの電気的機械的特性が高く維持される。   As described above, the semiconductor package manufactured according to this embodiment performs a half cut on an aggregate substrate that constitutes a plurality of wiring substrates, and then forms a resin sealing body, so that a wiring pattern exposed on the side surface of the wiring substrate is formed. As a result of being protected by the resin sealing body, the short circuit and leakage of wiring are remarkably reduced, and the electrical and mechanical characteristics of the semiconductor package are maintained high.

本発明の一実施例である実施例１の半導体パッケージの断面図。Sectional drawing of the semiconductor package of Example 1 which is one Example of this invention. 図１の半導体パッケージの樹脂封止体を除いた平面図。The top view except the resin sealing body of the semiconductor package of FIG. 図１の半導体パッケーッジの配線基板の配線構造を説明する部分断面図。The fragmentary sectional view explaining the wiring structure of the wiring board of the semiconductor package of FIG. 図１の半導体パッケージに用いる配線基板形成領域を有する集合基板を形成する集合部材の平面図。FIG. 2 is a plan view of an aggregate member that forms an aggregate substrate having a wiring substrate formation region used in the semiconductor package of FIG. 図１の半導体パッケージに用いる配線基板を形成する集合基板の平面図。FIG. 2 is a plan view of a collective substrate on which a wiring substrate used in the semiconductor package of FIG. 1 is formed. 図１の半導体パッケージの製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view of the semiconductor package of FIG. 1. 図１の半導体パッケージの製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view of the semiconductor package of FIG. 1. 図１の半導体パッケージの製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view of the semiconductor package of FIG. 1. 図８のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図。Sectional drawing of the part which follows the AA 'line and BB' line of FIG. 図１の半導体パッケージの製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view of the semiconductor package of FIG. 1. 図１及び図２に示す半導体パッケージのボンディングフィンガー上のメッキ層を形成する製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view for forming a plating layer on a bonding finger of the semiconductor package shown in FIGS. 1 and 2. 図１の半導体パッケージの製造工程フロー図。FIG. 2 is a manufacturing process flow diagram of the semiconductor package of FIG. 1. 本発明の一実施例である実施例２の半導体パッケーッジの配線基板の配線構造を説明する部分断面図。The fragmentary sectional view explaining the wiring structure of the wiring board of the semiconductor package of Example 2 which is one Example of this invention. 本発明の一実施例である実施例３の半導体パッケーッジの配線基板の配線構造を説明する部分断面図。The fragmentary sectional view explaining the wiring structure of the wiring board of the semiconductor package of Example 3 which is one Example of this invention. 本発明の一実施例である実施例４の半導体パッケーッジの配線基板の配線構造を説明する部分断面図。The fragmentary sectional view explaining the wiring structure of the wiring board of the semiconductor package of Example 4 which is one Example of this invention. 本発明の一実施例である実施例５の半導体パッケーッジの配線基板の配線構造を説明する部分断面図。The fragmentary sectional view explaining the wiring structure of the wiring board of the semiconductor package of Example 5 which is one Example of this invention.

符号の説明Explanation of symbols

１、２１、３１、４１、５１・・・半導体チップ
２、２２、３２、４２、５２・・・配線基板
３、２３、３３、４３、５３、３３１、５３１・・・コア材
３ａ、２３ａ、３３ａ、４３ａ、５３ａ・・・切り欠き部
４、５、２４、２５、３４、３５、４４、４５、５４、５５、２４２、２４３、２４４、３４、３４２、３４３、３４４、４４２、４４３、４４４、４４５、４４６、５４２、５４３、５４４、５４５、５４６・・・配線パターン
４′、５′・・・ボンディングフィンガー
６、７、２６、２７、３６、３７、４６、４７、５６、５７・・・ソルダーレジスト
６′、７′・・・開口
８、２８、３８、４８、５８・・・ボンディングワイヤ
９、２９、３９、４９、５９・・・樹脂封止体（モールド樹脂）
９ａ、２９ａ、３９ａ、４９ａ、５９ａ・・・切り欠き部の樹脂封止体
１０、２０、３０、４０、５０・・・はんだボール
１１、２５、３５、４５、３５２、５５２、５５４・・・スルーホール
１２、２５１、３５１、３５３、３５５、４５１、５５３、５５５・・・接続配線
１００・・・集合部材
１０１・・・集合基板
２５２、２５３、４５２、４５３、４５４、４５５、５５６、５５７・・・ビア

1, 21, 31, 41, 51 ... Semiconductor chip 2, 22, 32, 42, 52 ... Wiring substrate 3, 23, 33, 43, 53, 331, 531 ... Core material 3a, 23a, 33a, 43a, 53a ... Notches 4, 5, 24, 25, 34, 35, 44, 45, 54, 55, 242, 243, 244, 34, 342, 343, 344, 442, 443, 444 445, 446, 542, 543, 544, 545, 546 ... wiring pattern 4 ', 5' ... bonding fingers 6, 7, 26, 27, 36, 37, 46, 47, 56, 57 ... Solder resist 6 ', 7' ... Opening 8, 28, 38, 48, 58 ... Bonding wire 9, 29, 39, 49, 59 ... Resin encapsulant (mold resin)
9a, 29a, 39a, 49a, 59a ... Resin sealing body in notch 10, 20, 30, 40, 50 ... Solder balls 11, 25, 35, 45, 352, 552, 554 ... Through hole 12, 251, 351, 353, 355, 451, 553, 555 ... Connection wiring 100 ... Assembly member 101 ... Assembly substrate 252, 253, 452, 453, 454, 455, 556, 557 ..Via

Claims (5)

絶縁基板の主面及び裏面に配線パターンを形成し、これら配線パターンを被覆するようにソルダーレジストを形成してなる複数の配線基板形成領域を有する集合基板を形成する工程と、
前記集合基板の前記配線基板形成領域の境界に沿って前記主面に形成された配線パターンの底部より深くハーフカットする工程と、
半導体チップを前記配線基板形成領域毎にマウントする工程と、
半導体チップの接続電極と前記配線基板主面の配線パターンとをボンディングワイヤによりボンディングする工程と、
前記集合基板主面上の前記半導体チップを一括して樹脂封止する工程と、
前記集合基板裏面に外部接続端子となるはんだボールを取付ける工程と、
前記配線基板形成領域の境界に沿ってダイシングして半導体パッケージを個片化する工程とを備えたことを特徴とする半導体パッケージの製造方法。 Forming a wiring pattern on the main surface and the back surface of the insulating substrate, and forming a collective substrate having a plurality of wiring substrate forming regions formed by forming a solder resist so as to cover these wiring patterns;
Half-cut deeper than the bottom of the wiring pattern formed on the main surface along the boundary of the wiring board forming region of the aggregate board;
Mounting a semiconductor chip for each wiring board formation region;
Bonding a connection electrode of a semiconductor chip and a wiring pattern on the main surface of the wiring board with a bonding wire;
A step of collectively resin-sealing the semiconductor chips on the aggregate substrate main surface;
Attaching solder balls to be external connection terminals on the back surface of the collective substrate;
And a step of dicing along the boundary of the wiring board forming region to divide the semiconductor package into individual pieces. 前記絶縁基板主面及び裏面の配線パターン間に少なくとも１層の配線パターンが形成されていることを特徴とする請求項１に記載の半導体パッケージの製造方法。 2. The method of manufacturing a semiconductor package according to claim 1, wherein at least one wiring pattern is formed between the wiring patterns on the main surface and the back surface of the insulating substrate. 前記ハーフカット工程は、前記樹脂封止工程前に行うことを特徴とする請求項１又は請求項２に記載の半導体パッケージの製造方法。 The method for manufacturing a semiconductor package according to claim 1, wherein the half-cut process is performed before the resin sealing process. 前記ハーフカットの深さは、少なくとも最上層の配線パターンの底面より深くすることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体パッケージの製造方法。 4. The method of manufacturing a semiconductor package according to claim 1, wherein the half-cut depth is deeper than at least a bottom surface of the uppermost wiring pattern. 請求項１乃至請求項４のいずれかに記載の半導体パッケージの製造方法により形成された半導体パッケージにおいて、前記半導体パッケージは、絶縁基板に配線パターンを形成してなり、少なくとも一辺に辺全体に沿って形成された切り欠き部を有する配線基板と、前記配線基板にマウントされた半導体チップと、前記半導体チップの接続電極と前記配線基板の配線パターンとをボンディングするボンディングワイヤと、前記配線基板上の前記半導体チップ、ボンディングワイヤを封止する樹脂封止体とを備え、前記樹脂封止体は、前記切り欠き部に充填されて、前記配線基板側面に露出する配線パターンを封止して外部から保護することを特徴とする半導体パッケージ。

5. The semiconductor package formed by the method of manufacturing a semiconductor package according to claim 1, wherein the semiconductor package is formed by forming a wiring pattern on an insulating substrate, and at least along one side along the entire side. A wiring board having a notch formed; a semiconductor chip mounted on the wiring board; a bonding wire for bonding a connection electrode of the semiconductor chip and a wiring pattern of the wiring board; A semiconductor chip and a resin sealing body that seals the bonding wire, and the resin sealing body is filled in the notch and seals the wiring pattern exposed on the side surface of the wiring board to protect it from the outside A semiconductor package characterized by:

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