JP2007019049A - Chip-mount wiring sheet, sheet-mounted chip, and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a sheet-mounted chip whose complete operation test is made in chip units, and also to provide a method for manufacturing the sheet-mounted chip. <P>SOLUTION: A semiconductor chip 50 is mounted to a chip mount section 100 of each unit section 20' on a chip-mount wiring sheet 200 in which a plurality of unit sections 20' are formed. In this state of the sheet, a test instrument is connected to a terminal 25 for testing to perform various kinds of tests to each semiconductor chip 50. The tests include a high-temperature bias test (Burn-in), or the like that cannot be performed in a chip state. After the test, only a region of a wiring sheet section 20 excluding the terminal 25 for testing is separated, thus obtaining the sheet mount chip 60 as KGD. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、システム・イン・パッケージ（ＳＩＰ：System in Package)などに好適の半導体素子であるシートマウントチップおよびその製造方法、さらに、このシートマウントチップを製造するためのチップマウント用配線シートに関するものである。   The present invention relates to a sheet mount chip which is a semiconductor element suitable for a system in package (SIP) and the like, a manufacturing method thereof, and a chip mounting wiring sheet for manufacturing the sheet mount chip It is.

移動体通信システムの端末装置（携帯電話機）などのように半導体装置を用いた電子機器において、その小型軽量化を図る上で半導体装置の高集積化を如何に高めるかは常に重要である。これまで半導体回路の微細化が順調に進んでいたときには可能な限りの回路を１チップ化して、実装面積の縮小化、高速化、消費電力の低減化というメリットを生かしてきた。ところが、半導体回路の微細化に伴う製造コストの急騰と設計開発期間の長期化という問題が顕在化してきた。   In an electronic device using a semiconductor device such as a terminal device (mobile phone) of a mobile communication system, it is always important how to increase the integration of the semiconductor device in order to reduce the size and weight. Up to now, when miniaturization of semiconductor circuits has been progressing smoothly, as many circuits as possible are made into one chip, and the advantages of reducing the mounting area, increasing the speed, and reducing the power consumption have been utilized. However, problems such as a rapid increase in manufacturing cost and a prolonged design and development period due to miniaturization of semiconductor circuits have become apparent.

そこで、複数の半導体チップを３次元実装するＳＩＰ(System in Package) 技術が注目されている。例えば図６に示すように、パッケージ基板１０の上に半導体チップ３０をマウントし、この半導体チップ３０の上にさらに別の半導体チップ４０をマウントし、これらの半導体チップ３０，４０とパッケージ基板１０との間をワイヤＷでワイヤボンディングしている（非特許文献１参照）。
日経エレクトロニクス2002,2-11 no.815 p108 「第１部 チップがダメならパッケージがある」 Therefore, SIP (System in Package) technology that three-dimensionally mounts a plurality of semiconductor chips is attracting attention. For example, as shown in FIG. 6, a semiconductor chip 30 is mounted on a package substrate 10, and another semiconductor chip 40 is mounted on the semiconductor chip 30, and these semiconductor chips 30 and 40, the package substrate 10, A wire W is used for wire bonding (see Non-Patent Document 1).
Nikkei Electronics 2002,2-11 no.815 p108 "Part 1: If there is no chip, there is a package"

上記のように複数の半導体チップを１つのパッケージに納めたＳＩＰの良品率は、各半導体チップの良品率の相乗値となり、たとえば、良品率が８割の半導体チップを３個納めたＳＩＰの場合、その良品率はほぼ５割（＝０．８×０．８×０．８）低下してしまうという問題点があった。特に、ＤＲＡＭなどの低価格のチップの良品率のほうが、高価なＣＰＵなどのロジック半導体チップの良品率よりも低いため、低価格の半導体チップの不良のために高価な半導体チップが無駄になってしまうという問題点があった。   The non-defective product rate of SIP in which a plurality of semiconductor chips are contained in one package as described above is a synergistic value of the good product rate of each semiconductor chip. For example, in the case of SIP in which three semiconductor chips with a good product rate of 80% are contained. The non-defective product rate has a problem that it is reduced by almost 50% (= 0.8 × 0.8 × 0.8). In particular, since the yield rate of low-priced chips such as DRAM is lower than the yield rate of logic semiconductor chips such as expensive CPUs, expensive semiconductor chips are wasted due to defects in low-priced semiconductor chips. There was a problem of end.

したがって、ＳＩＰに実装する半導体チップは、予め検査をすませて良品であることが確認されたチップ（検査済み良品チップ、ＫＧＤ：Known-Good-Die）であることが強く望まれるが、ウェハ状態またはベアチップのままで高温連続動作試験(Burn-in) を含むすべての動作試験を行うことは不可能または極めて困難であった。このため、従来のＳＩＰでは、ウェハ状態で基本的な動作テストのみをすませた半導体チップが実装されており、良品率の向上に限界があった。   Therefore, it is strongly desired that the semiconductor chip mounted on the SIP is a chip that has been inspected in advance and confirmed to be a non-defective product (inspected non-defective chip, KGD: Known-Die). It was impossible or extremely difficult to perform all operation tests including high-temperature continuous operation tests (Burn-in) with bare chips. For this reason, in the conventional SIP, a semiconductor chip that has undergone only a basic operation test in a wafer state is mounted, and there is a limit to improving the yield rate.

この発明は、チップ単位で完全な動作テストが可能なシートマウントチップおよびその製造方法を提供することを目的としている。   An object of the present invention is to provide a sheet mount chip capable of performing a complete operation test on a chip basis and a manufacturing method thereof.

この発明は、複数の半導体チップをマウントする配線シートであって、チップマウント部にマウントされた半導体チップに接続される内部端子と、実装時に他の部品に接続される外部端子と、試験時に試験装置の端子が接続されるテスト用端子と、前記内部端子と前記外部端子およびテスト用端子とを電気的に接続する内部配線と、を各半導体チップ毎に備えたことを特徴とする。   The present invention provides a wiring sheet for mounting a plurality of semiconductor chips, an internal terminal connected to a semiconductor chip mounted on a chip mounting portion, an external terminal connected to another component during mounting, and a test during testing A test terminal to which a terminal of the apparatus is connected and an internal wiring for electrically connecting the internal terminal to the external terminal and the test terminal are provided for each semiconductor chip.

この発明は、前記テスト用端子が、前記外部端子よりもチップマウント部に対して外側に形成されていることを特徴とする。   The present invention is characterized in that the test terminal is formed on the outer side with respect to the chip mount portion than the external terminal.

この発明は、前記テスト用端子が、シートの端部に形成されていることを特徴とする。   The present invention is characterized in that the test terminal is formed at an end of a sheet.

この発明は、前記テスト用端子が、複数の半導体チップで共通であることを特徴とする。   The present invention is characterized in that the test terminal is common to a plurality of semiconductor chips.

この発明は、半導体チップがマウントされた上記チップマウント用配線シートを、各半導体チップ毎に、チップマウント部、内部端子および外部端子を含み、テスト用端子の少なくとも一部を含まない形状に切り抜いて形成したことを特徴とする。   The present invention cuts out the chip mounting wiring sheet on which a semiconductor chip is mounted into a shape that includes a chip mounting portion, an internal terminal, and an external terminal for each semiconductor chip and does not include at least a part of the test terminal. It is formed.

この発明は、上記チップマウント用配線シートに半導体チップをマウントする手順、テスト用端子に試験装置の端子を接続して各半導体チップの試験を行う手順、各半導体チップ毎に、チップマウント部、内部端子および外部端子を含み、テスト用端子を含まない形状に切り抜く手順、を有することを特徴とする。   The present invention provides a procedure for mounting a semiconductor chip on the chip mounting wiring sheet, a procedure for testing each semiconductor chip by connecting a test device terminal to a test terminal, a chip mount portion, an internal And a step of cutting out into a shape including a terminal and an external terminal and not including a test terminal.

この発明は、複数の半導体チップが形成されたウェハに貼り付けられる配線シートであって、各半導体チップのパッドに対向して電気的に接続される内部端子と、貼付面の裏面に形成され、実装時に他の部品に接続される外部端子と、前記ウェハの貼り付け範囲外または貼付面の裏面に形成され、試験時に試験装置の端子が接続されるテスト用端子と、前記内部端子と前記外部端子およびテスト用端子とを電気的に接続する内部配線と、を備えたことを特徴とする。   This invention is a wiring sheet that is affixed to a wafer on which a plurality of semiconductor chips are formed, and is formed on the inner terminals that are electrically connected to the pads of each semiconductor chip and on the back surface of the affixing surface, External terminals that are connected to other components during mounting, test terminals that are formed outside the bonding range of the wafer or on the back surface of the bonding surface, and to which terminals of a test apparatus are connected during testing, the internal terminals, and the external And an internal wiring for electrically connecting the terminal and the test terminal.

この発明は、前記テスト用端子が、シートの端部に形成され、複数の半導体チップで共通であることを特徴とする。   The present invention is characterized in that the test terminal is formed at an end portion of a sheet and is common to a plurality of semiconductor chips.

この発明は、上記チップマウント用配線シートに貼り付けた半導体チップが形成されたウェハを、各半導体チップ毎にカットして形成したことを特徴とする。   The present invention is characterized in that a semiconductor chip formed on the chip mounting wiring sheet is cut and formed for each semiconductor chip.

この発明は、上記チップマウント用配線シートに半導体チップが形成されたウェハを貼り付ける手順、テスト用端子に試験装置の端子を接続して各半導体チップの試験を行う手順、前記ウェハおよびチップマウント用配線シートを各半導体チップ毎にカットする手順、を有することを特徴とする。   The present invention provides a procedure for affixing a wafer having a semiconductor chip formed thereon to the chip mount wiring sheet, a procedure for testing each semiconductor chip by connecting a test device terminal to a test terminal, the wafer and the chip mount And a procedure of cutting the wiring sheet for each semiconductor chip.

以上のようにこの発明によれば、半導体チップをチップマウント用配線シート上にマウントしたことにより、テスト装置における取り扱いが容易になり、半導体チップに対してＢｕｒｎ−ｉｎテストなどの各種試験を行うことが可能になる。したがって、これを半導体チップ毎に切り離したシートマウントチップをＫＧＤとして使用することができる。   As described above, according to the present invention, since the semiconductor chip is mounted on the chip mounting wiring sheet, handling in the test apparatus is facilitated, and various tests such as a burn-in test are performed on the semiconductor chip. Is possible. Therefore, a sheet mount chip that is separated for each semiconductor chip can be used as the KGD.

また、半導体チップ毎に切り離してシートマウントチップを製造するときに、テスト装置に接続するためのテスト用端子を切り落とすことにより、シートマウントチップをほぼチップサイズと同じ小型化のものにすることができる。   Further, when manufacturing a sheet mount chip by separating each semiconductor chip, the sheet mount chip can be reduced to the same size as the chip size by cutting off a test terminal for connection to a test apparatus. .

この場合において、テスト用端子を外部端子の外側またはシート端部に形成することにより、シートマウントチップの（テスト用端子を含まない形状の）切り出しが可能になる。   In this case, by forming the test terminal on the outside of the external terminal or on the sheet end, the sheet mount chip can be cut out (in a shape not including the test terminal).

また、テスト用端子を複数の半導体チップで共用することにより、テスト用端子をシート端部に設ける場合に、多くの半導体チップをマウントするシートであっても端子数を少なくすることができる。   In addition, by sharing the test terminals with a plurality of semiconductor chips, when the test terminals are provided at the end of the sheet, the number of terminals can be reduced even in a sheet on which many semiconductor chips are mounted.

また、この発明によれば、シートマウント用配線シートを貼り付けるようにしたことにより、ウェハのままでテスト装置における取り扱いが可能になり、ウェハ段階で各半導体チップの最終的な良否を判定することができる。したがって、これを半導体チップ毎に切り離したシートマウントチップをＫＧＤとして使用することができる。
また、この発明によれば、完全にチップサイズのシートマウントチップを製造することができる。 In addition, according to the present invention, since the sheet mounting wiring sheet is pasted, the wafer can be handled in the test apparatus as it is, and the final quality of each semiconductor chip can be determined at the wafer stage. Can do. Therefore, a sheet mount chip that is separated for each semiconductor chip can be used as the KGD.
Further, according to the present invention, a completely chip-sized sheet mount chip can be manufactured.

図１は、この発明の実施形態であるチップマウント用配線シートを示す図である。このチップマウント用配線シートは、複数の半導体チップをマウントして電気的に接続したのち、個々の半導体チップ毎に切り離してシートマウントチップを製造するためのシートであり、両面に破線パターンを形成可能なインターポーザ用の薄型樹脂で構成されている。   FIG. 1 is a view showing a chip mounting wiring sheet according to an embodiment of the present invention. This chip mounting wiring sheet is a sheet for mounting and electrically connecting a plurality of semiconductor chips, and then separating each semiconductor chip to manufacture a sheet mounting chip. A broken line pattern can be formed on both sides It is made of a thin resin for an interposer.

同図（Ｂ）は、シートマウントチップを切り離す前のチップマウント用配線シート２００を示している。同図（Ａ）はそのチップマウント配線シート２００のうち１つの半導体チップに対応する単位区画２０′を拡大図示したものである。１枚のシートマウント用配線チップ２００には、この単位区画２０′が複数形成されている（この実施形態では４２区画設けられているが、４００（＝２０×２０）区画程度にしてもよい）。この単位区画２０′のうち、中央部の配線シート部２０が切り離されてシートマウントチップ６０（図３参照）の配線シート部となる。配線シート部２０の中央部には、半導体チップ５０をマウントするためのチップマウントエリア１００が設けられており、このチップマウントエリア１００の内部にフリップチップ接続用の内部端子（パッド）２１が形成されている。   FIG. 5B shows the chip mounting wiring sheet 200 before the sheet mounting chip is separated. FIG. 2A is an enlarged view of a unit section 20 ′ corresponding to one semiconductor chip in the chip mount wiring sheet 200. A plurality of unit sections 20 'are formed in one sheet mount wiring chip 200 (in this embodiment, 42 sections are provided, but it may be about 400 (= 20 × 20) sections). . In the unit section 20 ′, the central wiring sheet portion 20 is cut to become the wiring sheet portion of the sheet mount chip 60 (see FIG. 3). A chip mount area 100 for mounting the semiconductor chip 50 is provided at the center of the wiring sheet portion 20, and an internal terminal (pad) 21 for flip chip connection is formed in the chip mount area 100. ing.

この図では、チップマウントエリア１００に半導体チップ５０がマウントされた状態を示しており、内部端子２１に半導体チップ５０の端子（バンプ）５１が接続されている。   This figure shows a state in which the semiconductor chip 50 is mounted in the chip mount area 100, and the terminals (bumps) 51 of the semiconductor chip 50 are connected to the internal terminals 21.

また、配線シート部２０の内部には、実装時にリードフレームや他の半導体チップなどの他の部品に接続される外部端子２２が形成されている。この実施形態における外部端子２２は、半導体チップ５０がマウントされるチップマウントエリア１００と同じ面で且つチップマウントエリア１００の外側に形成されており、半導体チップ５０側の面で他の部品とワイヤボンディング接続される。この外部端子２２のピッチは、たとえば１５０μｍピッチである。   In addition, external terminals 22 connected to other components such as a lead frame and other semiconductor chips at the time of mounting are formed inside the wiring sheet portion 20. The external terminals 22 in this embodiment are formed on the same surface as the chip mount area 100 on which the semiconductor chip 50 is mounted and outside the chip mount area 100, and are bonded to other components on the surface on the semiconductor chip 50 side. Connected. The pitch of the external terminals 22 is, for example, 150 μm.

なお、半導体チップ５０の端子５１と内部端子１０１とをワイヤボンディングで接続する場合には、内部端子２１をチップマウントエリア１００の外側に設ける。また、他の部品との接続方式をバンプ接続にする場合、または、半導体チップ５０と反対側の面で他の部品とワイヤボンディング接続する場合には、外部端子２２は半導体チップ５０（チップマウントエリア１００）の面と反対側に形成する。   Note that, when the terminals 51 of the semiconductor chip 50 and the internal terminals 101 are connected by wire bonding, the internal terminals 21 are provided outside the chip mount area 100. Further, when the connection method with other components is bump connection, or when wire bonding connection is made with another component on the surface opposite to the semiconductor chip 50, the external terminal 22 is connected to the semiconductor chip 50 (chip mounting area). 100).

また、単位区画２０′の範囲内で配線シート部２０の外側には、テスト用端子２５が形成されている。テスト用端子は、テスト装置のテストピンが当接する端子であり、テストピンに合わせたピッチで形成されている。このピッチは、たとえば約０．５ｍｍピッチであり、前記外部端子２２のピッチよりも大きく形成されるのが一般的である。また、この実施形態では、テスト用端子２５がチップマウントエリア１００と同じ面に形成されているが、逆の面に形成するようにしてもよい。これは、テスト時のチップマウント用配線シート２００の支持形態に応じて決定すればよい。   Further, a test terminal 25 is formed outside the wiring sheet portion 20 within the range of the unit section 20 ′. The test terminals are terminals with which the test pins of the test apparatus come into contact, and are formed at a pitch that matches the test pins. This pitch is about 0.5 mm, for example, and is generally formed larger than the pitch of the external terminals 22. Further, in this embodiment, the test terminals 25 are formed on the same surface as the chip mount area 100, but may be formed on the opposite surface. This may be determined according to the support form of the chip mounting wiring sheet 200 during the test.

これら、内部端子２１、外部端子２２およびテスト用端子２５は、シート表面または内部に形成された内部配線２３、２４で互いに接続されている。   The internal terminal 21, the external terminal 22, and the test terminal 25 are connected to each other by internal wirings 23 and 24 formed on the sheet surface or inside.

上記構成のチップマウント用配線シート２００の各単位区画２０′（チップマウントエリア１００）に半導体チップ５０をマウントして配線を行い、シート状態のまでテスト装置にセットして各種のテストを行う。   The semiconductor chip 50 is mounted on each unit section 20 ′ (chip mounting area 100) of the chip mounting wiring sheet 200 having the above-described configuration, wiring is performed, and various tests are performed by setting it in a test apparatus until it is in a sheet state.

このテストは、上記チップマウント用配線シート２００をテスト装置にセットして行う。テスト装置は、各テスト用端子２５に対してテストピンを接続し、各半導体チップに対して各種の信頼性試験および動作試験を行う。この信頼性試験は、例えば高温バイアス試験(Burn-in) などである。そして、半導体チップ５０（切断前のシートマウントチップ６０）の良品／不良品を判別する。   This test is performed by setting the chip mounting wiring sheet 200 in a test apparatus. The test apparatus connects a test pin to each test terminal 25 and performs various reliability tests and operation tests on each semiconductor chip. This reliability test is, for example, a high temperature bias test (Burn-in). Then, the non-defective product / defective product of the semiconductor chip 50 (sheet mount chip 60 before cutting) is discriminated.

なお、チップマウント用配線シート２００は、フレキシブルなものである場合には、これをテスト装置にセットして各種試験を行うときには、シートを支持する支持材上にチップマウント用配線シート２００を載置してテスト装置にセットするようすればよい。   When the chip mounting wiring sheet 200 is flexible, when the chip mounting wiring sheet 200 is set in a test apparatus and various tests are performed, the chip mounting wiring sheet 200 is placed on a support material that supports the sheet. And set it in the test device.

テストののち、同図（Ａ）に二点鎖線で示した配線シート部２０の輪郭線に沿って切断することにより、シートマウントチップ６０が完成する。このうち、不良品と判定されたチップを選別除外することにより、検査済チップＫＧＤとしてのシートマウントチップを得ることができる。   After the test, the sheet mount chip 60 is completed by cutting along the outline of the wiring sheet portion 20 indicated by a two-dot chain line in FIG. Of these, by removing the chips determined to be defective, a sheet mount chip as the inspected chip KGD can be obtained.

シートマウントチップ６０は、同図（Ａ）に示すように、前記単位区画２０′から、半導体チップ５０がマウントされたチップマウントエリア１００、内部端子２１および外部端子２２を含み、テスト用端子２５を含まない形状に切り出される。したがって、シートマウントチップとして切り出された配線シート部２０の端部領域Ｐには、外部端子２２とテスト用端子２５とを接続するための内部配線２４の端部が残された状態になっている。   As shown in FIG. 2A, the sheet mount chip 60 includes a chip mount area 100 on which the semiconductor chip 50 is mounted, an internal terminal 21 and an external terminal 22 from the unit section 20 ′. Cut into a shape that does not contain. Therefore, in the end region P of the wiring sheet portion 20 cut out as a sheet mount chip, the end portion of the internal wiring 24 for connecting the external terminal 22 and the test terminal 25 is left. .

図２は上記テスト工程を含むシートマウントチップの製造工程を示すフローチャートである。チップマウント用配線シート２００にマウントする半導体チップをウエハ状態でテストする（Ｓ１１）。その後、ウエハの裏面を研磨して所定厚みまで薄くし（Ｓ１２）、ウエハダイシングによって個別の半導体チップ５０に分離する（Ｓ１３）。これらの半導体チップのうち良品と見なされた半導体チップ５０をチップマウント用配線シート２００のチップマウントエリア１００にマウントして必要な配線を施し（Ｓ１４）、必要に応じて半導体チップ部分を樹脂封止する（Ｓ１５）。この樹脂封止は、これ以後の工程におけるハンドリング性を高めるためのものであって、機械的強度は必要ない。   FIG. 2 is a flowchart showing a manufacturing process of the sheet mount chip including the test process. A semiconductor chip mounted on the chip mounting wiring sheet 200 is tested in a wafer state (S11). Thereafter, the back surface of the wafer is polished and thinned to a predetermined thickness (S12), and separated into individual semiconductor chips 50 by wafer dicing (S13). Among these semiconductor chips, the semiconductor chip 50 regarded as a non-defective product is mounted on the chip mounting area 100 of the chip mounting wiring sheet 200 and necessary wiring is performed (S14), and the semiconductor chip portion is sealed with resin as necessary. (S15). This resin sealing is for improving the handling property in the subsequent steps, and does not require mechanical strength.

その後、切断前のチップマウント用半導体シートのまま上述の信頼性試験および動作試験を行い、それぞれの半導体チップについて良否判定を行う（Ｓ１６）。こののち、各配線シート部２０の領域を切り離すことにより（Ｓ１７）、シートマウントチップ６０を製造する。   Thereafter, the above-described reliability test and operation test are performed with the chip mount semiconductor sheet before cutting, and pass / fail judgment is performed for each semiconductor chip (S16). Thereafter, the sheet mount chip 60 is manufactured by separating the areas of the wiring sheet portions 20 (S17).

一方、Ｓ２１〜Ｓ２７は、上記シートマウントチップ６０を用いたＳＩＰの製造工程を示すフローチャートであり、この工程によれば、図３に示すようなＳＩＰが製造される。   On the other hand, S21 to S27 are flowcharts showing a SIP manufacturing process using the sheet mount chip 60. According to this process, a SIP as shown in FIG. 3 is manufactured.

図３に示すＳＩＰについて説明する。同図（Ａ）はＳＩＰの平面図、同図（Ｂ）はその主要部の断面図である。この図においてパッケージ基板１０の上面には半導体チップ３０がダイボンディングされており、その上に上述のシートマウントチップ６０が実装されている。   The SIP shown in FIG. 3 will be described. 2A is a plan view of the SIP, and FIG. 2B is a cross-sectional view of the main part thereof. In this figure, the semiconductor chip 30 is die-bonded on the upper surface of the package substrate 10, and the above-described sheet mount chip 60 is mounted thereon.

シートマウントチップ６０は、半導体チップ５０を搭載しており、図１に示した実施形態とは異なり、半導体チップ５０の端子５１と内部端子２１とがワイヤボンディングで接続され、外部端子２２が配線シート部２０の一辺のみに形成されているものである。このシートマウントチップ６０はその下面（チップマウント用配線シート２０の下面）を半導体チップ３０に接着することによって実装されている。またこれとは別に、半導体チップ４０を半導体チップ３０の上に実装されている。   The semiconductor chip 50 is mounted on the sheet mount chip 60. Unlike the embodiment shown in FIG. 1, the terminals 51 and the internal terminals 21 of the semiconductor chip 50 are connected by wire bonding, and the external terminals 22 are connected to the wiring sheet. It is formed only on one side of the portion 20. The sheet mount chip 60 is mounted by bonding its lower surface (the lower surface of the chip mount wiring sheet 20) to the semiconductor chip 30. Separately, the semiconductor chip 40 is mounted on the semiconductor chip 30.

パッケージ基板１０の上面には複数の端子１１，１１′が配列形成されている。またパッケージ基板１０の下面には複数の半田ボール１２が配列形成されている。このパッケージ基板１０の上面の端子１１，１１′と下面の半田ボール１２との間はパッケージ基板１０内部の配線層を介して電気的に導通している。   A plurality of terminals 11, 11 ′ are arranged on the upper surface of the package substrate 10. A plurality of solder balls 12 are arranged on the lower surface of the package substrate 10. The terminals 11, 11 ′ on the upper surface of the package substrate 10 and the solder balls 12 on the lower surface are electrically connected via a wiring layer inside the package substrate 10.

半導体チップ３０の上面の周囲に配列した端子とパッケージ基板１０の上面に配列した端子１１との間はワイヤＷ３１によりワイヤボンディングされている。   Wire bonding is performed between the terminals arranged around the upper surface of the semiconductor chip 30 and the terminals 11 arranged on the upper surface of the package substrate 10 by a wire W31.

なお、この図では、シートマウントチップ６０の外部端子２２は、配線シート部２０の１辺に１列に配列されているが、外部端子の配列はＳＩＰの構成に応じて最適に設計するようにすればよい。   In this figure, the external terminals 22 of the sheet mount chip 60 are arranged in a line on one side of the wiring sheet portion 20, but the arrangement of the external terminals is optimally designed according to the SIP configuration. do it.

外部端子２２とパッケージ基板１０の端子１１′との間はワイヤＷ２１でワイヤボンディングされている。配線シート部２０の内部配線を用いて端子の位置を変換することにより、半導体チップの外部接続用端子（パッド）の位置、ピッチ、信号配列などを変更することなく、既に存在する半導体チップをそのまま用いて電気的接続を容易に行えるようになる。   A wire W21 is used for wire bonding between the external terminal 22 and the terminal 11 'of the package substrate 10. By converting the position of the terminal using the internal wiring of the wiring sheet portion 20, the existing semiconductor chip can be used without changing the position, pitch, signal arrangement, etc. of the external connection terminals (pads) of the semiconductor chip. Use to facilitate electrical connection.

なお、この例では、半導体チップ４０は半導体チップ３０とともにＳＩＰとして用いるように既に設計されているのでサブ基板を用いていない。この半導体チップ４０の上面の端子４１と半導体チップ３０の上面に形成した端子３１との間はワイヤＷ４３でワイヤボンディングしている。さらに、半導体チップ４０の所定の端子４１′とパッケージ基板上の端子１１′との間はワイヤＷ４１でワイヤボンディングしている。   In this example, since the semiconductor chip 40 is already designed to be used as a SIP together with the semiconductor chip 30, no sub-board is used. A wire W 43 is used for wire bonding between the terminal 41 on the upper surface of the semiconductor chip 40 and the terminal 31 formed on the upper surface of the semiconductor chip 30. Further, a wire W41 is used for wire bonding between a predetermined terminal 41 'of the semiconductor chip 40 and a terminal 11' on the package substrate.

ここで、同図（Ａ）は、パッケージ基板１０上部の樹脂封止を行う前の状態を示しており、半導体チップ実装ののち、同図（Ｂ）に示すように、パッケージ基板１０の上面には半導体チップ３０，４０、シートマウントチップ６０およびそれらの間を接続するワイヤの全体を封止樹脂１３で樹脂封止している。   Here, FIG. 4A shows a state before the resin sealing of the upper portion of the package substrate 10 is performed. After the semiconductor chip is mounted, as shown in FIG. The semiconductor chips 30, 40, the sheet mount chip 60, and the entire wire connecting them are sealed with the sealing resin 13.

ここで、半導体チップ３０は他の半導体チップであり、そのサイズは例えば８．５ｍｍ×８．５ｍｍである。半導体チップ４０はその他の半導体チップである。サブ基板２０上の半導体チップ５０は例えば３２Ｍ×３２ビットのＤＲＡＭであり、そのサイズは例えば３．０ｍｍ×５．７ｍｍである。ＳＩＰに実装される半導体チップのうち、ＤＲＡＭが最も汎用品を使用する機会が多く、廉価且つ不良率の高い部品である。したがって、ＳＩＰのうちＤＲＡＭをシートマウントチップ化することにより、大幅なローコスト化、不良率の低減を実現することが可能になる。   Here, the semiconductor chip 30 is another semiconductor chip, and the size thereof is, for example, 8.5 mm × 8.5 mm. The semiconductor chip 40 is another semiconductor chip. The semiconductor chip 50 on the sub-substrate 20 is, for example, a 32M × 32-bit DRAM, and the size is, for example, 3.0 mm × 5.7 mm. Of semiconductor chips mounted on SIP, DRAM has the most opportunity to use general-purpose products, and is an inexpensive and high defective part. Therefore, by using DRAM as a sheet mount chip in SIP, it is possible to realize a significant reduction in cost and a reduction in defect rate.

なお、シートマウントチップ６０において、配線シート部２０上の外部端子２２をパッケージ基板１０上の端子１１′に沿うように配列形成したことにより、ワイヤＷ２１のワイヤ長を短くすることが可能になっている。   In the sheet mount chip 60, by arranging the external terminals 22 on the wiring sheet portion 20 along the terminals 11 'on the package substrate 10, the wire length of the wire W21 can be shortened. Yes.

図２のフローチャートにもどって、まずパッケージ基板１０にマウントする半導体チップのウエハ状態でのテストを行う（Ｓ２１）。その後、ウエハ研磨、ウエハダイシングを行い（Ｓ２２→Ｓ２３）、各半導体チップ３０をパッケージ基板１０に搭載する（Ｓ２４）。その後、上述のＫＧＤであるシートマウントチップ６０を搭載する（Ｓ２５）。続いてパッケージ基板１０の上部を樹脂封止し、個別のパッケージ基板に切り離す（Ｓ２６）。そして各半導体装置について、上述のシートマウントチップ（チップマウント用配線シート）に対して行ったものと同様の各種信頼性試験および動作試験を行う（Ｓ２７）。このようにして良品の半導体装置を得る。上記ステップＳ２６を行う代わりに、パッケージ基板の切り離し前に複数の半導体装置について試験を行い、その後に樹脂封止し、パッケージ基板として切り離してもよい（Ｓ２６′）。   Returning to the flowchart of FIG. 2, first, a test of a semiconductor chip mounted on the package substrate 10 in a wafer state is performed (S21). Thereafter, wafer polishing and wafer dicing are performed (S22 → S23), and each semiconductor chip 30 is mounted on the package substrate 10 (S24). Thereafter, the sheet mount chip 60 which is the above-mentioned KGD is mounted (S25). Subsequently, the upper part of the package substrate 10 is sealed with a resin and separated into individual package substrates (S26). Each semiconductor device is subjected to various reliability tests and operation tests similar to those performed on the above-described sheet mount chip (chip mount wiring sheet) (S27). In this way, a good semiconductor device is obtained. Instead of performing step S26, a plurality of semiconductor devices may be tested before separating the package substrate, and then sealed with a resin and separated as a package substrate (S26 ').

図４は、チップマウント用配線シートの他の実施形態を示す図である。この実施形態では、このシートをテスト装置に接続するためのテスト用端子２５をシートの端部に形成しており、各単位区画２０′には、テスト用端子２５が形成されていない。チップマウント用配線シート２００には、複数の単位区画２０′が縦横にアレイ状に配列されており、同図上辺に形成されているテスト用端子２５に接続された縦方向の配線２４０が、縦方向の単位区画２０′列を貫いて形成されている。各単位区画２０′において、内部配線２３がこの縦方向の配線２４０に接続され、これにより、各単位区画２０′内の内部端子２１がテスト用端子２５に接続されることになる。   FIG. 4 is a view showing another embodiment of the chip mounting wiring sheet. In this embodiment, a test terminal 25 for connecting the sheet to a test apparatus is formed at the end of the sheet, and the test terminal 25 is not formed in each unit section 20 '. In the chip mounting wiring sheet 200, a plurality of unit sections 20 'are arranged in an array in the vertical and horizontal directions, and the vertical wiring 240 connected to the test terminals 25 formed on the upper side of FIG. It is formed through a row of directional unit sections 20 '. In each unit section 20 ′, the internal wiring 23 is connected to the vertical wiring 240, whereby the internal terminal 21 in each unit section 20 ′ is connected to the test terminal 25.

このような配線により、縦方向に配列された複数の単位区画２０′の半導体チップ５０には、共通の電源、バイアス電圧、テスト信号が供給される。このように、テスト用端子２５を複数の半導体チップに対して共通化することにより、テスト用端子数を少なくして、多数の単位区画２０′が形成されているチップマウント用配線シート２００であっても、テスト用端子２５を端部の１辺に集約することができる。
なお、この場合でも、テスト信号線に多重化したテスト信号を入力することにより、複数の半導体チップに対してそれぞれ独立したテストを行うことが可能である。 With such wiring, a common power supply, bias voltage, and test signal are supplied to the semiconductor chips 50 of the plurality of unit sections 20 ′ arranged in the vertical direction. In this way, the chip mounting wiring sheet 200 in which a large number of unit sections 20 ′ are formed by reducing the number of test terminals by sharing the test terminals 25 for a plurality of semiconductor chips. However, the test terminals 25 can be concentrated on one side of the end.
Even in this case, it is possible to perform independent tests on a plurality of semiconductor chips by inputting multiplexed test signals to the test signal lines.

なお、上記実施形態では、シートマウントチップと他の部品との接続を、ワイヤボンディングやフリップチップ接続で行う旨説明したが、配線シート部をフレキシブルなシートで構成してその両端に端子を設け、この端子を接続すべき相手側の端子に圧着接続するようにしてもよい。   In the above embodiment, it has been described that the connection between the sheet mount chip and other components is performed by wire bonding or flip chip connection, but the wiring sheet portion is formed of a flexible sheet and terminals are provided at both ends thereof. You may make it crimp-connect to the terminal of the other party which should connect this terminal.

図１および図４の実施形態では、チップ単位にダイシングした半導体チップをチップマウント用配線シート２００上にマウントするようにしているが、ダイシングする前のウェハ状態で半導体チップ５０上にチップマウント用配線シート２００を貼り付け、ウェハ状態のままで動作試験、信頼性試験を行うようにすることもできる。   In the embodiment shown in FIGS. 1 and 4, the semiconductor chip diced in units of chips is mounted on the chip mounting wiring sheet 200. However, the chip mounting wiring is formed on the semiconductor chip 50 in the wafer state before dicing. It is also possible to attach the sheet 200 and perform an operation test and a reliability test in the wafer state.

図５は、このウェハ状態の半導体チップ５０にチップマウント用配線シート２００を貼り付けてテストしたのちダイシングして、シートマウントチップを製作する実施形態を説明する図である。同図（Ａ）は、複数の半導体装置（半導体チップ）５０が形成されたウェハ７０の表面にチップマウント用配線シート２００を貼り付けた状態を示す図である。同図（Ｂ）は、各半導体チップ毎にダイシングした状態を示す側断面図である。   FIG. 5 is a diagram for explaining an embodiment in which a chip mount wiring sheet 200 is affixed to the semiconductor chip 50 in the wafer state, tested, and then diced to produce a sheet mount chip. FIG. 2A is a diagram showing a state where a chip mounting wiring sheet 200 is attached to the surface of a wafer 70 on which a plurality of semiconductor devices (semiconductor chips) 50 are formed. FIG. 5B is a side sectional view showing a state where each semiconductor chip is diced.

チップマウント用配線シート２００は、２層の配線層を有しており、表面には、ウェハ７０の表面に形成されている半導体チップ５０のパッドに当接する内部端子２１が形成されている。そして、前記２層の配線層を介してシート裏面の外部電極２２である実装用バンプに接続されている。   The chip-mount wiring sheet 200 has two wiring layers, and the inner terminals 21 that contact the pads of the semiconductor chip 50 formed on the surface of the wafer 70 are formed on the surface. And it is connected to the mounting bump which is the external electrode 22 on the back surface of the sheet through the two wiring layers.

また、方形のチップマウント用配線シート２０の１辺（同図における上辺）には、テスト用端子２５が形成されている。各半導体チップ５０の端子５１は、前記２層の配線層を介してテスト用端子２５に接続されている。   A test terminal 25 is formed on one side (the upper side in the figure) of the square chip-mount wiring sheet 20. The terminal 51 of each semiconductor chip 50 is connected to the test terminal 25 through the two wiring layers.

上記構成のシートマウント用配線シート２００を、前工程が終了したウェハ７０に位置合わせして貼り付け、半導体チップ５０の端子５１と内部端子２１とを接合する。   The sheet mounting wiring sheet 200 having the above configuration is aligned and pasted to the wafer 70 for which the previous process has been completed, and the terminals 51 and the internal terminals 21 of the semiconductor chip 50 are joined.

この状態で、テスト装置にセットしてテスト用端子２５をテスト装置の電極に接続し、Ｂｕｒｎ−ｉｎを含む各種のテストを行う。   In this state, the test terminal 25 is set and the test terminal 25 is connected to the electrode of the test apparatus, and various tests including Burn-in are performed.

こののち、このウェハをダイサーにセットしてダイシングを行い、Ｇ／Ｗ工程で良品とされ、上記テスト装置によるテストでも良品と判定されたチップのみを選別してＫＧＤのシートマウントチップとする。   After that, the wafer is set on a dicer and diced, and only chips that are determined to be non-defective in the G / W process and determined to be non-defective in the test by the test apparatus are selected as KGD sheet mount chips.

なお、このシートマウント用配線シートにおいても、テスト用端子２５を複数の半導体チップ５０で共有するようにすればよい。   In this sheet mounting wiring sheet, the test terminals 25 may be shared by a plurality of semiconductor chips 50.

この発明の実施形態であるチップマウント用配線シートの構造を示す図The figure which shows the structure of the wiring sheet for chip mounts which is embodiment of this invention 同チップマウント用配線シートを用いたシートマウントチップおよびＳＩＰの製造工程を説明するフローチャートFlowchart explaining manufacturing process of sheet mount chip and SIP using same chip mount wiring sheet 前記製造工程で製造されるＳＩＰの例を示す図The figure which shows the example of SIP manufactured at the said manufacturing process この発明の他の実施形態であるチップマウント用配線シートの構造を示す図The figure which shows the structure of the wiring sheet for chip mounts which is other embodiment of this invention この発明の他の実施形態であるチップマウント用配線シートおよびシートマウントチップの構造を示す図The figure which shows the structure of the wiring sheet for chip mounting which is other embodiment of this invention, and a sheet mounting chip | tip. 従来の半導体装置の構成を示す断面図Sectional drawing which shows the structure of the conventional semiconductor device

符号の説明Explanation of symbols

９−リードフレーム
１０−パッケージ基板
１１−端子
１２−半田ボール
１３−封止樹脂
２０−配線シート部
２０′−単位区画
２１−内部端子、
２２−外部端子
２３，２４−内部配線
２５−テスト用端子
３０，４０，５０−半導体チップ
３１，４１，５１−端子
６０−シートマウントチップ
７０−（半導体チップ５０が形成された）ウェハ
１００−チップマウントエリア
２００−チップマウント用配線シート
Ｗ−ワイヤ 9-lead frame 10-package substrate 11-terminal 12-solder ball 13-sealing resin 20-wiring sheet portion 20'-unit section 21-internal terminal,
22-External terminal 23,24-Internal wiring 25-Test terminal 30,40,50-Semiconductor chip 31,41,51-Terminal 60-Sheet mount chip 70-Wafer (with semiconductor chip 50 formed) 100-Chip Mount area 200-Wiring sheet for chip mounting W-Wire

Claims (10)

複数の半導体チップをマウントする配線シートであって、
チップマウント部にマウントされた半導体チップに接続される内部端子と、
実装時に他の部品に接続される外部端子と、
試験時に試験装置の端子が接続されるテスト用端子と、
前記内部端子と前記外部端子およびテスト用端子とを電気的に接続する内部配線と、
を各半導体チップ毎に備えたことを特徴とするチップマウント用配線シート。 A wiring sheet for mounting a plurality of semiconductor chips,
Internal terminals connected to the semiconductor chip mounted on the chip mount portion;
External terminals connected to other components during mounting,
A test terminal to which the terminal of the test apparatus is connected during the test;
An internal wiring for electrically connecting the internal terminal, the external terminal and the test terminal;
Is provided for each semiconductor chip. 前記テスト用端子は、前記外部端子よりもチップマウント部に対して外側に形成されている請求項１に記載のチップマウント用配線シート。   The chip mounting wiring sheet according to claim 1, wherein the test terminal is formed on the outer side with respect to the chip mount portion than the external terminal. 前記テスト用端子は、シートの端部に形成されている請求項１に記載のチップマウント用配線シート。   The chip mounting wiring sheet according to claim 1, wherein the test terminal is formed at an end of the sheet. 前記テスト用端子は、複数の半導体チップで共通である請求項３に記載のチップマウント用配線シート。   The chip mounting wiring sheet according to claim 3, wherein the test terminal is common to a plurality of semiconductor chips. 半導体チップがマウントされた請求項１乃至請求項４のいずれかに記載のチップマウント用配線シートを、各半導体チップ毎に、チップマウント部、内部端子および外部端子を含み、テスト用端子の少なくとも一部を含まない形状に切り抜いて形成したことを特徴とするシートマウントチップ。   5. The chip mounting wiring sheet according to claim 1, wherein a semiconductor chip is mounted, including a chip mounting portion, an internal terminal, and an external terminal for each semiconductor chip, and at least one of the test terminals. A sheet mount chip, which is formed by cutting into a shape that does not include a portion. 請求項１乃至請求項４のいずれかに記載のチップマウント用配線シートに半導体チップをマウントする手順、
テスト用端子に試験装置の端子を接続して各半導体チップの試験を行う手順、
各半導体チップ毎に、チップマウント部、内部端子および外部端子を含み、テスト用端子を含まない形状に切り抜く手順、
を有することを特徴とするシートマウントチップの製造方法。 A procedure for mounting a semiconductor chip on the chip mounting wiring sheet according to any one of claims 1 to 4,
A procedure for testing each semiconductor chip by connecting a test device terminal to a test terminal,
For each semiconductor chip, including a chip mount part, internal terminals and external terminals, and a procedure for cutting out into a shape not including test terminals,
A method for manufacturing a sheet mount chip, comprising: 複数の半導体チップが形成されたウェハに貼り付けられる配線シートであって、
各半導体チップのパッドに対向して電気的に接続される内部端子と、
貼付面の裏面に形成され、実装時に他の部品に接続される外部端子と、
前記ウェハの貼り付け範囲外または貼付面の裏面に形成され、試験時に試験装置の端子が接続されるテスト用端子と、
前記内部端子と前記外部端子およびテスト用端子とを電気的に接続する内部配線と、
を備えたことを特徴とするチップマウント用配線シート。 A wiring sheet attached to a wafer on which a plurality of semiconductor chips are formed,
Internal terminals electrically connected to the pads of each semiconductor chip;
An external terminal formed on the back side of the affixing surface and connected to other components at the time of mounting;
A test terminal to which a terminal of a test apparatus is connected at the time of a test, which is formed on the back side of the affixing surface of the wafer or on the back side of the affixing surface;
An internal wiring for electrically connecting the internal terminal, the external terminal and the test terminal;
A chip mounting wiring sheet comprising: 前記テスト用端子は、シートの端部に形成され、複数の半導体チップで共通である請求項７に記載のチップマウント用配線シート。   The chip mounting wiring sheet according to claim 7, wherein the test terminal is formed at an end portion of the sheet and is common to a plurality of semiconductor chips. 請求項７または請求項８に記載のチップマウント用配線シートに貼り付けた半導体チップが形成されたウェハを、各半導体チップ毎にカットして形成したことを特徴とするシートマウントチップ。   9. A sheet mount chip, wherein a wafer on which a semiconductor chip attached to the chip mount wiring sheet according to claim 7 or 8 is formed is cut for each semiconductor chip. 請求項７または請求項８に記載のチップマウント用配線シートに半導体チップが形成されたウェハを貼り付ける手順、
テスト用端子に試験装置の端子を接続して各半導体チップの試験を行う手順、
前記ウェハおよびチップマウント用配線シートを各半導体チップ毎にカットする手順、
を有することを特徴とするシートマウントチップの製造方法。 A procedure for attaching a wafer on which a semiconductor chip is formed on the chip mounting wiring sheet according to claim 7 or 8,
A procedure for testing each semiconductor chip by connecting a test device terminal to a test terminal,
A procedure for cutting the wafer and chip mounting wiring sheet for each semiconductor chip;
A method for manufacturing a sheet mount chip, comprising:
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