JP2007014059A

JP2007014059A - Switching circuit

Info

Publication number: JP2007014059A
Application number: JP2005188446A
Authority: JP
Inventors: Seiji Makita; 聖嗣牧田; Masaharu Anpo; 正治安保; Akihiro Hara; 昭博原; Yoshiaki Oshima; 義敬尾島
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2005-06-28
Filing date: 2005-06-28
Publication date: 2007-01-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a switching circuit in which recovery loss is reduced by crossing the switching of an MOSFET as a main switching element and an MOSFET as a synchronous rectification element while preventing a large through current from flowing. <P>SOLUTION: The switching circuit comprising a high side MOSFET 1 as a main switching element and a low side MOSFET 20 as a synchronous rectification element is further provided with a first current detection means for detecting a current flowing through the low side MOSFET 20, and a second current detection means for detecting a current flowing through a parasitic diode 9 of the low side MOSFET 20. A dead time is set such that both a through current detected by the first current detection means and a recovery current detected by the second current detection means decrease, and a gate signal for the high side MOSFET 1 and the low side MOSFET 20 is output. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、スイッチング回路に関し、より詳細には、スイッチングのタイミングを制御可能なスイッチング回路に関する。 The present invention relates to a switching circuit, and more particularly to a switching circuit capable of controlling the timing of switching.

従来から、主スイッチング素子のハイサイドＭＯＳＦＥＴをオフした還流期間における同期整流用素子のローサイドＭＯＳＦＥＴに寄生するボディダイオードの導通期間を短縮し、導通損失を低減する技術が知られている（例えば、特許文献１参照）。 Conventionally, a technique for shortening the conduction period of the body diode parasitic to the low-side MOSFET of the synchronous rectification element during the return period in which the high-side MOSFET of the main switching element is turned off to reduce conduction loss is known (for example, patents). Reference 1).

図８は特許文献１に記載の回路をはじめとする従来技術の回路を、図９はその回路の動作波形を示す図である。図８のような回路を動作させる場合、主スイッチング素子のハイサイドＭＯＳＦＥＴ１と同期整流用素子のローサイドＭＯＳＦＥＴ２が同時にオンして大きな貫通電流が流れないようにするため、電圧検出器１０により検出されるローサイドＭＯＳＦＥＴ２の両端電圧Ｖ１に基づいて、図９に示す如くゲート電圧信号Ｖｇ１とＶｇ２間にデッドタイムＴｄ１とＴｄ２を設けながらハイサイドＭＯＳＦＥＴ１とローサイドＭＯＳＦＥＴ２を交互にオンオフさせている。上述の従来技術は、これらのデッドタイムが短くなるよう制御することによって、ハイサイドＭＯＳＦＥＴ１をオフした還流期間におけるローサイドＭＯＳＦＥＴ２に寄生するボディダイオード９の導通期間を短縮し、導通損失を低減している。
特開２００４−３１２９１３号公報 FIG. 8 shows a conventional circuit including the circuit described in Patent Document 1, and FIG. 9 shows an operation waveform of the circuit. When the circuit as shown in FIG. 8 is operated, the high-side MOSFET 1 as the main switching element and the low-side MOSFET 2 as the synchronous rectification element are simultaneously turned on to prevent a large through current from flowing. Based on the voltage V1 across the low-side MOSFET 2, the high-side MOSFET 1 and the low-side MOSFET 2 are alternately turned on and off while providing dead times Td1 and Td2 between the gate voltage signals Vg1 and Vg2, as shown in FIG. The above-described conventional technology controls the dead time to be shortened, thereby shortening the conduction period of the body diode 9 parasitic on the low-side MOSFET 2 during the reflux period in which the high-side MOSFET 1 is turned off, thereby reducing conduction loss. .
JP 2004-312913 A

ところで、図９に示されるように、ハイサイドＭＯＳＦＥＴ１がオンする際にローサイドＭＯＳＦＥＴ２のボディダイオード９に印加される電圧Ｖ１が順電圧から逆電圧に切り替わることによって、カソードからアノードへの逆電流、すなわちリカバリー電流がボディダイオード９に一瞬流れ、リカバリー損失が生じる。このリカバリー損失を低減するために、ハイサイドＭＯＳＦＥＴ１とローサイドＭＯＳＦＥＴ２のスイッチタイミングをクロスすることが有効であることはよく知られている。 By the way, as shown in FIG. 9, when the high-side MOSFET 1 is turned on, the voltage V1 applied to the body diode 9 of the low-side MOSFET 2 is switched from the forward voltage to the reverse voltage, so that the reverse current from the cathode to the anode, that is, A recovery current flows for a moment in the body diode 9 and a recovery loss occurs. In order to reduce this recovery loss, it is well known that crossing the switch timings of the high-side MOSFET 1 and the low-side MOSFET 2 is effective.

しかしながら、スイッチタイミングをクロスしすぎると貫通電流が大きく流れてしまうという問題が生じる。この点、上述の従来技術では、貫通電流を一切流さないように制限しているため、リカバリー損失を低減するためにスイッチングをクロスすることができない。 However, if the switch timing is crossed too much, there arises a problem that a through current flows greatly. In this regard, in the above-described conventional technique, since no through current is allowed to flow, switching cannot be crossed in order to reduce recovery loss.

そこで、本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。 Therefore, the present invention provides a switching circuit that reduces recovery loss by crossing the switching of the first switch as the main switching element and the second switch as the synchronous rectifying element while preventing a large amount of through current from flowing. For the purpose of provision.

上記課題を解決するため、本発明の一局面によれば、
主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチとを備えるスイッチング回路において、
第２のスイッチに流れる電流を検出する第１の電流検出手段と、
第２のスイッチの寄生ダイオードに流れる電流を検出する第２の電流検出手段とを備え、
第１の電流検出手段により検出される貫通電流と第２の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第１のスイッチ及び第２のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路が提供される。 In order to solve the above problems, according to one aspect of the present invention,
In a switching circuit comprising a first switch as a main switching element and a second switch as a synchronous rectification element,
First current detecting means for detecting a current flowing through the second switch;
Second current detecting means for detecting a current flowing in the parasitic diode of the second switch,
The dead time is set so that both the through current detected by the first current detection means and the recovery current detected by the second current detection means become small, and the gates for the first switch and the second switch A switching circuit is provided that outputs a signal.

これにより、貫通電流とリカバリー電流を独立に検出可能なため貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムを設定することができるので、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。 As a result, since the through current and the recovery current can be detected independently, the dead time can be set so that both the through current and the recovery current become small. It is possible to prevent a large amount of current from flowing.

また、本局面において、前記第１の電流検出手段により第１の閾値以上の貫通電流が検出された場合はデッドタイムを大きくする側に調整し、前記第２の電流検出手段により第２の閾値以上のリカバリー電流が検出された場合はデッドタイムを小さくする側に調整することが好適である。つまり、貫通電流がある閾値以上の場合クロスタイムが大きいと考えられるので、クロスタイムを小さくするためにデッドタイムを大きくする側に設定し、リカバリー電流がある閾値以上の場合デッドタイムが大きいと考えられるので、デッドタイムを小さくする側に設定する。 In this aspect, when a through current greater than or equal to the first threshold value is detected by the first current detection means, the dead time is adjusted to be increased, and the second threshold value is adjusted by the second current detection means. When the above recovery current is detected, it is preferable to adjust the dead time to be reduced. In other words, if the feedthrough current is above a certain threshold, the cross time is considered to be large, so it is set to increase the dead time to reduce the cross time, and if the recovery current is above a certain threshold, the dead time is considered large. Therefore, set it to the side to reduce the dead time.

なお、貫通電流及びリカバリー電流の閾値は、閾値の前回値を記憶し、前回値より小さくなるように調整してもよい。 Note that the previous threshold values may be stored as threshold values for the through current and the recovery current, and may be adjusted to be smaller than the previous values.

本発明によれば、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチのスイッチングをクロスさせ、リカバリー損失を低減することができる。 According to the present invention, the switching of the first switch as the main switching element and the second switch as the synchronous rectification element can be crossed and the recovery loss can be reduced while preventing a through current from flowing greatly. .

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。図１は、本発明のスイッチング回路の一形態を示す図である。本形態のスイッチング回路は、主スイッチング素子のハイサイドＭＯＳＦＥＴ１（以下、「ＭＯＳＦＥＴ１」という）、同期整流用素子の電流検知機能付ローサイドＭＯＳＦＥＴ２０（以下、「ＭＯＳＦＥＴ２０」という）、インダクタンス５、平滑コンデンサ６からなる回路群と、これらの回路群を制御するデッドタイム制御回路４と、デッドタイム制御回路４に対しＰＷＭ信号を送信するＰＷＭ回路３とを有する。 The best mode for carrying out the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a switching circuit of the present invention. The switching circuit of this embodiment includes a high-side MOSFET 1 (hereinafter referred to as “MOSFET 1”) as a main switching element, a low-side MOSFET 20 with a current detection function as a synchronous rectification element (hereinafter referred to as “MOSFET 20”), an inductance 5, and a smoothing capacitor 6. And a dead time control circuit 4 that controls these circuit groups, and a PWM circuit 3 that transmits a PWM signal to the dead time control circuit 4.

ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０との直列回路が直流電源７に対して並列に接続されている。また、ＭＯＳＦＥＴ２０のドレイン−ソース間にインダクタンス５と平滑コンデンサ６が直列に接続されている。デッドタイム制御回路４がＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０を交互にオンオフさせることにより、直流電源７の電圧が降圧され平滑された出力電圧ＶＯＵＴが負荷（図示しない）に供給される。 A series circuit of the MOSFET 1 and the MOSFET 20 is connected in parallel to the DC power supply 7. An inductance 5 and a smoothing capacitor 6 are connected in series between the drain and source of the MOSFET 20. When the dead time control circuit 4 alternately turns on and off the MOSFET 1 and the MOSFET 20, the voltage of the DC power supply 7 is stepped down and a smoothed output voltage VOUT is supplied to a load (not shown).

図３は、ＭＯＳＦＥＴ２０の構成を示す図である。ワンパッケージのＭＯＳＦＥＴ２０は、主素子である同期整流用素子のＭＯＳＦＥＴ２ａ、センスＭＯＳＦＥＴ２ｂ及びセンスダイオード９ｂを内蔵している。センスＭＯＳＦＥＴ２ｂは、主素子ＭＯＳＦＥＴ２ａの寄生ダイオード９ａ及びセンスダイオード９ｂから影響を受けることなく、主素子ＭＯＳＦＥＴ２ａに流れる電流を検出できる。一方、センスダイオード９ｂは、主素子ＭＯＳＦＥＴ２ａ及びセンスＭＯＳＦＥＴ２ｂから影響を受けることなく、寄生ダイオード９ａに流れる電流を検出できる。このように、主素子ＭＯＳＦＥＴ２ａに流れる電流と寄生ダイオード９ａに流れる電流を独立に検出できる点について、図１０を参照しながら説明する。 FIG. 3 is a diagram showing a configuration of the MOSFET 20. The one-package MOSFET 20 includes a MOSFET 2a, a sense MOSFET 2b, and a sense diode 9b that are synchronous rectification elements as main elements. The sense MOSFET 2b can detect the current flowing through the main element MOSFET 2a without being affected by the parasitic diode 9a and the sense diode 9b of the main element MOSFET 2a. On the other hand, the sense diode 9b can detect the current flowing through the parasitic diode 9a without being affected by the main element MOSFET 2a and the sense MOSFET 2b. The point that the current flowing through the main element MOSFET 2a and the current flowing through the parasitic diode 9a can be detected independently will be described with reference to FIG.

図１０は、ＭＯＳＦＥＴ２０の構造の断面図である。なお、図１０の左端に位置する半導体素子１２には、半導体素子１２の動作電流Ｉ２と寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）とが流れている状態を模式的に示す。 FIG. 10 is a cross-sectional view of the structure of the MOSFET 20. 10 schematically shows a state in which an operating current I2 of the semiconductor element 12 and a forward current (current I1) accompanying the turn-on of the parasitic diode flow through the semiconductor element 12 located at the left end of FIG.

ＭＯＳＦＥＴ２０は、基板１１に複数の半導体素子１２を設けた構成とされている。ＭＯＳＦＥＴ２０は、プレーナゲート構造の半導体装置である。基板１１は、半導体素子１２を製造するための基材であり、例えば、ｎ⁻シリコン基板を用いることができる。 The MOSFET 20 has a configuration in which a plurality of semiconductor elements 12 are provided on a substrate 11. The MOSFET 20 is a semiconductor device having a planar gate structure. The substrate 11 is a base material for manufacturing the semiconductor element 12, and for example, an n ^- silicon substrate can be used.

半導体素子１２は、第１導電型領域１３と、第２導電型領域であるＮ^＋ソース領域１７Ａ，１７Ｂと、ゲート絶縁膜１８と、ゲート電極１９と、第１の電極であるダイオード電極２２と、第２の電極であるセンス電極２４Ａ，２４Ｂと、絶縁膜２５と、Ｎ^＋領域２７と、ドレイン電極２８とを有する。 The semiconductor element 12 includes a first conductivity type region 13, N ⁺ source regions 17A and 17B that are second conductivity type regions, a gate insulating film 18, a gate electrode 19, and a diode electrode 22 that is a first electrode. , Sense electrodes 24A and 24B, which are second electrodes, an insulating film 25, an N ⁺ region 27, and a drain electrode 28.

第１導電型領域１３は、Ｐ型領域であり、基板１１の表面層内に設けられている。第１導電型領域１３は、ボディ領域１４とチャネル領域１５とを有する。ボディ領域１４は、第１導電型領域１３の中央付近に設けられている。チャネル領域１５は、第１導電型領域１３の外周付近に設けられている。 The first conductivity type region 13 is a P-type region and is provided in the surface layer of the substrate 11. The first conductivity type region 13 has a body region 14 and a channel region 15. The body region 14 is provided near the center of the first conductivity type region 13. The channel region 15 is provided near the outer periphery of the first conductivity type region 13.

第２導電型領域であるＮ^＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３とは異なる導電型を有する。Ｎ^＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３と接合されると共に、ボディ領域１４とチャネル領域１５との間に位置するよう基板１１の表面層内に設けられている。 The N ⁺ source regions 17 A and 17 B, which are the second conductivity type regions, have a conductivity type different from that of the first conductivity type region 13. The N ⁺ source regions 17A and 17B are bonded to the first conductivity type region 13 and are provided in the surface layer of the substrate 11 so as to be positioned between the body region 14 and the channel region 15.

ゲート絶縁膜１８は、基板１１の表面に形成されており、ゲート電極１９を内包すると共に、隣接するセンス電極２４Ａ，２４Ｂ間を絶縁する。ゲート電極１９は、隣接する半導体素子１２に亘って設けられると共に、ゲート絶縁膜１８に覆われている。 The gate insulating film 18 is formed on the surface of the substrate 11, includes the gate electrode 19, and insulates the adjacent sense electrodes 24A and 24B. The gate electrode 19 is provided over the adjacent semiconductor elements 12 and is covered with the gate insulating film 18.

第１の電極であるダイオード電極２２は、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するよう基板１１上に設けられている。ダイオード電極２２は、絶縁膜２５によりセンス電極２４Ａ，２４Ｂと電気的に絶縁されている。 The diode electrode 22 as the first electrode is provided on the substrate 11 so as to contact the body region 14 without contacting the N ⁺ source regions 17A and 17B. The diode electrode 22 is electrically insulated from the sense electrodes 24A and 24B by the insulating film 25.

このように、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２を設けることにより、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）やその後のリカバリー電流）を独立して検出することができる。 In this way, by providing the diode electrode 22 that is in contact with the body region 14 without being in contact with the N ⁺ source regions 17A and 17B, the current flowing through the parasitic diode (the forward current (current I1) accompanying the turn-on of the parasitic diode) Subsequent recovery current) can be detected independently.

第２の電極であるセンス電極２４Ａ，２４Ｂは、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するようゲート絶縁膜１８と絶縁膜２５との間に設けられている。 The sense electrodes 24A and 24B, which are the second electrodes, are provided between the gate insulating film 18 and the insulating film 25 so as to be in contact with the N ⁺ source regions 17A and 17B without being in contact with the body region 14.

このように、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂを設けることにより、半導体素子１２の動作電流Ｉ２を独立して検出することができる。 Thus, by providing the sense electrodes 24A and 24B that are in contact with the N ⁺ source regions 17A and 17B without being in contact with the body region 14, the operating current I2 of the semiconductor element 12 can be detected independently.

絶縁膜２５は、ボディ領域１４とＮ^＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うと共に、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間を絶縁するよう基板１１上に設けられている。 The insulating film 25 is provided on the substrate 11 so as to cover the boundary portion B between the body region 14 and the N ⁺ source regions 17A and 17B and to insulate between the diode electrode 22 and the sense electrodes 24A and 24B.

このように、ボディ領域１４とＮ^＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うよう絶縁膜２５を、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間に設けることにより、ダイオード電極２２がＮ^＋ソース領域１７Ａ，１７Ｂと接触することを防止できると共に、センス電極２４Ａ，２４Ｂがボディ領域１４と接触することを防止できる。絶縁膜２５としては、例えば、ＣＶＤ法や蒸着法により形成されたＳｉＯ_２膜やＳｉＮ膜等を用いることができる。 As described above, the insulating film 25 is provided between the diode electrode 22 and the sense electrodes 24A and 24B so as to cover the boundary portion B between the body region 14 and the N ⁺ source regions 17A and 17B. ^{In addition} to preventing contact with the ⁺ source regions 17A and 17B, it is possible to prevent the sense electrodes 24A and 24B from contacting the body region 14. As the insulating film 25, for example, a SiO ₂ film or a SiN film formed by a CVD method or a vapor deposition method can be used.

Ｎ^＋領域２７は、基板１１の裏面層内に設けられている。ドレイン電極２８は、Ｎ^＋領域２７を覆うように設けられている。 The N ⁺ region 27 is provided in the back layer of the substrate 11. The drain electrode 28 is provided so as to cover the N ⁺ region 27.

以上説明したように、図１０に示される構造を有するＭＯＳＦＥＴ２０によれば、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２と、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂとを半導体素子１２に設けることにより、半導体素子１２の動作電流Ｉ２と、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）やその後のリカバリー電流）とをそれぞれ独立して検出することができる。 As described above, according to the MOSFET 20 having the structure shown in FIG. 10, the diode electrode 22 in contact with the body region 14 and the body region 14 are in contact with each other without contacting the N ⁺ source regions 17A and 17B. In addition, by providing the semiconductor element 12 with the sense electrodes 24A and 24B in contact with the N ⁺ source regions 17A and 17B, the operating current I2 of the semiconductor element 12 and the current flowing through the parasitic diode (the forward current accompanying the turn-on of the parasitic diode). (Current I1) and subsequent recovery current) can be detected independently.

したがって、図３に示される構成を有するＭＯＳＦＥＴ２０にするためには、複数のセルのうち一部に作り込んだ半導体素子１２をセンスＭＯＳＦＥＴ２ｂとセンスダイオード９ｂとして用い、残りのセルを寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるようにすればよい。 Therefore, in order to obtain the MOSFET 20 having the configuration shown in FIG. 3, the semiconductor element 12 formed in a part of the plurality of cells is used as the sense MOSFET 2b and the sense diode 9b, and the remaining cells are used as the parasitic diode 9a. The main element MOSFET 2a may be used.

ここで、流れる電流は、その用いたセルの比率（セル比）により定まるので、寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるセルとセンスＭＯＳＦＥＴ２ｂ及びセンスダイオード９ｂとして用いるセルとの数の比が、例えば１，０００対１であれば、センスＭＯＳＦＥＴ２ｂを流れる電流の１，０００倍の電流が主素子ＭＯＳＦＥＴ２ａに流れることになり、センスダイオード９ｂを流れる電流の１，０００倍の電流が寄生ダイオード９ａに流れることになる。 Here, since the flowing current is determined by the ratio (cell ratio) of the used cells, the ratio of the number of cells used as the main element MOSFET 2a parasitic to the parasitic diode 9a and the number of cells used as the sense MOSFET 2b and the sense diode 9b is For example, in the case of 1,000 to 1, 1,000 times the current flowing through the sense MOSFET 2b flows through the main element MOSFET 2a, and 1,000 times the current flowing through the sense diode 9b flows into the parasitic diode 9a. Will flow.

そこで、センスＭＯＳＦＥＴ２ｂとセンスダイオード９ｂとして用いるセルのセンス電極２４Ａ，Ｂ及びダイオード電極２２は、それぞれ独立にデッドタイム制御回路４に接続される（図１，３，１０参照）。これにより、上述のセル比に基づいて、デッドタイム制御回路４は、センスＭＯＳＦＥＴ２ｂを流れる電流を検出することによって主素子ＭＯＳＦＥＴ２ａを流れる電流を検出できるとともに、センスダイオード９ｂを流れる電流を検出することによって寄生ダイオード９ａに流れる電流を検出できる。 Therefore, the sense electrodes 24A and B and the diode electrodes 22 of the cells used as the sense MOSFET 2b and the sense diode 9b are independently connected to the dead time control circuit 4 (see FIGS. 1, 3 and 10). Thereby, based on the above cell ratio, the dead time control circuit 4 can detect the current flowing through the main element MOSFET 2a by detecting the current flowing through the sense MOSFET 2b, and by detecting the current flowing through the sense diode 9b. The current flowing through the parasitic diode 9a can be detected.

なお、図１に示されるＭＯＳＦＥＴ２０のゲート端子Ｇ，ドレイン端子Ｄ、ソース端子Ｓのそれぞれは、ゲート電極１９、ドレイン電極２８、寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるセルのセンス電極２４に相当する。 Note that each of the gate terminal G, drain terminal D, and source terminal S of the MOSFET 20 shown in FIG. 1 corresponds to the sense electrode 24 of the cell used as the main element MOSFET 2a parasitic to the gate electrode 19, the drain electrode 28, and the parasitic diode 9a. To do.

次に、図１の形態のスイッチング回路の動作について説明する。図２は、図１の形態のスイッチング回路の動作波形を示す図である。ゲート電圧信号Ｖｇ２によりＭＯＳＦＥＴ２０がＯＦＦした後、デッドタイムＴｄ１後にゲート電圧信号Ｖｇ１によりＭＯＳＦＥＴ１がＯＮする。そのとき、寄生ダイオード９にリカバリー電流Ｉｒ１が流れるので、デッドタイムをＴｄ１より短いＴｄ３に設定する。したがって、寄生ダイオード９に流れる順電流の通電時間が短くなることにより、寄生ダイオード９に流れるリカバリー電流はＩｒ１より小さいＩｒ２となる。さらにデッドタイムを短くしていくと、ゲート電圧信号Ｖｇ１とゲート電圧信号Ｖｇ２がクロスする（クロスタイムＴｄ５）ことにより、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０に貫通電流Ｉｐ１が流れはじめる。そこで、クロスタイムをＴｄ５より短くして貫通電流Ｉｐ１が減少するようにデッドタイムを調整する（Ｔｄ７）。 Next, the operation of the switching circuit in the form of FIG. 1 will be described. FIG. 2 is a diagram showing operation waveforms of the switching circuit of the form of FIG. After the MOSFET 20 is turned off by the gate voltage signal Vg2, the MOSFET 1 is turned on by the gate voltage signal Vg1 after the dead time Td1. At that time, since the recovery current Ir1 flows through the parasitic diode 9, the dead time is set to Td3 shorter than Td1. Therefore, when the energization time of the forward current flowing through the parasitic diode 9 is shortened, the recovery current flowing through the parasitic diode 9 becomes Ir2 smaller than Ir1. As the dead time is further shortened, the gate voltage signal Vg1 and the gate voltage signal Vg2 cross each other (cross time Td5), whereby the through current Ip1 starts to flow through the MOSFET1 and the MOSFET20. Therefore, the dead time is adjusted so that the crossing time is shorter than Td5 and the through current Ip1 is reduced (Td7).

一方、ゲート電圧信号Ｖｇ１によりＭＯＳＦＥＴ１がＯＦＦした後、デッドタイムＴｄ２後にゲート電圧信号Ｖｇ２によりＭＯＳＦＥＴ２０がＯＮする。そして、デッドタイムをＴｄ２より短いＴｄ４に設定する。さらにデッドタイムを短くしていくと、ゲート電圧信号Ｖｇ１とゲート電圧信号Ｖｇ２がクロスする（クロスタイムＴｄ６）ことにより、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０に貫通電流Ｉｐ２が流れはじめる。そこで、クロスタイムをＴｄ６より短くして貫通電流Ｉｐ２が減少するようにデッドタイムを調整する（Ｔｄ８）。 On the other hand, after the MOSFET 1 is turned off by the gate voltage signal Vg1, the MOSFET 20 is turned on by the gate voltage signal Vg2 after the dead time Td2. Then, the dead time is set to Td4 shorter than Td2. As the dead time is further shortened, the gate voltage signal Vg1 and the gate voltage signal Vg2 cross each other (cross time Td6), so that the through current Ip2 begins to flow through the MOSFET1 and the MOSFET20. Therefore, the dead time is adjusted such that the cross time is shorter than Td6 and the through current Ip2 is reduced (Td8).

このように、貫通電流が生じた場合にはその貫通電流が減少するようにデッドタイムを設定する制御を実行し、リカバリー電流が生じた場合にはそのリカバリー電流が減少するようにデッドタイムを設定する制御を実行する。最終的には、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整がなされる。これにより、貫通電流が大きく流れるのを防ぎつつリカバリー損失を低減させる最適なスイッチタイミングとなる。なお、貫通電流によるＭＯＳＦＥＴのチャネル損失とリカバリー電流によるリカバリー損失の合計が小さくなるようなデッドタイムが設定されるようにしてもよい。 In this way, when a through current occurs, control is performed to set the dead time so that the through current decreases, and when a recovery current occurs, the dead time is set so that the recovery current decreases. Execute control to Finally, adjustment is made so that the dead time is set so that both the through current and the recovery current become small. As a result, it is possible to obtain an optimal switch timing that reduces recovery loss while preventing large through current from flowing. Note that a dead time may be set such that the total of the MOSFET channel loss due to the through current and the recovery loss due to the recovery current is small.

それでは、上述の図２の動作波形となるように制御する制御回路について説明する。図４は、デッドタイム制御回路４の内部構成の一形態を詳細に示す図である。 Now, a control circuit that controls the operation waveform shown in FIG. 2 will be described. FIG. 4 is a diagram showing in detail one form of the internal configuration of the dead time control circuit 4.

調整回路１０１は、貫通電流及びリカバリー電流を検出すると、これらが減少するようにレベルシフト回路１０２，１０３を調整する。すなわち、所定の閾値（第１の閾値）以上の貫通電流が検出された場合はクロスタイムが大きいと考えられるので、調整回路１０１はクロスタイムを小さくする側（デッドタイムを大きくする側）に制御する。一方、所定の閾値（第２の閾値）以上のリカバリー電流が検出された場合はデッドタイムが大きいと考えられるので、調整回路１０１はデッドタイムを小さくする側（クロスタイムを大きくする側）に制御する。なお、デッドタイムやクロスタイムは、レベルシフト回路１０２，１０３によるＰＷＭ回路３が出力するランプ波ｉのレベルシフト量によって調整される。 When the adjustment circuit 101 detects the through current and the recovery current, the adjustment circuit 101 adjusts the level shift circuits 102 and 103 so that they decrease. That is, when a through current greater than or equal to a predetermined threshold (first threshold) is detected, it is considered that the cross time is long. Therefore, the adjustment circuit 101 controls to reduce the cross time (to increase the dead time). To do. On the other hand, if a recovery current that is equal to or greater than a predetermined threshold (second threshold) is detected, the dead time is considered to be large, so the adjustment circuit 101 controls to reduce the dead time (to increase the cross time). To do. The dead time and cross time are adjusted by the level shift amount of the ramp wave i output from the PWM circuit 3 by the level shift circuits 102 and 103.

ここで、調整回路１０１に、貫通電流を検出するための第１の閾値とリカバリー電流を検出するための第２の閾値を調整可能な回路を設けてもよい。例えば、貫通電流を検出するための第１の閾値は、貫通電流を前回検出したときの値より小さい値となるように調整され、リカバリー電流を検出するための第２の閾値は、リカバリー電流を前回検出したときの値より小さい値となるように調整される。図２の動作波形の場合、調整回路１０１は、リカバリー電流Ｉｒ２を検出するときの閾値は、リカバリー電流Ｉｒ１を検出したときの閾値より小さくなるように調整する。同様に、調整回路１０１０は、貫通電流Ｉｐ１についても調整する。 Here, the adjustment circuit 101 may be provided with a circuit capable of adjusting the first threshold value for detecting the through current and the second threshold value for detecting the recovery current. For example, the first threshold value for detecting the through current is adjusted to be smaller than the value when the previous through current is detected, and the second threshold value for detecting the recovery current is the recovery current The value is adjusted so as to be smaller than the value at the previous detection. In the case of the operation waveform of FIG. 2, the adjustment circuit 101 adjusts the threshold value when detecting the recovery current Ir2 to be smaller than the threshold value when detecting the recovery current Ir1. Similarly, the adjustment circuit 1010 adjusts the through current Ip1.

また、調整回路１０１が出力するＯＮ切替ｍは、ローサイドのＭＯＳＦＥＴ２０のターンオンを進めるか遅らせるかを選択するための信号である。ＯＮ切替ｍがＬｏレベルのときＭＯＳＦＥＴ２０のターンオンを遅らせることを示し、ＯＮ切替ｍがＨｉレベルのときＭＯＳＦＥＴ２０のターンオンを進めることを示す。一方、調整回路１０１が出力するＯＦＦ切替ｎは、ローサイドのＭＯＳＦＥＴ２０のターンオフを進めるか遅らせるかを選択するための信号である。ＯＦＦ切替ｎがＬｏレベルのときＭＯＳＦＥＴ２０のターンオフを遅らせることを示し、ＯＦＦ切替ｎがＨｉレベルのときＭＯＳＦＥＴ２０のターンオフを進めることを示す。 The ON switching m output from the adjustment circuit 101 is a signal for selecting whether to turn on or delay the turn-on of the low-side MOSFET 20. This indicates that the turn-on of the MOSFET 20 is delayed when the ON switch m is at the Lo level, and that the turn-on of the MOSFET 20 is advanced when the ON switch m is at the Hi level. On the other hand, the OFF switching n output from the adjustment circuit 101 is a signal for selecting whether to advance or delay the turn-off of the low-side MOSFET 20. This indicates that the turn-off of the MOSFET 20 is delayed when the OFF switch n is at the Lo level, and that the turn-off of the MOSFET 20 is advanced when the OFF switch n is at the Hi level.

レベルシフト回路１０２，１０３は、調整回路１０１からのレベルシフト制御指令に基づいて、ランプ波ｉをレベルシフトする回路である。反転回路１０４は、入力された波形を反転して出力する回路であり、例えば２．５Ｖを基準に入力波形を反転させる。コンパレータ１０５，１０６，１０７，１０８，１２２は、内部にヒスを持ちオフセットの少ないものが望ましい。 The level shift circuits 102 and 103 are circuits for level shifting the ramp wave i based on the level shift control command from the adjustment circuit 101. The inversion circuit 104 is a circuit that inverts and outputs an input waveform, and inverts the input waveform based on, for example, 2.5V. The comparators 105, 106, 107, 108, 122 are preferably those having internal hysteresis and a small offset.

ＰＷＭ回路３は、互いに同期するランプ波とパルス波を出力する。直流電源７の電圧を所定の出力電圧ＶＯＵＴに降圧させる指令パルスが、所定周波数で出力される。図７は、ＰＷＭ回路３の一形態を示す。２０１，２０２は定電流源を、２０３，２０４，２０５，２０６はダイオードを、２０７はコンデンサを、２０８，２０９は抵抗を、２１０はコンパレータを表す。なお、ＰＷＭ回路３は、周知の回路のため、回路定数設定等の詳細な説明は省略する。また、ＰＷＭ出力する手段であればよいので、ＰＷＭ回路３の形態に限るものではない。 The PWM circuit 3 outputs a ramp wave and a pulse wave that are synchronized with each other. A command pulse for stepping down the voltage of the DC power supply 7 to a predetermined output voltage VOUT is output at a predetermined frequency. FIG. 7 shows one form of the PWM circuit 3. Reference numerals 201 and 202 denote constant current sources, 203, 204, 205, and 206 denote diodes, 207 denotes a capacitor, 208 and 209 denote resistors, and 210 denotes a comparator. Since the PWM circuit 3 is a well-known circuit, a detailed description of circuit constant setting and the like is omitted. Further, any means for outputting PWM may be used, and the present invention is not limited to the form of the PWM circuit 3.

次に、図４に示されるデッドタイム制御回路４のデッドタイム制御の回路動作について説明する。図５，６は、デッドタイム制御のタイミングチャートである。図５において、コンパレータ１０５は、パルス波ｃを反転したパルス波ｄとレベルシフト（アップ）したランプ波ａを比較して、ターンオン遅れ（Ｔｏｎ１，Ｔｏｎ２）した信号ｅを出力する。コンパレータ１０６は、パルス波ｃとレベルシフト（アップ）したランプ波ａを比較して、ターンオン進み（Ｔｏｎ３，Ｔｏｎ４）した信号ｆを出力する。コンパレータ１０７は、パルス波ｃとレベルシフト（ダウン）したランプ波ｂを比較して、ターンオフ遅れ（Ｔｏｆｆ１，Ｔｏｆｆ２）した信号ｇを出力する。コンパレータ１０８は、パルス波ｃを反転したパルス波ｄとレベルシフト（ダウン）したランプ波ｂを比較して、ターンオフ進み（Ｔｏｆｆ３，Ｔｏｆｆ４）した信号ｈを出力する。 Next, the circuit operation of the dead time control of the dead time control circuit 4 shown in FIG. 4 will be described. 5 and 6 are timing charts of dead time control. In FIG. 5, the comparator 105 compares the pulse wave d obtained by inverting the pulse wave c with the ramp wave a that is level-shifted (up), and outputs a signal e that is delayed in turn-on (Ton1, Ton2). The comparator 106 compares the pulse wave c and the level-shifted (up) ramp wave a, and outputs a signal f that is turned on (Ton3, Ton4). The comparator 107 compares the pulse wave c and the level-shifted (down) ramp wave b, and outputs a signal g with a turn-off delay (Toff1, Toff2). The comparator 108 compares the pulse wave d obtained by inverting the pulse wave c with the ramp wave b that has been level-shifted (down), and outputs a signal h that has been turned off (Toff3, Toff4).

図６において、ＡＮＤ回路１１９は、ローサイドのＭＯＳＦＥＴ２０のターンオンを進めるか遅らせるかを選択するための信号であるＯＮ切替ｍがＬｏレベルのときターンオン遅れした信号ｅの立ち上がりエッジを検出すると反転し、ＯＮ切替ｍがＨｉレベルのときターンオン進みした信号ｆの立ち上がりエッジを検出すると反転する信号ｋを出力する。一方、ＮＯＲ回路１２０は、ローサイドのＭＯＳＦＥＴ２０のターンオフを進めるか遅らせるかを選択するための信号であるＯＦＦ切替ｎがＬｏレベルのときターンオフ遅れした信号ｇの立下りエッジを検出すると反転し、ＯＦＦ切替ｎがＨｉレベルのときターンオフ進みした信号ｈの立下りエッジを検出すると反転する信号ｌを出力する。 In FIG. 6, the AND circuit 119 is inverted when the rising edge of the signal e delayed in turn-on is detected when the ON switching m, which is a signal for selecting whether the turn-on of the low-side MOSFET 20 is advanced or delayed, is Lo level. When the switching m is at the Hi level, a signal k that is inverted when the rising edge of the signal f that has been turned on is detected is output. On the other hand, the NOR circuit 120 is inverted when detecting the falling edge of the signal g delayed in turn-off when the OFF switch n, which is a signal for selecting whether to advance or delay the turn-off of the low-side MOSFET 20, is Lo level. When n is at the Hi level, a signal l that is inverted when the falling edge of the signal h that has been turned off is detected is output.

ＲＳフリップフロップ１２１は、信号ｋと信号ｌの入力関係に基づいて、ゲート電圧信号Ｖｇ２を出力する。 The RS flip-flop 121 outputs the gate voltage signal Vg2 based on the input relationship between the signal k and the signal l.

一方、コンパレータ１２２は、ＰＷＭ回路３が出力したランプ波ｉとパルス波ｃとを比較して、ゲート電圧信号Ｖｇ１を出力する。 On the other hand, the comparator 122 compares the ramp wave i output from the PWM circuit 3 with the pulse wave c and outputs a gate voltage signal Vg1.

ＲＳフリップフロップ１２１が出力するゲート電圧信号Ｖｇ２とコンパレータ１２２が出力するゲート電圧信号Ｖｇ１がこのように制御されることによって、上述の図２の動作波形が実現可能になる。 By controlling the gate voltage signal Vg2 output from the RS flip-flop 121 and the gate voltage signal Vg1 output from the comparator 122 in this manner, the operation waveform of FIG. 2 described above can be realized.

したがって、本発明のスイッチング回路によれば、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整が可能となるため、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。そして、理想的には貫通電流もリカバリー電流も流れないデッドタイムが設定されたスイッチタイミングとすることができる。 Therefore, according to the switching circuit of the present invention, since it is possible to adjust the dead time so that both the through current and the recovery current are reduced, the through loss is passed and the recovery loss is reduced. A large amount of through current can be prevented from flowing. Ideally, the switch timing can be set to a dead time in which neither a through current nor a recovery current flows.

また、本発明のスイッチング回路によれば、リカバリー電流発生時に配線などのインダクタンスによるサージ電圧がローサイドのＭＯＳＦＥＴに印加されることをリカバリー電流の減少により抑えることができるので、ローサイドのＭＯＳＦＥＴを耐圧の低いものにすることができ、コスト削減をすることもできる。 In addition, according to the switching circuit of the present invention, it is possible to suppress the surge voltage due to the inductance of the wiring or the like from being applied to the low-side MOSFET when the recovery current is generated, by reducing the recovery current. Can also reduce costs.

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.

上述の実施形態は、電圧を降圧させる降圧型のスイッチング回路であるが、降圧型のスイッチング回路に限らず同様の回路構成のスイッチング回路に本発明を適用しても同様の効果がある。例えば、電圧を昇圧させる昇圧型のスイッチング回路やモータ等の負荷駆動回路が挙げられる。 The above-described embodiment is a step-down switching circuit that steps down the voltage. However, the present invention is not limited to the step-down switching circuit, and the same effect can be obtained by applying the present invention to a switching circuit having the same circuit configuration. For example, a boost type switching circuit that boosts the voltage or a load driving circuit such as a motor can be used.

また、リカバリー電流と貫通電流を独立に検出可能な上述のような構造のＭＯＳＦＥＴ２０を使わずに、ローサイドＭＯＳＦＥＴのソースとＧＮＤ間に検出抵抗を直列に挿入し、リカバリー電流が流れるべきタイミングに検出される検出電圧と貫通電流が流れるべきタイミングに検出される検出電圧を区別することによって、リカバリー電流と貫通電流を独立に検出するようにしてもよい。 In addition, a detection resistor is inserted in series between the source of the low-side MOSFET and GND without using the MOSFET 20 having the above-described structure that can detect the recovery current and the through current independently, and the recovery current is detected at the timing when it should flow. The recovery current and the through current may be detected independently by distinguishing the detection voltage detected at the timing at which the through current should flow.

すなわち、デッドタイム制御回路４は、デッドタイムが大きくなる側に制御しているタイミングで検出される電圧はリカバリー電流が流れたことにより生じた検出電圧と予測することができ、クロスタイムが大きくなる側に制御しているタイミングで検出される電圧は貫通電流が流れたことにより生じた検出検圧と予測することができ、リカバリー電流と貫通電流を独立に検出することができる。 That is, the dead time control circuit 4 can predict that the voltage detected at the timing when the dead time is increased is the detected voltage caused by the flow of the recovery current, and the cross time is increased. The voltage detected at the timing controlled to the side can be predicted as the detection pressure generated by the flow of the through current, and the recovery current and the through current can be detected independently.

本発明のスイッチング回路の一形態を示す図である。It is a figure which shows one form of the switching circuit of this invention. 図１の形態のスイッチング回路の動作波形を示す図である。It is a figure which shows the operation | movement waveform of the switching circuit of the form of FIG. ＭＯＳＦＥＴ２０の構成を示す図である。2 is a diagram illustrating a configuration of a MOSFET 20. FIG. デッドタイム制御回路４の内部構成の一形態を詳細に示す図である。FIG. 3 is a diagram showing in detail one form of an internal configuration of a dead time control circuit 4 デッドタイム制御のタイミングチャート（その１）である。It is a timing chart (the 1) of dead time control. デッドタイム制御のタイミングチャート（その２）である。It is a timing chart (the 2) of dead time control. ＰＷＭ回路３の一形態を示す図である。FIG. 3 is a diagram showing one form of a PWM circuit 3. 従来技術の回路を示す図である。It is a figure which shows the circuit of a prior art. 図８の回路の動作波形を示す図である。It is a figure which shows the operation | movement waveform of the circuit of FIG. ＭＯＳＦＥＴ２０の構造の断面図である。2 is a cross-sectional view of the structure of a MOSFET 20. FIG.

Explanation of symbols

１ハイサイドＭＯＳＦＥＴ
２ローサイドＭＯＳＦＥＴ
２ｂセンスＭＯＳＦＥＴ
３ＰＷＭ回路
４デッドタイム制御回路
５インダクタンス
６平滑コンデンサ
７電源
８，９，９ａ寄生ダイオード（ボディダイオード）
９ｂセンスダイオード
１２半導体素子
１９ゲート電極
２０電流検知機能付ローサイドＭＯＳＦＥＴ
２２ダイオード電極
２４，２４Ａ，２４Ｂセンス電極
２８ドレイン電極 1 High-side MOSFET
2 Low-side MOSFET
2b sense MOSFET
3 PWM circuit 4 Dead time control circuit 5 Inductance 6 Smoothing capacitor 7 Power supply 8, 9, 9a Parasitic diode (body diode)
9b sense diode 12 semiconductor element 19 gate electrode 20 low side MOSFET with current detection function
22 Diode electrode 24, 24A, 24B Sense electrode 28 Drain electrode

Claims

In a switching circuit comprising a first switch as a main switching element and a second switch as a synchronous rectification element,
First current detecting means for detecting a current flowing through the second switch;
Second current detecting means for detecting a current flowing in the parasitic diode of the second switch,
The dead time is set so that both the through current detected by the first current detection means and the recovery current detected by the second current detection means become small, and the gates for the first switch and the second switch A switching circuit that outputs a signal.

When a through current exceeding the first threshold is detected by the first current detecting means, the dead time is adjusted to be increased, and a recovery current exceeding the second threshold is detected by the second current detecting means. The switching circuit according to claim 1, wherein if it is set, the dead time is adjusted to be reduced.