JP2007013126A - 半導体装置およびその作製方法 - Google Patents
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Abstract
【解決手段】記憶素子の二端子として、2つの電極を同じ層に配置し、それらの間に有機化合物を含む層を設けた有機記憶素子の構造を提供する。2つの電極の間隔を狭めることによって、低電圧での書き込みを行うことが可能である。また、記憶素子の構造が簡素化され、記憶素子の占有面積を縮小することができる。
【選択図】図1
Description
本実施の形態では、本発明の半導体装置が有する記憶素子の一構成例に関して図面を用いて説明する。より具体的には、複数の記憶素子が配置された記憶回路の構成がパッシブマトリクス型の場合に関して以下に示す。
ここでは、図3(A)、及び図3(B)に図1(A)、図1(B)及び図1(C)とは一部異なる記憶素子の例を示す。図3(A)は記憶素子の断面図であり、図3(B)は図3(A)に対応する上面図である。
ここでは、図4(A)、及び図4(B)に図1(A)、図(B)及び図1(C)とは一部異なる記憶素子の例を示す。図4(A)は記憶素子の断面図であり、図4(B)は図4(A)に対応する上面図である。
ここでは、図5(A)、及び図5(B)に図1(A)、図(B)及び図1(C)とは一部異なる記憶素子の例を示す。図5(A)は記憶素子の断面図であり、図5(B)は図5(A)に対応する上面図である。
ここでは、図6(A)、及び図6(B)に図1(A)、図(B)及び図1(C)とは一部異なる記憶素子の例を示す。図6(A)は記憶素子の断面図であり、図6(B)は図6(A)に対応する上面図である。
ここでは、図7(A)、及び図7(B)に図4(A)及び図4(B)とは一部異なる記憶素子の例を示す。図7(A)は記憶素子の断面図であり、図7(B)は図7(A)に対応する上面図である。
ここでは、図8(A)、及び図8(B)に図3(A)及び図3(B)とは一部異なる記憶素子の例を示す。図8(A)は記憶素子の断面図であり、図8(B)は図8(A)に対応する上面図である。
ここでは、図9(A)、及び図9(B)に図5(A)及び図5(B)とは一部異なる記憶素子の例を示す。図9(A)は記憶素子の断面図であり、図9(B)は図9(A)に対応する上面図である。
ここでは、図10(A)、及び図10(B)に図6(A)及び図6(B)とは一部異なる記憶素子の例を示す。図10(A)は記憶素子の断面図であり、図10(B)は図10(A)に対応する上面図である。
ここでは、図11(A)、及び図11(B)に図8(A)及び図8(B)とは一部異なる記憶素子の例を示す。図11(A)は記憶素子の断面図であり、図11(B)は図11(A)に対応する上面図である。
ここでは、図12(A)、及び図12(B)に図4(A)及び図4(B)とは一部異なる記憶素子の例を示す。図12(A)は記憶素子の断面図であり、図12(B)は図12(A)に対応する上面図である。
16 ビット線
18a 選択セル
18b 非選択セル
21 メモリセル
22 メモリセルアレイ
80 記憶素子
101 ビット線
102 ワード線
103a 第1の絶縁層
103b 第1の絶縁層
104 ワード線電極
105 有機化合物を含む層
106a 第2の絶縁層
106b 第2の絶縁層
107 保護層
201 ビット線
202 ワード線
203a 第1の絶縁層
203b 第1の絶縁層
204 ワード線電極
205 有機化合物を含む層
206 第2の絶縁層
301 ビット線
302 ワード線
303a 第1の絶縁層
303b 第1の絶縁層
306 第2の絶縁層
401 ビット線
402 ワード線
403a 第1の絶縁層
403b 第1の絶縁層
404 ワード線電極
405 有機化合物を含む層
501 ビット線
502 ワード線
503a 第1の絶縁層
503b 第1の絶縁層
504 ワード線電極
505 有機化合物を含む層
601 ビット線
602 ワード線
603a 第1の絶縁層
603b 第1の絶縁層
604 ワード線電極
605 有機化合物を含む層
701 ワード線
702 ビット線
703a 第1の絶縁層
703b 第1の絶縁層
704 ビット線電極
705 有機化合物を含む層
801 ビット線
802 ワード線
803a 第1の絶縁層
803b 第1の絶縁層
805 有機化合物を含む層
901 ビット線
902 ワード線
903a 第1の絶縁層
903b 第1の絶縁層
904 ワード線電極
905 有機化合物を含む層
1001 ビット線
1002 ワード線
1003a 第1の絶縁層
1003b 第1の絶縁層
1004 ワード線電極
1005 有機化合物を含む層
1101 ビット線
1102 ワード線
1103a 第1の絶縁層
1103b 第1の絶縁層
1105 有機化合物を含む層
1201 ビット線
1202 ワード線
1203a 第1の絶縁層
1203b 第1の絶縁層
1204 ワード線電極
1205 有機化合物を含む層
1511 電源回路
1512 クロック発生回路
1513 データ復調/変調回路
1514 制御回路
1515 インターフェイス回路
1516 記憶回路
1517 データバス
1518 アンテナ(アンテナコイル)
1519 リーダライタ
1520 半導体装置
1523a センサ
1523b センサ回路
2700 筐体
2701 パネル
2702 ハウジング
2703 プリント配線基板
2704 操作ボタン
2705 バッテリ
2706 筐体
2708 接続フィルム
2709 画素領域
5001 カラムデコーダ
5002 ローデコーダ
5003 セレクタ
5004 読み出し回路
5005 書き込み回路
5008 記憶装置
7001 電圧発生回路
7002 タイミング制御回路
Claims (16)
- 第1の方向に延在するワード線と、
ワード線を覆う絶縁膜と、
前記絶縁膜に前記ワード線に達する開口と、
前記絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記絶縁膜上に前記開口を介して前記ワード線と電気的に接続する電極と、
前記絶縁膜上に前記電極の側面と該側面に対向する前記ビット線の側面との間に有機化合物を含む層とを有し、
前記電極と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成することを特徴とする半導体装置。 - 請求項1において、前記電極及び前記ビット線は同じ材料であることを特徴とする半導体装置。
- 請求項1または請求項2において、前記有機化合物を含む層は、前記電極、前記ビット線、及び前記絶縁膜上に設けられた一対の絶縁物の間に配置され、且つ、前記有機化合物を含む層は、前記一対の絶縁物と、前記電極と、前記ビット線とで周りを囲まれていることを特徴とする半導体装置。
- 請求項1または請求項2において、前記有機化合物を含む層は、前記電極の側面及びその上端部と、前記電極の側面に対向する前記ビット線の側面及びその上端部との両方を覆うことを特徴とする半導体装置。
- 第1の方向に延在するワード線と、
ワード線を覆う第1の絶縁膜と、
前記第1の絶縁膜に前記ワード線に達する第1の開口と、
前記第1の絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記第1の絶縁膜上に前記第1の開口を介して前記ワード線と電気的に接続する電極と、
前記電極の一方の側面と、該側面に対向する前記ビット線の側面との両方に達する第2の開口を有し、且つ、前記電極のもう一方の側面を覆う第2の絶縁膜と、
前記第1の絶縁膜上に前記電極の側面と該側面に対向する前記ビット線の側面との間に有機化合物を含む層とを有し、
前記電極と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 第1の方向に延在するワード線と、
ワード線を覆う第1の絶縁膜と、
前記第1の絶縁膜に前記ワード線に達する第1の開口と、
前記第1の絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記1の開口が内側に配置され、且つ、前記ビット線の一方の側面に達する第2の開口を有し、且つ、前記ビット線のもう一方の側面を覆う第2の絶縁膜と、
前記第1の絶縁膜上に前記ビット線の一方の側面を覆い、且つ、前記第1の開口を覆う有機化合物を含む層とを有し、
前記ワード線と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 第1の方向に延在するワード線と、
ワード線を覆う絶縁膜と、
前記絶縁膜に前記ワード線に達する開口と、
前記絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記絶縁膜上に前記開口を介して前記ワード線と電気的に接続する電極と、
前記絶縁膜上に前記電極、前記ビット線、及び前記開口を覆う有機化合物を含む層とを有し、
前記電極と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 第1の方向に延在するワード線と、
ワード線を覆う絶縁膜と、
前記絶縁膜に前記ワード線に達する開口と、
前記絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記絶縁膜上に前記ビット線の一方の側面を覆い、且つ、前記開口を覆う有機化合物を含む層とを有し、
前記ワード線と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 第1の方向に延在するワード線と、
ワード線を覆う絶縁膜と、
前記絶縁膜に前記ワード線に達する開口と、
前記絶縁膜上に前記第1の方向と垂直な第2の方向に延在するビット線と、
前記絶縁膜上に前記開口を介して前記ワード線と電気的に接続する電極と、
前記絶縁膜上に、前記電極の一方の側面、前記ビット線の一方の側面、及び前記開口を覆う有機化合物を含む層とを有し、
前記電極と、前記ビット線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 請求項1乃至9のいずれか一において、前記電極の側面と、該側面に対向する前記ビット線の側面は、テーパー形状を有していることを特徴とする半導体装置。
- 第1の方向に延在するビット線と、
ビット線を覆う絶縁膜と、
前記絶縁膜に前記ビット線に達する開口と、
前記絶縁膜上に前記第1の方向と垂直な第2の方向に延在するワード線と、
前記絶縁膜上に前記開口を介して前記ビット線と電気的に接続する電極と、
前記絶縁膜上に前記電極、前記ワード線、及び前記開口を覆う有機化合物を含む層とを有し、
前記電極と、前記ワード線と、前記有機化合物を含む層とが一つのメモリ素子を構成し、該メモリ素子を複数有することを特徴とする半導体装置。 - 請求項11において、前記電極の側面と、該側面に対向する前記ワード線の側面は、テーパー形状を有していることを特徴とする半導体装置。
- 絶縁表面を有する基板上に、第1の方向に延在するワード線を形成し、
前記ワード線を覆う絶縁膜を形成し、
前記絶縁膜に前記ワード線に達するコンタクトホールを形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜をエッチングして、前記第1の方向と垂直な第2の方向に延在するビット線と、前記絶縁膜上に前記コンタクトホールを覆い、且つ、前記ワード線と電気的に接続する電極とを形成し、
前記絶縁膜上に前記電極の側面と該側面に対向する前記ビット線の側面との間に有機化合物を含む層を形成することを特徴とする半導体装置の作製方法。 - 請求項13において、前記導電膜をエッチングする際、ビット線の側面、及び電極の側面をテーパー形状とすることを特徴とする半導体装置の作製方法。
- 絶縁表面を有する基板上に、第1の方向に延在するビット線を形成し、
前記ビット線を覆う絶縁膜を形成し、
前記絶縁膜に前記ビット線に達するコンタクトホールを形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜をエッチングして、前記第1の方向と垂直な第2の方向に延在するワード線と、前記絶縁膜上に前記コンタクトホールを覆い、且つ、前記ビット線と電気的に接続する電極とを形成し、
前記絶縁膜上に前記電極の側面と該側面に対向する前記ワード線の側面との間に有機化合物を含む層を形成することを特徴とする半導体装置の作製方法。 - 請求項15において、前記導電膜をエッチングする際、ワード線の側面及び電極の側面をテーパー形状とすることを特徴とする半導体装置の作製方法。
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---|---|---|---|---|
JP2008060569A (ja) * | 2006-08-29 | 2008-03-13 | Internatl Business Mach Corp <Ibm> | シリコン・オン・インシュレータ基板上に形成された薄膜相変化メモリ・セル、その形成方法、および1つ以上のメモリ・セルを含む集積回路 |
JP2008277791A (ja) * | 2007-04-03 | 2008-11-13 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置、並びに記憶装置の作製方法 |
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JP2001244467A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Ltd | コプラナー型半導体装置とそれを用いた表示装置および製法 |
JP2004128471A (ja) * | 2002-08-07 | 2004-04-22 | Canon Inc | 不揮発メモリ装置 |
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- 2006-05-30 JP JP2006149440A patent/JP4932329B2/ja not_active Expired - Fee Related
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JP2008277791A (ja) * | 2007-04-03 | 2008-11-13 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置、並びに記憶装置の作製方法 |
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