JP2007012715A - Semiconductor device and substrate - Google Patents

Semiconductor device and substrate Download PDF

Info

Publication number
JP2007012715A
JP2007012715A JP2005188810A JP2005188810A JP2007012715A JP 2007012715 A JP2007012715 A JP 2007012715A JP 2005188810 A JP2005188810 A JP 2005188810A JP 2005188810 A JP2005188810 A JP 2005188810A JP 2007012715 A JP2007012715 A JP 2007012715A
Authority
JP
Japan
Prior art keywords
mounting hole
layer
solder
substrate
land
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005188810A
Other languages
Japanese (ja)
Inventor
Yoshiaki Inami
嘉聴 稲見
Yasumasa Kasuya
泰正 糟谷
Yoichi Kimura
洋一 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2005188810A priority Critical patent/JP2007012715A/en
Publication of JP2007012715A publication Critical patent/JP2007012715A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can have solder bumps formed at accurate locations, and which can be entirely thinned, even if it is mounted on a printed wiring board or stacked into multiple layers. <P>SOLUTION: The semiconductor device is provided with a semiconductor chip, a substrate in which lands are formed on a circuit pattern formed on a surface opposite to the chip-mounting surface where the semiconductor chip is mounted, and the solder bumps formed on the lands. In this semiconductor device, mounting holes capable of fixing the solder balls for forming the solder bumps are made in the lands. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体装置及び基板に関する。 The present invention relates to a semiconductor device and a substrate.

近年、半導体チップの高集積化に伴い、入出力信号を取り出す多くの外部端子が要求されている。このような要求に対して、裏面に外部端子となる半田バンプをマトリックス状に配置したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる半導体装置がある（例えば、特許文献１）。 In recent years, with the high integration of semiconductor chips, many external terminals for taking out input / output signals are required. In response to such a demand, there is a semiconductor device called BGA (Ball Grid Array) in which solder bumps serving as external terminals are arranged in a matrix on the back surface (for example, Patent Document 1).

従来の半導体装置について図４及び図５を用いて以下に説明する。
図４は従来の半導体装置の一例を模式的に示す断面図である。
半導体装置１００が備える絶縁性基板１２１の両面には、Ｃｕ層からなる導体パターン１２３が形成されていて、両面に形成された導体パターン１２３の一部が、絶縁性基板１２１に形成されたビアホール１２６によって接続されている。絶縁性基板１２１の表面（上面）には、導体パターン１２３の一部を露出させて残りの導体パターン１２３及び絶縁性基板１２１を覆うように、ソルダーレジスト層１２５が形成されていて、その露出した導体パターン１２３の表面には、複数のワイヤボンディングパッド１２４が形成されている。 A conventional semiconductor device will be described below with reference to FIGS.
FIG. 4 is a cross-sectional view schematically showing an example of a conventional semiconductor device.
A conductive pattern 123 made of a Cu layer is formed on both surfaces of the insulating substrate 121 provided in the semiconductor device 100, and a part of the conductive pattern 123 formed on both surfaces is a via hole 126 formed in the insulating substrate 121. Connected by. A solder resist layer 125 is formed on the surface (upper surface) of the insulating substrate 121 so as to expose a part of the conductor pattern 123 so as to cover the remaining conductor pattern 123 and the insulating substrate 121. A plurality of wire bonding pads 124 are formed on the surface of the conductor pattern 123.

さらに、絶縁性基板１２１の表面略中央には、ソルダーレジスト層１２５及び接着層１１８を介して半導体チップ１１１がダイボンディングされている。半導体チップ１１１の上面には、複数の電極１１６が設けられていて、各電極１１６とボンディングパッド１２４とがワイヤ１１７によって電気的に接続されている。半導体装置１００には、絶縁性基板１２１の表面（上面）全体を覆うように半導体チップ１１１を封止する樹脂パッケージ部１１９が形成されている。 Further, the semiconductor chip 111 is die-bonded at the approximate center of the surface of the insulating substrate 121 via a solder resist layer 125 and an adhesive layer 118. A plurality of electrodes 116 are provided on the upper surface of the semiconductor chip 111, and the electrodes 116 and the bonding pads 124 are electrically connected by wires 117. In the semiconductor device 100, a resin package portion 119 for sealing the semiconductor chip 111 is formed so as to cover the entire surface (upper surface) of the insulating substrate 121.

一方、絶縁性基板２１の裏面（下面）には、導体パターン１２３の一部を露出させて残りの導体パターン１２３及び絶縁性基板１２１を覆うように、ソルダーレジスト層１２９が形成されていて、その露出した導体パターン１２３の表面には、複数のランド１２７が形成されている。 On the other hand, a solder resist layer 129 is formed on the back surface (lower surface) of the insulating substrate 21 so that a part of the conductor pattern 123 is exposed and the remaining conductor pattern 123 and the insulating substrate 121 are covered. A plurality of lands 127 are formed on the surface of the exposed conductor pattern 123.

図５は従来の半導体装置に半田ボールを配置させた構造を説明するための模式図である。
ランド１２７に半田ボール１２８ａを配置させ（図５（ａ）参照）、リフローを行うと、半田バンプ１２８が形成される（図５（ｂ）参照）。 FIG. 5 is a schematic diagram for explaining a structure in which solder balls are arranged in a conventional semiconductor device.
When solder balls 128a are arranged on the lands 127 (see FIG. 5A) and reflow is performed, solder bumps 128 are formed (see FIG. 5B).

特開２００４−２８１９２０号公報JP 2004-281920 A

しかしながら、絶縁性基板１２１の裏面に配置されている半田バンプ１２８は、ランド１２７上に半田ボール１２８ａが上置きされ、リフローされることにより形成される際、ランド１２７の表面が偏平であるため、リフローするまでの間に転がる等して、正確な位置合わせを行うことが困難であった。 However, when the solder bump 128 disposed on the back surface of the insulating substrate 121 is formed by placing the solder ball 128a on the land 127 and reflowing it, the surface of the land 127 is flat. It was difficult to perform accurate positioning by rolling before reflowing.

また、このような半導体装置をプリント配線基板に実装したり、多層に積層したりする際に全体として薄くなるようにして、当該半導体装置が搭載される電子機器等をより薄型化させたいという要望もあった。 In addition, when such a semiconductor device is mounted on a printed wiring board or laminated in multiple layers, it is desired that the electronic device or the like on which the semiconductor device is mounted be further thinned so that the semiconductor device is thinned as a whole. There was also.

本発明は、上述した課題に鑑みてなされたものであり、その目的は、半田バンプを正確な位置に形成することが可能であるとともに、プリント配線基板に実装したり、多層に積層したりしても全体として薄くすることが可能な半導体装置及び基板を提供することにある。 The present invention has been made in view of the above-described problems, and the object thereof is to enable solder bumps to be formed at accurate positions, and to be mounted on a printed wiring board or laminated in multiple layers. However, an object of the present invention is to provide a semiconductor device and a substrate that can be thinned as a whole.

上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 半導体チップと、
上記半導体チップが搭載されるチップ搭載面の反対側の面に形成された導体パターン上にランドが形成された基板と、
上記ランドに形成された半田バンプと
を備えた半導体装置であって、
上記ランドには、上記半田バンプを形成する半田ボールを固定することが可能な装着孔が形成されていることを特徴とする半導体装置。 In order to solve the above-described problems, the present invention provides the following.
(1) a semiconductor chip;
A substrate in which lands are formed on a conductor pattern formed on a surface opposite to a chip mounting surface on which the semiconductor chip is mounted;
A semiconductor device comprising solder bumps formed on the land,
2. A semiconductor device according to claim 1, wherein a mounting hole capable of fixing a solder ball forming the solder bump is formed in the land.

（１）の発明によれば、導体パターン上に形成されたランドには、半田ボールが固定可能な装着孔が形成されているため、半田バンプが正確な位置に形成されている。
また、半田ボールを装着孔に装着する際に、半田ボールが固定されるため、装着孔に半田ボールをより安定に固定することが可能となる。また、ランドには、装着孔が形成されていて、この装着孔に半田が入り込んだ状態で半田バンプが形成されているので、半田が装着孔に入り込んだ量に応じて半田バンプ（突出部分）の高さが低くなっている。従って、プリント配線基板に実装したり、多層に積層したりしても装着孔がない場合に比べて全体として薄くすることが可能となる。 According to the invention of (1), since the mounting hole to which the solder ball can be fixed is formed in the land formed on the conductor pattern, the solder bump is formed at an accurate position.
Further, since the solder ball is fixed when the solder ball is mounted in the mounting hole, the solder ball can be more stably fixed to the mounting hole. In addition, since the mounting hole is formed in the land, and the solder bump is formed in a state where the solder enters the mounting hole, the solder bump (protruding portion) according to the amount of the solder entering the mounting hole. The height is low. Therefore, even if it is mounted on a printed wiring board or laminated in multiple layers, it can be made thinner as a whole compared to the case where there is no mounting hole.

また、ランドに形成される装着孔の体積を適宜設定することにより所望の高さの半田バンプを形成することが可能となる。さらに、半田ボールの装着孔が形成されているため、リフロー後に形成される半田バンプが装着孔に噛み込む形状となるため、アンカー効果により接続強度を増加させることができる。 In addition, it is possible to form solder bumps having a desired height by appropriately setting the volume of the mounting hole formed in the land. Furthermore, since the mounting hole for the solder ball is formed, the solder bump formed after the reflow has a shape to be engaged with the mounting hole, so that the connection strength can be increased by the anchor effect.

さらに、本発明は、以下のようなものを提供する。
（２） 上記（１）の半導体装置であって、
上記装着孔は、上記ランドの略中央に形成されていることを特徴とする。 Furthermore, the present invention provides the following.
(2) The semiconductor device of (1) above,
The mounting hole is formed substantially at the center of the land.

（２）の発明によれば、ランドの略中央に装着孔が形成されているため、半田ボールを装着孔に装着する際に、より正確な位置に固定することができる。従って、半田バンプをより正確な位置に形成することが可能である。また、ランドの略中央に装着孔があるため、ランドの周囲に形成されているソルダーレジスト層に半田ボールが引っ掛かり、装着孔に固定できなくなることを少なくすることができる。 According to the invention of (2), since the mounting hole is formed substantially at the center of the land, when mounting the solder ball in the mounting hole, it can be fixed at a more accurate position. Therefore, it is possible to form solder bumps at more accurate positions. Further, since the mounting hole is provided at the approximate center of the land, it is possible to reduce the possibility that the solder ball is caught on the solder resist layer formed around the land and cannot be fixed to the mounting hole.

さらに、本発明は、以下のようなものを提供する。
（３） 上記（１）又は（２）の半導体装置であって、
上記装着孔の平面視形状は、円形であり、直径が上記半田ボールの直径より小さいことを特徴とする。 Furthermore, the present invention provides the following.
(3) The semiconductor device according to (1) or (2) above,
The mounting hole has a circular shape in plan view, and has a diameter smaller than that of the solder ball.

（３）の発明によれば、装着孔の平面視形状が円形であり、その直径が半田ボールの直径より小さい。従って、半田ボールを装着孔に装着する際に、装着孔の穴の縁に沿うように嵌まり込み、半田ボールが固定されるため、装着孔に半田ボールをより安定に固定することが可能となる。 According to the invention of (3), the mounting hole has a circular shape in plan view, and its diameter is smaller than the diameter of the solder ball. Therefore, when the solder ball is mounted in the mounting hole, it fits along the edge of the hole of the mounting hole and the solder ball is fixed, so that the solder ball can be more stably fixed to the mounting hole. Become.

さらに、本発明は、以下のようなものを提供する。
（４） 上記（１）〜（３）のいずれか１の半導体装置であって、
上記導体パターンは、Ｃｕ層から形成されており、
上記ランドは、上記Ｃｕ層上に形成されたＮｉ層と、上記Ｎｉ層上に形成されたＡｕ層とからなり、
上記装着孔は、上記Ｎｉ層及び上記Ａｕ層を連通する孔であり、
上記装着孔の底面は、Ｃｕ層の表面であることを特徴とする。 Furthermore, the present invention provides the following.
(4) The semiconductor device according to any one of (1) to (3) above,
The conductor pattern is formed from a Cu layer,
The land includes a Ni layer formed on the Cu layer and an Au layer formed on the Ni layer,
The mounting hole is a hole communicating the Ni layer and the Au layer,
The bottom surface of the mounting hole is a surface of a Cu layer.

（４）の発明によれば、導体パターン上にＮｉ層、Ａｕ層が積層されたランドを有する従来の基板に、レーザ処理等により装着孔を形成すれば当該基板を製造することができるため、従来の基板の製造工程に大きな変更を加えることなく、当該基板を製造することができる。 According to the invention of (4), if a mounting hole is formed by laser processing or the like on a conventional substrate having a land in which a Ni layer and an Au layer are laminated on a conductor pattern, the substrate can be manufactured. The substrate can be manufactured without greatly changing the conventional substrate manufacturing process.

さらに、本発明は、以下のようなものを提供する。
（５） 導体パターンと、
上記導体パターン上に形成された、半田バンプが形成されるランドと
を備えた基板であって、
上記ランドには、上記半田バンプを形成する半田ボールを固定することが可能な装着孔が形成されていることを特徴とする基板。 Furthermore, the present invention provides the following.
(5) a conductor pattern;
A board provided with lands on which the solder bumps are formed, formed on the conductor pattern,
A mounting hole capable of fixing a solder ball for forming the solder bump is formed in the land.

（５）の発明によれば、導体パターン上に形成されたランドには、半田バンプを形成する半田ボールが固定可能な装着孔が形成されている。従って、リフローするまでの間に半田ボールが転がる等して位置がずれることを防止して、半田バンプを正確な位置に形成することができる。
また、半田ボールを装着孔に装着する際に、半田ボールが固定されるため、装着孔に半田ボールをより安定に固定することが可能となる。また、ランドに半田ボールの装着孔が形成されているため、当該基板を用いて半導体装置を製造する場合、半田バンプを形成する工程において、半田ボールを装着孔（ランド）に上置きして固定した後、リフローすると、装着孔に半田の一部が入り込んだ状態で半田バンプが形成され、半田が装着孔３２に入り込む量に応じて半田バンプ（突出部分）の高さが低くなる。従って、この基板を用いて半導体装置を製造すれば、半田バンプの高さが低い半導体装置を製造することができる。従って、当該基板を用いて製造した半導体装置をプリント配線基板に実装したり、多層に積層したりしても全体として薄くすることが可能となる。 According to the invention of (5), the land formed on the conductor pattern is provided with the mounting hole to which the solder ball for forming the solder bump can be fixed. Therefore, it is possible to prevent the solder ball from rolling and repositioning before reflowing, and to form the solder bump at an accurate position.
Further, since the solder ball is fixed when the solder ball is mounted in the mounting hole, the solder ball can be more stably fixed to the mounting hole. In addition, since a solder ball mounting hole is formed in the land, when manufacturing a semiconductor device using the substrate, the solder ball is placed on the mounting hole (land) and fixed in the process of forming the solder bump. Then, when reflowing is performed, a solder bump is formed in a state in which a part of the solder enters the mounting hole, and the height of the solder bump (projecting portion) decreases according to the amount of the solder entering the mounting hole 32. Therefore, if a semiconductor device is manufactured using this substrate, a semiconductor device with a low solder bump height can be manufactured. Therefore, the semiconductor device manufactured using the substrate can be thinned as a whole even if it is mounted on a printed wiring board or laminated in multiple layers.

また、ランドに形成される装着孔の体積を適宜設定することにより所望の高さの半田バンプを形成することが可能になる。さらに、半田ボールの装着孔が形成されており、リフロー後に形成される半田バンプは、装着孔に噛み込む形状となるため、アンカー効果により接続強度を増加させることができる。 Further, by appropriately setting the volume of the mounting hole formed in the land, it becomes possible to form a solder bump having a desired height. Furthermore, solder ball mounting holes are formed, and the solder bumps formed after reflow have a shape of biting into the mounting holes, so that the connection strength can be increased by the anchor effect.

さらに、本発明は、以下のようなものを提供する。
（６） 上記（５）の基板であって、
前記装着孔は、前記ランドの略中央に形成されていることを特徴とする。 Furthermore, the present invention provides the following.
(6) The substrate of (5) above,
The mounting hole is formed substantially at the center of the land.

（６）の発明によれば、ランドの略中央に装着孔があるため、半田ボールを装着孔に装着する際に、より正確な位置に固定することができる。また、ランドの略中央に装着孔があるため、ランドの周囲に形成されているソルダーレジスト層に半田ボールが引っ掛かり、装着孔に固定できなくなることを少なくすることができる。 According to the invention of (6), since the mounting hole is provided at the approximate center of the land, it is possible to fix the solder ball at a more accurate position when mounting the solder ball in the mounting hole. Further, since the mounting hole is provided at the approximate center of the land, it is possible to reduce the possibility that the solder ball is caught on the solder resist layer formed around the land and cannot be fixed to the mounting hole.

さらに、本発明は、以下のようなものを提供する。
（７） 上記（５）又は（６）の基板であって、
上記装着孔の平面視形状は、円形であり、直径が上記半田ボールの直径より小さいことを特徴とする。 Furthermore, the present invention provides the following.
(7) The substrate according to (5) or (6) above,
The mounting hole has a circular shape in plan view, and has a diameter smaller than that of the solder ball.

（７）の発明によれば、装着孔の平面視形状が円形であり、その直径が半田ボールの直径より小さい。従って、半田ボールを装着孔に装着する際に、装着孔の穴の縁に沿うように嵌まり込み、半田ボールが固定されるため、装着孔に半田ボールをより安定に固定することが可能となる。 According to the invention of (7), the mounting hole has a circular shape in plan view, and the diameter thereof is smaller than the diameter of the solder ball. Therefore, when the solder ball is mounted in the mounting hole, it fits along the edge of the hole of the mounting hole and the solder ball is fixed, so that the solder ball can be more stably fixed to the mounting hole. Become.

さらに、本発明は、以下のようなものを提供する。
（８） 上記（５）〜（７）のいずれか１の基板であって、
上記導体パターンは、Ｃｕ層から形成されており、
上記ランドは、上記Ｃｕ層上に形成されたＮｉ層と、上記Ｎｉ層上に形成されたＡｕ層とからなり、
上記装着孔は、上記Ｎｉ層及び上記Ａｕ層を連通する孔であり、
上記装着孔の底面は、Ｃｕ層の表面であることを特徴とする。 Furthermore, the present invention provides the following.
(8) The substrate according to any one of (5) to (7) above,
The conductor pattern is formed from a Cu layer,
The land includes a Ni layer formed on the Cu layer and an Au layer formed on the Ni layer,
The mounting hole is a hole communicating the Ni layer and the Au layer,
The bottom surface of the mounting hole is a surface of a Cu layer.

（８）の発明によれば、導体パターン上にＮｉ層、Ａｕ層が積層されたランドを有する従来の基板に、レーザ処理等により装着孔を形成すれば当該基板を製造することができるため、従来の基板の製造工程に大きな変更を加えることなく、当該基板を製造することができる。 According to the invention of (8), if a mounting hole is formed by laser processing or the like on a conventional substrate having a land in which a Ni layer and an Au layer are laminated on a conductor pattern, the substrate can be manufactured. The substrate can be manufactured without greatly changing the conventional substrate manufacturing process.

まず、本発明に係る半導体装置の一例について図面を用いて説明する。
図１は、本発明に係る半導体装置の一例を模式的に示す断面図である。
半導体装置１０は、基板２０、基板２０に接着層１８を介してダイボンディングされた半導体チップ１１、半導体チップ１１の上面に設けられた電極１６と基板２０に設けられたボンディングパッド２４とを電気的に接続するワイヤ１７、これらを封止する樹脂パッケージ部１９、基板２０が備えるランド２７上に形成された半田バンプ２８とから構成されている。樹脂パッケージ部１９は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。 First, an example of a semiconductor device according to the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention.
The semiconductor device 10 electrically includes a substrate 20, a semiconductor chip 11 die-bonded to the substrate 20 via an adhesive layer 18, an electrode 16 provided on the upper surface of the semiconductor chip 11, and a bonding pad 24 provided on the substrate 20. Wire 17 to be connected to the resin, resin package part 19 for sealing them, and solder bumps 28 formed on lands 27 provided on the substrate 20. The resin package part 19 consists of a resin composition containing an epoxy resin etc., for example.

基板２０が備える絶縁性基板２１は、ガラス繊維を含浸したエポキシ樹脂からなるものである。なお、絶縁性基板２１としては、絶縁性を有するものであれば、特に限定されるものではなく、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、セラミック等からなる基板を挙げることができる。 The insulating substrate 21 included in the substrate 20 is made of an epoxy resin impregnated with glass fibers. The insulating substrate 21 is not particularly limited as long as it has insulating properties, and is not limited to bismaleimide-triazine resin (BT resin), epoxy resin, polyester resin, polyimide resin, phenol resin, and the like. Examples thereof include a resin impregnated with a reinforcing material such as glass fiber, and a substrate made of ceramic.

絶縁性基板２１の両面には、Ｃｕ層からなる導体パターン２３が形成されている。具体的に、導体パターン２３は、絶縁性基板２１の半導体チップが搭載されるチップ搭載面（上面）の外周部分と、その反対面（下面）の外周部分とに形成されている。絶縁性基板２１のチップ搭載面の外周部分に形成された導体パターン２３と、絶縁性基板２１の反対面の外周部分に形成された導体パターン２３とは、ビアホール２６によって接続されている。ビアホール２６は、絶縁性基板２１に穿設された貫通孔の壁面に無電解メッキや電解メッキ等によって金属薄膜が形成され、さらに該貫通孔に充填材が充填されたものである。
上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材等の絶縁性充填材であってもよく、金属充填材等の導電性充填材であってもよい。 Conductive patterns 23 made of a Cu layer are formed on both surfaces of the insulating substrate 21. Specifically, the conductor pattern 23 is formed on the outer peripheral portion of the chip mounting surface (upper surface) on which the semiconductor chip of the insulating substrate 21 is mounted and the outer peripheral portion of the opposite surface (lower surface). The conductor pattern 23 formed on the outer peripheral portion of the chip mounting surface of the insulating substrate 21 and the conductor pattern 23 formed on the outer peripheral portion of the opposite surface of the insulating substrate 21 are connected by a via hole 26. The via hole 26 is formed by forming a metal thin film on the wall surface of the through hole formed in the insulating substrate 21 by electroless plating or electrolytic plating, and further filling the through hole with a filler.
The filler is not particularly limited, and may be, for example, an insulating filler such as a resin filler or a conductive filler such as a metal filler.

絶縁性基板２１のチップ搭載面には、絶縁性基板２１の外周部分に形成された導体パターン２３の一部を露出させて、残りの導体パターン２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２５が形成されていて、その露出した導体パターン２３の表面には、複数のワイヤボンディングパッド２４が形成されている。 On the chip mounting surface of the insulating substrate 21, a part of the conductor pattern 23 formed on the outer peripheral portion of the insulating substrate 21 is exposed to cover the remaining conductor pattern 23 and the insulating substrate 21. A layer 25 is formed, and a plurality of wire bonding pads 24 are formed on the exposed surface of the conductor pattern 23.

一方、絶縁性基板２１の反対面には、導体パターン２３の一部を露出させて残りの導体パターン２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２９が形成されていて、その露出した導体パターン２３の表面には、複数のランド２７が形成されている。 On the other hand, a solder resist layer 29 is formed on the opposite surface of the insulating substrate 21 so as to expose a part of the conductor pattern 23 and cover the remaining conductor pattern 23 and the insulating substrate 21. A plurality of lands 27 are formed on the surface of the conductor pattern 23.

ランド２７は、導体パターン２３の上に形成されたＮｉ層２７ａと、Ｎｉ層２７ａの上に形成されたＡｕ層２７ｂとから構成されている（図２（ｂ）参照）。ランド２７の略中央には、Ｎｉ層２７ａ及びＡｕ層２７ｂが連通され、導体パターン２３まで達する装着孔３２が形成されている。装着孔３２は、平面視形状が円形であり、直径が、装着される半田ボールの直径より小さくなるように形成されている。 The land 27 includes a Ni layer 27a formed on the conductor pattern 23 and an Au layer 27b formed on the Ni layer 27a (see FIG. 2B). A mounting hole 32 reaching the conductor pattern 23 is formed at the approximate center of the land 27 through which the Ni layer 27 a and the Au layer 27 b communicate. The mounting hole 32 has a circular shape in plan view, and is formed so that the diameter is smaller than the diameter of the solder ball to be mounted.

各ランド２７上には、半田バンプ２８の一部が装着孔３２に入り込むようにして、半田バンプ２８が形成されている。 On each land 27, the solder bump 28 is formed so that a part of the solder bump 28 enters the mounting hole 32.

図２は本発明に係る半導体装置に半田ボールを配置させた構造を説明するための模式図である。
装着孔３２に半田ボール２８ａを固定させ（図２（ａ）参照）、リフローを行うと、半田ボール２８ａが溶融して装着孔３２に流れ込み、半田バンプ２８が形成される（図２（ｂ）参照）。 FIG. 2 is a schematic view for explaining a structure in which solder balls are arranged in a semiconductor device according to the present invention.
When the solder ball 28a is fixed to the mounting hole 32 (see FIG. 2A) and reflow is performed, the solder ball 28a melts and flows into the mounting hole 32 to form the solder bump 28 (FIG. 2B). reference).

半導体装置１０によれば、導体パターン２３上に形成されたランド２７には、半田ボールが固定可能な装着孔３２が形成されているため、半田バンプ２８が正確な位置に形成されている。
また、半田ボール２８ａを装着孔３２に装着する際に、半田ボール２８ａが固定されるため、装着孔３２に半田ボール２８ａをより安定に固定することが可能となる。また、ランド２７には、装着孔３２が形成されていて、この装着孔３２に半田が入り込んだ状態で半田バンプ２８が形成されているので、半田が装着孔３２に入り込んだ量に応じて半田バンプ２８（突出部分）の高さが低くなっている。従って、プリント配線基板に実装したり、多層に積層したりしても装着孔がない場合に比べて全体として薄くすることが可能となる。 According to the semiconductor device 10, the land 27 formed on the conductor pattern 23 is provided with the mounting holes 32 to which the solder balls can be fixed, so that the solder bumps 28 are formed at accurate positions.
Further, since the solder ball 28 a is fixed when the solder ball 28 a is mounted in the mounting hole 32, the solder ball 28 a can be more stably fixed to the mounting hole 32. In addition, since the mounting holes 32 are formed in the lands 27 and the solder bumps 28 are formed in a state where the solder enters the mounting holes 32, the solder 27 is soldered according to the amount of the solder that has entered the mounting holes 32. The height of the bump 28 (projecting portion) is low. Therefore, even if it is mounted on a printed wiring board or laminated in multiple layers, it can be made thinner as a whole compared to the case where there is no mounting hole.

また、半導体装置１０によれば、後述するレーザ処理等によりランド２７に形成される装着孔３２の体積を適宜設定し、所望の高さの半田バンプ２８を形成することが可能でなる。 Further, according to the semiconductor device 10, it is possible to appropriately set the volume of the mounting hole 32 formed in the land 27 by laser processing or the like to be described later, and to form the solder bump 28 having a desired height.

さらに、装着孔３２が形成されているため、リフロー後に形成される半田バンプ２８が装着孔３２に噛み込む形状となるため、アンカー効果により接続強度を増加させることができる。 Furthermore, since the mounting holes 32 are formed, the solder bumps 28 formed after reflow are shaped so as to bite into the mounting holes 32, so that the connection strength can be increased by the anchor effect.

また、半導体装置１０によれば、ランドの略中央に装着孔３２が形成されているため、半田ボールを装着孔３２に装着する際に、より正確な位置に固定することができる。従って、半田バンプ２８をより正確な位置に形成することが可能である。 Further, according to the semiconductor device 10, since the mounting hole 32 is formed in the approximate center of the land, when mounting the solder ball in the mounting hole 32, it can be fixed at a more accurate position. Therefore, it is possible to form the solder bump 28 at a more accurate position.

また、半導体装置１０によれば、装着孔３２の平面視形状が円形であり、その直径が、半田ボールの直径より小さい。従って、半田ボールを装着孔３２に装着する際に、装着孔３２の穴の縁に沿うように嵌まり込み、半田ボールが固定されるため、装着孔３２に半田ボールをより安定に固定することが可能となる。従って、半田バンプをさらに正確な位置に形成することが可能である。また、ランド２７の略中央に装着孔３２があるため、ランド２７の周囲に形成されているソルダーレジスト層２９に半田ボールが引っ掛かり、装着孔に固定できなくなることを少なくすることができる。 Further, according to the semiconductor device 10, the mounting hole 32 has a circular shape in plan view, and the diameter thereof is smaller than the diameter of the solder ball. Therefore, when the solder ball is mounted in the mounting hole 32, the solder ball is fitted along the edge of the hole of the mounting hole 32 and the solder ball is fixed. Therefore, the solder ball can be more stably fixed to the mounting hole 32. Is possible. Therefore, it is possible to form solder bumps at more accurate positions. Further, since the mounting hole 32 is provided at the approximate center of the land 27, it is possible to reduce the possibility that the solder ball is caught on the solder resist layer 29 formed around the land 27 and cannot be fixed to the mounting hole.

また、半導体装置１０によれば、導体パターン３２上にＮｉ層２７ａ、Ａｕ層２７ｂが積層されたランド２７を有する従来の基板に、レーザ処理等により装着孔３２を形成すれば基板２０を製造することができるため、従来の基板の製造工程に大きな変更を加えることなく、基板２０を製造することができる。 Further, according to the semiconductor device 10, the substrate 20 is manufactured if the mounting hole 32 is formed by laser processing or the like on the conventional substrate having the land 27 in which the Ni layer 27a and the Au layer 27b are laminated on the conductor pattern 32. Therefore, the substrate 20 can be manufactured without greatly changing the conventional substrate manufacturing process.

本発明は、特に、半導体装置又は当該半導体装置が搭載される電子機器等を薄型化することを主眼としている。従って、当該半導体装置の基板厚を可能な限り薄くすることが要請される。このため、例えば、基板を多層構造とし、半田ボールを固定するために、基板に溝等を形成して半田ボールを固定するといった手法を採ることは好ましくない。一方で、ソルダーレジスト層の膜厚は、半田ボールの直径に比して薄いため、従来、ソルダーレジスト層のエッジ部分に半田ボールを固定することはできない。そのため、本発明では、ランドに装着孔を形成することにより半田ボールを固定することを可能とし、さらに、該装着孔により半田バンプの高さを低くすることにより、全体としての薄型化に寄与することを可能としたものである。 In particular, the present invention focuses on reducing the thickness of a semiconductor device or an electronic device in which the semiconductor device is mounted. Therefore, it is required to make the substrate thickness of the semiconductor device as thin as possible. For this reason, for example, it is not preferable to adopt a technique in which the substrate has a multilayer structure and a solder ball is formed by forming a groove or the like in the substrate in order to fix the solder ball. On the other hand, since the film thickness of the solder resist layer is thinner than the diameter of the solder ball, conventionally, the solder ball cannot be fixed to the edge portion of the solder resist layer. Therefore, in the present invention, it is possible to fix the solder ball by forming the mounting hole in the land, and further, by reducing the height of the solder bump by the mounting hole, it contributes to the thinning as a whole. It is possible to do that.

次に、本発明に係る基板の一例について図面を用いて説明する。
図３は、本発明に係る基板の一例を模式的に示す断面図である。
基板２０が備える絶縁性基板２１は、ガラス繊維を含浸したエポキシ樹脂からなるものである。なお、絶縁性基板２１としては、絶縁性を有するものであれば、特に限定されるものではなく、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、セラミック等からなる基板を挙げることができる。 Next, an example of the substrate according to the present invention will be described with reference to the drawings.
FIG. 3 is a cross-sectional view schematically showing an example of the substrate according to the present invention.
The insulating substrate 21 included in the substrate 20 is made of an epoxy resin impregnated with glass fibers. The insulating substrate 21 is not particularly limited as long as it has insulating properties, and is not limited to bismaleimide-triazine resin (BT resin), epoxy resin, polyester resin, polyimide resin, phenol resin, and the like. Examples thereof include a resin impregnated with a reinforcing material such as glass fiber, and a substrate made of ceramic.

絶縁性基板２１の両面には、Ｃｕ層からなる導体パターン２３が形成されている。具体的に、導体パターン２３は、絶縁性基板２１の半導体チップが搭載されるチップ搭載面（上面）の外周部分と、その反対面（下面）の外周部分とから形成されている。絶縁性基板２１のチップ搭載面の外周部分に形成された導体パターン２３と、絶縁性基板２１の反対面の外周部分に形成された導体パターン２３とは、ビアホール２６によって接続されている。ビアホール２６は、絶縁性基板２１に穿設された貫通孔の壁面に無電解メッキや電解メッキ等によって金属薄膜が形成され、さらに該貫通孔に充填材が充填されたものである。
上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材等の絶縁性充填材であってもよく、金属充填材等の導電性充填材であってもよい。 Conductive patterns 23 made of a Cu layer are formed on both surfaces of the insulating substrate 21. Specifically, the conductor pattern 23 is formed of an outer peripheral portion of a chip mounting surface (upper surface) on which the semiconductor chip of the insulating substrate 21 is mounted and an outer peripheral portion of the opposite surface (lower surface). The conductor pattern 23 formed on the outer peripheral portion of the chip mounting surface of the insulating substrate 21 and the conductor pattern 23 formed on the outer peripheral portion of the opposite surface of the insulating substrate 21 are connected by a via hole 26. The via hole 26 is formed by forming a metal thin film on the wall surface of the through hole formed in the insulating substrate 21 by electroless plating or electrolytic plating, and further filling the through hole with a filler.
The filler is not particularly limited, and may be, for example, an insulating filler such as a resin filler or a conductive filler such as a metal filler.

絶縁性基板２１のチップ搭載面には、絶縁性基板２１の外周部分に形成された導体パターン２３の一部を露出させて、残りの導体パターン２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２５が形成されていて、その露出した導体パターン２３の表面には、複数のワイヤボンディングパッド２４が形成されている。 On the chip mounting surface of the insulating substrate 21, a part of the conductor pattern 23 formed on the outer peripheral portion of the insulating substrate 21 is exposed to cover the remaining conductor pattern 23 and the insulating substrate 21. A layer 25 is formed, and a plurality of wire bonding pads 24 are formed on the exposed surface of the conductor pattern 23.

一方、絶縁性基板２１の反対面には、導体パターン２３の一部を露出させて残りの導体パターン２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２９が形成されていて、その露出した導体パターン２３の表面には、複数のランド２７が形成されている。 On the other hand, a solder resist layer 29 is formed on the opposite surface of the insulating substrate 21 so as to expose a part of the conductor pattern 23 and cover the remaining conductor pattern 23 and the insulating substrate 21. A plurality of lands 27 are formed on the surface of the conductor pattern 23.

ランド２７は、導体パターン２３の上に形成されたＮｉ層２７ａと、Ｎｉ層２７ａの上に形成されたＡｕ層２７ｂとから構成されている。ランド２７の略中央には、Ｎｉ層２７ａ及びＡｕ層２７ｂが連通され、導体パターン２３まで達する装着孔３２が形成されている。装着孔３２は、平面視形状が円形であり、直径が、装着される半田ボールの直径より小さくなるように形成されている。 The land 27 includes an Ni layer 27a formed on the conductor pattern 23 and an Au layer 27b formed on the Ni layer 27a. A mounting hole 32 reaching the conductor pattern 23 is formed at the approximate center of the land 27 through which the Ni layer 27 a and the Au layer 27 b communicate. The mounting hole 32 has a circular shape in plan view, and is formed so that the diameter is smaller than the diameter of the solder ball to be mounted.

基板２０によれば、導体パターン２３上に形成されたランド２７には、半田バンプを形成する半田ボールが固定可能な装着孔３２が形成されている。従って、リフローするまでの間に半田ボールが転がる等して位置がずれることを防止して、半田バンプを正確な位置に形成することができる。また、半田ボールを装着孔３２に装着する際に、半田ボールが固定されるため、装着３２に半田ボールをより安定に固定することが可能となる。 According to the substrate 20, a mounting hole 32 to which a solder ball for forming a solder bump can be fixed is formed in the land 27 formed on the conductor pattern 23. Therefore, it is possible to prevent the solder ball from rolling and repositioning before reflowing, and to form the solder bump at an accurate position. Further, since the solder ball is fixed when the solder ball is mounted in the mounting hole 32, the solder ball can be more stably fixed to the mounting 32.

また、基板２０によれば、ランド２７に半田ボールの装着孔３２が形成されているため、基板２０を用いて半導体装置を製造する場合、半田バンプを形成する工程において、半田ボールを装着孔３２（ランド２７）に載置して固定した後、リフローすると、装着孔３２に半田の一部が入り込んだ状態で半田バンプが形成され、半田が装着孔３２に入り込む量に応じて半田バンプ（突出部分）の高さが低くなる。従って、基板２０を用いて半導体装置を製造すれば、半田バンプの高さが低い半導体装置を製造することができる。従って、当該基板を用いて製造した半導体装置をプリント配線基板に実装したり、多層に積層したりしても全体として薄くすることが可能となる。 Further, according to the substrate 20, the solder ball mounting holes 32 are formed in the lands 27. Therefore, when a semiconductor device is manufactured using the substrate 20, the solder ball mounting holes 32 are formed in the step of forming solder bumps. When the solder is placed on the land 27 and fixed and then reflowed, a solder bump is formed in a state where a part of the solder enters the mounting hole 32, and the solder bump (protrusion) depends on the amount of solder entering the mounting hole 32. The height of (part) is lowered. Therefore, if a semiconductor device is manufactured using the substrate 20, a semiconductor device having a low solder bump height can be manufactured. Therefore, the semiconductor device manufactured using the substrate can be thinned as a whole even if it is mounted on a printed wiring board or laminated in multiple layers.

また、基板２０によれば、後述するレーザ処理等によりランド２７に形成される装着孔３２の体積を適宜設定し、所望の高さの半田バンプを形成することが可能になる。
さらに、半田ボールの装着孔３２が形成されており、リフロー後に形成される半田バンプは、装着孔３２に噛み込む形状となるため、アンカー効果により接続強度を増加させることができる。 Further, according to the substrate 20, it is possible to appropriately set the volume of the mounting hole 32 formed in the land 27 by laser processing or the like to be described later, and to form a solder bump having a desired height.
Further, the mounting holes 32 for solder balls are formed, and the solder bumps formed after reflow are shaped so as to bite into the mounting holes 32, so that the connection strength can be increased by the anchor effect.

また、基板２０によれば、ランド２７の略中央に装着孔３２があるため、半田ボールをより正確な位置に装着孔に固定させることができる。また、ランド２７の略中央に装着孔３２があるため、ランド２７を覆うように形成されているソルダーレジスト層２９に半田ボールが引っ掛かり、装着孔３２に固定できなくなることを少なくすることができる。 Further, according to the substrate 20, since the mounting hole 32 is provided at the approximate center of the land 27, the solder ball can be fixed to the mounting hole at a more accurate position. Further, since the mounting hole 32 is provided at the approximate center of the land 27, it is possible to reduce the possibility that the solder ball is caught on the solder resist layer 29 formed so as to cover the land 27 and cannot be fixed to the mounting hole 32.

また、基板２０によれば、装着孔３２の平面視形状は円形であり、その直径が、装着される半田ボールの直径より小さい。従って、半田ボールを装着孔３２に装着する際に、装着孔３２の穴の縁に沿うように嵌まり込み、半田ボールが固定されるため、装着孔３２に半田ボールをより安定に固定することが可能となる。 Moreover, according to the board | substrate 20, the planar view shape of the mounting hole 32 is circular, The diameter is smaller than the diameter of the solder ball mounted | worn. Therefore, when the solder ball is mounted in the mounting hole 32, the solder ball is fitted along the edge of the hole of the mounting hole 32 and the solder ball is fixed. Therefore, the solder ball can be more stably fixed to the mounting hole 32. Is possible.

また、基板２０によれば、導体パターン２３上にＮｉ層２７ａ、Ａｕ層２７ｂが積層されたランドを有する従来の基板に、レーザ処理等により装着３２を形成すれば基板２０を製造することができるため、従来の基板の製造工程に大きな変更を加えることなく、装着孔３２を形成して基板２０を製造することができる。 Further, according to the substrate 20, the substrate 20 can be manufactured by forming the mounting 32 by laser processing or the like on a conventional substrate having a land in which the Ni layer 27a and the Au layer 27b are laminated on the conductor pattern 23. Therefore, the substrate 20 can be manufactured by forming the mounting hole 32 without greatly changing the conventional substrate manufacturing process.

上述した実施形態では、装着孔は、ランドの略中央に形成されている場合について説明したが、本発明において装着孔は、ランドに形成されていれば、特にその位置が限定されるものではない。また、上述した実施形態では、装着孔の平面視形状は、円形である場合について説明したが、例えば、楕円であってもよく、多角形であってもよい。また、本発明において装着孔の深さは、特に限定されるものではなく、適宜設定可能である。 In the above-described embodiment, the case where the mounting hole is formed in the approximate center of the land has been described. However, in the present invention, the position of the mounting hole is not particularly limited as long as the mounting hole is formed in the land. . In the above-described embodiment, the planar view shape of the mounting hole has been described as being circular, but may be, for example, an ellipse or a polygon. In the present invention, the depth of the mounting hole is not particularly limited and can be set as appropriate.

また、上述した実施形態では、ランドがＮｉ層とＡｕ層とから構成されている場合について説明したが、本発明においてはこれに限定されず、例えば、Ｎｉ層のみ、Ａｕ層のみから構成されていてもよく、また、他の金属層（例えば、Ｎｉ層やＳｎ層）から構成されていてもよい。 In the above-described embodiment, the case where the land is composed of the Ni layer and the Au layer has been described. However, the present invention is not limited to this. For example, the land is composed of only the Ni layer and only the Au layer. It may also be composed of other metal layers (for example, Ni layer or Sn layer).

次に、本発明の基板の製造方法と、上記基板を用いた本発明の半導体装置の製造方法とについて説明する。 Next, a method for manufacturing a substrate of the present invention and a method for manufacturing a semiconductor device of the present invention using the substrate will be described.

（ａ）絶縁性基板２１を出発材料とし、まず、絶縁性基板２１の両面に、導体パターン２３を形成する。導体パターン２３は、絶縁性基板２１の両面に無電解メッキ等によりベタの金属層を形成した後、エッチング処理を施すことにより形成することができる。また、銅張基板にエッチング処理を施すことにより形成してもよい。 (A) Using the insulating substrate 21 as a starting material, first, the conductor pattern 23 is formed on both surfaces of the insulating substrate 21. The conductor pattern 23 can be formed by forming a solid metal layer on both surfaces of the insulating substrate 21 by electroless plating or the like and then performing an etching process. Moreover, you may form by performing an etching process to a copper clad board | substrate.

（ｂ）次に、絶縁性基板２１に、ドリルやレーザ等によりマトリックス状に貫通孔を穿設する。貫通孔は、ビアホール２６となるものであり、貫通孔の直径は、例えば１２０〜１５０μｍ程度である。 (B) Next, through holes are drilled in the insulating substrate 21 in a matrix by a drill, a laser, or the like. The through hole becomes the via hole 26, and the diameter of the through hole is, for example, about 120 to 150 μm.

（ｃ）次に、無電解メッキを施し、さらに電解メッキを施すことにより、貫通孔の壁面に金属薄膜を形成し、さらに貫通孔に充填材を充填することにより、ビアホール２６を形成する。上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材、金属充填材を挙げることができる。また、貫通孔をメッキにより充填することにより、ビアホール２６を形成してもよい。また、ビアホール２６には、蓋メッキを施してもよい。 (C) Next, electroless plating is performed, and further electroplating is performed to form a metal thin film on the wall surface of the through hole, and the via hole is formed by filling the through hole with a filler. The filler is not particularly limited, and examples thereof include a resin filler and a metal filler. Further, the via hole 26 may be formed by filling the through hole with plating. The via hole 26 may be plated with a lid.

（ｄ）次に、絶縁性基板２１の表面に、未硬化のソルダーレジスト組成物をロールコータやカーテンコータ等により塗布したり、フィルム状に成形したソルダーレジスト組成物を圧着したりした後、硬化処理を施すことにより、ソルダーレジスト層２５を形成する。絶縁性基板２１の裏面にも、同様にしてソルダーレジスト層２９を形成する。 (D) Next, an uncured solder resist composition is applied to the surface of the insulating substrate 21 by a roll coater, a curtain coater, or the like, or a solder resist composition molded into a film shape is pressure-bonded and then cured. By performing the treatment, the solder resist layer 25 is formed. Similarly, a solder resist layer 29 is formed on the back surface of the insulating substrate 21.

（ｅ）次に、ソルダーレジスト層２５の所定箇所に露光現像処理により開口を形成し、露出した箇所にＮｉメッキやＡｕメッキを行うことにより、導体パターン２３上の所定位置にボンディングパッド２４を形成する。
また、ソルダーレジスト層２９に対しても同様の処理を行い、ランド２７を形成する。 (E) Next, an opening is formed in a predetermined portion of the solder resist layer 25 by exposure and development, and Ni plating or Au plating is performed on the exposed portion, thereby forming a bonding pad 24 at a predetermined position on the conductor pattern 23. To do.
The land 27 is formed by performing the same process on the solder resist layer 29.

（ｆ）次に、ランド２７の中央に、平面視形状が円形であり、直径が、装着される半田ボールの直径以下となるようにレーザ処理により装着孔３２を形成する。このレーザ処理においては、使用するレーザの種類、ビーム径、ショット数等を適宜選択することにより装着孔の形状（例えば、直径、深さ）を設定することができる。 (F) Next, in the center of the land 27, the mounting hole 32 is formed by laser processing so that the shape in plan view is circular and the diameter is equal to or smaller than the diameter of the solder ball to be mounted. In this laser processing, the shape (for example, diameter and depth) of the mounting hole can be set by appropriately selecting the type of laser to be used, the beam diameter, the number of shots, and the like.

本実施形態では、ランド２７を形成した後に、レーザ処理により装着孔３２を形成することとしたが、本発明においてはこれに限定されるものではなく、例えば、ランド２７の形成と同時に装着孔３２を形成してもよい。ランド２７の形成と同時に装着孔３２を形成する方法としては、ソルダーレジスト層２９にレーザ処理や露光現像処理によりランド２７が形成される箇所に開口を形成する際、開口の中央に、平面視形状が円形であり、直径が、装着される半田ボールの直径より小さくなるように、ソルダーレジスト層２９を残して開口を形成し、露出した箇所にＮｉメッキやＡｕメッキを行い、その後、開口の中央にあるソルダーレジスト層２９をレーザ処理等により取り除いて、装着孔３２が形成されたランド２７を形成する方法が挙げられる。
また、本実施形態では、レーザ処理により装着孔３２を形成することとしたが、この例に限定されるものではない。本発明において、装着孔を形成する方法としては、まず、ランド２７を形成した後、ドライフィルム等からなるエッチング保護層でランド２７として残す部分を被覆し、その後、過硫酸ナトリウム溶液や過酸化水素と硫酸の混合溶液等のエッチング液を用いて、化学エッチングによりＮｉ及び／又はＡｕを除去して形成する方法が挙げられる。 In the present embodiment, the mounting hole 32 is formed by laser processing after the land 27 is formed. However, the present invention is not limited to this. For example, the mounting hole 32 is formed simultaneously with the formation of the land 27. May be formed. As a method of forming the mounting hole 32 at the same time as the formation of the land 27, when the opening is formed in the solder resist layer 29 at the location where the land 27 is formed by laser processing or exposure and development processing, the shape in plan view is formed at the center of the opening. Is circular, and the opening is formed leaving the solder resist layer 29 so that the diameter is smaller than the diameter of the solder ball to be mounted, Ni plating or Au plating is performed on the exposed portion, and then the center of the opening There is a method in which the solder resist layer 29 is removed by laser processing or the like to form the land 27 in which the mounting hole 32 is formed.
In the present embodiment, the mounting hole 32 is formed by laser processing, but the present invention is not limited to this example. In the present invention, as a method of forming the mounting hole, first, after forming the land 27, a portion to be left as the land 27 is covered with an etching protective layer made of a dry film or the like, and then a sodium persulfate solution or hydrogen peroxide is coated. And a method of removing Ni and / or Au by chemical etching using an etchant such as a mixed solution of sulfuric acid and sulfuric acid.

。
上記（ａ）〜（ｆ）の工程を経ることにより、基板２０を製造することができる。
次に基板２０を用いた本発明の半導体装置の製造方法について説明する。 .
The substrate 20 can be manufactured through the steps (a) to (f).
Next, a method for manufacturing a semiconductor device of the present invention using the substrate 20 will be described.

（ｇ）まず、基板２０の表面略中央にソルダーレジスト層２９の上から半田ペーストやＡｇペーストを塗布して接着層１８を形成し、接着層１８上に半導体チップ１１を搭載してリフローすることにより、ソルダーレジスト層２９を介して半導体チップ１１をダイボンディングする。 (G) First, an adhesive layer 18 is formed by applying a solder paste or an Ag paste from above the solder resist layer 29 in the approximate center of the surface of the substrate 20, and the semiconductor chip 11 is mounted on the adhesive layer 18 and reflowed. Thus, the semiconductor chip 11 is die-bonded through the solder resist layer 29.

（ｈ）続いて、半導体チップ１１の上面に設けられた電極１６と、ボンディングパッド２４とをワイヤを用いてワイヤボンディングする。そして、基板２０の上面全体を覆うように、エポキシ樹脂等を含有する樹脂組成物で樹脂パッケージ部１９を形成する (H) Subsequently, the electrode 16 provided on the upper surface of the semiconductor chip 11 and the bonding pad 24 are wire-bonded using a wire. And the resin package part 19 is formed with the resin composition containing an epoxy resin etc. so that the whole upper surface of the board | substrate 20 may be covered.

（ｉ）次に、ランド２７上に形成された装着孔３２に半田ボールを上置きして固定し、リフローして半田バンプ２８を形成する。このとき、溶融した半田が装着孔３２に流れ込むため、リフロー後に形成される半田バンプは、装着孔３２に噛み込む形状となる。
上記（ｇ）〜（ｉ）の工程を経ることにより、半導体装置１０を製造することができる。 (I) Next, solder balls are placed and fixed in the mounting holes 32 formed on the lands 27 and reflowed to form solder bumps 28. At this time, since the molten solder flows into the mounting hole 32, the solder bump formed after the reflow has a shape to be engaged with the mounting hole 32.
The semiconductor device 10 can be manufactured through the steps (g) to (i).

以上、本発明に係る半導体装置及び基板の実施形態について説明したが、本発明の半導体装置及び基板は、上述した例に限定されるものではなく、本発明の構成を充足する範囲内で、適宜設計変更を行うことが可能である。 Although the embodiments of the semiconductor device and the substrate according to the present invention have been described above, the semiconductor device and the substrate of the present invention are not limited to the above-described examples, and may be appropriately selected within the scope satisfying the configuration of the present invention. Design changes can be made.

本発明に係る半導体装置の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the semiconductor device which concerns on this invention. 図１に示した半導体装置に半田ボールを配置させた構造を説明するための模式図である。It is a schematic diagram for demonstrating the structure which has arrange | positioned the solder ball to the semiconductor device shown in FIG. 本発明に係る基板の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the board | substrate which concerns on this invention. 従来の半導体装置の一例を模式的に示す断面図である。It is sectional drawing which shows an example of the conventional semiconductor device typically. 図４に示した半導体装置に半田ボールを配置させた構造を説明するための模式図である。FIG. 5 is a schematic diagram for explaining a structure in which solder balls are arranged in the semiconductor device shown in FIG. 4.

符号の説明Explanation of symbols

１０ 半導体装置
１１ 半導体チップ
１６ 電極
１７ ワイヤ
１８ 接着層
１９ 樹脂パッケージ部
２０ 基板
２１ 絶縁性基板
２３ 導体パターン
２４ ワイヤボンディングパッド
２５、２９ ソルダーレジスト層
２７ ランド
２７ａ Ｎｉ層
２７ｂ Ａｕ層
２８ 半田バンプ
２８ａ 半田ボール
３２ 装着孔 DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Semiconductor chip 16 Electrode 17 Wire 18 Adhesive layer 19 Resin package part 20 Substrate 21 Insulating substrate 23 Conductive pattern 24 Wire bonding pad 25, 29 Solder resist layer 27 Land 27a Ni layer 27b Au layer 28 Solder bump 28a Solder ball 32 mounting hole

Claims (8)

半導体チップと、
前記半導体チップが搭載されるチップ搭載面の反対側の面に形成された導体パターン上にランドが形成された基板と、
前記ランドに形成された半田バンプと
を備えた半導体装置であって、
前記ランドには、前記半田バンプを形成する半田ボールを固定することが可能な装着孔が形成されていることを特徴とする半導体装置。 A semiconductor chip;
A substrate in which lands are formed on a conductor pattern formed on a surface opposite to a chip mounting surface on which the semiconductor chip is mounted;
A semiconductor device comprising solder bumps formed on the land,
2. A semiconductor device according to claim 1, wherein a mounting hole capable of fixing a solder ball forming the solder bump is formed in the land. 前記装着孔は、前記ランドの略中央に形成されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the mounting hole is formed at a substantially center of the land. 前記装着孔の平面視形状は、円形であり、直径が前記半田ボールの直径より小さいことを特徴とする請求項１又は２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the mounting hole has a circular shape in plan view and has a diameter smaller than that of the solder ball. 前記導体パターンは、Ｃｕ層から形成されており、
前記ランドは、前記Ｃｕ層上に形成されたＮｉ層と、前記Ｎｉ層上に形成されたＡｕ層とからなり、
前記装着孔は、前記Ｎｉ層及び前記Ａｕ層を連通する孔であり、
前記装着孔の底面は、Ｃｕ層の表面であることを特徴とする請求項１〜３のいずれか１に記載の半導体装置。 The conductor pattern is formed from a Cu layer,
The land includes a Ni layer formed on the Cu layer and an Au layer formed on the Ni layer,
The mounting hole is a hole communicating the Ni layer and the Au layer,
The semiconductor device according to claim 1, wherein a bottom surface of the mounting hole is a surface of a Cu layer. 導体パターンと、
前記導体パターン上に形成された、半田バンプが形成されるランドと
を備えた基板であって、
前記ランドには、前記半田バンプを形成する半田ボールを固定することが可能な装着孔が形成されていることを特徴とする基板。 A conductor pattern;
A board provided with lands on which the solder bumps are formed, formed on the conductor pattern,
A mounting hole capable of fixing a solder ball for forming the solder bump is formed in the land. 前記装着孔は、前記ランドの略中央に形成されていることを特徴とする請求項５に記載の基板。 The substrate according to claim 5, wherein the mounting hole is formed at a substantially center of the land. 前記装着孔の平面視形状は、円形であり、直径が前記半田ボールの直径より小さいことを特徴とする請求項５又は６に記載の基板。 The substrate according to claim 5 or 6, wherein the mounting hole has a circular shape in plan view and a diameter smaller than the diameter of the solder ball. 前記導体パターンは、Ｃｕ層から形成されており、
前記ランドは、前記Ｃｕ層上に形成されたＮｉ層と、前記Ｎｉ層上に形成されたＡｕ層とからなり、
前記装着孔は、前記Ｎｉ層及び前記Ａｕ層を連通する孔であり、
前記装着孔の底面は、Ｃｕ層の表面であることを特徴とする請求項５〜７のいずれか１に記載の基板。 The conductor pattern is formed from a Cu layer,
The land includes a Ni layer formed on the Cu layer and an Au layer formed on the Ni layer,
The mounting hole is a hole communicating the Ni layer and the Au layer,
The substrate according to claim 5, wherein a bottom surface of the mounting hole is a surface of a Cu layer.
JP2005188810A 2005-06-28 2005-06-28 Semiconductor device and substrate Pending JP2007012715A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005188810A JP2007012715A (en) 2005-06-28 2005-06-28 Semiconductor device and substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005188810A JP2007012715A (en) 2005-06-28 2005-06-28 Semiconductor device and substrate

Publications (1)

Publication Number Publication Date
JP2007012715A true JP2007012715A (en) 2007-01-18

Family

ID=37750861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005188810A Pending JP2007012715A (en) 2005-06-28 2005-06-28 Semiconductor device and substrate

Country Status (1)

Country Link
JP (1) JP2007012715A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008263125A (en) * 2007-04-13 2008-10-30 Shinko Electric Ind Co Ltd Method of manufacturing wiring substrate, method of manufacturing semiconductor device, and wiring substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345397A (en) * 2000-06-02 2001-12-14 Nec Corp Semiconductor device and wiring substrate for package thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345397A (en) * 2000-06-02 2001-12-14 Nec Corp Semiconductor device and wiring substrate for package thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008263125A (en) * 2007-04-13 2008-10-30 Shinko Electric Ind Co Ltd Method of manufacturing wiring substrate, method of manufacturing semiconductor device, and wiring substrate
US8237270B2 (en) 2007-04-13 2012-08-07 Shinko Electric Industries Co., Ltd. Wiring board manufacturing method, semiconductor device manufacturing method and wiring board

Similar Documents

Publication Publication Date Title
US9627309B2 (en) Wiring substrate
US7185429B2 (en) Manufacture method of a flexible multilayer wiring board
KR101168263B1 (en) Semiconductor package and fabrication method thereof
US8610001B2 (en) Printed wiring board and method for manufacturing printed wiring board
JP6158676B2 (en) WIRING BOARD, SEMICONDUCTOR DEVICE, AND WIRING BOARD MANUFACTURING METHOD
JP2008300507A (en) Wiring substrate and manufacturing process of the same
TWI495026B (en) Package substrate, package structure and methods for manufacturing same
US8067698B2 (en) Wiring substrate for use in semiconductor apparatus, method for fabricating the same, and semiconductor apparatus using the same
JP5117270B2 (en) WIRING BOARD, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JP4268434B2 (en) Wiring board manufacturing method
JP5157455B2 (en) Semiconductor device
JP2006351950A (en) Semiconductor device and method for manufacturing the same
JP5000105B2 (en) Semiconductor device
JP2016111297A (en) Wiring board, semiconductor device, and method of manufacturing wiring board
JP2010232616A (en) Semiconductor device, and wiring board
JP5106758B2 (en) Semiconductor device
JP4856410B2 (en) Semiconductor device
US8786108B2 (en) Package structure
JP2011146490A (en) Circuit board and method of manufacturing the same, semiconductor device, and electronic circuit device
KR100629887B1 (en) Metal chip scale semiconductor package and manufacturing method thereof
JP2007012715A (en) Semiconductor device and substrate
JP2013211497A (en) Component joint structure
US20130081862A1 (en) Wiring substrate and method of manufacturing the same
JP2013254984A (en) Semiconductor device
JP3656590B2 (en) Manufacturing method of tape carrier for semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Effective date: 20070831

Free format text: JAPANESE INTERMEDIATE CODE: A7424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20071004

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071004

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071121

A621 Written request for application examination

Effective date: 20080626

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100722

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100917

A02 Decision of refusal

Effective date: 20110512

Free format text: JAPANESE INTERMEDIATE CODE: A02

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110812

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Effective date: 20110822

Free format text: JAPANESE INTERMEDIATE CODE: A911

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20111028