JP2007011371A - Organic light-emitting diode display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an organic light-emitting diode display device which can make the aperture ratio increase and can improve luminance, by reducing the number of lines in an organic light-emitting diode panel. <P>SOLUTION: The organic light-emitting diode display device includes first and second datalines; a power voltage supply line supplied with a high-potential power supply voltage; a gate line crossing the first dataline, the second data line, and the power voltage supply line; a gate drive circuit for supplying scanning signal to the gate line; a data drive circuit for supplying data voltages to the datalines, respectively; first and second organic light-emitting diodes, commonly connected to the power voltage supply line; a first organic light-emitting diode drive circuit for driving the first organic light-emitting diode with the data voltage from the first dataline, in response to a scanning signal from the gate line; and a second organic light-emitting diode drive circuit for driving the second organic light-emitting diode with a data voltage from the second dataline, in response to the scanning signal from the gate line. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、有機発光ダイオード表示装置に関し、特に、有機発光ダイオードパネルのライン数を減らすことによって、開口率を増加させ、輝度を向上させることができる有機発光ダイオード表示装置に関する。   The present invention relates to an organic light emitting diode display, and more particularly, to an organic light emitting diode display capable of increasing an aperture ratio and improving luminance by reducing the number of lines of an organic light emitting diode panel.

近年、陰極線管(Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ)の短所である重量及び体積を減少できる各種の平板表示装置が登場している。このような平板表示装置としては、液晶表示装置(Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ)、電界放出表示装置(Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ)、プラズマディスプレイパネル(Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ)及び発光ダイオード(Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：以下、ＬＥＤという)表示装置などがある。
それらのうち、ＬＥＤ表示装置は、電子と正孔との再結合により蛍光体を発光させるＬＥＤを利用し、このようなＬＥＤは、蛍光体として無機化合物を使用する無機ＬＥＤ(Ｉｎｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ)表示装置と、有機化合物を使用する有機ＬＥＤ(Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：以下、ＯＬＥＤという)表示装置とに区分される。このようなＯＬＥＤ表示装置は、低電圧駆動、自己発光、薄膜型、広い視野角、速い応答速度及び高いコントラストなどの多くの長所を有し、次世代の表示装置として期待されている。 In recent years, various flat panel display devices that can reduce weight and volume, which are disadvantages of a cathode ray tube, have appeared. As such a flat panel display, a liquid crystal display, a field emission display, a plasma display panel, and a light emitting diode (hereinafter referred to as an LED) display. There are devices.
Among them, the LED display device uses an LED that emits a phosphor by recombination of electrons and holes, and such an LED is an inorganic LED (Inorganic Light Emitting Diode) that uses an inorganic compound as a phosphor. It is classified into a display device and an organic LED (Organic Light Emitting Diode: hereinafter referred to as OLED) display device using an organic compound. Such an OLED display device has many advantages such as low voltage driving, self-emission, thin film type, wide viewing angle, fast response speed and high contrast, and is expected as a next generation display device.

発光素子としてのＯＬＥＤは、通常、負極(Ｃａｈｔｏｄ)と正極(Ａｎｏｄｅ)との間に積層された電子注入層、電子輸送層、発光層、正孔輸送層及び正孔注入層から構成される。このようなＯＬＥＤでは、正極と負極との間に所定の電圧を印加する場合、負極から発生した電子が電子注入層及び電子輸送層を通じて発光層側に移動し、正極から発生した正孔が正孔注入層及び正孔輸送層を通じて発光層側に移動する。これにより、発光層では、電子輸送層及び正孔輸送層から供給された電子と正孔との再結合により光を放出する。
このようなＯＬＥＤを利用するアクティブマトリックスタイプのＯＬＥＤ表示装置は、図１に示したように、ｎ本のゲートラインＧ１乃至Ｇｎ(ｎは、正の整数である)とｍ本のデータラインＤ１乃至Ｄｍ(ｍは、正の整数である)との交差で定義された領域に、ｎ×ｍマトリックス形態で配列されたｎ×ｍ個の画素Ｐ［ｉ、ｊ］を含むＯＬＥＤパネル１３と、ＯＬＥＤパネル１３のゲートラインＧ１乃至Ｇｎを駆動するゲート駆動回路１２と、ＯＬＥＤパネル１３のデータラインＤ１乃至Ｄｍを駆動するデータ駆動回路１１と、データラインＤ１乃至Ｄｍと並んで配列され、高電位の電源電圧ＶＤＤを各画素Ｐ［ｉ、ｊ］に供給するｍ本の電源電圧供給ラインＳ１乃至Ｓｍと、を備える。但し、Ｐ［ｉ、ｊ］は、ｉ行、ｊ列に位置した画素、ｉは、ｎより小さいか、または同じ正の整数、ｊは、ｍより小さいか、または同じ正の整数を意味する。 An OLED as a light emitting element is generally composed of an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer laminated between a negative electrode (Cathod) and a positive electrode (Anode). In such an OLED, when a predetermined voltage is applied between the positive electrode and the negative electrode, electrons generated from the negative electrode move to the light emitting layer side through the electron injection layer and the electron transport layer, and holes generated from the positive electrode are positive. It moves to the light emitting layer side through the hole injection layer and the hole transport layer. Thereby, in the light emitting layer, light is emitted by recombination of electrons and holes supplied from the electron transport layer and the hole transport layer.
As shown in FIG. 1, the active matrix type OLED display device using the OLED has n gate lines G1 to Gn (n is a positive integer) and m data lines D1 to D1. An OLED panel 13 including n × m pixels P [i, j] arranged in an n × m matrix form in a region defined by intersection with Dm (m is a positive integer); A gate driving circuit 12 for driving the gate lines G1 to Gn of the panel 13, a data driving circuit 11 for driving the data lines D1 to Dm of the OLED panel 13, and a high potential power source arranged alongside the data lines D1 to Dm M power supply voltage supply lines S1 to Sm that supply the voltage VDD to each pixel P [i, j]. Where P [i, j] is a pixel located in i row and j column, i is less than n or the same positive integer, and j is less than m or the same positive integer. .

ゲート駆動回路１２は、ゲートラインＧ１乃至Ｇｎにスキャン信号を供給し、ゲートラインＧ１乃至Ｇｎを順次駆動する。データ駆動回路１１は、外部から入力されたデジタルデータ電圧をアナログデータ電圧に変換する。そして、データ駆動回路１１は、アナログデータ電圧をスキャン信号が供給される度にデータラインＤ１乃至Ｄｍに供給する。画素Ｐ［ｉ，ｊ］のそれぞれは、第ｉのゲートラインＧｉにスキャン信号が供給される時、第ｊのデータラインＤｊからのデータ電圧が供給され、そのデータ電圧に相応する光を発生させる。
このために、各画素Ｐ［ｉ，ｊ］は、第ｊの電源電圧供給ラインＳｊに正極が接続されたＯＬＥＤと、ＯＬＥＤを駆動するためにＯＬＥＤの負極に接続されると共に、第ｉのゲートラインＧｉ及び第ｊのデータラインＤｊと接続し、低電位の電源電圧ＶＳＳが供給されるＯＬＥＤ駆動回路１５と、を備える。 The gate driving circuit 12 supplies scan signals to the gate lines G1 to Gn, and sequentially drives the gate lines G1 to Gn. The data driving circuit 11 converts an externally input digital data voltage into an analog data voltage. The data driving circuit 11 supplies an analog data voltage to the data lines D1 to Dm every time a scan signal is supplied. Each of the pixels P [i, j] is supplied with a data voltage from the jth data line Dj when a scan signal is supplied to the i th gate line Gi, and generates light corresponding to the data voltage. .
For this reason, each pixel P [i, j] is connected to the OLED having the positive electrode connected to the jth power supply voltage supply line Sj, and to the negative electrode of the OLED to drive the OLED, and the i th gate. An OLED drive circuit 15 connected to the line Gi and the jth data line Dj and supplied with a low-potential power supply voltage VSS.

このようなＯＬＥＤ駆動回路１５は、第ｉのゲートラインＧｉからのスキャン信号に応じて、第ｊのデータラインＤｊからのデータ電圧を第１のノードＮ１に供給する第１のトランジスタＴ１と、第１のノードＮ１の電圧に応じて、ＯＬＥＤに流れる電流量を制御する第２のトランジスタＴ２と、第１のノードＮ１上の電圧が充電されるストレージキャパシタＣｓと、を備える。
第１のトランジスタＴ１は、ゲートラインＧｉを通じてスキャン信号が供給されると、ターンオンされ、データラインＤｊから供給されたデータ電圧を第１のノードＮ１に供給する。第１のノードＮ１に供給されたデータ電圧は、ストレージキャパシタＣｓに充電されると共に、第２のトランジスタＴ２のゲート電極に供給される。このように供給されるデータ電圧により第２のトランジスタＴ２がターンオンされると、ＯＬＥＤを通じて電流が流れる。このとき、ＯＬＥＤを通じて流れる電流は、第ｊの電源電圧供給ラインＳｊから供給される高電位の電源電圧ＶＤＤにより発生し、電流量は、第２のトランジスタＴ２に印加されるデータ電圧の大きさに比例する。そして、第１のトランジスタＴ１がターンオフされても、第２のトランジスタＴ２は、データ電圧が充電されたストレージキャパシタＣｓによる第１のノード上の電圧によりターンオン状態を維持し、次のフレームのデータ電圧が供給されるまでＯＬＥＤを経て流れる電流量を制御する。 The OLED driving circuit 15 includes a first transistor T1 that supplies a data voltage from the j-th data line Dj to the first node N1 in response to a scan signal from the i-th gate line Gi, and a first transistor T1. A second transistor T2 that controls the amount of current flowing through the OLED according to the voltage of one node N1, and a storage capacitor Cs that is charged with the voltage on the first node N1.
When the scan signal is supplied through the gate line Gi, the first transistor T1 is turned on and supplies the data voltage supplied from the data line Dj to the first node N1. The data voltage supplied to the first node N1 is charged to the storage capacitor Cs and supplied to the gate electrode of the second transistor T2. When the second transistor T2 is turned on by the supplied data voltage, a current flows through the OLED. At this time, the current flowing through the OLED is generated by the high-potential power supply voltage VDD supplied from the jth power supply voltage supply line Sj, and the amount of current is equal to the magnitude of the data voltage applied to the second transistor T2. Proportional. Even if the first transistor T1 is turned off, the second transistor T2 remains turned on by the voltage on the first node by the storage capacitor Cs charged with the data voltage, and the data voltage of the next frame The amount of current flowing through the OLED until is supplied.

ところが、前記のようなＯＬＥＤ表示装置は、次のような問題点がある。図１に示されているように、有機発光ダイオードパネルには、各画素に高電位の電源電圧ＶＤＤを供給するための電源電圧供給ラインＳｊが形成される。例えば、８００×６００の解像度を有するＳＶＧＡの場合には、８００本の電源電圧供給ラインＳｊが、１０２４×７６８の解像度を有するＸＧＡの場合には、１０２４本の電源電圧供給ラインＳｊが形成される。このような多数のラインは、有機発光ダイオードパネルの開口率を減少させ、輝度を低下させる。   However, the OLED display as described above has the following problems. As shown in FIG. 1, a power supply voltage supply line Sj for supplying a power supply voltage VDD having a high potential to each pixel is formed in the organic light emitting diode panel. For example, in the case of SVGA having a resolution of 800 × 600, 800 power supply voltage supply lines Sj are formed, and in the case of XGA having a resolution of 1024 × 768, 1024 power supply voltage supply lines Sj are formed. . Such a large number of lines reduces the aperture ratio of the organic light emitting diode panel and lowers the luminance.

従って、本発明の目的は、ライン数を減すことができるＯＬＥＤパネルと、これを利用したＯＬＥＤ表示装置を提供することにある。   Accordingly, an object of the present invention is to provide an OLED panel capable of reducing the number of lines and an OLED display device using the same.

前記目的を達成するために、本発明の実施の形態によるＯＬＥＤ表示装置は、第１及び第２のデータラインと、高電位の電源電圧が供給される電源電圧供給ラインと、前記第１のデータライン、前記第２のデータライン、及び前記電源電圧供給ラインと交差するゲートラインと、前記ゲートラインにスキャン信号を供給するゲート駆動回路と、前記データラインにデータ電圧をそれぞれ供給するデータ駆動回路と、前記電源供給ラインに共通して接続された第１及び第２の有機発光ダイオードと、前記ゲートラインからのスキャン信号に応じて、前記第１のデータラインからのデータ電圧により前記第１の有機発光ダイオードを駆動する第１の有機発光ダイオード駆動回路と、前記ゲートラインからのスキャン信号に応じて、前記第２のデータラインからのデータ電圧により前記第２の有機発光ダイオードを駆動する第２の有機発光ダイオード駆動回路と、を備える。   To achieve the above object, an OLED display according to an embodiment of the present invention includes first and second data lines, a power supply voltage supply line to which a high-potential power supply voltage is supplied, and the first data. A gate line intersecting the line, the second data line, and the power supply voltage supply line, a gate driving circuit for supplying a scan signal to the gate line, and a data driving circuit for supplying a data voltage to the data line, respectively. The first and second organic light emitting diodes commonly connected to the power supply line, and the first organic light emitting diode according to a data voltage from the first data line in response to a scan signal from the gate line. A first organic light emitting diode driving circuit for driving the light emitting diode and the second data in response to a scan signal from the gate line. And a second organic light emitting diode driving circuit for driving the second organic light emitting diode by the data voltage from the line.

本発明の他の実施の形態によるＯＬＥＤ表示装置は、ｍ(ｍは、正の整数である)本のデータラインと、前記データラインと交差するｎ(ｎは、正の整数である)本のゲートラインと、高電位の電源電圧が供給され、前記データライン間で前記データラインと平行に配置されるｋ(ｋは、ｍ／２より小さい正の整数である)本の電源電圧供給ラインと、前記ゲートラインと対を成す多数のリセットラインと、前記電源供給ラインに共通して接続される第１及び第２の有機発光ダイオードと、前記第１の有機発光ダイオード、前記ゲートラインからのスキャン信号に応じて、奇数番目の前記データラインからのデータ電圧により前記第１の有機発光ダイオードを駆動し、リセットラインからのリセット信号に応じて初期化される第１の有機発光ダイオード駆動回路を含む第１の画素と、前記第２の有機発光ダイオード、前記ゲートラインからのスキャン信号に応じて、偶数番目の前記データラインからのデータ電圧により前記第２の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第２の有機発光ダイオード駆動回路を含む第２の画素と、前記ゲートラインに前記スキャン信号を順次供給するゲート駆動回路と、前記データラインに前記データ電圧をそれぞれ供給するデータ駆動回路と、前記リセットラインに前記リセット信号を供給するリセット駆動回路と、を備える。   An OLED display device according to another embodiment of the present invention includes m data lines (m is a positive integer), and n (n is a positive integer) lines intersecting the data lines. Gate lines and k power supply voltage supply lines to which a high-potential power supply voltage is supplied and arranged in parallel with the data lines between the data lines (k is a positive integer smaller than m / 2); A plurality of reset lines paired with the gate line, first and second organic light emitting diodes connected in common to the power supply line, the first organic light emitting diode, and scanning from the gate line In response to the signal, the first organic light emitting diode is driven by the data voltage from the odd-numbered data line, and is initialized in response to the reset signal from the reset line. The second organic light emitting diode is driven by the data voltage from the even-numbered data line in response to the scan signal from the first pixel including the driving circuit, the second organic light emitting diode, and the gate line. A second pixel including a second organic light emitting diode driving circuit initialized in response to a reset signal from the reset line, a gate driving circuit for sequentially supplying the scan signal to the gate line, and the data line And a data driving circuit for supplying the data voltage, and a reset driving circuit for supplying the reset signal to the reset line.

本発明のさらに別の実施の形態によるＯＬＥＤ表示装置は、ｍ(ｍは、正の整数である)本のデータラインと、前記データラインと交差するｎ(ｎは、正の整数である)本のゲートラインと、高電位の電源電圧が供給され、それぞれに前記データライン間で前記データラインと平行に配置される電源電圧供給ラインと、それぞれに前記ゲートラインと対を成すリセットラインと、同一の一本の電源供給ラインに共通して接続される第１の有機発光ダイオード、第２の有機発光ダイオード、第３の有機発光ダイオード、及び第４の有機発光ダイオードと、前記第１の有機発光ダイオード、奇数番目のゲートラインからのスキャン信号に応じて、奇数番目のデータラインからのデータ電圧により前記第１の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第１の有機発光ダイオード駆動回路を含む第１の画素と、前記第２の有機発光ダイオード、前記奇数番目のゲートラインからのスキャン信号に応じて、偶数番目のデータラインからのデータ電圧により前記第２の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第２の有機発光ダイオード駆動回路を含む第２の画素と、前記第３の有機発光ダイオード、偶数番目のゲートラインからのスキャン信号に応じて、前記奇数番目のデータラインからのデータ電圧により前記第３の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第３の有機発光ダイオード駆動回路を含む第３の画素と、前記第４の有機発光ダイオード、前記偶数番目のゲートラインからのスキャン信号に応じて、前記偶数番目のデータラインからのデータ電圧により前記第４の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第４の有機発光ダイオード駆動回路を含む第４の画素と、前記ゲートラインに前記スキャン信号を順次供給するゲート駆動回路と、前記データラインに前記データ電圧をそれぞれ供給するデータ駆動回路と、前記リセットラインに前記リセット信号を供給するリセット駆動回路と、を備える。   An OLED display device according to still another embodiment of the present invention includes m data lines (m is a positive integer), and n (n is a positive integer) book intersecting the data lines. And a reset voltage line that is paired with the gate line, respectively, and a power supply voltage supply line that is supplied with a high-potential power supply voltage and is disposed between the data lines in parallel with the data line. A first organic light emitting diode, a second organic light emitting diode, a third organic light emitting diode, a fourth organic light emitting diode, and the first organic light emitting diode that are commonly connected to one power supply line. The first organic light emitting diode is driven by the data voltage from the odd-numbered data line in response to a scan signal from the diode and the odd-numbered gate line, and the reset laser In response to a scan signal from a first pixel including a first organic light emitting diode driving circuit that is initialized in response to a reset signal from IN, the second organic light emitting diode, and the odd-numbered gate line, A second pixel including a second organic light emitting diode driving circuit that drives the second organic light emitting diode by a data voltage from the even-numbered data line and is initialized in response to a reset signal from the reset line; The third organic light emitting diode drives the third organic light emitting diode by the data voltage from the odd-numbered data line in response to a scan signal from the even-numbered gate line, and resets from the reset line. A third pixel including a third organic light emitting diode driving circuit initialized in response to a signal; and the fourth organic light emitting diode. In response to a scan signal from the even-numbered gate line, the fourth organic light emitting diode is driven by a data voltage from the even-numbered data line, and initialized according to a reset signal from the reset line. A fourth pixel including a fourth organic light emitting diode driving circuit, a gate driving circuit for sequentially supplying the scan signal to the gate line, a data driving circuit for supplying the data voltage to the data line, A reset driving circuit for supplying the reset signal to the reset line.

本発明は、ＯＬＥＤパネルにおいて、隣接した画素に信号ラインを共有させることによって、ＯＬＥＤパネルのライン数を減少させ、開口率と輝度を向上させることができる。なお、ＯＬＥＤを周期的にリセットさせ、ＯＬＥＤ駆動の信頼性を向上させることができる。   In the present invention, in the OLED panel, signal lines are shared by adjacent pixels, thereby reducing the number of lines of the OLED panel and improving the aperture ratio and the luminance. In addition, OLED can be reset periodically and the reliability of OLED drive can be improved.

前記目的以外の本発明の他の目的及び特徴は、添付の図面を参照した実施の形態の説明により明白になるだろう。以下、図２乃至図１２を参照して、本発明の望ましい実施の形態について説明する。   Other objects and features of the present invention other than the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings. Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS.

実施の形態１．
本発明の第１の実施の形態によるＯＬＥＤ表示装置は、図２に示されているように、ｎ本のゲートラインＧ１乃至Ｇｎ、ｍ本のデータラインＤ１乃至Ｄｍ及びｍ／２本の電源電圧供給ラインＳ１乃至Ｓｍ／２により領域が定義され、ｎ×ｍマトリックス形態で配列されたｎ×ｍ個の画素(Ｐ［ｉ、ｊ］：但し、Ｐ［ｉ、ｊ］は、ｉ行、ｊ列に位置した画素、ｉは、ｎより小さいか、または同じ正の整数、ｊは、ｍより小さいか、または同じ正の整数である)を含むＯＬＥＤパネル１０３と、ＯＬＥＤパネル１０３のゲートラインＧ１乃至Ｇｎを駆動するゲート駆動回路１０２及びＯＬＥＤパネル１０３のデータラインＤ１乃至Ｄｍを駆動するデータ駆動回路１０１と、を備える。 Embodiment 1 FIG.
As shown in FIG. 2, the OLED display according to the first embodiment of the present invention includes n gate lines G1 to Gn, m data lines D1 to Dm, and m / 2 power supply voltages. A region is defined by the supply lines S1 to Sm / 2, and n × m pixels (P [i, j]: P [i, j] are arranged in an i × OLED panel 103 including pixels located in a column, i is less than n or the same positive integer, j is less than m or the same positive integer, and gate line G1 of OLED panel 103 A gate driving circuit 102 that drives Gn and a data driving circuit 101 that drives the data lines D1 to Dm of the OLED panel 103.

ゲート駆動回路１０２は、ゲートラインＧ１乃至Ｇｎにスキャン信号を供給し、ゲートラインＧ１乃至Ｇｎを順次駆動する。
データ駆動回路１０１は、外部から入力されたデジタルデータ信号をアナログデータ信号に変換する。そして、データ駆動回路１０１は、アナログデータ信号をスキャン信号が供給される度にデータラインＤ１乃至Ｄｍに供給する。
ＯＬＥＤパネル１０３において、奇数番目のデータラインＤ１、Ｄ３、・・・、Ｄｍ−１と偶数番目のデータラインＤ２、Ｄ４、‥‥Ｄｍとの間に電源電圧供給ラインＳ１乃至Ｓｍ／２が一本ずつ配置される。即ち、隣合うデータライン間に電源電圧供給ラインが配置される。 The gate driving circuit 102 supplies scan signals to the gate lines G1 to Gn, and sequentially drives the gate lines G1 to Gn.
The data driving circuit 101 converts a digital data signal input from the outside into an analog data signal. The data driving circuit 101 supplies an analog data signal to the data lines D1 to Dm every time a scan signal is supplied.
In the OLED panel 103, there is one power supply voltage supply line S1 to Sm / 2 between the odd-numbered data lines D1, D3,..., Dm-1 and the even-numbered data lines D2, D4,. Placed one by one. That is, a power supply voltage supply line is disposed between adjacent data lines.

画素Ｐ［ｉ、ｊ］は、隣合う二本のゲートライン、即ち、一本のデータラインと一本の電源電圧供給ラインとの間により定義される画素領域に形成される。このような画素Ｐ［ｉ、ｊ］のそれぞれは、ｉ番目のゲートラインＧｉにスキャン信号が供給される時、ｊ番目のデータラインからのデータ信号を供給され、そのデータ信号に相応する光を発生する。
画素Ｐ［ｉ、ｊ］のそれぞれは、電源電圧供給ラインＳ１乃至Ｓｍ／２に正極が接続されたＯＬＥＤと、ＯＬＥＤを駆動するために、ＯＬＥＤの負極に接続されると共に、ゲートラインＧｉ及びデータラインＤｊと接続され、低電位の電源電圧ＶＳＳが供給されるＯＬＥＤ駆動回路１０５と、を備える。 The pixel P [i, j] is formed in a pixel region defined by two adjacent gate lines, that is, one data line and one power supply voltage supply line. Each of the pixels P [i, j] is supplied with a data signal from the jth data line when a scan signal is supplied to the ith gate line Gi, and emits light corresponding to the data signal. appear.
Each of the pixels P [i, j] is connected to the OLED having the positive electrode connected to the power supply voltage supply lines S1 to Sm / 2, and to the negative electrode of the OLED to drive the OLED, and to the gate line Gi and the data And an OLED drive circuit 105 connected to the line Dj and supplied with a low-potential power supply voltage VSS.

奇数列の画素を”Ｐ［ｉ、２ｋ−１］(ｋは、ｍ以下の正の整数である)”とし、偶数列の画素を”Ｐ［ｉ、２ｋ］”とすると、奇数列の画素Ｐ［ｉ、２ｋ−１］、及びそれと隣合う偶数列の画素Ｐ［ｉ、２ｋ］のそれぞれに形成されたＯＬＥＤは、同一の電源電圧供給ラインＳ１乃至Ｓｍ／２から高電位の電源電圧ＶＤＤを供給される。
ＯＬＥＤ駆動回路１０５は、ゲートラインＧ１乃至Ｇｎからのスキャン信号に応じて、データラインＤ１乃至Ｄｍからのデータ電圧を第１のノードＮ１に供給する第１のトランジスタＴ１と、第１のノードＮ１の電圧に応じて、ＯＬＥＤに流れる電流量を制御する第２のトランジスタＴ２と、第１のノードＮ１の電圧と低電位の電源電圧ＶＳＳの差電圧を充電するストレージキャパシタＣｓと、を備える。このような第１及び第２のトランジスタＴ１及びＴ２は、非晶質シリコンまたはポリシリコンを半導体層として利用することができる。 If the pixels in the odd columns are “P [i, 2k−1] (k is a positive integer less than or equal to m)” and the pixels in the even columns are “P [i, 2k]”, the pixels in the odd columns The OLED formed in each of P [i, 2k-1] and even-numbered pixels P [i, 2k] adjacent thereto has a high potential power supply voltage VDD from the same power supply voltage supply line S1 to Sm / 2. Supplied.
The OLED driving circuit 105 includes a first transistor T1 that supplies data voltages from the data lines D1 to Dm to the first node N1 in response to scan signals from the gate lines G1 to Gn, and a first node N1. A second transistor T2 that controls the amount of current flowing through the OLED according to the voltage, and a storage capacitor Cs that charges a differential voltage between the voltage of the first node N1 and the low-potential power supply voltage VSS are provided. Such first and second transistors T1 and T2 can use amorphous silicon or polysilicon as a semiconductor layer.

第１のトランジスタＴ１は、ゲートラインＧ１乃至Ｇｎからのスキャン信号に応じて、ターンオンされ、データラインＤ１乃至Ｄｍから供給されたデータ電圧を第１のノードＮ１に供給する。第１のノードＮ１に供給されたデータ電圧は、ストレージキャパシタＣｓに充電されると共に第２のトランジスタＴ２のゲート電極に供給される。第１のノードＮ１に供給されるデータ電圧により第２のトランジスタＴ２がターンオンされると、データ電圧に相応する電流がＯＬＥＤを通じて流れる。この時、ＯＬＥＤを通して流れる電流は、第ｋの電源電圧供給ラインＳｋから供給される高電位の電源電圧ＶＤＤにより発生し、電流量は、第２のトランジスタＴ２に印加されるデータ電圧の大きさに比例する。そして、第１のトランジスタＴ１がターンオフされても、第２のトランジスタＴ２は、データ電圧が充電されたストレージキャパシタＣｓによりターンオン状態を維持し、次のフレームのデータ電圧が供給されるまで、ＯＬＥＤを経て流れる電流量を制御する。   The first transistor T1 is turned on in response to scan signals from the gate lines G1 to Gn, and supplies the data voltage supplied from the data lines D1 to Dm to the first node N1. The data voltage supplied to the first node N1 is charged to the storage capacitor Cs and supplied to the gate electrode of the second transistor T2. When the second transistor T2 is turned on by the data voltage supplied to the first node N1, a current corresponding to the data voltage flows through the OLED. At this time, the current flowing through the OLED is generated by the high-potential power supply voltage VDD supplied from the kth power supply voltage supply line Sk, and the amount of current is the magnitude of the data voltage applied to the second transistor T2. Proportional. Even if the first transistor T1 is turned off, the second transistor T2 is kept turned on by the storage capacitor Cs charged with the data voltage, and the OLED is turned on until the data voltage of the next frame is supplied. Control the amount of current flowing through.

このように、本発明の第１の実施の形態によるＯＬＥＤ表示装置では、ＯＬＥＤパネル１０３の隣接した二つの画素が、高電位の電源電圧を供給される電源供給ラインを共有することで、電源供給ラインの数が１／２に減少する。   As described above, in the OLED display device according to the first embodiment of the present invention, two adjacent pixels of the OLED panel 103 share a power supply line to which a high potential power supply voltage is supplied, thereby supplying power. The number of lines is reduced to 1/2.

実施の形態２．
図３は、本発明の第２の実施の形態によるＯＬＥＤ表示装置を示すものである。本発明の第２の実施の形態によるＯＬＥＤ表示装置は、図３に示されているように、ｎ本のゲートラインＧ１乃至Ｇｎ、ｍ本のデータラインＤ１乃至Ｄｍ及びｍ／２本の電源電圧供給ラインＳ１乃至Ｓｍ／２により領域が定義され、ｎ×ｍマトリックス形態で配列されたｎ×ｍ個の画素Ｐ［ｉ、ｊ］及び各画素Ｐ［ｉ、ｊ］にリセット信号を供給するためのｎ本のリセットラインＲ１乃至Ｒｎを含むＯＬＥＤパネル２０３と、ＯＬＥＤパネル２０３のゲートラインＧ１乃至Ｇｎを駆動するゲート駆動回路２０２と、ＯＬＥＤパネル２０３のデータラインＤ１乃至Ｄｍを駆動するデータ駆動回路２０１及びリセット駆動回路２０６と、を備える。 Embodiment 2. FIG.
FIG. 3 shows an OLED display device according to a second embodiment of the present invention. As shown in FIG. 3, the OLED display device according to the second embodiment of the present invention includes n gate lines G1 to Gn, m data lines D1 to Dm, and m / 2 power supply voltages. In order to supply a reset signal to n × m pixels P [i, j] and each pixel P [i, j] defined by the supply lines S1 to Sm / 2 and arranged in an n × m matrix form The OLED panel 203 including the n reset lines R1 to Rn, the gate driving circuit 202 for driving the gate lines G1 to Gn of the OLED panel 203, and the data driving circuit 201 for driving the data lines D1 to Dm of the OLED panel 203. And a reset driving circuit 206.

ゲート駆動回路２０２は、ゲートラインＧ１乃至Ｇｎにスキャン信号を供給し、ゲートラインＧ１乃至Ｇｎを順次駆動する。
データ駆動回路２０１は、外部から入力されたデジタルデータ信号をアナログデータ信号に変換する。そして、データ駆動回路２０１は、アナログデータ信号をスキャン信号が供給される度にデータラインＤ１乃至Ｄｍに供給する。
リセット駆動回路２０６は、スキャン信号に続いてリセット信号を発生し、そのリセット信号をリセットラインＲ１乃至Ｒｎに順次供給する。 The gate driving circuit 202 supplies scan signals to the gate lines G1 to Gn, and sequentially drives the gate lines G1 to Gn.
The data driving circuit 201 converts an externally input digital data signal into an analog data signal. The data driving circuit 201 supplies an analog data signal to the data lines D1 to Dm every time a scan signal is supplied.
The reset driving circuit 206 generates a reset signal following the scan signal, and sequentially supplies the reset signal to the reset lines R1 to Rn.

ＯＬＥＤパネル２０３において、データラインＤ１乃至Ｄｍ及び電源供給ラインＳ１乃至Ｓｍ／２は、前述の実施の形態と同様に、奇数データラインＤ１、Ｄ３、・・・、Ｄｍ−１と偶数データラインＤ２、Ｄ４、・・・、Ｄｍとの間に電源供給ラインＳ１乃至Ｓｍ／２が一本ずつ配置される。
ゲートラインＧ１乃至Ｇｎ及びリセットラインＲ１乃至Ｒｎは、データラインＤ１乃至Ｄｍ及び電源電圧供給ラインＳ１乃至Ｓｍ／２と交差する。このようなゲートラインＧ１乃至ＧｎとリセットラインＲ１乃至Ｒｎは、相互配置され、一本のゲートラインと一本のリセットラインとが一対を成し、一対のゲートラインとリセットラインが垂直に隣合う画素間に配置される。
前述の第１の実施の形態と同様に、奇数列の画素Ｐ［ｉ、２ｋ−１］、及びそれと隣合う偶数列の画素Ｐ［ｉ、２ｋ］のそれぞれに形成されたＯＬＥＤは、同一の電源電圧供給ラインＳ１乃至Ｓｍ／２から高電位の電源電圧ＶＤＤを供給される。 In the OLED panel 203, the data lines D1 to Dm and the power supply lines S1 to Sm / 2 are connected to the odd data lines D1, D3,..., Dm−1 and the even data lines D2, as in the previous embodiment. One power supply line S1 to Sm / 2 is arranged between D4,..., Dm.
The gate lines G1 to Gn and the reset lines R1 to Rn intersect the data lines D1 to Dm and the power supply voltage supply lines S1 to Sm / 2. The gate lines G1 to Gn and the reset lines R1 to Rn are arranged so that one gate line and one reset line form a pair, and the pair of gate lines and the reset line are vertically adjacent to each other. Arranged between pixels.
Similar to the first embodiment described above, the OLEDs formed in the odd-numbered pixels P [i, 2k-1] and the even-numbered pixels P [i, 2k] adjacent thereto are identical to each other. A high potential power supply voltage VDD is supplied from the power supply voltage supply lines S1 to Sm / 2.

ＯＬＥＤ駆動回路２０５は、ゲートラインＧ１乃至Ｇｎからのスキャン信号に応じて、データラインＤ１乃至Ｄｍからのデータ電圧を第１のノードＮ１に供給する第１のトランジスタＴ１と、第１のノードＮ１上の電圧に応じて、ＯＬＥＤに流れる電流量を制御する第２のトランジスタＴ２と、リセットラインＲ１乃至Ｒｎからのリセット信号に応じて、第１のノードＮ１を放電させる第３のトランジスタＴ３と、を備える。
第１のトランジスタＴ１のゲート電極は、ゲートラインＧ１乃至Ｇｎに接続され、ソース電極は、一本のデータラインＤ１乃至Ｄｍに接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。
第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。
第３のトランジスタＴ３のゲート電極は、リセットラインＲ１乃至Ｒｎに接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。
このようなトランジスタＴ１乃至Ｔ３は、Ｎ型のＭＯＳトランジスタで具現化される。 The OLED driving circuit 205 includes a first transistor T1 that supplies a data voltage from the data lines D1 to Dm to the first node N1 in response to scan signals from the gate lines G1 to Gn, and a first node N1. A second transistor T2 that controls the amount of current that flows through the OLED according to the voltage of the second, and a third transistor T3 that discharges the first node N1 according to the reset signals from the reset lines R1 to Rn. Prepare.
The gate electrode of the first transistor T1 is connected to the gate lines G1 to Gn, and the source electrode is connected to one data line D1 to Dm. The drain electrode of the first transistor T1 is connected to the first node N1.
The gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS.
The gate electrode of the third transistor T3 is connected to the reset lines R1 to Rn, and the source electrode is connected to the first node N1. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS.
Such transistors T1 to T3 are implemented by N-type MOS transistors.

スキャン信号に応じて、第１のトランジスタＴ１がターンオンされると、データラインＤ１乃至Ｄｍからのデータ電圧が第１のノードＮ１に供給される。第１のノードＮ１に供給されたデータ電圧は、第２のトランジスタＴ２のゲート電極に供給される。このように供給されるデータ電圧により第２のトランジスタＴ２がターンオンされると、ＯＬＥＤを通して電流が流れる。この時、ＯＬＥＤを通して流れる電流は、高電位の電源電圧ＶＤＤにより発生し、その電流量は、第２のトランジスタＴ２のゲート電極に印加されるデータ電圧の大きさに比例する。そして、第１のトランジスタＴ１がターンオフされても、第１のノードＮ１上にフローティング(Ｆｌｏａｔｉｎｇ)されたデータ電圧により第２のトランジスタＴ２は、ターンオン状態を維持し、リセット信号により第３のトランジスタＴ３がターンオンされ、第１のノードＮ１が放電するまで第２のトランジスタは、ターンオン状態を維持する。このようなＯＬＥＤ駆動回路２０５は、ＯＬＥＤ駆動素子(第２のトランジスタ)の制御ノード(第１のノード)を一定週期ごとに放電させ、ＯＬＥＤ駆動素子のゲートバイアスストレスによる劣化を減少させ、ＯＬＥＤ駆動素子の劣化による特性変化を防止することで、ＯＬＥＤ駆動回路２０５の動作の信頼性を確保する。   When the first transistor T1 is turned on according to the scan signal, the data voltage from the data lines D1 to Dm is supplied to the first node N1. The data voltage supplied to the first node N1 is supplied to the gate electrode of the second transistor T2. When the second transistor T2 is turned on by the supplied data voltage, a current flows through the OLED. At this time, the current flowing through the OLED is generated by the high-potential power supply voltage VDD, and the amount of the current is proportional to the magnitude of the data voltage applied to the gate electrode of the second transistor T2. Even if the first transistor T1 is turned off, the second transistor T2 maintains the turn-on state by the data voltage floating on the first node N1, and the third transistor T3 is received by the reset signal. Is turned on and the second transistor remains turned on until the first node N1 is discharged. Such an OLED drive circuit 205 discharges the control node (first node) of the OLED drive element (second transistor) at regular intervals, reduces deterioration due to gate bias stress of the OLED drive element, and performs OLED drive. The reliability of the operation of the OLED drive circuit 205 is ensured by preventing the characteristic change due to the deterioration of the element.

図４は、スキャン信号及びリセット信号を供給するためのゲート駆動回路２０２及びリセット駆動回路２０６を概略的に示すものである。
図４を参照すると、ゲート駆動回路２０２は、従属的に接続されたｎ個のステージから構成されるシフトレジスタを含む。このようなシフトレジスタにおいて、第１のステージには、第１のスタート信号Ｖｓｔ１が入力され、第２乃至第ｎのステージには、スタート信号として前段の出力信号が入力される。また、各ステージは、同一の回路構成を有し、クロック信号に応じて、スタート信号Ｖｓｔ１または前段の出力信号をシフトさせることで、１水平期間のパルス幅を有するスキャン信号を発生する。このように発生するスキャン信号は、ゲートラインＧ１乃至Ｇｎに順次供給される。 FIG. 4 schematically shows a gate driving circuit 202 and a reset driving circuit 206 for supplying a scan signal and a reset signal.
Referring to FIG. 4, the gate driving circuit 202 includes a shift register composed of n stages connected in cascade. In such a shift register, the first start signal Vst1 is input to the first stage, and the output signal of the previous stage is input to the second to nth stages as the start signal. Each stage has the same circuit configuration, and generates a scan signal having a pulse width of one horizontal period by shifting the start signal Vst1 or the output signal of the previous stage according to the clock signal. The scan signals generated in this way are sequentially supplied to the gate lines G1 to Gn.

リセット駆動回路２０６は、ｎ個のステージから構成されるシフトレジスタを含み、各ステージは、ゲート駆動回路２０２のシフトレジスタステージと同一の回路構成を有する。このリセット駆動回路２０６に供給されるクロック信号は、ゲート駆動回路２０２に供給されるクロック信号と同様の周期及び持続時間を有する。
一方、第ｉのリセットラインＲｉに供給されるリセット信号は、第ｉのゲートラインＧｉに供給されるスキャン信号よりも遅れて供給される。スキャン信号よりも遅れるリセット信号を供給するためには、第１のスタート信号Ｖｓｔ１と第２のスタート信号Ｖｓｔ２との時間差を置けば良く、リセット信号が供給されるタイミングは、第ｉのゲートラインＧｉに供給されるスキャン信号よりも１／２フレーム期間程度遅れるのが適当である。また、このようなリセット信号は、毎フレーム期間単位で供給されることもでき、数フレーム期間単位で１回ずつ供給されることもできる。 The reset driving circuit 206 includes a shift register including n stages, and each stage has the same circuit configuration as the shift register stage of the gate driving circuit 202. The clock signal supplied to the reset driving circuit 206 has the same cycle and duration as the clock signal supplied to the gate driving circuit 202.
On the other hand, the reset signal supplied to the i-th reset line Ri is supplied later than the scan signal supplied to the i-th gate line Gi. In order to supply the reset signal delayed from the scan signal, a time difference between the first start signal Vst1 and the second start signal Vst2 may be set. The timing at which the reset signal is supplied is the i-th gate line Gi. It is appropriate to delay about 1/2 frame period from the scan signal supplied to. In addition, such a reset signal can be supplied every frame period, or can be supplied once every several frame periods.

図５は、図４のリセット駆動回路２０６と異なるリセット駆動回路２０７を示すものである。
図５のリセット駆動回路２０７は、一つのステージで二つのリセットラインＲｉ、Ｒ＋１にリセット信号を供給することを特徴とする。これのために、図５のリセット駆動回路２０７に供給されるクロック信号は、図４のリセット駆動回路２０６に供給されるクロック信号に比べて、２倍の週期及び持続時間を有する。その外に、一つのステージで三つ以上のリセットラインに同時にリセット信号を供給する方法も可能である。
上述したように、本発明の第２の実施の形態によるＯＬＥＤ表示装置では、ＯＬＥＤパネル２０３の隣接した二つの画素が、高電位の電源電圧を供給される電源供給ラインを共有することで、電源供給ラインの数が１／２に減少すると共に、リセット信号によりＯＬＥＤ駆動素子の制御ノードを放電させることで、ＯＬＥＤ駆動素子の劣化による特性変化を防止し、ＯＬＥＤ駆動回路の動作の信頼性が向上できる。 FIG. 5 shows a reset drive circuit 207 different from the reset drive circuit 206 of FIG.
The reset driving circuit 207 of FIG. 5 supplies a reset signal to two reset lines Ri and R + 1 in one stage. For this reason, the clock signal supplied to the reset driving circuit 207 of FIG. 5 has twice a week period and a duration as compared with the clock signal supplied to the reset driving circuit 206 of FIG. In addition, it is possible to supply a reset signal simultaneously to three or more reset lines in one stage.
As described above, in the OLED display device according to the second embodiment of the present invention, two adjacent pixels of the OLED panel 203 share a power supply line to which a high-potential power supply voltage is supplied. The number of supply lines is reduced to 1/2, and the control node of the OLED drive element is discharged by the reset signal, thereby preventing characteristic changes due to deterioration of the OLED drive element and improving the operation reliability of the OLED drive circuit. it can.

実施の形態３．
図６は、本発明の第３の実施の形態によるＯＬＥＤ表示装置を示すものである。
本発明の第３の実施の形態によるＯＬＥＤ表示装置は、図６に示されているように、ｎ本のゲートラインＧ１乃至Ｇｎ、ｍ本のデータラインＤ１乃至Ｄｍ及びｍ／２本の電源電圧供給ラインＳ１乃至Ｓｍ／２及びｎ／２本のリセットラインＲ１乃至Ｒｎ／２により領域が定義され、ｎ×ｍマトリックス形態で配列されたｎ×ｍ個の画素Ｐ［ｉ、ｊ］を含むＯＬＥＤパネル３０３と、ＯＬＥＤパネル３０３のゲートラインＧ１乃至Ｇｎを駆動するゲート駆動回路３０２と、ＯＬＥＤパネル３０３のデータラインＤ１乃至Ｄｍを駆動するデータ駆動回路３０１及びリセット駆動回路３０６と、を備える。ここで、Ｐ［ｉ、ｊ］は、ｉ行、ｊ列に位置した画素、ｉは、ｎよりも小さいか、または同じ正の整数、ｊは、ｍよりも小さいか、または同じ正の整数を意味する。 Embodiment 3 FIG.
FIG. 6 shows an OLED display device according to a third embodiment of the present invention.
As shown in FIG. 6, the OLED display device according to the third embodiment of the present invention includes n gate lines G1 to Gn, m data lines D1 to Dm, and m / 2 power supply voltages. An OLED that includes n × m pixels P [i, j], whose region is defined by supply lines S1 to Sm / 2 and n / 2 reset lines R1 to Rn / 2 and arranged in an n × m matrix. The panel 303 includes a gate driving circuit 302 that drives the gate lines G1 to Gn of the OLED panel 303, a data driving circuit 301 that drives the data lines D1 to Dm of the OLED panel 303, and a reset driving circuit 306. Here, P [i, j] is a pixel located in i row and j column, i is less than n or the same positive integer, j is less than m or the same positive integer Means.

ゲート駆動回路３０２は、ゲートラインＧ１乃至Ｇｎにスキャン信号を供給し、ゲートラインＧ１乃至Ｇｎを順次駆動する。
リセット駆動回路３０６は、スキャン信号に続いてリセット信号を発生し、そのリセット信号をリセットラインＲ１乃至Ｒｎ／２に順次供給する。ここで、リセット信号は、ゲート駆動回路３０２に供給されるクロック周波数の１／ｃ周波数(但し、ｃは、正の整数である)により発生し、ｃ個のリセットラインに同時または順次供給される。
データ駆動回路３０１は、外部から入力されたデジタルデータ信号をアナログデータ信号に変換する。そして、データ駆動回路３０１は、アナログデータ信号をスキャン信号が供給される度にデータラインＤ１乃至Ｄｍに供給する。 The gate driving circuit 302 supplies scan signals to the gate lines G1 to Gn, and sequentially drives the gate lines G1 to Gn.
The reset driving circuit 306 generates a reset signal following the scan signal, and sequentially supplies the reset signal to the reset lines R1 to Rn / 2. Here, the reset signal is generated at a 1 / c frequency (where c is a positive integer) of the clock frequency supplied to the gate driving circuit 302 and is simultaneously or sequentially supplied to the c reset lines. .
The data driving circuit 301 converts an externally input digital data signal into an analog data signal. The data driving circuit 301 supplies an analog data signal to the data lines D1 to Dm every time a scan signal is supplied.

ゲートラインＧ１乃至Ｇｎ及びリセットラインＲ１乃至Ｒｎ／２は、データラインＤ１乃至Ｄｍ及び電源供給ラインＳ１乃至Ｓｍ／２と交差する。奇数データラインＤ１、Ｄ３、・・・、Ｄｍ−１と、それと隣合う偶数データラインＤ２、Ｄ４、・・・、Ｄｍとの間には、一本の電源電圧供給ラインＳ１乃至Ｓｍ／２が配置される。奇数ゲートラインＧ１、Ｇ３、・・・、Ｇｎ−１と、それと隣合う偶数ゲートラインＧ２、Ｇ４、‥‥、Ｇｎとの間には、一本のリセットラインＲ１乃至Ｒｎ／２が配置される。
奇数列の画素Ｐ［ｉ、２ｋ−１］及びそれと隣合う偶数列の画素Ｐ［ｉ、２ｋ］のそれぞれに形成されたＯＬＥＤは、同一の電源電圧供給ラインＳ１乃至Ｓｍ／２から高電位の電源電圧ＶＤＤを供給される。
このような画素Ｐ［ｉ、ｊ］のそれぞれは、第ｉのゲートラインＧｉにスキャン信号が供給される時、第ｊのデータラインＤｊからのデータ信号を供給され、そのデータ信号に相応する光を発生する。 The gate lines G1 to Gn and the reset lines R1 to Rn / 2 intersect the data lines D1 to Dm and the power supply lines S1 to Sm / 2. Between the odd data lines D1, D3,..., Dm-1 and the adjacent even data lines D2, D4,..., Dm, there is one power supply voltage supply line S1 to Sm / 2. Be placed. One reset line R1 to Rn / 2 is arranged between the odd-numbered gate lines G1, G3,..., Gn-1 and the even-numbered gate lines G2, G4,. .
The OLED formed in each of the odd-numbered pixels P [i, 2k-1] and the adjacent even-numbered pixels P [i, 2k] has a high potential from the same power supply voltage supply lines S1 to Sm / 2. The power supply voltage VDD is supplied.
Each of the pixels P [i, j] is supplied with a data signal from the jth data line Dj when a scan signal is supplied to the i-th gate line Gi, and light corresponding to the data signal is supplied. Is generated.

ＯＬＥＤ駆動回路３０５は、ゲートラインＧ１乃至Ｇｎからのスキャン信号に応じて、データラインＤ１乃至Ｄｍからのデータ電圧を第１のノードＮ１に供給する第１のトランジスタＴ１と、第１のノードＮ１上の電圧に応じて、ＯＬＥＤに流れる電流量を制御する第２のトランジスタＴ２と、リセットラインＲ１乃至Ｒｎ／２からのリセット信号に応じて、第１のノードＮ１を放電させる第３のトランジスタＴ３と、を備える。   The OLED driving circuit 305 includes a first transistor T1 that supplies a data voltage from the data lines D1 to Dm to the first node N1 in response to scan signals from the gate lines G1 to Gn, and a first node N1. A second transistor T2 that controls the amount of current flowing in the OLED according to the voltage of the second, a third transistor T3 that discharges the first node N1 according to the reset signals from the reset lines R1 to Rn / 2, .

４ｉ＋１行に配置され、４ｊ＋１列に配置される画素Ｐ[４ｉ＋１、４ｊ＋１]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋１のゲートラインＧ１、Ｇ５、・・・、Ｇｎ−３に接続され、ソース電極は、第４ｊ＋１のデータラインＤ１、Ｄ５、・・・、Ｄｍ−３に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋１、４ｊ＋１]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋１]において、第３のトランジスタＴ３のゲート電極は、奇数リセットラインＲ１、Ｒ３、・・・、Ｒｎ／２−１に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋１]において、ＯＬＥＤの正極は、奇数電源電圧供給ラインＳ１、Ｓ３、・・・、Ｓｍ／２−１に接続される。   In the pixel P [4i + 1, 4j + 1] arranged in the 4i + 1 row and arranged in the 4j + 1 column, the gate electrode of the first transistor T1 is connected to the 4i + 1 gate lines G1, G5,..., Gn-3. The source electrodes are connected to the 4j + 1th data lines D1, D5,..., Dm-3. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 1, 4j + 1], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 1], the gate electrode of the third transistor T3 is connected to the odd-numbered reset lines R1, R3,..., Rn / 2-1, and the source electrode is connected to the first node N1. Connected. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 1], the positive electrode of the OLED is connected to the odd power supply voltage supply lines S1, S3,..., Sm / 2-1.

４ｉ＋１行に配置され、４ｊ＋２列に配置される画素Ｐ[４ｉ＋１、４ｊ＋２]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋１のゲートラインＧ１、Ｇ５、・・・、Ｇｎ−３に接続され、ソース電極は、第４ｊ＋２のデータラインＤ２、Ｄ６、・・・、Ｄｍ−２に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋１、４ｊ＋２]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋２]において、第３のトランジスタＴ３のゲート電極は、奇数リセットラインＲ１、Ｒ３、・・・、Ｒｎ／２−１に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋２]において、ＯＬＥＤの正極は、奇数電源電圧供給ラインＳ１、Ｓ３、・・・、Ｓｍ／２−１)に接続される。   In the pixel P [4i + 1, 4j + 2] arranged in the 4i + 1 row and arranged in the 4j + 2 column, the gate electrode of the first transistor T1 is connected to the 4i + 1 gate lines G1, G5,..., Gn-3. The source electrodes are connected to the fourth j + 2 data lines D2, D6,..., Dm-2. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 1, 4j + 2], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 2], the gate electrode of the third transistor T3 is connected to the odd reset lines R1, R3,..., Rn / 2-1 and the source electrode is connected to the first node N1. Connected. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 2], the positive electrode of the OLED is connected to the odd power supply voltage supply lines S1, S3,..., Sm / 2-1).

４ｉ＋１行に配置され、４ｊ＋３列に配置される画素Ｐ[４ｉ＋１、４ｊ＋３]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋１のゲートラインＧ１、Ｇ５、・・・、Ｇｎ−３に接続され、ソース電極は、第４ｊ＋３のデータラインＤ３、Ｄ７、・・・、Ｄｍ−１に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋１、４ｊ＋３]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋３]において、第３のトランジスタＴ３のゲート電極は、奇数リセットラインＲ１、Ｒ３、・・・、Ｒｎ／２−１に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋３]において、ＯＬＥＤの正極は、偶数電源電圧供給ラインＳ２、Ｓ４、・・・、Ｓｍ／２に接続される。   In the pixel P [4i + 1, 4j + 3] arranged in the 4i + 1 row and arranged in the 4j + 3 column, the gate electrode of the first transistor T1 is connected to the 4i + 1 gate lines G1, G5,..., Gn-3. The source electrodes are connected to the 4j + 3th data lines D3, D7, ..., Dm-1. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 1, 4j + 3], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 3], the gate electrode of the third transistor T3 is connected to the odd-numbered reset lines R1, R3,..., Rn / 2-1, and the source electrode is connected to the first node N1. Connected. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 3], the positive electrode of the OLED is connected to the even power supply voltage supply lines S2, S4,..., Sm / 2.

４ｉ＋１行に配置され、４ｊ＋４列に配置される画素Ｐ[４ｉ＋１、４ｊ＋４]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋１のゲートラインＧ１、Ｇ５、・・・、Ｇｎ−３に接続され、ソース電極は、第４ｊ＋４のデータラインＤ４、Ｄ８、・・・、Ｄｍに接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋１、４ｊ＋４]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋４]において、第３のトランジスタＴ３のゲート電極は、奇数リセットラインＲ１、Ｒ３、・・・、Ｒｎ／２−１に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋１、４ｊ＋４]において、ＯＬＥＤの正極は、偶数電源電圧供給ラインＳ２、Ｓ４、・・・、Ｓｍ／２に接続される。   In the pixel P [4i + 1, 4j + 4] arranged in the 4i + 1 row and arranged in the 4j + 4 column, the gate electrode of the first transistor T1 is connected to the 4i + 1 gate lines G1, G5,..., Gn-3. The source electrodes are connected to the 4j + 4th data lines D4, D8,. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 1, 4j + 4], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 4], the gate electrode of the third transistor T3 is connected to the odd-numbered reset lines R1, R3,..., Rn / 2-1, and the source electrode is connected to the first node N1. Connected. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 1, 4j + 4], the positive electrode of the OLED is connected to the even power supply voltage supply lines S2, S4,..., Sm / 2.

４ｉ＋２行に配置され、４ｊ＋１列に配置される画素Ｐ[４ｉ＋２、４ｊ＋１]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋２のゲートラインＧ２、Ｇ６、・・・、Ｇｎ−２に接続され、ソース電極は、第４ｊ＋１のデータラインＤ１、Ｄ５、・・・、Ｄｍ−３に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋２、４ｊ＋１]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋２、４ｊ＋１]において、第３のトランジスタＴ３のゲート電極は、奇数リセットラインＲ１、Ｒ３、・・・、Ｒｎ／２−１に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋２、４ｊ＋１]において、ＯＬＥＤの正極は、奇数電源電圧供給ラインＳ１、Ｓ３、・・・、Ｓｍ／２−１に接続される。   In the pixel P [4i + 2, 4j + 1] arranged in the 4i + 2 row and arranged in the 4j + 1 column, the gate electrode of the first transistor T1 is connected to the 4i + 2 gate lines G2, G6,. The source electrodes are connected to the 4j + 1th data lines D1, D5,..., Dm-3. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 2, 4j + 1], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 2, 4j + 1], the gate electrode of the third transistor T3 is connected to the odd-numbered reset lines R1, R3,..., Rn / 2-1, and the source electrode is connected to the first node N1. Connected. The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 2, 4j + 1], the positive electrode of the OLED is connected to the odd power supply voltage supply lines S1, S3,..., Sm / 2-1.

４ｉ＋３行に配置され、４ｊ＋１列に配置される画素Ｐ[４ｉ＋３、４ｊ＋１]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋３のゲートラインＧ３、Ｇ７、・・・、Ｇｎ−１に接続され、ソース電極は、第４ｊ＋１のデータラインＤ１、Ｄ５、・・・、Ｄｍ−３に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋３、４ｊ＋１]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋３、４ｊ＋１]において、第３のトランジスタＴ３のゲート電極は、偶数リセットラインＲ２、Ｒ４、・・・、Ｒｎ／２に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋３、４ｊ＋１]において、ＯＬＥＤの正極は、奇数電源電圧供給ラインＳ１、Ｓ３、・・・、Ｓｍ／２−１に接続される。   In the pixel P [4i + 3, 4j + 1] arranged in the 4i + 3 row and arranged in the 4j + 1 column, the gate electrode of the first transistor T1 is connected to the 4i + 3 gate lines G3, G7,. The source electrodes are connected to the 4j + 1th data lines D1, D5,..., Dm-3. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 3, 4j + 1], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 3, 4j + 1], the gate electrode of the third transistor T3 is connected to the even-numbered reset lines R2, R4,..., Rn / 2, and the source electrode is connected to the first node N1. The The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 3, 4j + 1], the positive electrode of the OLED is connected to the odd power supply voltage supply lines S1, S3,..., Sm / 2-1.

４ｉ＋４行に配置され、４ｊ＋１列に配置される画素Ｐ[４ｉ＋４、４ｊ＋１]において、第１のトランジスタＴ１のゲート電極は、第４ｉ＋４のゲートラインＧ４、Ｇ８、・・・、Ｇｎに接続され、ソース電極は、第４ｊ＋１のデータラインＤ１、Ｄ５、・・・、Ｄｍ−３に接続される。そして、第１のトランジスタＴ１のドレーン電極は、第１のノードＮ１に接続される。この画素Ｐ[４ｉ＋４、４ｊ＋１]において、第２のトランジスタＴ２のゲート電極は、第１のノードＮ１に接続され、ソース電極は、ＯＬＥＤの負極に接続される。そして、第２のトランジスタＴ２のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋３、４ｊ＋１]において、第３のトランジスタＴ３のゲート電極は、偶数リセットラインＲ２、Ｒ４、・・・Ｒｎ／２に接続され、ソース電極は、第１のノードＮ１に接続される。そして、第３のトランジスタＴ３のドレーン電極は、低電位の電源電圧源ＶＳＳに接続される。この画素Ｐ[４ｉ＋４、４ｊ＋１]において、ＯＬＥＤの正極は、奇数電源電圧供給ラインＳ１、Ｓ３、・・・、Ｓｍ／２−１)に接続される。   In the pixel P [4i + 4, 4j + 1] arranged in the 4i + 4 row and arranged in the 4j + 1 column, the gate electrode of the first transistor T1 is connected to the 4i + 4 gate lines G4, G8,. The electrodes are connected to the 4j + 1th data line D1, D5,..., Dm-3. The drain electrode of the first transistor T1 is connected to the first node N1. In the pixel P [4i + 4, 4j + 1], the gate electrode of the second transistor T2 is connected to the first node N1, and the source electrode is connected to the negative electrode of the OLED. The drain electrode of the second transistor T2 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 3, 4j + 1], the gate electrode of the third transistor T3 is connected to the even-numbered reset lines R2, R4,... Rn / 2, and the source electrode is connected to the first node N1. . The drain electrode of the third transistor T3 is connected to the low-potential power supply voltage source VSS. In the pixel P [4i + 4, 4j + 1], the positive electrode of the OLED is connected to the odd power supply voltage supply lines S1, S3,..., Sm / 2-1).

各画素において、第１乃至第３のトランジスタＴ１乃至Ｔ３は、非晶質シリコンまたはポリシリコンで形成されることができ、Ｎ型のＭＯＳトランジスタで具現化される。
結果として、図６のように水平に隣合う二つの画素は、同一の電源電圧供給ラインＳ１乃至Ｓｍ／２を共有し、垂直に隣合う画素は、同一のリセットラインＲ１乃至Ｒｎ／２を共有する。 In each pixel, the first to third transistors T1 to T3 can be formed of amorphous silicon or polysilicon, and are implemented by N-type MOS transistors.
As a result, as shown in FIG. 6, two horizontally adjacent pixels share the same power supply voltage supply line S1 to Sm / 2, and vertically adjacent pixels share the same reset line R1 to Rn / 2. To do.

それぞれのＯＬＥＤ駆動回路３０５において、スキャン信号に応じて、第１のトランジスタＴ１がターンオンされると、第ｊのデータラインＤｊから供給されたデータ電圧を第１のノードＮ１に供給する。第１のノードＮ１に供給されたデータ電圧は、第２のトランジスタのゲート電極に供給される。このように供給されるデータ電圧により第２のトランジスタＴ２がターンオンされると、ＯＬＥＤを通じて電流が流れる。この時、ＯＬＥＤを通じて流れる電流は、高電位の電源電圧ＶＤＤにより発生し、その電流量は、第２のトランジスタＴ２のゲート電極に印加されるデータ電圧の大きさに比例する。そして、第１のトランジスタＴ１がターンオフされても、第１のノードＮ１上にフローティング(Ｆｌｏａｔｉｎｇ)されたデータ電圧により第２のトランジスタＴ２は、ターンオン状態を維持し、リセット信号により第３のトランジスタＴ３がターンオンされ、第１のノードＮ１が放電するまで、第２のトランジスタはターンオン状態を維持する。このようなＯＬＥＤ駆動回路３０５は、ＯＬＥＤ駆動素子(第２のトランジスタ)の制御ノード(第１のノード)を一定週期ごとに放電させ、ＯＬＥＤ駆動素子のゲートバイアスストレスによる劣化を減少させ、ＯＬＥＤ駆動素子の劣化による特性変化を防止することで、ＯＬＥＤ駆動回路３０５の動作の信頼性を確保する。   In each OLED drive circuit 305, when the first transistor T1 is turned on according to the scan signal, the data voltage supplied from the jth data line Dj is supplied to the first node N1. The data voltage supplied to the first node N1 is supplied to the gate electrode of the second transistor. When the second transistor T2 is turned on by the supplied data voltage, a current flows through the OLED. At this time, the current flowing through the OLED is generated by the high-potential power supply voltage VDD, and the amount of the current is proportional to the magnitude of the data voltage applied to the gate electrode of the second transistor T2. Even if the first transistor T1 is turned off, the second transistor T2 maintains the turn-on state by the data voltage floating on the first node N1, and the third transistor T3 is received by the reset signal. Is turned on and the second transistor remains turned on until the first node N1 is discharged. Such an OLED drive circuit 305 discharges the control node (first node) of the OLED drive element (second transistor) at regular intervals, reduces deterioration due to gate bias stress of the OLED drive element, and drives the OLED. The reliability of the operation of the OLED drive circuit 305 is ensured by preventing the characteristic change due to the deterioration of the element.

図７は、ゲート駆動回路３０２及びリセット駆動回路３０６を概略的に示すものである。図７を参照すると、ゲート駆動回路３０２は、従属的に接続されたｎ個のステージから構成されるシフトレジスタを含む。このようなシフトレジスタにおいて、第１のステージには、第１のスタート信号Ｖｓｔ１が入力され、第２乃至第ｎのステージには、スタート信号として前段の出力信号が入力される。また、各ステージは、同一の回路構成を有し、クロック信号ＣＬＫｓに応じて、第１のスタート信号Ｖｓｔ１または前段の出力信号をシフトさせることで、１水平期間のパルス幅を有するスキャン信号を発生する。このように発生するスキャン信号は、ゲートラインＧ１乃至Ｇｎに順次供給される。   FIG. 7 schematically shows the gate drive circuit 302 and the reset drive circuit 306. Referring to FIG. 7, the gate driving circuit 302 includes a shift register composed of n stages connected in cascade. In such a shift register, the first start signal Vst1 is input to the first stage, and the output signal of the previous stage is input to the second to nth stages as the start signal. Each stage has the same circuit configuration, and generates a scan signal having a pulse width of one horizontal period by shifting the first start signal Vst1 or the output signal of the previous stage according to the clock signal CLKs. To do. The scan signals generated in this way are sequentially supplied to the gate lines G1 to Gn.

リセット駆動回路３０６は、ｎ／２個のステージから構成されるシフトレジスタを含み、各ステージは、ゲート駆動回路３０２のシフトレジスタステージと同一の回路構成を有し、リセット駆動回路３０６に供給されるクロック信号ＣＬＫｓは、ゲート駆動回路３０２に供給されるクロック信号ＣＬＫｓに比べて、２倍の週期及び持続時間を有する。このリセット駆動回路３０６の各ステージで発生するリセット信号のそれぞれは、２行の画素を同時にリセットさせる。   The reset driving circuit 306 includes a shift register including n / 2 stages. Each stage has the same circuit configuration as the shift register stage of the gate driving circuit 302 and is supplied to the reset driving circuit 306. The clock signal CLKs has twice a week period and a duration as compared with the clock signal CLKs supplied to the gate driving circuit 302. Each reset signal generated at each stage of the reset driving circuit 306 simultaneously resets pixels in two rows.

一方、同一の行から発生するスキャン信号とリセット信号との間の時間差を見ると、リセット信号は、スキャン信号よりも約１／２フレーム期間以上遅れる。スキャン信号に比べて、リセット信号をさらに遅く発生させるために、第１のスタート信号Ｖｓｔ１と第２のスタート信号Ｖｓｔ２との時間差を置く。よって、リセット駆動回路３０６に供給されるスタートパルスＶｓｔ２は、ゲート駆動回路３０５に供給されるスタートパルスＶｓｔ１に比べて、約１／２フレーム期間後に発生する。   On the other hand, when looking at the time difference between the scan signal and the reset signal generated from the same row, the reset signal is delayed by about ½ frame period or more than the scan signal. In order to generate the reset signal later than the scan signal, a time difference is set between the first start signal Vst1 and the second start signal Vst2. Therefore, the start pulse Vst2 supplied to the reset driving circuit 306 is generated after about ½ frame period as compared to the start pulse Vst1 supplied to the gate driving circuit 305.

このようなリセット信号は、毎フレーム期間単位で１回以上リセットラインＲ１乃至Ｒｎ／２に順次供給されることもでき、数フレーム期間単位でリセットラインＲ１乃至Ｒｎ／２に供給されることもできる。また、リセットラインＲ１乃至Ｒｎ／２が共通して接続されると、リセット信号は、すべてのリセットラインＲ１乃至Ｒｎ／２にリセット信号が同時に供給されることもできる。   Such a reset signal may be sequentially supplied to the reset lines R1 to Rn / 2 at least once every frame period, or may be supplied to the reset lines R1 to Rn / 2 every several frame periods. . Further, when the reset lines R1 to Rn / 2 are connected in common, the reset signal can be supplied to all the reset lines R1 to Rn / 2 at the same time.

図８は、他の例によるリセット駆動回路３０７を示すものである。図８を参照すると、リセット駆動回路３０７は、従属的に接続されたｎ／４個のステージを含み、それぞれのステージで発生したリセット信号は、隣合う二本のリセットラインＲ１乃至Ｒｎ／２に同時に供給される。このようなステージの動作タイミングを指示するためのクロック信号ＣＬＫｓは、前述した図７のリセット駆動回路３０６に供給されるクロック信号ＣＬＫｓに比べて、２倍の週期及び持続時間を有する。その他に、１個のステージで三つ以上のリセットラインに同時にリセット信号を供給する方法も可能である。   FIG. 8 shows a reset driving circuit 307 according to another example. Referring to FIG. 8, the reset driving circuit 307 includes n / 4 stages that are connected in cascade, and reset signals generated at the respective stages are transmitted to two adjacent reset lines R1 to Rn / 2. Supplied at the same time. The clock signal CLKs for instructing the operation timing of such a stage has a period twice as long as that of the clock signal CLKs supplied to the reset driving circuit 306 of FIG. 7 described above. In addition, it is possible to supply a reset signal simultaneously to three or more reset lines in one stage.

上述したように、本発明の第３の実施の形態によるＯＬＥＤ表示装置では、ＯＬＥＤパネル３０３において、横に隣接した二つの画素が、高電位の電源電圧を供給される電源供給ラインを共有することで、電源供給ラインの数が１／２に減少し、垂直に隣合う二つの画素が、リセット信号を供給されるリセットラインを共有することで、リセットラインの数が１／２に減少する。また、リセット信号によりＯＬＥＤ駆動素子の制御ノードを放電させることで、ＯＬＥＤ駆動素子の劣化による特性変化を防止し、ＯＬＥＤ駆動回路の動作の信頼性が向上できる。   As described above, in the OLED display device according to the third embodiment of the present invention, in the OLED panel 303, two horizontally adjacent pixels share a power supply line to which a high potential power supply voltage is supplied. Thus, the number of power supply lines is reduced to ½, and two vertically adjacent pixels share a reset line to which a reset signal is supplied, thereby reducing the number of reset lines to ½. In addition, by discharging the control node of the OLED driving element by the reset signal, it is possible to prevent the characteristic change due to the deterioration of the OLED driving element and to improve the operation reliability of the OLED driving circuit.

一方、第１乃至第３の実施の形態では、各画素Ｐ［ｉ、ｊ］のＯＬＥＤ駆動回路１０５、２０５、３０５が、ＯＬＥＤの負極に接続されていると説明したが、これは選択的な事項であり、図９及び図１０に示されているように、ＯＬＥＤ駆動回路が、ＯＬＥＤの正極に接続される構造も可能である。図９は、第２の実施の形態に対して、図１０は、第３の実施の形態に対して、画素Ｐ［ｉ、ｊ］の構成を例として示している。図９及び図１０において、”４０３，５０３”はＯＬＥＤパネルを、”４０１、５０１”はデータ駆動回路を、”４０２、５０２”はゲート駆動回路を、”４０６、５０６”はリセット駆動回路を、”４０５、５０５”はＯＬＥＤ駆動回路をそれぞれ示す。   On the other hand, in the first to third embodiments, it has been described that the OLED driving circuits 105, 205, and 305 of each pixel P [i, j] are connected to the negative electrode of the OLED. Of course, as shown in FIGS. 9 and 10, a structure in which the OLED drive circuit is connected to the positive electrode of the OLED is also possible. FIG. 9 shows the configuration of the pixel P [i, j] as an example with respect to the second embodiment, and FIG. 10 shows the configuration of the pixel P [i, j] as an example. 9 and 10, “403, 503” is the OLED panel, “401, 501” is the data driving circuit, “402, 502” is the gate driving circuit, “406, 506” is the reset driving circuit, “405 and 505” indicate OLED drive circuits, respectively.

また、第１の実施の形態によるゲート駆動回路は、図１１に示されているように、ＯＬＥＤパネル(画像表示領域)の下部又は側部基板内に形成されることができ、第２及び第３の実施の形態によるゲート駆動回路及びリセット駆動回路は、図１２に示されているように、ＯＬＥＤパネルの下部又は側部基板内に形成されることができる。このように、ＯＬＥＤパネル内に形成される駆動回路の各トランジスタは、非晶質シリコンまたはポリシリコンを用いたトランジスタから構成されることができる。   In addition, as shown in FIG. 11, the gate driving circuit according to the first embodiment can be formed in the lower part of the OLED panel (image display area) or in the side substrate, and the second and second substrates. The gate driving circuit and the reset driving circuit according to the third embodiment can be formed in the lower or side substrate of the OLED panel as shown in FIG. Thus, each transistor of the drive circuit formed in the OLED panel can be composed of a transistor using amorphous silicon or polysilicon.

上述したように、本発明は、ＯＬＥＤパネルにおいて、隣接した画素に信号ラインを共有させることによって、ＯＬＥＤパネルのライン数を減少させ、開口率と輝度を向上させることができる。なお、ＯＬＥＤを周期的にリセットさせ、ＯＬＥＤ駆動の信頼性を向上させることができる。   As described above, according to the present invention, in the OLED panel, signal lines are shared by adjacent pixels, thereby reducing the number of lines of the OLED panel and improving the aperture ratio and the luminance. In addition, OLED can be reset periodically and the reliability of OLED drive can be improved.

従来の有機発光ダイオード表示装置を示す図である。It is a figure which shows the conventional organic light emitting diode display apparatus. 本発明の第１の実施の形態による有機発光ダイオード表示装置を示す図である。1 is a diagram illustrating an organic light emitting diode display device according to a first embodiment of the present invention. 本発明の第２の実施の形態による有機発光ダイオード表示装置を示す図である。It is a figure which shows the organic light emitting diode display apparatus by the 2nd Embodiment of this invention. 図３に示されているゲート駆動回路とリセット駆動回路を示す図である。FIG. 4 is a diagram showing a gate drive circuit and a reset drive circuit shown in FIG. 3. 図３に示されているゲート駆動回路とリセット駆動回路の他の例を簡単に示す図である。FIG. 4 is a diagram simply showing another example of the gate drive circuit and the reset drive circuit shown in FIG. 3. 本発明の第３の実施の形態による有機発光ダイオード表示装置を示す図である。It is a figure which shows the organic light emitting diode display apparatus by the 3rd Embodiment of this invention. 図６に示されているゲート駆動回路とリセット駆動回路を示す図である。It is a figure which shows the gate drive circuit and reset drive circuit which are shown by FIG. 図６に示されているゲート駆動回路とリセット駆動回路の他の例を簡単に示す図である。FIG. 7 is a diagram simply showing another example of the gate drive circuit and the reset drive circuit shown in FIG. 6. 本発明の別の変形例による有機発光ダイオード駆動回路を有する有機発光ダイオード表示装置を示す図である。FIG. 6 is a diagram illustrating an organic light emitting diode display device having an organic light emitting diode driving circuit according to another modification of the present invention. 本発明のさらに別の変形例による有機発光ダイオード駆動回路を有する有機発光ダイオード表示装置を示す図である。It is a figure which shows the organic light emitting diode display which has the organic light emitting diode drive circuit by another modification of this invention. 図２に示されている有機発光ダイオード表示装置において、駆動回路が内蔵された構成例を示す図である。3 is a diagram illustrating a configuration example in which a driving circuit is built in the organic light emitting diode display device illustrated in FIG. 図３及び図６に示されている有機発光ダイオード表示装置において、駆動回路が内蔵された構成例を示す図である。FIG. 7 is a diagram illustrating a configuration example in which a drive circuit is built in the organic light emitting diode display device illustrated in FIGS.

符号の説明Explanation of symbols

１０１，２０１，３０１，４０１，５０１ データ駆動回路、１０２、２０２，３０２，４０２，５０２ ゲート駆動回路、２０６，２０７，３０６，３０７，４０６，５０６ リセット駆動回路、１０５，２０５，３０５、４０５，５０５ ＯＬＥＤ駆動回路、１０３，２０３，３０３，４０３，５０３ ＯＬＥＤパネル、Ｄ１，Ｄ２，・・・，Ｄｍ データライン、Ｇ１，Ｇ２，・・・，Ｇｎ ゲートライン、Ｓ１，Ｓ２，・・・，Ｓｍ 電源電圧供給ライン、Ｒ１，Ｒ２，・・・，Ｒｎ リセットライン。
101, 201, 301, 401, 501 Data drive circuit, 102, 202, 302, 402, 502 Gate drive circuit, 206, 207, 306, 307, 406, 506 Reset drive circuit, 105, 205, 305, 405, 505 OLED drive circuit, 103, 203, 303, 403, 503 OLED panel, D1, D2, ..., Dm data line, G1, G2, ..., Gn gate line, S1, S2, ..., Sm power supply Voltage supply line, R1, R2,..., Rn reset line.

Claims (23)

第１及び第２のデータラインと、高電位の電源電圧が供給される電源電圧供給ラインと、前記第１のデータライン、前記第２のデータライン、及び前記電源電圧供給ラインと交差するゲートラインと、前記ゲートラインにスキャン信号を供給するゲート駆動回路と、前記データラインにデータ電圧をそれぞれ供給するデータ駆動回路と、前記電源供給ラインに共通して接続された第１及び第２の有機発光ダイオードと、前記ゲートラインからのスキャン信号に応じて、前記第１のデータラインからのデータ電圧により前記第１の有機発光ダイオードを駆動する第１の有機発光ダイオード駆動回路と、前記ゲートラインからのスキャン信号に応じて、前記第２のデータラインからのデータ電圧により前記第２の有機発光ダイオードを駆動する第２の有機発光ダイオード駆動回路と、を備えることを特徴とする有機発光ダイオード表示装置。   First and second data lines, a power supply voltage supply line to which a high potential power supply voltage is supplied, a gate line that intersects the first data line, the second data line, and the power supply voltage supply line A gate driving circuit for supplying a scan signal to the gate line; a data driving circuit for supplying a data voltage to the data line; and first and second organic light emitting devices connected in common to the power supply line A diode, a first organic light emitting diode driving circuit for driving the first organic light emitting diode by a data voltage from the first data line in response to a scan signal from the gate line; The second organic light emitting diode is driven by the data voltage from the second data line according to a scan signal. The organic light emitting diode display device, characterized in that it comprises the organic light emitting diode drive circuit. 前記第１の有機発光ダイオード駆動回路は、前記ゲートラインからのスキャン信号に応じて、前記第１のデータラインからのデータ電圧を第１のノードに供給する第１のトランジスタと、前記第１のノード上の電圧により前記第１の有機発光ダイオードに流れる電流量を制御する第２のトランジスタと、前記第１のノード上の電圧が充電される第１のストレージキャパシタと、を備えることを特徴とする請求項１に記載の有機発光ダイオード表示装置。   The first organic light emitting diode driving circuit includes: a first transistor that supplies a data voltage from the first data line to a first node in response to a scan signal from the gate line; A second transistor that controls an amount of current that flows through the first organic light emitting diode by a voltage on the node; and a first storage capacitor that is charged with the voltage on the first node. The organic light emitting diode display device according to claim 1. 前記第２の有機発光ダイオード駆動回路は、前記ゲートラインからのスキャン信号に応じて、前記第２のデータラインからのデータ電圧を第２のノードに供給する第３のトランジスタと、前記第２のノード上の電圧により前記第２の有機発光ダイオードに流れる電流量を制御する第４のトランジスタと、前記第２のノード上の電圧が充電される第２のストレージキャパシタと、を備えることを特徴とする請求項２に記載の有機発光ダイオード表示装置。   The second organic light emitting diode driving circuit includes a third transistor that supplies a data voltage from the second data line to a second node in response to a scan signal from the gate line, and the second transistor. And a fourth transistor that controls an amount of current flowing through the second organic light emitting diode by a voltage on the node, and a second storage capacitor that is charged with the voltage on the second node. The organic light emitting diode display device according to claim 2. 前記ゲート駆動回路は、前記データライン、前記電源電圧供給ライン、前記ゲートライン、前記有機発光ダイオード、及び前記有機発光ダイオードの駆動回路が形成された基板上に形成されることを特徴とする請求項３に記載の有機発光ダイオード表示装置。   The gate driving circuit is formed on a substrate on which the data line, the power voltage supply line, the gate line, the organic light emitting diode, and the organic light emitting diode driving circuit are formed. 3. The organic light emitting diode display device according to 3. ｍ(ｍは、正の整数である)本のデータラインと、前記データラインと交差するｎ(ｎは、正の整数である)本のゲートラインと、高電位の電源電圧が供給され、前記データライン間で前記データラインと平行に配置されるｋ(ｋは、ｍ／２より小さい正の整数である)本の電源電圧供給ラインと、それぞれに前記ゲートラインと対を成すリセットラインと、前記電源供給ラインに共通して接続される第１及び第２の有機発光ダイオードと、前記第１の有機発光ダイオード、前記ゲートラインからのスキャン信号に応じて、奇数番目の前記データラインからのデータ電圧により前記第１の有機発光ダイオードを駆動し、リセットラインからのリセット信号に応じて初期化される第１の有機発光ダイオード駆動回路を含む第１の画素と、前記第２の有機発光ダイオード、前記ゲートラインからのスキャン信号に応じて、偶数番目の前記データラインからのデータ電圧により前記第２の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第２の有機発光ダイオード駆動回路を含む第２の画素と、前記ゲートラインに前記スキャン信号を順次供給するゲート駆動回路と、前記データラインに前記データ電圧をそれぞれ供給するデータ駆動回路と、前記リセットラインに前記リセット信号を供給するリセット駆動回路と、を備えることを特徴とする有機発光ダイオード表示装置。   m (m is a positive integer) data lines, n (n is a positive integer) gate lines intersecting the data lines, and a high-potential power supply voltage are supplied, K power supply voltage supply lines (k is a positive integer smaller than m / 2) arranged between the data lines in parallel with the data lines, and reset lines paired with the gate lines, respectively. The first and second organic light emitting diodes connected in common to the power supply line, the first organic light emitting diode, and data from the odd-numbered data lines according to scan signals from the gate lines A first pixel including a first organic light emitting diode driving circuit that drives the first organic light emitting diode by a voltage and is initialized in response to a reset signal from a reset line; The second organic light emitting diode is driven by the data voltage from the even-numbered data line according to the scan signal from the photodiode and the gate line, and is initialized according to the reset signal from the reset line A second pixel including a second organic light emitting diode driving circuit; a gate driving circuit for sequentially supplying the scan signal to the gate line; a data driving circuit for supplying the data voltage to the data line; and the reset An organic light emitting diode display device comprising: a reset driving circuit that supplies the reset signal to a line. 前記第１の有機発光ダイオード駆動回路は、前記ゲートラインからのスキャン信号に応じて、前記奇数番目のデータラインからのデータ電圧を第１のノードに供給する第１のトランジスタと、前記第１のノード上の電圧により前記第１の有機発光ダイオードに流れる電流量を制御する第２のトランジスタと、前記リセットラインからのリセット信号に応じて、前記第１のノードを放電させる第３のトランジスタと、を備えることを特徴とする請求項５に記載の有機発光ダイオード表示装置。   The first organic light emitting diode driving circuit includes: a first transistor that supplies a data voltage from the odd-numbered data line to a first node in response to a scan signal from the gate line; A second transistor that controls the amount of current flowing through the first organic light emitting diode by a voltage on the node; a third transistor that discharges the first node in response to a reset signal from the reset line; The organic light emitting diode display device according to claim 5, further comprising: 前記第２の有機発光ダイオード駆動回路は、前記ゲートラインからのスキャン信号に応じて、前記偶数番目のデータラインからのデータ電圧を第２のノードに供給する第４のトランジスタと、前記第２のノード上の電圧により前記第２の有機発光ダイオードに流れる電流量を制御する第４のトランジスタと、前記リセットラインからのリセット信号に応じて、前記第２のノードを放電させる第６のトランジスタと、を備えることを特徴とする請求項６に記載の有機発光ダイオード表示装置。   The second organic light emitting diode driving circuit includes a fourth transistor that supplies a data voltage from the even-numbered data line to a second node in response to a scan signal from the gate line, and the second transistor. A fourth transistor for controlling the amount of current flowing through the second organic light emitting diode by a voltage on the node; a sixth transistor for discharging the second node in response to a reset signal from the reset line; The organic light emitting diode display device according to claim 6, further comprising: 前記リセット信号は、前記スキャン信号よりも遅く発生することを特徴とする請求項７に記載の有機発光ダイオード表示装置。   The organic light emitting diode display device according to claim 7, wherein the reset signal is generated later than the scan signal. 前記リセット信号は、前記スキャン信号よりも１／２フレーム期間以上遅く発生することを特徴とする請求項８に記載の有機発光ダイオード表示装置。   9. The organic light emitting diode display device according to claim 8, wherein the reset signal is generated later than the scan signal by 1/2 frame period or more. 前記ゲート駆動回路は、予め設定されたクロック周波数によって発生するクロック信号に応じて、前記スキャン信号を順次発生するシフトレジスタを備え、前記リセット信号は、(１／ｃ×前記クロック周波数)(但し、ｃは、正の整数である)の周波数により発生し、ｃ本の前記リセットラインに同時に供給されることを特徴とする請求項８に記載の有機発光ダイオード表示装置。   The gate driving circuit includes a shift register that sequentially generates the scan signal according to a clock signal generated at a preset clock frequency, and the reset signal is (1 / c × the clock frequency) (however, The organic light emitting diode display device according to claim 8, wherein c is a positive integer) and is supplied to the c reset lines simultaneously. 前記リセット駆動回路は、前記リセットラインに前記リセット信号を順次供給することを特徴とする請求項５に記載の有機発光ダイオード表示装置。   6. The organic light emitting diode display device according to claim 5, wherein the reset driving circuit sequentially supplies the reset signal to the reset line. 前記ゲート駆動回路及び前記リセット駆動回路は、前記データライン、前記ゲートライン、前記電源電圧供給ライン、前記リセットライン、前記有機発光ダイオード、前記有機発光ダイオード駆動回路が形成された基板上に形成されることを特徴とする請求項５に記載の有機発光ダイオード表示装置。   The gate driving circuit and the reset driving circuit are formed on a substrate on which the data line, the gate line, the power supply voltage supply line, the reset line, the organic light emitting diode, and the organic light emitting diode driving circuit are formed. The organic light emitting diode display device according to claim 5. ｍ(ｍは、正の整数である)本のデータラインと、前記データラインと交差するｎ(ｎは、正の整数である)本のゲートラインと、高電位の電源電圧が供給され、それぞれに前記データライン間で前記データラインと平行に配置される電源電圧供給ラインと、それぞれに前記ゲートラインと対を成すリセットラインと、同一の一本の電源供給ラインに共通して接続される第１の有機発光ダイオード、第２の有機発光ダイオード、第３の有機発光ダイオード、及び第４の有機発光ダイオードと、前記第１の有機発光ダイオード、奇数番目のゲートラインからのスキャン信号に応じて、奇数番目のデータラインからのデータ電圧により前記第１の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第１の有機発光ダイオード駆動回路を含む第１の画素と、前記第２の有機発光ダイオード、前記奇数番目のゲートラインからのスキャン信号に応じて、偶数番目のデータラインからのデータ電圧により前記第２の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第２の有機発光ダイオード駆動回路を含む第２の画素と、前記第３の有機発光ダイオード、偶数番目のゲートラインからのスキャン信号に応じて、前記奇数番目のデータラインからのデータ電圧により前記第３の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第３の有機発光ダイオード駆動回路を含む第３の画素と、前記第４の有機発光ダイオード、前記偶数番目のゲートラインからのスキャン信号に応じて、前記偶数番目のデータラインからのデータ電圧により前記第４の有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応じて初期化される第４の有機発光ダイオード駆動回路を含む第４の画素と、前記ゲートラインに前記スキャン信号を順次供給するゲート駆動回路と、前記データラインに前記データ電圧をそれぞれ供給するデータ駆動回路と、前記リセットラインに前記リセット信号を供給するリセット駆動回路と、を備えることを特徴とする有機発光ダイオード表示装置。   m (m is a positive integer) data lines, n (n is a positive integer) gate lines crossing the data lines, and a high-potential power supply voltage are respectively supplied. A power supply voltage supply line disposed between the data lines in parallel with the data line, a reset line paired with the gate line, and a common one power supply line. 1 organic light emitting diode, second organic light emitting diode, third organic light emitting diode, and fourth organic light emitting diode, and according to the scan signal from the first organic light emitting diode, odd-numbered gate line, The first organic light emitting diode is driven by a data voltage from an odd-numbered data line, and is initialized in response to a reset signal from the reset line. In response to a scan signal from the first pixel including the photodiode driving circuit, the second organic light emitting diode, and the odd-numbered gate line, the second organic light emission is performed by the data voltage from the even-numbered data line. A second pixel including a second organic light emitting diode driving circuit that drives a diode and is initialized in response to a reset signal from the reset line; and a third organic light emitting diode from the even-numbered gate line A third organic light emitting diode driving circuit that drives the third organic light emitting diode according to a data voltage from the odd-numbered data line according to a scan signal and is initialized according to a reset signal from the reset line In response to a scan signal from the third pixel including the fourth organic light emitting diode and the even-numbered gate line. And a fourth organic light emitting diode driving circuit that drives the fourth organic light emitting diode with a data voltage from the even-numbered data line and is initialized in response to a reset signal from the reset line. A gate driving circuit that sequentially supplies the scan signal to the gate line, a data driving circuit that supplies the data voltage to the data line, and a reset driving circuit that supplies the reset signal to the reset line, respectively. An organic light emitting diode display device comprising: 前記第１乃至第４の画素は、同一の一本の前記リセットラインを経て供給される前記リセット信号により同時に初期化されることを特徴とする請求項１３に記載の有機発光ダイオード表示装置。   14. The organic light emitting diode display device according to claim 13, wherein the first to fourth pixels are simultaneously initialized by the reset signal supplied through the same single reset line. 前記第１の有機発光ダイオード駆動回路は、前記奇数番目のゲートラインからのスキャン信号に応じて、前記奇数番目のデータラインからのデータ電圧を第１のノードに供給する第１のトランジスタと、前記第１のノード上の電圧により前記第１の有機発光ダイオードに流れる電流量を制御する第２のトランジスタ及び前記リセットラインからのリセット信号に応じて、前記第１のノードを放電させる第３のトランジスタと、を備えることを特徴とする請求項１３に記載の有機発光ダイオード表示装置。   The first organic light emitting diode driving circuit includes: a first transistor that supplies a data voltage from the odd-numbered data line to a first node in response to a scan signal from the odd-numbered gate line; A second transistor that controls the amount of current flowing through the first organic light emitting diode by a voltage on the first node, and a third transistor that discharges the first node in response to a reset signal from the reset line The organic light-emitting diode display device according to claim 13, comprising: 前記第２の有機発光ダイオード駆動回路は、前記奇数番目のゲートラインからのスキャン信号に応じて、前記偶数番目のデータラインからのデータ電圧を第２のノードに供給する第４のトランジスタと、前記第２のノード上の電圧により前記第２の有機発光ダイオードに流れる電流量を制御する第５のトランジスタと、前記リセットラインからのリセット信号に応じて、前記第２のノードを放電させる第６のトランジスタと、を備えることを特徴とする請求項１５に記載の有機発光ダイオード表示装置。   The second organic light emitting diode driving circuit includes: a fourth transistor that supplies a data voltage from the even-numbered data line to a second node in response to a scan signal from the odd-numbered gate line; A fifth transistor that controls the amount of current flowing through the second organic light emitting diode by a voltage on the second node; and a sixth transistor that discharges the second node in response to a reset signal from the reset line. The organic light emitting diode display device according to claim 15, further comprising a transistor. 前記第３の有機発光ダイオード駆動回路は、前記偶数番目のゲートラインからのスキャン信号に応じて、前記奇数番目のデータラインからのデータ電圧を第３のノードに供給する第７のトランジスタと、前記第３のノード上の電圧により前記第３の有機発光ダイオードに流れる電流量を制御する第８のトランジスタと、前記リセットラインからのリセット信号に応じて、前記第３のノードを放電させる第９のトランジスタと、を備えることを特徴とする請求項１６に記載の有機発光ダイオード表示装置。   The third organic light emitting diode driving circuit includes: a seventh transistor that supplies a data voltage from the odd-numbered data line to a third node in response to a scan signal from the even-numbered gate line; An eighth transistor that controls the amount of current flowing through the third organic light emitting diode by a voltage on the third node; and a ninth transistor that discharges the third node in response to a reset signal from the reset line. The organic light emitting diode display device according to claim 16, further comprising a transistor. 前記第４の有機発光ダイオード駆動回路は、前記偶数番目のゲートラインからのスキャン信号に応じて、前記偶数番目のデータラインからのデータ電圧を第４のノードに供給する第１０のトランジスタと、前記第４のノード上の電圧により前記第４の有機発光ダイオードに流れる電流量を制御する第１１のトランジスタと、前記リセットラインからのリセット信号に応じて、前記第４のノードを放電させる第１２のトランジスタと、を備えることを特徴とする請求項１７に記載の有機発光ダイオード表示装置。   The fourth organic light emitting diode driving circuit includes: a tenth transistor that supplies a data voltage from the even-numbered data line to a fourth node in response to a scan signal from the even-numbered gate line; An eleventh transistor that controls the amount of current flowing through the fourth organic light emitting diode by a voltage on the fourth node, and a twelfth transistor that discharges the fourth node in response to a reset signal from the reset line. The organic light emitting diode display device according to claim 17, further comprising a transistor. 前記リセット信号は、前記スキャン信号よりも遅く発生することを特徴とする請求項１３に記載の有機発光ダイオード表示装置。   The organic light emitting diode display device of claim 13, wherein the reset signal is generated later than the scan signal. 前記リセット信号は、前記スキャン信号よりも１／２フレーム期間以上遅く発生することを特徴とする請求項１９に記載の有機発光ダイオード表示装置。   20. The organic light emitting diode display device according to claim 19, wherein the reset signal is generated later than the scan signal by 1/2 frame period or more. 前記ゲート駆動回路は、クロック周波数によって発生するクロック信号に応じて、前記スキャン信号を順次発生するシフトレジスタを備え、前記リセット信号は、(１／ｃ×前記クロック周波数)(但し、ｃは、正の整数である)の周波数により発生し、ｃ本の前記リセットラインに同時に供給されることを特徴とする請求項１３に記載の有機発光ダイオード表示装置。   The gate driving circuit includes a shift register that sequentially generates the scan signal according to a clock signal generated according to a clock frequency, and the reset signal is (1 / c × the clock frequency) (where c is a positive value). 14. The organic light emitting diode display device according to claim 13, wherein the organic light emitting diode display device is generated at a frequency of c) and is simultaneously supplied to the c reset lines. 前記リセット駆動回路は、前記リセットラインに前記リセット信号を順次供給することを特徴とする請求項１３に記載の有機発光ダイオード表示装置。   The organic light emitting diode display device according to claim 13, wherein the reset driving circuit sequentially supplies the reset signal to the reset line. 前記ゲート駆動回路及び前記リセット駆動回路は、前記データライン、前記ゲートライン、前記電源電圧供給ライン、前記リセットライン、前記有機発光ダイオード、前記有機発光ダイオード駆動回路が形成された基板上に形成されることを特徴とする請求項１３に記載の有機発光ダイオード表示装置。
The gate driving circuit and the reset driving circuit are formed on a substrate on which the data line, the gate line, the power supply voltage supply line, the reset line, the organic light emitting diode, and the organic light emitting diode driving circuit are formed. The organic light-emitting diode display device according to claim 13.
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