JP2006511092A - Fin-type FET and method for forming fin-type FET - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 125000006850 spacer group Chemical group 0.000 claims abstract description 72
- 239000000463 material Substances 0.000 claims description 91
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052792 caesium Inorganic materials 0.000 claims description 2
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000011282 treatment Methods 0.000 abstract description 3
- 238000005260 corrosion Methods 0.000 abstract description 2
- 230000007797 corrosion Effects 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005755 formation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000001627 detrimental effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007730 finishing process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 第2の構造に有害な変化を生じることなく、第1の構造上および第2の構造の多くても一部の上にスペーサを形成する方法を提供する。
【解決手段】
フィン型FETのゲート構造等の第1の構造(24、124)、および、フィン等の第2の構造(14)の多くても一部のためのスペーサ(44)を、第2の構造に有害な変更を生じることなく形成する方法。この方法により、導電性の下部(32、132)の上に張り出す上部(30、130)を有する第1の構造(24)、および、張り出し(40、140)の下のスペーサ(44)が生成される。張り出し(40、140)は、スペーサ処理の後に除去しても良い。フィン型FETに関して、張り出しは、ゲート構造(24、124)に隣接しその下にある領域等のフィン(14)の部分を保護し、フィン(14)の側平を、選択的シリコン成長および注入等の他の処理に露呈させることができる。この結果、この方法によって、フィン(14)のサイズ調整が可能となり、スペーサ処理の間にフィン(14)に有害な変更を生じる(例えばフィン上のスペーサ形成による腐食等)ことなく、ゲート構造(24、124)およびスペーサを構築することができる。また、ゲート構造(24、124)およびスペーサ(44)を含むフィン型FET(100)も開示される。PROBLEM TO BE SOLVED: To provide a method for forming a spacer on a first structure and on at least a part of the second structure without causing a harmful change in the second structure.
[Solution]
The first structure (24, 124) such as the gate structure of the fin-type FET and the spacer (44) for at least a part of the second structure (14) such as the fin are formed in the second structure. Forming without causing harmful changes. In this manner, a first structure (24) having an upper portion (30, 130) that overhangs a conductive lower portion (32, 132) and a spacer (44) under the overhang (40, 140). Generated. The overhang (40, 140) may be removed after the spacer treatment. For fin-type FETs, the overhang protects the portion of the fin (14), such as the region adjacent to and underneath the gate structure (24, 124), and the side plane of the fin (14) is selectively grown and implanted. Or other treatments. As a result, this method allows the fin (14) to be sized, and the gate structure (e.g., corrosion due to spacer formation on the fins) without causing harmful changes to the fin (14) during spacer processing. 24, 124) and spacers can be constructed. A fin-type FET (100) including a gate structure (24, 124) and a spacer (44) is also disclosed.
Description
本発明は、一般に、CMOS処理に関する。 The present invention generally relates to CMOS processing.
相補型金属酸化膜半導体(CMOS:complementary metal-oxide semiconductor)処理において、スペーサは、ある構造を隣接する構造に行われる処理から保護するために設けられる一般的な構造である。保護スペーサを用いなければならないCMOSデバイスの例示的なタイプは、フィン型電界効果トランジスタ(FinFET:Fin Field Effect Transistor)およびメサ型FET(MesaFET)である。例えばフィン型FETは、構造上、とりわけ、薄い垂直のシリコン製「フィン」の各側壁の一部の上にこれに沿って延在するゲートを含む。フィン型FETでは、ゲート縁部における注入を阻止し、ゲートへのシリサイド短絡を防ぐために、スペーサが必要である。従来の平面CMOSスペーサ処理では、フィンに関して多数の問題が生じる。特に、ゲートのためのスペーサを形成する従来の処理は、結果としてフィンに適用される。従来のスペーサ・プロセスを用いる場合、スペーサ・エッチングの間のフィンの腐食は潜在的な問題である。フィンを特別に薄くする必要がある場合、いずれかの追加のエッチングによって、所望のフィン・サイズの達成が妨げられる場合がある。別の課題は、スペーサを、フィン側壁上およびフィンの上部に形成することなく、ゲートに沿って形成し、ゲートに隣接しないフィンの一部を注入に露呈することを可能とすることである。従来のスペーサ処理では、ゲート上に形成されたスペーサは、フィン型FETの3次元の性質のため、フィンの側壁上にも形成する。側壁の注入またはソース・ドレイン拡張の間等、場合によっては、この側壁スペーサは望ましくない。フィンの側壁スペーサを除去するための試みは、結果として、スペーサが必要であるゲート上のスペーサを除去することになる。同様の問題が、メサ型FET等の他のCMOSデバイスに関して存在する。 In complementary metal-oxide semiconductor (CMOS) processing, a spacer is a common structure provided to protect a structure from processing performed on adjacent structures. Exemplary types of CMOS devices that must use protective spacers are Fin-type field effect transistors (FinFETs) and mesa-type FETs (MesaFETs). For example, a fin-type FET includes a gate that extends along and over a portion of each sidewall of a thin vertical silicon “fin”, in particular. In the fin type FET, a spacer is necessary to prevent implantation at the gate edge and prevent a silicide short circuit to the gate. In conventional planar CMOS spacer processing, there are a number of problems with fins. In particular, the conventional process of forming spacers for the gate is consequently applied to the fins. When using a conventional spacer process, fin erosion during spacer etching is a potential problem. If the fins need to be specially thinned, any additional etching may prevent the desired fin size from being achieved. Another challenge is to form spacers along the gate without forming them on the fin sidewalls and on top of the fin, allowing a portion of the fin not adjacent to the gate to be exposed to the implant. In the conventional spacer processing, the spacer formed on the gate is also formed on the side wall of the fin due to the three-dimensional nature of the fin-type FET. In some cases, such as during sidewall implantation or source / drain extension, this sidewall spacer is undesirable. Attempts to remove the fin sidewall spacers result in the removal of the spacers on the gate where spacers are needed. Similar problems exist for other CMOS devices such as mesa FETs.
前述のことに鑑み、当技術分野において、スペーサ処理の間に第2の構造に有害な変化を生じることなく、第1の構造上および第2の構造の多くても一部の上にスペーサを形成するための改良した方法に対する要望がある。 In view of the foregoing, in the art, spacers may be placed on the first structure and on at least a portion of the second structure without detrimental changes to the second structure during spacer processing. There is a need for an improved method for forming.
本発明は、フィン型FETのゲート構造等の第1の構造、およびゲートに隣接したフィンの領域等の第2の構造の多くても一部のため、第2の構造に有害な変化を生じる(例えば腐食またはその上部でのスペーサ形成)ことなくスペーサを形成するための方法に関する。この方法によって、下部の上に張り出した上部を有する第1の構造(ゲート構造)および張り出しの下のスペーサを形成する。張り出しは、スペーサ処理の後に除去しても良い。第1の構造が第2の構造の上に張り出している場合に、張り出しは、第1の構造を保護し、第2の構造の一部を保護することができる。この1例は、フィン型FETにおけるゲート構造に隣接してその下にあるフィン領域がスペーサによって保護されることであり、この場合、フィンの側壁は、選択的シリコン成長および注入等の他の処理に露呈される。この結果、この方法によって、第2の構造のサイズ調整が可能となり、スペーサ処理の間に第2の構造に有害な変更を生じることなく、第1の構造およびスペーサを構築することができる。また、本発明は、この方法によって形成したゲート構造およびスペーサを含むフィン型FETに関する。 The present invention causes deleterious changes to the second structure because it is at most part of the first structure, such as the gate structure of a fin-type FET, and the second structure, such as a fin region adjacent to the gate. It relates to a method for forming a spacer without (e.g. corrosion or spacer formation on top of it). By this method, a first structure (gate structure) having an upper portion protruding above the lower portion and a spacer under the protrusion are formed. The overhang may be removed after the spacer treatment. When the first structure overhangs the second structure, the overhang protects the first structure and can protect a portion of the second structure. One example of this is that the fin region adjacent to and underlying the gate structure in a fin-type FET is protected by a spacer, in which case the fin sidewalls are subject to other processes such as selective silicon growth and implantation. To be exposed. As a result, this method allows the size of the second structure to be adjusted, and the first structure and spacer can be constructed without detrimental changes to the second structure during spacer processing. The present invention also relates to a fin type FET including a gate structure and a spacer formed by this method.
本発明の前述およびその他の特徴は、本発明を実行するための最良の形態の以下の具体的な記述から明らかとなろう。 The foregoing and other features of the present invention will become apparent from the following specific description of the best mode for carrying out the invention.
本発明の実施形態を、図面を参照して、詳細に説明する。図面において、同様の記号は同様の要素を示す。 Embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, like symbols indicate like elements.
これより、第2の構造に有害な変化を生じることなく、ゲート構造等の第1の構造および関連するスペーサを形成するための方法について説明する。本発明は、フィン型FETの用途に関連付けて記載する。明確さのため、ゲート構造が「第1の構造」であり、フィンが「第2の構造」である。フィン型FET用途では、フィンがゲートを通り抜けるので、ゲートのため、および、ゲートに隣接するフィンの一部の上に、スペーサを形成する。しかしながら、記載する方法は、第1の構造のためにスペーサを形成し、第2の構造の多くても一部(全くないか、または一部)のためにスペーサを形成することが望ましいあらゆるデバイスにも使用可能であることは認められよう。すなわち、2つの構造がある距離だけ離れている場合、この方法は、一方の構造上にスペーサを形成し、他方の構造上にはスペーサを全く形成しないことを可能とする。例えば、2つの構造は、双方ともゲートとすることができ、スペーサは、ゲートの一方の上に形成することが望ましいが他方のゲート上では全く望ましくない場合がある。従って、第1および第2の構造という言葉は、様々な異なるCMOS形成に適用可能である。しかしながら、説明の簡潔さのため、フィン型FET用途のみを詳細に説明する。「有害な変化を生じる」という言葉の意味は、望ましくないように変更されるということである。フィン型FET用途では、例えば、ゲート上のスペーサ処理により、フィン上にスペーサが形成されたりフィンを腐食させたりすることによって、フィンに有害な変化を生じる場合がある。上述のゲートの例に関して、「有害な変化を生じる」というのは、スペーサ形成が望ましくないゲート上でスペーサが形成されてしまうことが含まれる場合がある。 A method for forming a first structure, such as a gate structure, and associated spacers without causing detrimental changes to the second structure will now be described. The present invention will be described in relation to the use of fin-type FETs. For clarity, the gate structure is the “first structure” and the fins are the “second structure”. In fin-type FET applications, since the fin passes through the gate, a spacer is formed for the gate and on a portion of the fin adjacent to the gate. However, the described method provides for any device in which it is desirable to form a spacer for the first structure and to form a spacer for at most a portion (none or no) of the second structure. It will be appreciated that it can also be used. That is, if the two structures are separated by a certain distance, this method allows a spacer to be formed on one structure and no spacer to be formed on the other structure. For example, the two structures can both be gates, and the spacer may be desirably formed on one of the gates, but not at all on the other gate. Accordingly, the terms first and second structures are applicable to a variety of different CMOS formations. However, for simplicity of explanation, only the fin-type FET application will be described in detail. The meaning of the phrase “causes harmful changes” is to be changed undesirably. In fin-type FET applications, for example, spacer processing on the gate may cause harmful changes to the fin by forming spacers on the fin or corroding the fin. With respect to the gate example described above, “causing detrimental changes” may include the formation of spacers on gates where spacer formation is not desired.
添付図面を参照すると、図1は、ゲート・エッチングの後のフィン型FETの先行構造10の斜視図である。処理のこの時点で、構造10は、基板12を含み、この上に単結晶シリコンのフィン14が形成されている。ゲート構造(図示せず)は、最終的に、フィン14を覆うように構成される。また、ハードマスク16が設けられて、処理の間フィン14を保護する。ハードマスク16は、例えば、二酸化シリコン(酸化物)または窒化シリコンとすることができる。この先行構造10を形成するための実際の処理は、ハードマスク16を堆積すること、ハードマスク16およびその下にあるシリコンをエッチングしてフィン14を形成すること、シリコンの犠牲酸化およびゲート酸化を行って酸化物構造18を生成することを含むことができる。上述の処理は、単に例示であり、例示した構造を形成するために他の処理も可能であることは認められよう。フィン14は、図示のように、ゲート構造およびゲート構造のためのスペーサを生成するための準備ができている。
Referring to the accompanying drawings, FIG. 1 is a perspective view of a pre-structure 10 of a fin-type FET after gate etching. At this point in processing, the structure 10 includes a
図2〜13は、スペーサ処理の間に、ゲートのためのスペーサおよびフィンの多くても一部のためのスペーサを形成するための方法を示す。図面において、「A」と標示した図は、図1に示すようにフィン14をA−Aで切った断面図を示し、「B」と標示した図は、図1に示すようにB−Bで切った断面図を示す(いったん形成されたゲート構造を貫く)。
2-13 illustrate a method for forming a spacer for a gate and a spacer for at most a portion of a fin during spacer processing. In the drawing, the figure labeled “A” shows a cross-sectional view of the
第1のステップにおいて、図2〜3に示すように、フィン14を覆うように、ゲート構造を生成するための第1の材料20を堆積する。また、図2〜3は、第1の材料20を覆うように第2の材料22、122を形成する第2のステップも示す。(第2の材料22、122は、二重の記号表示である。なぜなら、材料は2つの異なる形態で設けることができるからである。これについては後で詳細に説明する。)また、以下で更に詳細に説明するが、第2の材料22、122は、第1の材料20とは異なる。
In the first step, as shown in FIGS. 2 to 3, a
図4〜5は、第1の材料20および第2の材料22、122にゲート構造24を形成する次のステップを示す。形成は、第1の材料および第2の材料22、122の上に、例えば酸化物(TEOS)等のハードマスク26を適用して(例えばリソグラフィによって)パターニングし、材料をエッチングしてゲート構造24を形成することを含む場合がある。図5に示すように、これらのステップは、フィン14の最終的なソースおよびドレイン領域28にも適用される。この後、既知の方法で、ハードマスク26を除去する。
4-5 illustrate the next step of forming the
図6〜7および図8〜9は、第1の材料20の上に第2の材料22、122を張り出すようにする次のステップの2つの実施形態を示す。上述のように、第2の材料22、122は、第1の材料20とは異なる。
FIGS. 6-7 and FIGS. 8-9 show two embodiments of the next step of overhanging the
図6〜7は、第1の実施形態を示し、第2の材料22は、多結晶シリコン(以後、「ポリシリコン」と呼ぶ)として(図2〜3に示すステップで)形成され、第1の材料20よりも速い酸化速度を有するようになっている。これらの異なる酸化速度を与えるため、1つの実施形態では、第2の材料22は、第1の材料20の一部に、既知の方法でドーパントを注入したものとすることができる。ドーパントは、ポリシリコンの第2の材料22を非ドープのポリシリコンよりも速い速度で酸化させるいずれかの材料とすれば良い。ドーパントは、例えば、ヒ素(As)(好適)、ゲルマニウム(Ge)、セシウム(Cs)、アルゴン(Ar)もしくはフッ素(F)またはそれらの組み合わせとすることができる。別の実施形態では、第1の材料20よりも酸化速度が速い第2の材料22を、第1の材料の上に堆積することができ、例えば多結晶シリコン−ゲルマニウム合金とすることができる。第1の材料20は、例えば、非ドープのポリシリコンとすれば良い。この実施形態によれば、第2の材料22は、例えば800〜950℃で酸化を行うことによって、第1の材料20の上に張り出すようになっている。材料間の異なる酸化速度によって、フィン14および第1の材料20に対して、ゲート構造24の第2の材料22から、より厚い酸化物が発生する。この結果、第1の材料20に隣接して、フィン14の張り出し部40が発生する。図6〜7は、結果として得られる構造を示し、第2の材料22が、その導電性の下部32の上に張り出すゲート構造24の上部30を形成する。また、酸化プロセスにより、薄い酸化物層34(例えば第2の材料22の約10分の1の薄さ)が、第1の材料20の側面(例えば下部32)およびゲート構造24外部のフィン14の側方に形成することができる。酸化物層34は、フィンを酸化させることなく、フィン14の幅を維持することができる。
FIGS. 6-7 illustrate the first embodiment, wherein the
図8〜9は、第1の材料20の上に第2の材料122を張り出させるための第2の代替的な実施形態を示す。この場合、第2の材料122は、第1の材料20とは異なる熱リフロー特性を有するいずれかの材料として(図2〜3に示すステップで)設けられる。1実施形態では、第1の材料20は、ポリシリコンまたは、コバルト−シリサイドもしくはタングステン等の金属として設けられ、第2の材料122は、ホウ素−リン−シリケート・ガラス(BPSG:boro-phospho-silicate glass)またはリン−シリケート・ガラス(PSG:phospho-silicate glass)等のガラスとして設けられる。第1の材料20上に第2の材料122を張り出させるステップは、熱プロセスを実行して、材料122をリフローさせて張り出し140を形成することを含む。熱プロセスは、例えば、少なくとも第2の材料を約10分間、非酸化雰囲気において約850℃で加熱することを含む場合がある。図8〜9は、結果として得られる構造を示し、第2の材料122は、その導電性の下部132の上に張り出すゲート構造124の上部130を形成する。
8-9 illustrate a second alternative embodiment for overhanging the
更に図6〜7および図8〜9に関連して、例示したような第2の材料22、122の形状は、使用する実施形態および実行する具体的な処理に応じて異なる場合があることは認められよう。従って、図面では、材料20、22、122について、膨らんだまたは傘のような形状を示すが、張り出しを与える他の形状も可能である。
Further with reference to FIGS. 6-7 and FIGS. 8-9, the shape of the
次のステップは、張り出し40、140の下にスペーサを形成することを含む。スペーサは、上述のいずれの実施形態の構造上にも形成することができる。しかしながら、図10〜11および図12〜13は、簡潔さのため、図6〜7の実施形態のみを示す。スペーサを形成するための1実施形態では、スペーサ材料42は、図10〜11に示すように、コンフォーマルに(conformally)堆積する。スペーサ材料は、例えば、窒化シリコン、酸化シリコン、またはそれらの組み合わせとすれば良い。最後に、図12〜13に示すように、方向性反応イオンエッチング・プロセスを用いて、スペーサ材料42をエッチングして、オーバーハング40、140の下を除いた全ての場所で材料を除去して、スペーサ44を形成する。
The next step involves forming spacers under the overhangs 40,140. The spacer can be formed on the structure of any of the embodiments described above. However, FIGS. 10-11 and 12-13 show only the embodiment of FIGS. 6-7 for brevity. In one embodiment for forming the spacer, the
この後、仕上げ処理(図示せず)を行っても良い。この処理は、例えば、フィン14の側面からの酸化物34の除去(ドーピングしたポリシリコンを用いる場合、上部30として酸化物が残っている)、または(用いた場合)ゲート構造124からの上部130すなわちガラスの除去を含み得る。フィン型FET用途では、最終処理は、例えば、閾値電圧(Vt)を設定するための注入、フィン14のソース/ドレイン領域28のドーピング、フィン14上でソース/ドレイン領域28を広げるための選択的シリコン成長、残っている酸化物の除去およびコバルト−シリサイド(CoSi)の形成、従来のコンタクト処理、適切な金属レベルの仕上げ等が含まれる場合がある。
Thereafter, a finishing process (not shown) may be performed. This process may include, for example, removal of
図12〜13に示す、結果として得られるフィン型FET100は、とりわけ、導電性の下部32、132および張り出した上部30、130を含むゲート構造24、124と、下部を貫通して延在するフィン14と、導電性下部32、132に隣接してゲート構造24、124の上部30、130の下に位置するスペーサ44とを含む。上部30、130は、上述のように、下部32、132の材料(例えばポリシリコン)とは異なる材料(例えば酸化物またはガラス)から成る。
The resulting fin-
これまでの記載において、「ゲート構造」24、124は、上部30、130および下部32、132を含むものとして説明した。しかしながら、上部30、130は、最終的に、実際に用いるゲートの動作すなわちアクティブな部分を形成しない場合があることは認められよう。例えば、上部30、130もしくは張り出し40、140または双方の少なくとも一部を除去して、ゲート構造24、124の下部32、132に対するコンタクトを形成することも可能である。
In the above description, the “gate structure” 24, 124 has been described as including the
本発明について、いくつかの好適な実施形態に関連付けて説明したが、特許請求の範囲の精神および範囲内で、様々な変形で本発明を実施可能であることは、当業者には認められよう。 While the invention has been described in connection with certain preferred embodiments, those skilled in the art will recognize that the invention can be practiced with various modifications within the spirit and scope of the claims. .
本発明は、フィンに有害な変更を生じることなく、フィン型FETのゲート、およびフィンの多くても一部のためのスペーサを形成するのに有用である。 The present invention is useful for forming fin-type FET gates and spacers for at least some of the fins without detrimental changes to the fins.
Claims (21)
第1の材料(20)を堆積するステップと、
前記第1の材料を覆うように第2の材料(22、122)を形成するステップと、
前記第1および第2の材料から前記第1の構造を形成するステップと、
前記第1の材料の上に前記第2の材料の張り出し(40、140)を形成するステップと、
前記張り出しの下にスペーサ(44)を形成するステップと、
を有する、方法。 A method of forming a spacer (44) for a first structure (24, 124) and a spacer for at most part of a second structure (14) comprising:
Depositing a first material (20);
Forming a second material (22, 122) to cover the first material;
Forming the first structure from the first and second materials;
Forming an overhang (40, 140) of the second material on the first material;
Forming a spacer (44) under the overhang;
Having a method.
スペーサ材料(42)を堆積するステップと、
前記張り出し(40、140)の下部を除いて前記スペーサ材料をエッチングにより指向性を持って除去するステップと、
を含む、請求項1に記載の方法。 The step of forming the spacer (44) comprises:
Depositing a spacer material (42);
Removing the spacer material directionally by etching except under the overhangs (40, 140);
The method of claim 1 comprising:
前記フィン型FETのフィンを覆うように第1のゲート材料(20)を堆積するステップと、
前記ゲート材料を覆うように第2の材料(22、122)を形成し、前記第2の材料が前記ゲート材料より速い酸化速度を有する、ステップと、
前記ゲート材料および前記第2の材料内に前記ゲート構造を形成するステップと、
酸化を行って、前記第2の材料を前記ゲート材料の上に張り出させる(40)ステップと、
前記張り出しの下にスペーサ(44)を形成するステップと、
を有する、方法。 A method of forming a gate structure (24, 124) and associated spacer (44) for a fin-type FET comprising:
Depositing a first gate material (20) over the fins of the fin-type FET;
Forming a second material (22, 122) over the gate material, the second material having a faster oxidation rate than the gate material;
Forming the gate structure in the gate material and the second material;
Performing an oxidation to project the second material over the gate material (40);
Forming a spacer (44) under the overhang;
Having a method.
スペーサ材料(42)を堆積するステップと、
前記張り出し(40)の下部を除いて前記スペーサ材料をエッチングにより除去するステップと、
を含む、請求項14に記載の方法。 The step of forming the spacer (44) comprises:
Depositing a spacer material (42);
Removing the spacer material by etching except under the overhang (40);
15. The method of claim 14, comprising:
導電性の下部(32、132)および張り出した上部(30、130)を含むゲート構造(24、124)と、
前記下部を貫通して延在するフィン(14)と、
前記下部に隣接して前記ゲート構造の前記上部の下に位置するスペーサ(44)と、
を有する、フィン型FET。 A fin-type FET,
A gate structure (24, 124) comprising a conductive lower portion (32, 132) and an overhanging upper portion (30, 130);
A fin (14) extending through the lower portion;
A spacer (44) located adjacent to the lower portion and below the upper portion of the gate structure;
A fin-type FET.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2002/040869 WO2004059727A1 (en) | 2002-12-19 | 2002-12-19 | Methods of forming structure and spacer and related finfet |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006511092A true JP2006511092A (en) | 2006-03-30 |
JP4410685B2 JP4410685B2 (en) | 2010-02-03 |
Family
ID=32679934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004563141A Expired - Fee Related JP4410685B2 (en) | 2002-12-19 | 2002-12-19 | Method for forming a fin-type FET |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP1573804A4 (en) |
JP (1) | JP4410685B2 (en) |
CN (1) | CN1320641C (en) |
AU (1) | AU2002364088A1 (en) |
WO (1) | WO2004059727A1 (en) |
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KR100801315B1 (en) | 2006-09-29 | 2008-02-05 | 주식회사 하이닉스반도체 | Method of fabricating semiconductor device with the finfet transistor |
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US9564370B1 (en) | 2015-10-20 | 2017-02-07 | International Business Machines Corporation | Effective device formation for advanced technology nodes with aggressive fin-pitch scaling |
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-
2002
- 2002-12-19 JP JP2004563141A patent/JP4410685B2/en not_active Expired - Fee Related
- 2002-12-19 AU AU2002364088A patent/AU2002364088A1/en not_active Abandoned
- 2002-12-19 EP EP02798557A patent/EP1573804A4/en not_active Withdrawn
- 2002-12-19 CN CNB028300432A patent/CN1320641C/en not_active Expired - Fee Related
- 2002-12-19 WO PCT/US2002/040869 patent/WO2004059727A1/en active Search and Examination
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Also Published As
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---|---|
CN1320641C (en) | 2007-06-06 |
EP1573804A1 (en) | 2005-09-14 |
JP4410685B2 (en) | 2010-02-03 |
CN1714441A (en) | 2005-12-28 |
AU2002364088A1 (en) | 2004-07-22 |
WO2004059727A1 (en) | 2004-07-15 |
EP1573804A4 (en) | 2006-03-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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A02 | Decision of refusal |
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|
RD12 | Notification of acceptance of power of sub attorney |
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|
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A131 | Notification of reasons for refusal |
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|
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20091110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091113 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |