JP2006507674A - 光照射から保護される電子メモリ構成要素 - Google Patents

Abstract

いわゆる光照射の形態をとる光入射が直接検出されるか、または不感時間なしに直ちに感知される（＝チップ発展への寄与）ように、少なくとも１つのドープ受容基板（２０）中に埋め込まれおよび／または填め込まれる少なくとも１つのメモリ・セル・マトリックス（１０）を備える、電子メモリ構成要素（１００または１００’）を発展させるために、受容基板（２０）は、メモリ・セル・マトリックス（１０）から離れたその表面の少なくとも１つが、少なくとも部分的におよび／または受容基板（２０）とは反対のドープ型の少なくとも１つの上部／保護基板（３０）によって覆われおよび／または囲まれること、および基板（２０または３０）の少なくとも１つ、たとえば受容基板（２０）および／または特に上部／保護基板（３０）が、光入射時に生成される電荷キャリアによって生じる電圧または電流の検出のために少なくとも１つの回路構成（それぞれ２４または３４）に接触（１２ａまたは１２ｂ）または接続（３２）することが提案される。

Description

本発明は、一般に電子構成要素、特にマイクロ電子構成要素の技術分野に関する。

特に、本発明は、少なくとも１つのドープ受容基板中に埋め込まれ、および／または填め込まれる、少なくとも１つのメモリ・セル・マトリックスを備える電子メモリ構成要素に関する。

たとえば消去可能プログラマブル読取り専用メモリ［ＥＰＲＯＭ］、電気消去可能プログラマブル読取り専用メモリ［ＥＥＰＲＯＭ］またはフラッシュ・メモリなどの電子メモリ構成要素は、しばしば書込みまたは消去状態（ビット）と呼ばれる「１」および「０」の形態のデジタル・データの読取りおよび書込みの少なくとも一方を可能にする。たとえば、強い光源による放射（いわゆる光照射）などの外部影響は、これらのデータの不正確な読取りをもたらすことがある。

データのこの不正確な読取りは、たとえば、情報が物理媒体に冗長に記憶され、データの読込み時に、アルゴリズムがこれらのデータを誤りについて正確に検査する、誤り訂正コードを使用して相殺することができる。

たとえば、８つの論理ビット（その場合、９つ以上の物理ビットがそれに対応する）のメモリ・ブロックにおいて、１つまたは複数の不正確なビットを検出および訂正の少なくとも一方を行うことができるアルゴリズムが一般に使用される（知られている例は、ハミング・コードである）。

効率およびコストの理由で、誤り訂正コードの場合、誤り検出に使用されるアルゴリズムは、原則として可能なすべての誤りを検出することは決してできないが、常に、メモリ・ブロック当たりの比較的少ないビットの検出および可能な訂正に制限されることになる。安全性が重要な適用例では、特にいくつかの特性誤りパターンが、他の誤りパターンよりもビット中に遥かに頻繁に起こる場合、または外部操作によって故意に生成されることさえある場合、これは常に十分とは限らない。

したがって、たとえば、支払いカードに入力された金額のカウンタを符号化する場合、許可なしに支払いカードにより多くの金額を課金することができないように、物理的に安定な状態、すなわちデータ記憶媒体が数年後に物理的プロセスによって変更されることもある状態が空口座状態に対応すること、を保証することが常に必要である。

光照射に抵抗する他の可能な方法は、たとえば、結果が互いに比較されるデータへの二重読取りアクセス（いわゆる「読取り確認モード」）、または実際の読取りアクセスの前または後の使用不能ワードラインでのデータの読取りである。ワードラインを使用不能にすることは、誤りのない動作において同一のパターンが常に読み取られる（いわゆる「読取り既知返答モード」）という効果を有する。その場合、そこからのずれは攻撃を示す。

しかしながら、「読取り確認モード」や「読取り既知返答モード」のような二重読取りアクセスは、ただ確認読取りアクセスの瞬間に正確に起こる攻撃を検出できるだけである。この時間ウィンドウの外側で、誤りは概して読取り中に過渡的にのみ起こるので、そのようなセンサはブラインドである。さらに、これらの方法では効果的なアクセスが延長される。

最後に、メモリ・チップ上に分配することができる専用光センサも存在する。そのような専用光センサは所望の時間に光照射を検出することができるが、それらはメモリ・チップに比較して小さく、したがって完全に表面を覆うことができない。他方、これらのセンサの数が増加した場合、メモリ・チップのスペース要求も増加し、その生産コストに不利な効果を有する。

すべての上述の潜在的危険は、たとえば、スマート・カードの分野で起こる。

上述の欠点および短所（＝高価で複雑な誤り訂正機構、二重読取りアクセス、局所制限光センサ）に基づいて、本発明の目的は、いわゆる光照射の形態で起こる光入射が直接検出されるか、または不感時間なしに直ちに感知される（＝チップ発展への寄与）ように、上記のタイプの電子メモリ構成要素を発展させることである。

この目的は、請求項１に記載の特徴を有する電子メモリ・チップで達成される。本発明の有利な実施形態および好都合な更なる発展形態は、従属請求項で確認される。

したがって、本発明の教示によれば、マイクロ電子メモリ・チップの完全に新規な手法は、不感時間のない一体大面積光センサとともに開示される。

半導体ベースの電子メモリ・チップ中のメモリ・セルは、一定のマトリックスに適切に配置される。特に不揮発性メモリの場合、プログラミングまたは消去のために高電圧が必要とされる。扱うべき最大電圧をできるだけ低く保つために、プログラミング電圧は好ましくは正の部分と負の部分に分けられる。これは、メモリ・セルが形成されている基板を負電位に接続することもできることを意味する。

これを可能にするために、たとえばｐドープ型でありおよび／またはたとえば高電圧Ｐウェル［ＨＶＰＷ］と呼ばれることがある前記基板は、本発明のマイクロ電子メモリ・チップの発明的な更なる発展形態によれば、たとえばｎドープ型とすることができる反対のドープ型の埋込みＮウェル［ＢＮＷ］によって底面および側面の少なくとも一方が閉じられる。光照射中、次いで電荷キャリアが半導体中に生成され、これは、取分けこれらのウェルへの接点において追加の電流として明らかになる。

これらの電流は、（光）電圧または光電流のいくつかの限界または閾値を超えた場合、たとえばメモリ・チップへのアクセスを拒否するため、および制御する中央処理ユニット［ＣＰＵ］に適切な警告信号を送るための少なくとも一方のために、好ましくは比較器回路の形態の少なくとも１つの回路構成によって測定することができる。したがって、基板の少なくとも１つとともに、
たとえば受容基板の形態をとる高電圧Ｐウェル［ＨＶＰＷ］とともに、および／または
好ましくは上部／保護基坂の形態をとる埋込みＮウェル［ＢＮＷ］とともに
本発明によって接触または接続している回路構成の対象および目的は、光入射時に生成される電荷キャリアによって生じる電圧または電流を検出することである。

電流が通常の読取りプロセスに基づいて流れることができるマトリックス中の他の回路要素とは対照的に、埋込みｎウェルでの電位は読取りモードで静的である。したがって、本発明では、小さい光誘導電流でも絶えず、明確に、特に好ましい様態で検出することができる。

メモリ・セル・マトリックスの適切に大面積のウェル中の誘導電流を測定する光センサは、メモリ・チップのより大きい部分を覆うだけでなく、同時に絶えず活動状態にある、すなわち、光照射が気付かれないまま進行することもある不感時間を示さないという利点を有する。さらに、ウェルはすでに何らかの形で存在し、たとえば電流コンパレータおよび関連する論理を収容するために単にスペースが保持されなければならないので、メモリ・チップに対する空間要件はごく僅かに増加する。

本発明は最後に、たとえば少なくとも１つのスマート・カードへの、少なくとも１つの光照射の形態の、光の入射の特に連続検出のため、および特に永続的感知のための少なくとも一方の上記タイプの電子メモリ構成要素の使用法に関する。

すでに上述のように、本発明の教示を有利に実施し、発展させる様々な可能な方法がある。この点に関して、請求項１に従属する請求項を参照し、図面に示される実施形態例を参照しながら本発明についてさらに説明するが、本発明はそれに限定されない。

同じまたは同様の異形、要素または特徴には、図１および図２で同じ参照番号が付けられている。

図１に示す、第１の実施形態例における半導体ベースのマイクロ電子メモリ・チップ１００および図２に示す第２の実施形態例における半導体ベースのマイクロ電子メモリ・チップ１００’は、各場合において、高電圧Ｐウェル［ＨＶＰＷ］の形態のｐドープ型受容基板２０中に埋め込まれる、すなわち填め込まれる、本発明による（ｎマトリックス）メモリ・セル１０を持つフラッシュ・メモリ・チップである。

２つの外部源１２ａ，１２ｂ、中央ビットライン１４、ビットライン１４と第１の源１２ａまたは第２の源１２ｂとの間に配置されたワードライン１６、およびビットライン１４とワードラインとの間に置かれた制御ゲート１８が、この（ｎマトリックス）メモリ・セル１０に結合される。

図示のメモリ・チップ１００（図１参照）または１００’（図２参照）の場合、プログラミングまたは消去のために高電圧が必要とされる。この状況において扱うべき最大電圧をできるだけ低く保つために、プログラミング電圧は、好ましくは正の部分と負の部分に分けられる。これは、メモリ・セル１０が形成されているｐドープ型受容基板２０を、負電位に接続することもできることを意味する。

これを可能にするために、図１と図２の両方に高電圧Ｐウェル［ＨＶＰＷ］として示されるｐドープ型受容基板２０は、メモリ・セル１０から離れたその面、すなわち底面および側面が、反対のドープ型の埋込みＮウェル［ＢＮＷ］（＝その下に位置するｐドープ型キャリア基板４０（ウエハ）中に埋め込まれ、（ｎマトリックス）メモリ・セル１０を強い光源による放射から、すなわちいわゆる光照射から保護するｎドープ型上部／保護基板３０）によって覆われる、したがって閉じられる。光照射中、電荷キャリアが半導体中に生成され、これは、取分けこれらの２つのウェルへの接点において受容基板２０への接点１２ａ，１２ｂ、および上部／保護基板３０への接続３２において追加の電流として明らかになる。

図１によるマイクロ電子メモリ・チップ１００の第１の実施形態例において、これらの電流は、いくつかの閾値を超えた場合（たとえば、光電流の発生に関して設定された基準電流）、メモリ・チップ１００へのアクセスを拒否するため、および制御中央処理ユニット［ＣＰＵ］に適切な警告信号を送るための少なくとも一方のために、外部源の形態をとる電気接点１２ａを介して、受容基板２０に接続された比較器回路２４によって不感時間なしに測定される。電気接点１２ａの代替または追加として、受容基板２０への比較器回路２４の接続も外部源の形態をとる電気接点１２ｂを介して可能である。

図２によるマイクロ電子メモリ・チップ１００’の第２の実施形態例において、光照射の結果として生成される追加の電流は、いくつかの閾値を超えた場合（たとえば光電流の発生に関して設定された基準電流）、メモリ・チップ１００’へのアクセスを拒否するため、および制御中央処理ユニット［ＣＰＵ］に適切な警告信号を送るための少なくとも一方のために、電気接点３２を介して上部／保護基板３０に接続された比較器回路３４によって不感時間なしに測定される。

電流が通常の読取りプロセスに基づいて流れることができるマトリックス１０の他の回路要素とは対照的に、埋込みｎドープ型ウェル［ＢＮＷ］３０での電位は読取りモードで静的である。したがって、図２による第２の実施形態例は、特に図２による第２の実施形態例では小さい光誘導電流でも絶えず、明確に、所望の時刻に検出することができるので、図１による第１の実施形態例に対して好ましいと思われる。

メモリ・セル・マトリックス１０の大面積ｐドープ型高電圧ウェル［ＨＶＰＷ］２０（＝図１による第１の実施形態例）またはメモリ・セル・マトリックス１０の大面積ｎドープ型埋込みウェル［ＢＮＷ］３０（＝図２による第２の実施形態例）における誘導電流を測定し、特に強い光照射の場合に、すなわち強い光照射の場合に直ちに「開始」する本発明の集積光センサは、メモリ・チップ１００または１００’の大部分を覆うだけでなく、同時に絶えず活動状態にある、すなわち光照射が気づかれないまま進行することもある不感時間を示さないという利点を有する。

さらに、ウェル２０，３０はすでに何らかの形で存在し、たとえば電流比較器２４（＝図１による第１の実施形態例）または３４（＝図２よる第２の実施形態例）および関連する論理を収容するように単にスペースを保たなければならないので、メモリ・チップ１００または１００’のスペース要求はごく僅かに増加する。

参照番号のリスト
１００ 電子メモリ構成要素、特にマイクロ電子メモリ構成要素（第１の実施形態例）
１００’電子メモリ構成要素、特にマイクロ電子メモリ構成要素（第２の実施形態例）
１０ メモリ・セル・マトリックス
１２ａ 特に受容基板２０と回路構成２４の間の接点の形態の第１の源
１２ｂ 第２の源
１４ ビットライン
１６ ワードライン
１８ 制御ゲート
２０ 特に高電圧Ｐウェル［ＨＶＰＷ］の受容基板
２４ 受容基板２０に結合された回路構成、特に比較器回路
３０ 上部／保護基板、特に埋込みＮウェル［ＢＮＷ］
３２ 特に上部／保護基板３０と回路構成３４の間の接続
３４ 上部／保護基板３０に結合された回路構成、特に比較器回路
４０ キャリア基板

本発明によるマイクロ電子メモリ構成要素の第１の実施形態例の、個々の異形、要素または特徴の、分かり易さおよび見易さの理由で一定の縮尺ではない概略断面図である。 本発明によるマイクロ電子メモリ構成要素の第２の実施形態例の、個々の異形、要素または特徴の、分かり易さおよび見易さの理由で一定の縮尺ではない概略断面図である。

Claims (10)

1. 少なくとも１つのドープ受容基板中に埋め込まれおよび／または填め込まれる少なくとも１つのメモリ・セル・マトリックスを備える、電子メモリ構成要素であって、
   前記受容基板は、少なくとも一部および前記メモリ・セル・マトリックスから離れたその表面の少なくとも１つの少なくとも一方が、前記受容基板とは反対のドープ型の少なくとも１つの上部／保護基板によって覆われおよび／または囲まれ、
   前記基板の少なくとも１つ、たとえば前記受容基板および特に上部／保護基板の少なくとも一方が、光入射時に生成される電荷キャリアによって生じる電圧または電流の検出のために、少なくとも１つの回路構成に接触または接続することを特徴とするメモリ構成要素。
2. 前記回路構成が、少なくとも１つの比較器回路の形態をとることを特徴とする請求項１に記載のメモリ構成要素。
3. 前記回路構成において所与の限界電圧または所与の限界電流を超えた場合、
   前記メモリ構成要素へのアクセスを拒否することができ、および／または
   少なくとも１つの警告信号を少なくとも１つの中央処理ユニット［ＣＰＵ］に放出することができる
   ことを特徴とする請求項１または２に記載のメモリ構成要素。
4. 前記上部／保護基板が前記受容基板をウェルの様態で囲むことを特徴とする、請求項１ないし３の少なくとも１項に記載のメモリ構成要素。
5. 前記上部／保護基板が少なくとも１つのキャリア基板に結合されることを特徴とする、請求項１ないし４の少なくとも１項に記載のメモリ構成要素。
6. 前記上部／保護基板が前記キャリア基板中に埋め込まれることを特徴とする請求項５に記載のメモリ構成要素。
7. 前記受容基板がｐドープ型であり、
   前記上部／保護基板がｎドープ型であり、および／または
   前記キャリア基板がｐドープ型であることを特徴とする、請求項１ないし６の少なくとも１項に記載のメモリ構成要素。
8. 特に接点の形態をとる少なくとも１つの源と、
   少なくとも１つのビットラインと、
   少なくとも１つのワードラインと、
   少なくとも１つの制御ゲートと
   が前記メモリ・セル・マトリックスに結合されていることを特徴とする請求項１ないし７の少なくとも１項に記載のメモリ構成要素。
9. 前記メモリ構成要素が消去可能プログラマブル読取り専用メモリ［ＥＰＲＯＭ］、電気消去可能プログラマブル読取り専用メモリ［ＥＥＰＲＯＭ］またはフラッシュ・メモリの形態をとることを特徴とする、請求項１ないし８の少なくとも１項に記載のメモリ構成要素。
10. たとえば少なくとも１つのスマート・カードへの、特に少なくとも１つの光照射の形態の、光の入射の特に連続検出のための、および／または特に永続的感知のための、請求項１ないし９の少なくとも１項に記載の電子メモリ構成要素の使用法。

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