JP2006352218A - ターボ等化システム及び受信機 - Google Patents
ターボ等化システム及び受信機 Download PDFInfo
- Publication number
- JP2006352218A JP2006352218A JP2005172074A JP2005172074A JP2006352218A JP 2006352218 A JP2006352218 A JP 2006352218A JP 2005172074 A JP2005172074 A JP 2005172074A JP 2005172074 A JP2005172074 A JP 2005172074A JP 2006352218 A JP2006352218 A JP 2006352218A
- Authority
- JP
- Japan
- Prior art keywords
- output
- equalizer
- multiplier
- equalization
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
【課題】 干渉波が多い場合、或いは多値の変調を使った場合に、簡単な構成で簡単な処理により誤り伝播を抑えることができるターボ等化システム（復号システム）及び受信機を提供する。
【解決手段】 受信信号のデータについて最初の等化処理をする等化器２ａｓと、誤り訂正復号を行う復号化器３と、誤り訂正復号した結果を用いて受信信号のデータにおける２回目以降の等化処理をする等化器２ｂと、最初の等化については等化器２ａの出力を選択し、２回目以降の等化については等化器２ｂの出力を選択するスイッチ６ｂと、等化器２ｂからの出力とスイッチ６ｂからの出力を予め定められた割合で加算してスイッチ６ｂの入力側に出力する平滑化手段とを有するターボ等化システム及び受信機である。
【選択図】 図６
【解決手段】 受信信号のデータについて最初の等化処理をする等化器２ａｓと、誤り訂正復号を行う復号化器３と、誤り訂正復号した結果を用いて受信信号のデータにおける２回目以降の等化処理をする等化器２ｂと、最初の等化については等化器２ａの出力を選択し、２回目以降の等化については等化器２ｂの出力を選択するスイッチ６ｂと、等化器２ｂからの出力とスイッチ６ｂからの出力を予め定められた割合で加算してスイッチ６ｂの入力側に出力する平滑化手段とを有するターボ等化システム及び受信機である。
【選択図】 図６
Description
本発明は、ターボ等化システム及び受信機に係り、特に、処理量を少なくして誤り伝播を抑えることができるターボ等化システム及び受信機に関する。
ターボ符号で使われている繰り返し復号の手法を、等化・復号に適用したターボ等化（ＴＥ）が提案されている。
このターボ等化は、干渉なしの特性に近い優れた特性を示している。
そして、このターボ等化には、２種類のタイプがあり、一つは、等化器で、干渉のトレリスを利用して事後値（又は外部値）を求めるタイプ（Trellis Based Turbo Equalizer：TRB-TE）があり（非特許文献１参照）、もう一つは、誤り訂正復号器の軟出力復号結果を使って干渉キャンセルを行うタイプ（ISI Canceling Turbo Equalizer：ISIC-TE）がある（非特許文献２，３参照）。
このターボ等化は、干渉なしの特性に近い優れた特性を示している。
そして、このターボ等化には、２種類のタイプがあり、一つは、等化器で、干渉のトレリスを利用して事後値（又は外部値）を求めるタイプ（Trellis Based Turbo Equalizer：TRB-TE）があり（非特許文献１参照）、もう一つは、誤り訂正復号器の軟出力復号結果を使って干渉キャンセルを行うタイプ（ISI Canceling Turbo Equalizer：ISIC-TE）がある（非特許文献２，３参照）。
TRB-TEは、干渉波が多い場合には、処理量が多くなって適用に困難であるが、ISIC-TEは、干渉波の数が多い場合にも処理量が少なく、適用可能である。
尚、ISIC-TEは、処理量が少ないものの、誤り訂正復号器の軟出力復号結果が誤っていた場合に、干渉キャンセル処理により、誤りの範囲を広げてしまう現象（誤り伝播）が生じる場合がある（非特許文献３参照）。誤り伝播が起こると、特性は大きく劣化してしまう。
尚、ISIC-TEは、処理量が少ないものの、誤り訂正復号器の軟出力復号結果が誤っていた場合に、干渉キャンセル処理により、誤りの範囲を広げてしまう現象（誤り伝播）が生じる場合がある（非特許文献３参照）。誤り伝播が起こると、特性は大きく劣化してしまう。
そこで、誤り伝播を抑圧するために、誤り訂正復号器の軟出力復号結果の信頼度が低い部分に対して、部分的にTRB-TEによる等化を行うことが提案されている。具体的には、軟出力復号結果を設定したしきい値と比較し、当該しきい値より軟出力復号結果の値が低い場合に、TRB-TEの等化を行うものである。
尚、ターボ等化に関連する先行公開特許出願には、特開２００５−０６５１９７号公報（特許文献１）と、特開２００４−２２１７０２号公報（特許文献２）と、特開２００４−１６６２１８号公報（特許文献３）と、特開２００２−３５９５６３号公報（特許文献４）と、特開２００２−３３０１１５号公報（特許文献５）と、特開２００２−２０８８８１号公報（特許文献６）とがある。
但し、上記特許文献に記載された発明は、いずれもターボ等化による誤り伝播を抑えることに関するものではない。
但し、上記特許文献に記載された発明は、いずれもターボ等化による誤り伝播を抑えることに関するものではない。
しかしながら、上記従来のISIC-TEを用いて、誤り伝播が発生した場合に、信頼度が低い部分について部分的にTRB-TEによる等化を行う方式では、非特許文献３においては干渉波数が５の２値伝送の場合であったので、当該方法が適用可能であったが、干渉波が多い場合、或いは、多値の変調を行った場合には、処理量が膨大となって受信機には適用できないという問題点があった。
本発明は上記実情に鑑みて為されたもので、干渉波が多い場合、或いは多値の変調を使った場合に、簡単な構成で簡単な処理により誤り伝播を抑えることができるターボ等化システム及び受信機を提供することを目的とする。
上記従来例の問題点を解決するための本発明は、ターボ等化システムにおいて、受信信号に対して最初の等化処理をする第１の等化器と、誤り訂正復号を行う復号化器と、誤り訂正復号した結果を用いて受信信号のデータに対する２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、第２の等化器からの出力とスイッチからの出力を予め定められた割合で加算してスイッチの入力側に出力する平滑化手段とを有することを特徴とする。
本発明は、受信機において、上記ターボ等化システムを備えたことを特徴とする。
本発明は、ターボ等化システムにおいて、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、第２の等化器からの出力に特定の係数を乗算する第１の乗算器と、スイッチからの出力を遅延させる遅延回路と、遅延回路からの出力に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算してスイッチの入力側に出力する加算器とを有することを特徴とする。
本発明は、ターボ等化システムにおいて、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、特定の係数を乗算する第１の乗算器と、信号生成器からの期待値に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算する加算器と、加算器からの出力を用いてメモリから出力される受信信号に対する２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択する第１のスイッチと、第１の等化器からの出力を遅延させる第１の遅延回路と、加算器からの出力を遅延させる第２の遅延回路と、最初の等化については第１の遅延回路の出力を選択し、２回目以降の等化については第２の遅延回路の出力を選択する第２のスイッチとを有することを特徴とする。
本発明は、ターボ等化システムにおいて、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、復号化器に入力される信号を順次遅延させる複数の第１の遅延回路と、第２の等化器からの出力を順次遅延させる複数の第２の遅延回路と、第２の等化器及び該複数の第２の遅延回路からの出力に特定の係数を乗算する第１の乗算器と、復号化器に入力される信号及び該複数の第１の遅延回路からの出力に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算して出力する加算器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については加算器からの出力を選択するスイッチとを有することを特徴とする。
本発明は、ターボ等化システムにおいて、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、スイッチからの出力を遅延させる遅延回路と、第２の等化器からの出力と遅延回路からの出力を加算する加算器と、加算器からの出力に特定の係数を乗算してスイッチの入力側に出力する乗算器とを有することを特徴とする。
本発明は、上記ターボ等化システムにおいて、スイッチと復号化器との間に、データを元の順序に並び直す処理を行うディインタリーバと、信号生成器と第２の等化器との間に、データの並び替えを行うインタリーバとを設けたことを特徴とする。
本発明は、受信機において、上記ターボ等化システムを備えることを特徴とする。
本発明は、復号システムにおいて、１段目モジュールとして、受信信号を等化処理する第１の等化器と、等化処理された信号を誤り訂正復号する第１の復号化器と、第１の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第１の信号生成器と、第１の等化器からの信号を遅延させる第１の遅延回路と、受信信号を遅延させる第２の遅延回路とを有し、２段目モジュールとして、第１の信号生成器からの期待値と第２の遅延回路からの信号を入力して等化処理を行う第２の等化器と、第２の等化器の出力に特定の係数を乗算する第１の乗算器と、第１の遅延回路の出力に特定の係数を乗算する第２の乗算器と、第１の乗算器からの出力と第２の乗算器からの出力とを加算する第１の加算器と、第１の加算器からの出力を誤り訂正復号する第２の復号化器と、第２の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第２の信号生成器と、第２の遅延回路からの出力を遅延させる第３の遅延回路とを有し、最終段モジュールとして、前段の信号生成器からの期待値と前段の遅延回路からの信号を入力して等化処理を行う第３の等化器と、第３の等化器からの出力に特定の係数を乗算する第３の乗算器と、前段の加算器からの出力を遅延させた信号に特定の係数を乗算する第４の乗算器と、第３の乗算器からの出力と第４の乗算器からの出力とを加算する第２の加算器と、第２の加算器からの出力を誤り訂正復号する第３の復号化器とを有することを特徴とする。
本発明は、受信機において、上記復号システムを備えることを特徴とする。
本発明によれば、受信信号に対して最初の等化処理をする第１の等化器と、誤り訂正復号を行う復号化器と、誤り訂正復号した結果を用いて受信信号のデータに対する２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、第２の等化器からの出力とスイッチからの出力を予め定められた割合で加算してスイッチの入力側に出力する平滑化手段とを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明によれば、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号のデータに対して２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、第２の等化器からの出力に特定の係数を乗算する第１の乗算器と、スイッチからの出力を遅延させる遅延回路と、遅延回路からの出力に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算してスイッチの入力側に出力する加算器とを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明によれば、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、特定の係数を乗算する第１の乗算器と、信号生成器からの期待値に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算する加算器と、加算器からの出力を用いてメモリから出力される受信信号に対する２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択する第１のスイッチと、第１の等化器からの出力を遅延させる第１の遅延回路と、加算器からの出力を遅延させる第２の遅延回路と、最初の等化については第１の遅延回路の出力を選択し、２回目以降の等化については第２の遅延回路の出力を選択する第２のスイッチとを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明によれば、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、復号化器に入力される信号を順次遅延させる複数の第１の遅延回路と、第２の等化器からの出力を順次遅延させる複数の第２の遅延回路と、第２の等化器及び該複数の第２の遅延回路からの出力に特定の係数を乗算する第１の乗算器と、復号化器に入力される信号及び該複数の第１の遅延回路からの出力に特定の係数を乗算する第２の乗算器と、第１の乗算器の出力と第２の乗算器の出力を加算して出力する加算器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については加算器からの出力を選択するスイッチとを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明によれば、受信信号に対して最初の等化処理をする第１の等化器と、受信信号を記憶するメモリと、誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、信号生成器からの期待値を用いてメモリから出力される受信信号に対する２回目以降の等化処理をする第２の等化器と、最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、スイッチからの出力を遅延させる遅延回路と、第２の等化器からの出力と遅延回路からの出力を加算する加算器と、加算器からの出力に特定の係数を乗算してスイッチの入力側に出力する乗算器とを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明によれば、１段目モジュールとして、受信信号を等化処理する第１の等化器と、等化処理された信号を誤り訂正復号する第１の復号化器と、第１の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第１の信号生成器と、第１の等化器からの信号を遅延させる第１の遅延回路と、受信信号を遅延させる第２の遅延回路とを有し、２段目モジュールとして、第１の信号生成器からの期待値と第２の遅延回路からの信号を入力して等化処理を行う第２の等化器と、第２の等化器の出力に特定の係数を乗算する第１の乗算器と、第１の遅延回路の出力に特定の係数を乗算する第２の乗算器と、第１の乗算器からの出力と第２の乗算器からの出力とを加算する第１の加算器と、第１の加算器からの出力を誤り訂正復号する第２の復号化器と、第２の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第２の信号生成器と、第２の遅延回路からの出力を遅延させる第３の遅延回路とを有し、最終段モジュールとして、前段の信号生成器からの期待値と前段の遅延回路からの信号を入力して等化処理を行う第３の等化器と、第３の等化器からの出力に特定の係数を乗算する第３の乗算器と、前段の加算器からの出力を遅延させた信号に特定の係数を乗算する第４の乗算器と、第３の乗算器からの出力と第４の乗算器からの出力とを加算する第２の加算器と、第２の加算器からの出力を誤り訂正復号する第３の復号化器とを有するターボ等化システムとしているので、干渉波が多い場合、或いは、多値の変調を行った場合でも、誤り伝播を抑制できる効果がある。
本発明の実施の形態について図面を参照しながら説明する。
［発明の概要］
本発明の実施の形態に係るターボ等化システムは、現在の繰り返し処理における干渉キャンセルのターボ等化器の出力信号を、過去の繰り返し処理における等化出力信号で平滑化する平滑化器を設けたことにより、ターボ等化器による誤り伝播を抑えることができるものである。
また、本発明の実施の形態に係る受信機は、上記ターボ等化システムを組み込んだものである。
［発明の概要］
本発明の実施の形態に係るターボ等化システムは、現在の繰り返し処理における干渉キャンセルのターボ等化器の出力信号を、過去の繰り返し処理における等化出力信号で平滑化する平滑化器を設けたことにより、ターボ等化器による誤り伝播を抑えることができるものである。
また、本発明の実施の形態に係る受信機は、上記ターボ等化システムを組み込んだものである。
［ターボ等化システムの全体構成］
本発明の実施の形態に係るターボ等化システムについて図１を参照しながら説明する。図１は、本発明の実施の形態に係るターボ等化システムの構成ブロック図である。
本発明の実施の形態に係るターボ等化システム（本システム）は、図１に示すように、送信機における符号化器（Encoder）１と、受信機における等化器（Equalizer）２と、復号化器（Decoder）３とを基本的に有している。
尚、送信機と受信機との間は、通信路（ISI Channel with AWGN）で接続される。ここで、ISIは、符号間干渉（InterSymbol Interference）のことであり、AWGNは、加法的白色ガウス雑音（Additive White Gaussian Noise）のことである。
本発明の実施の形態に係るターボ等化システムについて図１を参照しながら説明する。図１は、本発明の実施の形態に係るターボ等化システムの構成ブロック図である。
本発明の実施の形態に係るターボ等化システム（本システム）は、図１に示すように、送信機における符号化器（Encoder）１と、受信機における等化器（Equalizer）２と、復号化器（Decoder）３とを基本的に有している。
尚、送信機と受信機との間は、通信路（ISI Channel with AWGN）で接続される。ここで、ISIは、符号間干渉（InterSymbol Interference）のことであり、AWGNは、加法的白色ガウス雑音（Additive White Gaussian Noise）のことである。
［各部］
本システムの各部について具体的に説明する。
符号化器（Encoder）１は、送信機において、情報系列（Information Stream）を入力し、誤り訂正符号化する。
この誤り訂正符号化された系列は、通信路を介して受信機に送信される。
本システムの各部について具体的に説明する。
符号化器（Encoder）１は、送信機において、情報系列（Information Stream）を入力し、誤り訂正符号化する。
この誤り訂正符号化された系列は、通信路を介して受信機に送信される。
等化器（Equalizer）２は、復号化器３からの復号結果をフィードバック情報（Feedback Information）として入力し、その情報を利用して等化を行う。
復号化器（Decoder）３は、等化器２からの出力を誤り訂正復号化して、復号化された情報系列を出力すると共に、誤り訂正復号の結果を等化器２にフィードバック情報として出力する。
尚、上記システムにおいてインタリーバ、ディインタリーバを設けるようにしてもよい。図２は、本システムにインタリーバ、ディインタリーバを設けた構成を示す構成ブロック図である。
図２のシステムは、送信側の符号化器１の後段に、符号系列を並び替えるインタリーバ（π）４ａを設け、受信側の等化器２と復号化器３との間に符号系列を元に戻すよう並び替えるディンタリーハ゛（π−１）５を設け、復号化器３から等化器２へのフィードバック経路にインタリーバ（π）４ｂを設けるようにしたものである。
図２のシステムは、送信側の符号化器１の後段に、符号系列を並び替えるインタリーバ（π）４ａを設け、受信側の等化器２と復号化器３との間に符号系列を元に戻すよう並び替えるディンタリーハ゛（π−１）５を設け、復号化器３から等化器２へのフィードバック経路にインタリーバ（π）４ｂを設けるようにしたものである。
［受信機のターボ等化システムの全体構成］
次に、受信機におけるターボ等化システムの構成について図３を参照しながら説明する。図３は、本発明の実施の形態に係る受信機のターボ等化システムの構成ブロック図である。
ターボ等化システムは、図３に示すように、初回に用いる等化器（ＥＱ０）２ａと、誤り訂正復号結果を用いる等化器（ISIC-TE）２ｂと、復号化器（Decoder）３と、受信信号をメモリ８ａ又はメモリ８ｂに入力するスイッチ６ａと、メモリ８ａ又はメモリ８ｂの出力を選択するスイッチ６ｂと、スイッチ６ｂからの信号を等化器２ａ又は等化器２ｂを出力するスイッチ６ｃと、等化器２ａ又は等化器２ｂと復号化器３を接続するスイッチ６ｄと、フィードバック信号生成器（Feedback Signal Generator）７と、メモリ（１）８ａと、メモリ（２）８ｂとを基本的に有している。
次に、受信機におけるターボ等化システムの構成について図３を参照しながら説明する。図３は、本発明の実施の形態に係る受信機のターボ等化システムの構成ブロック図である。
ターボ等化システムは、図３に示すように、初回に用いる等化器（ＥＱ０）２ａと、誤り訂正復号結果を用いる等化器（ISIC-TE）２ｂと、復号化器（Decoder）３と、受信信号をメモリ８ａ又はメモリ８ｂに入力するスイッチ６ａと、メモリ８ａ又はメモリ８ｂの出力を選択するスイッチ６ｂと、スイッチ６ｂからの信号を等化器２ａ又は等化器２ｂを出力するスイッチ６ｃと、等化器２ａ又は等化器２ｂと復号化器３を接続するスイッチ６ｄと、フィードバック信号生成器（Feedback Signal Generator）７と、メモリ（１）８ａと、メモリ（２）８ｂとを基本的に有している。
［受信機のターボ等化システムの各部］
等化器（ＥＱ０）２ａは、初回に用いる等化器であって、復号化器３からのフィードバックがなくても等化できるものを用いている。例えば、線形等化器、TRB-TB等が考えられる。
等化器（ISIC-TE）２ｂは、復号化器３からフィードバックされた誤り訂正復号結果を用いる等化器である。等化器２ｂの具体的構成については後述する。
等化器（ＥＱ０）２ａは、初回に用いる等化器であって、復号化器３からのフィードバックがなくても等化できるものを用いている。例えば、線形等化器、TRB-TB等が考えられる。
等化器（ISIC-TE）２ｂは、復号化器３からフィードバックされた誤り訂正復号結果を用いる等化器である。等化器２ｂの具体的構成については後述する。
復号化器（Decoder）３は、スイッチ６ｂを介して等化器２ａ又は等化器２ｂから入力される信号について誤り訂正復号を行い、硬判定（Hard Decision）を出力すると共に、誤り訂正復号の事後値又は外部値（増分の値）をフィードバック信号生成器７に出力する。
フィードバック信号生成器（Feedback Signal Generator）７は、復号化器３からの事後値又は外部値を入力し、それら値に対応した期待値を等化器２ｂに出力する。
メモリ８ａ，８ｂは、受信信号のデータブロックを交互に記憶するものである。
具体的には、メモリ８ａが受信信号の最初のデータブロックを記憶すると、メモリ８ｂが受信信号の２番目のデータブロックを記憶し、更に、メモリ８ａが受信信号の３番目のデータブロックを記憶し、メモリ８ｂが受信信号の４番目のデータブロックを記憶するようになる。
具体的には、メモリ８ａが受信信号の最初のデータブロックを記憶すると、メモリ８ｂが受信信号の２番目のデータブロックを記憶し、更に、メモリ８ａが受信信号の３番目のデータブロックを記憶し、メモリ８ｂが受信信号の４番目のデータブロックを記憶するようになる。
スイッチ６ａは、入力される受信信号について、メモリ８ａ又はメモリ８ｂに交互にデータブロックを記憶させるよう切り替わる。
スイッチ６ｂは、最初の等化処理を行うデータブロック又は２回目以降の等化処理を行うデータブロックを選択するよう切り替わる。
スイッチ６ｂは、最初の等化処理を行うデータブロック又は２回目以降の等化処理を行うデータブロックを選択するよう切り替わる。
スイッチ６ｃは、メモリ８ａ，８ｂと等化器２ａ又は等化器２ｂを接続するもので、切り替えのタイミングは、受信信号のデータに対する最初の等化については等化器２ａに接続し、２回目以降の等化については等化器２ｂに接続する。
スイッチ６ｄは、等化器２ａ又は等化器２ｂと復号化器３を接続するもので、切り替えのタイミングは、受信信号のデータについて１番目の等化については等化器２ａと復号化器３とを接続し、２回目以降の等化については等化器２ｂと復号化器３とを接続する。
尚、スイッチ６ａ，６ｂ，６ｃ，６ｄの切り替えタイミング、等化器２ａ，２ｂ、復号化器３、フィードバック信号生成器７及びメモリ８ａ，８ｂの動作タイミングについては、図３では図示していないが、制御部が別個に設けられ、当該制御部によって制御されるようになっている。
つまり、図３に示すシステムでは、最初の受信ブロックに対しても２番目以降の受信ブロックに対しても同じように、１つの受信ブロックに対して何度も等化・復号処理を繰り返し行うものである。このとき、初回は等化器２ａを使った等化を行い、２回目以降は第２の等化器２ｂを使った等化を行うものである。
尚、上記ターボ等化システムにおいてインタリーバ、ディインタリーバを設けるようにしてもよい。図４は、図３のターボ等化システムにインタリーバ、ディインタリーバを設けた構成を示す構成ブロック図である。
図４のターボ等化システムは、スイッチ６ｄと復号化器３との間に、符号系列を元に戻すよう並び替えるディンタリーハ゛（π−１）５を設け、フィードバック信号生成器７と等化器２ｂとの間に、符号系列を並び替えるインタリーバ（π）４を設けるようにしたものである。
図４のターボ等化システムは、スイッチ６ｄと復号化器３との間に、符号系列を元に戻すよう並び替えるディンタリーハ゛（π−１）５を設け、フィードバック信号生成器７と等化器２ｂとの間に、符号系列を並び替えるインタリーバ（π）４を設けるようにしたものである。
［ISIC-TEの構成］
次に、ISIC-TE２ｂの構成について図５を参照しながら説明する。図５は、ISIC-TE２ｂの構成ブロック図である。
ISIC-TE２ｂは、整合フィルタ２１と、干渉成分生成フィルタ２２と、減算器２３とを基本的に有している。
整合フィルタ２１は、ISI Channelの伝達関数Ｈ(z)に対するＨ*(z-1)を用いる。
干渉成分生成フィルタ２２は、後述するＧ(z)を用いる。
次に、ISIC-TE２ｂの構成について図５を参照しながら説明する。図５は、ISIC-TE２ｂの構成ブロック図である。
ISIC-TE２ｂは、整合フィルタ２１と、干渉成分生成フィルタ２２と、減算器２３とを基本的に有している。
整合フィルタ２１は、ISI Channelの伝達関数Ｈ(z)に対するＨ*(z-1)を用いる。
干渉成分生成フィルタ２２は、後述するＧ(z)を用いる。
尚、Ｇ(z)は以下の式で表される。
Ｇ(z) ＝Ｈ(z)Ｈ*(z-1)−Ｈ(z)Ｈ*(z-1)｜ｚ＝０
つまり、フィードバック信号生成器７からの期待値を入力したとき、Ｇ(z)の出力は、整合フィルタ２１を通過後の干渉成分の推定値となっている。
減算器２３は、整合フィルタ２１からの出力から干渉成分生成フィルタ２２からの出力を引くものであり、これにより、干渉分を抑えることができるものである。
Ｇ(z) ＝Ｈ(z)Ｈ*(z-1)−Ｈ(z)Ｈ*(z-1)｜ｚ＝０
つまり、フィードバック信号生成器７からの期待値を入力したとき、Ｇ(z)の出力は、整合フィルタ２１を通過後の干渉成分の推定値となっている。
減算器２３は、整合フィルタ２１からの出力から干渉成分生成フィルタ２２からの出力を引くものであり、これにより、干渉分を抑えることができるものである。
［復号システム１］
次に、本発明の第１の実施の形態に係る平滑化器を用いたターボ等化システムについて図６を参照しながら説明する。図６は、本発明の第１の実施の形態に係る平滑化器を用いたターボ等化システムの構成ブロック図である。
第１の実施の形態に係る平滑化器を用いたターボ等化システム（復号システム１）は、図６に示すように、図３のターボ等化システムに平滑化器１０を設けた構成となっている。
次に、本発明の第１の実施の形態に係る平滑化器を用いたターボ等化システムについて図６を参照しながら説明する。図６は、本発明の第１の実施の形態に係る平滑化器を用いたターボ等化システムの構成ブロック図である。
第１の実施の形態に係る平滑化器を用いたターボ等化システム（復号システム１）は、図６に示すように、図３のターボ等化システムに平滑化器１０を設けた構成となっている。
平滑化器１０は、係数（適当な実数）ＷFを乗算する乗算器（第１の乗算器）１１と、スイッチ（第４のスイッチ）６ｄからの出力を遅延させる遅延回路（Ｄ）１２と、係数（適当な実数）ＷBを乗算する乗算器（第２の乗算器）１３と、乗算器１１からの出力と乗算器１３からの出力とを加算する加算器１４とを備え、スイッチ６ｄが、等化器２ａからの出力又は加算器１４からの出力を選択する。
ここで、遅延回路は、データを一時的に記憶するメモリで、例えば、シフトレジスタ等を用いている。
ここで、遅延回路は、データを一時的に記憶するメモリで、例えば、シフトレジスタ等を用いている。
図６のターボ等化システムは、現在の繰り返し時点の等化器（ISIC-TE）２ｂの等化結果と１回前の繰り返し時点の等化結果を適当な比率（ＷF，ＷB）で加算することで平滑化を行い、等化器（ISIC-TE）２ｂでの誤り伝播を抑えることができるようになっている。
尚、ＷFとＷBの値について、例えば、ＷF＝１／２，ＷB＝１／２が考えられる。
尚、ＷFとＷBの値について、例えば、ＷF＝１／２，ＷB＝１／２が考えられる。
具体的には、受信信号はスイッチ６ａ、メモリ８、スイッチ６ｂ，６ｃを介して最初に等化器２ａで等化処理され、スイッチ２ｄによって遅延回路１２と復号化器３に出力される。
そして、復号化器３で誤り訂正復号化され、誤り訂正復号の事後値又は外部値をフィードバック信号生成器７に出力する。
そして、復号化器３で誤り訂正復号化され、誤り訂正復号の事後値又は外部値をフィードバック信号生成器７に出力する。
フィードバック信号生成器７では、誤り訂正復号の事後値又は外部値に対応する期待値を生成して、等化器２ｂに出力する。
等化器２ｂでは、受信信号が記憶されたメモリ８から２回目の等化を行う受信信号を読み込み、フィードバック信号生成器７から入力された期待値に基づいて等化処理を行い、乗算器１１に出力する。
等化器２ｂでは、受信信号が記憶されたメモリ８から２回目の等化を行う受信信号を読み込み、フィードバック信号生成器７から入力された期待値に基づいて等化処理を行い、乗算器１１に出力する。
乗算器１１は、等化器２ｂからの出力に係数ＷFを乗算し、加算器１４に出力する。
また、遅延回路１２に蓄えられたデータは乗算器１３で係数WBが乗算され、加算器１４に出力される。
加算器１４では、乗算器１１からの出力と乗算器１３からの出力との加算し、スイッチ６ｄに出力し、スイッチ６ｄが加算器１４からのデータを復号化器３と遅延回路１２に出力する。
上記の処理を特定のブロックについて複数回繰り返して行い、復号化器３から硬判定を得ることができる。
図６のシステムにおいても、スイッチの切り替えタイミング、各部の動作タイミングは、図示していない制御部によって制御されるものである。
また、遅延回路１２に蓄えられたデータは乗算器１３で係数WBが乗算され、加算器１４に出力される。
加算器１４では、乗算器１１からの出力と乗算器１３からの出力との加算し、スイッチ６ｄに出力し、スイッチ６ｄが加算器１４からのデータを復号化器３と遅延回路１２に出力する。
上記の処理を特定のブロックについて複数回繰り返して行い、復号化器３から硬判定を得ることができる。
図６のシステムにおいても、スイッチの切り替えタイミング、各部の動作タイミングは、図示していない制御部によって制御されるものである。
［復号システム２］
また、図４のターボ等化システムに平滑化器１０を設けた構成（復号システム）を図７に示す。図７は、本発明の第２の実施の形態に係る平滑化器を用いたターボ等化システムの構成ブロック図である。
図７のターボ等化システムにおける構成及び動作は、図６における構成及び動作と基本的に同じであるが、インタリーバ４、ディインタリーバ５が設けられて動作する点で相違する。
また、図４のターボ等化システムに平滑化器１０を設けた構成（復号システム）を図７に示す。図７は、本発明の第２の実施の形態に係る平滑化器を用いたターボ等化システムの構成ブロック図である。
図７のターボ等化システムにおける構成及び動作は、図６における構成及び動作と基本的に同じであるが、インタリーバ４、ディインタリーバ５が設けられて動作する点で相違する。
次に、デコーダ３の構成の一例について図８を参照しながら説明する。図８は、デコーダの概略構成ブロック図である。
デコーダ３は、図８に示すように、内部デコーダ（Inner Decoder）３１と、ディインタリーバ（π−１）３２と、外部デコーダ（Outer Decoder）３３と、インタリーバ（π）３４とを備えている。
後述のＳＣＴＣＭでは、このような構成をとるが、もっと簡単な構成とすることができる。それは、単に内部デコーダ（内復号器）のみを用いるものである。この場合、「内」を付さずに、「復号器」と表す。
デコーダ３は、図８に示すように、内部デコーダ（Inner Decoder）３１と、ディインタリーバ（π−１）３２と、外部デコーダ（Outer Decoder）３３と、インタリーバ（π）３４とを備えている。
後述のＳＣＴＣＭでは、このような構成をとるが、もっと簡単な構成とすることができる。それは、単に内部デコーダ（内復号器）のみを用いるものである。この場合、「内」を付さずに、「復号器」と表す。
内部デコーダ３１は、例えば、ＢＣＪＲ（Bahl-Cocke-Jelinek-Raviv）復号器が用いられる。
ディインタリーバ３２は、符号系列が並び替えられていれば、元の順序に並び直す処理を行う。
外部デコーダ３３は、例えば、ＢＣＪＲ復号器が用いられる。
ディインタリーバ３２は、符号系列が並び替えられていれば、元の順序に並び直す処理を行う。
外部デコーダ３３は、例えば、ＢＣＪＲ復号器が用いられる。
［復号システム３］
次に、第３の実施の形態に係るターボ等化システムについて図９を参照しながら説明する。図９は、第３の実施の形態に係るターボ等化システムの構成ブロック図である。
第３の実施の形態に係るターボ等化システム（復号システム３）は、図９に示すように、図６又は図７のシステムとは平滑化器１０の構成が異なっている。
次に、第３の実施の形態に係るターボ等化システムについて図９を参照しながら説明する。図９は、第３の実施の形態に係るターボ等化システムの構成ブロック図である。
第３の実施の形態に係るターボ等化システム（復号システム３）は、図９に示すように、図６又は図７のシステムとは平滑化器１０の構成が異なっている。
図９における平滑化器１０は、フィードバック信号生成器７からの出力に係数ＷFを乗算する乗算器（第１の乗算器）１１と、等化器（第１の等化器）２ａからの出力を遅延させる遅延回路（Ｄ：第１の遅延回路）１２と、係数ＷBを乗算する乗算器（第２の乗算器）１３と、乗算器１１の出力と乗算器１３の出力とを加算して等化器２ｂに出力する加算器１４と、加算器１４からの出力を遅延させる遅延回路（Ｄ：第２の遅延回路）１５と、遅延回路１２からの出力又は遅延回路１５からの出力のいずれかを選択するスイッチ（第５のスイッチ）１６とを有している。
尚、図９においても、スイッチの切り替え制御、各部の動作タイミングを図示していないが制御部により制御するものである。
尚、図９においても、スイッチの切り替え制御、各部の動作タイミングを図示していないが制御部により制御するものである。
図９のターボ等化システムにおける動作は、受信信号を最初に等化器２ａで等化処理し、平滑化器１０の遅延回路１２に出力されると共に、スイッチ６ｄが等化器２ａからの出力を復号化器３に出力する。
復号化器３で誤り訂正復号が為され、誤り訂正の事後値又は外部値がフィードバック信号生成器７に出力する。フィードバック信号生成器７は、復号化器３からの事後値又は外部値に基づいて期待値を平滑化器１０の乗算器１１に出力する。
復号化器３で誤り訂正復号が為され、誤り訂正の事後値又は外部値がフィードバック信号生成器７に出力する。フィードバック信号生成器７は、復号化器３からの事後値又は外部値に基づいて期待値を平滑化器１０の乗算器１１に出力する。
平滑化器１０では、フィードバック信号生成器７からの期待値に乗算器１１が係数ＷFを乗算する。スイッチ１６では、遅延回路１２に蓄えられたデータを選択して乗算器１３に出力し、乗算器１３で係数ＷBを乗算する。
加算器１４では、乗算器１１からの出力と乗算器１３からの出力とを加算して、等化器２ｂと遅延回路１５に出力する。
加算器１４では、乗算器１１からの出力と乗算器１３からの出力とを加算して、等化器２ｂと遅延回路１５に出力する。
等化器２ｂでは、メモリ８ａ又はメモリ８ｂから読み込んだ２回目の等化を行う受信信号について加算器１４からの期待値に従って等化処理を行い、スイッチ６ｄに出力する。
スイッチ６ｄは、等化器２ｂの出力を復号化器３に出力し、復号化器３からの誤り訂正復号の事後値又は外部値をフィードバック信号生成器７に出力し、フィードバック信号生成器７で期待値を生成して平滑化器１０に出力する。
スイッチ６ｄは、等化器２ｂの出力を復号化器３に出力し、復号化器３からの誤り訂正復号の事後値又は外部値をフィードバック信号生成器７に出力し、フィードバック信号生成器７で期待値を生成して平滑化器１０に出力する。
平滑化器１０では、１回前の等化器への入力が、遅延回路１５にデータが蓄積されているので、スイッチ１６は遅延回路１５のデータを乗算器１３に出力し、乗算器１３で係数ＷBを乗算して、加算器１４で乗算器１１からの出力と加算し、加算器１４からの出力が等化器２ｂと遅延回路１５に出力される。上記処理を複数回繰り返し行う。
尚、３回目以降の等化については、２回目の等化処理と同様の処理が為されるものである。
尚、３回目以降の等化については、２回目の等化処理と同様の処理が為されるものである。
［復号システム４］
次に、第４の実施の形態に係るターボ等化システムについて図１０を参照しながら説明する。図１０は、第４の実施の形態に係るターボ等化システムの構成ブロック図である。
第４の実施の形態に係るターボ等化システム（復号システム４）は、図１０に示すように、図６，７，９に示した平滑化器とは相違している。
次に、第４の実施の形態に係るターボ等化システムについて図１０を参照しながら説明する。図１０は、第４の実施の形態に係るターボ等化システムの構成ブロック図である。
第４の実施の形態に係るターボ等化システム（復号システム４）は、図１０に示すように、図６，７，９に示した平滑化器とは相違している。
図１０に示す平滑化器１０は、スイッチ（第４のスイッチ）６ｄと、複数の乗算器（第１の乗算器）１１-0〜１１-mと、複数の遅延回路（第１の遅延回路）１２-1〜１２-nと、複数の乗算器（第２の乗算器）１３-0〜１１-nと、加算器１４と、複数の遅延回路（第２の遅延回路）１５-1〜１５-mとを有している。
図１０のターボ等化システムでの動作は、受信データの最初の等化は等化器２ａに等化処理を行わせ、スイッチ６ｄが最初のデータブロックをディインタリーバ５と乗算器１３-0、遅延回路１２-1に出力する。
ディインタリーバ５は、並び直しを行い復号化器３に出力し、復号化器３は誤り訂正復号を行い、誤り訂正の事後値又は外部値をフィードバック信号生成器７に出力する。フィードバック信号生成器７は、期待値をインタリーバ４に出力し、インタリーバ４で並び替えを行い、等化器２ｂに期待値を出力する。
ディインタリーバ５は、並び直しを行い復号化器３に出力し、復号化器３は誤り訂正復号を行い、誤り訂正の事後値又は外部値をフィードバック信号生成器７に出力する。フィードバック信号生成器７は、期待値をインタリーバ４に出力し、インタリーバ４で並び替えを行い、等化器２ｂに期待値を出力する。
等化器２ｂは、メモリ８ａ，８ｂから２回目の等化を行う受信信号を読み込み、インタリーバ４から入力される期待値に基づいて等化処理を行い、その処理結果を乗算器１１-0と遅延回路１５-1に出力する。加算器１４は、乗算器１３-0からの出力と乗算器１１-0からの出力を加算してスイッチ６ｄに出力し、スイッチ６ｄは、加算器１４からの出力をディインタリーバ５と乗算器１３-0、遅延回路１２-1に出力する。また、等化器２ｂもフィードバック信号生成器７からの２番目のデータブロックに関する期待値が入力されて等化結果を乗算器１１-0と遅延回路１５-1に出力する。
このようにして、遅延回路１２及び遅延回路１５にはデータがシフトされて行き、複数の乗算器１１からの出力と複数の乗算器１３からの出力が加算器１４で加算され、スイッチ６ｂに出力される処理を繰り返すことになる。
［復号システム５］
次に、第５の実施の形態に係る復号システム（復号システム５）について図１１を参照しながら説明する。図１１は、第５の実施の形態に係る復号システムの構成ブロック図である。
図１１の復号システムは、第１〜４の実施の形態において、循環的に繰り返し処理を行っていたものを１段目から最終段までをモジュール化したものである。
次に、第５の実施の形態に係る復号システム（復号システム５）について図１１を参照しながら説明する。図１１は、第５の実施の形態に係る復号システムの構成ブロック図である。
図１１の復号システムは、第１〜４の実施の形態において、循環的に繰り返し処理を行っていたものを１段目から最終段までをモジュール化したものである。
図１１の復号システムは、１段目モジュールとして、受信信号が入力される等化器（ＥＱ０）２ａと、復号化器（Decoder）３-0と、信号生成器（Signal Generator）７-0と、モジュール外に遅延回路（第２の遅延回路）１５-1と、遅延回路（第１の遅延回路）１２-1とを有し、２段目モジュールとして、信号生成器７-0からの期待値と遅延回路１５-1からの信号を入力して等化処理を行う等化器（ISIC-TE）２ｂ-1と、等化器２ｂ-1の出力に係数ＷF0を乗算する乗算器１１-0と、遅延回路１２-1の出力に係数WB0を乗算する乗算器１３-0と、乗算器１１-0からの出力と乗算器１３-0からの出力とを加算する加算器１４-1と、復号化器３-1と、信号生成器７-1と、モジュール外に遅延回路（第３の遅延回路）１５-2を有し、最終段モジュールとして、等化器２ｂ-nと、等化器２ｂ-nからの出力に係数WFmを乗算する乗算器１１-mと、遅延回路１２-nからの信号に係数WBnを乗算する乗算器１３-nと、乗算器１１-mからの出力と乗算器１３-nからの出力とを加算する加算器１４-nと、復号化器３-nとを有している。
尚、１段目モジュールと最終段モジュールは特殊な構成であるが、２段目以降のモジュールは２段目モジュールと同様の構成のモジュールとなる。
図１１の復号システムでは、１段目モジュールから順に信号処理が為され、最終段モジュールの復号化器３-nから誤り伝播を抑えることができる硬判定を出力できるものである。
図１１の復号システムでは、１段目モジュールから順に信号処理が為され、最終段モジュールの復号化器３-nから誤り伝播を抑えることができる硬判定を出力できるものである。
本発明の実施の形態によれば、一つ前の等化出力と現在の等化（ISIC-TE）出力の平均を等化出力とすることで、誤り伝播を抑えることができるターボ等化システム（復号システム）及び受信機を提供できる効果がある。
以下、本発明の一実施例を説明する。
実施例では、符号器の一例として直列連接トレリス符号化変調（SCTCM）を用いている。まず、単純にSCTCMと符号間干渉キャンセル形ターボ等化器（ISIC-TE）を組み合わせたシステム（従来システム）について、ISIC-TEの誤り伝播によって大きな特性劣化が生じることを示し、本実施例の効果について説明する。
実施例では、符号器の一例として直列連接トレリス符号化変調（SCTCM）を用いている。まず、単純にSCTCMと符号間干渉キャンセル形ターボ等化器（ISIC-TE）を組み合わせたシステム（従来システム）について、ISIC-TEの誤り伝播によって大きな特性劣化が生じることを示し、本実施例の効果について説明する。
上記従来システムで、送信側では、８ＰＳＫ変調のＳＣＴＣＭで、符号化変調し送信している。通信路は、準静的レイリーフェージング通信路で、Ｍ波の干渉を受けるものとする。
従来システムのシミュレーション結果を図１２に示す。図１２は、従来システムにおけるビット誤り率（ＢＥＲ）特性を示す図である。ここで、通信路は、Ｍ＝９波の干渉を受ける準静的レイリーフェージング通信路であり、ＳＣＴＣＭに用いた符号器は、外符号器の遅延器数４，内符号器の遅延器数１（最上位ビットは無符号化）の場合の最適符号を用いたものである。ＳＣＴＣＭのインタリーバサイズは１０２３シンボル、線形等化器のタップ数は２９、タップ係数は、トレーニング長１１６シンボルのＲＬＳアルゴリズムで決定した。
図１２を参照すると、繰り返し２回目以降、繰り返し等化・復号するたびに、誤りが増加していることがわかる。
従来システムのシミュレーション結果を図１２に示す。図１２は、従来システムにおけるビット誤り率（ＢＥＲ）特性を示す図である。ここで、通信路は、Ｍ＝９波の干渉を受ける準静的レイリーフェージング通信路であり、ＳＣＴＣＭに用いた符号器は、外符号器の遅延器数４，内符号器の遅延器数１（最上位ビットは無符号化）の場合の最適符号を用いたものである。ＳＣＴＣＭのインタリーバサイズは１０２３シンボル、線形等化器のタップ数は２９、タップ係数は、トレーニング長１１６シンボルのＲＬＳアルゴリズムで決定した。
図１２を参照すると、繰り返し２回目以降、繰り返し等化・復号するたびに、誤りが増加していることがわかる。
また、ある送信ブロック内で、繰り返すたびに誤りが増加していく現象が、どのように起こっているかを調べてみたのが図１３である。図１３は、ISIC-TEによる誤り伝播を示す図である。
図１３は、ある送信ブロック内で、等化出力の硬判定結果が誤りとなった位置を示しており、図の横軸が送信ブロック中のシンボルの位置（１００から９００シンボルの位置を示している）、縦軸が繰り返し回数を表している。
図１３は、ある送信ブロック内で、等化出力の硬判定結果が誤りとなった位置を示しており、図の横軸が送信ブロック中のシンボルの位置（１００から９００シンボルの位置を示している）、縦軸が繰り返し回数を表している。
図１３で、縦線が引いてある部分は、等化出力の硬判定結果が誤りとなっている部分である。図１３を参照すると、誤りの増加はある位置の周りに広がっていることが分かる。これは、デコーダからの誤った判定シンボルがISIC-TEを介して、前後Ｍシンボルに影響し、前後Ｍシンボルが誤った等化結果を出力する現象が起こっているためと考えられる。すなわち、ISIC-TEによる誤り伝播のためと考えられる。
上記のISIC-TEによる誤り伝播が起こった送信ブロックについて、特定のシンボルの等化出力が繰り返しと共にどのように変化するかを調べてみた。これを図１４に示す。図１４は、繰り返しに対する等化信号の位相の変化を示した図である。
図５における横軸が繰り返し回数、縦軸が等化出力信号の位相を表している。図中のCorrect Phaseは正しい送信信号の位相を、ISIC-TE PhaseはISIC-TE出力信号の位相を示している（但し、１回目は線形等化器の出力信号の位相）。
図５における横軸が繰り返し回数、縦軸が等化出力信号の位相を表している。図中のCorrect Phaseは正しい送信信号の位相を、ISIC-TE PhaseはISIC-TE出力信号の位相を示している（但し、１回目は線形等化器の出力信号の位相）。
これを見ると、ISIC-TE出力信号の位相は、正しい送信信号の位相を挟んで振動していることが分かる。これは、一つ前の繰り返し時点の等化出力に対する現在のISIC-TE出力の変化分が大きすぎるためと考えられる。
そこで、この変化の大きさを小さくすれば、この現象を抑えられる考え、一つ前の等化出力と現在のISIC-TE出力の平均を現在の等化出力とすることにした。
そこで、この変化の大きさを小さくすれば、この現象を抑えられる考え、一つ前の等化出力と現在のISIC-TE出力の平均を現在の等化出力とすることにした。
上記の考えを実現するターボ等化システム（復号システム／平滑化システム）を図１５に示す。図１５は、実施例の復号システムの構成ブロック図である。
図１５のシステムは、基本的には、図６のシステムと同様であり、相違する点は、復号化器３がＳＣＴＣＭの復号化器であり、図６において２つの乗算器１１，１３を一つの乗算器１３で実現している点である。乗算器１３の係数は１／２としている。
図１５のシステムは、基本的には、図６のシステムと同様であり、相違する点は、復号化器３がＳＣＴＣＭの復号化器であり、図６において２つの乗算器１１，１３を一つの乗算器１３で実現している点である。乗算器１３の係数は１／２としている。
図１５のシステムによる出力結果は、図１４のSmoothed Phaseで示した通り、繰り返しと共に振動する現象がなくなり、正しい送信信号の位相に近付いて行くことが分かる。
そして、図１５のシステムによる等化出力信号の硬判定結果の誤り位置を図１６に示す。図１６は、平滑化により誤り伝播の抑制効果を示す図である。これは、図１３と同じ送信ブロックに平滑化を適用した場合の結果である。図１３と図１６を比較すると、図１５のシステムにより、ISIC-TEによる誤り伝播が抑えられていることが分かる。
そして、図１５のシステムによる等化出力信号の硬判定結果の誤り位置を図１６に示す。図１６は、平滑化により誤り伝播の抑制効果を示す図である。これは、図１３と同じ送信ブロックに平滑化を適用した場合の結果である。図１３と図１６を比較すると、図１５のシステムにより、ISIC-TEによる誤り伝播が抑えられていることが分かる。
図１５のシステムのＢＥＲ特性を図１７に示す。図１７は、平滑化によるＢＥＲ特性の改善効果を示す図である。図中ISIC-TE＋Smoothingは図１５の平滑化システムを利用した場合、ISIC-TEはISIC-TEを用いた場合、Uncodedは無符号化ＱＰＳＫで線形等化のみを行った場合を示している。
また、ISIC-TEは、最も特性の良かった繰り返し２回目の特性を示している。
平滑化システムの場合、繰り返すたびに誤りが増える現象は起こらなかったので、繰り返し１０回の特性を示している（これ以上、繰り返しても大きな改善は得られなかった）。
また、ISIC-TEは、最も特性の良かった繰り返し２回目の特性を示している。
平滑化システムの場合、繰り返すたびに誤りが増える現象は起こらなかったので、繰り返し１０回の特性を示している（これ以上、繰り返しても大きな改善は得られなかった）。
図１７の範囲内では、平滑化なしのＩＳＩＣ−ＴＥでは、ＢＥＲ＝１０−４以下を実現できていないが、図１５の平滑化システムでは、ＢＥＲ＝１０−６でもエラーフロアが観測されていないことが分かる。ＢＥＲ＝１０−３で、ＴＥと平滑化システムを比較すると、平滑化システムは、７．２[ｄＢ]の改善が見られる。
また、無符号化システムは、ＢＥＲ＝１０−３を実現できなかったので、ＢＥＲ＝１０−２で比較すると、平滑化システムは、５．２[ｄＢ]の符号化利得が得られていることが分かる。
また、無符号化システムは、ＢＥＲ＝１０−３を実現できなかったので、ＢＥＲ＝１０−２で比較すると、平滑化システムは、５．２[ｄＢ]の符号化利得が得られていることが分かる。
干渉波数の多い符号間干渉通信路において、ＩＳＩＣ−ＴＥによる等化を行うと、ISIC-TEの誤り伝播により、特性が大きく劣化することは明らかである。その対策として、等化信号の平滑化システムを提案した。これは、１回前の繰り返し時点の等化信号と現在のISIC-TE出力の平均を現在の等化出力とするものである。
このような簡単な処理で、ISIC-TEの誤り伝播を抑えることができたものである。本実施の形態に係る平滑化システムは、ＢＥＲ＝１０−３において、ISIC-TEのみのシステムよりも７．２[ｄＢ]の改善が得られ、ＢＥＲ＝１０−２において５．２[ｄＢ]の符号化利得が得られたものである。
このような簡単な処理で、ISIC-TEの誤り伝播を抑えることができたものである。本実施の形態に係る平滑化システムは、ＢＥＲ＝１０−３において、ISIC-TEのみのシステムよりも７．２[ｄＢ]の改善が得られ、ＢＥＲ＝１０−２において５．２[ｄＢ]の符号化利得が得られたものである。
本発明は、干渉波が多い場合、或いは多値の変調を使った場合に、簡単な構成で簡単な処理により誤り伝播を抑えることができるターボ等化システム（復号システム）及び受信機に好適である。
１…符号化器、 ２…等化器、 ３…復号化器、 ４…インタリーバ、 ５…ディインタリーバ、 ６…スイッチ、 ７…フィードバック信号生成器、 ８…メモリ、 １０…平滑化器、 １１…乗算器、 １２…遅延回路、 １３…乗算器、 １４…加算器、 １５…遅延回路、 １６…スイッチ、 ２１…整合フィルタ、 ２２…干渉成分生成フィルタ、 ２３…加算器、 ３１…内部デコーダ、 ３２…ディインタリーバ、 ３３…外部デコーダ
Claims (10)
- 受信信号に対して最初の等化処理をする第１の等化器と、
誤り訂正復号を行う復号化器と、
誤り訂正復号した結果を用いて受信信号に対する２回目以降の等化処理をする第２の等化器と、
最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、
第２の等化器からの出力とスイッチからの出力を予め定められた割合で加算してスイッチの入力側に出力する平滑化手段とを有することを特徴とするターボ等化システム。 - 請求項１記載のターボ等化システムを備えたことを特徴とする受信機。
- 受信信号に対して最初の等化処理をする第１の等化器と、
受信信号を記憶するメモリと、
誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、
復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、
信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、
最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、
第２の等化器からの出力に特定の係数を乗算する第１の乗算器と、
スイッチからの出力を遅延させる遅延回路と、
遅延回路からの出力に特定の係数を乗算する第２の乗算器と、
第１の乗算器の出力と第２の乗算器の出力を加算してスイッチの入力側に出力する加算器とを有することを特徴とするターボ等化システム。 - 受信信号に対して最初の等化処理をする第１の等化器と、
受信信号を記憶するメモリと、
誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、
復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、
特定の係数を乗算する第１の乗算器と、
信号生成器からの期待値に特定の係数を乗算する第２の乗算器と、
第１の乗算器の出力と第２の乗算器の出力を加算する加算器と、
加算器からの出力を用いてメモリから出力される受信信号に対する２回目以降の等化処理をする第２の等化器と、
最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択する第１のスイッチと、
第１の等化器からの出力を遅延させる第１の遅延回路と、
加算器からの出力を遅延させる第２の遅延回路と、
最初の等化については第１の遅延回路の出力を選択し、２回目以降の等化については第２の遅延回路の出力を選択する第２のスイッチとを有することを特徴とするターボ等化システム。 - 受信信号に対して最初の等化処理をする第１の等化器と、
受信信号を記憶するメモリと、
誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、
復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、
信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、
復号化器に入力される信号を順次遅延させる複数の第１の遅延回路と、
第２の等化器からの出力を順次遅延させる複数の第２の遅延回路と、
第２の等化器及び該複数の第２の遅延回路からの出力に特定の係数を乗算する第１の乗算器と、
復号化器に入力される信号及び該複数の第１の遅延回路からの出力に特定の係数を乗算する第２の乗算器と、
第１の乗算器の出力と第２の乗算器の出力を加算して出力する加算器と、
最初の等化については第１の等化器の出力を選択し、２回目以降の等化については加算器からの出力を選択するスイッチとを有することを特徴とするターボ等化システム。 - 受信信号に対して最初の等化処理をする第１の等化器と、
受信信号を記憶するメモリと、
誤り訂正復号を行うと共に、誤り訂正の事後値又は外部値を出力する復号化器と、
復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する信号生成器と、
信号生成器からの期待値を用いてメモリから出力される受信信号に対して２回目以降の等化処理をする第２の等化器と、
最初の等化については第１の等化器の出力を選択し、２回目以降の等化については第２の等化器の出力を選択するスイッチと、
スイッチからの出力を遅延させる遅延回路と、
第２の等化器からの出力と遅延回路からの出力を加算する加算器と、
加算器からの出力に特定の係数を乗算してスイッチの入力側に出力する乗算器とを有することを特徴とするターボ等化システム。 - スイッチと復号化器との間に、データを元の順序に並び直す処理を行うディインタリーバと、
信号生成器と第２の等化器との間に、データの並び替えを行うインタリーバとを設けたことを特徴とする請求項３、５又は６記載のターボ等化システム。 - 請求項２乃至７のいずれか記載のターボ等化システムを備えることを特徴とする受信機。
- １段目モジュールとして、受信信号を等化処理する第１の等化器と、等化処理された信号を誤り訂正復号する第１の復号化器と、第１の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第１の信号生成器と、第１の等化器からの信号を遅延させる第１の遅延回路と、受信信号を遅延させる第２の遅延回路とを有し、
２段目モジュールとして、第１の信号生成器からの期待値と第２の遅延回路からの信号を入力して等化処理を行う第２の等化器と、第２の等化器の出力に特定の係数を乗算する第１の乗算器と、第１の遅延回路の出力に特定の係数を乗算する第２の乗算器と、第１の乗算器からの出力と第２の乗算器からの出力とを加算する第１の加算器と、第１の加算器からの出力を誤り訂正復号する第２の復号化器と、第２の復号化器からの事後値又は外部値を入力し、当該値に対応した期待値を出力する第２の信号生成器と、第２の遅延回路からの出力を遅延させる第３の遅延回路とを有し、
最終段モジュールとして、前段の信号生成器からの期待値と前段の遅延回路からの信号を入力して等化処理を行う第３の等化器と、第３の等化器からの出力に特定の係数を乗算する第３の乗算器と、前段の加算器からの出力を遅延させた信号に特定の係数を乗算する第４の乗算器と、第３の乗算器からの出力と第４の乗算器からの出力とを加算する第２の加算器と、第２の加算器からの出力を誤り訂正復号する第３の復号化器とを有することを特徴とする復号システム。 - 請求項９記載の復号システムを備えることを特徴とする受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005172074A JP2006352218A (ja) | 2005-06-13 | 2005-06-13 | ターボ等化システム及び受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005172074A JP2006352218A (ja) | 2005-06-13 | 2005-06-13 | ターボ等化システム及び受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006352218A true JP2006352218A (ja) | 2006-12-28 |
Family
ID=37647630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005172074A Pending JP2006352218A (ja) | 2005-06-13 | 2005-06-13 | ターボ等化システム及び受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006352218A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009273123A (ja) * | 2008-05-02 | 2009-11-19 | Lsi Corp | 待ち行列ベースのデータ検出および復号のシステムおよび方法 |
| JP2012213135A (ja) * | 2011-03-30 | 2012-11-01 | Intel Corp | 受信された無線通信信号を等化するデバイス、システム及び方法 |
| US8989325B2 (en) | 2012-01-30 | 2015-03-24 | Intel Corporation | Multi-mode frequency domain equalization with adaptation to varying channel conditions |
| US9160581B2 (en) | 2012-05-15 | 2015-10-13 | Intel Corporation | Receiver with Doppler tolerant equalization |
| US9210012B2 (en) | 2011-12-29 | 2015-12-08 | Intel Corporation | Frequency-domain turbo equalization, including multi-mode adaptive linear equalization, adaptive decision-directed channel estimation, adaptive noise variance estimation, and dynamic iteration control |
| US9614560B2 (en) | 2012-03-30 | 2017-04-04 | Intel Corporation | Receiver with improved noise variance estimation |
| JPWO2021161495A1 (ja) * | 2020-02-14 | 2021-08-19 | ||
| JP2022501974A (ja) * | 2018-10-01 | 2022-01-06 | 華為技術有限公司Huawei Technologies Co., Ltd. | 受信機中でのターボ等化および復号のためのシステムおよび方法 |
-
2005
- 2005-06-13 JP JP2005172074A patent/JP2006352218A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009273123A (ja) * | 2008-05-02 | 2009-11-19 | Lsi Corp | 待ち行列ベースのデータ検出および復号のシステムおよび方法 |
| JP2012213135A (ja) * | 2011-03-30 | 2012-11-01 | Intel Corp | 受信された無線通信信号を等化するデバイス、システム及び方法 |
| US9124457B2 (en) | 2011-03-30 | 2015-09-01 | Intel Corporation | Frequency domain equalization for wireless communication |
| US9210012B2 (en) | 2011-12-29 | 2015-12-08 | Intel Corporation | Frequency-domain turbo equalization, including multi-mode adaptive linear equalization, adaptive decision-directed channel estimation, adaptive noise variance estimation, and dynamic iteration control |
| US8989325B2 (en) | 2012-01-30 | 2015-03-24 | Intel Corporation | Multi-mode frequency domain equalization with adaptation to varying channel conditions |
| US9614560B2 (en) | 2012-03-30 | 2017-04-04 | Intel Corporation | Receiver with improved noise variance estimation |
| US9160581B2 (en) | 2012-05-15 | 2015-10-13 | Intel Corporation | Receiver with Doppler tolerant equalization |
| JP2022501974A (ja) * | 2018-10-01 | 2022-01-06 | 華為技術有限公司Huawei Technologies Co., Ltd. | 受信機中でのターボ等化および復号のためのシステムおよび方法 |
| JP7290718B2 (ja) | 2018-10-01 | 2023-06-13 | 華為技術有限公司 | 受信機中でのターボ等化および復号のためのシステムおよび方法 |
| JPWO2021161495A1 (ja) * | 2020-02-14 | 2021-08-19 | ||
| WO2021161495A1 (ja) * | 2020-02-14 | 2021-08-19 | 三菱電機株式会社 | 受信装置、制御回路、記憶媒体および受信信号処理方法 |
| JP7004879B2 (ja) | 2020-02-14 | 2022-01-21 | 三菱電機株式会社 | 受信装置、制御回路、記憶媒体および受信信号処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4833693A (en) | Coded modulation system using interleaving for decision-feedback equalization | |
| JP2006352218A (ja) | ターボ等化システム及び受信機 | |
| Sozer et al. | Iterative equalization and decoding techniques for shallow water acoustic channels | |
| US8542724B1 (en) | Iterative joint minimum mean square error decision feedback equalizer and turbo decoder | |
| EP1449337A2 (en) | Apparatus and method for constraining the value of feedback filter tap coefficients in a decision feedback equalizer | |
| CN101106386A (zh) | 时域自适应均衡器 | |
| US8971396B1 (en) | Windowed-based decision feedback equalizer and decision feedback sequence estimator | |
| WO2001019011A1 (en) | Combined equalization and decoding technique | |
| JP4191697B2 (ja) | ターボ受信方法及びその受信機 | |
| KR100560627B1 (ko) | 결합된 트렐리스 디코더와 결정 피드백 이퀄라이저 | |
| US10826731B2 (en) | Efficient implementation of noise whitening post-compensation for narrowband-filtered signals | |
| US6587501B2 (en) | Method and apparatus for joint detection of a coded signal in a CDMA system | |
| Narayanan et al. | A BCJR-DFE based receiver for achieving near capacity performance on inter symbol interference channels | |
| WO2021243607A1 (en) | Equalisation method and apparatus | |
| Wang et al. | Combined serially concatenated codes and MMSE equalization: An EXIT chart aided perspective | |
| JP4187968B2 (ja) | 適応等化方法及び適応等化器 | |
| WO2003088479A1 (en) | Transposed structure for a decision feedback equalizer combined with a trellis decoder | |
| JPWO2015151713A1 (ja) | ターボ等化を行う受信装置 | |
| JP4216169B2 (ja) | ビタビ等化器 | |
| JP2894406B2 (ja) | 最尤系列推定装置 | |
| Yin et al. | Serially Connected Bidirectional Double EP-Based DFE for Turbo Equalization | |
| Lounoughi et al. | A decision feedforward channel equalization system based pseudo affine projection (DFE-PAP) algorithm | |
| JP2012191602A (ja) | 受信装置 | |
| Dong | Turbo equalization with channel prediction and iterative channel estimation | |
| Bayat et al. | Reduced state equalization of multilevel turbo coded signals |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070228 |
|
| A977 | Report on retrieval |
Effective date: 20090601 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20090929 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100406 |