JP7290718B2 - 受信機中でのターボ等化および復号のためのシステムおよび方法 - Google Patents

受信機中でのターボ等化および復号のためのシステムおよび方法 Download PDF

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Description

本出願は、概して、データ通信に関し、特に、通信システムの受信機中でのターボ等化および復号に関する。
関連出願の相互参照
本出願は、参照により内容が本明細書に組み込まれる「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｔｕｒｂｏ Ｅｑｕａｌｉｚａｔｉｏｎ ａｎｄ Ｄｅｃｏｄｉｎｇ ｉｎ ａ Ｒｅｃｅｉｖｅｒ」と題する２０１８年１０月１日に出願された米国特許出願番号第１６／１４８，５８５号の優先権の利益を主張する。
データ通信システムでは、データは、送信機から受信機に送信される。送信機と受信機との実装は、データが送信されるべきチャネル、たとえば、チャネルがワイヤレスであるのか、ケーブルであるのか、または光ファイバであるのかに依存する。チャネルを介して送信されるデータは、チャネル中の雑音のために送信の劣化を受ける。
たとえば、ファイバチャネルを介したデータ通信リンクでは、送信されたデータ信号のスペクトルは、信号帯域幅全体に適応しない波長選択スイッチ（ＷＳＳ）または電気ドライバなどの光学または電気構成要素の存在によりカットされ得る。光受信機において、チャネル障害、たとえば、色分散（ＣＤ）または偏波モード分散（ＰＭＤ）などの光障害を緩和するために等化器が使用されるコヒーレント検出が実行され得る。二重偏波光伝送の場合、障害は、２×２のバタフライ多入力多出力（ＭＩＭＯ）構造として実装される線形等化器を使用して緩和され得る。ワイヤレスチャネルのコンテキストでは、受信機は、フェージングなどのワイヤレスチャネル特有の状態に関連する信号劣化を改善することを試み得る。
受信機中の線形等化器は、光－電気または電気－電気経路中の帯域制限構成要素による狭帯域フィルタの使用に関連するシンボル間干渉（ＩＳＩ）の効果を緩和し得るが、等化器はまた、雑音の増幅および有色化を生じ得る。これは、あらゆる線形等化器における共通の問題である。雑音の増幅および有色化のいずれかまたは両方は、次に、システムのビット誤り率（ＢＥＲ）パフォーマンスを著しく劣化させ得る。
可能な解決策は、ゼロの前方誤り訂正（ＦＥＣ）後ＢＥＲを達成することを試みてＦＥＣ復号の前にＢＥＲを低減することを試みるために、受信機において第２の補償後ステージを使用した線形等化器（２×２のＭＩＭＯ）の出力のさらなる処理によって信号対雑音比（ＳＮＲ）と等化の複雑性とのうちの少なくとも１つを増加させることを含む。しかしながら、ＳＮＲを増加させることは、一般に、送信機側においてより多くの電力消費量を生じ、いくつかのシナリオでは、非線形のチャネルひずみにつながり得る。一方、受信機における補償後ステージを用いて等化の複雑性を増加させることは、複雑性を追加し、これは、一般に、電力消費量と必要とされる実装リソースとを増加させ、また、受信信号中のデータの復号における遅延を追加し得る。
Ｌ．Ｂａｈｌ，Ｊ．Ｃｏｃｋｅ，Ｆ．Ｊｅｌｉｎｅｋ ａｎｄ Ｊ．Ｒａｖｉｖ，"Ｏｐｔｉｍａｌ ｄｅｃｏｄｉｎｇ ｏｆ ｌｉｎｅａｒ ｃｏｄｅｓ ｆｏｒ ｍｉｎｉｍｉｚｉｎｇ ｓｙｍｂｏｌ ｅｒｒｏｒ ｒａｔｅ （Ｃｏｒｒｅｓｐ．），"ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，ｖｏｌ．２０，ｎｏ．２，ｐｐ．２８４－２８７，Ｍａｒ １９７４． Ｇ．Ｄ．Ｆｏｒｎｅｙ，"Ｔｈｅ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ，" ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ，ｖｏｌ．６１，ｎｏ．３，ｐｐ．２６８－２７８，Ｍａｒｃｈ １９７３． Ｃ．Ａ．Ｂｅｌｆｉｏｒｅ ａｎｄ Ｊ．Ｈ．Ｐａｒｋ，"Ｄｅｃｉｓｉｏｎ ｆｅｅｄｂａｃｋ ｅｑｕａｌｉｚａｔｉｏｎ，" ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ，ｖｏｌ．６７，ｎｏ．８，ｐｐ．１１４３－１１５６，Ａｕｇ．１９７９． Ｐ．Ｖａｉｄｙａｎａｔｈａｎ，"Ｔｈｅ Ｔｈｅｏｒｙ ｏｆ Ｌｉｎｅａｒ Ｐｒｅｄｉｃｔｉｏｎ"，Ｓｙｎｔｈｅｓｉｓ Ｌｅｃｔｕｒｅｓ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ．２（１），Ｊａｎ ２００７． Ｂ．Ｎｇ，Ｃ．ｔ．Ｌａｍ ａｎｄ Ｄ．Ｆａｌｃｏｎｅｒ，"Ｔｕｒｂｏ ｆｒｅｑｕｅｎｃｙ ｄｏｍａｉｎ ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ ｓｉｎｇｌｅ－ｃａｒｒｉｅｒ ｂｒｏａｄｂａｎｄ ｗｉｒｅｌｅｓｓ ｓｙｓｔｅｍｓ，" ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，ｖｏｌ．６，ｎｏ．２，ｐｐ．７５９－７６７，Ｆｅｂ．２００７． ｔｈｅ ｔｅｘｔｂｏｏｋ"Ｓｉｇｎａｌｓ ａｎｄ Ｓｙｓｔｅｍｓ" ｂｙ Ｓｉｍｏｎ Ｈａｙｋｉｎ ａｎｄ Ｂａｒｒｙ Ｖａｎ Ｖｅｅｎ，ｐｕｂｌｉｓｈｅｄ ｉｎ １９９９ ｂｙ Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ Ｉｎｃ． "Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，Ｉｎｆｅｒｅｎｃｅ，ａｎｄ Ｌｅａｒｎｉｎｇ Ａｌｇｏｒｉｔｈｍｓ" ｂｙ Ｄａｖｉｄ Ｊ．Ｃ．ＭａｃＫａｙ ｐｕｂｌｉｓｈｅｄ ｉｎ ２００３ ｂｙ Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ Ｊ．Ｋ．Ｎｅｌｓｏｎ，Ａ．Ｃ．Ｓｉｎｇｅｒ，Ｕ．Ｍａｄｈｏｗ ａｎｄ Ｃ．Ｓ．ＭｃＧａｈｅｙ，"ＢＡＤ： ｂｉｄｉｒｅｃｔｉｏｎａｌ ａｒｂｉｔｒａｔｅｄ ｄｅｃｉｓｉｏｎ－ｆｅｅｄｂａｃｋ ｅｑｕａｌｉｚａｔｉｏｎ，" ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎ．，ｖｏｌ．５３，ｎｏ．２，ｐｐ．２１４－２１８，Ｆｅｂ．２００５
許容できるレベルの複雑性を維持しながら復号パフォーマンスを改善すること、たとえば、ＢＥＲを減少させることを試みるために受信機中で等化およびＦＥＣ復号を改善することが望まれる。
一実施形態では、複数の反復にわたってシンボルのブロックの検出および復号を実行するために等化器とＦＥＣデコーダとを含む受信機が提供される。等化器は、（ｉ）検出および復号の第１の反復ｉ＝１中に使用するための第１の等化器構造と、（ｉｉ）検出および復号の１つまたは複数の他の反復ｉ＞１中に使用するための反復等化器構造とを含み得る。検出および復号の第１の反復ｉ＝１中に、第１の等化器構造への入力が、シンボルを搬送する受信信号から取得され、ＦＥＣデコーダへの入力が、第１の等化器構造の出力から取得される。検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、ＦＥＣデコーダへの入力は、反復等化器構造の出力から取得され、反復等化器構造への１つの入力は、受信信号から取得され、反復等化器構造への別の入力は、検出および復号の前の反復からのＦＥＣデコーダの出力から取得される。
別の実施形態では、複数の反復にわたってシンボルのブロックの検出および復号中に受信機によって実行される方法が提供される。受信機は、ＦＥＣデコーダと、第１の等化器構造と、反復等化器構造とを含む。検出および復号の第１の反復ｉ＝１中に、第１の等化器構造は、出力を生成するためにシンボルを搬送する受信信号を処理し、ＦＥＣデコーダは、第１の等化器構造の出力から取得された入力に対してＦＥＣ復号を実行する。検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、反復等化器構造は、反復等化器構造の出力を生成するために（ｉ）シンボルを搬送する受信信号と（ｉｉ）検出および復号の前の反復からのＦＥＣデコーダの出力から取得された入力との両方を処理し、ＦＥＣデコーダは、反復等化器構造の出力から取得された入力に対してＦＥＣ復号を実行する。
いくつかの実施形態の受信機構造および方法では、最適な方法に相当するパフォーマンス（たとえば、Ｂａｈｌ、Ｃｏｃｋｅ、Ｊｅｌｉｎｅｋ、およびＲａｖｉｖ（ＢＣＪＲ）等化に相当するパフォーマンス）を達成することが可能であり得、ただしより少ないリソースを使用することで、より効率的な実装を生じる。
実施形態について、添付の図を参照しながらに単に例として説明する。
一実施形態による、通信システム中の受信機のブロック図である。 一実施形態による、等化後補償ステージを組み込むように変更された受信機を示す。 白色化フィルタのタップを計算するためにタップ計算器が含まれる図２の変形形態を示す。 異なる実施形態による、図３の補償後ステージ等化器とＦＥＣデコーダとのブロック図である。 異なる実施形態による、図３の補償後ステージ等化器とＦＥＣデコーダとのブロック図である。 一実施形態による、図３の補償後とＦＥＣデコーダとのブロック図である。 別の実施形態による、等化器とＦＥＣデコーダとのブロック図である。 反復等化器構造がＩＦＤＥ／ＩＴＤＥ構造によって実装される図７の等化器構造を示す。 ＩＦＤＥ／ＩＴＤＥ構造がＩＦＤＥ構造として実装される図８の等化器構造を示す。 線形予測符号化（ＬＰＣ）が任意選択で実行されているものとして示されている図８の変形形態を示す。 第１の等化器構造が判定帰還型等化器（ＤＦＥ）である図８の等化器を示す。 随意のＬＰＣが存在する図１１の変形形態を示す。 一実施形態による、ＤＦＥの例示的な実装を示す。 一実施形態による、ＤＦＥの例示的な実装を示す。 一実施形態による、受信機によって実行される方法のブロック図である。
説明のために、次に、特定の例示的な実施形態が、図と併せて以下でさらに詳細に説明される。
図１は、一実施形態による、通信システム中の受信機１０２のブロック図である。受信機１０２は、受信フィルタ１０４と、線形等化器１０６と、ＦＥＣデコーダ１０８とを含む。通信システムが光であるのかまたは電気であるのかにかかわらず、たとえば、通信システムが光ファイバチャネルを使用するのか、ワイヤレスチャネルを使用するのか、または有線チャネルを使用するのかにかかわらず、受信信号は、電気領域中でデジタル信号に変換され、一般に、受信フィルタ１０４と、線形等化器１０６と、ＦＥＣデコーダ１０８とを使用して処理される。いくつかの実施形態では、受信フィルタ１０４は、単一のフィルタ、たとえば、マッチドフィルタにすぎないことがある。他の実施形態では、受信フィルタ１０４は、複数のフィルタを表し得る。たとえば、受信フィルタ１０４は、アナログデジタル変換（ＡＤＣ）と、ドライバと、マッチドフィルタとを実装し得る。フィルタ１０４が制御可能または調整可能でもあり得ることを理解されたい。
動作中、電気領域中のデジタル信号は、最初に、たとえば、受信信号のＳＮＲを改善することを試みるために受信フィルタ１０４を使用してフィルタ処理される。フィルタ処理された信号は、次いで、チャネルからシンボル間干渉（ＩＳＩ）の効果を緩和または減少させることを試みるために線形等化器１０６によって処理される。等化信号によって搬送されるシンボルは、次いで、ＦＥＣデコーダ１０８を使用して復号される。受信機１０２は他の構成要素を含み得るが、これらは、明快のために省略されている。
一例として、受信機１０２は、光通信システムの部分であり得る。光通信システムの送信機にあるデータは、ＦＥＣエンコーダを使用して符号化され、シンボルにマッピングされる。次いでパルス整形と前置補償とが実行され、その後、デジタルアナログ変換が行われ、信号は、レーザーを使用して光ファイバを介して送信される。受信機１０２は、光電気変換を実行し、その後、アナログデジタル変換を実行するために集積コヒーレント受信機構造を含み、デジタル信号は、次いで、受信フィルタ１０４に転送される。いくつかの実施形態では、受信フィルタ１０４は、マッチドフィルタであり得る。色分散補償も実行され得る。線形等化器１０６は、多入力多出力（ＭＩＭＯ）等化器、たとえば、周波数領域ＭＩＭＯ等化器であり得る。
別の例として、受信機１０２は、ワイヤレス通信システムの一部であり得、その場合、１つまたは複数のアンテナが、ワイヤレスに送信された信号を受信するために受信機１０２において使用される。別の例として、受信機１０２は、ワイヤライン通信システムの一部であり得、その場合、受信機１０２は、同軸ケーブルを介して送信された信号を受信する。したがって、受信機１０２の実装は、受信機１０２が動作する通信システムに依存することになる。しかしながら、実装の詳細にかかわらず、図１の受信機１０２は、依然として、少なくとも（線形等化器１０６を介して）線形等化を実行し、（ＦＥＣデコーダ１０８を介して）ＦＥＣ復号を実行する。
受信機１０２中での線形等化器１０６の存在は、受信信号中の雑音の増幅および有色化を生じ得る。雑音有色化によるパフォーマンスロスを緩和することを試みるために、第２ステージ補償後アーキテクチャが受信機１０２に組み込まれ得る。
図２は、一実施形態による、等化後補償ステージを組み込むように変更された受信機１０２を示す。受信フィルタ１０４は簡潔のために示されていないが、多くの実施形態では、受信フィルタ１０４が存在し、線形等化器１０６より前に概略的に配置されることを当業者は諒解されよう。等化後補償ステージは、補償後ステージ１１０と呼ぶことにする。補償後ステージ１１０は、白色化フィルタ１１２と、それに続く等化器１１４とを含む。いくつかの実施形態では、白色化フィルタ１１２は、線形フィルタとして実装され得る。白色化フィルタ１１２によって適用されるフィルタ処理関数は、表記法ｇを使用して指定され、ここで、ｇは、フィルタのＭ個のタップｇ0．．．ｇM-1を表すベクトルである。等化器１１４は、非線形等化器として実装され得、第２ステージ等化器と呼ばれることがある。動作中、線形等化器１０６の出力は、白色化フィルタ１１２にパスされる。白色化フィルタ１１２のフィルタタップは、線形等化器１０６の後の信号中の雑音相関に従って推定される。白色化フィルタ１１２の適用は、受信信号の雑音をより白色化することを目的とするが、白色化フィルタ１１２は、データシンボルをより相関させ得るという欠点を有する。雑音を白色化された信号は、次いで、等化器１１４にパスされ、これは、シンボルに対する白色化フィルタ１１２の影響を緩和するために等化を適用する。非線形等化器として等化器１１４を実装することによって、雑音強調拡張が緩和または回避され得る。補償後ステージ１１０の追加に伴い、ＦＥＣデコーダ１０８によって実行される各シンボルのＦＥＣ復号が反復的になり得る。ＦＥＣデコーダ１０８の出力は、等化器１１４のパフォーマンスを改善することを試みるために等化器１１４にフィードバックされる。等化器１１４からの更新された出力は、次いで、次の反復のためにＦＥＣデコーダ１０８の入力に供給される。２つ以上のＦＥＣ復号反復が、シンボルを復号するために実装され得る。
各反復は、ターボループまたはグローバルループと呼ばれることがあり、等化器１１４とＦＥＣデコーダ１０８との反復動作は、ターボ等化および復号方式と呼ばれることがある。しかしながら、「ターボ」という言葉は、使用されているチャネルコードが必ずターボコードであることを意味せず、たとえば、ＦＥＣデコーダは、ターボデコーダである必要はない。代わりに、「ターボ」という言葉は、次の反復中にＦＥＣデコーダへの入力を更新する等化器にＦＥＣデコーダの出力がフィードバックされる反復ループを示すために使用される。
ターボ等化では、第２ステージ等化器１１４は、ターボループ内に実装される。第２ステージ等化器１１４の出力は、アプリオリ情報としてＦＥＣデコーダ１０８に供給される。ＦＥＣデコーダ１０８は、次に、第２ステージ等化器１１４に出力または外来情報を与え、これは、ターボ様式で次の検出復号ループ中にアプリオリ情報としてそれを使用することができる。
図２では、線形等化器１０６の後の等化された受信信号がｖ［ｎ］と指定され、ここで、ｎは、時間におけるサンプルインデックスを指す。受信機１０２が光受信機である場合、ｖ［ｎ］は、受信光信号の２つの偏波のうちの１つ、たとえば、Ｘ偏波またはＹ偏波に関連付けられ得る。そのような場合、表記法ｖ［ｎ］は、ｖp［ｎ］と置き換えられ得、ｐは、サンプルが関連付けられる偏波を指定する。しかしながら、受信機１０２が光通信システムに固有のものでないので、受信信号は、より一般的な表記法ｖ［ｎ］を使用して指定されることになる。
受信信号ｖ［ｎ］は、ｖ［ｎ］＝ｓ［ｎ］＋ｚ［ｎ］として表され得、ここで、ｓ［ｎ］は、（たとえば、光通信システムの例ではＸ偏波またはＹ偏波上の）送信シンボルであり、ｚ［ｎ］は、相関加法的雑音である。雑音を白色化することを試みるために、信号ｖ［ｎ］は、白色化フィルタ１１２の出力が
Figure 0007290718000001
によって表されるように白色化フィルタｇを使用してフィルタ処理され、ここで、
Figure 0007290718000002
は、白色化フィルタｇを用いたｚ［ｎ］のフィルタ処理による白色加法的雑音である。
図３は、白色化フィルタｇのタップを計算するためにタップ計算器１１６が含まれる図２の受信機１０２のさらなる実施形態を示す。一実施形態では、白色化フィルタｇのタップは、送信されたパイロット信号を使用して決定され得る雑音相関を計算することによって決定される。送信されたパイロット信号は、送信機と受信機との両方によってアプリオリに知られる。したがって、雑音相関の推定値は、受信されたパイロット信号と知られている送信されたパイロット信号との比較に基づいて決定され得る。他の実施形態では、データ自体がタップを計算するために使用され得る。フィルタｇのタップは、実数値のタップまたは複素数値のタップのいずれかであり得る。動作中、受信信号ｖ［ｎ］は、タップ計算器１１６と白色化フィルタ１１２との両方にパスされる。白色化フィルタ１１２のタップは、タップ計算器１１６を使用して計算される。計算されたタップはまた、たとえば、いくつかの実施形態に関して後で説明される方式で等化器１１４によって使用され得、これが、破線矢印１１８が図３にも存在する理由である。しかしながら、概して、等化器１１４は、必ずしも計算されたタップを通して信号を受信しないか、または計算されたタップをまったく使用しない。タップ計算後に、受信信号は、雑音を白色化することを試みるために白色化フィルタ１１２によってフィルタ処理される。しかしながら、この処理は、結果として、等化されたシンボルが相関する。したがって、等化器１１４が、シンボルを回復するために使用される。一実施形態では、ターボ復号の各反復中に、等化器１１４は、フィルタ処理された信号を等化し、対数尤度比（ＬＬＲ）に関してそれの出力は、因数によって乗算され、ＦＥＣデコーダ１０８にパスされる。ＦＥＣデコーダ１０８の出力は、因数によって乗算され、以降の反復において使用されるべきアプリオリ情報として等化器１１４に再びフィードバックされ、以下同様に行われる。
上記で説明されたように、白色化フィルタ１１２は、雑音相関の問題を緩和するために使用されるが、白色化フィルタ１１２は、一般に、直線的に等化されたシンボルを相関させる。したがって、等化器１１４は、シンボルに対する雑音白色化フィルタ１１２の影響を除去し、再びの雑音強調または有色化を回避することを試みるために使用される。１つの可能性は、Ｂａｈｌ、Ｃｏｃｋｅ、Ｊｅｌｉｎｅｋ、およびＲａｖｉｖ（ＢＣＪＲ）等化器として等化器１１４を実装することであり、これについては、非特許文献１中で詳細に説明されている。ＢＣＪＲ等化器は、最適なシンボルごとの検出器であるが、それの実装は、特に、高次の直交振幅変調（ＱＡＭ）について大きい計算複雑性を有すると一般に考慮される。さらに、白色化フィルタ１１２のフィルタタップの数Ｍが増加するにつれて、ＢＣＪＲフィルタの複雑性はうまくスケーリングしなくなる。ＢＣＪＲ等化器は、複雑性がチャネルメモリおよびコンスタレーションのサイズとともに指数関数的に高まるトレリスベースの等化器である。別の可能性は、最尤系列推定（ＭＬＳＥ）として軟出力Ｖｉｔｅｒｂｉアルゴリズム（ＳＯＶＡ）を使用することである。ＭＬＳＥは、非特許文献２で説明されている最適なシーケンス検出器である。しかしながら、ＢＣＪＲおよびＳＯＶＡ（Ｖｉｔｅｒｂｉアルゴリズム）のトレリス構造は、計算量的に複雑であり、トレリス構造の並列化であっても、トレリスにわたる連続処理の導入遅延は、ハードウェア実装において有意な制限要因であり得る。これらのアルゴリズムのトレリスの性質により、フィルタ長およびコンスタレーションサイズに指数関数的な複雑性がある。
図２および図３に示される受信機１０２の場合のように、等化器がＦＥＣ復号ループ内に実装されるとき、等化中の遅延および複雑性ならびに受信機における復号の問題はさらに顕著になる。ターボループ内の等化器１１４の場合、それの複雑性は、低レイテンシおよび低複雑度実装に対するボトルネック問題となる。ターボループ中で軟情報を交換すること、たとえば、ターボ方式で補償後ステージとＦＥＣ復号との間の軟情報を交換することの反復性質により、等化器１１４によって生じる複雑性および遅延は、ターボループ内の反復の数と内部ＦＥＣ反復の数とのうちの少なくとも１つを著しく限定し得る。概して、反復の数がより大きくなるほど、受信機のビット誤り率パフォーマンスがより良くなるが、遅延もより大きくなる。所与の量の実装リソース（たとえば、ゲート、電力消費量）について、所与の遅延内で実行され得る反復の数を最大化することによってパフォーマンスを改善することが望まれる。ＢＣＪＲは、誤り率に関しては最適であるが、複雑であり、これは、許容され得ないポイントまで計算複雑性および遅延を増加させる。
上記に鑑みて、以下の実施形態は、ＢＣＪＲ等化などの等化技法に相当するパフォーマンスを達成し得るが、ＢＣＪＲ等化よりも少ないリソースを使用する等化器構造を導入する。以下のいくつかの実施形態は、以下の刊行物において説明されている判定帰還型等化器（ＤＦＥ）と線形予測符号化（ＬＰＣ）アルゴリズムを実装するＬＰＣデコーダとのうちの少なくとも１つを組み込む。
（１）非特許文献３
（２）非特許文献４
（３）非特許文献５
ＤＦＥおよびＬＰＣアルゴリズムの１つの重要な特徴は、それらの複雑性がコンスタレーションポイントの数とフィルタ長とに関して線形であるということである。また、各アルゴリズムの実装は、低電力／複雑性実装を必要とする適用例のためのスタンドアロン等化器として別々に行われ得る。
反復周波数領域等化
図４は、一実施形態による、図３の等化器１１４とＦＥＣデコーダ１０８とのブロック図である。等化器１１４は、非線形等化器であり、反復周波数領域等化器（ＩＦＤＥ）と呼ばれることにする。ＦＥＣデコーダ１０８は、軟入力軟出力（ＳＩＳＯ）ＦＥＣデコーダ１０８として実装される。図４の主原則は、反復検出復号プロシージャ中にＦＥＣデコーダ１０８からフィードバックされたアプリオリ情報を活用することによって受信されたシンボルの推定を改善することを試みることに基づく。
動作中、（白色化フィルタ１１２の後の）受信信号のＮ個のサンプルのブロックａは、ＩＦＤＥに与えられ、復号されるべきＮ個のシンボルに対応する。以下の説明では、ａ＝ａ［０］，．．．，ａ［Ｎ－１］であり、ここで、ａ［ｎ］ｎ＝０，．．．Ｎ－１は、Ｎ個のサンプルのうちの１つを指定する。Ｎ個のサンプルは、Ｎ個のポイントのＤＦＴを適用する離散フーリエ変換（ＤＦＴ）回路、たとえば、高速フーリエ変換（ＦＦＴ）回路２０２に入力される。ＦＦＴアルゴリズムを使用することは、例示的な実装にすぎない。ＤＦＴを実行するために代替アルゴリズムが代わりに使用され得る。ＤＦＴおよびＦＦＴは、以下で説明される逆ＤＦＴおよび逆ＦＦＴ（ＩＦＦＴ）として当技術分野において知られている。ＦＦＴアルゴリズムおよび対応するＩＦＦＴアルゴリズムの一例は、非特許文献６に開示されており、したがって、簡潔のためにここでは繰り返されない。
ＦＦＴ回路２０２の出力は、以下のように表され得る。
Figure 0007290718000003
ここで、ｒは、ＦＦＴ回路２０２の出力であり、Ｆは、サイズＮのＦＦＴ行列であり、ａは、上記で定義されており、Ｇは、白色化フィルタ畳み込み行列であり、ｓは、復号されるべきシンボルのブロックであり、ここで、ｓ＝ｓ［０］，．．．，ｓ［Ｎ－１］であり、
Figure 0007290718000004
は、加法性白色ガウス雑音（ＡＷＧＮ）ベクトルであり、ＡＷＧＮベクトルの各エントリは、シンボルの各々のためのＡＷＧＮに対応する。受信されたサンプルのブロックａの特定のサンプルａ［ｎ］について、ａ［ｎ］は、
Figure 0007290718000005
として表され得、ここで、
Figure 0007290718000006
は、シンボルａ［ｎ］に対応する
Figure 0007290718000007
の成分である。
Figure 0007290718000008
であることに留意されたい。
反復検出復号プロシージャの所与の反復ｉについて、パラメータと出力とは、上付き文字ｉを使用して指定される。たとえば、反復中ｉの順方向フィルタ行列の値は、Ｗiとして示される。
反復検出復号プロシージャの所与の反復ｉについて、ＦＦＴ回路２０２の出力ｒは、Ｎポイントフィルタである順方向フィルタ２０４にパスされる。順方向フィルタ２０４は、順方向フィルタ行列Ｗiによって信号ｒを乗算する。順方向フィルタ行列Ｗiのエントリ、すなわちポイントは、反復に依存し、以下で説明される方式でフィルタポイント計算器２１６によって計算される。一方、外来情報
Figure 0007290718000009
と呼ばれることにする前の反復からのＦＥＣデコーダ１０８の出力は、軟シンボル生成器２１０にパスされる。現在のコンスタレーションを仮定すれば、軟シンボル生成器２１０は、Ｎ個のシンボルの送信ブロックの各シンボルの軟推定値を生成する。反復ｉについて、軟シンボル生成器２１０は、ＦＥＣデコーダ１０８の出力（外来情報
Figure 0007290718000010
）をコンスタレーション中のシンボル
Figure 0007290718000011
の対応するブロックに再マッピングして戻す。たとえば、
Figure 0007290718000012
中の各シンボルは、その信号に対応する外来情報
Figure 0007290718000013
に最も近接したコンスタレーション中のシンボルであり得る。
シンボル
Figure 0007290718000014
は、次いで、Ｎ個のポイントのＤＦＴを適用するＤＦＴ回路、たとえば、ＦＦＴ回路２１２にパスされる。ＤＦＴを実行するためにＦＦＴアルゴリズムを使用することは、例示的な実装にすぎない。ＦＦＴ回路２１２の出力は、Ｎポイントフィルタである逆方向フィルタ２１４にパスされる。逆方向フィルタ２１４は、逆方向フィルタ行列Ｂiによって信号を乗算する。逆方向フィルタ行列Ｂiのエントリ（ポイント）は、反復に依存し、以下で説明される方式でフィルタポイント計算器２１６によって計算される。順方向フィルタ２０４と逆方向フィルタ２１４との出力は、次いで、コンバイナ２０５によって組み合わされる。組み合わせることは、１つのフィルタ処理された値を他方から減算すること、たとえば、順方向フィルタ２０４の出力から逆方向フィルタ２１４の出力を減算することによって２つのフィルタの出力を減算することであり得る。たとえば、コンバイナ２０５は、１つの入力信号を別の入力信号から減算する回路と減算を実行するプロセッサとのうちの少なくとも１つによって実装され得る。コンバイナの出力は、ＩＤＦＴを実行するＩＤＦＴ回路、たとえば、ＩＦＦＴ回路２０６にパスされる。ＩＤＦＴを実行するためにＩＦＦＴアルゴリズムを使用することは、一例にすぎない。ＩＦＦＴ回路２０６の出力は、Ｎ個のシンボル推定値
Figure 0007290718000015
のブロックである。Ｎ個のシンボル推定値
Figure 0007290718000016
のブロック中の各シンボル推定値は、復号されるべきＮ個のシンボルの各々に対応する。
Ｎ個のシンボル推定値
Figure 0007290718000017
のブロックは、ＬＬＲ計算器２０８にパスされ、これは、Ｎ個のシンボル推定値の各々に対応するビットの対数尤度比（ＬＬＲ）を計算する。ＬＬＲを計算する例示的な方法については、以下で説明される。ＬＬＲ計算器２０８の出力は、外来情報
Figure 0007290718000018
であり、これは、ＦＥＣデコーダ１０８にパスされる。ＦＥＣデコーダ１０８は、外来情報
Figure 0007290718000019
を出力するために復号アルゴリズムを実装するＳＩＳＯ ＦＥＣデコーダ１０８である。ＦＥＣデコーダ１０８によって実装され得るアルゴリズムの一例は、メッセージパッシングアルゴリズムである。メッセージパッシングアルゴリズムの一例は、非特許文献７に開示されており、したがって、簡潔のためにここでは繰り返されない。ＦＥＣデコーダ１０８によって実装され得る他の例示的なアルゴリズムは、ビタビアルゴリズムなどのトレリス復号アルゴリズムを含む。
反復処理は、有効なコードワードが発見されるまでまたは反復の最大数にわたって繰り返され得る。
ｉ番目の反復中に、Ｎ個のシンボル推定値
Figure 0007290718000020
のブロックは、
Figure 0007290718000021
として表され、計算され得、ここで、
Figure 0007290718000022
は、ｉ番目の反復において使用される順方向行列であり、
Figure 0007290718000023
は、ｉ番目の反復において使用される逆方向行列である。２つの行列ＷおよびＢは、ＭＭＳＥ基準
Figure 0007290718000024
に従って計算される。ＭＭＳＥ基準については、非特許文献５でより詳細に説明されている。
Figure 0007290718000025
を０と同等視することによって、ＷiおよびＢiの成分を計算するために反復ｉにおいてフィルタポイント計算器２１６によって実行される計算を得る。
Figure 0007290718000026
および
Figure 0007290718000027
ここで、
Figure 0007290718000028
であり、
Figure 0007290718000029
は、フィルタＧの周波数ビン（ｇのＦＦＴ）であり、ρは、ＦＥＣ信頼性パラメータであり、σ2は、雑音分散である。ＦＥＣ信頼性パラメータρは、ＦＥＣデコーダ１０８からフィードバックされたアプリオリ情報に基づいて計算される。たとえば、ＢＰＳＫの場合またはＱＰＳＫの場合に、実次元および虚次元の独立処理の場合、ＦＥＣ外来情報λcは、軟シンボル
Figure 0007290718000030
を生成するために使用され、ＦＥＣ信頼性パラメータρは、軟シンボルの２乗平均
Figure 0007290718000031
、たとえば、
Figure 0007290718000032
として計算される。
上述のように、ＩＦＦＴ回路２０６の出力
Figure 0007290718000033
は、ＦＥＣデコーダ１０８にパスされるべきＬＬＲを計算するために使用される。ＱＰＳＫの場合、外来情報
Figure 0007290718000034
は、以下のようにＬＬＲ計算器２０８によって計算される。
Figure 0007290718000035
ここで、
Figure 0007290718000036
は、ｉ番目の反復中の信号電力の測度であり、（ηi）2は、雑音＋干渉電力を測定し、次のように定義される。
Figure 0007290718000037
外来情報
Figure 0007290718000038
は、次いで、ＬＬＲとしてＦＥＣデコーダ１０８にパスされる。
高次変調Ｍ－ＱＡＭの場合、軟シンボル
Figure 0007290718000039
およびＦＥＣ信頼性パラメータρは、次のように計算される。
ＦＥＣ ＬＬＲ出力を
Figure 0007290718000040
として定義すること、ここで、ｃj∈｛０，１｝が送信されたビットであり、コンスタレーションＱ＝｛ｑ1，ｑ2，．．，ｑM｝を定義すること、ここで、ｑm∈Ｑは、ｌｏｇ2（Ｍ）ビットを必要とするコンスタレーションシンボルである、を行うことによって、送信されたシンボル
Figure 0007290718000041
の軟推定値は、次のように計算される。
Figure 0007290718000042
ここで、ｂjは、シンボルｑm中のｊ番目のビットである。軟シンボル
Figure 0007290718000043
の共分散ｖsは、以下によって計算され得、
Figure 0007290718000044
ＦＥＣ信頼性パラメータρは、コンスタレーションシンボルが単位平均パワーを有するときρ＝１－ｖsとして計算される。
反復時間領域等化
図４に関して上記で説明された反復周波数領域等化器（ＩＦＤＥ）は、ＦＦＴ／ＩＦＦＴを使用したフィルタ処理の実装が時間領域畳み込み演算と比較して必要とされる計算を著しく低減し得るという可能な利益を有する。しかしながら、フィルタ処理演算に関与するタップの数が少ない場合は、フィルタタップが少数であり、ＦＦＴ／ＩＦＦＴ演算の必要がないため、時間領域中でフィルタ処理演算を実装することが有益であり得る。フィルタタップの数が少ない場合、時間領域中のフィルタ処理演算を実装するために必要とされる実装リソースがより少なくなり得る。フィルタ処理演算が時間領域中で実行される実装では、ＩＦＤＥを説明する上記で説明された式のすべてが計算され、その後、２つのフィルタＢおよびＷのＩＤＦＴを見つけること、たとえば、ｂtおよびｗtによって示されることになるＩＦＦＴアルゴリズムを使用することが行われる。
時間領域中にフィルタ処理演算を代わりに実装するように変更されるＩＦＤＥは、反復時間領域等化器（ＩＴＤＥ）と呼ばれることにする。ＩＴＤＥの例示的な実施形態を図５に示す。ＦＦＴ回路とＩＦＦＴ回路とは、もはや存在せず、順方向フィルタ２０４Ａは、ｗtによって指定され、逆方向フィルタ２１４Ａは、ｂtによって指定され、ｗtおよびｂtのタップは、フィルタタップ計算器２１６Ａによって計算されることに留意されたい。フィルタタップ計算器２１６Ａは、タップｗtおよびｂtを取得するためにＷおよびＢのＩＤＦＴをさらに計算することを除いて図４のフィルタタップ計算器２１６と同じ計算を実行する。概して、ＩＦＤＥとＩＴＤＥとの両方のエラーパフォーマンスは同じであり、唯一の有意な差は、フィルタ処理の処理が実現される方法、すなわち、時間領域（ＩＴＤＥ）中であるのか、または周波数領域（ＩＦＤＥ）中であるのかであることに留意されたい。
いくつかの実施形態では、動作中、等化器１１４は、チャネル状態に基づいてＩＴＤＥとＩＦＤＥとの間で切り替わり得る。復号されるべきシンボルｓのブロックごとに、フィルタ処理演算に関与するタップの数、たとえば、白色化フィルタｇのタップの数が決定され、これは、チャネル状態に基づく。タップの数が所定のしきい値を下回る場合、シンボルｓのブロックの反復検出および復号において使用される等化器１１４は、ＩＴＤＥとして実装される。そうでなく、タップの数が所定のしきい値を上回る場合、シンボルｓのブロックの反復検出および復号において使用される等化器１１４は、ＩＦＤＥとして実装される。
ＩＦＤＥ／ＩＴＤＥ構造の複雑性の低減
残りの実施形態では、「ＩＦＤＥ／ＩＴＤＥ等化器」および「ＩＦＤＥ／ＩＴＤＥ構造」という用語が時々使用される。ＩＦＤＥ／ＩＴＤＥ等化器は、ＩＦＤＥ／ＩＴＤＥ構造を有する等化器である。ＩＦＤＥ／ＩＴＤＥ構造は、図４に示されるＩＦＤＥ等化器構造または図５に示されるＩＴＤＥ等化器構造のいずれかとして実装される構造である。シンボルの特定のブロックを検出および復号するためにＩＦＤＥ構造が使用されるのかまたはＩＴＤＥ構造が使用されるのかは、実装に依存する。たとえば、選定される構造は、チャネル状態に依存し得る。ＩＦＤＥ構造とＩＴＤＥ構造との両方は、同様に動作し、違いは、一方が周波数領域中に実装され、他方が時間領域中に実装されるということである。一般的な構造および動作は、ＩＦＤＥ構造とＩＴＤＥ構造との両方に対して同じであり、検出および復号プロセスの反復ｉについて、ＦＥＣデコーダ１０８への入力は、順方向フィルタの出力と逆方向フィルタの出力との組合せ、たとえば、減算から取得される。順方向フィルタへの入力は、受信信号から取得され、逆方向フィルタへの入力は、前の反復ｉ－１からのＦＥＣデコーダ１０８の出力から取得される。
ＩＦＤＥ／ＩＴＤＥ等化器構造は、一般に、ＳＯＶＡまたはＢＣＪＲ等化器と比較してより低い計算複雑性を有するが、計算複雑性を低減することと、パフォーマンスに対して最小限の影響を課すこととの両方を行い得るいくつかの仮定を課することによって実装をさらに簡略化することが依然として可能である。以下で説明される例示的な変更のうちのいずれか１つ、一部、または全部が、いくつかの実施形態において実装され得る。また、以下で説明される例示的な変更は、ＩＦＤＥ等化器およびＩＴＤＥ等化器のうちの少なくとも１つに適用され得る。
１つの例示的な変更
上記で説明されたように、検出および復号は、複数の反復にわたって行われる。各反復は、ターボループ、ターボ反復、またはグローバルループと呼ばれ得る。シンボルを検出し、復号するために使用される反復の総数は、Ｉと指定され、反復のうちの特定の１つは、ｉと指定され、ここで、ｉ＝１，．．．Ｉである。各反復ｉにおいて、ＦＥＣデコーダ１０８の出力は、等化器１１４にフィードバックされ、これは、次の反復でＦＥＣデコーダ１０８への入力を更新する。
いくつかの実施形態では、第１の反復ｉ＝１ではＦＥＣデコーダ１０８から来たアプリオリ情報がない。したがって、第１の反復ｉ＝１では、後方フィルタ処理は行われず、等化器１１４は、ＭＭＳＥ等化器に簡略化され、ここで、順方向フィルタ値は、
Figure 0007290718000045
として計算される。
逆方向フィルタの値
Figure 0007290718000046
は計算される必要がない。したがって、反復ｉ＝１についての計算の複雑性は、他の反復ｉ＞１についての計算の複雑性と比較して低減され得る。
別の例示的な変更
順方向および逆方向フィルタを記述する式を考察することは、ＦＥＣ信頼性パラメータρが反復ごとに変化し得るというだけの理由で、これらのフィルタの再計算が反復ｉごとに必要になることを明らかにする。代わりにρが固定されていた場合、ＩＦＤＥまたはＩＴＤＥ等化器１１４のパラメータおよびフィルタタップは、シンボルｓのブロックの検出／復号ごとに１回のみ計算されればよい。ＩＦＤＥまたはＩＴＤＥ等化器１１４を実装する際の計算複雑性は、反復ごとにパラメータおよびフィルタタップを再計算することと比較して著しく低減され得、パフォーマンス劣化は、最小限になり得る。計算は、初期段階中に１回実装され、次いで、シンボルｓの信号処理全体の間一定に保たれ得る。
ターボ反復中に、ＦＥＣデコーダ１０８から出力されたＦＥＣコードワードは、理想的には、正しく送信されたコードワードに収束すべきであり、さもなければ、成功した復号は決して行われ得ない。したがって、ターボ反復の数が増加するにつれて、ρの値は、理想的には１に近くなるべきである。したがって、いくつかの実施形態では、ρは、ρ＝１として固定されるが、それは、代わりに任意の他の値、たとえば、ρ＝０．９に固定されることもできる。ρがρ＝１として固定される場合、いくつかの計算がさらに簡略化され得、たとえば、次式のように簡略化され得る。
Figure 0007290718000047
ここで、
Figure 0007290718000048
であり、
Figure 0007290718000049
である。
別の例示的な変更
ＱＰＳＫシグナリングの場合、軟シンボル生成は、非線形のｔａｎｈ関数を使用する。いくつかの実施形態では、ｔａｎｈ関数の計算は、近似によって次のように置き換えられる。ｘ＜－３である場合、ｔａｎｈ（ｘ）＝－１であり、それ以外の場合、ｘ＞３である場合、ｔａｎｈ（ｘ）＝１であり、それ以外の場合、ｔａｎｈ（ｘ）＝ｘ×（２７＋ｘ×ｘ）／（２７＋９×ｘ×ｘ）である。これは、ＩＦＤＥおよびＩＴＤＥ等化器１１４のうちの少なくとも１つを実装するときに計算複雑性を低減し得る。
拡張ＩＦＤＥ／ＩＴＤＥ等化器
たとえば、等化器１１４のパフォーマンスをさらに向上させることを試みるために、追加の変更が、いくつかの実施形態では、実装され得る。以下で説明される例示的な変更は、上記で説明された例示的な変更および実施形態のうちの１つ、一部、または全部の代わりにまたはそれの追加で実装され得る。
図６は、図３の補償後１１０とＦＥＣデコーダ１０８とのブロック図であり、等化器１１４は、ＩＦＤＥ／ＩＴＤＥ等化器１１４として実装される。図６では、ならびに以下で説明および図示される残りの実施形態では、タップ計算器１１６は、明快のために省略される。しかしながら、実際の実装では、タップ計算器１１６は、フィルタタップを計算するために含まれることになる。
前に説明したように、いくつかの実施形態では、ターボループの第１の反復ｉ＝１ではＦＥＣデコーダ１０８から来たアプリオリ情報がない。したがって、第１の反復ｉ＝１では、後方フィルタ処理が行われず、ＩＦＤＥ／ＩＴＤＥ等化器１１４は、ＭＭＳＥ等化器に簡略化される。限られた数のターボ反復があるときに、特に、シンボル間干渉（ＩＳＩ）が増加する場合に、ＩＦＤＥ／ＩＴＤＥ等化器１１４のパフォーマンスを改善することを試みるために、第１の反復の間に構造を改善することを目的とする変更が行われ得る。たとえば、光伝送シナリオでは、リンク中のＷＳＳの数が増加するにつれて増加するＢＣＪＲ等化器のエラーパフォーマンスとＩＦＤＥ／ＩＴＤＥ等化器のエラーパフォーマンスとの間のギャップがあり得る。結果は、より高いフィルタ処理の影響であり、したがって、線形チャネル等化器の出力におけるより高い雑音有色化であり得る。高いＩＳＩシナリオについてＩＦＤＥ／ＩＴＤＥ等化器１１４のエラーパフォーマンスを向上させることを試みる１つのオプションは、ターボ反復の数を増加させることである。しかしながら、ターボ反復の数を増加させることは、ＩＦＤＥ／ＩＴＤＥ等化器１１４を使用することの複雑性の省略を減少または除去し得る。以下で説明される代替解決策は、第１の反復の間にＩＦＤＥ／ＩＴＤＥ等化器１１４の構造を改善することを試みることであり、これは、ＢＣＪＲ等化器構造のエラーパフォーマンスとＩＦＤＥ／ＩＴＤＥ等化器１１４のエラーパフォーマンスとの間のギャップを低減するのを助け得る。いくつかの実施形態では、ＩＦＤＥ／ＩＴＤＥ等化器１１４の変更は、所与の数のターボ反復の間ＩＦＤＥ／ＩＴＤＥパフォーマンスを改善するために第１の反復でＦＥＣデコーダにＬＬＲ値を与えることに関与する。ＩＦＤＥ／ＩＴＤＥ構造は、第２の反復以降に利用される。
図７は、一実施形態による、等化器１１４とＦＥＣデコーダ１０８とのブロック図である。等化器１１４は、第１の等化器構造３０２と反復等化器構造３０４とを含む。検出および復号は、複数の反復にわたって行われる。シンボルを検出し、復号するために使用される反復の総数は、Ｉと指定され、反復のうちの特定の１つは、ｉと指定される。第１の反復ｉ＝１では、白色化フィルタ１１２の出力は、等化を実行する第１の等化器構造３０２にパスされる。第１の等化器構造３０２は、反復等化器構造３０４とは異なる。第１の等化器構造３０２によって実行される等化は、前のシンボルを復号した結果を使用し得るが、（反復等化器構造３０４とは異なり）第１の等化器構造３０２によって実行される等化は、検出および復号プロセスの前の反復の出力を使用しない。それが検出および復号プロセスの第１の反復であるので、検出および復号プロセスの前の反復の出力は利用可能でない。第１の等化器構造３０２の出力
Figure 0007290718000050
は、ＦＥＣデコーダ１０８にパスされ、これは、第１の反復のＦＥＣデコーダの出力
Figure 0007290718000051
を生成する。検出および復号プロセスの残りの反復は、反復等化器構造３０４を使用する。
反復等化器構造３０４は、次のように動作する。検出および復号プロセスの反復ｉ＞１について、ＦＥＣデコーダ１０８への入力は、順方向フィルタの出力と逆方向フィルタの出力との組合せ、たとえば、減算から取得される。順方向フィルタへの入力は、受信信号から取得され、逆方向フィルタへの入力は、前の反復ｉ－１からのＦＥＣデコーダ１０８の出力から取得される。各反復ｉ＞１の間、前の反復についてのＦＥＣデコーダの出力
Figure 0007290718000052
が使用される。
反復等化器構造３０４の一例は、ＩＦＤＥ／ＩＴＤＥ構造である。図８は、反復等化器構造３０４がＩＦＤＥ／ＩＴＤＥ構造３０４によって実装される図７の等化器構造を示す。残りの実施形態では、ＩＦＤＥ／ＩＴＤＥ構造は反復等化器構造３０４として使用されることになるが、概して、これが該当する必要はない。完全のために、図９は、ＩＦＤＥ／ＩＴＤＥ構造３０４がＩＦＤＥ構造として実装される図８の等化器構造を示す。代替として、ＩＦＤＥ／ＩＴＤＥ構造は、ＩＴＤＥ構造として実装され得る。
いくつかの実施形態では、線形予測符号化（ＬＰＣ）は、任意選択で、等化器１１４内の様々なポイントにおいて実行され得る。図１０は、等化器１１４内の３つの異なる場所でＬＰＣが任意選択で実行されるものとして示されている図８の変形形態を示す。ＬＰＣは、線形予測コーダによって実行される。３つの線形予測コーダが図１０に示されており、それぞれ、線形予測コーダ３１２ａ、３１２ｂ、および３１２ｃと標示されている。線形予測コーダ３１２ａ～ｃのうちのいずれか１つ、一部、または全部が存在し得る。
ＬＰＣは、過去のサンプルに基づいてサンプルを予測する処理である。雑音サンプルは相関するので、ＬＰＣは、現在のサンプルを予測し、次いで、受信信号からそれらを減算することを試みるために使用され得る。数学的形態では、予測された雑音サンプルは、次のように記載され得る。
Figure 0007290718000053
ここで、ｑ1．．．ｑMは、予測フィルタｑのタップであり、Ｍは、予測フィルタの次数であり、ｅ［ｎ］は、予測誤差ベクトルｅのｎ番目の要素である。平均２乗誤差（ＭＳＥ）を最小化する最適な予測子が白色化フィルタである。ＬＰＣは、受信信号中の雑音が有色化される、すなわち、それに相関するという特性を活用し、したがって、ＬＰＣは、たとえば上記の式を使用して雑音サンプルを推定することを試みる。
図１０の線形予測コーダ３１２ａ～ｃの図が明快のために簡略化されていることに留意されたい。たとえば、ＬＰＣは、雑音サンプルに作用し、したがって、雑音推定値を取得するためにこの信号の結果がＬＰＣに与えられる前に予測されたシンボルを受信信号から減算するために（図１０に示されていない）回路が存在する。受信信号から、ＬＰＣからの推定された雑音出力を減算するために（図１０に示されていない）追加の回路がやはり存在する可能性がある。ＬＰＣの推定された雑音出力を受信信号から減算することは、更新された予測シンボルを与える。この追加の回路は、等化器１１４の第１のブランチ（反復ｉ＝１）が判定帰還型等化器／ＬＰＣブロックを使用して実装される一例について説明するときに後の図（図１４）に示される。また、図１０の線形予測コーダ３１２ａ～ｃが第１の等化器構造３０２およびＩＦＤＥ／ＩＴＤＥ構造３０４とは別個のものとして示されているが、それらは、第１の等化器３０２の構造とＩＦＤＥ／ＩＴＤＥ構造３０４とのうちの少なくとも１つの一部であり得る。たとえば、ＬＰＣは、ＬＬＲ計算より前に行われ得る。
第１の等化器構造３０２は、多くの可能な異なる構造であり得る。
いくつかの実施形態では、第１の等化器構造３０２は線形予測コーダであり、その場合、追加の線形予測コーダ３１２ａが存在しないことになる。
いくつかの実施形態では、第１の等化器構造３０２は、非線形等化器である。たとえば、第１の等化器構造３０２は、ＢＣＪＲ等化器であり得る。別の例として、第１の等化器構造３０２は、判定帰還型等化器（ＤＦＥ）であり得る。
図１１は、第１の等化器構造がＤＦＥ３０２である図８の等化器１１４を示す。図１２は、随意のＬＰＣが線形予測コーダ３１２ａとして存在する図１１の変形形態を示す。
図１３は、一実施形態による、ＤＦＥ３０２の例示的な実装を示す。ＤＦＥ３０２の基本原理は、現在のシンボルの推定値が前に決定されたシンボルの推定値に依存するということである。ＤＦＥ３０２は、ＤＦＥ構造３５４とＬＬＲ計算器３５６とを含む。ＤＦＥ構造３５４への入力は、フィードフォワードフィルタ（ＦＦＦ）４０２にパスされる。ＦＦＦ４０２の出力は、コンバイナ４０８を介してフィードバックワードフィルタ（ＦＢＦ）４０４の出力と組み合わされる。たとえば、ＦＢＦ４０４の出力は、ＦＦＦ４０２の出力から減算され得る、その場合、コンバイナ４０８は、２つの信号を減算する回路またはプロセッサである。コンバイナ４０８の出力
Figure 0007290718000054
は、信号
Figure 0007290718000055
をコンスタレーション中の最も近いシンボル
Figure 0007290718000056
にマッピングするスライサ４１０にパスされる。ＦＢＦ４０４の出力は、前に検出されたシンボルの加重線形結合である。線形予測コーダ３１２ａが存在する場合、いくつかの実施形態では、ＬＬＲ計算器３５６が、代わりに、線形予測コーダ３１２ａの後に配置され得る。
ＤＦＥ等化は、特に、単位円に近いルートをもつ激しくひずんだチャネルにおいて線形チャネル等化器に対して改善されたパフォーマンスを示し得る非線形等化である。したがって、ＤＦＥ構造３５４は、ターボ等化の第１の反復の間受信シンボルのより信頼できる推定値を生成することを試みるために使用され得、ＬＬＲ値が、計算され、ＦＥＣデコーダ１０８にパスされる。白色化フィルタ１１２の後の信号は、
Figure 0007290718000057
として記載され得る。ＤＦＥは、フィルタ処理されたメッセージａ［ｎ］を処理し、図１３に示されているＤＦＥ構造３５４を使用してｓ［ｎ］のための推定値を与える。
ＤＦＥ構造３５４は、ＦＦＦ４０２Ｆ（ｚ）とＦＢＦ４０４Ｂ（ｚ）との上記で説明された２つの主要なフィルタを有する。両方のフィルタは、ＭＭＳＥ基準に基づいて最適化される。スライサ入力
Figure 0007290718000058
の前の推定されたシンボルのための式を記載するとき、前の決定が正しい場合、
Figure 0007290718000059
となる。ここで、ｆ［ｋ］およびｂ［ｋ］は、それぞれ、Ｆ（ｚ）＝Σkｆ［ｋ］ｚ-kおよびＢ（ｚ）＝Σkｂ［ｋ］ｚ-kの時間領域表現である。ＬFおよびＬBは、それぞれ、ＦＦＦおよびＦＢＦのためのタップの数を示す。
Ｆ（ｚ）およびＢ（ｚ）について解くことは以下を生じる。
ｆ＝（（Φgg－ＧＧH）＋σ2Ｉ）-1ｇ
および
ｂ＝ＧHｆ
ここで、Φggは、白色化フィルタ１１２ｇの自己相関行列であり、σ2は、雑音分散であり、Ｉは単位行列である。
ＤＦＥ構造３５４の出力が受信シンボルのより良い推定値を与え得るが、白色化フィルタ１１２ｇを適用する前に等化信号中に存在する雑音相関を活用することによって追加の改善があり得る。
図１２に戻ると、線形予測コーダ３１２ａが存在するとき、ＦＥＣデコーダ１０８からのアプリオリ情報が利用可能でない第１の反復（ｉ＝１）では、ブロックベースのＩＦＤＥ／ＩＴＤＥ等化器が、シンボルごとのＤＦＥに置き換えられ、その後、ＬＰＣが続く。ＦＥＣデコーダ１０８からのアプリオリ情報が利用可能である後続の反復（ｉ＞１）では、ＩＦＤＥ／ＩＴＤＥが前に説明されたように使用される。変調フォーマットまたは反復の数などの送信およびシステムパラメータに応じて、線形予測コーダ３１２ｂは、任意選択で、（図１０に示されるように）ＩＦＤＥ／ＩＴＤＥ構造３０４の後でまたはＩＦＤＥ／ＩＴＤＥ構造３０４の前に使用され得る。また、いくつかの実施形態では、第１のターボ反復の間のアプリオリ情報を計算するために第１の反復の間経路中の第１の等化器構造３０２としてＤＦＥまたは線形予測コーダのみが使用され得る。
図１４は、別の実施形態による、ＤＦＥ３０２の例示的な実装を示す。一方のＤＦＥ構造が順方向で動作し、他方のＤＦＥ構造が逆方向で動作するので、図１４のＤＦＥ３０２は双方向ＤＦＥである。線形予測コーダ３１２ａの組込みも示され、したがって、図示の構造は、ＤＦＥ－ＬＰＣブロックと呼ばれることがある。白色化フィルタ１１２も示されている。
動作中、信号Ｒが、たとえば、（図３に示されている）線形等化器１０６から受信される。受信信号は、検出および復号されるべきシンボルのブロックｓならびに有色化された雑音ｚを含み、すなわちＲ＝ｓ＋ｚである。受信信号は、白色化フィルタ１１２ｇを使用してフィルタ処理される。フィルタ処理されたメッセージは、推定された信号
Figure 0007290718000060
を取得するためにＤＦＥ構造３５４を使用して等化される。並行して、受信信号Ｒは、シンボル順序反転器５０４によって逆行され、これは、Ｒの受信サンプルの順序を逆行し、したがって、第１のシンボルを表す第１のサンプルがサンプルのブロック中の最後のサンプルになる。たとえば、Ｒが、各々がＮ個のシンボルの各々に対応するＮ個のサンプルのブロックｒ0からｒN-1からなる場合、シンボル順序反転器５０４への入力は、［ｒ0，ｒ1，．．．，ｒN-2，ｒN-1］となり、シンボル順序反転器５０４の出力は、［ｒN-1，ｒN-2，．．．ｒ1，ｒ0］となる。シンボル順序反転器５０４の出力は、白色化フィルタ１１２ｇを使用してフィルタ処理され、次いで、推定された信号
Figure 0007290718000061
を取得するためにＤＦＥ構造３５４を使用して等化される。白色化フィルタ１１２のタップが偶然複素になった場合、逆方向では、白色化フィルタは、実際に共役となり、すなわち、ｃｏｎｊ（ｇ）となり、図示のようにｇとならないことに留意されたい。推定された信号
Figure 0007290718000062
は、前に行われた逆行を元に戻すためにサンプルを再び逆行するために別のシンボル順序反転器５０４にパスされ、すなわち、
Figure 0007290718000063
は、
Figure 0007290718000064
に進む。シーケンスの順序を反転する概念については、たとえば、非特許文献８で説明されている。
２つの推定値
Figure 0007290718000065
および逆行された
Figure 0007290718000066
は、次いで、推定値
Figure 0007290718000067
を生成するためにコンバイナ５０８を使用して組み合わされる。たとえば、コンバイナ５０８は、
Figure 0007290718000068
および逆行された
Figure 0007290718000069
の平均、たとえば、
Figure 0007290718000070
を取得し得、その場合には、コンバイナ５０８は、２つの入力を加算し、結果を２で除算する回路とプロセッサとのうちの少なくとも１つによって実装される。生成される推定シーケンス
Figure 0007290718000071
は、受信信号Ｒと比較して、たとえば、元のシーケンスｓにより近いユークリッド距離に関してより良い品質を有し得る。生成された推定シーケンス
Figure 0007290718000072
は、次いで、
Figure 0007290718000073
の硬判定または軟判定推定値を受信信号Ｒから減算することによって雑音値の粗い推定値、たとえば
Figure 0007290718000074
を取得するために雑音推定器５０２にパスされ、ここで、
Figure 0007290718000075
は、
Figure 0007290718000076
と相関しており、いくつかの実施形態では、
Figure 0007290718000077
である。推定された雑音は、次いで、ＬＰＣを実行し、それによって、雑音値のより良い推定値を生成することを試みるために線形予測コーダ３１２ａにパスされる。線形予測コーダ３１２ａから出力された更新された雑音推定値は、次いで、シンボル推定値
Figure 0007290718000078
を生成するためにコンバイナ５１０を介して受信信号Ｒから減算される。シンボル推定値
Figure 0007290718000079
は、次いで、ＬＬＲ計算器３５４にパスされる。
利益
上記のいくつかの実施形態では、効率的な低複雑度のターボデコーダは、シンボルベースの判定帰還型等化、ブロックベースの判定帰還型等化、およびＬＰＣの原則に基づいて提示される。いくつかの実施形態の重要な要素は、ＦＥＣデコーダとともに反復的に動作する周波数領域に実装されるブロックベースの判定帰還型等化であり、これは、反復周波数領域等化（ＩＦＤＥ）と呼ばれている。反復等化のパフォーマンスを改善することを試みるために、いくつかの実施形態は、追加の構成要素、たとえば、シンボルベースの判定帰還型等化とＬＰＣとを含み、改善された構造は、拡張反復周波数領域等化（Ｅ－ＩＦＤＥ）と呼ばれることがある。
いくつかの実施形態では、最適な方法に相当するパフォーマンスを達成し得るが、より効率的な実装をもつターボ等化設計が開示される。設計は、前に説明したＩＦＤＥならびに前に説明した時間領域等価物ＩＴＤＥとして周波数領域に示されている。
いくつかの実施形態では、上記で説明されたＩＦＤＥ／ＩＴＤＥ構造は、コンスタレーションサイズおよびフィルタ後のタップ長における線形の複雑性次数で、ＱＡＭコンスタレーションのためにＢＣＪＲ／ＭＬＳＥを効果的に置き換えることができる。いくつかの実施形態では、より長いフィルタ後のタップ長では、ＩＦＤＥ／ＩＴＤＥ構造は、限られた数のタップをもつＢＣＪＲよりも優れていることさえあり得る。いくつかの実施形態では、効率的な実装の場合、順方向再帰および逆方向再帰ではトレリスの遅延がないので、ＢＣＪＲと比較してより多数のターボ反復が実現可能である。
検出および復号設計を向上させるために、いくつかの実施形態では、たとえば、回路を実際的実装のために適用可能にするために、パフォーマンスを改善し、設計を簡略化するためにいくつかの変更が与えられる。これらの変更は、アプリオリ情報がＦＥＣデコーダによってフィードバックされない第１の反復中にターボループに軟推定値を与えるために実際的実装と、同じく、シンボルベースの時間領域ＤＦＥおよびＬＰＣの実装とのための考慮事項を含む。さらに、変更は、依然として、比較的低い複雑性を示し、ターボ検出原則を実装しないかまたは低い複雑性／電力実装を必要とするシステムのためにスタンドアロンの低複雑度等化技法として実装され得る。
いくつかの実施形態では、上記で説明されたＩＦＤＥ／ＩＴＤＥ構造および拡張設計は、ターボ等化のための効率的な非線形等化器として働き得る。妥当な複雑性と最適なＢＣＪＲ等化器に相当するパフォーマンスとをもつ効率的なターボ等化器の実装が可能になり得る。シンボルベースのＤＦＥとブロックベースのＤＦＥとの組合せは、ターボ検出のパフォーマンスを改善し、最適なＢＣＪＲ等化器と比較して低減された実装リソースを示すために使用され得る。ＢＣＪＲ等化器と本発明のいくつかの実施形態との間の主要な差は、本発明のいくつかの実施形態がチャネルメモリとコンスタレーションとの中でのみ線形である複雑性を有するということである。ＢＣＪＲ等化器とは異なり、本発明のいくつかの実施形態は、トレリス復号の代わりにシンボルデマッピングに基づく。本発明のいくつかの実施形態は、最適であるものの複雑なＢＣＪＲ等化器と同様の特性を有するチャネル等化器の、低減された複雑性実現を与える。随意のＬＰＣを使用することによってパフォーマンスのさらなる改善が可能になり得る。実装では、パフォーマンスと複雑性、たとえば、パワーとの間で妥協するように開示されるチャネル等化器のうちの任意の１つを選択することによってフレキシブルなターボ検出／復号が可能になり得る。
ＢＣＪＲ等化器と上記のいくつかの実施形態において開示される拡張ＩＦＤＥ（Ｅ－ＩＦＤＥ）の一実施形態との間の比較は、以下の通りである。ＢＣＪＲ等化器は、最適なシンボルごとの等化器であるが、高い実装複雑性を必要とする。Ｅ－ＩＦＤＥは、準最適であるが、コンスタレーションサイズとフィルタタップの数とに応じて線形複雑性を有する。ＢＣＪＲ等化器は、雑音増幅なしにトレリスを進めることによってＬＬＲを生成する。Ｅ－ＩＦＤＥは、受信信号をフィルタ処理し、ＬＬＲを生成するためにシンボルの軟再構成を実行する。ＢＣＪＲは、別個のＩ／Ｑ処理の場合、少数のチャネルタップ、たとえば、３つまたは４つのタップの場合、小さいコンスタレーション、たとえば、ＱＰＳＫおよび１６ＱＡＭのために実際に実装され得る。Ｅ－ＩＦＤＥは、別個の複雑な処理のための、より大きいコンスタレーションおよびより多数のチャネルタップ、たとえば、７つのタップのために実際に実装され得る。
前に説明されたように、本明細書で説明される提案された解決策は、光学システム中の受信機に限定されず、他のシステム、たとえば、マイクロ波システム中でも使用され得る。ＭＩＭＯ等化器およびすべての関連する受信信号処理が行われた後、開示されるターボ検出および復号構造が、大量の追加のリソースまたは電力消費量を必要とすることなしに改善されたパフォーマンスを与えることを試みるために実装され得る。したがって、いくつかの実施形態では、本明細書で説明される提案された解決策は、ターボループを有する任意の受信機、たとえば、光コヒーレント受信機またはマイクロ波受信機中で実装され得る。
方法および一般的な実施形態
図１５は、一実施形態による、受信機（たとえば、受信機１０２）によって実行される方法のブロック図である。本方法は、複数の反復にわたってシンボルのブロックの検出および復号中に実行される。受信機は、少なくともＦＥＣデコーダ（たとえば、ＦＥＣデコーダ１０８）と、第１の等化器構造（たとえば、第１の等化器構造３０２）と、反復等化器構造（たとえば、反復等化器構造３０４）とを含む。反復等化器構造は、一般に、第１の等化器構造とは異なるが、これは必ずしも必要ではない。反復等化器構造は、いくつかの実施形態では、第１の等化器構造と同じであることができる。たとえば、いくつかの実施形態では、ＩＦＤＥ／ＩＴＤＥ構造は、すべての反復ｉ≧１中で使用され得る。
ステップ６０２において、検出および復号の第１の反復ｉ＝１が実行され、これは、ステップ６０２Ａと６０２Ｂとを含む。ステップ６０２Ａでは、第１の等化器構造は、出力を生成するためにシンボルを搬送する受信信号を処理する。たとえば、シンボルを搬送する受信信号は、白色化フィルタ、たとえば、白色化フィルタ１１２の出力であるか、または白色化フィルタの出力から取得され得る。ステップ６０２Ｂにおいて、ＦＥＣデコーダは、第１の等化器構造の出力から取得された入力に対してＦＥＣ復号を実行する。
ステップ６０４において、検出および復号の１つまたは複数の他の反復ｉ＞１が実行される。いくつかの実施形態では、１つまたは複数の他の反復の各々中に、ステップ６０４Ａから６０４Ｄが実行される。ステップ６０４Ａにおいて、反復等化器構造の順方向フィルタは、受信信号から取得された入力をフィルタ処理する。たとえば、受信信号は、白色化フィルタ、たとえば、白色化フィルタ１１２の出力であり得る。ステップ６０４Ｂにおいて、反復等化器構造の逆方向フィルタは、検出および復号の前の反復からのＦＥＣデコーダの出力から取得された入力をフィルタ処理する。ステップ６０４Ｃにおいて、順方向フィルタの出力は、組み合わされた信号を取得するために逆方向フィルタの出力と組み合わされる。いくつかの実施形態では、組合せは、逆方向フィルタの出力を順方向フィルタの出力から減算することを備えるが、これは必要ではない。たとえば、加算などの別の動作が代わりに実行され得る。ステップ６０４Ｄにおいて、ＦＥＣデコーダは、組み合わされた信号から取得された入力に対してＦＥＣ復号を実行する。
反復等化器構造が必ずしも順方向フィルタと、逆方向フィルタと、コンバイナとのうちの少なくとも１つを含む必要があるとは限らないことに留意されたい。より一般的には、ステップ６０４において、検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、（ｉ）ＦＥＣデコーダへの入力が反復等化器構造の出力から取得され、（ｉｉ）反復等化器構造への１つの入力が受信信号から取得され、（ｉｉｉ）反復等化器構造への別の入力が、検出および復号の前の反復からのＦＥＣデコーダの出力から取得される。反復等化器構造の出力は、コンバイナの出力に基づき得るが、これは必要ではない。受信信号から取得された入力は、順方向フィルタによってフィルタ処理され得るが、これは必要ではない。検出および復号の前の反復からのＦＥＣデコーダの出力から取得された入力は、逆方向フィルタによってフィルタ処理され得るが、これは必要ではない。
いくつかの実施形態では、ステップ６０４における方法は、組み合わされた信号から取得された入力の少なくとも１つのＬＬＲ値を計算することと、少なくとも１つのＬＬＲ値を使用してＦＥＣ復号を実行することとを含む。いくつかの実施形態では、ステップ６０４における方法は、ＦＥＣデコーダの出力を少なくとも１つのシンボルにマッピングすることを含む。いくつかの実施形態では、逆方向フィルタへの入力は、少なくとも１つのシンボルから取得される。
いくつかの実施形態では、ステップ６０４において、すなわち、検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、本方法は、第１のフーリエ変換信号を取得するために受信信号にＤＦＴを適用することと、順方向フィルタへの入力として第１のフーリエ変換信号を使用することとをさらに含み得る。ＤＦＴを適用することの一例は、ＦＦＴ回路２０２である。本方法は、逆フーリエ変換信号を取得するために組み合わされた信号に逆ＤＦＴを適用することと、逆フーリエ変換信号から少なくとも１つのＬＬＲ値を計算することとをさらに含み得る。逆ＤＦＴを適用することの一例は、ＩＦＦＴ回路２０６である。本方法は、第２のフーリエ変換信号を取得するためにＦＥＣデコーダの出力からマッピングされた少なくとも１つのシンボルにＤＦＴを適用することと、逆方向フィルタへの入力として第２のフーリエ変換信号を使用することとをさらに含み得る。このＤＦＴを適用することの一例は、ＦＦＴ回路２１２である。
いくつかの実施形態では、線形予測符号化は、ＦＥＣ復号の前に、たとえば、検出および復号の第１の反復ｉ＝１中に実行され得る。
いくつかの実施形態では、第１の等化器構造は、前に説明したようにいくつかの異なる構造を有することができ、たとえば、第１の等化器構造は、線形予測コーダまたはＢＣＪＲ等化器、もしくはＤＦＥであり得る。いくつかの実施形態では、第１の等化器構造がＤＦＥである場合、ＤＦＥは、フィードフォワードフィルタ（たとえば、フィードフォワードフィルタ４０２）とフィードバックワードフィルタ（たとえば、フィードバックワードフィルタ４０４）とを含み得る。ステップ６０２中に、すなわち、検出および復号の第１の反復ｉ＝１中に、本方法は、フィードフォワードフィルタがＤＦＥの入力をフィルタ処理することと、フィードバックワードフィルタが、たとえば、少なくとも１つの前に検出されたシンボルを使用して出力を生成することと、第２の組み合わされた信号を取得するために（たとえば、コンバイナ４０８などのコンバイナを使用して）フィードフォワードフィルタの出力をフィードバックワードフィルタの出力と組み合わせることと、たとえば、スライサ４１０などのスライサを使用して第２の組み合わされた信号から少なくとも１つの推定されたシンボルを取得することとを含み得る。いくつかの実施形態では、ステップ６０２は、少なくとも１つの推定されたシンボルから少なくとも１つのＬＬＲ値を計算することと、少なくとも１つのＬＬＲ値を使用してＦＥＣ復号を実行することとをさらに含み得る。少なくとも１つのＬＬＲ値を計算することの一例は、図１３におけるＬＬＲ計算器３５６である。
いくつかの実施形態では、第１の等化器構造がＤＦＥである場合、ＤＦＥは、第１のＤＦＥ構造と第２のＤＦＥ構造とを含み得、ここで、第１のＤＦＥ構造と第２のＤＦＥ構造との各々は、入力を受信し、フィルタ処理するためのフィードフォワードフィルタと、たとえば、少なくとも１つの前に検出されたシンボルを使用して出力を生成するためのフィードバックワードフィルタと、フィードフォワードフィルタの出力をフィードバックワードフィルタの出力と組み合わせるためのコンバイナと、コンバイナの出力から推定されたシンボルのブロックを取得するためのスライサとを含む。ＤＦＥ構造の一例は、ＤＦＥ構造３５４である。ステップ６０２中に、すなわち、検出および復号の第１の反復ｉ＝１中に、本方法は、第１のＤＦＥ構造が、推定されたシンボル
Figure 0007290718000080
の第１のブロックを出力するためにサンプルの第１のブロックを処理することと、第２のＤＦＥ構造が、推定されたシンボル
Figure 0007290718000081
の第２のブロックを出力するためにサンプルの第２のブロックを処理することであって、サンプルの第２のブロックは、サンプルの第１のブロックの逆である、処理することと、推定されたシンボルの逆行された第２のブロックを取得するために推定されたシンボル
Figure 0007290718000082
の第２のブロックを逆行することと、推定されたシンボルの更新されたブロックを取得するために推定されたシンボル
Figure 0007290718000083
の第１のブロックを推定されたシンボルの逆行された第２のブロックと組み合わせることとを含み得る。一例を図１４に示す。いくつかの実施形態では、ステップ６０２は、推定されたシンボルの更新されたブロックから少なくとも１つのＬＬＲ値を計算することと、少なくとも１つのＬＬＲ値を使用してＦＥＣ復号を実行することとをさらに含む。いくつかの実施形態では、ＦＥＣ復号を実行する前に、線形予測符号化が、推定されたシンボルの更新されたブロックを変更するために雑音サンプルに対して実行される。一例が図１４に示される。
本明細書では、多くの異なる受信機構造が開示される。一実施形態では、たとえば、図７において、受信機は、複数の反復にわたってシンボルのブロックの検出および復号を実行するために等化器とＦＥＣデコーダとを含む。等化器は、（ｉ）検出および復号の第１の反復ｉ＝１中に使用するための第１の等化器構造と、（ｉｉ）検出および復号の１つまたは複数の他の反復ｉ＞１中に使用するための反復等化器構造とを含み得る。反復等化器構造は、第１の等化器構造とは異なり得るが、これは必ずしも必要ではない。いくつかの実施形態では、反復等化器構造は、順方向フィルタの出力を逆方向フィルタの出力と組み合わせるために順方向フィルタと、逆方向フィルタと、コンバイナとを含む。反復等化器構造の一例は、ＩＦＤＥ／ＩＴＤＥ構造である。しかしながら、順方向フィルタと、逆方向フィルタと、コンバイナとのいずれかまたはすべてが必要でないことがあることを理解されたい。
いくつかの実施形態では、検出および復号の第１の反復ｉ＝１中に、第１の等化器構造への入力が、シンボルを搬送する受信信号から取得され、ＦＥＣデコーダへの入力が、第１の等化器構造の出力から取得される。シンボルを搬送する受信信号は、白色化フィルタ（たとえば、白色化フィルタ１１２）の出力であり得るか、または白色化フィルタの出力から導出され得るが、たとえば、白色化フィルタ１１２が存在しない場合、これが該当する必要はない。
いくつかの実施形態では、検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、ＦＥＣデコーダへの入力は、反復等化器構造の出力から取得され、反復等化器構造への１つの入力は、受信信号から取得され、反復等化器構造への別の入力は、検出および復号の前の反復からのＦＥＣデコーダの出力から取得される。反復等化器構造が、偶然、順方向フィルタの出力を逆方向フィルタの出力と組み合わせるために順方向フィルタと、逆方向フィルタと、コンバイナとを含む場合、ＦＥＣデコーダへの入力は、コンバイナの出力から取得され得、順方向フィルタへの入力は、受信信号から取得され得、逆方向フィルタへの入力は、検出および復号の前の反復からのＦＥＣデコーダの出力から取得され得る。
いくつかの実施形態では、コンバイナは、コンバイナの出力を取得するために逆方向フィルタの出力を順方向フィルタの出力から減算するために回路を含むか、またはそれによって実装される。ただし、減算は必要ではない。いくつかの実施形態では、組合せは、代わりに、一例として、加算または平均化であり得る。
いくつかの実施形態では、ＬＬＲ計算器は、コンバイナとＦＥＣデコーダとの間に挿入される。一例は、コンバイナ２０５とＦＥＣデコーダ１０８との間に挿入されたＬＬＲ計算器２０８である。ＬＬＲ計算器の入力は、コンバイナの出力から取得され、ＦＥＣデコーダへの入力は、ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される。
いくつかの実施形態では、シンボル生成器は、ＦＥＣデコーダと逆方向フィルタとの間に挿入される。一例は、ＦＥＣデコーダ１０８と逆方向フィルタ２１４との間に挿入される軟シンボル生成器２１０である。シンボル生成器は、少なくとも１つのシンボルにＦＥＣデコーダの出力をマッピングするものであり、逆方向フィルタへの入力は、少なくとも１つのシンボルから取得される。
いくつかの実施形態では、反復等化器構造は、順方向フィルタに入力される第１のフーリエ変換信号を取得するために受信信号にＤＦＴを適用するために第１のＤＦＴ回路を含む。一例は、ＦＦＴ回路２０２である。いくつかの実施形態では、反復等化器構造は、コンバイナの出力に逆ＤＦＴを適用し、それによって、ＬＬＲ計算器に逆フーリエ変換信号を与えるためにコンバイナとＬＬＲ計算器との間に挿入された逆ＤＦＴ回路を含む。一例は、ＩＦＦＴ回路２０６である。いくつかの実施形態では、反復等化器構造は、シンボル生成器の出力にＤＦＴを適用し、それによって、逆方向フィルタへの入力である第２のフーリエ変換信号を与えるためにシンボル生成器と逆方向フィルタとの間に挿入された第２のＤＦＴ回路を含む。一例は、ＦＦＴ回路２１２である。
いくつかの実施形態では、受信機は、１つまたは複数の線形予測コーダ、たとえば、線形予測コーダ３１２ａまたは３１２ｂなどのＦＥＣデコーダより前の線形予測コーダをさらに含む。線形予測コーダは、たとえば、線形予測コーダ３１２ａの場合のように第１の等化器構造とＦＥＣデコーダとの間に挿入され得る。
第１の等化器構造は、異なる構造、たとえば、線形予測コーダまたはＢＣＪＲ等化器またはＤＦＥであり得る。第１の等化器構造がＤＦＥである場合、ＤＦＥは、ＤＦＥの入力を受信し、フィルタ処理するためのフィードフォワードフィルタと、たとえば、少なくとも１つの前に検出されたシンボルを使用して出力を生成するためのフィードバックワードフィルタと、フィードフォワードフィルタの出力をフィードバックワードフィルタの出力と組み合わせるための第２のコンバイナと、第２のコンバイナの出力から少なくとも１つの推定されたシンボルを取得するためのスライサとを含み得る。一例は、図１３におけるＤＦＥ３０２である。いくつかの実施形態では、受信機は、スライサとＦＥＣデコーダとの間に挿入されたＬＬＲ計算器、たとえば、ＬＬＲ計算器３５６をさらに含み得る。ＬＬＲ計算器の入力は、スライサの出力から取得され、ＦＥＣデコーダへの入力は、ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される。
いくつかの実施形態では、ＤＦＥは、第１のＤＦＥ構造と第２のＤＦＥ構造とを含み得、ここで、第１のＤＦＥ構造と第２のＤＦＥ構造との各々は、入力を受信し、フィルタ処理するためのフィードフォワードフィルタと、たとえば、少なくとも１つの前に検出されたシンボルを使用して出力を生成するためのフィードバックワードフィルタと、フィードフォワードフィルタの出力をフィードバックワードフィルタの出力と組み合わせるための第２のコンバイナと、第２のコンバイナの出力から推定されたシンボルのブロックを取得するためのスライサとを含む。ＤＦＥは、第１のシンボル順序反転器と第２のシンボル順序反転器とをさらに含み得、ここで、第１のシンボル順序反転器と第２のシンボル順序反転器との各々は、入力のシーケンスの順序を逆行するものである。ＤＦＥは、第３のコンバイナの第１の入力を第３のコンバイナの第２の入力と組み合わせるために第３のコンバイナ（たとえば、コンバイナ５０８）をさらに含み得る。ＤＦＥは、第１のＤＦＥ構造においてサンプルの第１のブロックを受信し、推定されたシンボル
Figure 0007290718000084
の第１のブロックを出力することと、第２のＤＦＥ構造においてサンプルの第２のブロックを受信し、推定されたシンボル
Figure 0007290718000085
の第２のブロックを出力することであって、サンプルの第２のブロックは、第１のシンボル順序反転器を使用してサンプルの第１のブロックの逆から取得される、出力することと、推定されたシンボルの逆行された第２のブロックを取得するために第２のシンボル順序反転器を使用して推定されたシンボル
Figure 0007290718000086
の第２のブロックを逆行することと、第３のコンバイナの第１の入力において推定されたシンボル
Figure 0007290718000087
の第１のブロックを受信し、第３のコンバイナの第２の入力において推定されたシンボルの逆行された第２のブロックを受信することと、推定されたシンボルの更新されたブロックを取得するために推定されたシンボル
Figure 0007290718000088
の第１のブロックを推定されたシンボルの逆行された第２のブロックと組み合わせることとを行うように構成され得る。一例は、図１４におけるＤＦＥである。
いくつかの実施形態では、第３のコンバイナとＦＥＣデコーダとの間に挿入されたＬＬＲ計算器、たとえば、図１４のＬＬＲ計算器３５６がさらにあり得、ここで、ＬＬＲ計算器の入力は、第３のコンバイナ（たとえば、コンバイナ５０８）から出力された推定されたシンボルの更新されたブロックから取得され、ここで、ＦＥＣデコーダへの入力は、ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される。
いくつかの実施形態では、受信機は、第３のコンバイナの出力とＬＬＲ計算器の入力との間に挿入された線形予測コーダをさらに含み得、ここで、線形予測コーダは、推定されたシンボルの更新されたブロックを変更するために雑音サンプルに対して線形予測符号化を実行するものである。一例は、図１４における線形予測コーダ３１２ａである。
受信フィルタ１０４、線形等化器１０６、ＦＥＣデコーダ１０８、白色化フィルタ１１２、等化器１１４、タップ計算器１１６、ＤＦＴ回路２０２／２１２、ＩＤＦＴ回路２０６、ＬＬＲ計算器２０８、順方向フィルタ２０４／２０４Ａ、逆方向フィルタ２１４／２１４Ａ、フィルタポイント計算器２１６／２１６Ａ、軟シンボル生成器２１０、コンバイナ２０５、第１の等化器構造３０２、反復等化器構造３０４、ＩＦＤＥ／ＩＴＤＥ構造３０４、線形予測コーダ３１２ａ～ｃ、ＤＦＥ３０２、フィードフォワードフィルタ４０２、コンバイナ４０８、スライサ４１０、フィードバックワードフィルタ４０４、ＬＬＲ計算器３５６、ＤＦＥ構造３５４、雑音推定器５０２、シンボル順序反転器５０４、およびコンバイナ５０８のうちの任意の１つまたは複数を含む上記のすべての実施形態において説明された構成要素は、それぞれ、回路の形態で実装され得る。いくつかの実装形態では、回路は、メモリと、メモリ上に記憶された命令を実行する１つまたは複数のプロセッサとを含む。１つまたは複数のプロセッサが命令を実行するとき、１つまたは複数のプロセッサに、上記の構成要素の一部または全部の動作、たとえば、受信フィルタ１０４、線形等化器１０６、ＦＥＣデコーダ１０８、白色化フィルタ１１２、等化器１１４、タップ計算器１１６、ＤＦＴ回路２０２／２１２、ＩＤＦＴ回路２０６、ＬＬＲ計算器２０８、順方向フィルタ２０４／２０４Ａ、逆方向フィルタ２１４／２１４Ａ、フィルタポイント計算器２１６／２１６Ａ、軟シンボル生成器２１０、コンバイナ２０５、第１の等化器構造３０２、反復等化器構造３０４、ＩＦＤＥ／ＩＴＤＥ構造３０４、線形予測コーダ３１２ａ～ｃ、ＤＦＥ３０２、フィードフォワードフィルタ４０２、コンバイナ４０８、スライサ４１０、フィードバックワードフィルタ４０４、ＬＬＲ計算器３５６、ＤＦＥ構造３５４、雑音推定器５０２、シンボル順序反転器５０４、およびコンバイナ５０８のうちの任意の１つまたは複数の動作を実行させる。
代替的に、受信フィルタ１０４、線形等化器１０６、ＦＥＣデコーダ１０８、白色化フィルタ１１２、等化器１１４、タップ計算器１１６、ＤＦＴ回路２０２／２１２、ＩＤＦＴ回路２０６、ＬＬＲ計算器２０８、順方向フィルタ２０４／２０４Ａ、逆方向フィルタ２１４／２１４Ａ、フィルタポイント計算器２１６／２１６Ａ、軟シンボル生成器２１０、コンバイナ２０５、第１の等化器構造３０２、反復等化器構造３０４、ＩＦＤＥ／ＩＴＤＥ構造３０４、線形予測コーダ３１２ａ～ｃ、ＤＦＥ３０２、フィードフォワードフィルタ４０２、コンバイナ４０８、スライサ４１０、フィードバックワードフィルタ４０４、ＬＬＲ計算器３５６、ＤＦＥ構造３５４、雑音推定器５０２、シンボル順序反転器５０４、およびコンバイナ５０８のうちの少なくとも１つを含む上記の実施形態において説明された構成要素は、上記の構成要素の一部または全部の動作、たとえば、受信フィルタ１０４、線形等化器１０６、ＦＥＣデコーダ１０８、白色化フィルタ１１２、等化器１１４、タップ計算器１１６、ＤＦＴ回路２０２／２１２、ＩＤＦＴ回路２０６、ＬＬＲ計算器２０８、順方向フィルタ２０４／２０４Ａ、逆方向フィルタ２１４／２１４Ａ、フィルタポイント計算器２１６／２１６Ａ、軟シンボル生成器２１０、コンバイナ２０５、第１の等化器構造３０２、反復等化器構造３０４、ＩＦＤＥ／ＩＴＤＥ構造３０４、線形予測コーダ３１２ａ～ｃ、ＤＦＥ３０２、フィードフォワードフィルタ４０２、コンバイナ４０８、スライサ４１０、フィードバックワードフィルタ４０４、ＬＬＲ計算器３５６、ＤＦＥ構造３５４、雑音推定器５０２、シンボル順序反転器５０４、およびコンバイナ５０８のうちの少なくとも１つの動作を実行するための特定用途向け集積回路（ＡＳＩＣ）、グラフィックス処理ユニット（ＧＰＵ）、またはプログラム化フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの専用回路を使用してそれぞれ実装され得る。
結論
本発明について、それの特定の特徴および実施形態を参照しながら説明してきたが、本発明から逸脱することなくそれに様々な変更および組合せが行われ得る。説明および図面は、したがって、添付の特許請求の範囲によって定義された本発明のいくつかの実施形態の例示にすぎないと見なすべきであり、本発明の範囲内に入る任意のおよびすべての変更形態、変形形態、組合せまたは等価物を対象とすることが企図される。したがって、本発明およびそれの利点について詳細に説明されたが、添付の特許請求の範囲によって定義された本発明から逸脱することなく様々な変更、置換および改変が本明細書で行われ得る。さらに、本出願の範囲は、本明細書で説明される処理、機械、製造物、組成物、手段、方法およびステップの特定の実施形態に限定するものではない。本発明の本開示から当業者が容易に諒解するように、本明細書で説明される対応する実施形態と実質的に同じ機能を実行するかまたは実質的に同じ結果を達成する、現在存在するかまたは後で開発される処理、機械、製造物、組成物、手段、方法、またはステップが、本発明に従って利用され得る。したがって、添付の特許請求の範囲は、そのような処理、機械、製造物、組成物、手段、方法、またはステップをそれらの範囲内に含むものとする。
さらに、命令を実行する本明細書で例示される任意のモジュール、構成要素、またはデバイスは、コンピュータ／プロセッサ可読命令、データ構造、プログラムモジュール、および他のデータのうちの少なくとも１つなどの情報のストレージのために１つまたは複数の非一時的コンピュータ／プロセッサ可読記憶媒体を含み得るかまたはそれへのアクセスを有し得る。非一時的コンピュータ／プロセッサ可読記憶媒体の例の非網羅的なリストは、磁気カセット、磁気テープ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、コンパクトディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタルビデオディスクもしくはデジタル多用途ディスク（ＤＶＤ）、ブルーレイディスク（登録商標）または他の光ストレージなどの光ディスク、任意の方法もしくは技術で実装される揮発性および不揮発性の取外し可能および取外し不能メディア、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリまたは他のメモリ技術を含む。いかなるそのような非一時的コンピュータ／プロセッサ記憶媒体も、デバイスの一部であるか、またはそれにアクセス可能であるかもしくは接続可能であり得る。本明細書で説明されるいかなるアプリケーションまたはモジュールも、そのような非一時的コンピュータ／プロセッサ可読記憶媒体によって記憶または保持され得るコンピュータ／プロセッサ可読／実行可能命令を使用して実装され得る。

Claims (23)

  1. 複数の反復にわたってシンボルのブロックの検出および復号中に受信機によって実行される方法であって、前記受信機は、前方誤り訂正（ＦＥＣ）デコーダと、第１の等化器構造と、反復等化器構造とを含み、前記方法は、
    前記検出および復号の第１の反復ｉ＝１中に、前記第１の等化器構造が出力を生成するために前記シンボルを搬送する受信信号を処理し、前記ＦＥＣデコーダが前記第１の等化器構造の前記出力から取得された入力に対してＦＥＣ復号を実行することと、
    前記検出および復号の１つまたは複数の他の反復ｉ＞１の各々中に、前記反復等化器構造が、前記反復等化器構造の出力を生成するために、前記シンボルを搬送する前記受信信号と前記検出および復号の前の反復からの前記ＦＥＣデコーダの出力から取得された入力との両方を処理し、前記ＦＥＣデコーダが、前記反復等化器構造の前記出力から取得された入力に対してＦＥＣ復号を実行することと
    を含み、
    前記反復等化器構造は、反復周波数領域等化器（ＩＦＤＥ）構造または反復時間領域等化器（ＩＴＤＥ）構造のいずれかとして実装される構造である反復周波数領域等化器／反復時間領域等化器（ＩＦＤＥ／ＩＴＤＥ）構造であり、前記反復等化器構造は、チャネル状態に基づいて前記ＩＴＤＥと前記ＩＦＤＥとの間で切り替わり得、
    前記チャネル状態に基づいて、復号されるべき前記シンボルのブロックごとに、フィルタ演算処理に関与するタップの数が決定され、前記タップの数が所定のしきい値を下回る場合、前記シンボルの前記ブロックの前記検出及び前記復号において使用される前記反復等化器構造は前記ＩＴＤＥとして実装され、前記タップの数が前記所定のしきい値を上回る場合、前記シンボルの前記ブロックの前記検出及び前記復号において使用される前記反復等化器構造は前記ＩＦＤＥとして実装される方法。
  2. 前記検出および復号の前記１つまたは複数の他の反復ｉ＞１の各々中に、
    前記方法は、前記反復等化器構造の順方向フィルタが、前記受信信号から取得された入力をフィルタ処理し、前記反復等化器構造の逆方向フィルタが、前記検出および復号の前記前の反復からの前記ＦＥＣデコーダの前記出力から取得された前記入力をフィルタ処理し、組み合わされた信号を取得するために前記順方向フィルタの出力と前記逆方向フィルタの出力とを組み合わせることを含み、
    前記ＦＥＣ復号は、前記組み合わされた信号から取得された入力に対して実行される、請求項１に記載の方法。
  3. 前記組み合わせることは、前記順方向フィルタの前記出力から前記逆方向フィルタの前記出力を減算することを含む、請求項２に記載の方法。
  4. 前記組み合わされた信号から取得された前記入力の少なくとも１つの対数尤度比（ＬＬＲ）値を計算すること、および、前記少なくとも１つのＬＬＲ値を使用して前記ＦＥＣ復号を実行することをさらに含む、請求項２または３に記載の方法。
  5. 前記ＦＥＣデコーダの前記出力を少なくとも１つのシンボルにマッピングすることをさらに含み、前記逆方向フィルタの入力は前記少なくとも１つのシンボルから取得される、請求項４に記載の方法。
  6. 前記検出および復号の前記１つまたは複数の他の反復ｉ＞１の各々中に、前記方法は、
    第１のフーリエ変換信号を取得するために離散フーリエ変換（ＤＦＴ）を前記受信信号に適用すること、および、前記順方向フィルタへの入力として前記第１のフーリエ変換信号を使用することと、
    逆フーリエ変換信号を取得するために前記組み合わされた信号に逆フーリエ変換を適用すること、および、前記逆フーリエ変換信号から前記少なくとも１つのＬＬＲ値を計算することと、
    第２のフーリエ変換信号を取得するために前記ＦＥＣデコーダの前記出力からマッピングされた前記少なくとも１つの信号に前記ＤＦＴを適用すること、および、前記逆方向フィルタへの前記入力として前記第２のフーリエ変換信号を使用すること
    をさらに含む、請求項５に記載の方法。
  7. 前記検出および復号の前記第１の反復ｉ＝１中の前記ＦＥＣ復号の前に、線形予測符号化を実行することをさらに含む、請求項１乃至６のいずれか１項に記載の方法。
  8. 前記第１の等化器構造は、線形予測コーダまたはＢａｈｌ、Ｃｏｃｋｅ、Ｊｅｌｉｎｅｋ、およびＲａｖｉｖ（ＢＣＪＲ）等化器を含む、請求項１乃至７のいずれか１項に記載の方法。
  9. 前記第１の等化器構造は、判定帰還型等化器（ＤＦＥ）を含む、請求項２乃至８のいずれか１項に記載の方法。
  10. 前記ＤＦＥは、フィードフォワードフィルタ、およびフィードバックワードフィルタを含み、前記検出および復号の前記第１の反復ｉ＝１中に前記方法は、
    前記フィードフォワードフィルタが、前記ＤＦＥの入力をフィルタ処理することと、
    前記フィードバックワードフィルタが、少なくとも１つの前に検出されたシンボルを使用して出力を生成することと、
    第２の組み合わされた信号を取得するために前記フィードフォワードフィルタの出力を前記フィードバックワードフィルタの前記出力と組み合わせることと、
    前記第２の組み合わされた信号から少なくとも１つの推定されたシンボルを取得することと
    を含む、請求項９に記載の方法。
  11. 受信機であって、
    複数の反復にわたってシンボルのブロックの検出および復号を実行するための等化器および前方誤り訂正（ＦＥＣ）デコーダを含み、
    前記等化器は、（ｉ）前記検出および復号の第１の反復ｉ＝１中に使用するための第１の等化器構造と、（ｉｉ）前記検出および復号の１つまたは複数の他の反復ｉ＞１中に使用するための反復等化器構造とを含み、
    前記検出および復号の前記第１の反復ｉ＝１中に、前記第１の等化器構造への入力が、前記シンボルを搬送する受信信号から取得され、前記ＦＥＣデコーダへの入力が、前記第１の等化器構造の出力から取得され、
    前記検出および復号の前記１つまたは複数の他の反復ｉ＞１の各々中に、前記ＦＥＣデコーダへの入力は、前記反復等化器構造の出力から取得され、前記反復等化器構造への１つの入力は、前記受信信号から取得され、前記反復等化器構造への別の入力は、前記検出および復号の前の反復からの前記ＦＥＣデコーダの出力から取得され、
    前記反復等化器構造は、反復周波数領域等化器（ＩＦＤＥ）構造または反復時間領域等化器（ＩＴＤＥ）構造のいずれかとして実装される構造である反復周波数領域等化器／反復時間領域等化器（ＩＦＤＥ／ＩＴＤＥ）構造であり、前記反復等化器構造は、チャネル状態に基づいて前記ＩＴＤＥと前記ＩＦＤＥとの間で切り替わり得、
    前記チャネル状態に基づいて、復号されるべき前記シンボルのブロックごとに、フィルタ演算処理に関与するタップの数が決定され、前記タップの数が所定のしきい値を下回る場合、前記シンボルの前記ブロックの前記検出及び前記復号において使用される前記反復等化器構造は前記ＩＴＤＥとして実装され、前記タップの数が前記所定のしきい値を上回る場合、前記シンボルの前記ブロックの前記検出及び前記復号において使用される前記反復等化器構造は前記ＩＦＤＥとして実装される受信機。
  12. 前記反復等化器構造は、順方向フィルタと、逆方向フィルタと、前記順方向フィルタの出力を前記逆方向フィルタの出力と組み合わせるコンバイナとを含み、前記ＦＥＣデコーダへの前記入力は、前記コンバイナの入力から取得され、前記順方向フィルタへの入力は、前記受信信号から取得され、前記逆方向フィルタへの入力は、前記検出および復号の前記前の反復からの前記ＦＥＣデコーダの前記出力から取得される、請求項１１に記載の受信機。
  13. 前記コンバイナは、前記コンバイナの前記出力を取得するために前記順方向フィルタの前記出力から前記逆方向フィルタの前記出力を減算する回路を含む、請求項１２に記載の受信機。
  14. 前記コンバイナとＦＥＣデコーダとの間に挿入された対数尤度比（ＬＬＲ）計算器をさらに含み、前記ＬＬＲ計算器の入力は、前記コンバイナの前記出力から取得され、前記ＦＥＣデコーダの前記入力は、前記ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される、請求項１２または１３に記載の受信機。
  15. 前記ＦＥＣデコーダと前記逆方向フィルタとの間に挿入されたシンボル生成器をさらに含み、前記シンボル生成器は、前記ＦＥＣデコーダの前記出力を少なくとも１つのシンボルにマッピングし、前記逆方向フィルタへの前記入力は、前記少なくとも１つのシンボルから取得される、請求項１４に記載の受信機。
  16. 前記反復等化器構造は、
    前記順方向フィルタへの入力である第１のフーリエ変換信号を取得するために、離散フーリエ変換（ＤＦＴ）を前記受信信号に適用する第１のＤＦＴ回路と、
    逆ＤＦＴを前記コンバイナの前記出力に適用し、そうすることによって前記フーリエ変換信号を前記ＬＬＲ計算器に提供する、前記コンバイナと前記ＬＬＲ計算器との間に挿入された逆ＤＦＴ回路と、
    前記ＤＦＴを前記シンボル生成器の出力に適用し、そうすることによって前記逆方向フィルタへの入力である第２のフーリエ変換信号を提供する、前記シンボル生成器と前記逆方向フィルタとの間に挿入された第２のＤＦＴ回路と
    を含む、請求項１５に記載の受信機。
  17. 前記第１の等化器構造と前記ＦＥＣデコーダとの間に挿入された線形予測コーダ（ＬＰＣ）をさらに含む、請求項１１乃至１６のいずれか１項に記載の受信機。
  18. 前記第１の等化器構造は、判定帰還型等化器（ＤＦＥ）を含む、請求項１２乃至１７のいずれか１項に記載の受信機。
  19. 前記コンバイナは、第１のコンバイナであり、前記ＤＦＥは、
    前記ＤＦＥの入力を受信し、フィルタ処理するフィードフォワードフィルタと、
    少なくとも１つの前に検出されたシンボルを使用して出力を生成するフィードバックワードフィルタと、
    前記フィードフォワードフィルタの出力を前記フィードバックワードフィルタの前記出力に組み合わせる第２のコンバイナと、
    前記第２のコンバイナの出力から少なくとも１つの推定されたシンボルを取得するスライサと
    を含む、請求項１８に記載の受信機。
  20. 前記スライサと前記ＦＥＣデコーダとの間に挿入されたＬＬＲ計算器をさらに含み、前記ＬＬＲ計算器の入力は、前記スライサの出力から取得され、前記ＦＥＣデコーダへの前記入力は、前記ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される、請求項１９に記載の受信機。
  21. 前記コンバイナは第１のコンバイナであり、前記ＤＦＥは、
    第１のＤＦＥ構造と第２のＤＦＥ構造であって、前記第１のＤＦＥ構造と前記第２のＤＦＥ構造との各々は、入力を受信してフィルタ処理するフィードフォワードフィルタと、少なくとも１つの前に検出されたシンボルを使用して出力を生成するフィードバックワードフィルタと、前記フィードフォワードフィルタの出力を前記フィードバックワードフィルタの前記出力と組み合わせる第２のコンバイナと、前記第２のコンバイナの出力から推定されたシンボルのブロックを取得するスライサとを含む、第１のＤＦＥ構造および第２のＤＦＥ構造と、
    第１のシンボル順序反転器と第２のシンボル順序反転器であって、前記第１のシンボル順序反転器と前記第２のシンボル順序反転器との各々は、入力のシーケンスの順序を逆行する、第１のシンボル順序反転器および第２のシンボル順序反転器と、
    第３のコンバイナであって、前記第３のコンバイナの第１の入力を前記第３のコンバイナの第２の入力と組み合わせる、第３のコンバイナと
    を含み、
    前記ＤＦＥは、
    第１のＤＦＥ構造においてサンプルの第１のブロックを受信して、推定されたシンボル
    Figure 0007290718000089
     の第１のブロックを出力し、
    前記第２のＤＦＥ構造においてサンプルの第２のブロックを受信し、推定されたシンボル
    Figure 0007290718000090
     の第２のブロックを出力し、前記サンプルの第２のブロックは、前記第１のシンボル順序反転器を使用して前記サンプルの第１のブロックの逆から取得され、
    推定されたシンボルの逆行された第２のブロックを取得するために、前記第２のシンボル順序反転器を使用して推定されたシンボル
    Figure 0007290718000091
     の前記第２のブロックを逆行し、
    前記第３のコンバイナの前記第１の入力において推定されたシンボル
    Figure 0007290718000092
     の前記第１のブロックを受信し、前記第３のコンバイナの前記第２の入力において推定されたシンボルの前記逆行された第２のブロックを受信し、推定されたシンボルの更新されたブロックを取得するために、推定されたシンボル
    Figure 0007290718000093
     の前記第１のブロックを推定されたシンボルの前記逆行された第２のブロックと組み合わせる、請求項１８乃至２０のいずれか１項に記載の受信機。
  22. 前記第３のコンバイナと前記ＦＥＣデコーダとの間に挿入されたＬＬＲ計算器をさらに含み、前記ＬＬＲ計算器の入力は、前記第３のコンバイナから出力された推定されたシンボルの前記更新されたブロックから取得され、前記ＦＥＣデコーダの前記入力は、前記ＬＬＲ計算器によって計算された少なくとも１つのＬＬＲ値から取得される、請求項２１に記載の受信機。
  23. 前記第３のコンバイナの前記出力と前記ＬＬＲ計算器の前記入力との間に挿入された線形予測コーダをさらに含み、前記線形予測コーダは、推定されたシンボルの前記更新されたブロックを変更するために雑音サンプルに対して線形予測符号化を実行する、請求項２２に記載の受信機。
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