JP2006351878A - Semiconductor device - Google Patents

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Koji Koike
功二 小池
Hiroshige Hirano
博茂 平野
Yutaka Ito
伊藤　　豊
Yasushi Takemura
康司 竹村
Hikari Sano
光 佐野
Masao Takahashi
昌男 高橋
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with a multilayer wiring structure which assuredly prevents the occurrence of cracks or peeling in an interlayer insulating film due to mechanical or thermal stresses. <P>SOLUTION: The semiconductor device incorporates a seal ring 102 on a periphery including a corner (chip corner section) in a chip region 101 on a semiconductor substrate, as well as a primary dummy wiring 103a and a secondary dummy wiring 103b which are laid out in a mesh pattern (lattice pattern) on the inner side further from the seal ring 102 in the chip region 101. A structure for reinforcing the chip strength is composed of the primary dummy wiring 103a and secondary dummy wiring 103b. The secondary dummy wiring 103b intersects with the primary dummy wiring 103a in an oblique direction (for example, direction at 45°). <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、低誘電率誘電体材料などからなる層間絶縁膜、つまり、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い層間絶縁膜を用いた多層配線構造を有する半導体装置において機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を防止する配線（チップ強度強化用構造体）に関するものである。   The present invention relates to a semiconductor device having a multilayer wiring structure using an interlayer insulating film made of a low dielectric constant dielectric material or the like, that is, an interlayer insulating film having a low Young's modulus, hardness and interfacial adhesion and a high thermal expansion coefficient. The present invention relates to a wiring (chip strength enhancing structure) that prevents cracking or peeling of an interlayer insulating film due to mechanical stress or thermal stress.

デジタル化社会が進むにつれ、半導体装置の高機能化・高速化の要望が強まっている。この要望に応えるための半導体装置の大規模高集積化に伴い、配線の多層化さらには配線の微細化が進んでいる。また、近年、配線の微細化に起因して生じる寄生容量を抑制して半導体装置を高速化するために、従来のシリコン酸化膜やシリコン窒化膜などの酸化物誘電体と比べてより誘電率の低い低誘電率誘電体材料（ Low-k材料）が層間絶縁膜に用いられるようになってきている。
特開２００３−２４３４０１号公報 特開２００４−１５３０１５号公報 As the digital society progresses, the demand for higher functionality and higher speed of semiconductor devices has increased. Along with the large scale and high integration of semiconductor devices to meet this demand, the number of wiring layers and the miniaturization of wirings are increasing. Also, in recent years, in order to suppress the parasitic capacitance caused by the miniaturization of the wiring and increase the speed of the semiconductor device, the dielectric constant is higher than that of a conventional oxide dielectric such as a silicon oxide film or a silicon nitride film. A low dielectric constant dielectric material (low-k material) has been used for an interlayer insulating film.
JP 2003-243401 A JP 2004-153015 A

低誘電率材料には、従来の酸化物誘電体と比較して、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高いという物理的特性の著しい違いが存在する。このため、低誘電率誘電体材料を用いた半導体装置においては、ワイヤーボンディング時におけるパッド下側の層間絶縁膜界面での剥離若しくはクラックの発生、又は封止後の熱応力に起因するチップコーナー部での剥離若しくはクラックの発生等が問題となっている。このような層間絶縁膜のクラックや剥離は配線間のリークや断線を引き起こし、半導体装置に致命的ダメージを及ぼす。   Low dielectric constant materials have significant differences in physical properties such as low Young's modulus, hardness and interfacial adhesion and high coefficient of thermal expansion compared to conventional oxide dielectrics. For this reason, in a semiconductor device using a low dielectric constant dielectric material, chip corner portions are caused by peeling or cracking at the interface between the interlayer insulating films below the pads during wire bonding, or thermal stress after sealing. There is a problem of peeling or cracking at the surface. Such cracks and delamination of the interlayer insulating film cause leaks and disconnections between the wirings, causing fatal damage to the semiconductor device.

図１５は、従来の半導体装置におけるチップコーナー部（集積回路を構成する配線の存在しない領域）及びその近傍の平面図である。また、図１６は、図１５における XVI−XVI 線の断面図である。尚、図１５においては、絶縁膜の図示を省略している。   FIG. 15 is a plan view of a chip corner portion (a region where no wiring constituting the integrated circuit is present) and its vicinity in a conventional semiconductor device. FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG. In FIG. 15, the illustration of the insulating film is omitted.

図１５及び図１６に示すように、１においては、絶縁膜の図示を省略している。   As shown in FIGS. 15 and 16, the insulating film is not shown in FIG.

図１５及び図１６に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域１１が設けられていると共に、各チップ領域１１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング１２が設けられている。また、チップ領域１１におけるシールリング１２よりも内側にはメッシュ状（格子状）にレイアウトされたダミー配線（チップ強度強化用構造体）１３が設けられている。尚、シールリング１２は、低誘電率膜１４と絶縁膜１５とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられていると共に、ダミー配線１３は、当該層間絶縁膜中に積層された複数の配線層のそれぞれに配置されている。また、シールリング１２及びダミー配線１３はそれぞれバリア材料１７とそれにより囲まれた配線材料１８とから構成されている。   As shown in FIGS. 15 and 16, a plurality of chip regions 11 are provided on a wafer serving as a semiconductor substrate (not shown), and an outer peripheral portion including a corner portion (chip corner portion) in each chip region 11 is provided. Is provided with a seal ring 12. A dummy wiring (chip strength enhancing structure) 13 laid out in a mesh shape (lattice shape) is provided on the inner side of the seal ring 12 in the chip region 11. The seal ring 12 is provided so as to vertically penetrate an interlayer insulating film in which low dielectric constant films 14 and insulating films 15 are alternately stacked, and the dummy wiring 13 is provided in the interlayer insulating film. Are arranged in each of a plurality of wiring layers stacked on each other. The seal ring 12 and the dummy wiring 13 are each composed of a barrier material 17 and a wiring material 18 surrounded by the barrier material 17.

ところが、各配線層には同一のメッシュ状のダミー配線１３が設けられているので、図１６に示すように、ダミー配線１３に対して斜め方向から外部応力１６が加わった場合、ダミー配線１３と低誘電率膜１４との接触面積が小さい当該斜め方向において、剥がれやクラックが発生しやすくなる。この問題は、一般に、ダミー配線１３と低誘電率膜１４との密着性と比べて、低誘電率膜１４と絶縁膜１５との密着性が劣ることによって生じる。   However, since the same mesh-like dummy wiring 13 is provided in each wiring layer, as shown in FIG. 16, when an external stress 16 is applied to the dummy wiring 13 from an oblique direction, In the oblique direction where the contact area with the low dielectric constant film 14 is small, peeling or cracking is likely to occur. This problem generally arises because the adhesion between the low dielectric constant film 14 and the insulating film 15 is inferior to the adhesion between the dummy wiring 13 and the low dielectric constant film 14.

前記に鑑み、本発明は、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料などからなる層間絶縁膜を用いた多層配線構造を有する半導体装置において、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止することを目的とする。   In view of the above, the present invention provides a semiconductor device having a multilayer wiring structure using an interlayer insulating film made of a low dielectric constant dielectric material having a low Young's modulus, hardness and interfacial adhesion and a high thermal expansion coefficient. It is an object of the present invention to reliably prevent cracking or peeling of an interlayer insulating film caused by stress or thermal stress.

前記の目的を達成するために、本願発明者らは、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料などからなる層間絶縁膜を用いた多層配線構造を有する半導体装置において、層間絶縁膜のクラック又は剥離が発生しやすいチップコーナー部や配線面積率（ある領域の面積に対する当該領域に配置されている配線の占有面積の比率）の低い特定箇所に、メッシュ状の配線に加えて、当該配線と斜めに交差する他の配線（例えば当該配線のパターンを４５°回転させたパターンを持つ他の配線）を設けることを着想した。   In order to achieve the above object, the inventors of the present application have developed a multilayer wiring structure using an interlayer insulating film made of a low dielectric constant dielectric material having a low Young's modulus, hardness and interfacial adhesion and a high thermal expansion coefficient. In a semiconductor device having a mesh, a chip corner portion or a wiring area ratio (ratio of the area occupied by a wiring arranged in a certain area to a certain area) where the interlayer insulating film is likely to crack or peel off is meshed. The idea was to provide other wiring (for example, other wiring having a pattern obtained by rotating the wiring pattern by 45 °) obliquely intersecting the wiring.

すなわち、本発明に係る半導体装置は、半導体基板上の層間絶縁膜中に積層された複数の配線層を有する半導体装置であって、前記半導体基板のチップ領域の外周部に設けられたシールリングと、前記チップ領域における前記シールリングよりも内側に設けられたチップ強度強化用構造体とを備え、前記チップ強度強化用構造体は、格子状に配置された第１の配線と、前記第１の配線に対して斜め方向に交差する第２の配線とを有する。   That is, a semiconductor device according to the present invention is a semiconductor device having a plurality of wiring layers stacked in an interlayer insulating film on a semiconductor substrate, and a seal ring provided on an outer peripheral portion of a chip region of the semiconductor substrate; A chip strength enhancing structure provided on the inner side of the seal ring in the chip region, wherein the chip strength enhancing structure includes a first wiring arranged in a grid pattern, and the first strength And a second wiring that intersects the wiring in an oblique direction.

本発明の半導体装置によると、例えば第１の配線に対して斜め方向から外部応力が加わったとしても、当該斜め方向において、密着性の高い領域となる第２の配線と層間絶縁膜との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止することができる。   According to the semiconductor device of the present invention, for example, even when external stress is applied to the first wiring from an oblique direction, the contact between the second wiring and the interlayer insulating film that is a highly adhesive region in the oblique direction. The area of the area can be secured. For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. It is possible to reliably prevent cracking or peeling.

本発明の半導体装置において、前記第１の配線と前記第２の配線との交差角度は４５°であってもよい。   In the semiconductor device of the present invention, an intersection angle between the first wiring and the second wiring may be 45 °.

本発明の半導体装置において、前記第１の配線と前記第２の配線とは、少なくとも１つの同一の配線層に設けられていてもよいし、又は互いに異なる配線層に設けられていてもよい。   In the semiconductor device of the present invention, the first wiring and the second wiring may be provided in at least one same wiring layer, or may be provided in different wiring layers.

本発明の半導体装置において、一の配線層に設けられた前記第１の配線又は前記第２の配線と、他の配線層に設けられた前記第１の配線又は前記第２の配線とが少なくとも１つのビアを介して接続されていると、層間絶縁膜のクラック又は剥離をより確実に防止することができる。   In the semiconductor device of the present invention, at least the first wiring or the second wiring provided in one wiring layer and the first wiring or the second wiring provided in another wiring layer are at least When connected through one via, cracking or peeling of the interlayer insulating film can be more reliably prevented.

本発明の半導体装置において、前記チップ強度強化用構造体は、前記チップ領域のコーナー部に設けられていてもよいし、又は前記チップ領域におけるコーナー部以外の他の部分に設けられていてもよい。後者の場合、前記チップ強度強化用構造体は、前記チップ領域における前記コーナー部以外の外周部に設けられていてもよいし、又は前記チップ領域における前記コーナー部以外の中央部に設けられていてもよい。   In the semiconductor device of the present invention, the structure for strengthening the chip strength may be provided in a corner portion of the chip region, or may be provided in a portion other than the corner portion in the chip region. . In the latter case, the structure for enhancing the chip strength may be provided in an outer peripheral portion other than the corner portion in the chip region, or provided in a central portion other than the corner portion in the chip region. Also good.

本発明によると、チップ強度強化用構造体が、格子状の第１の配線と、当該第１の配線に対して斜め方向に交差する第２の配線とを有するため、低誘電率誘電体材料等からなる層間絶縁膜に機械的ストレス又は熱的ストレスが様々な方向から加わった場合にも、層間絶縁膜のクラック又は剥離を確実に防止し、それにより不良の発生を防止することができる。   According to the present invention, since the structure for enhancing the chip strength includes the first wiring in the form of a lattice and the second wiring that intersects the first wiring in an oblique direction, the low dielectric constant dielectric material Even when mechanical stress or thermal stress is applied to the interlayer insulating film made of, for example, from various directions, cracking or peeling of the interlayer insulating film can be surely prevented, thereby preventing occurrence of defects.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (First embodiment)
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図１は、本実施形態の半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。また、図２は、図１におけるII−II線の断面図である。尚、図１においては、絶縁膜の図示を省略している。   FIG. 1 is a plan view of a chip corner portion (a region where there are no wirings or elements constituting an integrated circuit) and its vicinity in the semiconductor device of this embodiment. 2 is a cross-sectional view taken along line II-II in FIG. In FIG. 1, the insulating film is not shown.

図１及び図２に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域（ダイシング後に個片の半導体チップとなる領域：以下同じ）１０１が設けられていると共に、各チップ領域１０１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング１０２が設けられている。また、チップ領域１０１におけるシールリング１０２よりも内側にはメッシュ状（格子状）にレイアウトされた第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂが設けられている。本実施形態では、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとによってチップ強度強化用構造体が構成される。本願において、ダミー配線とは、半導体集積回路に含まれない配線、つまりデバイスの電気的特性に関係のない配線を意味する。   As shown in FIGS. 1 and 2, a plurality of chip regions 101 (regions that become individual semiconductor chips after dicing: the same applies hereinafter) 101 are provided on a wafer that is a semiconductor substrate (not shown), and each chip. A seal ring 102 is provided on an outer peripheral portion including a corner portion (chip corner portion) in the region 101. A first dummy wiring 103 a and a second dummy wiring 103 b laid out in a mesh shape (lattice shape) are provided inside the seal ring 102 in the chip region 101. In the present embodiment, the first dummy wiring 103a and the second dummy wiring 103b constitute a chip strength enhancing structure. In the present application, the dummy wiring means wiring that is not included in the semiconductor integrated circuit, that is, wiring that is not related to the electrical characteristics of the device.

尚、シールリング１０２は、低誘電率膜１０４と絶縁膜１０５とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビア（ビア幅でライン状に延びる壁構造）の積層体からなる。   The seal ring 102 is a line via (wall structure extending in a line shape with a via width) provided so as to vertically penetrate an interlayer insulating film in which low dielectric constant films 104 and insulating films 105 are alternately stacked. It consists of a laminate.

また、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂは、当該層間絶縁膜中に積層された複数の配線層のそれぞれに配置されている。すなわち、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとは同一の配線層に設けられており、互いに接続されている。また、各配線層において、第２のダミー配線１０３ｂは、第１のダミー配線１０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線１０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線１０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線１０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線１０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   Further, the first dummy wiring 103a and the second dummy wiring 103b are arranged in each of a plurality of wiring layers stacked in the interlayer insulating film. That is, the first dummy wiring 103a and the second dummy wiring 103b are provided in the same wiring layer and are connected to each other. In each wiring layer, the second dummy wiring 103b intersects the first dummy wiring 103a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 103b is obtained by rotating the mesh pattern layout of the first dummy wiring 103a by 45 °. Specifically, the first dummy wiring 103a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 103b has a third direction intersecting with the first or second direction at 45 ° and a fourth direction intersecting perpendicularly (at 90 °) (fourth direction). The direction also extends at 45 ° to the first or second direction.

また、シールリング１０２並びに第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂはそれぞれバリア材料１１１とそれにより囲まれた配線材料（例えばＣｕ）１１２とから構成されている。   The seal ring 102, the first dummy wiring 103a and the second dummy wiring 103b are each composed of a barrier material 111 and a wiring material (for example, Cu) 112 surrounded by the barrier material 111.

また、低誘電率膜１０４は例えばＳｉＯＣ等からなる低誘電率膜であり、絶縁膜１０５は例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜である。   The low dielectric constant film 104 is a low dielectric constant film made of, for example, SiOC, and the insulating film 105 is an insulating film made of, for example, SiN or SiCN that prevents diffusion of Cu.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップコーナー部に、前述の第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線１０３ａに対して斜め方向（例えば図１のII−II線方向つまり図２の左右方向）から外部応力が加わったとしても、図２に示すように、当該斜め方向において、密着性の高い領域となる第２のダミー配線１０３ｂと層間絶縁膜（具体的には低誘電率膜１０４及び拡散防止絶縁膜１０５）との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。   According to the present embodiment, the chip strength enhancing structure of the present embodiment, which includes the first dummy wiring 103a and the second dummy wiring 103b described above, is formed at the chip corner portion where the interlayer insulating film is likely to crack or peel off. Has been placed. Therefore, for example, even if external stress is applied to the first dummy wiring 103a from an oblique direction (for example, the II-II line direction in FIG. 1, that is, the left-right direction in FIG. 2), as shown in FIG. In this case, it is possible to secure an area of a contact region between the second dummy wiring 103b which is a highly adhesive region and the interlayer insulating film (specifically, the low dielectric constant film 104 and the diffusion preventing insulating film 105). For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects.

尚、第１の実施形態において、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂをチップコーナー部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   In the first embodiment, the first dummy wiring 103a and the second dummy wiring 103b are arranged at the chip corner portion. However, instead of or in addition to this, film peeling or the like is likely to occur. (For example, a region where there is no pattern of wiring, elements, etc.), or another specific portion with a low wiring area ratio.

また、第１の実施形態において、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂをシールリング１０２と接続してもよいし、又は接続しなくてもよい。   In the first embodiment, the first dummy wiring 103a and the second dummy wiring 103b may or may not be connected to the seal ring 102.

また、第１の実施形態において、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the first embodiment, needless to say, the intersection angle between the first dummy wiring 103a and the second dummy wiring 103b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 103a and the second dummy wiring 103b is 20 ° or more and 70 ° or less.

また、第１の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the first embodiment, the structure for strengthening the chip strength is configured by using two types of mesh-shaped dummy wirings. Instead, three or more types of mesh-shaped dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第１の実施形態において、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線１０３ａ及び１０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the first embodiment, as the width of each of the first dummy wiring 103a and the second dummy wiring 103b is increased, and as the mesh of each dummy wiring 103a and 103b is increased in density (the number of wirings). As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第１の実施形態において、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   In the first embodiment, instead of the first dummy wiring 103a and the second dummy wiring 103b, wiring that is laid out in the same manner as each dummy wiring and is used as a signal line or a power supply line is used. May be.

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Second Embodiment)
Hereinafter, a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図３は、本実施形態の半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。また、図４は、図３におけるIV−IV線の断面図である。尚、図３においては、絶縁膜の図示を省略している。   FIG. 3 is a plan view of a chip corner portion (a region where no wiring or elements constituting the integrated circuit are present) and the vicinity thereof in the semiconductor device of this embodiment. 4 is a cross-sectional view taken along line IV-IV in FIG. In FIG. 3, the insulating film is not shown.

図３及び図４に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域２０１が設けられていると共に、各チップ領域２０１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング２０２が設けられている。また、チップ領域２０１におけるシールリング２０２よりも内側にはメッシュ状（格子状）にレイアウトされた第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂが設けられている。本実施形態では、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとによってチップ強度強化用構造体が構成される。   As shown in FIGS. 3 and 4, a plurality of chip regions 201 are provided on a wafer serving as a semiconductor substrate (not shown), and an outer peripheral portion including a corner portion (chip corner portion) in each chip region 201 is provided. A seal ring 202 is provided. In addition, a first dummy wiring 203 a and a second dummy wiring 203 b laid out in a mesh shape (lattice shape) are provided inside the seal ring 202 in the chip region 201. In the present embodiment, the first dummy wiring 203a and the second dummy wiring 203b constitute a structure for enhancing chip strength.

尚、シールリング２０２は、低誘電率膜２０４と絶縁膜２０５とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビアの積層体からなる。   The seal ring 202 is composed of a laminated body of line vias provided so as to vertically penetrate an interlayer insulating film in which low dielectric constant films 204 and insulating films 205 are alternately stacked.

また、第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂは、当該層間絶縁膜中に積層された複数の配線層に交互に配置されている。すなわち、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとは互いに異なる配線層に設けられている。また、第２のダミー配線２０３ｂは、第１のダミー配線２０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線２０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線２０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線２０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線２０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   Further, the first dummy wiring 203a and the second dummy wiring 203b are alternately arranged in a plurality of wiring layers stacked in the interlayer insulating film. That is, the first dummy wiring 203a and the second dummy wiring 203b are provided in different wiring layers. The second dummy wiring 203b intersects the first dummy wiring 203a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 203b is obtained by rotating the mesh pattern layout of the first dummy wiring 203a by 45 °. Specifically, the first dummy wiring 203a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 203b has a third direction that intersects the first or second direction at 45 ° and a fourth direction that intersects perpendicularly (at 90 °) (the fourth direction). The direction also extends at 45 ° to the first or second direction.

また、シールリング２０２並びに第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂはそれぞれバリア材料２１１とそれにより囲まれた配線材料（例えばＣｕ）２１２とから構成されている。   The seal ring 202, the first dummy wiring 203a, and the second dummy wiring 203b are each composed of a barrier material 211 and a wiring material (for example, Cu) 212 surrounded by the barrier material 211.

また、低誘電率膜２０４は例えばＳｉＯＣ等からなる低誘電率膜であり、絶縁膜２０５は例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜である。   The low dielectric constant film 204 is a low dielectric constant film made of, for example, SiOC, and the insulating film 205 is an insulating film made of, for example, SiN or SiCN that prevents diffusion of Cu.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップコーナー部に、前述の第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線２０３ａに対して斜め方向（例えば図３のIV−IV線方向つまり図４の左右方向）から外部応力が加わったとしても、図４に示すように、当該斜め方向において、密着性の高い領域となる第２のダミー配線２０３ｂと層間絶縁膜（具体的には低誘電率膜２０４及び拡散防止絶縁膜２０５）との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。   According to the present embodiment, the chip strength enhancing structure of the present embodiment, which includes the first dummy wiring 203a and the second dummy wiring 203b described above, is formed at the chip corner portion where the interlayer insulating film is likely to crack or peel off. Is arranged. Therefore, for example, even if external stress is applied to the first dummy wiring 203a from an oblique direction (for example, the IV-IV line direction in FIG. 3, that is, the left-right direction in FIG. 4), as shown in FIG. In this case, the area of the contact region between the second dummy wiring 203b and the interlayer insulating film (specifically, the low dielectric constant film 204 and the diffusion preventing insulating film 205), which is a highly adhesive region, can be secured. For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects.

また、本実施形態によると、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとが互いに異なる配線層に設けられているため、各配線層での極度な配線面積率の増加に起因する不良の発生を防ぐことができる。具体的には、例えば第１の実施形態のように、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとを同一の配線層に配置した場合、配線面積率が増大する結果、配線がディッシング形状になる危険性が高くなる。ディッシングが生じた場合、露光マージンが低下してシールリング１０２のビア部にパターン形成不良が起こる。それに対して、第２の実施形態では、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとが互いに異なる配線層に設けられているため、各配線層での極度な配線面積率の増加を防止でき、それによってディッシングに起因する不良の発生を防止することができる。   Further, according to the present embodiment, since the first dummy wiring 203a and the second dummy wiring 203b are provided in different wiring layers, defects caused by an extreme increase in the wiring area ratio in each wiring layer. Can be prevented. Specifically, for example, as in the first embodiment, when the first dummy wiring 103a and the second dummy wiring 103b are arranged in the same wiring layer, the wiring area ratio increases, so that the wiring is dished. The risk of becoming a shape increases. When dishing occurs, the exposure margin decreases and pattern formation failure occurs in the via portion of the seal ring 102. On the other hand, in the second embodiment, since the first dummy wiring 203a and the second dummy wiring 203b are provided in different wiring layers, an extreme increase in the wiring area ratio in each wiring layer is achieved. It is possible to prevent the occurrence of defects due to dishing.

尚、第２の実施形態において、第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂをチップコーナー部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   In the second embodiment, the first dummy wiring 203a and the second dummy wiring 203b are disposed at the chip corner portion. However, instead of or in addition to this, film peeling or the like is likely to occur. (For example, a region where there is no pattern of wiring, elements, etc.), or another specific portion with a low wiring area ratio.

また、第２の実施形態において、第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂをシールリング２０２と接続してもよいし、又は接続しなくてもよい。   In the second embodiment, the first dummy wiring 203a and the second dummy wiring 203b may be connected to the seal ring 202 or may not be connected.

また、第２の実施形態において、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the second embodiment, it is needless to say that the intersection angle between the first dummy wiring 203a and the second dummy wiring 203b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 203a and the second dummy wiring 203b is 20 ° or more and 70 ° or less.

また、第２の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the second embodiment, the structure for enhancing chip strength is configured using two types of mesh-shaped dummy wirings. Instead, three or more types of mesh-shaped dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第２の実施形態において、第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線２０３ａ及び２０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the second embodiment, the larger the width of each of the first dummy wiring 203a and the second dummy wiring 203b, and the higher the mesh density of each dummy wiring 203a and 203b (the number of wirings). As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第２の実施形態において、第１のダミー配線２０３ａ及び第２のダミー配線２０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   In the second embodiment, instead of the first dummy wiring 203a and the second dummy wiring 203b, wiring that is laid out in the same manner as each dummy wiring and is used as a signal line or a power supply line is used. May be.

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Third embodiment)
A semiconductor device according to the third embodiment of the present invention will be described below with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図５は、本実施形態の半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。また、図６は、図５におけるVI−VI線の断面図である。尚、図５においては、絶縁膜の図示を省略している。   FIG. 5 is a plan view of a chip corner portion (a region where there are no wirings or elements constituting the integrated circuit) and its vicinity in the semiconductor device of this embodiment. 6 is a cross-sectional view taken along line VI-VI in FIG. In FIG. 5, the insulating film is not shown.

図５及び図６に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域３０１が設けられていると共に、各チップ領域３０１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング３０２が設けられている。また、チップ領域３０１におけるシールリング３０２よりも内側にはメッシュ状（格子状）にレイアウトされた第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂが設けられている。   As shown in FIGS. 5 and 6, a plurality of chip regions 301 are provided on a wafer serving as a semiconductor substrate (not shown), and an outer peripheral portion including a corner portion (chip corner portion) in each chip region 301 is provided. Is provided with a seal ring 302. A first dummy wiring 303 a and a second dummy wiring 303 b laid out in a mesh shape (lattice shape) are provided inside the seal ring 302 in the chip region 301.

尚、シールリング３０２は、低誘電率膜３０４と絶縁膜３０５とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビアの積層体からなる。   The seal ring 302 is made of a laminated body of line vias provided so as to vertically penetrate an interlayer insulating film in which low dielectric constant films 304 and insulating films 305 are alternately stacked.

また、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂは、当該層間絶縁膜中に積層された複数の配線層に交互に配置されている。すなわち、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとは互いに異なる配線層に設けられている。また、第２のダミー配線３０３ｂは、第１のダミー配線３０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線３０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線３０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線３０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線３０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   Further, the first dummy wirings 303a and the second dummy wirings 303b are alternately arranged in a plurality of wiring layers stacked in the interlayer insulating film. That is, the first dummy wiring 303a and the second dummy wiring 303b are provided in different wiring layers. The second dummy wiring 303b intersects the first dummy wiring 303a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 303b is obtained by rotating the mesh pattern layout of the first dummy wiring 303a by 45 °. Specifically, the first dummy wiring 303a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 303b has a third direction that intersects the first or second direction at 45 ° and a fourth direction (fourth direction) that intersects perpendicularly (at 90 °) with respect to the third direction. The direction also extends at 45 ° to the first or second direction.

さらに、一の配線層に設けられた第１のダミー配線３０３ａのメッシュの交点と、該一の配線層の上層又は下層に位置する他の配線層に設けられた第２のダミー配線３０３ｂのメッシュの交点とはビア３０６によって接続されている。すなわち、本実施形態では、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとビア３０６とによってチップ強度強化用構造体が構成される。   Further, the mesh of the mesh of the first dummy wiring 303a provided in one wiring layer and the mesh of the second dummy wiring 303b provided in another wiring layer located above or below the one wiring layer. Are connected by vias 306. That is, in this embodiment, the first dummy wiring 303a, the second dummy wiring 303b, and the via 306 constitute a chip strength enhancing structure.

また、シールリング３０２、第１のダミー配線３０３ａ、第２のダミー配線３０３ｂ及びビア３０６はそれぞれバリア材料３１１とそれにより囲まれた配線材料（例えばＣｕ）３１２とから構成されている。   Further, the seal ring 302, the first dummy wiring 303a, the second dummy wiring 303b, and the via 306 are each composed of a barrier material 311 and a wiring material (for example, Cu) 312 surrounded by the barrier material 311.

また、低誘電率膜３０４は例えばＳｉＯＣ等からなる低誘電率膜であり、絶縁膜３０５は例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜である。   The low dielectric constant film 304 is a low dielectric constant film made of, for example, SiOC, and the insulating film 305 is an insulating film made of, for example, SiN or SiCN that prevents diffusion of Cu.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップコーナー部に、前述の第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線３０３ａに対して斜め方向（例えば図５のVI−VI線方向つまり図６の左右方向）から外部応力が加わったとしても、図６に示すように、当該斜め方向において、密着性の高い領域となる第２のダミー配線３０３ｂと層間絶縁膜（具体的には低誘電率膜３０４及び拡散防止絶縁膜３０５）との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。また、上下に隣り合う配線層間において、第１のダミー配線３０３ａのメッシュの交点と第２のダミー配線３０３ｂのメッシュの交点とがビア３０６によって接続されていることによって、前述の不良発生防止効果をより向上させることができる。   According to the present embodiment, the chip strength enhancing structure according to the present embodiment, which includes the first dummy wiring 303a and the second dummy wiring 303b described above, is formed at the chip corner portion where the interlayer insulating film is likely to crack or peel off. Is arranged. Therefore, for example, even if external stress is applied to the first dummy wiring 303a from an oblique direction (for example, the VI-VI line direction of FIG. 5, that is, the left-right direction of FIG. 6), as shown in FIG. In this case, it is possible to secure an area of a contact region between the second dummy wiring 303b which is a highly adhesive region and the interlayer insulating film (specifically, the low dielectric constant film 304 and the diffusion preventing insulating film 305). For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects. In addition, since the intersection of the mesh of the first dummy wiring 303a and the intersection of the mesh of the second dummy wiring 303b are connected by the via 306 between the wiring layers adjacent to each other in the vertical direction, the above-described defect generation preventing effect can be obtained. It can be improved further.

また、本実施形態によると、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとが互いに異なる配線層に設けられているため、各配線層での極度な配線面積率の増加に起因する不良を防ぐことができる。具体的には、例えば第１の実施形態のように、第１のダミー配線１０３ａと第２のダミー配線１０３ｂとを同一の配線層に配置した場合、配線面積率が増大する結果、配線がディッシング形状になる危険性が高くなる。ディッシングが生じた場合、露光マージンが低下してシールリング１０２のビア部にパターン形成不良が起こる。それに対して、第２の実施形態では、第１のダミー配線２０３ａと第２のダミー配線２０３ｂとが互いに異なる配線層に設けられているため、各配線層での極度な配線面積率の増加を防止でき、それによってディッシングに起因する不良の発生を防止することができる。   In addition, according to the present embodiment, since the first dummy wiring 303a and the second dummy wiring 303b are provided in different wiring layers, defects due to an extreme increase in the wiring area ratio in each wiring layer. Can be prevented. Specifically, for example, as in the first embodiment, when the first dummy wiring 103a and the second dummy wiring 103b are arranged in the same wiring layer, the wiring area ratio increases, so that the wiring is dished. The risk of becoming a shape increases. When dishing occurs, the exposure margin decreases and pattern formation failure occurs in the via portion of the seal ring 102. On the other hand, in the second embodiment, since the first dummy wiring 203a and the second dummy wiring 203b are provided in different wiring layers, an extreme increase in the wiring area ratio in each wiring layer is achieved. It is possible to prevent the occurrence of defects due to dishing.

尚、第３の実施形態において、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂをチップコーナー部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   In the third embodiment, the first dummy wiring 303a and the second dummy wiring 303b are arranged at the chip corner portion. However, instead of or in addition to this, film peeling or the like is likely to occur. (For example, a region where there is no pattern of wiring, elements, etc.), or another specific portion with a low wiring area ratio.

また、第３の実施形態において、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂをシールリング３０２と接続してもよいし、又は接続しなくてもよい。   In the third embodiment, the first dummy wiring 303a and the second dummy wiring 303b may or may not be connected to the seal ring 302.

また、第３の実施形態において、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the third embodiment, needless to say, the angle of intersection between the first dummy wiring 303a and the second dummy wiring 303b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 303a and the second dummy wiring 303b is 20 ° or more and 70 ° or less.

また、第３の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the third embodiment, the structure for strengthening the chip strength is configured by using two types of mesh-shaped dummy wirings. Instead, three or more types of mesh-shaped dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第３の実施形態において、第１のダミー配線３０３ａのメッシュの交点と第２のダミー配線３０３ｂのメッシュの交点とを接続するビアの数は１つに限られない。すなわち、各交点同士を複数のビアによって接続してもよい。また、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂのメッシュの交点の中にビアが設けられないものがあってもよい。   In the third embodiment, the number of vias connecting the mesh intersection of the first dummy wiring 303a and the mesh intersection of the second dummy wiring 303b is not limited to one. That is, each intersection may be connected by a plurality of vias. In addition, there may be a case where a via is not provided at an intersection of meshes of the first dummy wiring 303a and the second dummy wiring 303b.

また、第３の実施形態において、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとを互いに異なる配線層に設けたが、これに代えて、第１のダミー配線３０３ａと第２のダミー配線３０３ｂとを複数の同一配線層に設けてもよい。この場合、一の配線層に設けられた第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂのメッシュの交点と、該一の配線層の上層又は下層に位置する他の配線層に設けられた第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂのメッシュの交点とを１つ又は複数のビア３０６によって接続する。   In the third embodiment, the first dummy wiring 303a and the second dummy wiring 303b are provided in different wiring layers. Instead, the first dummy wiring 303a and the second dummy wiring are provided. 303b may be provided in a plurality of the same wiring layers. In this case, the intersection of the meshes of the first dummy wiring 303a and the second dummy wiring 303b provided in one wiring layer and the other wiring layer located above or below the one wiring layer is provided. One or a plurality of vias 306 connect the mesh intersections of the first dummy wiring 303a and the second dummy wiring 303b.

また、第３の実施形態において、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線３０３ａ及び３０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the third embodiment, as the width of each of the first dummy wiring 303a and the second dummy wiring 303b is increased, and as the mesh of each dummy wiring 303a and 303b is increased in density (the number of wirings). As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第３の実施形態において、第１のダミー配線３０３ａ及び第２のダミー配線３０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   In the third embodiment, instead of the first dummy wiring 303a and the second dummy wiring 303b, wiring that is laid out in the same manner as each dummy wiring and is used as a signal line or a power supply line is used. May be.

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Fourth embodiment)
Hereinafter, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図７は、本実施形態の半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。尚、図７においては、絶縁膜の図示を省略している。   FIG. 7 is a plan view of a chip corner portion (a region where there is no wiring or element constituting the integrated circuit) and its vicinity in the semiconductor device of this embodiment. In FIG. 7, the insulating film is not shown.

図７に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域４０１が設けられていると共に、各チップ領域４０１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング４０２が設けられている。また、チップ領域４０１におけるシールリング４０２よりも内側にはメッシュ状（格子状）にレイアウトされた第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂが設けられている。本実施形態では、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとによってチップ強度強化用構造体が構成される。   As shown in FIG. 7, a plurality of chip regions 401 are provided on a wafer serving as a semiconductor substrate (not shown), and a seal ring is provided on an outer peripheral portion including a corner portion (chip corner portion) in each chip region 401. 402 is provided. A first dummy wiring 403 a and a second dummy wiring 403 b laid out in a mesh shape (lattice shape) are provided inside the seal ring 402 in the chip region 401. In the present embodiment, the first dummy wiring 403a and the second dummy wiring 403b constitute a structure for enhancing chip strength.

尚、シールリング４０２は、低誘電率膜（例えばＳｉＯＣ等からなる低誘電率膜）と絶縁膜（例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜）とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビアの積層体から構成されている。   The seal ring 402 is formed by alternately laminating a low dielectric constant film (for example, a low dielectric constant film made of SiOC or the like) and an insulating film (for example, an insulating film made of SiN or SiCN for preventing diffusion of Cu). It is composed of a laminated body of line vias provided so as to penetrate the interlayer insulating film vertically.

また、第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂは、当該層間絶縁膜中に積層された複数の配線層のそれぞれに配置されている。すなわち、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとは同一の配線層に設けられており、互いに接続されている。また、各配線層において、第２のダミー配線４０３ｂは、第１のダミー配線４０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線４０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線４０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線４０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線４０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   The first dummy wiring 403a and the second dummy wiring 403b are disposed in each of a plurality of wiring layers stacked in the interlayer insulating film. That is, the first dummy wiring 403a and the second dummy wiring 403b are provided in the same wiring layer and are connected to each other. In each wiring layer, the second dummy wiring 403b intersects the first dummy wiring 403a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 403b is obtained by rotating the mesh pattern layout of the first dummy wiring 403a by 45 °. Specifically, the first dummy wiring 403a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 403b has a third direction that intersects the first or second direction at 45 ° and a fourth direction that intersects perpendicularly (at 90 °) (the fourth direction). The direction also extends at 45 ° to the first or second direction.

本実施形態の特徴は、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとからなるチップ強度強化用構造体がチップコーナー部のみに設けられていることである。   A feature of the present embodiment is that a structure for enhancing chip strength including the first dummy wiring 403a and the second dummy wiring 403b is provided only at the chip corner portion.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップコーナー部に、前述の第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線４０３ａに対して斜め方向から外部応力が加わったとしても、当該斜め方向において、密着性の高い領域となる第２のダミー配線４０３ｂと層間絶縁膜との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。   According to the present embodiment, the chip strength enhancing structure according to the present embodiment, which includes the first dummy wiring 403a and the second dummy wiring 403b described above, is formed at the chip corner portion where the interlayer insulating film is likely to crack or peel off. Has been placed. Therefore, for example, even if external stress is applied to the first dummy wiring 403a from an oblique direction, the contact area between the second dummy wiring 403b and the interlayer insulating film, which is an area having high adhesion, in the oblique direction. An area can be secured. For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects.

また、本実施形態によると、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとからなるチップ強度強化用構造体がチップコーナー部のみに設けられているため、ダミー配線の配置領域の面積を小さくすることできる。   Further, according to the present embodiment, since the structure for enhancing the chip strength composed of the first dummy wiring 403a and the second dummy wiring 403b is provided only in the chip corner portion, the area of the dummy wiring arrangement area is reduced. Can be small.

尚、第４の実施形態において、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとを互いに異なる配線層に設けてもよい。また、一の配線層に設けられた第１のダミー配線４０３ａ又は第２のダミー配線４０３ｂのメッシュの交点と、該一の配線層の上層又は下層に位置する他の配線層に設けられた第１のダミー配線４０３ａ又は第２のダミー配線４０３ｂのメッシュの交点とを少なくとも１つのビアを介して接続してもよい。   In the fourth embodiment, the first dummy wiring 403a and the second dummy wiring 403b may be provided in different wiring layers. Further, the intersection of the meshes of the first dummy wiring 403a or the second dummy wiring 403b provided in one wiring layer and the second wiring layer provided in an upper layer or a lower layer of the one wiring layer. The mesh intersection of the first dummy wiring 403a or the second dummy wiring 403b may be connected via at least one via.

また、第４の実施形態において、第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂをチップコーナー部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   Further, in the fourth embodiment, the first dummy wiring 403a and the second dummy wiring 403b are arranged at the chip corner portion. However, instead of or in addition to this, film peeling or the like is likely to occur. (For example, a region where there is no pattern of wiring, elements, etc.), or another specific portion with a low wiring area ratio.

また、第４の実施形態において、第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂをシールリング４０２と接続してもよいし、又は接続しなくてもよい。   In the fourth embodiment, the first dummy wiring 403a and the second dummy wiring 403b may be connected to the seal ring 402 or may not be connected.

また、第４の実施形態において、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線４０３ａと第２のダミー配線４０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the fourth embodiment, needless to say, the intersection angle between the first dummy wiring 403a and the second dummy wiring 403b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 403a and the second dummy wiring 403b is 20 ° or more and 70 ° or less.

また、第４の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the fourth embodiment, the structure for strengthening the chip strength is configured using two types of mesh-like dummy wirings. Instead, three or more types of mesh-like dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第４の実施形態において、第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線４０３ａ及び４０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the fourth embodiment, as the width of each of the first dummy wiring 403a and the second dummy wiring 403b is increased and the mesh of each dummy wiring 403a and 403b is increased in density (the number of wirings). As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第４の実施形態において、第１のダミー配線４０３ａ及び第２のダミー配線４０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   Further, in the fourth embodiment, instead of the first dummy wiring 403a and the second dummy wiring 403b, wiring that is laid out in the same manner as each dummy wiring and is used as a signal line or a power supply line is used. May be.

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Fifth embodiment)
Hereinafter, a semiconductor device according to a fifth embodiment of the present invention will be described with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図８は、本実施形態の半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。尚、図８においては、絶縁膜の図示を省略している。   FIG. 8 is a plan view of a chip corner portion (a region where there are no wirings or elements constituting the integrated circuit) and its vicinity in the semiconductor device of this embodiment. In FIG. 8, the illustration of the insulating film is omitted.

図８に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域５０１が設けられていると共に、各チップ領域５０１におけるコーナー部（チップコーナー部）を含む外周部にはシールリング５０２が設けられている。また、チップ領域５０１におけるシールリング５０２よりも内側にはメッシュ状（格子状）にレイアウトされた第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂが設けられている。本実施形態では、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとによってチップ強度強化用構造体が構成される。   As shown in FIG. 8, a plurality of chip regions 501 are provided on a wafer serving as a semiconductor substrate (not shown), and a seal ring is provided on an outer peripheral portion including a corner portion (chip corner portion) in each chip region 501. 502 is provided. A first dummy wiring 503 a and a second dummy wiring 503 b laid out in a mesh shape (lattice shape) are provided inside the seal ring 502 in the chip region 501. In the present embodiment, the first dummy wiring 503a and the second dummy wiring 503b constitute a chip strength enhancing structure.

尚、シールリング５０２は、低誘電率膜（例えばＳｉＯＣ等からなる低誘電率膜）と絶縁膜（例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜）とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビアの積層体から構成されている。   The seal ring 502 is formed by alternately laminating a low dielectric constant film (for example, a low dielectric constant film made of SiOC or the like) and an insulating film (for example, an insulating film made of SiN or SiCN for preventing diffusion of Cu). It is composed of a laminated body of line vias provided so as to penetrate the interlayer insulating film vertically.

また、第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂは、当該層間絶縁膜中に積層された複数の配線層のそれぞれに配置されている。すなわち、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとは同一の配線層に設けられており、互いに接続されている。また、各配線層において、第２のダミー配線５０３ｂは、第１のダミー配線５０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線５０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線５０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線５０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線５０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   The first dummy wiring 503a and the second dummy wiring 503b are arranged in each of a plurality of wiring layers laminated in the interlayer insulating film. That is, the first dummy wiring 503a and the second dummy wiring 503b are provided in the same wiring layer and are connected to each other. In each wiring layer, the second dummy wiring 503b intersects the first dummy wiring 503a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 503b is obtained by rotating the mesh pattern layout of the first dummy wiring 503a by 45 °. Specifically, the first dummy wiring 503a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 503b has a third direction that intersects the first or second direction at 45 ° and a fourth direction that intersects perpendicularly (at 90 °) (the fourth direction). The direction also extends at 45 ° to the first or second direction.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップ領域５０１の外周部に、前述の第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線５０３ａに対して斜め方向から外部応力が加わったとしても、当該斜め方向において、密着性の高い領域となる第２のダミー配線５０３ｂと層間絶縁膜との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。   According to the present embodiment, for enhancing the chip strength of the present embodiment, which includes the first dummy wiring 503a and the second dummy wiring 503b described above on the outer periphery of the chip region 501 where the interlayer insulating film is likely to crack or peel off. A structure is arranged. Therefore, for example, even if an external stress is applied to the first dummy wiring 503a from an oblique direction, a contact region between the second dummy wiring 503b and the interlayer insulating film which is a highly adhesive region in the oblique direction. An area can be secured. For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects.

また、本実施形態によると、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとからなるチップ強度強化用構造体がチップコーナー部を除くチップ領域５０１の外周部に設けられているため、チップコーナー部には、他の配線、識別マーク又はアライメントマーク等を配置することができる。   Further, according to the present embodiment, since the structure for enhancing the chip strength composed of the first dummy wiring 503a and the second dummy wiring 503b is provided on the outer peripheral portion of the chip region 501 excluding the chip corner portion, the chip Other wirings, identification marks, alignment marks, or the like can be arranged in the corner portion.

尚、第５の実施形態において、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとを互いに異なる配線層に設けてもよい。また、一の配線層に設けられた第１のダミー配線５０３ａ又は第２のダミー配線５０３ｂのメッシュの交点と、該一の配線層の上層又は下層に位置する他の配線層に設けられた第１のダミー配線５０３ａ又は第２のダミー配線５０３ｂのメッシュの交点とを少なくとも１つのビアを介して接続してもよい。   In the fifth embodiment, the first dummy wiring 503a and the second dummy wiring 503b may be provided in different wiring layers. Further, the intersection of the meshes of the first dummy wiring 503a or the second dummy wiring 503b provided in one wiring layer and the second wiring layer provided in another wiring layer located above or below the one wiring layer. The mesh intersection of the first dummy wiring 503a or the second dummy wiring 503b may be connected via at least one via.

また、第５の実施形態において、第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂをチップ領域５０１の外周部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   In the fifth embodiment, the first dummy wiring 503a and the second dummy wiring 503b are arranged on the outer peripheral portion of the chip region 501, but instead of or in addition to this, film peeling or the like occurs. You may arrange | position in the other area | region (for example, area | region which does not have patterns, such as wiring and an element) which is easy to carry out, or another specific location with a low wiring area ratio.

また、第５の実施形態において、第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂをシールリング５０２と接続してもよいし、又は接続しなくてもよい。   In the fifth embodiment, the first dummy wiring 503a and the second dummy wiring 503b may be connected to the seal ring 502 or may not be connected.

また、第５の実施形態において、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線５０３ａと第２のダミー配線５０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the fifth embodiment, needless to say, the angle of intersection between the first dummy wiring 503a and the second dummy wiring 503b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 503a and the second dummy wiring 503b is 20 ° or more and 70 ° or less.

また、第５の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the fifth embodiment, the structure for strengthening the chip strength is configured using two types of mesh-like dummy wirings. Instead, three or more types of mesh-like dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第５の実施形態において、第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線５０３ａ及び５０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the fifth embodiment, the larger the width of each of the first dummy wiring 503a and the second dummy wiring 503b, and the higher the mesh density of each dummy wiring 503a and 503b (the number of wirings) As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第５の実施形態において、第１のダミー配線５０３ａ及び第２のダミー配線５０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   In the fifth embodiment, instead of the first dummy wiring 503a and the second dummy wiring 503b, wiring that is laid out in the same manner as each dummy wiring and used as a signal line or a power supply line is used. May be.

（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Sixth embodiment)
Hereinafter, a semiconductor device according to a sixth embodiment of the present invention will be described with reference to the drawings. The semiconductor device of this embodiment is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図９は、本実施形態の半導体装置におけるチップ領域の中央部（外周部を除く部分）の平面図である。尚、図９においては、絶縁膜の図示を省略している。   FIG. 9 is a plan view of a central portion (a portion excluding the outer peripheral portion) of the chip region in the semiconductor device of the present embodiment. In FIG. 9, the insulating film is not shown.

図９に示すように、半導体基板（図示省略）となるウェハ上に複数のチップ領域６０１が設けられていると共に、各チップ領域６０１における中央部（集積回路を構成する配線や素子の存在しない領域）には、メッシュ状（格子状）にレイアウトされた第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂが設けられている。本実施形態では、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとによってチップ強度強化用構造体が構成される。また、図示は省略しているが、チップ領域６０１の外周部にはシールリングが設けられている。   As shown in FIG. 9, a plurality of chip regions 601 are provided on a wafer serving as a semiconductor substrate (not shown), and a central portion of each chip region 601 (a region where there is no wiring or element constituting an integrated circuit) ) Is provided with a first dummy wiring 603a and a second dummy wiring 603b laid out in a mesh shape (lattice shape). In the present embodiment, the first dummy wiring 603a and the second dummy wiring 603b constitute a chip strength enhancing structure. Although not shown, a seal ring is provided on the outer periphery of the chip region 601.

尚、前記のシールリングは、低誘電率膜（例えばＳｉＯＣ等からなる低誘電率膜）と絶縁膜（例えばＣｕの拡散を防止するＳｉＮ又はＳｉＣＮ等からなる絶縁膜）とが交互に積層されてなる層間絶縁膜を上下に貫通するように設けられたラインビアの積層体から構成されている。   The seal ring is formed by alternately laminating a low dielectric constant film (for example, a low dielectric constant film made of SiOC or the like) and an insulating film (for example, an insulating film made of SiN or SiCN for preventing diffusion of Cu). It is comprised from the laminated body of the line via provided so that it might penetrate the interlayer insulation film used up and down.

また、第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂは、当該層間絶縁膜中に積層された複数の配線層のそれぞれに配置されている。すなわち、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとは同一の配線層に設けられており、互いに接続されている。また、各配線層において、第２のダミー配線６０３ｂは、第１のダミー配線６０３ａに対して斜め方向（例えば４５°方向）に交差する。言い換えると、第２のダミー配線６０３ｂのメッシュ状のパターンレイアウトは、第１のダミー配線６０３ａのメッシュ状のパターンレイアウトを４５°回転させたものになっている。具体的には、第１のダミー配線６０３ａは、第１の方向及びそれに対して垂直に（９０°で）交差する第２の方向に延びている。また、第２のダミー配線６０３ｂは、第１又は第２の方向に対して４５°で交差する第３の方向及びそれに対して垂直に（９０°で）交差する第４の方向（第４の方向も第１又は第２の方向に対して４５°で交差する）に延びている。   The first dummy wiring 603a and the second dummy wiring 603b are arranged in each of a plurality of wiring layers stacked in the interlayer insulating film. That is, the first dummy wiring 603a and the second dummy wiring 603b are provided in the same wiring layer and are connected to each other. In each wiring layer, the second dummy wiring 603b intersects the first dummy wiring 603a in an oblique direction (for example, 45 ° direction). In other words, the mesh pattern layout of the second dummy wiring 603b is obtained by rotating the mesh pattern layout of the first dummy wiring 603a by 45 °. Specifically, the first dummy wiring 603a extends in a first direction and a second direction intersecting perpendicularly (at 90 °) thereto. The second dummy wiring 603b has a third direction that intersects the first or second direction at 45 ° and a fourth direction that intersects perpendicularly (at 90 °) (fourth direction). The direction also extends at 45 ° to the first or second direction.

本実施形態によると、層間絶縁膜のクラックや剥離が発生しやすいチップ領域６０１の中央部（配線面積率の低い特定箇所）に、前述の第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂからなる本実施形態のチップ強度強化用構造体が配置されている。従って、例えば第１のダミー配線６０３ａに対して斜め方向から外部応力が加わったとしても、当該斜め方向において、密着性の高い領域となる第２のダミー配線６０３ｂと層間絶縁膜との接触領域の面積を確保できる。このため、層間絶縁膜として、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い低誘電率誘電体材料等を用いる場合にも、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止でき、それにより不良の発生を防止することができる。   According to the present embodiment, the first dummy wiring 603a and the second dummy wiring 603b are provided in the central portion of the chip region 601 (a specific portion having a low wiring area ratio) where the interlayer insulating film is likely to crack or peel off. The structure for enhancing chip strength according to the present embodiment is arranged. Therefore, for example, even if an external stress is applied to the first dummy wiring 603a from an oblique direction, a contact region between the second dummy wiring 603b and the interlayer insulating film that has a high adhesion property in the oblique direction. An area can be secured. For this reason, even when a low dielectric constant dielectric material having a low Young's modulus, hardness and interface adhesion and a high thermal expansion coefficient is used as the interlayer insulating film, the interlayer insulating film caused by mechanical stress or thermal stress is used. Can be reliably prevented from cracking or peeling, thereby preventing the occurrence of defects.

また、本実施形態によると、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとからなるチップ強度強化用構造体が、チップ領域６０１における外周部以外の中央部に設けられているため、チップ強度をより向上させることができる。   In addition, according to the present embodiment, the structure for enhancing the chip strength composed of the first dummy wiring 603a and the second dummy wiring 603b is provided in the central portion other than the outer peripheral portion in the chip region 601. The strength can be further improved.

尚、第６の実施形態において、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとを互いに異なる配線層に設けてもよい。また、一の配線層に設けられた第１のダミー配線６０３ａ又は第２のダミー配線６０３ｂのメッシュの交点と、該一の配線層の上層又は下層に位置する他の配線層に設けられた第１のダミー配線６０３ａ又は第２のダミー配線６０３ｂのメッシュの交点とを少なくとも１つのビアを介して接続してもよい。   In the sixth embodiment, the first dummy wiring 603a and the second dummy wiring 603b may be provided in different wiring layers. Further, the intersection of the meshes of the first dummy wiring 603a or the second dummy wiring 603b provided in one wiring layer and the second wiring layer provided in the upper or lower layer of the one wiring layer. The mesh intersection of the first dummy wiring 603a or the second dummy wiring 603b may be connected via at least one via.

また、第６の実施形態において、第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂをチップ領域６０１の外周部に配置したが、これに代えて、又はこれに加えて、膜剥がれ等の発生しやすい他の領域（例えば配線や素子等のパターンがない領域）、又は配線面積率の低い他の特定箇所等に配置してもよい。   In the sixth embodiment, the first dummy wiring 603a and the second dummy wiring 603b are arranged on the outer peripheral portion of the chip region 601, but instead of or in addition to this, film peeling or the like occurs. You may arrange | position in the other area | region (for example, area | region which does not have patterns, such as wiring and an element) which is easy to carry out, or another specific location with a low wiring area ratio.

また、第６の実施形態において、第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂをシールリング６０２と接続してもよいし、又は接続しなくてもよい。   In the sixth embodiment, the first dummy wiring 603a and the second dummy wiring 603b may or may not be connected to the seal ring 602.

また、第６の実施形態において、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとの交差角度は４５°に限られない（但し９０°を除く）ことは言うまでもない。しかし、色々な方向からのストレスを考慮した場合、第１のダミー配線６０３ａと第２のダミー配線６０３ｂとの交差角度は２０°以上で且つ７０°以下であることが好ましい。   In the sixth embodiment, needless to say, the angle of intersection between the first dummy wiring 603a and the second dummy wiring 603b is not limited to 45 ° (except 90 °). However, in consideration of stress from various directions, it is preferable that the intersection angle between the first dummy wiring 603a and the second dummy wiring 603b is 20 ° or more and 70 ° or less.

また、第６の実施形態において、２種類のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成したが、これに代えて、互いに斜め方向に交差する３種類以上のメッシュ状ダミー配線を用いてチップ強度強化用構造体を構成してもよい。   In the sixth embodiment, the structure for enhancing the chip strength is configured by using two types of mesh-like dummy wirings. Instead of this, three or more types of mesh-like dummy wirings that cross each other in an oblique direction are used. The structure for enhancing the chip strength may be used.

また、第６の実施形態において、第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂのそれぞれの幅を太くするほど、また、各ダミー配線６０３ａ及び６０３ｂのメッシュを高密度化するほど（配線数を増やすほど）、配線面積率が増大して前述の不良発生防止効果が向上する。   In the sixth embodiment, as the width of each of the first dummy wiring 603a and the second dummy wiring 603b is increased, and as the mesh of each dummy wiring 603a and 603b is increased in density (the number of wirings). As the number increases, the wiring area ratio increases and the above-mentioned defect prevention effect is improved.

また、第６の実施形態において、第１のダミー配線６０３ａ及び第２のダミー配線６０３ｂに代えて、当該各ダミー配線と同様にレイアウトされており且つ信号線又は電源線として使用される配線を用いてもよい。   In the sixth embodiment, instead of the first dummy wiring 603a and the second dummy wiring 603b, wiring that is laid out in the same manner as each dummy wiring and is used as a signal line or a power supply line is used. May be.

（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。尚、以下に説明する各変形例の半導体装置は、例えばシリコン基板等の半導体基板上の層間絶縁膜中に積層された複数の配線層（多層配線）を有する半導体装置である。 (Modification of the first embodiment)
Hereinafter, a semiconductor device according to a modification of the first embodiment of the present invention will be described with reference to the drawings. The semiconductor device of each modified example described below is a semiconductor device having a plurality of wiring layers (multilayer wiring) stacked in an interlayer insulating film on a semiconductor substrate such as a silicon substrate.

図１０〜図１４は、第１の実施形態の変形例に係る半導体装置におけるチップコーナー部（集積回路を構成する配線や素子の存在しない領域）及びその近傍の平面図である。尚、図１０〜図１４においては、絶縁膜の図示を省略している。   FIG. 10 to FIG. 14 are plan views of a chip corner portion (a region where there is no wiring or element constituting the integrated circuit) and its vicinity in a semiconductor device according to a modification of the first embodiment. 10 to 14, the illustration of the insulating film is omitted.

図１０及び図１１のそれぞれに示す変形例が第１の実施形態と異なっている点は、第１のダミー配線１０３ａ及び第２のダミー配線１０３ｂがシールリング１０２のコーナー部の近傍にしか設けられていないことである。これによって、ダミー配線の配置領域の面積を小さくすることできる。尚、図１０に示すように、第１のダミー配線１０３ａがＬ字形状を有していてもよい。また、図１０及び図１１に示すように、第２のダミー配線１０３ｂを一方向にしか設けなくてもよい。さらに、図１０及び図１１のそれぞれに示す変形例を第２又は第３の実施形態に適用できることは言うまでもない。   10 and 11 are different from the first embodiment in that the first dummy wiring 103a and the second dummy wiring 103b are provided only in the vicinity of the corner portion of the seal ring 102. That is not. As a result, the area of the dummy wiring arrangement region can be reduced. As shown in FIG. 10, the first dummy wiring 103a may have an L shape. Further, as shown in FIGS. 10 and 11, the second dummy wiring 103b may be provided only in one direction. Furthermore, it goes without saying that the modifications shown in FIGS. 10 and 11 can be applied to the second or third embodiment.

図１２〜図１４のそれぞれに示す変形例が第１の実施形態と異なっている点は、第２のダミー配線１０３ｂが設けられていないことである。しかしながら、メッシュ状（格子状）にレイアウトされた第１のダミー配線１０３ａが、半導体基板（図示省略）のチップ領域１０１のコーナー部（チップコーナー部）に加えて、それ以外の外周部にも設けられているので、層間絶縁膜のクラック又は剥離を防止する効果が向上する。   The modification shown in each of FIGS. 12 to 14 is different from the first embodiment in that the second dummy wiring 103b is not provided. However, the first dummy wirings 103a laid out in a mesh shape (lattice shape) are provided not only in the corner portion (chip corner portion) of the chip region 101 of the semiconductor substrate (not shown) but also in other outer peripheral portions. Therefore, the effect of preventing cracking or peeling of the interlayer insulating film is improved.

本発明は、多層配線構造を有する半導体装置におけるチップ強度強化用構造体に関し、低誘電率誘電体材料などからなる層間絶縁膜、つまり、ヤング率、硬度及び界面密着性が低く且つ熱膨張率が高い層間絶縁膜を用いた多層配線構造を有する半導体装置に適用した場合には、機械的ストレス又は熱的ストレスに起因する層間絶縁膜のクラック又は剥離を確実に防止できるという効果が得られ、非常に有用である。   The present invention relates to a structure for enhancing chip strength in a semiconductor device having a multilayer wiring structure, and relates to an interlayer insulating film made of a low dielectric constant dielectric material or the like, that is, having a low Young's modulus, hardness and interfacial adhesion and a low thermal expansion coefficient. When applied to a semiconductor device having a multilayer wiring structure using a high interlayer insulating film, it is possible to reliably prevent cracking or peeling of the interlayer insulating film due to mechanical stress or thermal stress. Useful for.

図１は、本発明の第１の実施形態に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 1 is a plan view of a chip corner portion and its vicinity in the semiconductor device according to the first embodiment of the present invention. 図２は、図１におけるII−II線の断面図である。2 is a cross-sectional view taken along line II-II in FIG. 図３は、本発明の第１の実施形態に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 3 is a plan view of the chip corner portion and its vicinity in the semiconductor device according to the first embodiment of the present invention. 図４は、図３におけるIV−IV線の断面図である。4 is a cross-sectional view taken along line IV-IV in FIG. 図５は、本発明の第３の実施形態に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 5 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to the third embodiment of the present invention. 図６は、図５におけるVI−VI線の断面図である。6 is a cross-sectional view taken along line VI-VI in FIG. 図７は、本発明の第４の実施形態に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 7 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to the fourth embodiment of the present invention. 図８は、本発明の第５の実施形態に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 8 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to the fifth embodiment of the present invention. 図９は、本発明の第６の実施形態に係る半導体装置におけるチップ領域の中央部の平面図である。FIG. 9 is a plan view of the center portion of the chip region in the semiconductor device according to the sixth embodiment of the present invention. 図１０は、本発明の第１の実施形態の変形例に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 10 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to a modification of the first embodiment of the present invention. 図１１は、本発明の第１の実施形態の変形例に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 11 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to a modification of the first embodiment of the present invention. 図１２は、本発明の第１の実施形態の変形例に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 12 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to a modification of the first embodiment of the present invention. 図１３は、本発明の第１の実施形態の変形例に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 13 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to a modification of the first embodiment of the present invention. 図１４は、本発明の第１の実施形態の変形例に係る半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 14 is a plan view of a chip corner portion and its vicinity in a semiconductor device according to a modification of the first embodiment of the present invention. 図１５は、従来の半導体装置におけるチップコーナー部及びその近傍の平面図である。FIG. 15 is a plan view of a chip corner portion and its vicinity in a conventional semiconductor device. 図１６は、図１５における XVI−XVI 線の断面図である。16 is a cross-sectional view taken along line XVI-XVI in FIG.

符号の説明Explanation of symbols

１０１ チップ領域
１０２ シールリング
１０３ａ 第１のダミー配線
１０３ｂ 第２のダミー配線
１０４ 低誘電率膜
１０５ 絶縁膜
１１１ バリア材料
１１２ 配線材料
２０１ チップ領域
２０２ シールリング
２０３ａ 第１のダミー配線
２０３ｂ 第２のダミー配線
２０４ 低誘電率膜
２０５ 絶縁膜
２１１ バリア材料
２１２ 配線材料
３０１ チップ領域
３０２ シールリング
３０３ａ 第１のダミー配線
３０３ｂ 第２のダミー配線
３０４ 低誘電率膜
３０５ 絶縁膜
３０６ ビア
３１１ バリア材料
３１２ 配線材料
４０１ チップ領域
４０２ シールリング
４０３ａ 第１のダミー配線
４０３ｂ 第２のダミー配線
５０１ チップ領域
５０２ シールリング
５０３ａ 第１のダミー配線
５０３ｂ 第２のダミー配線
６０１ チップ領域
６０３ａ 第１のダミー配線
６０３ｂ 第２のダミー配線 DESCRIPTION OF SYMBOLS 101 Chip area | region 102 Seal ring 103a 1st dummy wiring 103b 2nd dummy wiring 104 Low dielectric constant film 105 Insulating film 111 Barrier material 112 Wiring material 201 Chip area | region 202 Seal ring 203a 1st dummy wiring 203b 2nd dummy wiring 204 Low dielectric constant film 205 Insulating film 211 Barrier material 212 Wiring material 301 Chip region 302 Seal ring 303a First dummy wiring 303b Second dummy wiring 304 Low dielectric constant film 305 Insulating film 306 Via 311 Barrier material 312 Wiring material 401 Chip Area 402 Seal ring 403a First dummy wiring 403b Second dummy wiring 501 Chip area 502 Seal ring 503a First dummy wiring 503b Second dummy wiring 601 Chip area 603a First Of the dummy wiring 603b second dummy wiring

Claims (9)

半導体基板上の層間絶縁膜中に積層された複数の配線層を有する半導体装置であって、
前記半導体基板のチップ領域の外周部に設けられたシールリングと、
前記チップ領域における前記シールリングよりも内側に設けられたチップ強度強化用構造体とを備え、
前記チップ強度強化用構造体は、格子状に配置された第１の配線と、前記第１の配線に対して斜め方向に交差する第２の配線とを有することを特徴とする半導体装置。 A semiconductor device having a plurality of wiring layers stacked in an interlayer insulating film on a semiconductor substrate,
A seal ring provided on the outer periphery of the chip region of the semiconductor substrate;
A structure for enhancing chip strength provided inside the seal ring in the tip region;
2. The semiconductor device according to claim 1, wherein the structure for strengthening chip strength includes first wirings arranged in a lattice pattern and second wirings intersecting the first wirings in an oblique direction. 請求項１に記載の半導体装置において、
前記第１の配線と前記第２の配線との交差角度は４５°であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is characterized in that an intersection angle between the first wiring and the second wiring is 45 °. 請求項１又は２に記載の半導体装置において、
前記第１の配線と前記第２の配線とは少なくとも１つの同一の配線層に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the first wiring and the second wiring are provided in at least one same wiring layer. 請求項１又は２に記載の半導体装置において、
前記第１の配線と前記第２の配線とは互いに異なる配線層に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the first wiring and the second wiring are provided in different wiring layers. 請求項１〜４のいずれか１項に記載の半導体装置において、
一の配線層に設けられた前記第１の配線又は前記第２の配線と、他の配線層に設けられた前記第１の配線又は前記第２の配線とは少なくとも１つのビアを介して接続されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The first wiring or the second wiring provided in one wiring layer and the first wiring or the second wiring provided in another wiring layer are connected via at least one via. A semiconductor device which is characterized by being made. 請求項１〜５のいずれか１項に記載の半導体装置において、
前記チップ強度強化用構造体は、前記チップ領域のコーナー部に設けられていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 5,
2. The semiconductor device according to claim 1, wherein the structure for strengthening chip strength is provided at a corner portion of the chip region. 請求項１〜５のいずれか１項に記載の半導体装置において、
前記チップ強度強化用構造体は、前記チップ領域におけるコーナー部以外の他の部分に設けられていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 5,
2. The semiconductor device according to claim 1, wherein the structure for enhancing chip strength is provided in a portion other than the corner portion in the chip region. 請求項７に記載の半導体装置において、
前記チップ強度強化用構造体は、前記チップ領域における前記コーナー部以外の外周部に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 7,
2. The semiconductor device according to claim 1, wherein the structure for strengthening chip strength is provided in an outer peripheral portion other than the corner portion in the chip region. 請求項７に記載の半導体装置において、
前記チップ強度強化用構造体は、前記チップ領域における前記コーナー部以外の中央部に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 7,
2. The semiconductor device according to claim 1, wherein the structure for strengthening chip strength is provided in a central portion other than the corner portion in the chip region.
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