JP2006351870A - Semiconductor epitaxial wafer - Google Patents
Semiconductor epitaxial wafer Download PDFInfo
- Publication number
- JP2006351870A JP2006351870A JP2005176708A JP2005176708A JP2006351870A JP 2006351870 A JP2006351870 A JP 2006351870A JP 2005176708 A JP2005176708 A JP 2005176708A JP 2005176708 A JP2005176708 A JP 2005176708A JP 2006351870 A JP2006351870 A JP 2006351870A
- Authority
- JP
- Japan
- Prior art keywords
- buffer layer
- layer
- epitaxial wafer
- semiconductor epitaxial
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
本発明は、化合物半導体エピタキシャルウェハ、特にＧａＮをチャネル層に持つ高周波電子デバイスを実現するのに適した半導体エピタキシャルウェハに関するものである。 The present invention relates to a compound semiconductor epitaxial wafer, and more particularly to a semiconductor epitaxial wafer suitable for realizing a high-frequency electronic device having GaN as a channel layer.
ＧａＮ、ＡｌＮ、ＩｎＮ、およびこれらの混晶を最適な構造で積層成長させたIII−Ｖ族窒化物系の半導体エピタキシャルウェハは、すでに青色ＬＥＤ用結晶として市場に出回っており、さらには青色ＬＤや紫外ＬＥＤ用エピタキシャルウェハなども開発されつつある。しかし高出力トランジスタの需要に伴い、光デバイスだけでなく電子デバイスとしても期待されるようになってきている。そのため近年、ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）の開発が各研究機関でさかんに行われている。 III-V group nitride semiconductor epitaxial wafers in which GaN, AlN, InN, and mixed crystals of these layers are grown in an optimum structure are already on the market as crystals for blue LEDs. An ultraviolet LED epitaxial wafer and the like are also being developed. However, with the demand for high output transistors, not only optical devices but also electronic devices are expected. Therefore, in recent years, GaN-HEMT (High Electron Mobility Transistor: high electron mobility transistor) has been developed at various research institutions.
通常、これら光・電子デバイス用の半導体エピタキシャルウェハにおける窒化ガリウム（ＧａＮ）の成長は、サファイアやＳｉＣの基板上に、有機金属気相成長法（ＭＯＶＰＥ法）などにより行われるが、良質なＧａＮの薄膜を成長するのは比較的困難である。その原因として、 Usually, the growth of gallium nitride (GaN) on these semiconductor epitaxial wafers for optical / electronic devices is performed on a sapphire or SiC substrate by metal organic vapor phase epitaxy (MOVPE method). It is relatively difficult to grow a thin film. As the cause,
(i) 基板との格子定数差による薄膜結晶の表面状態の劣化、および転移の増大、 (i) Deterioration of the surface state of the thin film crystal due to the difference in lattice constant from the substrate, and an increase in transition,
(ii) 熱膨張係数差によるウェハの反りおよびクラックの発生、
の２つが挙げられる。
(ii) Wafer warpage and cracking due to difference in thermal expansion coefficient,
There are two.
上記(i) の問題は、成長条件を選び、数μｍ程度の厚さを成長することによって解決が可能である。しかし膜厚が厚くなることによって上記(ii) の問題が顕著になる。また上記(ii) の問題はウェハが大口径化するほど深刻になる。 The problem (i) can be solved by selecting a growth condition and growing a thickness of about several μm. However, the above problem (ii) becomes noticeable as the film thickness increases. The problem (ii) becomes more serious as the wafer diameter increases.
この問題を解決するために、様々な歪み緩和バッファー層構造が提案されているが、バッファー層形成→窒化物薄膜成長と一つの装置内で一括して行える利点から、通常はＡｌＮ（窒化アルミニウム）を第一のバッファー層として基板上に成長した後、必要とするＧａＮ（窒化ガリウム）のバッファー層構造を成長する方法がとられている。 In order to solve this problem, various strain relaxation buffer layer structures have been proposed. Usually, AlN (aluminum nitride) is used because of the advantage that the buffer layer formation → nitride thin film growth can be performed together in one apparatus. Is grown as a first buffer layer on a substrate, and then a required GaN (gallium nitride) buffer layer structure is grown.
図８に従来のＨＥＭＴ用半導体エピタキシャルウェハの構造を示す。 FIG. 8 shows the structure of a conventional semiconductor epitaxial wafer for HEMT.
サファイア基板１０の上に、バッファ層２０として、数十ｎｍ程度のＡｌＮのバッファ層（低温堆積層）１２と厚いＧａＮのバッファ層１３を成長し、さらにその上に窒化物混晶をチャネル層とする窒化ガリウム系の電子デバイス構造３０を形成している。ここではＧａＮをチャネル層４とし、ＡｌＧａＮをキャリア供給層５とする高電子移動度トランジスタ（ＨＥＭＴ）構造を形成している。 On the sapphire substrate 10, an AlN buffer layer (low temperature deposition layer) 12 and a thick GaN buffer layer 13 of about several tens of nm are grown as a buffer layer 20, and a nitride mixed crystal is formed thereon as a channel layer. A gallium nitride based electronic device structure 30 is formed. Here, a high electron mobility transistor (HEMT) structure in which GaN is the channel layer 4 and AlGaN is the carrier supply layer 5 is formed.
図９は、上記した従来の成長条件とエピタキシャルウェハ構造を用いてＭＯＶＰＥ法により成長した、直径約１０．１６ｃｍ（４インチ）径のＨＥＭＴ用半導体エピタキシャルウェハの反りを示したものである。反りを示す指標として、ここではＢＯＷ（ウェハ周辺を基準にしたウェハ中心の相対位置で反りを評価する数値、小さいほど反りは小さい）が用いられており、従来のＨＥＭＴ用半導体エピタキシャルウェハの反りはＢＯＷで４７μｍと非常に大きな数値を示している。 FIG. 9 shows the warpage of a HEMT semiconductor epitaxial wafer having a diameter of about 10.16 cm (4 inches) grown by the MOVPE method using the above-described conventional growth conditions and epitaxial wafer structure. As an index indicating warpage, BOW (a numerical value for evaluating warpage at a relative position of the wafer center with respect to the wafer periphery, the smaller the warpage, the smaller the warpage) is used. The warpage of a conventional semiconductor epitaxial wafer for HEMT is as follows: BOW shows a very large value of 47 μm.
このように４インチ径の半導体エピタキシャルウェハで４０μｍを大きく超える反りが発生している場合、このままでは高周波電子デバイスに必要な短ゲート長を実現するためのリソグラフィーや、良好なオーミック電極を得るための熱処理を行うことが困難である。 In this way, when warping exceeding 40 μm is generated in a 4-inch semiconductor epitaxial wafer, lithography for realizing a short gate length necessary for a high-frequency electronic device as it is and for obtaining a good ohmic electrode It is difficult to perform heat treatment.
なお、上記した高周波電子デバイスのバッファ層を構成する技術として、従来、次のものが知られている。
（Ａ）特開２００４−０４８０７６号公報（特許文献１）
Conventionally, the following is known as a technique for constructing the buffer layer of the high-frequency electronic device described above.
(A) JP 2004-048076 A (Patent Document 1)
この特許文献１の特開２００４−０４８０７６号公報は、基板上に単結晶成長温度よりも低い低温で形成された第一バッファ層と、単結晶成長温度で形成され、第一バッファ層に接するＧａ及びＩｎを含まない窒化物からなる層を有する第二バッファ層とをこの順に備える半導体素子を開示している。この第一バッファ層は、具体的には厚さ約２．５ｎｍのＡｌＮ膜と、厚さ約２．５ｎｍのＧａＮ膜とを、交互に４周期積層した積層膜からなる。また第二バッファ層は厚さ約０．１μｍのＡｌＮ膜から構成される。
（Ｂ）特開２００３−２１８１２７号公報（特許文献２）
Japanese Patent Application Laid-Open No. 2004-048076 of Patent Document 1 discloses a first buffer layer formed on a substrate at a low temperature lower than the single crystal growth temperature, and a Ga formed at the single crystal growth temperature and in contact with the first buffer layer. And a second buffer layer having a layer made of nitride not containing In and in this order are disclosed. Specifically, the first buffer layer is formed of a laminated film in which an AlN film having a thickness of about 2.5 nm and a GaN film having a thickness of about 2.5 nm are alternately laminated for four periods. The second buffer layer is composed of an AlN film having a thickness of about 0.1 μm.
(B) JP 2003-218127 A (Patent Document 2)
この特許文献２の特開２００３−２１８１２７号公報では、ＳｉＣ基板上へ、二次元核成長したＡｌＮ層を設け、このＡｌＮ層上に、ＧａＮバッファ層を成長し、このＧａＮバッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系電界効果トランジスタ構造を設けた電界効果トランジスタ用エピタキシャルウェハを開示している。 これは、基板とＧａＮ系化合物半導体の線膨張係数の差から、室温においてウェハに大きな反りが発生するとの前提に立ち、エピタキシャル層の膜厚を薄くすることで、基板反りの問題を解決する技術を開示するものでもある。
（Ｃ）特開２００３−２１８１２８号公報（特許文献３）
In Japanese Patent Application Laid-Open No. 2003-218127 of Patent Document 2, an AlN layer on which a two-dimensional nucleus is grown is provided on a SiC substrate, a GaN buffer layer is grown on the AlN layer, and a nitridation is formed on the GaN buffer layer. An epitaxial wafer for a field effect transistor provided with a gallium nitride based field effect transistor structure having a mixed crystal as a channel layer is disclosed. This is a technology that solves the problem of substrate warpage by reducing the film thickness of the epitaxial layer based on the premise that a large warpage of the wafer occurs at room temperature due to the difference in linear expansion coefficient between the substrate and the GaN compound semiconductor. Is also disclosed.
(C) JP 2003-218128 A (Patent Document 3)
この特許文献３の特開２００３−２１８１２８号公報も、基板とＧａＮ系化合物半導体の線膨張係数の差から、室温においてウェハに大きな反りが発生するとの前提に立ち、エピタキシャル層の膜厚を薄くすることで、基板反りの問題を解決する技術を開示したものである。しかし、この特許文献３では、ＧａＮバッファ層の下に、ＡｌＮ低温堆積層ではなくＩｎＧａＮ低温堆積層を用いることにより、ＧａＮ電界効果トランジスタ構造のエピタキシャル層の総膜厚を１μｍ以下にして、反り量を２０μｍ以下に抑える。 デバイスプロセスに影響を与えない反り量は２０μｍ以下であると言われており、そのためのエピタキシャル層の膜厚は１μｍ以下にしなくてはならない、との考え方による。 Japanese Patent Application Laid-Open No. 2003-218128 also discloses that the thickness of the epitaxial layer is reduced based on the premise that a large warp occurs in the wafer at room temperature due to the difference in linear expansion coefficient between the substrate and the GaN-based compound semiconductor. Thus, a technique for solving the problem of substrate warpage is disclosed. However, in this Patent Document 3, by using an InGaN low temperature deposition layer instead of an AlN low temperature deposition layer under the GaN buffer layer, the total film thickness of the epitaxial layer of the GaN field effect transistor structure is reduced to 1 μm or less, and the amount of warpage To 20 μm or less. It is said that the warpage amount that does not affect the device process is 20 μm or less, and the thickness of the epitaxial layer for that purpose must be 1 μm or less.
しかしながら、特許文献１には反りに関する記載はない。すなわち、ＡｌＮ層より下層に挿入する層（ＡｌＧａＮ層）の混晶比や膜厚と反りとの関係については開示がなく、主として第一バッファ層がＡｌＮ膜とＧａＮ膜の周期構造を持つ場合を中心に説明されている。 However, Patent Document 1 has no description regarding warpage. That is, there is no disclosure about the mixed crystal ratio of the layer inserted below the AlN layer (AlGaN layer), the relationship between the film thickness and the warp, and the case where the first buffer layer mainly has a periodic structure of an AlN film and a GaN film. It is mainly explained.
また特許文献２、３は、共に、基板とＧａＮ系化合物半導体の線膨張係数の差から、室温においてウェハに大きな反りが発生するとの前提に立ち、エピタキシャル層の膜厚を薄くすることで、基板反りの問題を解決する技術である。ＡｌＮ層より下層に挿入する層（ＡｌＧａＮ層）やＧａＮバッファ層の成長条件を特定して反りを低減する技術を開示したものではない。 Further, both Patent Documents 2 and 3 are based on the premise that a large warp occurs in the wafer at room temperature due to the difference in linear expansion coefficient between the substrate and the GaN-based compound semiconductor. This technology solves the problem of warping. It does not disclose a technique for reducing the warpage by specifying the growth conditions of a layer (AlGaN layer) or a GaN buffer layer inserted below the AlN layer.
電界効果型トランジスタでは、ゲート長を短く、ソース・ドレイン抵抗を小さくすることが高周波特性向上に有効であると知られている。このためには、より短ゲートを実現するための微細なリソグラフィーや、ソース・ドレイン電極を熱アロイ処理して抵抗を下げるプロセスが不可欠である。 In field effect transistors, it is known that shortening the gate length and reducing the source / drain resistance is effective in improving the high frequency characteristics. For this purpose, fine lithography for realizing a shorter gate and a process for lowering the resistance by subjecting the source / drain electrodes to a thermal alloy are indispensable.
しかし、図８及び図９で説明した如く、従来の大きく反ったＧａＮ系の半導体エピタキシャルウェハでは、焦点深度の浅い微細なリソグラフィーや均一な裏面接触を要求する熱処理を適用することが困難であった。 However, as described with reference to FIGS. 8 and 9, it has been difficult to apply fine lithography with a shallow depth of focus and heat treatment that requires uniform back contact in the conventional GaN-based semiconductor epitaxial wafer that has greatly warped. .
そこで、本発明の目的は、上記課題を解決し、ＡｌＮバッファ層より下層に挿入するＡｌＧａＮバッファ層の存在により、あるいはこれに加えたＧａＮバッファ層の成長条件により、半導体エピタキシャルウェハの反りを低減し、以て短ゲート、低オーミック抵抗のデバイスを容易に作製可能な半導体エピタキシャルウェハを提供することにある。 Accordingly, an object of the present invention is to solve the above problems and reduce the warpage of the semiconductor epitaxial wafer by the presence of the AlGaN buffer layer inserted below the AlN buffer layer or by the growth conditions of the GaN buffer layer added thereto. Accordingly, an object of the present invention is to provide a semiconductor epitaxial wafer capable of easily producing a device having a short gate and a low ohmic resistance.
上記目的を達成するため、本発明は、次のように構成したものである。 In order to achieve the above object, the present invention is configured as follows.
請求項１の発明に係る半導体エピタキシャルウェハは、基板上に、ＡｌxＧａ1-xＮ（ただし０．３ ≦ｘ≦０．７）からなり膜厚が約０．０７〜０．１５μｍの第一バッファ層と、この第一バッファ層上に形成したＡｌＮからなる第二バッファ層とを含むバッファ層を少なくとも備え、このバッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系電子デバイス構造を設けたことを特徴とする。 The semiconductor epitaxial wafer according to the invention of claim 1 is made of Al x Ga 1-x N (provided that 0.3 ≦ x ≦ 0.7) on the substrate and has a thickness of about 0.07 to 0.15 μm. A gallium nitride based electronic device comprising at least a buffer layer including a buffer layer and a second buffer layer made of AlN formed on the first buffer layer, and a nitride mixed crystal as a channel layer on the buffer layer A structure is provided.
請求項２の発明に係る半導体エピタキシャルウェハは、基板上に、ＡｌxＧａ1-xＮ（ただし０．３ ≦ｘ≦０．７）からなり膜厚が０．０７〜０．１５μｍの第一バッファ層と、この第一バッファ層上に形成したＡｌＮからなる第二バッファ層と、この第二バッファ層上に二次元方向成長したＧａＮ、ＡｌＧａＮ又はＩｎＧａＮのいずれかからなる第三バッファ層とを備え、この第三バッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系電子デバイス構造を設けたことを特徴とする。 A semiconductor epitaxial wafer according to a second aspect of the present invention is a first semiconductor epitaxial wafer comprising Al x Ga 1-x N (provided that 0.3 ≦ x ≦ 0.7) on the substrate and having a thickness of 0.07 to 0.15 μm. A buffer layer, a second buffer layer made of AlN formed on the first buffer layer, and a third buffer layer made of GaN, AlGaN or InGaN grown two-dimensionally on the second buffer layer. In addition, a gallium nitride electronic device structure having a nitride mixed crystal as a channel layer is provided on the third buffer layer.
請求項３の発明は、請求項２記載の半導体エピタキシャルウェハにおいて、上記ＡｌxＧａ1-xＮからなる第一バッファ層の混晶比ｘが約０．５であり、膜厚が約０．１μｍであることを特徴とする。 According to a third aspect of the present invention, in the semiconductor epitaxial wafer according to the second aspect, the mixed crystal ratio x of the first buffer layer made of Al x Ga 1-x N is about 0.5, and the film thickness is about 0.00. It is 1 μm.
請求項４の発明は、請求項２又は３記載の半導体エピタキシャルウェハにおいて、上記第三バッファ層が、成長時圧力約１３３３２Ｐａ（１００Ｔｏｒｒ）以下で二次元方向成長を促進させたＧａＮからなることを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor epitaxial wafer according to the second or third aspect, the third buffer layer is made of GaN that promotes two-dimensional growth at a growth pressure of about 13332 Pa (100 Torr) or less. And
請求項５の発明は、請求項２〜４のいずれかに記載の半導体エピタキシャルウェハにおいて、上記第三バッファ層が、成長時温度１０６０℃以上で二次元方向成長を促進させたＧａＮからなることを特徴とする。 According to a fifth aspect of the present invention, in the semiconductor epitaxial wafer according to any one of the second to fourth aspects, the third buffer layer is made of GaN that promotes two-dimensional growth at a growth temperature of 1060 ° C. or higher. Features.
＜発明の要点＞
本発明の要点は、バッファ層の構造、成長条件を調整することによって半導体エピタキシャルウェハの反りを小さくすることにある。
<Key points of the invention>
The main point of the present invention is to reduce the warpage of the semiconductor epitaxial wafer by adjusting the structure of the buffer layer and the growth conditions.
本発明に係る半導体エピタキシャルウェハの典型的な構成は、図１に示すように、サファイア基板１０上に、ＡｌxＧａ1-xＮ（ただし０．３≦ｘ≦０．７、好ましくはｘ＝約０．５）からなり膜厚が０．０７〜０．１５μｍ、好ましくは約０．１μｍの第一バッファ層１と、この上に形成したＡｌＮからなる第二バッファ層２と、この上に二次元方向成長したＧａＮからなる第三バッファ層３からなる三層構造のバッファ層２０を備え、この三層構造のバッファ層２０上に、窒化物混晶をチャネル層とする窒化ガリウム系の電子デバイス構造３０として、ＧａＮからなるチャネル層４とＡｌＧａＮからなるキャリア供給層５を設けた構成である。 As shown in FIG. 1, a typical configuration of a semiconductor epitaxial wafer according to the present invention is formed on an sapphire substrate 10 with Al x Ga 1-x N (where 0.3 ≦ x ≦ 0.7, preferably x = A first buffer layer 1 having a thickness of 0.07 to 0.15 μm, preferably about 0.1 μm, and a second buffer layer 2 made of AlN formed thereon, A buffer layer 20 having a three-layer structure composed of a third buffer layer 3 made of GaN grown two-dimensionally is provided, and a gallium nitride-based electron having a nitride mixed crystal as a channel layer is formed on the buffer layer 20 having the three-layer structure. The device structure 30 includes a channel layer 4 made of GaN and a carrier supply layer 5 made of AlGaN.
上記数値限定の根拠を次に示す。 The basis for the above numerical limitation is as follows.
図３は、サファイア基板１０上に、ＧａＮ層／ＡｌＮ層／ＡｌＧａＮ層の三層構造のバッファ層２０を介して、窒化ガリウム系の電子デバイス構造３０を設けた半導体エピタキシャルウェハにおけるＡｌＧａＮ層（第一バッファ層）の層厚とエピタキシャルウェハの反りの関係を示したものである。 FIG. 3 shows an AlGaN layer (first layer) in a semiconductor epitaxial wafer in which a gallium nitride-based electronic device structure 30 is provided on a sapphire substrate 10 via a buffer layer 20 having a three-layer structure of GaN layer / AlN layer / AlGaN layer. The relationship between the layer thickness of the buffer layer) and the warpage of the epitaxial wafer is shown.
この反りの評価サンプルには、ＡｌＧａＮ層（第一バッファ層）の上に、第二バッファ層として厚さ０．４μｍのＡｌＮ層及び第三バッファ層として厚さ２μｍのｕｎ−ＧａＮ層を設け、またその上の電子デバイス構造３０としてＧａＮチャネル層及びＡｌＧａＮキャリア供給層からなるＨＥＭＴ構造を形成した半導体エピタキシャルウェハのサンプルを用いた。 In this warpage evaluation sample, an AlN layer having a thickness of 0.4 μm as a second buffer layer and an un-GaN layer having a thickness of 2 μm as a third buffer layer are provided on the AlGaN layer (first buffer layer). Further, a sample of a semiconductor epitaxial wafer having a HEMT structure composed of a GaN channel layer and an AlGaN carrier supply layer was used as the electronic device structure 30 thereon.
ここで、ＡｌＧａＮ層（第一バッファ層）におけるＡｌxＧａ1-xＮの混晶比ｘをｘ＝０．５と固定して、厚さを０〜０．２５μｍの範囲で変化させた場合に、反りがどのように変化するかを示したのが図３である。 Here, when the mixed crystal ratio x of Al x Ga 1-x N in the AlGaN layer (first buffer layer) is fixed to x = 0.5 and the thickness is changed in the range of 0 to 0.25 μm FIG. 3 shows how the warpage changes.
図３において、ＡｌＧａＮ層（第一バッファ層）の膜厚を０μｍとしたとき、つまり従来条件では反りのＢＯＷ値が４７μｍと非常に大きな数値を示し、膜厚が増加するにつれてＢＯＷ値が低下し、膜厚０．１０μｍでＢＯＷ値が最小の３５μｍとなり、その後膜厚が増加するにつれて再びＢＯＷ値が増加する。そして膜厚が０．０７〜０．１５μｍの範囲で、ＢＯＷ値が４０．０μｍ未満となり、従来に較べ反りが小さくなる。よって、ＡｌＧａＮ層（第一バッファ層）の膜厚の適正値は０．０７〜０．１５μｍの範囲であり、最適値は約０．１μｍである。 In FIG. 3, when the film thickness of the AlGaN layer (first buffer layer) is 0 μm, that is, the bow value of warpage is very large at 47 μm under the conventional conditions, and the BOW value decreases as the film thickness increases. When the film thickness is 0.10 μm, the BOW value becomes 35 μm, which is the minimum, and then the BOW value increases again as the film thickness increases. When the film thickness is in the range of 0.07 to 0.15 [mu] m, the BOW value is less than 40.0 [mu] m, and the warpage is smaller than in the conventional case. Therefore, the appropriate value of the film thickness of the AlGaN layer (first buffer layer) is in the range of 0.07 to 0.15 μm, and the optimum value is about 0.1 μm.
また、ＡｌxＧａ1-xＮの混晶比ｘに対するＢＯＷの依存性を示したものが図４である。すなわち、図４は、第一バッファ層のＡｌxＧａ1-xＮの混晶比（Ａｌ組成比）ｘをｘ＝０〜０．９の範囲で変化させた場合に、ウェハの反りがどのように変化するのかを示したものである。図４から分かるように、混晶比ｘがｘ＝０．３〜０．７の範囲内であれば、ＢＯＷの値が４０μｍ未満となり、反りが小さくなる。特にｘ＝０．５のときは、ＢＯＷの値は最小の３５μｍとなり、反りが最小となる。従って、混晶比ｘに対しても適正値が存在し、それはｘ＝０．３〜０．７の範囲であり、最適値はｘ＝０．５である。なお、図３はＡｌxＧａ1-xＮの混晶比ｘを最適値の０．５に固定して得たグラフである。 FIG. 4 shows the dependence of BOW on the mixed crystal ratio x of Al x Ga 1 -xN. That is, FIG. 4 shows how the wafer warps when the Al x Ga 1-x N mixed crystal ratio (Al composition ratio) x of the first buffer layer is changed in the range of x = 0 to 0.9. It shows how it changes. As can be seen from FIG. 4, when the mixed crystal ratio x is in the range of x = 0.3 to 0.7, the value of BOW is less than 40 μm, and the warpage is reduced. In particular, when x = 0.5, the value of BOW is a minimum of 35 μm, and the warp is minimum. Therefore, there is an appropriate value for the mixed crystal ratio x, which is in the range of x = 0.3 to 0.7, and the optimum value is x = 0.5. FIG. 3 is a graph obtained by fixing the mixed crystal ratio x of Al x Ga 1-x N to the optimum value of 0.5.
次に、本発明においては、上記第３バッファ層が、成長時圧力約１３３３２Ｐａ（１００Ｔｏｒｒ）以下、成長時温度１０６０℃以上という成長条件で、２次元方向成長を促進させたＧａＮからなり、これにより反りの減少を図る。この根拠について次に示す。 Next, in the present invention, the third buffer layer is made of GaN that promotes two-dimensional growth under growth conditions of a growth pressure of about 13332 Pa (100 Torr) or less and a growth temperature of 1060 ° C. or more. Reduce warpage. The basis for this is as follows.
図５はＧａＮ層（第三バッファ層）の成長圧力に対する反り（ＢＯＷ）の依存性を示したものである。図から、成長圧力を約１３３３２Ｐａ（１００Ｔｏｒｒ）以下にすることによって、反りのＢＯＷ値が更に減少することが分かる。これは低成長圧力での成長でＧａＮ層（第三バッファ層）の二次元成長が促進され、ＧａＮ／ＡｌＮ界面に転位が導入されたことにより、反りの原因となる歪みが緩和された結果であると考えられる。 FIG. 5 shows the dependence of the bow (BOW) on the growth pressure of the GaN layer (third buffer layer). From the figure, it can be seen that the bow value of the warp is further reduced by setting the growth pressure to about 13332 Pa (100 Torr) or less. This is because the growth at a low growth pressure promotes two-dimensional growth of the GaN layer (third buffer layer), and dislocations are introduced into the GaN / AlN interface, thereby reducing the strain that causes warping. It is believed that there is.
これを更に推し進めるために、ＧａＮ層（第三バッファ層）の成長温度に対する反り（ＢＯＷ）の依存性（成長温度が高いほど二次元成長が促進されるのは一般的に良く知られている）を調査したものが、図６である。ＧａＮ層（第三バッファ層）の成長温度を１０６０℃以上とすると、反りのＢＯＷ値が小さくなる傾向が現れる。ただし、ＧａＮ層（第三バッファ層）の成長温度が１０９０℃を超えた場合には、半導体エピタキシャルウェハの表面を鏡面とすることが出来なかった。よって、上記第３バッファ層の成長時温度は１０６０℃以上、好ましくは１０６０℃以上１０９０℃以下の範囲が良いことが分かる。 To further promote this, the dependence of bow (BOW) on the growth temperature of the GaN layer (third buffer layer) (it is generally well known that the higher the growth temperature, the more the two-dimensional growth is promoted). FIG. 6 shows the result of the investigation. When the growth temperature of the GaN layer (third buffer layer) is 1060 ° C. or higher, the bow value of warping tends to decrease. However, when the growth temperature of the GaN layer (third buffer layer) exceeded 1090 ° C., the surface of the semiconductor epitaxial wafer could not be mirrored. Therefore, it can be seen that the growth temperature of the third buffer layer is 1060 ° C. or higher, preferably 1060 ° C. or higher and 1090 ° C. or lower.
本発明によれば、第二バッファ層のＡｌＮ層より下層に第一バッファ層のＡｌＧａＮ層を挿入し、そのＡｌxＧａ1-xＮの混晶比ｘを０．３〜０．７とし、膜厚を約０．０７〜０．１５μｍの範囲に特定したので、半導体エピタキシャルウェハの反りを低減し、以て短ゲート、低オーミック抵抗のデバイスを容易に作製可能な半導体エピタキシャルウェハを提供することができる。 According to the present invention, the AlGaN layer of the first buffer layer is inserted below the AlN layer of the second buffer layer, and the mixed crystal ratio x of Al x Ga 1-x N is 0.3 to 0.7, Since the film thickness is specified in the range of about 0.07 to 0.15 μm, the warpage of the semiconductor epitaxial wafer is reduced, and thus a semiconductor epitaxial wafer capable of easily producing a device having a short gate and a low ohmic resistance is provided. Can do.
また、本発明によれば、上記に加えて、第三バッファ層を、成長時圧力約１３３３２Ｐａ（１００Ｔｏｒｒ）以下、成長時温度１０６０℃以上という成長条件で、２次元方向成長を促進させたＧａＮからなる構成としたので、これにより更に反りの減少が図られる。 Further, according to the present invention, in addition to the above, the third buffer layer is made of GaN that promotes two-dimensional growth under growth conditions of a growth pressure of about 13332 Pa (100 Torr) or less and a growth temperature of 1060 ° C. or more. Accordingly, the warpage can be further reduced.
よって、本発明により、反りの小さな半導体エピタキシャルウェハ、ひいては高周波特性に優れたデバイスを得ることができる。 Therefore, according to the present invention, it is possible to obtain a semiconductor epitaxial wafer having a small warp, and thus a device having excellent high frequency characteristics.
以下、本発明を図示の実施例に基づいて説明する。 Hereinafter, the present invention will be described based on illustrated embodiments.
この実施例に係るＨＥＭＴ用半導体エピタキシャルウェハは、図１に示すように、直径約１０．１６ｃｍ（４インチ）のサファイア基板１０上に、ＡｌxＧａ1-xＮ（ｘ＝約０．５）からなり膜厚が約０．１μｍの第一バッファ層１と、その上に形成したＡｌＮからなる第二バッファ層２と、その上に二次元方向成長したＧａＮからなる第三バッファ層３からなる三層構造のバッファ層２０を備え、この三層構造のバッファ層２０上に、ＨＥＭＴの電子デバイス構造３０として、ＧａＮからなるチャネル層４とＡｌＧａＮからなるキャリア供給層５を設けた構成である。 As shown in FIG. 1, the HEMT semiconductor epitaxial wafer according to this example is formed on a sapphire substrate 10 having a diameter of about 10.16 cm (4 inches) with Al x Ga 1-x N (x = about 0.5). A first buffer layer 1 having a thickness of about 0.1 μm, a second buffer layer 2 made of AlN formed thereon, and a third buffer layer 3 made of GaN grown two-dimensionally thereon. A buffer layer 20 having a three-layer structure is provided, and a channel layer 4 made of GaN and a carrier supply layer 5 made of AlGaN are provided as the HEMT electronic device structure 30 on the buffer layer 20 having the three-layer structure.
このＨＥＭＴ用半導体エピタキシャルウェハの各エピタキシャル層は、ＭＯＶＰＥ法を用いて、次のようにして成長した。すなわち、成長の際に用いた原料は、ガリウム原料としてはＴＭＧを用い、アルミニウム原料としてはＴＭＡを用い、窒素原料としてはアンモニアガスを用いた。また、キャリアガスとしては水素を用い、ｎ型ドーパントとしては、モノシランを用いた。 Each epitaxial layer of this HEMT semiconductor epitaxial wafer was grown as follows using the MOVPE method. That is, as the raw material used for the growth, TMG was used as the gallium raw material, TMA was used as the aluminum raw material, and ammonia gas was used as the nitrogen raw material. Further, hydrogen was used as the carrier gas, and monosilane was used as the n-type dopant.
エピタキシャル成長は、ウェハの成長面を上向きとするフェイスアップのヒータ加熱減圧炉を用いて、ＧａＮの第三バッファ層３以外の成長では、炉内の圧力を約１３３３２Ｐａ（１００Ｔｏｒｒ）に設定して行った。 Epitaxial growth was performed using a face-up heater-heated decompression furnace with the growth surface of the wafer facing upward, and in the growth other than the third buffer layer 3 of GaN, the pressure in the furnace was set to about 13332 Pa (100 Torr). .
成長温度は、バッファ層２０については、ＡｌＧａＮの第一バッファ層１を５２０℃で、ＡｌＮの第二バッファ層２を１１００℃で、ＧａＮの第三バッファ層３を１０８０℃（最適化後）で成長した。また、その上の電子デバイス構造３０については、ＧａＮのチャネル層４およびＡｌＧａＮのキャリア供給層５をそれぞれ１０４０℃で成長した。 The growth temperatures of the buffer layer 20 are 520 ° C. for the first buffer layer 1 of AlGaN, 1100 ° C. for the second buffer layer 2 for AlN, and 1080 ° C. (after optimization) for the third buffer layer 3 for GaN. grown. For the electronic device structure 30 thereon, the GaN channel layer 4 and the AlGaN carrier supply layer 5 were grown at 1040 ° C., respectively.
また膜厚は、バッファ層２０については、ＡｌＧａＮの第一バッファ層１を０．１μｍ、ＡｌＮの第二バッファ層２を０．４μｍ、ＧａＮの第三バッファ層３を０．５μｍとした。またその上の電子デバイス構造３０については、ＧａＮのチャネル層４を１．５μｍ、ＡｌＧａＮのキャリア供給層５を３０ｎｍ（０．０３μｍ）とした。 Regarding the buffer layer 20, the AlGaN first buffer layer 1 was 0.1 μm, the AlN second buffer layer 2 was 0.4 μm, and the GaN third buffer layer 3 was 0.5 μm. Further, regarding the electronic device structure 30 thereon, the GaN channel layer 4 was 1.5 μm, and the AlGaN carrier supply layer 5 was 30 nm (0.03 μm).
上記構造を温度に着目して見た場合、サファイア基板１０上に、単結晶成長温度（約１０００〜１２００℃）よりも低い低温で形成されたＡｌＧａＮからなる第一バッファ層１と、単結晶成長温度で形成されたＡｌＮからなる第二バッファ層２と、前記第二バッファ層よりも低い単結晶成長温度で形成されたＧａＮからなる第三バッファ層３とを備え、この第三バッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系の電子デバイス構造３０として、ＧａＮからなるチャネル層４とＡｌＧａＮからなるキャリア供給層５を持つＨＥＭＴの電子デバイス構造を設けた構成となっている。 When the above structure is viewed by paying attention to temperature, the first buffer layer 1 made of AlGaN formed on the sapphire substrate 10 at a low temperature lower than the single crystal growth temperature (about 1000 to 1200 ° C.), and the single crystal growth A second buffer layer 2 made of AlN formed at a temperature and a third buffer layer 3 made of GaN formed at a single crystal growth temperature lower than that of the second buffer layer, on the third buffer layer As a gallium nitride electronic device structure 30 having a nitride mixed crystal as a channel layer, a HEMT electronic device structure having a channel layer 4 made of GaN and a carrier supply layer 5 made of AlGaN is provided.
上記の如く構成されたＨＥＭＴ用半導体エピタキシャルウェハの反りを図７（ａ）に示す。本実施例では、ＢＯＷで２６μｍと反りの小さいＨＥＭＴ用半導体エピタキシャルウェハを得ることが出来た。 FIG. 7A shows the warpage of the HEMT semiconductor epitaxial wafer configured as described above. In this example, a HEMT semiconductor epitaxial wafer having a bow of 26 μm and a small warp could be obtained.
比較のため、図７（ｂ）に、従来の成長条件とエピタキシャルウェハ構造（図８）を用いてＭＯＶＰＥ法により成長した、直径約１０．１６ｃｍ（４インチ）径のＨＥＭＴ用半導体エピタキシャルウェハの反りを示す。従来のＨＥＭＴ用半導体エピタキシャルウェハでの反りはＢＯＷで４７μｍと非常に大きな数値であるのに対し、本実施例のＨＥＭＴ用半導体エピタキシャルウェハの反りは、ＢＯＷで２６μｍであり、非常に小さくすることが出来た。 For comparison, FIG. 7B shows the warpage of a HEMT semiconductor epitaxial wafer having a diameter of about 10.16 cm (4 inches) grown by the MOVPE method using the conventional growth conditions and the epitaxial wafer structure (FIG. 8). Indicates. The warpage of the conventional HEMT semiconductor epitaxial wafer is 47 μm in BOW, which is very large, whereas the warpage of the HEMT semiconductor epitaxial wafer in this embodiment is 26 μm in BOW, which can be made very small. done.
この実施例に係るＧａＮ−ＨＥＭＴ用半導体エピタキシャルウェハのシート抵抗の面内分布測定値を、図２に示す。この測定値において平均値は４８７．０Ω／ｓｑ．であるが、最小値は４６６．５Ω／ｓｑ．、最大値は５０８．３Ω／ｓｑ．であり、面内のシート抵抗ばらつきが非常に小さく、工業的に有利であると言える。この良好な結果は、ウェハの反り量が少なくなった為であると考えられる。 FIG. 2 shows in-plane distribution measurement values of the sheet resistance of the semiconductor epitaxial wafer for GaN-HEMT according to this example. In this measured value, the average value is 487.0 Ω / sq. However, the minimum value is 466.5 Ω / sq. The maximum value is 508.3Ω / sq. Therefore, it can be said that the in-plane sheet resistance variation is very small, which is industrially advantageous. This good result is considered to be because the amount of warpage of the wafer is reduced.
上記実施例では、第三バッファ層の材質にＧａＮを用いたが、ＧａＮの他、ＡｌＧａＮ又はＩｎＧａＮを用いることもでき、これによっても上記実施例と同様の反りの低減効果を得ることができる。 In the above embodiment, GaN is used as the material of the third buffer layer, but AlGaN or InGaN can also be used in addition to GaN, and this can also provide the same warp reduction effect as in the above embodiment.
上記実施例では、窒化ガリウム系の電子デバイス構造３０としてＨＥＭＴ構造を形成したが、チャネル構造はＦＥＴ（電界効果トランジスタ）であれば良く、ＨＥＭＴ構造に限られるものではない。また、チャネル層の材質には、ＧａＮの他に、ＩｎＧａＮまたはＡｌＧａＮを用いることもできる。 In the above embodiment, the HEMT structure is formed as the gallium nitride based electronic device structure 30, but the channel structure may be an FET (field effect transistor) and is not limited to the HEMT structure. In addition to GaN, InGaN or AlGaN can be used as the material of the channel layer.
１ 第一バッファ層
２ 第二バッファ層
３ 第三バッファ層
４ チャネル層
５ キャリア供給層
１０ サファイア基板
２０ バッファ層
３０ 窒化ガリウム系電子デバイス構造
DESCRIPTION OF SYMBOLS 1 1st buffer layer 2 2nd buffer layer 3 3rd buffer layer 4 Channel layer 5 Carrier supply layer 10 Sapphire substrate 20 Buffer layer 30 Gallium nitride system electronic device structure
Claims (5)
このバッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系電子デバイス構造を設けたことを特徴とする半導体エピタキシャルウェハ。 A first buffer layer made of Al x Ga 1-x N (where 0.3 ≦ x ≦ 0.7) and having a film thickness of about 0.07 to 0.15 μm is formed on the first buffer layer. A buffer layer including at least a second buffer layer made of AlN,
A semiconductor epitaxial wafer characterized in that a gallium nitride electronic device structure having a nitride mixed crystal as a channel layer is provided on the buffer layer.
この第三バッファ層上に、窒化物混晶をチャネル層とする窒化ガリウム系電子デバイス構造を設けたことを特徴とする半導体エピタキシャルウェハ。 A first buffer layer made of Al x Ga 1-x N (where 0.3 ≦ x ≦ 0.7) and having a thickness of 0.07 to 0.15 μm is formed on the first buffer layer. A second buffer layer made of AlN and a third buffer layer made of GaN, AlGaN, or InGaN grown two-dimensionally on the second buffer layer,
A semiconductor epitaxial wafer characterized in that a gallium nitride electronic device structure having a nitride mixed crystal as a channel layer is provided on the third buffer layer.
上記ＡｌxＧａ1-xＮからなる第一バッファ層の混晶比ｘが約０．５であり、膜厚が約０．１μｍであることを特徴とする半導体エピタキシャルウェハ。 The semiconductor epitaxial wafer according to claim 2,
A semiconductor epitaxial wafer, wherein the first buffer layer made of Al x Ga 1-x N has a mixed crystal ratio x of about 0.5 and a film thickness of about 0.1 μm.
上記第三バッファ層が、成長時圧力約１３３３２Ｐａ（１００Ｔｏｒｒ）以下で二次元方向成長を促進させたＧａＮからなることを特徴とする半導体エピタキシャルウェハ。 In the semiconductor epitaxial wafer according to claim 2 or 3,
2. The semiconductor epitaxial wafer according to claim 1, wherein the third buffer layer is made of GaN that promotes two-dimensional growth at a growth pressure of about 13332 Pa (100 Torr) or less.
上記第三バッファ層が、成長時温度１０６０℃以上で二次元方向成長を促進させたＧａＮからなることを特徴とする半導体エピタキシャルウェハ。 In the semiconductor epitaxial wafer according to any one of claims 2 to 4,
2. The semiconductor epitaxial wafer according to claim 1, wherein the third buffer layer is made of GaN that promotes two-dimensional growth at a growth temperature of 1060 ° C. or higher.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005176708A JP4904726B2 (en) | 2005-06-16 | 2005-06-16 | Semiconductor epitaxial wafer and method for manufacturing semiconductor epitaxial wafer for HEMT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005176708A JP4904726B2 (en) | 2005-06-16 | 2005-06-16 | Semiconductor epitaxial wafer and method for manufacturing semiconductor epitaxial wafer for HEMT |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006351870A true JP2006351870A (en) | 2006-12-28 |
| JP4904726B2 JP4904726B2 (en) | 2012-03-28 |
Family
ID=37647392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005176708A Expired - Fee Related JP4904726B2 (en) | 2005-06-16 | 2005-06-16 | Semiconductor epitaxial wafer and method for manufacturing semiconductor epitaxial wafer for HEMT |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4904726B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009001888A1 (en) * | 2007-06-27 | 2008-12-31 | Nec Corporation | Field-effect transistor and multilayer epitaxial film for use in fabrication of the filed-effect transistor |
| JP2009021279A (en) * | 2007-07-10 | 2009-01-29 | Hitachi Cable Ltd | Semiconductor epitaxial wafer |
| US7948009B2 (en) | 2008-03-18 | 2011-05-24 | Hitachi Cable, Ltd. | Nitride semiconductor epitaxial wafer and nitride semiconductor device |
| JP2015041765A (en) * | 2013-08-20 | 2015-03-02 | 正幸 安部 | Semiconductor device |
| JP2015041764A (en) * | 2013-08-20 | 2015-03-02 | 正幸 安部 | Semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880491A (en) * | 1997-01-31 | 1999-03-09 | The United States Of America As Represented By The Secretary Of The Air Force | SiC/111-V-nitride heterostructures on SiC/SiO2 /Si for optoelectronic devices |
| JP2001077412A (en) * | 1999-09-02 | 2001-03-23 | Sanyo Electric Co Ltd | Semiconductor element and manufacture thereof |
| JP2002299253A (en) * | 2001-03-30 | 2002-10-11 | Toyoda Gosei Co Ltd | Production method for semiconductor wafer and semiconductor device |
| JP2004296717A (en) * | 2003-03-26 | 2004-10-21 | Toshimasa Suzuki | Laminated body comprising nitride-based semiconductor, and electronic element using the same |
| WO2005029588A1 (en) * | 2003-09-24 | 2005-03-31 | Sanken Electric Co., Ltd. | Nitride semiconductor device and method for manufacturing same |
-
2005
- 2005-06-16 JP JP2005176708A patent/JP4904726B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880491A (en) * | 1997-01-31 | 1999-03-09 | The United States Of America As Represented By The Secretary Of The Air Force | SiC/111-V-nitride heterostructures on SiC/SiO2 /Si for optoelectronic devices |
| JP2001077412A (en) * | 1999-09-02 | 2001-03-23 | Sanyo Electric Co Ltd | Semiconductor element and manufacture thereof |
| JP2002299253A (en) * | 2001-03-30 | 2002-10-11 | Toyoda Gosei Co Ltd | Production method for semiconductor wafer and semiconductor device |
| JP2004296717A (en) * | 2003-03-26 | 2004-10-21 | Toshimasa Suzuki | Laminated body comprising nitride-based semiconductor, and electronic element using the same |
| WO2005029588A1 (en) * | 2003-09-24 | 2005-03-31 | Sanken Electric Co., Ltd. | Nitride semiconductor device and method for manufacturing same |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009001888A1 (en) * | 2007-06-27 | 2008-12-31 | Nec Corporation | Field-effect transistor and multilayer epitaxial film for use in fabrication of the filed-effect transistor |
| JPWO2009001888A1 (en) * | 2007-06-27 | 2010-08-26 | 日本電気株式会社 | FIELD EFFECT TRANSISTOR AND MULTILAYER EPITAXIAL FILM FOR MANUFACTURING THE FIELD EFFECT TRANSISTOR |
| JP5466505B2 (en) * | 2007-06-27 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | FIELD EFFECT TRANSISTOR AND MULTILAYER EPITAXIAL FILM FOR MANUFACTURING THE FIELD EFFECT TRANSISTOR |
| JP2009021279A (en) * | 2007-07-10 | 2009-01-29 | Hitachi Cable Ltd | Semiconductor epitaxial wafer |
| US7948009B2 (en) | 2008-03-18 | 2011-05-24 | Hitachi Cable, Ltd. | Nitride semiconductor epitaxial wafer and nitride semiconductor device |
| JP2015041765A (en) * | 2013-08-20 | 2015-03-02 | 正幸 安部 | Semiconductor device |
| JP2015041764A (en) * | 2013-08-20 | 2015-03-02 | 正幸 安部 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4904726B2 (en) | 2012-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10727303B2 (en) | Group III nitride epitaxial substrate and method for manufacturing the same | |
| US8847203B2 (en) | Group III nitride epitaxial laminate substrate | |
| EP2432005A1 (en) | Epitaxial substrate for electronic device and process for producing same | |
| EP2565906A1 (en) | Epitaxial substrate and process for producing epitaxial substrate | |
| EP2565928A1 (en) | Epitaxial substrate and method for producing epitaxial substrate | |
| JP5133927B2 (en) | Compound semiconductor substrate | |
| JP2013216573A (en) | Method of controlling stress in gallium nitride film deposited on substrate | |
| US8546813B2 (en) | Semiconductor substrate and semiconductor device | |
| JP2010087468A (en) | Epitaxial substrate, semiconductor device substrate, and hemt device | |
| US8994032B2 (en) | III-N material grown on ErAIN buffer on Si substrate | |
| JP4904726B2 (en) | Semiconductor epitaxial wafer and method for manufacturing semiconductor epitaxial wafer for HEMT | |
| JP4468744B2 (en) | Method for producing nitride semiconductor thin film | |
| US20060118810A1 (en) | Crystal growth method of nitride semiconductor | |
| JP2014022685A (en) | Semiconductor laminate structure and semiconductor element using the same | |
| JP2005032823A (en) | Method for manufacturing epitaxial wafer for field-effect transistor | |
| JP5378128B2 (en) | Epitaxial substrate for electronic device and epitaxial substrate for group III nitride electronic device | |
| JP2004289005A (en) | Epitaxial substrate, semiconductor device, and high electron mobility transistor | |
| JP2008085123A (en) | Substrate for compound semiconductor device, and the compound semiconductor device using the same | |
| JP2004296701A (en) | Epitaxial substrate, semiconductor device and method for growing crystal for nitride-based semiconductor | |
| US20160118486A1 (en) | Semiconductor device | |
| JP2014192246A (en) | Semiconductor substrate and semiconductor element using the same | |
| JP2016058539A (en) | Method of manufacturing high electron mobility transistor | |
| JP2006196557A (en) | Semiconductor epitaxial wafer and field effect transistor | |
| US20170256635A1 (en) | Nitride semiconductor and nitride semiconductor manufacturing method | |
| JP7457053B2 (en) | Nitride semiconductor laminate, semiconductor device, and method for manufacturing nitride semiconductor laminate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070719 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111226 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4904726 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |