JP2006339252A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明はセル領域の周辺に電源パッドが設けられた半導体装置及びその製造方法に関し、とくにセル領域の設計又は設計変更に伴う電源配線の変更を回避できる半導体装置及びその設計・製造方法に関する。 The present invention relates to a semiconductor device in which a power supply pad is provided in the periphery of a cell region and a manufacturing method thereof, and more particularly to a semiconductor device capable of avoiding a change in power supply wiring accompanying a design of the cell region or a design change, and a design and manufacturing method thereof.
スタンダードセル又はゲートアレイは、顧客が所望する機能を有する半導体装置を短期間で設計・製造できる方法として広く実用に供されている。これらの方法は、基本セルを半導体チップ上のセル領域に規則的に敷きつめて配列した後、この基本セルを相互に配線して所望の機能回路を構成するように配線パターンを設計する。そして、配線パターンの設計に基づきウエーハ工程が実行され、所望の機能を有する集積回路が製造される。 A standard cell or a gate array is widely used as a method for designing and manufacturing a semiconductor device having a function desired by a customer in a short period of time. In these methods, basic cells are regularly arranged in a cell region on a semiconductor chip and arranged, and then the basic cells are interconnected to design a desired functional circuit. Then, a wafer process is executed based on the design of the wiring pattern, and an integrated circuit having a desired function is manufactured.
従来、この種の半導体装置では、半導体チップの中央部分に基本セルが敷きつめられたセル領域を配置し、その半導体チップの周縁部(チップの周縁部分)にセル領域を囲むように多数のパッドを配置する。これらのパッドの一部は電源パッドであり、電源が供給される外部端子、例えばリードフレームのインナーリードへワイヤボンディングにより接続される。電源電圧は、このワイヤを通して電源パッドに供給される。電源パッドにはセル領域の全域に延在する電源配線が接続されており、この電源配線を通して電源パッドから必要なセルへの電源が供給される。 Conventionally, in this type of semiconductor device, a cell region in which a basic cell is placed in the central portion of a semiconductor chip is arranged, and a large number of pads are provided so as to surround the cell region at the peripheral portion of the semiconductor chip (peripheral portion of the chip). Deploy. Some of these pads are power pads, and are connected to external terminals to which power is supplied, for example, inner leads of a lead frame by wire bonding. A power supply voltage is supplied to the power supply pad through this wire. The power supply pad is connected to a power supply wiring extending over the entire cell region, and power is supplied from the power supply pad to a necessary cell through the power supply wiring.
このように、スタンダードセル又はゲートアレイを設計・製造するには、まず初めに、機能回路の回路規模から必要となるセル数、即ちセル領域の大きさを推定する。同時に、顧客の要望する信号入出力用パッドの個数と、機能回路に必要な電流容量を確保できるだけの電源パッドの個数を決定する。そして、推定されたセル領域の大きさを配置することができ、かつ、必要なパッドの全てをチップの周縁部に配置できるようにチップの大きさを決定する。 Thus, in order to design / manufacture standard cells or gate arrays, first, the required number of cells, that is, the size of the cell region, is estimated from the circuit scale of the functional circuit. At the same time, the number of signal input / output pads requested by the customer and the number of power supply pads that can secure the current capacity necessary for the functional circuit are determined. Then, the size of the chip is determined so that the estimated size of the cell region can be arranged and all the necessary pads can be arranged on the peripheral portion of the chip.
しかし、セル領域の大きさに較べてパッド数が多い場合、パッドをチップ外周に沿って配置すると、パッドとセル領域の間にセルもパッドも配置されない無用の空白領域が形成され、徒にチップ面積を増加させてしまう。 However, when the number of pads is large compared to the size of the cell area, if the pads are arranged along the outer periphery of the chip, a useless blank area in which neither cells nor pads are arranged is formed between the pad and the cell area. Increase the area.
また、一般にセル領域の中央部分ほど電源配線の電流容量が不足しやすく,電源配線の抵抗に起因する電圧降下(以下「IRドロップ」という。)により機能回路へ規格電圧を供給できなくなるおそれが高い。このような事態が生ずると、電源配線領域を拡幅したり電源パッドを追加したりしなければならず、セル領域の面積の増大やパッド数の増加を招きチップ面積が増加してしまう。このようなIRドロップの影響は、配線の微細化及び回路動作の高速化に伴いますます顕著になっている。 In general, the current capacity of the power supply wiring tends to be insufficient at the center of the cell region, and there is a high possibility that the standard voltage cannot be supplied to the functional circuit due to a voltage drop (hereinafter referred to as “IR drop”) caused by the resistance of the power supply wiring. . When such a situation occurs, it is necessary to widen the power supply wiring region or add a power supply pad, which increases the area of the cell region and the number of pads, thereby increasing the chip area. The influence of such an IR drop becomes more conspicuous as the wiring becomes finer and the circuit operation speeds up.
かかる空白領域の発生や電源配線領域の拡幅に伴うチップ面積の増加を避けるため、チップ周縁部に配置された電源パッドの他に、チップ内部にも電源パッドを配置した半導体装置が発明された(特許文献1を参照。)。 In order to avoid the increase of the chip area due to the generation of such a blank region and the widening of the power supply wiring region, a semiconductor device was invented in which a power supply pad was arranged inside the chip in addition to the power supply pad arranged at the peripheral edge of the chip ( (See Patent Document 1).
図7は従来の半導体装置斜視図であり、チップ内部にも電源パッドを配置した半導体装置を表している。この半導体装置は、図7を参照して、チップ1周縁部に信号入出力パッド2c及び電源パッド2a、2bからなる第1のパッドが配置され、その内部(チップ1中央部)に機能回路12と電源パッド11a、11bが配置されている。これらチップ1周縁部及び中央部に配置された電源パッド2a、2b、11a、11bは、リードフレームのインナーリード5又はチップ1周縁部に配置された電源パッド2a、2bへワイヤボンディングにより接続され、このワイヤ14a、14bを介して外部から電源が供給される。
FIG. 7 is a perspective view of a conventional semiconductor device, showing a semiconductor device in which a power supply pad is also arranged inside a chip. Referring to FIG. 7, in this semiconductor device, a first pad including a signal input /
機能回路12の電源は、チップ1周縁部に配置された電源パッド2a、2bからチップ1上に形成された不図示の電源配線を介して供給される。さらに、チップ1中央部に配置した電源パッド11a、11bからこの電源パッド11a、11bに接続する電源配線を介して機能回路12へ電源が供給される。従って、機能回路の電源は、チップ1周縁部の電源パッド2a、2bから電源配線を介する経路と、チップ1中央部の電源パッド11a、11bからの経路との2経路から供給される。
The power of the
上記発明では、チップ1中央部へ電源パッド11a、11bを配置することにより、チップ1中央部に配置された機能回路12へワイヤ14a、14bを介して電源を供給することができるので、チップ1中央部のIRドロップの影響を緩和することができる。また、チップ1中央部に配置された機能回路12に電源を供給するための電源パッド11a、11bをチップ1中央部に配置することで、チップ1周縁部に配置する電源パッド2a、2bの個数を削減することができる。このため、パッド数が多いことに起因する半導体チップ面積の増加を抑制することができる。
上述したように、半導体チップ1の中央部にセルを敷きつめたセル領域を配置し、半導体チップ1の周縁部に電源パッド2a、2bを含めてパッド2を配置する半導体装置では、多数のパッド2をチップ1周縁部に配置するためにチップ1の辺長を長くしなければならず、あるいは、IRドロップによる電圧降下を抑制するために大きな配線領域を確保しなければならず、チップ1面積の増加を招いていた。
As described above, in the semiconductor device in which the cell region in which the cells are arranged is arranged in the central portion of the semiconductor chip 1 and the pads 2 including the
これらのチップ1面積の増加は、チップ1中央部に外部電源が供給される電源パッド11a、11bを配置し、この電源パッド11a、11bから機能回路12へ電源を供給する従来の半導体装置により一応回避することができる。
The increase in the area of the chip 1 is temporarily provided by a conventional semiconductor device in which
しかし、上述した従来の半導体装置では、機能回路12の設計と同時にその機能回路12に必要な電源パッド11a、11bの配置をも設計していた。このため、機能回路12の設計変更がなされるごとに、電源パッド11a、11bの有無及び配置を再度設計し直さなければならない。電源パッド11a、11bの有無又は配置に変更が生ずると、セル領域に形成される機能回路12の配置をも再度変更しなければならない。その結果、機能回路12及び電源パッド11a、11bの配置の設計変更は、全面的な設計変更に至ることが多く製造コストが増加するおそれがあった。
However, in the conventional semiconductor device described above, the arrangement of the
このような設計変更は、一旦設計された機能回路12をセル領域に配置した後に行なわれるシミュレーションにより、機能回路12の動作不良あるいは設計値以上のIRドロップ等の障害が検知された場合に必要となる。また、顧客が所望する機能に変更があった場合にも設計変更が必要となる。この場合、機能回路12及び電源・入出力パッド2、11a、11bの配置を初めからやり直すことになり、全面的な再設計につながるため製造コストが増加するという問題がある。
Such a design change is necessary when an operation failure of the
本発明は、チップ中央部にセル領域を配置しチップ周縁部に電源パッドを配した半導体装置に関し、チップ面積を小さくするためにチップ中央部に電源パッド配置し、かつ機能回路が設計変更されても電源配線及び電源パッドの再設計を回避することで、製造コストを低減することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention relates to a semiconductor device in which a cell region is arranged at the center of a chip and a power pad is arranged at the periphery of the chip, and the power pad is arranged at the center of the chip and the functional circuit is redesigned to reduce the chip area. Another object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce the manufacturing cost by avoiding redesign of the power supply wiring and the power supply pad.
上記課題を解決するための本発明の第1の構成に係る半導体装置は、チップの中央部に形成されたセル領域と、チップの周縁部に配置された第1のパッドと、第1のパッドからセル領域へ電源を供給する電源配線とを備えた半導体装置に関し、セル領域上に、電源配線に接続された複数の第2のパッドが互いに分離されて配置されていることを特徴とする。 A semiconductor device according to a first configuration of the present invention for solving the above problems includes a cell region formed in a central portion of a chip, a first pad disposed in a peripheral portion of the chip, and a first pad. A semiconductor device including a power supply wiring for supplying power to the cell region is characterized in that a plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region.
本構成の半導体装置では、セル領域上に第2のパッドが複数配置されている。この第2のパッドには、セル領域へ電源を供給するための電源配線が接続されている。従って、電源が供給されるワイヤをこの第2のパッドへボンディングすることで、ボンディングされた第2のパッドからその近傍の電源配線を介してセル領域へ電源を供給することができる。 In the semiconductor device having this configuration, a plurality of second pads are arranged on the cell region. A power supply wiring for supplying power to the cell region is connected to the second pad. Therefore, by bonding a wire to which power is supplied to the second pad, it is possible to supply power to the cell region from the bonded second pad via the power supply wiring in the vicinity thereof.
この構成では、機能回路ないしセル領域のシミュレーション若しくは機能試験において電源配線の電流容量不足が発見されても、或いは機能回路ないしセル領域の設計変更により電源配線の電流容量が不足することになっても、電流容量が不足する部分(電源配線の一部分)に近い第2のパッドを選択し、選択された第2のパッドへ電源を供給するワイヤをボンディングするだけで電源配線の容量不足を解消することができる。このように、レイアウト設計の変更に際して電源配線及び電源パッドの再設計を必要としないので、レイアウト設計及びその設計変更を行なっても、電源配線及び電源パッドの再設計に起因して発生するセル領域の大規模な修正を伴う再設計を回避することができる。 In this configuration, even if the current capacity of the power supply wiring is found insufficient in the simulation or functional test of the functional circuit or cell area, or the current capacity of the power supply wiring becomes insufficient due to the design change of the functional circuit or cell area. To eliminate the shortage of power supply wiring capacity by simply selecting a second pad that is close to the portion where current capacity is insufficient (a part of the power supply wiring) and bonding a wire that supplies power to the selected second pad. Can do. As described above, since the power supply wiring and the power pad need not be redesigned when the layout design is changed, the cell region generated due to the redesign of the power supply wiring and the power pad even if the layout design and the design change are performed. Redesign with large-scale modifications can be avoided.
なお、ワイヤボンディングは、設計工程及びウエーハ工程を終了し、チップに分割した後に行なわれる。従って、電源配線容量及び電源パッド数の不足をチップ分割後に解消することができる。このため、セル領域の設計あるいはその変更を、電源配線及び電源パッドの配置を考慮することなく進めることができるので、本発明の半導体装置は従来の半導体装置に較べて設計及びその変更が容易になる。 Note that the wire bonding is performed after the design process and the wafer process are completed and divided into chips. Therefore, the shortage of the power supply wiring capacity and the number of power supply pads can be solved after the chip division. For this reason, since the design of the cell region or its change can be advanced without considering the arrangement of the power supply wiring and the power supply pad, the semiconductor device of the present invention can be easily designed and changed as compared with the conventional semiconductor device. Become.
また、セル領域上に配置された複数の第2のパッドを電源パッドとして利用することができるので、チップ周縁部の電源パッドの個数が削減され、パッド数に起因するチップ寸法の増大を抑制することができる。 Further, since the plurality of second pads arranged on the cell region can be used as power supply pads, the number of power supply pads on the peripheral edge of the chip is reduced, and an increase in chip size due to the number of pads is suppressed. be able to.
なお、本明細書の「複数の第2のパッド」は、セル領域の設計で実際に必要となる第2のパッドの個数よりも多数配置されている。従って、電源を供給するワイヤがボンディングされる第2のパッドの他にボンディングされない又は電源が供給されない第2のパッドが存在することを意味する。 It should be noted that the “plurality of second pads” in this specification is arranged in a larger number than the number of second pads actually required in the design of the cell region. Therefore, in addition to the second pad to which a wire for supplying power is bonded, there is a second pad that is not bonded or to which power is not supplied.
なお、複数の第2パッドの中からのワイヤボンディング用のパッドの選択は、例えば設計工程におけるシミュレーションにより電源配線のIRドロップを算出し、IRドロップが規定の範囲に納まるように選択することで行なうことができる。また、ウエーハ工程を終了後、チップの動作試験において電源配線の電流容量の不足が検出された後に、電流容量を補充するために選択を行なうこともできる。 Note that the selection of a wire bonding pad from among the plurality of second pads is performed by, for example, calculating the IR drop of the power supply wiring by simulation in the design process and selecting the IR drop to be within a specified range. be able to. Further, after the wafer process is completed, after a shortage of the current capacity of the power supply wiring is detected in the chip operation test, a selection can be made to supplement the current capacity.
この第2のパッドは、設計レイアウト上又はウエーハ工程上で許される範囲内で多数配置することが、ワイヤボンディングされる第2のパッドの選択支を多くする観点から望ましい。また、第2のパッドを、セル領域の全面にほぼ均一な密度で分布するように配置してもよい。例えば、セル領域全面に格子状に配置することができる。このように配置することで、第2パッドの配置に規則性を持たせて設計を簡略化すると同時に、セル領域内の任意の位置に必要な電源を供給することができる。さらに、チップの対角線あるいは他の線に沿って列状に配置して、第2のパッドにボンディングされたワイヤが交差して接触することを防止することもできる。もちろん、最も電源パッドが必要と予想される領域、例えばチップの中央部分にのみ配置することもできる。この配置は、ボンディングワイヤをチップ中央部から外周へ放射状に引き出すことができるので、ワイヤの接触を防止する効果がある。 It is desirable that a large number of the second pads be arranged within a range allowed in the design layout or the wafer process from the viewpoint of increasing the selection of the second pads to be wire bonded. Further, the second pads may be arranged so as to be distributed with a substantially uniform density over the entire surface of the cell region. For example, it can be arranged in a grid pattern on the entire cell region. By arranging in this way, the arrangement of the second pad can be given regularity to simplify the design, and at the same time, the necessary power can be supplied to any position in the cell region. Furthermore, it can also arrange | position in a line form along the diagonal of a chip | tip, or another line, and it can also prevent that the wire bonded to the 2nd pad cross | intersects and contacts. Of course, it can be arranged only in an area where the power supply pad is expected to be most necessary, for example, in the central portion of the chip. This arrangement has an effect of preventing contact of the wires because the bonding wires can be drawn out radially from the center of the chip to the outer periphery.
本発明の第1の構成において、セル領域上に第2のパッドと共に中継用パッドを設けることができる。即ち、セル領域上に第2のパッドと中継用パッドとが混在して配置されている。中継用パッドは、電源配線及びセル領域の配線から絶縁分離されており、半導体装置の機能に何ら影響を与えない。この中継用パッドは、第2パッドにボンディングされたワイヤを中間点でボンディングして固定するために用いられる。即ち、ワイヤは、第2パッドから中継用パッドにワイヤボンディングされ、さらに中継用パッドから電源まで引き出される。この構成では、第2のパッドがチップ中央近くに配置されているためワイヤ長が長くなる場合でも、ワイヤを途中で固定することができるから、ワイヤが撓んで他のパッドや他のワイヤに接触することを防止することができる。 In the first configuration of the present invention, a relay pad can be provided together with the second pad on the cell region. That is, the second pad and the relay pad are mixedly arranged on the cell region. The relay pad is insulated and separated from the power supply wiring and the cell region wiring, and does not affect the function of the semiconductor device. This relay pad is used to bond and fix the wire bonded to the second pad at an intermediate point. That is, the wire is wire-bonded from the second pad to the relay pad, and further drawn from the relay pad to the power source. In this configuration, since the second pad is arranged near the center of the chip, even when the wire length is long, the wire can be fixed halfway, so that the wire bends and contacts other pads or other wires. Can be prevented.
本発明の第2の構成に係る半導体装置の製造方法は、セル領域上に電源パッドが形成された半導体装置の設計方法に関する。本構成では、まず、チップ中央部にセル領域を、チップ周縁部に第1のパッドを、第1のパッドからセル領域へ延在する電源配線を配置し、その後セル領域上に、電源配線に接続された複数の第2のパッドを互いに分離して配置する。この工程により、上記第1の構成と同様の半導体装置が設計される。 The method for manufacturing a semiconductor device according to the second configuration of the present invention relates to a method for designing a semiconductor device in which a power supply pad is formed on a cell region. In this configuration, first, the cell region is arranged at the center of the chip, the first pad is arranged at the periphery of the chip, and the power supply wiring extending from the first pad to the cell region is arranged, and then the power supply wiring is arranged on the cell region. A plurality of connected second pads are arranged separately from each other. By this step, a semiconductor device similar to the first configuration is designed.
本第2の構成では、さらに、電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出し、その抽出された配線部分又はその近傍に接続されている第2のパッドをワイヤボンディング用パッドとして選択する。この選択された第2のパッドは、後工程で電源を供給するためのワイヤをボンディングするパッドとして用いられる。 In the second configuration, the current flowing in the power supply wiring is further simulated to extract the wiring portion where the current capacity of the power supply wiring is insufficient, and the second wiring portion connected to the extracted wiring portion or the vicinity thereof is extracted. 2 pads are selected as wire bonding pads. The selected second pad is used as a pad for bonding a wire for supplying power in a subsequent process.
このように上記第2の構成では、予めセル領域上に複数の第2のパッドを配置した半導体装置を設計し、次いで、その半導体装置をシミュレートして、電流容量が不足する電源配線の近くの第2のパッドをワイヤボンディング用パッドとして選択する。 As described above, in the second configuration, a semiconductor device in which a plurality of second pads are arranged in advance on a cell region is designed, and then the semiconductor device is simulated to be near a power supply wiring having insufficient current capacity. The second pad is selected as a wire bonding pad.
この構成では、電源配線の容量不足はシミュレーションに基づく第2のパッドからのボンディング用パッドの選択により解消することができるので、初めに設計された電源配線及びチップ周縁部に配置された第1のパッドを変更することなく電源配線の容量不足を解消することができる。このように、セル領域及び電源パッドの設計及び設計変更を、電源配線及び電源パッドの配置変更を考慮することなく行なうことができるので、設計変更に際しての大規模な設計変更を回避することができる。 In this configuration, the shortage of the capacity of the power supply wiring can be eliminated by selecting the bonding pad from the second pad based on the simulation. The lack of capacity of the power supply wiring can be solved without changing the pad. As described above, the design and design change of the cell region and the power supply pad can be performed without considering the change of the layout of the power supply wiring and the power supply pad, so that a large-scale design change at the time of the design change can be avoided. .
上記第2の構成において、ボンディング用パッドとして選択されなかった第2のパッドを、除去して、すなわち実際の半導体装置には配置せずに、半導体装置を設計することができる。 In the second configuration, the semiconductor device can be designed by removing the second pad that has not been selected as the bonding pad, that is, without arranging it in the actual semiconductor device.
この構成では、シミュレーション後のボンディング用パッドの選択により設計段階で動作が保証された半導体装置を、その後変更することなく生産する場合に、電源配線に接続する第2のパッドの数を少なくすることで、第2のパッドを経て侵入する水分、その他の汚染物質の侵入を抑制し信頼性を高めることができる。 In this configuration, when a semiconductor device whose operation is guaranteed at the design stage by selecting bonding pads after simulation is to be produced without change thereafter, the number of second pads connected to the power supply wiring is reduced. Therefore, it is possible to suppress the intrusion of moisture and other contaminants that enter through the second pad and improve the reliability.
本発明によれば、セル領域上に電源パッドとして使用される複数のパッドを予め配置することで、設計変更に際して電源配線及び電源パッドの再設計に伴う大規模な設計変更を回避することができる。このため、半導体装置の設計コストを低減することができる。 According to the present invention, by arranging in advance a plurality of pads used as power supply pads on the cell region, a large-scale design change accompanying redesign of the power supply wiring and the power supply pad can be avoided at the time of design change. . For this reason, the design cost of the semiconductor device can be reduced.
図1は本発明の第1実施形態斜視図であり、セル領域上に第2のパッドを配置した半導体装置をリードフレームに搭載した様子を表している。図2は本発明の第1実施形態断面図であり、図1に示す半導体装置の断面を表している。図3は本発明の第1実施形態セル領域の配置を表す平面図、図4は本発明の第1実施形態形態電源配線及び電圧分布を表す平面図である。 FIG. 1 is a perspective view of a first embodiment of the present invention, showing a state in which a semiconductor device having a second pad disposed on a cell region is mounted on a lead frame. FIG. 2 is a cross-sectional view of the first embodiment of the present invention, showing a cross section of the semiconductor device shown in FIG. FIG. 3 is a plan view showing the arrangement of cell regions in the first embodiment of the present invention, and FIG. 4 is a plan view showing power supply wiring and voltage distribution in the first embodiment of the present invention.
第1実施形態に係る半導体装置は、CMOSスタンダードセル方式を用いて製造された半導体装置であり、図1及び図3を参照して、ほぼ正方形の半導体チップ1の主面中央部分に、CMOSの基本セル6a、例えばNAND回路及びNOR回路からなるセル6aが縦横に配設されたセル領域6が配置されている。そして、チップ1の周縁部に、チップ1の辺に沿って延在する帯状のパッド形成領域10が設けられ、その領域内に第1のパッド2が列状に配置されている。また、セル領域6の外側とパッド形成領域10の内側の間に枠状のI/O領域(入出力領域)7が設けられている。I/O領域7には入出力回路が列状に形成されており、この入出力回路を介して第1のパッド2とセル領域6間の入出力信号の伝達及び電源の供給がなされる。また、電源配線8への電源供給もこの入出力回路を介してなされる。
The semiconductor device according to the first embodiment is a semiconductor device manufactured by using a CMOS standard cell system. Referring to FIG. 1 and FIG. A
セル領域6上には、セル領域の4辺に沿って枠状の電源配線8が設けられ、さらにその枠内を格子状に区切って延在する互いに直交する2組の平行な配線群からなる電源配線8が設けられている。この電源配線8は、図2を参照して、多層配線の最上層及び次層(図2では5層目及び4層目)に、互いに直交する平行な配線群として形成される。ほかに、最上層にのみ格子状をなす一層の電源配線8を形成してもよい。
On the
電源配線8が形成された配線層より下層(図2では1〜3層目)には、セル6aを構成するトランジスタ6b間を接続する回路配線17、及びセル6aを接続して機能回路を構築するための回路配線17の他、電源配線8から分岐して各トランジスタ6bへ電源を供給するサブ電源配線16が設けられている。さらに、1〜3層目の配線層に、接地電位が印加される図外の接地配線が設けられている。通常、接地電位は第1のパッドのうちの電源パッド2bから供給される。
A functional circuit is constructed by connecting the
電源配線8上には絶縁膜19a(例えば保護絶縁膜)が設けられ、その絶縁膜19a上に多数の第2のパッド3が配設されている。第2のパッド3は、それぞれ電気的に分離しており、第2のパッド3直下の電源配線8へ絶縁膜19aを貫通するビア9を介して接続されている。この配置では、第2のパッド3の直下に硬い電源配線8が在るため、第2のパッド3へボンディングしても半導体装置の損傷のおそれが少ない。他に、第2のパッド3を電源配線8からずらして配置し、電源配線8から延在する配線とビア9とを介して第2のパッド3と電源配線8とを接続してもよい。図1では、第2のパッド3を、互いに最近接の交差点(図の上下左右方向に位置する交差点)には配置されないように、直交する電源配線8の交差点上に一つ飛びに配置している。このように、第2のパッド3を一つ飛びの交差点に配置することで、配置密度が低減されるので第2のパッド3を大きくしても容易に配置することができる。
An insulating
上述した本第1実施形態に係る半導体装置20は、例えばリードフレームに搭載され、ワイヤボンディングにより外部端子に接続されて使用される。
The
図1を参照して、半導体装置20はリードフレームの不図示のダイパッド上に固定され、チップ1の周縁部に形成された第1のパッド2とリードフレームのインナーリード5は、ワイヤボンディングされたワイヤ4を介して接続される。なお、図1では、図面を見やすくするため、信号入出力パッド2cとインナーリード5を接続して信号を入出力するためのワイヤを省略している。信号はインナーリード5から不図示のワイヤを介して入出力パッド2cへ伝達される。電源電圧が供給されるインナーリード5と第1のパッドの電源パッド2a、2bとは、電源供給用のワイヤ4cがボンディングされており、インナーリード5からワイヤ4cを介して電源パッド2a、2bへ電源電圧が供給される。記述のように、電源パッド2a、2bへ供給された電源電圧は、電源配線8に供給され、電源配線8からサブ電源配線16を介して各セルに分配される。
Referring to FIG. 1, the
セル領域6上に配設された第2のパッド3の中から、電源配線8の電流容量不足を補うために必要なボンディング用パッド3aが位置及び個数を考慮して予め選択されている。このボンディング用パッド3aにはワイヤ4a又はワイヤ4bの一端がボンディングされる。ワイヤ4a及びワイヤ4bの他端はそれぞれ、電源が供給されるインナーリード5及びチップ1周縁部に形成された電源パッド2a(第1のパッド2)の一つにボンディングされている。従って、ボンディング用パッド3aには、外部端子であるインナーリード5からワイヤ4aを介して電源が供給されるものと、インナーリード5からワイヤ4cを介して電源パッド2aに供給された後、この電源パッド2aからワイヤ4bを介して電源が供給されるものとの2種類が混在している。勿論、必要ならば、何れか一方の種類のみを選択することもできる。
Of the
次に、第1実施形態に係る半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device according to the first embodiment will be described.
まず初めに、個々の機能回路に要求される機能を満たすに必要なセル6a数を見積もり、この見積もりに基づき半導体装置20全体に必要とされるセル領域6の面積を決定する。同時に、要求される信号入出力パッド2cの個数を決定し、さらに機能回路へ電源を供給するに必要な電源用パッドの個数を見積もる。
First, the number of cells 6a necessary to satisfy the function required for each functional circuit is estimated, and the area of the
次いで、半導体チップ1のレイアウト設計を行なう。まず、図3を参照して、半導体チップ1の中央部にセル6aを縦横に敷きつめたセル領域6を配置する。ついで、セル領域6の周囲に入出力回路を一列に敷きつめたI/O領域を配置する。最後に、チップ1の辺に沿って一列に第1のパッドを配列したパッド形成領域7を配置する。なお、この第1のパッドには信号入出力パッド2cと接地電位に接続されるパッドを含む電源用パッド2a、2bが含まれる。
Next, the layout design of the semiconductor chip 1 is performed. First, referring to FIG. 3, a
ここで、パッド形成領域10内に第1のパッド2を全て配置できない場合、電源パッド2a、2bの一部を削除して第1のパッド2の残りをパッド形成領域10内に配置する。このとき、電源パッド2a、2bの全部を削除することもできるが、その場合は後述するように枠状の電源配線8に十分に電源を供給することができるように一部の第2のパッドをセル領域6の外縁付近に配置することが好ましい。このように、電源パッド2a、2bの一部又は全部を削除することで、長いパッド形成領域7を配置する必要がなくなるので、チップ1の辺長を無用に長くすることから生ずるチップ1面積の増大を回避することができる。
If all the first pads 2 cannot be arranged in the
ついで、図2を参照して、セル領域6に機能回路を構成する回路配線17及びサブ電源配線16を配置する。
Next, referring to FIG. 2,
ついで、図4を参照して、セル領域6上に、セル領域6のほぼ全域を覆う直交する2平行配線群からなる電源配線8を配置する。さらに、図1及び図2を参照して、電源配線8上に電源配線8と例えばビア9で接続された第2のパッド3を配置する。第2のパッド3は、例えば電源配線8の交差点上に、縦横に隣接する直近の交差点上に第2のパッド3が配置されないように一つ飛びに配置される。もちろん、他の任意の配列で配置することもできる。以上の工程により、半導体装置20の仮のレイアウト設計が終了する。
Next, referring to FIG. 4, the
ついで、仮のレイアウト設計に基づき、電源配線8のIRドロップを含めて機能回路をシミュレートする。図4中の等電位線イ〜ニはシミュレーションにより算出された電源配線8の電圧分布を表している。電源配線8の電圧は、電源配線8の外周をなす枠状の部分でほぼ外部電源電圧に維持され、IRドロップによりチップ1内部に向けて等電位線イ、ロ、ハ、ニの順に電圧が低下している。
Next, based on the temporary layout design, the functional circuit including the IR drop of the
図4を参照して、チップ1中央近くの等電位線ニに囲まれた領域では、電源配線8の電圧が機能回路の電源規格より低くなっている。このように電源配線8の一部で機能回路に要求される電源電圧が満たされない場合、次ぎに述べるボンディング用パッド3aの選択工程を実行する。なお、シミュレーションで電源配線8が機能回路の電源電圧の規格を満たしている場合は、仮のレイアウト設計をそのまま半導体装置20のレイアウト設計として用いることで設計を終了する。
Referring to FIG. 4, in the region surrounded by equipotential lines near the center of chip 1, the voltage of
ボンディング用パッド3aの選択工程では、セル領域6上に配置された第2のパッド3の中から幾つかのパッドを選択し、この選択された第2のパッド3をボンディング用パッドとして決定しレイアウトデータに追記する。
In the
このボンディング用パッド3aの選択は、等電位線ニに囲まれた領域内又はその近くに配置された第2のパッド3から一つ又は複数のボンディング用パッド3aを仮に選定し、この仮に選定されたボンディング用パッド3aに外部電源電圧を印加した状態をシミュレートする。そして、この仮に選定されたボンディング用パッド3aの位置及び個数を変更して繰り返しシミュレートして、電源配線8の全ての部分で機能回路の電源電圧の規格が満たされるようにボンディング用パッド3aの位置及び個数を選定し確定する。この選定されたボンディング用パッド3aをレイアウトデータに追記して半導体装置20のレイアウト設計を終了する。
The
このようにボンディング用パッド3aの選択工程において、機能回路の設計を含めてセル領域6の変更はない。また、チップ1の周縁部に配置された第1のパッド2ないしパッド形成領域10も変更されない。従って、仮のレイアウト設計後のシミュレーションで電源配線8の電流容量不足に起因する電圧低下(IRドロップ)が発見されても、セル領域6及び第1のパッド2の設計をそのままにして電源配線8の容量不足を補修することができる。このため、セル領域6及び第1のパッド2の設計変更に伴う大幅なレイアウトの再設計が回避される。
Thus, in the selection process of the
ついで、終了したレイアウト設計に基づいてウエーハ工程を実行し、さらにチップ1に分割して、図1に示す半導体装置20が製造される。
Next, a wafer process is executed based on the completed layout design, and further divided into chips 1 to manufacture the
ついで、図1を参照して、半導体装置20をリードフレームに搭載し、チップ1周縁部に配置された第1のパッド2とインナーリード5とをワイヤボンディングして、ワイヤ、4a、4b、4cを用いて接続する。さらに、レイアウトデータの追記に基づきボンディング用パッド3aを抽出し、ボンディング用パッド3aとインナーリード5とをワイヤ4aを用いてワイヤボンディングする。また、一部のボンディング用パッド3aと、インナーリード5からワイヤ2aを介して電源が供給される第1のパッド2aとを、ワイヤボンディングし、ワイヤ4bを用いて接続する。勿論、必要ならばワイヤ4a又はワイヤ4bの一方のみを使用することもできる。
Next, referring to FIG. 1, the
上述した本発明の第1実施形態の製造方法において、ボンディング用パッド3aとして選択されなかった第2のパッドを、レイアウト設計から消去してもよい。この場合、ウエーハ工程では、ボンディング用パッド3aとして選択された第2のパッド3のみが実際に形成され、レイアウト設計から消去された第2のパッド3は形成されない。これにより、パッド配設に起因する信頼性の低下が抑制されるとともに、パッド数を減少することでレイアウト及びウエーハ工程を容易にすることができる。
In the manufacturing method of the first embodiment of the present invention described above, the second pad that is not selected as the
さらに、本発明の第1実施形態の製造方法において、シミュレーション又は半導体装置20の動作試験の結果機能回路の設計変更が必要になった場合、あるいは顧客の要望から機能回路の設計変更が必要になった場合、設計変更が必要な機能回路(例えばマクロセル)を容易に置き換えることができる。即ち、変更後の機能回路(例えばマクロセル)は、通常は変更前の機能回路とセル面積はあまり変わらないので、セル領域の大幅な変更を伴うことなく変更前の機能回路と置き換えることができることが多い。加えて、本実施形態では機能回路の電源規格が変更されても電源配線8を変更することなく対処することができるので、セル領域の一部(例えばマクロセル)の置き換えのみで設計変更が完了し、セル領域の大半に波及する大幅な設計変更を回避することができる。
Furthermore, in the manufacturing method according to the first embodiment of the present invention, when a design change of the functional circuit is required as a result of the simulation or the operation test of the
本発明の第2実施形態は、第1実施形態の半導体装置の第2のパッドを対角線上に配置した半導体装置に関する。図5は本発明の第2実施形態平面図であり、チップ上のパッドの配置を表している。 2nd Embodiment of this invention is related with the semiconductor device which has arrange | positioned the 2nd pad of the semiconductor device of 1st Embodiment on the diagonal. FIG. 5 is a plan view of a second embodiment of the present invention, showing the arrangement of pads on the chip.
図5を参照して、本実施形態の半導体装置20は、第1の実施形態と同様に、チップ1上面(主面)に、チップ1の周縁部にパッド形成領域10が、チップ1の中央部にセル領域6が、パッド形成領域10とセル領域6の間にI/O領域が配置されており、さらに、セル領域6上に格子状の電源配線8が配置されている。
Referring to FIG. 5, as in the first embodiment, the
本第2実施形態では、セル領域6上に配置される第2のパッド3を、チップ1の2本の対角線あるいは矩形のセル領域6の2本の対角線に沿って配置する。他の構造は第1の実施形態と同様である。
In the second embodiment, the
このように第2のパッド3をチップ1又はセル領域6の対角線に沿って配置すると、第2のパッド3にボンディングされたワイヤ4aを、チップ1又はセル領域6の辺に平行に最短の辺に向けて引き出すことにより、ワイヤ4a相互の接触を防止することができる。また、この第2のパッド3の配置では、セル領域6の中央部分の第2のパッド密度が高いので、IRドロップによるセル領域6の中央部分の電源電圧の低下を有効に補償することができる。なお、図5では第2のパッド3を対角線に沿って1列に配置したが、2列に配置することもできる。このとき、一つの列の第2のパッド3にボンディングされたワイヤ4aを、他方の列の反対側に引き出すことで互いのワイヤ4aの交差を避けることができる。
When the
本発明の第3実施形態は、ボンディングワイヤの中継用パッドを配置した半導体装置に関する。図6は、本発明の第3実施形態平面図であり、チップ上のパッドの配置を表している。 The third embodiment of the present invention relates to a semiconductor device in which bonding wire relay pads are arranged. FIG. 6 is a plan view of the third embodiment of the present invention, showing the arrangement of pads on the chip.
図6を参照して、第3実施形態の半導体装置20では、セル領域6上に第2のパッドの他、中継用パッド15が配置されている。他の構造は第2実施形態と同様である。第2のパッド3は図6に示すように第2実施形態と同様にチップ1の対角線に沿って配置されている。
Referring to FIG. 6, in
中継用パッド15は、ボンディングワイヤ4bの中継点として用いられるボンディング用のパッドであり、他の全てのパッド及び電源配線8から絶縁されている。本実施形態では、図6を参照して、チップ中央近くの第2のパッド3にボンディングされたワイヤ4bは、ワイヤ4bの引き出し方向に位置する中継用パッド15にボンディングされ、さらに延長されてパッド形成領域10に配置された電源パッド2aへボンディングされている。このように、中継用パッド15を用いると、ワイヤ4bが空中に浮いている距離が短縮されるのでワイヤ4bの思わぬ短絡や他の導体との接触が抑制される。
The
本実施形態では、中継用パッド15は、セル領域6の中心を中心とする矩形状(セル領域6の各辺に平行な辺を有する矩形である。)に配置され、その結果、各中継用パッド15はセル領域6の辺からセル領域の辺長のほぼ1/4の距離だけ離れて配置される。なお、第2のパッド3と重なる位置には中継用パッド15は配置しない。
In the present embodiment, the
このような中継用パッド15は、第2のパッド3と電気的に絶縁される限りチップ1上の任意の位置に配置することができる。とくにチップ1中心近くの第2のパッド3にボンディングされるワイヤ4bは長いので、短絡や思わぬ接触を防止する観点から、チップ1の中心とワイヤ4bのチップ1外周側の終端との中間に近い位置、例えば、チップ中心とパッド形成領域10の中央又はチップ中心と外部端子(例えばインナーリード5)の中央の近くに配置することが好ましい。また、ワイヤ4bは、複数の中継用パッド15を中継点として複数地点で固定してもよい。
Such a
上記本明細書の詳細な説明には、下記の付記記載の発明が開示されている。
(付記1) チップの中央部に形成されたセル領域と、前記チップの周縁部に配置された第1のパッドに接続し前記セル領域へ電源を供給する電源配線とを備えた半導体装置において、
前記セル領域上に、前記電源配線に接続された複数の第2のパッドが互いに分離して配置されていることを特徴とする半導体装置。
(付記2) さらに、絶縁分離された中継用パッドがセル領域上に配置されていることを特徴とする付記1記載の半導体装置。
(付記3) 前記電源配線の電流容量が不足する配線部分又は前記配線部分の近傍に接続された前記第2のパッドへ前記電源を供給するワイヤがボンディングされていることを特徴とする請求項1記載の半導体装置。
(付記4) 前記第2のパッドへボンディングされた前記ワイヤの他端は、前記第1のパッド又は外部端子へ接続されていることを特徴とする付記2記載の半導体装置。
(付記5) 前記セル領域上に、前記ワイヤを前記第2のパッドと前記電源との間でボンディングするための絶縁分離された中継用パッドが設けられていることを特徴とする付記2記載の半導体装置。
(付記6) チップ中央部にセル領域を、前記チップ周縁部に第1のパッドを配置する工程と、
前記第1のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
次いで、前記セル領域上に、前記電源配線に接続された複数の第2のパッドを互いに分離して配置する工程と、
前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第2のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。
(付記7) 前記ボンディングするためのパッドとして選択されなかった残りの前記第2のパッドを配置しないことを特徴とする付記6記載の半導体装置の製造方法。
(付記8) ワイヤがボンディングされるパッドとして選択する前記工程の後、前記半導体装置の動作試験を行なって、前記電源配線の電流容量が不足する配線部分を抽出する工程と、 抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第2のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする付記6又は7記載の半導体装置の製造方法。
In the detailed description of the present specification, the invention described in the following supplementary notes is disclosed.
(Additional remark 1) In the semiconductor device provided with the cell area | region formed in the center part of a chip | tip, and the power supply wiring connected to the 1st pad arrange | positioned at the peripheral part of the said chip | tip, and supplying a power supply to the said cell area | region,
A plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region.
(Supplementary note 2) The semiconductor device according to supplementary note 1, further comprising an insulatingly separated relay pad disposed on the cell region.
(Additional remark 3) The wire which supplies the said power supply to the said 2nd pad connected to the wiring part in which the current capacity of the said power supply wiring is insufficient, or the vicinity of the said wiring part is bonded, It is characterized by the above-mentioned. The semiconductor device described.
(Supplementary note 4) The semiconductor device according to supplementary note 2, wherein the other end of the wire bonded to the second pad is connected to the first pad or an external terminal.
(Supplementary note 5) The relay pad for insulation separation for bonding the wire between the second pad and the power source is provided on the cell region. Semiconductor device.
(Additional remark 6) The process which arrange | positions a cell area | region in a chip | tip center part, and a 1st pad in the said chip | tip peripheral part,
Disposing a power supply wiring for supplying power from the first pad to the cell region;
Next, a step of disposing a plurality of second pads connected to the power supply wiring on the cell region separately from each other;
Simulating the current flowing through the power supply wiring and extracting a wiring portion where the current capacity of the power supply wiring is insufficient;
A step of selecting the second pad connected to the extracted wiring portion or the vicinity of the wiring portion as a pad to which the wire for supplying the power is bonded. Production method.
(Additional remark 7) The manufacturing method of the semiconductor device of
(Appendix 8) After the step of selecting a wire to be bonded as a pad, a step of performing an operation test of the semiconductor device to extract a wiring portion having insufficient current capacity of the power supply wiring; and the extracted wiring The semiconductor device according to
本発明は、セルが敷きつめられたセル領域に機能回路をレイアウトすることで製造される半導体装置の設計に適用して、容易にレイアウト設計することができるので、半導体装置の製造コストの低減に貢献することができる。 The present invention can be applied to the design of a semiconductor device manufactured by laying out a functional circuit in a cell region in which cells are spread, and can be easily designed for layout, thereby contributing to a reduction in manufacturing cost of the semiconductor device. can do.
1 チップ(半導体チップ)
2 第1のパッド
2a、2b 電源パッド
2c 信号入出力パッド
3 第2のパッド
3a、3b ボンディング用パッド
4a、4b、4c ワイヤ
5 外部端子(インナーリード)
6 セル領域
6a セル領域
6b トランジスタ
7 I/O領域
8 電源配線
9、15 ビア
10 パッド形成領域
11a、11b 電源パッド
12 機能回路
14a、14b ワイヤ
15 中継用パッド
16 サブ電源配線
17 回路配線
18 基板
19 絶縁膜
20 半導体装置
1 chip (semiconductor chip)
2
6 cell region 6a cell region 6b transistor 7 I /
Claims (5)
前記セル領域上に、前記電源配線に接続された複数の第2のパッドが互いに分離して配置されていることを特徴とする半導体装置。 In a semiconductor device comprising a cell region formed in a central portion of a chip, and a power supply wiring connected to a first pad disposed in a peripheral portion of the chip and supplying power to the cell region,
A plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region.
前記第1のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
次いで、前記セル領域上に、前記電源配線に接続された複数の第2のパッドを互いに分離して配置する工程と、
前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第2のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。 Disposing a cell region at the center of the chip and a first pad at the periphery of the chip;
Disposing a power supply wiring for supplying power from the first pad to the cell region;
Next, a step of disposing a plurality of second pads connected to the power supply wiring on the cell region separately from each other;
Simulating the current flowing through the power supply wiring and extracting a wiring portion where the current capacity of the power supply wiring is insufficient;
A step of selecting the second pad connected to the extracted wiring portion or the vicinity of the wiring portion as a pad to which the wire for supplying the power is bonded. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
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JP2006339252A true JP2006339252A (en) | 2006-12-14 |
Family
ID=37559582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005159628A Withdrawn JP2006339252A (en) | 2005-05-31 | 2005-05-31 | Semiconductor device and its manufacturing method |
Country Status (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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