JP2006337788A - Liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a low-cost liquid crystal display device in which respective components are less likely to cause malfunction and noise. <P>SOLUTION: The liquid crystal display device is equipped with a liquid crystal panel 11 which has a plurality of row electrodes 18 and a plurality of column electrodes 17, a gate driver 16 which drives the respective row electrodes 18, a source driver 15 which drives the respective column electrodes 17, a control circuit 12 which inputs a dot clock signal, image data, etc., and outputs display data etc., and a power supply circuit 13 which outputs a driving voltage to the gate driver 16, the source driver 15, and the control circuit 12. The control circuit 12 controls the power supply circuit 13 to output a first voltage from the output portion of the source driver 15 and a second voltage from the output portion of the gate driver 16 after starting input of a reset signal and the dot clock. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は液晶表示装置に関する。   The present invention relates to a liquid crystal display device.

従来、この種の装置は例えば特許文献１に示されている。特許文献１の図１によると、液晶パネル１１と、ゲートドライバ１２と、ソースドライバ１３と、コントロールＩＣ１４と、電源ＩＣ１５とからなる液晶表示装置が示されている。   Conventionally, this kind of apparatus is shown by patent document 1, for example. FIG. 1 of Patent Document 1 shows a liquid crystal display device including a liquid crystal panel 11, a gate driver 12, a source driver 13, a control IC 14, and a power supply IC 15.

そして、電源ＩＣ１５は、ソースドライバ１３に対し、駆動用電圧３．３ボルトおよび第１電圧５ボルトを出力している。電源ＩＣ１５は、ゲートドライバ１２に対し、駆動電圧３．３ボルトおよび第２電圧１５ボルトおよび第３電圧−１５ボルトを出力している。また、コントロールＩＣ１４は、画像データが入力され、ソースドライバ１３に対し、表示データ等を出力している。
特開２００４−４５７４８号公報 The power supply IC 15 outputs a drive voltage of 3.3 volts and a first voltage of 5 volts to the source driver 13. The power supply IC 15 outputs a drive voltage of 3.3 volts, a second voltage of 15 volts, and a third voltage of −15 volts to the gate driver 12. The control IC 14 receives image data and outputs display data and the like to the source driver 13.
JP 2004-45748 A

しかし上記装置では、ソースドライバ１３に対し、駆動電圧の入力前に、表示データや第１電圧が入力される事がある。また、ゲートドライバ１２に対し、駆動電圧の入力前に第２電圧が入力される事がある。そのため、各部品が誤動作したり、故障する、第１の欠点がある。   However, in the above apparatus, display data and the first voltage may be input to the source driver 13 before the driving voltage is input. In addition, the second voltage may be input to the gate driver 12 before the driving voltage is input. Therefore, there is a first drawback that each component malfunctions or fails.

本発明者は、この欠点を解消するために、コントローラＩＣ１４が出力する垂直クロック信号が入力され、制御信号を出力するアナログＩＣを設けた。なお、この制御信号は、駆動電圧と、表示データと、第１電圧および第２電圧の出力順序を定めるものである。しかし、デジタル信号を取り扱うコントローラＩＣ１４の出力側にアナログＩＣを設けるので、ノイズが発生し易い、第２の欠点がある。更に、アナログＩＣを新たに設けるので、コストが高くなる、第３の欠点がある。   In order to eliminate this drawback, the present inventor provided an analog IC that receives a vertical clock signal output from the controller IC 14 and outputs a control signal. This control signal determines the output order of the drive voltage, the display data, and the first voltage and the second voltage. However, since an analog IC is provided on the output side of the controller IC 14 that handles digital signals, there is a second drawback that noise is likely to occur. Furthermore, since an analog IC is newly provided, there is a third drawback that the cost is increased.

そこで、本発明は、この様な従来の欠点を考慮し、各部品が誤動作しにくい、ノイズが発生しにくい、コストが安い液晶表示装置を提供する。   In view of this, the present invention provides a liquid crystal display device in which each component is less likely to malfunction, noise is less likely to be generated, and the cost is lower, in consideration of such conventional drawbacks.

上記課題を解決するために、請求項１の本発明では、複数の行電極及び複数の列電極を有する液晶パネルと、各行電極を駆動するゲートドライバと、各列電極を駆動するソースドライバと、ドットクロック信号及び画像データ等が入力され、表示データ等を出力する制御回路と、前記ゲートドライバ及び前記ソースドライバ及び前記制御回路に対し、駆動電圧を出力する電源供給回路とを備え、前記制御回路はリセット信号及び前記ドットクロック信号の入力開始後に、前記電源供給回路をして、前記ソースドライバの出力部に対し、第１電圧を出力させ、前記ゲートドライバの出力部に対し、第２電圧を出力させる。   In order to solve the above problems, in the present invention of claim 1, a liquid crystal panel having a plurality of row electrodes and a plurality of column electrodes, a gate driver for driving each row electrode, a source driver for driving each column electrode, A control circuit that receives a dot clock signal and image data and outputs display data; and a power supply circuit that outputs a driving voltage to the gate driver, the source driver, and the control circuit. After starting to input the reset signal and the dot clock signal, the power supply circuit causes the output part of the source driver to output a first voltage, and the gate driver output part applies a second voltage. Output.

請求項２の本発明では、前記制御回路にリセット回路を接続させ、前記リセット回路は、前記駆動電圧の立上り状態を検知すると、前記リセット信号を出力し、一方、前記ドットクロック信号に同期して前記画像データが入力する。   According to a second aspect of the present invention, a reset circuit is connected to the control circuit, and when the reset circuit detects a rising state of the drive voltage, the reset circuit outputs the reset signal, while synchronizing with the dot clock signal. The image data is input.

請求項３の本発明では、前記制御回路は前記電源供給回路に対し、垂直クロック信号を与えることなく、前記電源供給回路に対し、前記リセット信号より遅延した制御信号を出力する。   According to a third aspect of the present invention, the control circuit outputs a control signal delayed from the reset signal to the power supply circuit without supplying a vertical clock signal to the power supply circuit.

請求項４の本発明では、前記制御回路はロジック回路と、組合せ論理回路とからなり、前記ロジック回路は前記リセット信号を遅延させた遅延リセット信号を出力し、前記組合せ論理回路は、前記ドットクロック信号及び前記リセット信号及び前記遅延リセット信号の入力により、前記制御信号を出力する。   In the present invention of claim 4, the control circuit includes a logic circuit and a combinational logic circuit, the logic circuit outputs a delayed reset signal obtained by delaying the reset signal, and the combinational logic circuit includes the dot clock. The control signal is output by inputting the signal, the reset signal, and the delayed reset signal.

請求項５の本発明では、前記電源供給回路は、電源ＩＣと、前記電源ＩＣによりＰＷＭ制御された第１及び第２スイッチングレギュレータと、前記第２スイッチングレギュレータに接続され、前記制御信号が入力される第１制御端子を有する第１スイッチとを備え、前記第１スイッチングレギュレータにより、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し前記第１スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチは閉成され、前記第１電圧が出力開始される。   According to the present invention of claim 5, the power supply circuit is connected to a power supply IC, first and second switching regulators PWM-controlled by the power supply IC, and the second switching regulator, and the control signal is input thereto. A first switch having a first control terminal, and when the drive voltage is raised by the first switching regulator, the reset signal changes to Hi, the first switch is opened, and the reset signal is When a predetermined time elapses after changing to Hi and the dot clock signal is input, the control signal changes to Hi, the first switch is closed, and the output of the first voltage is started. .

請求項６の本発明では、前記第２スイッチングレギュレータに接続された変換回路と、前記変換回路の出力側に接続され、前記第１スイッチの出力側に接続された第２制御端子を有する第２スイッチとを備え、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは閉成され、前記第１電圧及び前記第２電圧が共に出力開始される。   According to a sixth aspect of the present invention, there is provided a conversion circuit connected to the second switching regulator, and a second control terminal connected to the output side of the conversion circuit and connected to the output side of the first switch. When the driving voltage rises, the reset signal changes to Hi, the first switch and the second switch are opened, the reset signal changes to Hi, and a predetermined time elapses. When the dot clock signal is input, the control signal changes to Hi, the first switch and the second switch are closed, and both the first voltage and the second voltage start to be output. The

請求項１の構成により、駆動電圧が立上り状態にある事を示すリセット信号およびドットクロック信号の入力後に、ソースドライバおよびゲートドライバの各出力部に対し、第１電圧および第２電圧を出力させるので、ソースドライバおよびゲートドライバは安定して動作する。その結果、これらのドライバが誤動作することを防止できる。   According to the configuration of the first aspect, the first voltage and the second voltage are output to the output sections of the source driver and the gate driver after the reset signal and the dot clock signal indicating that the drive voltage is in the rising state. The source driver and the gate driver operate stably. As a result, these drivers can be prevented from malfunctioning.

請求項２の構成により、駆動電圧の立上り状態は、確実にリセット信号の入力開始に一致し、画像データの入力開始状態は確実に、ドットクロック信号の入力開始に一致する。   According to the configuration of the second aspect, the rising state of the driving voltage surely coincides with the input start of the reset signal, and the input start state of the image data surely coincides with the input start of the dot clock signal.

請求項３の構成により、垂直クロック信号が入力されるアナログＩＣが必要ないので、デジタル信号を取り扱う制御回路とアナログＩＣを接続することがなく、ノイズの発生を抑制できる。また、アナログＩＣが不要となるので、コストが安くなる。   According to the configuration of the third aspect, since an analog IC to which a vertical clock signal is input is not required, the control circuit that handles the digital signal and the analog IC are not connected, and the generation of noise can be suppressed. Further, since an analog IC is unnecessary, the cost is reduced.

請求項４の構成により、制御回路はロジック回路と組合せ論理回路で構成し、デジタル信号を処理するので、ノイズが発生しにくい。また、両回路共、デジタル回路であるので、１個の集積回路素子（ＩＣ）として構成でき、コストが安くなる。   According to the configuration of the fourth aspect, the control circuit is composed of a logic circuit and a combinational logic circuit and processes a digital signal, so that noise is hardly generated. Moreover, since both circuits are digital circuits, they can be configured as one integrated circuit element (IC), and the cost is reduced.

請求項５の構成により、駆動電圧が立上って、所定時間が経過し、かつドットクロック信号が入力されていると、確実に第１電圧を出力することができ、ソースドライバの誤動作を確実に防止できる。   According to the configuration of the fifth aspect, when the drive voltage rises, a predetermined time elapses, and the dot clock signal is input, the first voltage can be reliably output, and the malfunction of the source driver is ensured. Can be prevented.

請求項６の構成により、駆動電圧が立上って、所定時間経過し、かつドットクロック信号が入力されていると、確実に第１電圧および第２電圧を出力することができ、ソースドライバおよびゲートドライバの誤動作を、より確実に防止できる。   According to the configuration of claim 6, when the drive voltage rises, a predetermined time elapses, and a dot clock signal is input, the first voltage and the second voltage can be reliably output, and the source driver and Gate driver malfunction can be prevented more reliably.

以下に、本発明を実施するための最良の形態を、実施例及び図面を用いて詳細に説明する。以下の実施例は、本発明の技術思想を具体化するための液晶表示装置の一例を例示するものである。本発明は、特許請求の範囲に示した技術思想を逸脱することなく、種々の変更を行ったものにも、均しく適用し得る。   Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to examples and drawings. The following embodiments exemplify an example of a liquid crystal display device for embodying the technical idea of the present invention. The present invention can be equally applied to various modifications without departing from the technical idea shown in the claims.

以下、図１ないし図３に従い、本実施例に係る液晶表示装置１０を説明する。図１は液晶表示装置１０のブロック図である。図２は、液晶表示装置１０に用いられる制御回路１２のブロック図である。図３は、液晶表示装置１０に用いられる電源供給回路１３のブロック図である。   Hereinafter, the liquid crystal display device 10 according to the present embodiment will be described with reference to FIGS. 1 to 3. FIG. 1 is a block diagram of the liquid crystal display device 10. FIG. 2 is a block diagram of the control circuit 12 used in the liquid crystal display device 10. FIG. 3 is a block diagram of the power supply circuit 13 used in the liquid crystal display device 10.

図１において、液晶表示装置１０は、液晶パネル１１と、制御回路１２と、電源供給回路１３と、ガンマ補正回路１４と、複数個のソースドライバ１５と、複数個のゲートドライバ１６等から構成されている。   In FIG. 1, a liquid crystal display device 10 includes a liquid crystal panel 11, a control circuit 12, a power supply circuit 13, a gamma correction circuit 14, a plurality of source drivers 15, a plurality of gate drivers 16, and the like. ing.

液晶パネル１１は例えば、下ガラス基板上に複数個設けられた行電極１８と、複数個の列電極１７と、それらの交点近傍に設けられたＴＦＴと、ＴＦＴに接続された画素電極などを有する。液晶パネル１１は、上ガラス基板に設けられたコモン（共通）電極と、下ガラス基板と、上ガラス基板との間に設けられた液晶（共に図示せず）等を有する。   The liquid crystal panel 11 has, for example, a plurality of row electrodes 18 provided on the lower glass substrate, a plurality of column electrodes 17, TFTs provided in the vicinity of intersections thereof, pixel electrodes connected to the TFTs, and the like. . The liquid crystal panel 11 includes a common electrode provided on the upper glass substrate, a lower glass substrate, a liquid crystal (both not shown) provided between the upper glass substrate and the like.

制御回路１２は、入力インターフェース（図示せず）を介して、コンピュータ、テレビジョン装置、ビデオ再生装置、ＤＶＤ再生装置（共に図示せず）等から送られてきたデータイネーブル信号ＤＥが入力される。   The control circuit 12 receives a data enable signal DE sent from a computer, a television device, a video playback device, a DVD playback device (both not shown), etc. via an input interface (not shown).

また、制御回路１２は、上記装置等から送られてきた、例えばＲＧＢ各８ビットの画像データＩＲＤ，ＩＧＤ，ＩＢＤが入力される。制御回路１２は、ドットクロック信号ＤＯＴＣＬＫ，垂直同期信号ＶＳＹＮ，水平同期信号ＨＳＹＮが入力される。   The control circuit 12 receives, for example, RGB 8-bit image data IRD, IGD, and IBD sent from the above-described device or the like. The control circuit 12 receives the dot clock signal DOTCLK, the vertical synchronization signal VSYN, and the horizontal synchronization signal HSYN.

制御回路１２は、上記入力信号を信号処理し、ソースドライバ１５に対し、表示データＯＲＤ，ＯＧＤ、ＯＢＤ，極性反転信号ＰＯＬ，ストローブ信号ＳＴＲＢ，クロック信号ＣＬＫ等を出力する。   The control circuit 12 processes the input signal and outputs display data ORD, OGD, OBD, polarity inversion signal POL, strobe signal STRB, clock signal CLK, and the like to the source driver 15.

また、制御回路１２は垂直クロック信号ＣＰＶを、ゲートドライバ１６へ供給する。制御回路１２は、ゲートドライバ１６に対し、フレーム信号ＦＬＭを供給する。   Further, the control circuit 12 supplies the vertical clock signal CPV to the gate driver 16. The control circuit 12 supplies the frame signal FLM to the gate driver 16.

更に、制御回路１２は、電源供給回路１３に対し、各部品への電源供給順序を示す制御信号ＣＯＮＴを出力する。この様に、制御回路１２は、電源供給回路１３およびゲートドライバ１６およびソースドライバ１５に対し、各種信号を出力する。   Further, the control circuit 12 outputs a control signal CONT indicating the power supply sequence to each component to the power supply circuit 13. As described above, the control circuit 12 outputs various signals to the power supply circuit 13, the gate driver 16, and the source driver 15.

電源供給回路１３は、入力された直流電圧ＶＩＮ（例えば１２ボルト）をもとに、各部品に対し、適正な直流電圧を出力する。具体的には、電源供給回路１３は、ガンマ補正回路１４に対し、第１電圧ＶＧＥＮ（例えば、５ボルト）を出力する。   The power supply circuit 13 outputs an appropriate DC voltage to each component based on the input DC voltage VIN (for example, 12 volts). Specifically, the power supply circuit 13 outputs a first voltage VGEN (for example, 5 volts) to the gamma correction circuit 14.

電源供給回路１３は、制御回路１２と、ソースドライバ１５と、ゲートドライバ１６に対し、各々、駆動用電圧ＶＤＤ（例えば、３．３ボルト）を出力する。   The power supply circuit 13 outputs a drive voltage VDD (for example, 3.3 volts) to the control circuit 12, the source driver 15, and the gate driver 16, respectively.

電源供給回路１３は、ソースドライバ１５が有する出力部に対し、第１電圧ＶＧＥＮを出力する。   The power supply circuit 13 outputs the first voltage VGEN to the output unit included in the source driver 15.

電源供給回路１３は、ゲートドライバ１６が有する出力部に対して、第２電圧ＶＧＨ（例えば、１５ボルト）および第３電圧ＶＧＬ（例えば、−１５ボルト）を出力する。   The power supply circuit 13 outputs the second voltage VGH (for example, 15 volts) and the third voltage VGL (for example, −15 volts) to the output unit of the gate driver 16.

ガンマ補正回路１４は、電源供給回路１３から供給された第１電圧ＶＧＥＮと接地電圧を抵抗分圧することにより、各ソースドライバ１５に対し、ガンマ補正電圧ＶＧＭ１〜ＶＧＭ１０を出力する。   The gamma correction circuit 14 outputs gamma correction voltages VGM <b> 1 to VGM <b> 10 to each source driver 15 by resistance-dividing the first voltage VGEN supplied from the power supply circuit 13 and the ground voltage.

ソースドライバ１５は、このガンマ補正用電圧ＶＧＭ１〜ＶＧＭ１０を、内蔵されたＤ／Ａコンバータの基準電圧として利用する。その結果、ソースドライバ１５は、入力された画像データＯＲＤ，ＯＧＤ，ＯＢＤをアナログ変換し、内蔵する出力部を介して、各列電極１７に対し、上記アナログ変換された電圧を出力する。また、電源供給回路１３は、電源ＩＣ１９を有している。   The source driver 15 uses the gamma correction voltages VGM1 to VGM10 as reference voltages for the built-in D / A converter. As a result, the source driver 15 analog-converts the input image data ORD, OGD, OBD, and outputs the analog-converted voltage to each column electrode 17 via a built-in output unit. Further, the power supply circuit 13 has a power supply IC 19.

リセット回路２０は、例えばリセットＩＣ（図示せず）からなり、入力側には、駆動電圧ＶＤＤ（３．３ボルト）が入力される。リセット回路２０の出力側は制御回路１２の入力側に接続されている。   The reset circuit 20 is formed of, for example, a reset IC (not shown), and a drive voltage VDD (3.3 volts) is input to the input side. The output side of the reset circuit 20 is connected to the input side of the control circuit 12.

リセット回路２０は、駆動電圧ＶＤＤの立上り状態を検知する。例えば、駆動電圧ＶＤＤが２．５ボルト未満の時、リセット回路２０は、制御回路１２に対し、Ｌｏ信号を出力する。駆動電圧ＶＤＤが２．５ボルト以上の時、リセット回路２０は制御回路１２に対しリセット信号ＲＥＳＥＴＮ（Ｈｉ信号）を出力する。   The reset circuit 20 detects the rising state of the drive voltage VDD. For example, when the drive voltage VDD is less than 2.5 volts, the reset circuit 20 outputs a Lo signal to the control circuit 12. When the drive voltage VDD is 2.5 volts or more, the reset circuit 20 outputs a reset signal RESETN (Hi signal) to the control circuit 12.

次に、図２に従い、制御回路１２を説明する。図２において、ドットクロック信号ＤＯＴＣＬＫと、リセット信号ＲＥＳＥＴＮはロジック回路２１に入力される。ロジック回路２１は、入力される信号をデジタル信号処理して出力するものである。なお、各種信号ＤＥ，ＩＲＤ，ＩＧＤ，ＩＢＤ，ＶＳＹＮ，ＨＳＹＮ等（図１参照）も、ロジック回路２１に入力されるが、図２では、図示を省略している。   Next, the control circuit 12 will be described with reference to FIG. In FIG. 2, the dot clock signal DOTCLK and the reset signal RESETN are input to the logic circuit 21. The logic circuit 21 performs digital signal processing on an input signal and outputs it. Various signals DE, IRD, IGD, IBD, VSYN, HSYN, etc. (see FIG. 1) are also input to the logic circuit 21, but are not shown in FIG.

ロジック回路２１は、リセット信号ＲＥＳＥＴＮを遅延させた遅延リセット信号ＲＥＳＥＴＯＵＴを出力する。また、リセット信号ＲＥＳＥＴＮは、バッファ回路２２を介してアンドゲート２３に入力される。遅延リセット信号ＲＥＳＥＴＯＵＴも、アンドゲート２３に入力される。アンドゲート２３の出力は、フリップフロップ２４のリセット端子Ｒに入力される。   The logic circuit 21 outputs a delayed reset signal RESETOUT obtained by delaying the reset signal RESETN. The reset signal RESETN is input to the AND gate 23 through the buffer circuit 22. The delayed reset signal RESETOUT is also input to the AND gate 23. The output of the AND gate 23 is input to the reset terminal R of the flip-flop 24.

また、ドットクロック信号ＤＯＴＣＬＫは、バッファ回路２５およびノット回路２６を介して、フリップフロップ２４のＣ端子に入力される。フリップフロップ２４のＤ端子は反転端子ＸＱに接続されている。   The dot clock signal DOTCLK is input to the C terminal of the flip-flop 24 via the buffer circuit 25 and the knot circuit 26. The D terminal of the flip-flop 24 is connected to the inverting terminal XQ.

フリップフロップ２４のＱ端子は、ノット回路２７を介して、バッファ回路２８の端子に接続されている。また、バッファ回路２８には、駆動電圧ＶＤＤは印加されている。   The Q terminal of the flip-flop 24 is connected to the terminal of the buffer circuit 28 via the knot circuit 27. Further, the drive voltage VDD is applied to the buffer circuit 28.

バッファ回路２８の出力側は、外付け抵抗２９を介して接地されている。また、上記出力側は、バッファ回路３０を介して、アンドゲート３１の入力側に接続されている。   The output side of the buffer circuit 28 is grounded via an external resistor 29. The output side is connected to the input side of the AND gate 31 through the buffer circuit 30.

同様に、フリップフロップ２４のＱ端子は、バッファ回路３２を介して、バッファ回路３３の端子に接続されている。また、バッファ回路３３には、駆動電圧ＶＤＤが印加されている。   Similarly, the Q terminal of the flip-flop 24 is connected to the terminal of the buffer circuit 33 via the buffer circuit 32. In addition, the drive voltage VDD is applied to the buffer circuit 33.

バッファ回路３３の出力側は、外付け抵抗３４ａを介して接地されている。また上記出力側は、バッファ回路３４を介して、アンドゲート３１の入力側に接続されている。   The output side of the buffer circuit 33 is grounded via an external resistor 34a. The output side is connected to the input side of the AND gate 31 via the buffer circuit 34.

アンドゲート３１の出力は、バッファ回路３５を介して、制御信号ＣＯＮＴとして出力される。以上述べた部品２２〜３５により、組合せ論理回路３６は構成されている。   The output of the AND gate 31 is output as a control signal CONT via the buffer circuit 35. The combinational logic circuit 36 is configured by the components 22 to 35 described above.

組合せ論理回路３６は、ドットクロック信号ＤＯＴＣＬＫと、リセット信号ＲＥＳＥＴＮと、遅延リセット信号ＲＥＳＥＴＯＵＴの入力により、制御信号ＣＯＮＴを出力する。以上の部品により、制御回路１２は構成されている。   The combinational logic circuit 36 outputs the control signal CONT in response to the input of the dot clock signal DOTCLK, the reset signal RESETN, and the delayed reset signal RESETOUT. The control circuit 12 is configured by the above components.

次に、図３に従い、電源供給回路１３を説明する。図３において、電源供給回路１３は電源電圧検知回路３７と、第１スイッチングレギュレータ３８と、電源ＩＣ３９を有している。更に、電源供給回路１３は、第２スイッチングレギュレータ４０と、第１スイッチ４１と、変換回路４２と、第２スイッチ４３と、第３スイッチングレギュレータ４４とを有している。   Next, the power supply circuit 13 will be described with reference to FIG. In FIG. 3, the power supply circuit 13 includes a power supply voltage detection circuit 37, a first switching regulator 38, and a power supply IC 39. Furthermore, the power supply circuit 13 includes a second switching regulator 40, a first switch 41, a conversion circuit 42, a second switch 43, and a third switching regulator 44.

電源電圧検知回路３７は、例えば、リセットＩＣ（図示せず）と、２個のトランジスタ等からなり、電源電圧ＶＩＮが所定値（例えば、直流１２ボルト）以上になると、電圧ＶＣＣ（例えば、直流１４ボルト）を出力する。そして、電源電圧検知回路３７は、電源電圧ＶＩＮが所定値未満になると、電圧ＶＣＣの出力を停止する。   The power supply voltage detection circuit 37 includes, for example, a reset IC (not shown), two transistors, and the like. When the power supply voltage VIN exceeds a predetermined value (for example, DC 12 volts), the voltage VCC (for example, DC 14) Bolt) is output. Then, the power supply voltage detection circuit 37 stops outputting the voltage VCC when the power supply voltage VIN becomes less than a predetermined value.

第１スイッチングレギュレータ３８は電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第１スイッチングレギュレータ３８は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ１が入力される。第１スイッチングレギュレータ３８は上記信号Ｐ１により、駆動電圧ＶＤＤ（３．３ボルト）を出力する。   The first switching regulator 38 is connected to the power supply voltage detection circuit 37 and receives the voltage VCC. The first switching regulator 38 is connected to the power supply IC 39 and receives the PWM control signal P1. The first switching regulator 38 outputs the drive voltage VDD (3.3 volts) according to the signal P1.

第２スイッチングレギュレータ４０は電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第２スイッチングレギュレータ４０は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ２が入力される。第２スイッチングレギュレータ４０は上記信号Ｐ２により、５ボルトを出力する。   The second switching regulator 40 is connected to the power supply voltage detection circuit 37 and receives the voltage VCC. The second switching regulator 40 is connected to the power supply IC 39 and receives the PWM control signal P2. The second switching regulator 40 outputs 5 volts in response to the signal P2.

第１スイッチ４１は例えばＭＯＳＦＥＴ等からなり、第２スイッチングレギュレータ４０の出力側に接続されている。第１スイッチ４１の第１制御端子は制御信号ＣＯＮＴが入力される。   The first switch 41 is made of, for example, a MOSFET and is connected to the output side of the second switching regulator 40. A control signal CONT is input to the first control terminal of the first switch 41.

第１スイッチングレギュレータ３８により、駆動電圧ＶＤＤが立上り状態になると（具体的には、例えば、２．５ボルト以上）、リセット信号ＲＥＳＥＴＮは、Ｌｏ状態からＨｉ状態に変わる。この時、制御信号ＣＯＮＴは未だＬｏ状態であるので、第１スイッチ４１は開成のままである。   When the drive voltage VDD rises by the first switching regulator 38 (specifically, for example, 2.5 volts or more), the reset signal RESETN changes from the Lo state to the Hi state. At this time, since the control signal CONT is still in the Lo state, the first switch 41 remains open.

リセット信号ＲＥＳＥＴＮがＨｉに変化して、所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、制御信号ＣＯＮＴはＬｏ状態からＨｉ状態へ変化する。この時、第１スイッチ４１は閉成され、第１電圧ＶＧＥＮ（５ボルト）の出力が開始される。   When the reset signal RESETN changes to Hi, a predetermined time has elapsed, and the dot clock signal DOTCLK is input, the control signal CONT changes from the Lo state to the Hi state. At this time, the first switch 41 is closed and the output of the first voltage VGEN (5 volts) is started.

変換回路４２は、例えば、チャージポンプと安定化回路等からなり、第２スイッチングレギュレータ４０に接続されている。変換回路４２は、第２スイッチングレギュレータ４０からスイッイングパルスが入力される。   The conversion circuit 42 includes, for example, a charge pump and a stabilization circuit, and is connected to the second switching regulator 40. The conversion circuit 42 receives a switching pulse from the second switching regulator 40.

第２スイッチ４３は例えば、ＭＯＳＦＥＴ等からなり、変換回路４２の出力側に接続されている。第２スイッチ４３の第２制御端子は、第１スイッチ４１の出力側に接続されている。   The second switch 43 is made of, for example, a MOSFET and is connected to the output side of the conversion circuit 42. The second control terminal of the second switch 43 is connected to the output side of the first switch 41.

上記構成により、駆動電圧ＶＤＤが立上り状態になると、リセット信号ＲＥＳＥＴＮはＨｉに変化する。しかし、第１スイッチ４１および第２スイッチ４３は開成されたままである。   With the above configuration, when the drive voltage VDD rises, the reset signal RESETN changes to Hi. However, the first switch 41 and the second switch 43 remain open.

リセット信号ＲＥＳＥＴＮがＨｉに変化して、所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、第１スイッチ４１および第２スイッチ４３は閉成される。その結果、第１電圧ＶＧＥＮおよび第２電圧ＶＧＨは共に、出力が開始される。   When the reset signal RESETN changes to Hi, a predetermined time has elapsed, and the dot clock signal DOTCLK is input, the first switch 41 and the second switch 43 are closed. As a result, output of both the first voltage VGEN and the second voltage VGH is started.

第３スイッチングレギュレータ４４は例えば、ＭＯＳＦＥＴ等からなり、電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第３スイッチングレギュレータ４４は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ３が入力される。第３スイッチングレギュレータ４４は上記信号Ｐ３により、第３電圧ＶＧＬ（−１５ボルト）を出力する。以上の部品により、電源供給回路１３は構成されている。   The third switching regulator 44 is composed of, for example, a MOSFET and is connected to the power supply voltage detection circuit 37 and receives the voltage VCC. The third switching regulator 44 is connected to the power supply IC 39 and receives the PWM control signal P3. The third switching regulator 44 outputs the third voltage VGL (−15 volts) in response to the signal P3. The power supply circuit 13 is configured by the above components.

次に、図１ないし図５に従い、この液晶表示装置１０の動作を説明する。図４および図５は、液晶表示装置１０に用いられる各電圧および各信号の波形図である。また、図５に示したＡ１信号およびＡ２信号は各々、制御回路１２を構成するアンドゲート３１への入力信号を示す。また、図４に比べ、図５の方が、経過時間のスケール（尺度）が、極めて大きい。   Next, the operation of the liquid crystal display device 10 will be described with reference to FIGS. 4 and 5 are waveform diagrams of voltages and signals used in the liquid crystal display device 10. Further, the A1 signal and the A2 signal shown in FIG. 5 each indicate an input signal to the AND gate 31 constituting the control circuit 12. Further, the scale of elapsed time (scale) is much larger in FIG. 5 than in FIG.

最初に使用者（ユーザ）は例えば、スタートボタン（図示せず）を押したものとする。スタートボタンが設けられた入力部は、電源回路（共に図示せず）に接続されている。電源回路は例えば、商用電源（例えば、交流１００ボルト）を直流１２ボルトに変換するものである。その結果、電源供給回路１３に対し、電源電圧ＶＩＮ（直流１２ボルト）の入力は始まる。   First, assume that the user (user) presses a start button (not shown), for example. The input section provided with the start button is connected to a power supply circuit (both not shown). For example, the power supply circuit converts a commercial power supply (for example, AC 100 volts) to DC 12 volts. As a result, input of the power supply voltage VIN (DC 12 volts) to the power supply circuit 13 starts.

電源供給回路１３において、電圧ＶＣＣ（１４ボルト）が生成され、第１スイッチングレギュレータ３８により、駆動電圧ＶＤＤが徐々に増加する（図４（ａ）参照）。第１スイッチングレギュレータ３８はＰＷＭ制御されているので、駆動電圧ＶＤＤは比較的、緩やかに立上る。同様に、第３電圧ＶＧＬ（−１５ボルト）も、緩やかに立上る。   In the power supply circuit 13, the voltage VCC (14 volts) is generated, and the drive voltage VDD is gradually increased by the first switching regulator 38 (see FIG. 4A). Since the first switching regulator 38 is PWM-controlled, the drive voltage VDD rises relatively slowly. Similarly, the third voltage VGL (−15 volts) rises gently.

駆動電圧ＶＤＤが２．５ボルト未満の時に、リセット信号ＲＥＳＥＴＮはＬｏ状態である。駆動電圧ＶＤＤが２．５ボルト以上になると、リセット信号ＲＥＳＥＴＮはＨｉ状態に変わる（図４（ｂ）参照）。   When the drive voltage VDD is less than 2.5 volts, the reset signal RESETN is in the Lo state. When the drive voltage VDD becomes 2.5 volts or more, the reset signal RESETN changes to the Hi state (see FIG. 4B).

しばらく時間が経過すると、制御回路１２に対し、データイネーブル信号ＤＥと、ドットクロック信号ＤＯＴＣＬＫと、画像データＩＲＤ，ＩＧＤ，ＩＢＤ等が同時に入力される。   After a while, a data enable signal DE, a dot clock signal DOTCLK, image data IRD, IGD, IBD, and the like are simultaneously input to the control circuit 12.

この時、駆動電圧ＶＤＤは予め立上っているので、制御回路１２は、即座に、上記画像データを表示データＤ（即ち、表示データＯＲＤ，ＯＧＤ，ＯＢＤのこと）に変換させ、ソースドライバ１５に出力する。その結果、上記信号ＤＥ，ＤＯＴＣＬＫ，Ｄは、殆ど同時に立上る（図４（ｃ），（ｄ），（ｅ）参照）。   At this time, since the drive voltage VDD has risen in advance, the control circuit 12 immediately converts the image data into display data D (that is, display data ORD, OGD, OBD), and the source driver 15 Output to. As a result, the signals DE, DOTCLK, and D rise almost simultaneously (see FIGS. 4C, 4D, and 4E).

なお、図４（ｃ），（ｄ）において、データイネーブル信号ＤＥおよびドットクロック信号ＤＯＴＣＬＫは、立上ってからＨｉ状態を維持している様に図示している。しかし、実際は、上記状態の間、上記信号ＤＥ，ＤＯＴＣＬＫは、ＨｉとＬｏの波形を繰り返している。   4 (c) and 4 (d), the data enable signal DE and the dot clock signal DOTCLK are illustrated as maintaining the Hi state after rising. However, in reality, during the above state, the signals DE and DOTCLK repeat the Hi and Lo waveforms.

この様に、制御回路１２にリセット回路２０が接続され、リセット回路２０は駆動電圧ＶＤＤの立上り状態を検知すると、リセット信号ＲＥＳＥＴＮ（Ｈｉ状態）を出力する。一方、制御回路１２に対して、ドットクロック信号ＤＯＴＣＬＫに同期して、画像データＩＲＤ，ＩＧＤ，ＩＢＤが入力される。   In this way, the reset circuit 20 is connected to the control circuit 12, and when the reset circuit 20 detects the rising state of the drive voltage VDD, it outputs the reset signal RESETN (Hi state). On the other hand, image data IRD, IGD, and IBD are input to the control circuit 12 in synchronization with the dot clock signal DOTCLK.

この時、制御回路１２を構成するロジック回路２１は、入力されたリセット信号ＲＥＳＥＴＮを遅延させ、遅延リセット信号ＲＥＳＥＴＯＵＴを出力する（図４（ｆ）参照）。   At this time, the logic circuit 21 configuring the control circuit 12 delays the input reset signal RESETN and outputs a delayed reset signal RESETOUT (see FIG. 4F).

そして、制御回路１２を構成する組合せ論理回路３６において、フリップフロップ２４のＲ端子には、遅延リセット信号ＲＥＳＥＴＯＵＴと、リセット信号ＲＥＳＥＴＮとのアンド信号が入力される。   In the combinational logic circuit 36 constituting the control circuit 12, an AND signal of the delayed reset signal RESETOUT and the reset signal RESETN is input to the R terminal of the flip-flop 24.

フリップフロップ２４のＣ端子には、ドットクロック信号ＤＯＴＣＬＫの反転信号が入力される。フリップフロップ２４において、Ｒ端子がＨｉ状態で、Ｃ端子への入力信号が立下り状態の時、出力Ｑは維持状態となる。また、Ｒ端子がＨｉ状態で、Ｃ端子への入力信号が立上り状態の時、出力Ｑは反転した出力を与える。   An inverted signal of the dot clock signal DOTCLK is input to the C terminal of the flip-flop 24. In the flip-flop 24, when the R terminal is in the Hi state and the input signal to the C terminal is in the falling state, the output Q is maintained. Further, when the R terminal is in the Hi state and the input signal to the C terminal is in the rising state, the output Q gives an inverted output.

更に、フリップフロップ２４において、Ｒ端子がＬｏ状態の時、Ｃ端子への入力信号の状態に係わらず、出力ＱはＬｏ状態となる。   Further, in the flip-flop 24, when the R terminal is in the Lo state, the output Q is in the Lo state regardless of the state of the input signal to the C terminal.

図２に示した組合せ論理回路３６の構成により、アンドゲート３１の一方の入力であるＡ１信号は、図５（ｃ）に示した通りとなる。また、Ａ２信号は、図５（ｄ）に示した通りとなる。   Due to the configuration of the combinational logic circuit 36 shown in FIG. 2, the A1 signal which is one input of the AND gate 31 is as shown in FIG. The A2 signal is as shown in FIG.

Ａ１信号とＡ２信号は共に周期的に、出力が部分的に低下するが、Ｈｉ状態の範囲にある。従って、Ａ１信号とＡ２信号の論理積である制御信号ＣＯＮＴは、立上ってからＨｉ状態を維持する（図４（ｇ）と図５（ｅ）を参照）。   Both the A1 signal and the A2 signal periodically fall in output, but are in the Hi state range. Therefore, the control signal CONT, which is the logical product of the A1 signal and the A2 signal, maintains the Hi state after rising (see FIGS. 4 (g) and 5 (e)).

この様に、制御回路１２は、リセット信号ＲＥＳＥＴＮがＨｉに変化して所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、制御信号ＣＯＮＴ（Ｈｉ状態）を出力する（図４（ｇ）参照）。   In this way, the control circuit 12 outputs the control signal CONT (Hi state) when the reset signal RESETN changes to Hi and a predetermined time has elapsed and the dot clock signal DOTCLK is input (FIG. 4 ( g)).

そして、制御信号ＣＯＮＴは、第１スイッチ４１を閉成する。その結果、制御回路１２は電源供給回路１３をして、ソースドライバ１５の出力部に対し第１電圧ＶＧＥＮを出力させる（図４（ｈ）参照）。また、第１電圧ＶＧＥＮは、第２スイッチ４３を閉成する。   Then, the control signal CONT closes the first switch 41. As a result, the control circuit 12 causes the power supply circuit 13 to output the first voltage VGEN to the output section of the source driver 15 (see FIG. 4 (h)). Further, the first voltage VGEN closes the second switch 43.

その結果、制御回路１２は電源供給回路１３をして、ゲートドライバ１６の出力部に対し、第２電圧ＶＧＨを出力させる（図４（ｉ）参照）。この様にして、液晶パネル１１において、入力された画像データＩＲＤ，ＩＧＤ，ＩＢＤに基づく、正常な画像が表示される。   As a result, the control circuit 12 causes the power supply circuit 13 to output the second voltage VGH to the output section of the gate driver 16 (see FIG. 4 (i)). In this way, a normal image based on the input image data IRD, IGD, IBD is displayed on the liquid crystal panel 11.

なお、通常、データイネーブル信号ＤＥは、出力期間と、次の出力期間との間に休止期間がある（図４（Ｃ）参照）。この時、何らかの異常により、ドットクロック信号ＤＯＴＣＬＫも、Ｈｉ状態のままに、又は、Ｌｏ状態のままになる事が稀に起こる（図４（ｄ）参照）。   Normally, the data enable signal DE has a pause period between the output period and the next output period (see FIG. 4C). At this time, the dot clock signal DOTCLK rarely remains in the Hi state or the Lo state due to some abnormality (see FIG. 4D).

この時、表示データＤと、制御信号ＣＯＮＴと、第１電圧ＶＧＥＮと、第２電圧ＶＧＨも、一時的にＬｏ状態となり、表示が一時的に行われない。   At this time, the display data D, the control signal CONT, the first voltage VGEN, and the second voltage VGH are also temporarily in the Lo state, and display is not temporarily performed.

以上述べた様に、本発明では、制御回路１２は電源供給回路１３に対し、垂直クロック信号ＣＰＶを出力しない。   As described above, in the present invention, the control circuit 12 does not output the vertical clock signal CPV to the power supply circuit 13.

制御回路１２は電源供給回路１３に対し、リセット信号ＲＥＳＥＴＮを遅延した制御信号ＣＯＮＴを出力する。   The control circuit 12 outputs a control signal CONT obtained by delaying the reset signal RESETN to the power supply circuit 13.

本発明の実施例に係る液晶表示装置１０を示すブロック図である。1 is a block diagram showing a liquid crystal display device 10 according to an embodiment of the present invention. 液晶表示装置１０に用いられる制御回路１２のブロック図である。3 is a block diagram of a control circuit 12 used in the liquid crystal display device 10. FIG. 液晶表示装置１０に用いられる電源供給回路１３のブロック図である。3 is a block diagram of a power supply circuit 13 used in the liquid crystal display device 10. FIG. 液晶表示装置１０に用いられる各電圧等の波形図である。FIG. 3 is a waveform diagram of voltages and the like used in the liquid crystal display device 10. 液晶表示装置１０に用いられる各信号の波形図である。4 is a waveform diagram of signals used in the liquid crystal display device 10. FIG.

符号の説明Explanation of symbols

１０ 液晶表示装置
１１ 液晶パネル
１２ 制御回路
１３ 電源供給回路
１５ ソースドライバ
１６ ゲートドライバ
１７ 列電極
１８ 行電極
２０ リセット回路 DESCRIPTION OF SYMBOLS 10 Liquid crystal display device 11 Liquid crystal panel 12 Control circuit 13 Power supply circuit 15 Source driver 16 Gate driver 17 Column electrode 18 Row electrode 20 Reset circuit

Claims (6)

複数の行電極及び複数の列電極を有する液晶パネルと、各行電極を駆動するゲートドライバと、各列電極を駆動するソースドライバと、ドットクロック信号及び画像データ等が入力され、表示データ等を出力する制御回路と、前記ゲートドライバ及び前記ソースドライバ及び前記制御回路に対し、駆動電圧を出力する電源供給回路とを備え、前記制御回路はリセット信号及び前記ドットクロック信号の入力開始後に、前記電源供給回路をして、前記ソースドライバの出力部に対し、第１電圧を出力させ、前記ゲートドライバの出力部に対し、第２電圧を出力させる事を特徴とする液晶表示装置。 A liquid crystal panel having a plurality of row electrodes and a plurality of column electrodes, a gate driver for driving each row electrode, a source driver for driving each column electrode, a dot clock signal, image data, and the like are input, and display data is output. And a power supply circuit that outputs a drive voltage to the gate driver, the source driver, and the control circuit, and the control circuit supplies the power after starting input of a reset signal and the dot clock signal. A liquid crystal display device comprising: a circuit that outputs a first voltage to an output unit of the source driver and outputs a second voltage to an output unit of the gate driver. 前記制御回路にリセット回路を接続させ、前記リセット回路は、前記駆動電圧の立上り状態を検知すると、前記リセット信号を出力し、一方、前記ドットクロック信号に同期して前記画像データが入力する事を特徴とする請求項１の液晶表示装置。 A reset circuit is connected to the control circuit, and when the reset circuit detects a rising state of the drive voltage, the reset circuit outputs the reset signal, while the image data is input in synchronization with the dot clock signal. The liquid crystal display device according to claim 1. 前記制御回路は前記電源供給回路に対し、垂直クロック信号を与えることなく、前記電源供給回路に対し、前記リセット信号より遅延した制御信号を出力する事を特徴とする請求項１の液晶表示装置 2. The liquid crystal display device according to claim 1, wherein the control circuit outputs a control signal delayed from the reset signal to the power supply circuit without supplying a vertical clock signal to the power supply circuit. 前記制御回路はロジック回路と、組合せ論理回路とからなり、前記ロジック回路は前記リセット信号を遅延させた遅延リセット信号を出力し、前記組合せ論理回路は、前記ドットクロック信号及び前記リセット信号及び前記遅延リセット信号の入力により、前記制御信号を出力する事を特徴とする請求項３の液晶表示装置。 The control circuit includes a logic circuit and a combinational logic circuit, the logic circuit outputs a delayed reset signal obtained by delaying the reset signal, and the combinational logic circuit includes the dot clock signal, the reset signal, and the delay. 4. The liquid crystal display device according to claim 3, wherein the control signal is output in response to an input of a reset signal. 前記電源供給回路は、電源ＩＣと、前記電源ＩＣによりＰＷＭ制御された第１及び第２スイッチングレギュレータと、前記第２スイッチングレギュレータに接続され、前記制御信号が入力される第１制御端子を有する第１スイッチとを備え、前記第１スイッチングレギュレータにより、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し前記第１スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチは閉成され、前記第１電圧が出力開始される事を特徴とする請求項３の液晶表示装置。 The power supply circuit includes a power supply IC, first and second switching regulators PWM-controlled by the power supply IC, and a first control terminal connected to the second switching regulator and having the first control terminal to which the control signal is input. When the drive voltage rises by the first switching regulator, the reset signal changes to Hi, the first switch is opened, the reset signal changes to Hi, and a predetermined time has elapsed. 4. The control signal changes to Hi when the dot clock signal has elapsed and the first switch is closed, and the output of the first voltage is started. Liquid crystal display device. 前記第２スイッチングレギュレータに接続された変換回路と、前記変換回路の出力側に接続され、前記第１スイッチの出力側に接続された第２制御端子を有する第２スイッチとを備え、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは閉成され、前記第１電圧及び前記第２電圧が共に出力開始される事を特徴とする請求項５の液晶表示装置。 A conversion circuit connected to the second switching regulator; and a second switch connected to the output side of the conversion circuit and having a second control terminal connected to the output side of the first switch, When the signal becomes a rising state, the reset signal changes to Hi, the first switch and the second switch are opened, the reset signal changes to Hi, a predetermined time elapses, and the dot clock signal is input. The control signal changes to Hi, the first switch and the second switch are closed, and output of both the first voltage and the second voltage is started. 5. Liquid crystal display device.
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