JP2006333004A - 半導体リレー - Google Patents

Abstract

【課題】ＭＯＳ型半導体リレーにおいて、特に、入力信号が流れてからオン状態に変化するまでの時間がかかることにより、ディプレッションＭＯＳ型半導体リレーの動作時間＜エンハンスメントＭＯＳ型半導体リレーの動作時間という特性を得ることにより、これらのＭＯＳ型半導体リレーを組み合わせて使用しても同時にオン状態にならない。
【解決手段】発光素子２の入力端子１Ａ、１Ｂに入力信号が流れると、フォトダイオードアレイ３に起電力が発生し、充放電回路２０とインピーダンス回路３０とを介して、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する。このとき、出力用ＭＯＳＦＥＴ４のゲート電圧が小さい場合は、インピーダンス回路３０は高いインピーダンスとなる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電電流は小さくなることにより、出力用ＭＯＳＦＥＴ４がオン状態に変化するのを遅らせることができる。
【選択図】図１

Description

本発明は、ＭＯＳ型半導体リレーに関し、特に、入力信号が流れてからオン状態に変化するまでの時間を遅らせる技術に関する。

従来から半導体リレーとして、入力信号を光電変換して伝達するフォトカプラを有し、出力素子としてＭＯＳＦＥＴを用いたＭＯＳ型半導体リレーが知られている。従来のＭＯＳ型半導体リレーの一例を図１５に示す。この半導体リレー１００は、第１の入力端子１０１Ａと第２の入力端子１０１Ｂを有する発光素子1０２と、フォトダイオードアレイ１０３と、充放電回路１２０と、第１の出力端子１０５Ａに接続された出力用ＭＯＳＦＥＴ１０４ａと、第２の出力端子１０５Ｂに接続された出力用ＭＯＳＦＥＴ１０４ｂと、を備える。２つの出力用ＭＯＳＦＥＴ１０４は、それぞれのゲートがフォトダイオードアレイ１０３のアノード端子に接続され、それぞれのソースがフォトダイオードアレイ１０３のカノード端子に接続されている。

上記のように構成された半導体リレー１００において、動作を説明する。入力端子１０１Ａ、１０１Ｂ間に入力信号が流れると、発光素子１０２が光信号を発光し、その光を受けたフォトダイオードアレイ１０３の両端に起電力が発生し、この起電力によって出力用ＭＯＳＦＥＴ１０４をオン状態とする。出力用ＭＯＳＦＥＴのゲート・ソース間には、充放電回路１２０が形成され、フォトダイオードアレイ３が発電しているときには、高いインピーダンスになり、フォトダイオードアレイ３が発電していない時には、低いインピーダンスになる。

一般的に、ＭＯＳ型半導体リレーは、動作時間（入力信号が流れてから、半導体リレーの状態が、例えば、オフ状態からオン状態に変化するまでの時間）がかかり、復帰時間（入力信号が遮断されてから、半導体リレーの状態が、例えば、オン状態から元のオフ状態に変化するまでの時間）が短いという特徴がある。これは、出力用ＭＯＳＦＥＴを動作状態にするためには、出力用ＭＯＳＦＥＴに寄生的に配置されるゲートのコンデンサ成分に充電電流を流す時間が必要になるからである。一方、半導体リレーの状態を元に戻すには、出力用ＭＯＳＦＥＴに寄生的に配置されるコンデンサ成分の電荷を充放電回路により放電させるため、復帰時間は動作時間よりも早くなる。ここで、ＭＯＳ型半導体リレーの出力用ＭＯＳＦＥＴに、エンハンスメント型ＭＯＳＦＥＴを用いたものをａ接点型半導体リレーとし、また、ディプレッション型ＭＯＳＦＥＴを用いたものをｂ接点型半導体リレーとする。ａ接点型半導体リレーとｂ接点型半導体リレーとは、組み合わせて回路を作成することができる。

一般的に、ディプレッション型ＭＯＳＦＥＴは、エンハンスメント型ＭＯＳＦＥＴに比べて、単位面積当たりのオン抵抗が大きいので、オン抵抗が同等のものを作ると、ディプレッション型ＭＯＳＦＥＴのチップサイズは大きくなる。そのため、ディプレッション型ＭＯＳＦＥＴの寄生コンデンサ成分も大きくなり、その結果、ディプレッション型ＭＯＳＦＥＴの動作時間（オン状態からオフ状態）は大きくなる。従って、ａ接点型半導体リレーと、ｂ接点型半導体リレーを同時に動かすと、ａ接点型半導体リレーがオン状態になり、その後、ｂ接点型半導体リレーがオフ状態になる。これでは、同時にオン状態になることがあり、信号の切り替え回路やフライングキャパシタ等の回路に使用する場合に問題となる。

また、ａ接点型半導体リレーとｂ接点型半導体リレーのそれぞれの入力端子間に同時に入力信号を流した場合の状態の変化を図１６に示す。Ｔｄ１は、入力信号が流れてからａ接点型半導体リレーがオン状態に変化し始めるまでの時間、いわゆるディレイ時間を示す。Ｔｒ１は、ａ接点型半導体リレーがオン状態に変化し始めてから十分にオン状態に変化するまでの時間、いわゆるライズ時間を示す。Ｔ１は、ディレイ時間とライズ時間を合わせた、いわゆる動作時間を示す。Ｔｏｆｆ１は、入力信号が遮断されてからａ接点型半導体リレーがオフ状態になるまでの時間、いわゆる復帰時間を示す。Ｔ２は、ｂ接点型半導体リレーの動作時間を示す。Ｔｏｆｆ２は、ｂ接点型半導体リレーの復帰時間を示す。ＴＢは、ａ接点型半導体リレーとｂ接点型半導体リレーとが、同時にオン状態になる時間を示す。なお、ｂ接点型半導体リレーの動作時間Ｔ２は、充放電回路より得られる定電流により決まるため、動作時間Ｔ２をほぼ一定の値に安定させることができる。また、上述したように、ｂ接点型半導体リレーの寄生コンデンサ成分は、ａ接点型半導体リレーに比べて、大きいため、ｂ接点型半導体リレーの復帰時間Ｔｏｆｆ２は、ａ接点型半導体リレーの復帰時間Ｔｏｆｆ１よりも遅い。

このような、ａ接点型半導体リレーとｂ接点型半導体リレーとを組み合わせた信号の切り替え回路や、フライングキャパシタ等の回路を作る場合、ＭＯＳ型半導体リレーが、同時にオン状態になる状態が存在する。そのため、ａ接点型半導体リレーとｂ接点型半導体リレーとを組み合わせた信号の切り替え回路等を作ることができない。ＭＯＳ型半導体リレーのディレイ時間と、ライズ時間とを合わせた動作時間を遅らせる方法としては、フォトダイオードアレイ１０３からの電流を小さくする方法、又は、出力用ＭＯＳＦＥＴとフォトダイオードアレイの間に、抵抗と、ディプレッション型のＭＯＳＦＥＴとを接続する方法（例えば、特許文献１参照）などが知られている。

しかし、このような方法では、ライズ時間がかかりすぎてしまうという問題がある。また、入力信号を反転させ、信号の切り替え等の回路を作る方法もあるが、その場合は、復帰時間＜動作時間という性能が要求される。なお、復帰時間＜動作時間という動作を確実に行う方法としては、出力用ＭＯＳＦＥＴのゲートに定電流回路を用いる方法（例えば、特許文献２参照）が知られている。しかし、この方法は、ａ接点型半導体リレーを２つ用いた場合にのみ利用可能であるため、上述した様な信号の切り替え回路等を作る場合に利用することができない。
特開平９−９８０７９号公報 特開平８−６５１２６号公報

本発明は、上記従来の問題を解決するためになされたものであり、ａ接点型半導体リレーの動作時間、特に、半導体リレーに入力信号が流れてからａ接点型半導体リレーがオン状態に変化し始めるまでの時間が遅くなることにより、動作時間がかかり、ｂ接点型半導体リレーの動作時間＜ａ接点型半導体リレーの動作時間という特性を得ることにより、ａ接点型半導体リレーとｂ接点型半導体リレーを組み合わせて使用しても、同時にオン状態にはならない半導体リレーを提供することを目的とする。

上記目的を達成するために請求項１の発明は、入力信号に応答して光信号を発生する発光素子と、前記光信号を受光して起電力を発生するフォトダイオードアレイと、第１及び第２の入力端子と第１及び第２の出力端子を備え、第１の入力端子が前記フォトダイオードアレイの一端に接続され、第２の入力端子が前記フォトダイオードアレイの他端に接続され、前記フォトダイオードアレイと並列に接続された充放電回路と、ゲートが前記フォトダイオードアレイの一端に接続され、ソースが前記フォトダイオードアレイの他端に接続された出力用ＭＯＳＦＥＴと、を備える半導体リレーにおいて、前記出力用ＭＯＳＦＥＴのゲート及びソースの少なくとも一方が、前記フォトダイオードアレイの出力電圧が小さい時は、高いインピーダンスとなり、前記フォトダイオードアレイの出力電圧が大きい時は、低いインピーダンスとなる様に変化するインピーダンス回路を介して前記フォトダイオードアレイに接続されているものである。

請求項２に記載の発明は、請求項１記載の半導体リレーにおいて、前記インピーダンス回路に並列に、前記充放電回路から放電される電流に対して順方向となるようにダイオードが接続されているものである。

請求項３に記載の発明は、請求項１又は請求項２に記載の半導体リレーにおいて、前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、このトランジスタのゲートが、前記フォトダイオードアレイの出力端に接続されているものである。

請求項４に記載の発明は、請求項１又は請求項２に記載の半導体リレーにおいて、前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、前記フォトダイオードアレイに並列に、２つ以上直列に接続された前記とは別の第２のインピーダンス回路が接続され、この第２のインピーダンス回路の接続部に、前記バイパス用のトランジスタのゲートが接続されているものである。

請求項５に記載の発明は、入力信号に応答して光信号を発生する発光素子と、前記光信号を受光して起電力を発生するフォトダイオードアレイと、第１及び第２の入力端子と第１及び第２の出力端子を備え、第１の入力端子が前記フォトダイオードアレイの一端に接続され、第２の入力端子が前記フォトダイオードアレイの他端に接続され、前記フォトダイオードアレイと並列に接続された充放電回路と、ゲートが前記フォトダイオードアレイの一端に接続され、ソースが前記フォトダイオードアレイの他端に接続された出力用ＭＯＳＦＥＴと、を備える半導体リレーにおいて、前記出力用ＭＯＳＦＥＴのゲート及びソースの少なくとも一方が、前記フォトダイオードアレイの出力電圧が小さい時は、高いインピーダンスとなり、前記フォトダイオードアレイの出力電圧が大きい時は、低いインピーダンスとなる様に変化するインピーダンス回路を介して前記フォトダイオードアレイに接続され、さらに、前記フォトダイオードアレイに並列に、トランジスタが接続され、このトランジスタのゲート及びソースが、前記インピーダンス回路の両端に接続されているものである。

請求項６に記載の発明は、請求項５に記載の半導体リレーにおいて、前記インピーダンス回路に並列に、前記充放電回路から放電される電流に対して順方向となるようにダイオードが接続されているものである。

請求項７に記載の発明は、請求項５又は請求項６に記載の半導体リレーにおいて、前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、このトランジスタのゲートが、前記フォトダイオードアレイの出力端に接続されているものである。

請求項８に記載の発明は、請求項５又は請求項６に記載の半導体リレーにおいて、前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、前記フォトダイオードアレイに並列に、２つ以上直列に接続された前記とは別の第２のインピーダンス回路が接続され、この第２のインピーダンス回路の接続部に、前記バイパス用のトランジスタのゲートが接続されているものである。

請求項１の発明によれば、入力信号に応答して発光素子が動作し、フォトダイオードアレイに起電力が発生し、フォトダイオードアレイの出力電圧が小さいときは、インピーダンス回路が高いインピーダンスになるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は小さく、出力用ＭＯＳＦＥＴをオン状態にするのに時間（ディレイ時間）がかかる。また、フォトダイオードアレイの出力電圧が大きくなると、インピーダンス回路が低いインピーダンスになるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は抑えられず、出力用ＭＯＳＦＥＴが十分にオンするまでの時間（ライズ時間）は、インピーダンス回路を有しない半導体リレーのライズ時間と同等になる。そのため、この半導体リレーのエンハンスメント型ＭＯＳＦＥＴを用いて、ａ接点型半導体リレーとし、インピーダンス回路を有しない半導体リレーのディプレッション型ＭＯＳＦＥＴを用いて、ｂ接点型半導体リレーとしたとき、これらエンハンスメント型ＭＯＳＦＥＴを用いた半導体リレーとディプレッション型ＭＯＳＦＥＴを用いた半導体リレーとを組み合わせて使用しても、同時にオン状態にはなることがなく、信号切替を適正に行うことができる。

請求項２の発明によれば、出力用ＭＯＳＦＥＴの寄生コンデンサに蓄積された電荷が放電するときに、インピーダンス回路に並列に接続されたダイオードを介して放電する。従って、復帰時間が短くなるため、元の状態に早く戻る半導体リレーを提供することができる。

請求項３の発明によれば、入力信号に応答して発光素子が動作し、フォトダイオードアレイに起電力が発生し、フォトダイオードアレイの出力電圧が小さいときは、インピーダンス回路が高いインピーダンスになるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は小さく、出力用ＭＯＳＦＥＴをオン状態にするのに時間（ディレイ時間）がかかる。また、フォトダイオードアレイの出力電圧が大きくなると、インピーダンス回路が低いインピーダンスになるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は抑えられず、出力用ＭＯＳＦＥＴが十分にオンするまでの時間（ライズ時間）は、インピーダンス回路を有しない半導体リレーのライズ時間と同等になる。そのため、この半導体リレーのエンハンスメント型ＭＯＳＦＥＴを用いて、ａ接点型半導体リレーとし、インピーダンス回路を有しない半導体リレーのディプレッション型ＭＯＳＦＥＴを用いて、ｂ接点型半導体リレーとしたとき、これらエンハンスメント型ＭＯＳＦＥＴを用いた半導体リレーとディプレッション型ＭＯＳＦＥＴを用いた半導体リレーとを組み合わせて使用しても、同時にオン状態になることがなく、信号切替を適正に行うことができる。

請求項４の発明によれば、フォトダイオードアレイに並列に、第２のインピーダンス回路が接続されているので、フォトダイオードアレイから発生した起電力は、フォトダイオードの一端から流れ、第２のインピーダンス回路を介して、フォトダイオードの他端に戻る。これにより、第２のインピーダンス回路のインピーダンスが大きくなると、フォトダイオードアレイの出力電圧が大きく、また、第２のインピーダンス回路のインピーダンスが小さくなると、フォトダイオードアレイの出力電圧が小さい半導体リレーを提供することができる。

請求項５の発明によれば、フォトダイオードアレイから発生される起電力が、インピーダンス回路の両端に電位差を生じさせることにより、トランジスタがオン状態になると、出力用ＭＯＳＦＥＴのゲート・ソース間を短絡させる。そのため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は小さく、出力用ＭＯＳＦＥＴをオン状態にするのに時間（ディレイ時間）がかかる。そして、フォトダイオードアレイの出力電圧が大きくなると、インピーダンス回路が低いインピーダンスになるため、インピーダンス回路の両端の電位差が小さくなり、トランジスタがオフ状態となる。従って、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は抑えられず、出力用ＭＯＳＦＥＴが十分にオンするまでの時間（ライズ時間）は、インピーダンス回路を有しない半導体リレーのライズ時間と同等になる。また、フォトダイオードアレイの出力電圧が小さいときに、インピーダンス回路が十分に高いインピーダンスではない場合でも、出力用ＭＯＳＦＥＴのゲート・ソース間を短絡させることにより、上述と同様に、ディレイ時間がかかり、ライズ時間は同等になる。そのため、この半導体リレーのエンハンスメント型ＭＯＳＦＥＴを用いて、ａ接点型半導体リレーとし、インピーダンス回路を有しない半導体リレーのディプレッション型ＭＯＳＦＥＴを用いて、ｂ接点型半導体リレーとしたとき、これらエンハンスメント型ＭＯＳＦＥＴを用いた半導体リレーとディプレッション型ＭＯＳＦＥＴを用いた半導体リレーとを組み合わせて使用しても、同時にオン状態にはなることがなく、信号切替を適正に行うことができる。

請求項６の発明によれば、出力用ＭＯＳＦＥＴの寄生コンデンサに蓄積された電荷が放電するときに、インピーダンス回路に並列に接続されたダイオードを介して放電する。従って、復帰時間が短くなるため、元の状態に早く戻るＭＯＳ型半導体リレーを提供することができる。

請求項７の発明によれば、フォトダイオードアレイの出力電圧が小さいときは、バイパス用のトランジスタがオフ状態となるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は小さく、出力用ＭＯＳＦＥＴをオン状態にするのに時間（ディレイ時間）がかかる。また、フォトダイオードアレイの出力電圧が大きくなると、バイパス用のトランジスタがオン状態となるため、出力用ＭＯＳＦＥＴの寄生コンデンサへの充電電流は抑えられず、出力用ＭＯＳＦＥＴが十分にオンするまでの時間（ライズ時間）は、インピーダンス回路を有しない半導体リレーのライズ時間と同等になる。そのため、この半導体リレーのエンハンスメント型ＭＯＳＦＥＴを用いて、ａ接点型半導体リレーとし、インピーダンス回路を有しない半導体リレーのディプレッション型ＭＯＳＦＥＴを用いて、ｂ接点型半導体リレーとしたとき、これらエンハンスメント型ＭＯＳＦＥＴを用いた半導体リレーとディプレッション型ＭＯＳＦＥＴを用いた半導体リレーとを組み合わせて使用しても、同時にオン状態にはなることがなく、信号切替を適正に行うことができる。

請求項８の発明によれば、フォトダイオードアレイに並列に、第２のインピーダンス回路が接続されているので、フォトダイオードアレイから発生した起電力は、フォトダイオードの一端から流れ、第２のインピーダンス回路を介して、フォトダイオードの他端に戻る。これにより、第２のインピーダンス回路のインピーダンスが大きくなると、フォトダイオードアレイの出力電圧が大きく、また、第２のインピーダンス回路のインピーダンスが小さくなると、フォトダイオードアレイの出力電圧が小さい半導体リレーを提供することができる。

以下、本発明の第１の実施形態に係る半導体リレーについて説明する。図1は、本実施形態に係る半導体リレーの構成を示す。半導体リレー１０は、第１の入力端子１Ａと第２の入力端子１Ｂを有する発光素子２と、発光素子２と絶縁されたフォトダイオードアレイ３と、充放電回路２０と、２つのエンハンスメント型の出力用ＭＯＳＦＥＴ４と、インピーダンス成分を持つ回路３０（以下、インピーダンス回路という）と、を備える。２つの出力用ＭＯＳＦＥＴ４は、それぞれのゲートがフォトダイオードアレイ３のアノード端子に接続され、それぞれのソースが互いに逆直列に及びフォトダイオードアレイ３のカノード端子に接続されており、また、出力用ＭＯＳＦＥＴ４ａのドレインは第１の出力端子５Ａに接続され、出力用ＭＯＳＦＥＴ４ｂのドレインが第２の出力端子５Ｂに接続されている。

充放電回路２０の構成を図２に示す。充放電回路２０は、第１の入力端子２１Ａと、第２の入力端子２１Ｂと、第１の出力端子２１Ｃと、第２の出力端子２１Ｄと、ディプレッション型のＭＯＳＦＥＴ２２と、抵抗２３と、エンハンスメント型のＭＯＳＦＥＴ２４と、を有している。抵抗２３は、第２の入力端子２１Ｂと第２の出力端子２１Ｄとの間に接続されている。ＭＯＳＦＥＴ２４は、そのソースが第２の入力端子２１Ｂと抵抗２３の間に接続され、そのゲートとドレインが第２の出力端子２１Ｄと抵抗２３の間に接続されている。ＭＯＳＦＥＴ２２は、そのゲートが第２の入力端子２１Ｂと抵抗２３の間に接続され、そのソースが第２の出力端子２１Ｄと抵抗２３の間に接続され、そのドレインが第１の入力端子２１Ａと第１の出力端子２１Ｃの間に接続されている。

インピーダンス回路３０の一例の構成を図３に示す。インピーダンス回路３０は、フォトダイオードアレイ３の出力電圧が小さいときは、高いインピーダンスとなり、フォトダイオードアレイ３の出力電圧が大きいときは、低いインピーダンスとなる様に変化するものであり、充放電回路２０から放電される電流に対して逆方向になるように接続されたツェナーダイオード３５から構成される。また、インピーダンス回路３０の別の一例の構成を図４に示す。このインピーダンス回路３０は、充放電回路２０から放電される電流に対して逆方向になるように直列に複数個接続されたダイオード３６から構成される。

上記のように構成された本実施形態の半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、発光素子２が光信号を発光し、その光を受けたフォトダイオードアレイ３の両端に起電力が発生する。この起電力によって抵抗２３の両端に電位差が生じる。これにより、ＭＯＳＦＥＴ２４の寄生コンデンサが充電され、ＭＯＳＦＥＴ２４のゲート電圧がしきい値電圧よりも大きいときは、ＭＯＳＦＥＴ２４のドレイン・ソース間が低いインピーダンスになり導電状態（オン状態）になる。また、ＭＯＳＦＥＴ２２の寄生コンデンサも充電され、ＭＯＳＦＥＴ２２のゲート電圧が負にバイアスされると、ＭＯＳＦＥＴ２２のドレイン・ソース間が高いインピーダンスになり非導電状態（オフ状態）になる。これにより、フォトダイオードアレイ３から発生した起電力は、抵抗２３をバイパスし、インピーダンス回路３０を介して、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電することにより、出力用ＭＯＳＦＥＴ４のゲート電圧がしきい値電圧よりも大きくなり、出力用ＭＯＳＦＥＴ４のドレイン・ソース間が導電状態（オン状態）になり、半導体リレー１０はオフ状態からオン状態に変化する。

このとき、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電は、ＭＯＳＦＥＴ２４が導電状態（オン状態）になるまでは、抵抗２３を介して行われる。そのため、フォトダイオードアレイ３の出力電圧は小さくなり、インピーダンス回路３０は高いインピーダンスとなる。従って、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する電流は小さくなり、出力用ＭＯＳＦＥＴ４のドレイン・ソース間が、高いインピーダンス（オフ状態）から低いインピーダンス（オン状態）に変化するまでの時間、いわゆるディレイ時間がかかる。また、ＭＯＳＦＥＴ２４が導電状態（オン状態）になった後は、抵抗２３をバイパスするため、フォトダイオードアレイ３の出力電圧は大きくなり、インピーダンス回路３０は低いインピーダンスとなる。従って、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電電流は抑えられず、出力用ＭＯＳＦＥＴ４が十分にオンするまでの時間、いわゆるライズ時間は、従来例で述べた半導体リレー１００と同等である。そのため、本実施形態に係る半導体リレー１０は、ディレイ時間とライズ時間を合わせた、いわゆる動作時間がかかる。従って、本実施形態に係る半導体リレー１０は、ａ接点型半導体リレーであり、従来例で述べたｂ接点型半導体リレーの動作時間＜本実施形態に係る半導体リレー１０の動作時間という特性が得られ、同時にオン状態にはなることがない信号切替を適正に行うことができる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、発光素子２が光信号を発光しないため、フォトダイオードアレイ３の起電力が発生しなくなり、抵抗２３の両端の電位差が消える。これにより、ＭＯＳＦＥＴ２４の寄生コンデンサに蓄積された電荷が放電され、ＭＯＳＦＥＴ２４のゲート電圧がしきい値電圧よりも小さくなると、ＭＯＳＦＥＴ２４のドレイン・ソース間が高いインピーダンスになり非導電状態（オフ状態）になる。また、ＭＯＳＦＥＴ２２の寄生コンデンサの電荷も同様に放電するため、ＭＯＳＦＥＴ２２のゲート電圧がゼロになると、ＭＯＳＦＥＴ２２のドレイン・ソース間が低いインピーダンスになるため、ＭＯＳＦＥＴ２２が導電状態（オン状態）になる。これによって、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積されていた電荷は、インピーダンス回路と、ＭＯＳＦＥＴ２２のドレイン・ソース間とを介してショートするため、放電が行われ、出力用ＭＯＳＦＥＴ４のゲート電圧がしきい値電圧よりも小さくなり、半導体リレー１０はオン状態からオフ状態に変化する。このとき、出力用ＭＯＳＦＥＴ４のゲート電圧は放電と同時に、フォトダイオードアレイ３の出力電圧は小さくなり、インピーダンス回路３０は、低いインピーダンスから高いインピーダンスに変化する。従って、入力信号が遮断されてから半導体リレー１０がオフ状態になるまでの時間、いわゆる復帰時間は、立ち下がりが緩やかになる。

次に、本実施形態に係る半導体リレー１０と、従来例で述べたｂ接点型半導体リレーとのそれぞれの入力端子に同時に入力信号を流した場合の状態の変化を図５に示す。Ｔｄ１は、入力信号が流れてからこの半導体リレー１０がオン状態に変化し始めるまでの時間、いわゆるディレイ時間を示す。Ｔｒ１は、この半導体リレー１０が十分にオンするまでの時間、いわゆるライズ時間を示す。Ｔ１は、この半導体リレー１０のディレイ時間とライズ時間を合わせた、いわゆる動作時間を示す。Ｔｏｆｆ１は、入力信号が遮断されてから、この半導体リレー１０がオフ状態になるまでの時間、いわゆる復帰時間を示す。Ｔ２は、ｂ接点型半導体リレーの動作時間を示す。Ｔｏｆｆ２は、ｂ接点型半導体リレーの復帰時間を示す。ＴＡは、この半導体リレー１０とｂ接点型半導体リレーとが、同時にオフ状態になる時間を示す。なお、従来例で述べたように、ｂ接点型半導体リレーの動作時間Ｔ２は、ほぼ一定の値に安定させることができ、また、ｂ接点型半導体リレーの復帰時間Ｔｏｆｆ２は、本実施形態に係る半導体リレー１０の復帰時間Ｔｏｆｆ１よりもかかる。

上述したように、本実施形態に係る半導体リレー１０は、ディレイ時間がかかることにより、動作時間がかかるようにすることができる。また、本実施形態に係る半導体リレー１０は、ａ接点型半導体リレーであるので、ｂ接点型半導体リレーの動作時間＜本実施形態に係る半導体リレー１０の動作時間、という特性が得られる。そのため、これら２つの半導体リレーが同時にオン状態になる場合はない。

次に、本発明の第２の実施形態に係る半導体リレーについて説明する。図６は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、充放電回路２０から放電される電流に対して順方向となるように、インピーダンス回路３０の両端に並列にダイオード４１を接続する以外は、図１に示す半導体リレーの構成と同様である。

上記のように構成された本実施形態に係る半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第１の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、ダイオード４１は、フォトダイオードアレイ３の両端に発生する起電力とは逆方向となるように接続されているので、この半導体リレー１０の動作に影響を与えることはない。従って、本実施形態に係る半導体リレー１０は、動作時間がかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第１の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、ダイオード４１は、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積された電荷が放電される方向に順方向となるように接続されているため、放電はダイオード４１をも介して速やかに行われる。そのため、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本実施形態に係る半導体リレー１０と、従来例で述べたｂ接点型半導体リレーとのそれぞれの入力端子に同時に入力信号を流した場合の状態の変化を図７に示す。また、上述した図５と同様に、Ｔｄ１はこの半導体リレーの１０のディレイ時間を示し、Ｔｒ１はこの半導体リレーのライズ時間を示し、Ｔ１はこの半導体リレーの動作時間を示し、Ｔｏｆｆ１はこの半導体リレーの復帰時間を示し、Ｔ２はｂ接点型半導体リレーの動作時間を示し、Ｔｏｆｆ２はｂ接点型半導体リレーの復帰時間を示す。ＴＡは、この半導体リレー１０とｂ接点型半導体リレーとが、同時にオフ状態になる時間を示す。なお、従来例で述べたように、ｂ接点型半導体リレーの動作時間Ｔ２は、ほぼ一定の値に安定させることができ、また、ｂ接点型半導体リレーの復帰時間Ｔｏｆｆ２は、本実施形態に係る半導体リレー１０の復帰時間Ｔｏｆｆ１よりかかる。上述したように、本実施形態に係る半導体リレー１０の動作時間Ｔ１は、第１の実施形態に係る半導体リレーと同様であり、また、復帰時間Ｔｏｆｆ１は、ダイオード４１をも介して放電が行われため、第１の実施形態に係る半導体リレーの復帰時間と比べて短い。従って、本実施形態に係る半導体リレー１０は、動作時間がかかり、且つ、復帰時間が短くなるＭＯＳ型半導体リレーを提供することができる。

次に、本発明の第３の実施形態に係る半導体リレーについて説明する。図８は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、インピーダンス回路３０の代わりに、出力用ＭＯＳＦＥＴ４のソースと充放電回路２０の第２の出力端子２１Ｄとの間に接続された抵抗３１と、バイパス用のエンハンスメント型のＭＯＳＦＥＴ３２とを有し、ＭＯＳＦＥＴ３２は、そのゲートが充放電回路２０の第１の出力端子２１Ｃに接続され、そのソースが抵抗３１と充放電回路２０の第２の出力端子２１Ｄとの間に接続され、そのドレインが抵抗３１と出力用ＭＯＳＦＥＴ４のソースとの間に接続されている以外は図６に示す構成と同様である。

上記のように構成された本実施形態に係る半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第２の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、ＭＯＳＦＥＴ３２の寄生コンデンサも充電され、ＭＯＳＦＥＴ３２のゲート電圧がしきい値電圧よりも小さいときは、ＭＯＳＦＥＴ３２のドレイン・ソース間が高いインピーダンスとなり非導電状態である。そのため、フォトダイオードアレイ３が発生する起電力は、抵抗３１を介して、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する。従って、フォトダイオードアレイ３の出力電圧は小さくなるため、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電電流が小さくなり、ディレイ時間がかかる。

そして、ＭＯＳＦＥＴ３２のゲート電圧がしきい値電圧よりも大きくなると、ＭＯＳＦＥＴ３２のドレイン・ソース間が低いインピーダンスになり伝導状態となる。そのため、フォトダイオードアレイ３が発生する起電力は、抵抗３１をバイパスして、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する。従って、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電電流は抑えられず、ライズ時間は、従来例で述べた半導体リレー１００と同等である。また、抵抗３１とＭＯＳＦＥＴ３２は、フォトダイオードアレイ３の出力電圧が小さいときは、高いインピーダンスとなり、フォトダイオードアレイ３の出力電圧が大きいときは、低いインピーダンスとなる様に変化するものであるため、インピーダンス回路３０を構成することができる。従って、本実施形態に係る半導体リレー１０は、動作時間をかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第２の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、ＭＯＳＦＥＴ３２の寄生コンデンサに蓄積されていた電荷は、充放電回路２０を介して放電される。そのため、ＭＯＳＦＥＴ３２のゲート電圧がしきい値電圧よりも大きいときは、そのドレイン・ソース間が低いインピーダンスになるため、抵抗３１をバイパスして、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積されていた電荷の放電が行われる。そして、ＭＯＳＦＥＴ３２のゲート電圧がしきい値電圧よりも小さくなると、ＭＯＳＦＥＴ３２のドレイン・ソース間が高いインピーダンスになり、抵抗３１を介して、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積されていた電荷の放電が行われる。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本実施形態に係る半導体リレーの変形例について説明する。図９は、本実施形態に係る半導体リレーの変形例の構成を示す。この半導体リレー１０は、インピーダンス回路３０の代わりに、抵抗値の大きい抵抗３４ｂと、抵抗値の小さい抵抗３４ａと、エンハンスメント型のＭＯＳＦＥＴ３３とを備える以外は、図１に示す構成と同様である。ＭＯＳＦＥＴ３３は、そのゲートがフォトダイオードアレイ３のアノード端子に接続され、そのソースがフォトダイオードアレイ３のカノード端子に接続され、そのドレインが抵抗３４ａと接続され、抵抗３４ａは、ＭＯＳＦＥＴ３３のドレインと抵抗３４ｂの間に接続され、抵抗３４ｂは、抵抗３４ａとフォトダイオードアレイ３のカノード端子との間に接続されている。

上記のように構成された本実施形態に係る半導体リレー１０のインピーダンス回路３０の動作を次に説明する。ＭＯＳＦＥＴ３３のゲート電圧がしきい値電圧よりも小さいときは、ＭＯＳＦＥＴ３３のドレイン・ソース間が高いインピーダンスとなりＭＯＳＦＥＴ３３は非導電状態であるため、抵抗３４ｂを介して電流が流れる。また、ＭＯＳＦＥＴ３３のゲート電圧がしきい値電圧よりも大きいときは、ＭＯＳＦＥＴ３３のドレイン・ソース間が低いインピーダンスになり導電状態であるため、並列に接続された抵抗３４ａと抵抗３４ｂとを介して電流が流れる。従って、フォトダイオードアレイ３の出力電圧が小さいとき、このインピーダンス回路３０は、高いインピーダンスとなり、フォトダイオードアレイ３の出力電圧が大きいときは、低いインピーダンスとなる様に変化するため、抵抗３４ｂと、抵抗３４ａと、ＭＯＳＦＥＴ３３とは、図８に示す半導体リレー１０のインピーダンス回路３０と同様に、インピーダンス回路３０を構成する。従って、本実施形態に係る半導体リレーの変形例は、第３の実施形態に係る半導体リレーと同様の効果を得る。

次に、本発明の第４の実施形態に係る半導体リレーについて説明する。図１０は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、第２のインピーダンス回路として直列に接続された抵抗４２ａと抵抗４２ｂを有し、抵抗４２ａと抵抗４２ｂは、フォトダイオードアレイ３と並列に接続され、抵抗４２ａの一端はフォトダイオードアレイ３のアノード端子に接続され、抵抗４２ｂの一端はフォトダイオードアレイ３の一端はカノード端子に接続され、抵抗４２ａと抵抗４２ｂの間にはＦＥＴ３２のゲートが接続されている以外は、図８に示す半導体リレーの構成と同様である。

上記のように構成された本実施形態に係る半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第３の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、フォトダイオードアレイ３から発生される起電力は、フォトダイオードアレイ３の一端から流れ、抵抗４２ａと４２ｂを介して、フォトダイオードアレイ３の他端に戻る。そのため、抵抗４２ａと４２ｂのインピーダンスが大きくなると、フォトダイオードアレイ３の出力電圧が大きく、抵抗４２ａと４２ｂのインピーダンスが小さくなると、フォトダイオードアレイ３の出力電圧が小さくなるように、フォトダイオードアレイ３の出力電圧を変更することができる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する時間がかかり、本実施形態に係る半導体リレー１０は、動作時間がかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第３の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、さらに、抵抗４２ａと４２ｂを介しても放電が行われる。そのため、本実施形態に係る半導体リレー１０は、第３の実施形態に係る半導体リレー１０に比べて、速やかに放電が行われる。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本発明の第５の実施形態に係る半導体リレーについて説明する。図１１は、本実施形態に係る半導体リレーの構成を示す。半導体リレー１０は、エンハンスメント型のＭＯＳＦＥＴ４３を備える以外は、図１に示す半導体リレーと同様である。エンハンスメント型のＭＯＳＦＥＴ４３は、そのゲートは出力用ＭＯＳＦＥＴ４のソースとインピーダンス回路３０の間に接続され、そのソースは充放電回路２０の第２の出力端子２１Ｄに接続され、そのドレインは充放電回路２０の第１の出力端子２１Ｃに接続にされている。

上記のように構成された本実施形態に係る半導体リレー１０の動作について、次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第１の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、インピーダンス回路３０の両端に電位差が生じるため、ＭＯＳＦＥＴ４３の寄生コンデンサは充電される。そして、ＭＯＳＦＥＴ４３のゲート電圧がしきい値電圧よりも小さいときは、ＭＯＳＦＥＴ４３のドレイン・ソース間は高いインピーダンスとなり非導電状態（オフ状態）となる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する電流に影響を与えることはない。そして、ＭＯＳＦＥＴ４３のゲート電圧がしきい値電圧よりも大きくなると、ＭＯＳＦＥＴ４３のドレイン・ソース間は低いインピーダンスであり導電状態（オン状態）となり、出力用ＭＯＳＦＥＴ４のゲート・ソース間を短絡させる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する電流は小さくなり、ディレイ時間がかかる。また、さらに、フォトダイオードアレイ３の出力電圧が小さい場合に、インピーダンス回路３０が、十分に高いインピーダンスではない場合でも、インピーダンス回路３０の両端に電位差が生じるため、上記と同様の動作を得ることができる。そして、フォトダイオードアレイ３の出力電圧が大きくなると、インピーダンス回路３０の両端の電位差が小さくなるため、ＭＯＳＦＥＴ４３のゲート電圧がしきい値電圧よりも小さくなり、ＭＯＳＦＥＴ４３のドレイン・ソース間が非導電状態となる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する電流に影響を与えることはなく、出力用ＭＯＳＦＥＴ４の寄生コンデンサの充電電流は抑えられず、出力用ＭＯＳＦＥＴ４のゲート電圧がしきい値電圧よりも大きくなり、十分にオンするまでのライズ時間は、従来例で述べた半導体１００と同等である。従って、本実施形態に係る半導体リレー１０は、動作時間がかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第１の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、インピーダンス回路３０の両端に電位差が生じないため、ＭＯＳＦＥＴ４３の寄生コンデンサに蓄積された電荷は放電される。ＭＯＳＦＥＴ４３のゲート電圧がしきい値電圧よりも大きいときは、ＭＯＳＦＥＴ４３のドレイン・ソース間は低いインピーダンスであり導電状態となるため、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積されていた電荷は、ＭＯＳＦＥＴ４３のドレイン・ソース間を介して放電される。そして、ＭＯＳＦＥＴ４３のゲート電圧がしきい値電圧よりも小さくなると、ＭＯＳＦＥＴ４３のドレイン・ソース間は高いインピーダンスとなり非導電状態となる。そのため、出力用ＭＯＳＦＥＴ４の寄生コンデンサに蓄積されていた電荷の放電に影響を与えることはない。そのため、入力信号が遮断されてから半導体リレー１０がオフ状態になるまでの時間は、第１の実施形態に係る半導体リレーの復帰時間と比べて短くなる。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本発明の第６の実施形態に係る半導体リレーについて説明する。図１２は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、第２の実施形態に係る半導体リレーが有するダイオード４１と同様に接続されたダイオード４１を有する以外は、図１１に示す半導体リレーの構成と同様である。

上記のように構成された本実施形態に係る半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第５の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、ダイオード４１は、第２の実施形態で述べた動作と同様であるため、同様の効果を得る。従って、本実施形態に係る半導体リレー１０は、動作時間がかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第５の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、ダイオード４１は、第２の実施形態で述べた動作と同様であるため、同様の効果を得る。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本発明の第７の実施形態に係る半導体リレーについて説明する。図１３は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、第３の実施形態に係る半導体リレーが有する抵抗３１とエンハンスメント型のＭＯＳＦＥＴ３２と同様に接続されている以外は、図１２に示す半導体リレーの構成と同様である。また、第３の実施形態で述べたように、抵抗３１とＭＯＳＦＥＴ３２とは、インピーダンス回路３０を構成している。

上記のように構成された本実施形態に係る半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第６の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、抵抗３１とＭＯＳＦＥＴ３２とは、第３の実施形態で述べた動作と同様である。従って、本実施形態に係る半導体リレー１０は、動作時間がかかる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第６の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、抵抗３１とＭＯＳＦＥＴ３２とは、第３の実施形態で述べた動作と同様であるため、同様の効果を得る。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

次に、本発明の第８の実施形態に係る半導体リレーについて説明する。図１４は、本実施形態に係る半導体リレーの構成を示す。この半導体リレー１０は、第４の実施形態に係る半導体リレーが有する抵抗４２ａと抵抗４２ｂと同様に接続されている以外は、図１３に示す半導体リレーの構成と同様である。

上記のように構成された本実施形態の半導体リレー１０の動作を次に説明する。入力端子１Ａ、１Ｂ間に入力信号が流れると、第７の実施形態に示す動作と同様に、半導体リレー１０は、オフ状態からオン状態に変化する。このとき、抵抗４２ａと抵抗４２ｂとは、第４の実施形態で述べた動作と同様である。従って、本実施形態に係る半導体リレー１０は、動作時間がかかり、さらに、フォトダイオードアレイ３の出力電圧を変更することができる。

入力端子１Ａ、１Ｂ間の入力信号が遮断されると、第７の実施形態に示す動作と同様に、半導体リレー１０は、オン状態からオフ状態に変化する。このとき、抵抗４２ａと抵抗４２ｂとは、第４の実施形態で述べた動作と同様である。従って、本実施形態に係る半導体リレー１０は、復帰時間を短くすることができる。

なお、第１〜第８の実施形態に係る半導体リレー１０のインピーダンス回路３０は、抵抗、例えば、拡散抵抗、又は、ポリシリコン抵抗等を有することができる。そのため、インピーダンス回路３０は、一般的な半導体形成プロセスにより形成することができる。

また、第７と第８の実施形態に係る半導体リレー１０のＭＯＳＦＥＴ３２と、ＭＯＳＦＥＴ４３とは、同一プロセス工程、例えば、熱拡散法等の同一製造プロセスで製造することができる。そのため、半導体リレー１０の製造工数を短縮、又は、製造コストを軽減することができる。

また、第４と第８の実施形態に係る半導体リレー１０の抵抗３１と、抵抗４２ａと、抵抗４２ｂとは、例えば、拡散抵抗、又は、ポリシリコン抵抗等で形成することができる。そのため、例えば、抵抗３１と、抵抗４２ａと、抵抗４２ｂとをすべて拡散抵抗で形成する場合、熱拡散法により、同一製造プロセスで製造することが可能である。そのため、半導体リレー１０の製造工数を短縮、又は、製造コストを軽減することができる。

また、第１〜第８の実施形態に係る半導体リレー１０の入力端子１Ａ、１Ｂと、発光素子２と、フォトダイオードアレイ３と、出力用ＭＯＳＦＥＴ４と、出力端子５Ａ、５Ｂ以外は、同一チップ上に形成することができる。そのため、複数のチップを用意する必要はなく、半導体リレー１０の製造コストを低減することが可能であり、半導体リレー１０のサイズを小さくすることができる。

なお、本発明は、上記各種実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、２つのエンハンスメント型ＭＯＳＦＥＴの半導体リレーを用いて信号切替を行うとき、一方の半導体リレーの復帰時間＜他方の半導体リレーの動作時間という性能が要求される。このとき、他方の半導体リレーを第１の実施形態に係る半導体リレーとし、一方を従来の半導体リレーとすると、第１の実施形態に係る半導体リレーは、上述したように動作時間がかかる。そのため、この要求を満たすことができるため、信号切替を行うことができる。また、一方の半導体リレーは、第１の実施形態に係る半導体リレーに限らず、第２〜第８の実施形態に係る半導体リレーを用いてもよい。

本発明の第１の実施形態に係る半導体リレーの構成図。 同上の半導体リレーに用いられる充放電回路の構成図。 同上の半導体リレーに用いられるインピーダンス回路の構成図。 同上の半導体リレーに用いられる他のインピーダンス回路の構成図。 同上の半導体リレーの動作を比較したタイミングチャート。 本発明の第２の実施形態に係る半導体リレーの構成図。 同上半導体リレーの動作を比較したタイミングチャート。 本発明の第３の実施形態に係る半導体リレーの構成図。 同上の半導体リレーの変形例の構成図。 本発明の第４の実施形態に係る半導体リレーの構成図。 本発明の第５の実施形態に係る半導体リレーの構成図。 本発明の第６の実施形態に係る半導体リレーの構成図。 本発明の第７の実施形態に係る半導体リレーの構成図。 本発明の第８の実施形態に係る半導体リレーの構成図。 従来の半導体リレーの構成図。 同上の半導体リレーの動作を比較したタイミングチャート。

符号の説明

１Ａ 第１の入力端子
１Ｂ 第２の入力端子
２ 発光素子
３ フォトダイオードアレイ
４ 出力用ＭＯＳＦＥＴ
４ａ 第１の出力用ＭＯＳＦＥＴ
４ｂ 第２の出力用ＭＯＳＦＥＴ
５Ａ 第１の出力端子
５Ｂ 第２の出力端子
２０ 充放電回路
２１Ａ 充放電回路の第１の入力端子
２１Ｂ 充放電回路の第２の入力端子
２１Ｃ 充放電回路の第１の出力端子
２１Ｄ 充放電回路の第２の出力端子
３０ インピーダンス回路

Claims (8)

1. 入力信号に応答して光信号を発生する発光素子と、前記光信号を受光して起電力を発生するフォトダイオードアレイと、第１及び第２の入力端子と第１及び第２の出力端子を備え、第１の入力端子が前記フォトダイオードアレイの一端に接続され、第２の入力端子が前記フォトダイオードアレイの他端に接続され、前記フォトダイオードアレイと並列に接続された充放電回路と、ゲートが前記フォトダイオードアレイの一端に接続され、ソースが前記フォトダイオードアレイの他端に接続された出力用ＭＯＳＦＥＴと、を備える半導体リレーにおいて、
   前記出力用ＭＯＳＦＥＴのゲート及びソースの少なくとも一方が、前記フォトダイオードアレイの出力電圧が小さい時は、高いインピーダンスとなり、前記フォトダイオードアレイの出力電圧が大きい時は、低いインピーダンスとなる様に変化するインピーダンス回路を介して前記フォトダイオードアレイに接続されていることを特徴とする半導体リレー。
2. 前記インピーダンス回路に並列に、前記充放電回路から放電される電流に対して順方向となるようにダイオードが接続されていることを特徴とする請求項１記載の半導体リレー。
3. 前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、このトランジスタのゲートが、前記フォトダイオードアレイの出力端に接続されていることを特徴とする請求項１又は請求項２に記載の半導体リレー。
4. 前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、前記フォトダイオードアレイに並列に、２つ以上直列に接続された前記とは別の第２のインピーダンス回路が接続され、この第２のインピーダンス回路の接続部に、前記バイパス用のトランジスタのゲートが接続されていることを特徴とする請求項１又は請求項２に記載の半導体リレー。
5. 入力信号に応答して光信号を発生する発光素子と、前記光信号を受光して起電力を発生するフォトダイオードアレイと、第１及び第２の入力端子と第１及び第２の出力端子を備え、第１の入力端子が前記フォトダイオードアレイの一端に接続され、第２の入力端子が前記フォトダイオードアレイの他端に接続され、前記フォトダイオードアレイと並列に接続された充放電回路と、ゲートが前記フォトダイオードアレイの一端に接続され、ソースが前記フォトダイオードアレイの他端に接続された出力用ＭＯＳＦＥＴと、を備える半導体リレーにおいて、
   前記出力用ＭＯＳＦＥＴのゲート及びソースの少なくとも一方が、前記フォトダイオードアレイの出力電圧が小さい時は、高いインピーダンスとなり、前記フォトダイオードアレイの出力電圧が大きい時は、低いインピーダンスとなる様に変化するインピーダンス回路を介して前記フォトダイオードアレイに接続され、さらに、
   前記フォトダイオードアレイに並列に、トランジスタが接続され、このトランジスタのゲート及びソースが、前記インピーダンス回路の両端に接続されていることを特徴とする半導体リレー。
6. 前記インピーダンス回路に並列に、前記充放電回路から放電される電流に対して順方向となるようにダイオードが接続されていることを特徴とする請求項５に記載の半導体リレー。
7. 前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、このトランジスタのゲートが、前記フォトダイオードアレイの出力端に接続されていることを特徴とする請求項５又は請求項６に記載の半導体リレー。
8. 前記インピーダンス回路に並列に、バイパス用のトランジスタが接続され、前記フォトダイオードアレイに並列に、２つ以上直列に接続された前記とは別の第２のインピーダンス回路が接続され、この第２のインピーダンス回路の接続部に、前記バイパス用のトランジスタのゲートが接続されていることを特徴とする請求項５又は請求項６に記載の半導体リレー。
   

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