JP2006320038A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】 従来のDC−DCコンバータでは、ゲート電極及びソース電極間の電圧差が大きいことから、両電極間に電界緩和領域が設けられ、かつ、ゲート酸化膜を厚くした高電圧用トランジスタを用いなければならず、チップ内占有サイズが大きかった。
【解決手段】 本発明に係るDC−DCコンバータは、電源と、電源電圧を保持する第1のコンデンサと、電源と協働して電源電圧の2倍を生成するための第2のコンデンサと、両コンデンサを接続することにより、ソース電極に前記2倍の電圧が生起されるスイッチング・トランジスタと、を有するチャージポンプ回路と、トリプルウェル構造により基板電圧が前記電源電圧に規定されているMOSを備え、スイッチング・トランジスタに前記接続を実行させるとき、そのゲート電極に、前記電源電圧を印加するスイッチング・トランジスタを有する制御回路とを含む。
【選択図】 図1
【解決手段】 本発明に係るDC−DCコンバータは、電源と、電源電圧を保持する第1のコンデンサと、電源と協働して電源電圧の2倍を生成するための第2のコンデンサと、両コンデンサを接続することにより、ソース電極に前記2倍の電圧が生起されるスイッチング・トランジスタと、を有するチャージポンプ回路と、トリプルウェル構造により基板電圧が前記電源電圧に規定されているMOSを備え、スイッチング・トランジスタに前記接続を実行させるとき、そのゲート電極に、前記電源電圧を印加するスイッチング・トランジスタを有する制御回路とを含む。
【選択図】 図1
Description
本発明は、一の直流電圧を昇圧して他の直流電圧を生成するチャージポンプ回路と、当該チャージポンプ回路の前記生成動作を制御する制御回路とを含むDC−DCコンバータに関する。
図4は、従来のDC−DCコンバータの構成を示す回路図である。従来のDC−DCコンバータddcでは、チャージポンプ回路cpは、図4に示されるように、電池のような予め定められた電圧Vinを出力する電源PSと、NMOSからなる第1のスイッチSW1と、PMOSからなる第2〜第4のスイッチSW2、SW3、SW4と、第1のスイッチSW1及び第2のスイッチSW2間の接続点と第3のスイッチSW3及び第4のスイッチSW4間の接続点との間に設けられた第1のコンデンサC1と、第1のコンデンサC1に並列接続可能であり電源PSに直列接続された第2のコンデンサC2とを有する。
従来のDC−DCコンバータddcでは、また、制御回路cntは、第1〜第4のバッファBUF1〜BUF4と、第3、第4のバッファBUF3、BUF4に入力される第3、第4の制御信号Scnt3、Scnt4の信号レベルを変換(以下、シフトという。)するための第1、第2のレベルシフタLS1、LS2と、第1〜第4のスイッチSW1〜SW4が動作する拠所となる第1〜第4の制御信号Scnt1〜Scnt4を生成する制御信号生成回路CGとを有する。
上記のDC−DCコンバータddcでは、第1〜第4のスイッチSW1〜SW4は、初期時には、遮断状態になっている。制御信号生成回路CGによる第1〜第4の制御信号Scnt1〜Scnt4の生成が開始されると、まず、第1、第3のバッファBUF1、BUF3により第1、第3のスイッチSW1、SW3が遮断状態から導通状態に切り換えられ、第1のコンデンサC1は、電源PSにより充電される。
次に、前記と反対に、第1、第3のスイッチSW1、SW3を導通状態から遮断状態に切り換えた後、第2、第4のバッファBUF2、BUF4により第2、第4のスイッチSW2、SW4が遮断状態から導通状態に切り換えられ、第1のコンデンサC1に充電されていた電荷は、第2のコンデンサC2に移動し、即ち、第2のコンデンサC2は、充電されることになる。この結果、第2のコンデンサC2と電源PSとは、協働して、電源PSが出力する電圧Vinの二倍に相当する2Vinの電圧を生成する。
上記した従来のDC−DCコンバータddcにおける、第1〜第2のレベルシフタLS1、LS2に関連して、下記の特許文献1に記載のチャージポンプ回路では、複数の種類のレベルシフタS1〜S4が用いられている。
特開2001−286125号公報
しかしながら、上記したDC−DCコンバータddcにおけるPMOSトランジスタである第4のスイッチSW4の導通状態時では、ゲート電極にVssの電圧が印加されており、かつソース電極に2Vinの電圧が生起されているときにおける、ゲート電極とソース電極間の電圧差が、2Vin(=2Vin−Vss、Vss=0V)になる。第4のスイッチSW4は、当該2Vinの電圧差に耐えられるように、図5に図示されているような、ゲート電極Gとソース電極Sやドレイン電極D間に電界緩和領域Rが設けられた高電圧用トランジスタHV・PMOSを用いる必要がある。換言すれば、第4のスイッチSW4は、ゲート電極Gとソース電極Sやドレイン電極D間に電界緩和領域Rが設けられていない低電圧用トランジスタLV・PMOSを用いることができない。更に、ゲート電極とチャネル領域間に2VINの電圧が印加されるためHV・PMOSはLV・PMOSに比べてゲート酸化膜を厚くする必要があった。また、第4のスイッチSW4は遮断状態時にソース電極Sとドレイン電極D間に2Vinに近い電圧が印加される状態が存在するためトランジスタのチャネル長Lを長くする必要があった。このため、従来のDC−DCコンバータddcに、前記緩和領域Rを設けるスペースを確保しなければならず、かつ、ゲート酸化膜を厚くしてチャネル長Lを長くする必要があるためLV・PMOSと同等のトランジスタ駆動能力を確保するためにはチャネル幅Wを大きくする必要があった。即ち、当該DC−DCコンバータddcのチップサイズエリアが、大きくなってしまうという問題があった。
本発明に係るDC−DCコンバータは、上記した課題を解決すべく、予め定められた第1の電圧[Vin]を生成する電源と、前記電源と並列接続可能な第1のコンデンサであって、前記電源による当該第1のコンデンサの充電により前記第1の電圧[Vin]と実質的に同一な第2の電圧[Vin]を保持する前記第1のコンデンサと、前記第1のコンデンサに並列接続可能であり前記電源に直列接続された第2のコンデンサであって、前記第1のコンデンサから当該第2のコンデンサへの充電により、前記第2の電圧[Vin]と実質的に同一な第3の電圧[Vin]を保持することにより、前記電源と協働して前記第1の電圧[Vin]の実質的に二倍である第4の電圧[2Vin]を生成するための前記第2のコンデンサと、前記第1のコンデンサと前記第2のコンデンサとを接続し又は遮断するスイッチング・トランジスタ[SW4]であって、当該接続を行うことにより、ソース電極に前記第4の電圧[2Vin]が生起される前記スイッチング・トランジスタ[SW4]とを有するチャージポンプ回路と、トリプルウェル構造により、基板電位(以下、MOSトランジスタのサブストレート電位を基板電位という。)が、接地電圧[Vss](以下、ICを形成するウエハ基板の電位を接地電位という。)と異なる前記第1の電圧[Vin]に規定されているMOSFETを備えるバッファ[BUF4]であって、前記スイッチング・トランジスタ[SW4]に前記接続を実行させるとき、当該スイッチング・トランジスタ[SW4]のゲート電極に、前記MOSFETの基板電圧である前記第1の電圧[Vin]を印加する前記スイッチング・トランジスタ[TR4]を有する制御回路とを含む。
本発明に係る第1のDC−DCコンバータによれば、前記トリプルウェル構造の下、基板電位が接地電圧[Vss]と異なる前記第1の電圧[Vin]である前記バッファ[BUF4]が、前記スイッチング・トランジスタ[SW4]に前記接続を行わせるとき、当該スイッチング・トランジスタ[SW4]の前記ゲート電極に前記第1の電圧[Vin]を印加する。これにより、当該スイッチング・トランジスタ[SW4]の前記ゲート電極と前記第4の電圧[2Vin]が生起される前記ソース電極との間の電圧差が、従来の電圧差2Vinより小さいVin(=2Vin−Vin)となることから、従来必要であった、電界緩和領域が設けられている高電圧用トランジスタを用いることなく、前記電界緩和領域が設けられていない低電圧用トランジスタを用いることができ、この結果、当該第1のDC−DCコンバータのサイズを従来に比して小さくすることができる。
本発明に係る第2のDC−DCコンバータは、上記した第1のDC−DCコンバータがn個(nは、2以上の整数)接続されており、前記電源の前記第1の電圧[Vin]の(n+1)倍を生成する。
本発明に係るDC−DCコンバータの実施例について図面を参照して説明する。
《構成》
図1は、実施例のDC−DCコンバータの構成を示す回路図である。実施例のDC−DCコンバータDDCは、携帯電話等の電子機器に用いられ、図1に示されるように、一の直流電圧を昇圧して他の直流電圧を生成するチャージポンプ回路CPと、チャージポンプ回路CPの前記生成動作を制御する制御回路CNTとを含む。
図1は、実施例のDC−DCコンバータの構成を示す回路図である。実施例のDC−DCコンバータDDCは、携帯電話等の電子機器に用いられ、図1に示されるように、一の直流電圧を昇圧して他の直流電圧を生成するチャージポンプ回路CPと、チャージポンプ回路CPの前記生成動作を制御する制御回路CNTとを含む。
チャージポンプ回路CPは、電源PSと、第1、第2、第3、第4のスイッチSW1、SW2、SW3、SW4と、第1、第2のコンデンサC1、C2とを有する。
電源PSは、例えば、3V、5Vのような従来広く使われている電圧Vinを出力する電池等である。
第1のコンデンサC1は、第1のスイッチSW1及び第2のスイッチSW2間の接続点と、第3のスイッチSW3及び第4のスイッチSW4間の接続点との間において、電源PSと並列接続可能に設けられている。
第2のコンデンサC2は、電源PSに直列接続されており、第1のコンデンサC1と並列接続可能に設けられている。
制御回路CNTは、制御信号生成回路CGと、第1、第2のレベルシフタLS1、LS2と、第1、第2、第3、第4のバッファBUF1、BUF2、BUF3、BUF4とを有する。
制御信号生成回路CGは、第1〜第4のスイッチSW1〜SW4の動作の拠所となる第1の制御信号Scnt1、第2の制御信号Scnt2、第3の制御信号Scnt3、第4の制御信号Scnt4を生成し、当該第1〜第4の制御信号Scnt1〜Scnt4を第1、第2のバッファBUF1、BUF2、第1、第2のレベルシフタLS1、LS2に供給する。
制御信号生成回路CGは、第1〜第4の制御信号Scnt1〜Scnt4を以下のようなレベルで出力することにより、第1〜第4のスイッチSW1〜SW4の導通状態及び遮断状態を制御する。即ち、第1のスイッチSW1(NMOS)については、ハイレベル(Vin)の第1の制御信号Scnt1により導通状態に設定し、ローレベル(Vss)の第1の制御信号Scnt1により遮断状態に設定する。第2のスイッチSW2(PMOS)については、ローレベル(Vss)の第2の制御信号Scnt2により導通状態に設定し、ハイレベル(Vin)の第2の制御信号Scnt2により遮断状態に設定する。第3、第4のスイッチSW3、SW4(いずれもPMOS)についても、第2のスイッチSW2と同様に、ローレベル(Vss)の第3、第4の制御信号Scnt3、Scnt4により導通状態に設定し、ハイレベル(Vin)の第3、第4の制御信号Scnt3、Scnt4により遮断状態に設定する。
第1、第2のレベルシフタLS1、LS2は、電圧2Vin及び電圧Vin間で動作し、ハイレベル(Vin)又はローレベル(Vss)の第3の制御信号Scnt3、Scnt4をハイレベル(2Vin)又はローレベル(Vin)に変換し、変換後の信号であるレベルシフト制御信号Sls_cnt1、Sls_cnt2を第3、第4のバッファBUF3、BUF4に出力する。
第1、第2のバッファBUF1、BUF2は、電圧Vin及び電圧Vss間で動作し、また、第3、第4のバッファBUF3、BUF4は、電圧2Vin及び電圧Vin間で動作する。第1〜第4のバッファBUF1〜BUF4は、第1〜第4のスイッチSW1〜SW4を導通状態又は遮断状態に切り換えるべく、第1〜第4のスイッチSW1〜SW4のゲート電極に、当該第1〜第4のスイッチSW1〜SW4の導通/遮断を切り換えるための第1、第2、第3、第4のスイッチ制御信号Ssw_cnt1、Ssw_cnt2、Ssw_cnt3、Ssw_cnt4を出力する。
図2は、実施例のDC−DCコンバータを構成するレベルシフタ及びバッファを構成するMOSFET素子を示す。実施例のDC−DCコンバータDDCは、図2に示されるように、トリプルウェル構造を有し、即ち、第1のウェルWL1(Nウェル)、第2のウェルWL2(Pウェル)、第3のウェルWL3(Nウェル)を有する。これにより、LV・NMOS1(低電圧用NMOSトランジスタ)の基板電位とLV・NMOS2(低電圧用NMOSトランジスタ)の第2のウェルWL2の電位を相互に独立に規定することができ、即ち、LV・NMOS1のソース電極を接地電圧Vssに設定し、他方で、第2のウェルWL2を電圧Vinと等しい電圧に設定することができる。
DC−DCコンバータDDCのうち、少なくとも、第1、第2のレベルシフタLS1、LS2、第3、第4のバッファBUF3、BUF4は、電圧Vin及び電圧2Vinを出力することができるように、LV・PMOS2とLV・NMOS2を有し、例えば、第4のバッファBUF4は、当該第4のバッファBUF4内に設けられているLV・NMOS2を導通状態にすることにより、第2のウェルWL2の電圧Vinと等しいローレベル(Vin)の第4のスイッチ制御信号Ssw_cnt4を出力することができる。
《動作》
実施例のDC−DCコンバータDDCの動作について説明する。第1〜第4のスイッチSW1〜SW4は、初期時に、遮断状態になっており、即ち、第1〜第4の制御信号Scnt1〜Scnt4は、それぞれ、ローレベル(Vss)、ハイレベル(Vin)、ハイレベル(Vin)、ハイレベル(Vin)になっていることを想定する。
実施例のDC−DCコンバータDDCの動作について説明する。第1〜第4のスイッチSW1〜SW4は、初期時に、遮断状態になっており、即ち、第1〜第4の制御信号Scnt1〜Scnt4は、それぞれ、ローレベル(Vss)、ハイレベル(Vin)、ハイレベル(Vin)、ハイレベル(Vin)になっていることを想定する。
以下に、定常動作時になった時点における回路動作を説明する。
時刻T1:制御信号生成回路CGは、ハイレベル(Vin)の第1の制御信号Scnt1及びローレベル(Vss)の第3の制御信号Scnt3を出力する。第1のバッファBUF1は、ハイレベル(Vin)の第1の制御信号Scnt1を受けると、ハイレベル(Vin)の第1のスイッチ制御信号Ssw_cnt1を出力し、これにより、第1のスイッチSW1を遮断状態から導通状態に切り換える。同時に、ローレベル(Vss)の第3の制御信号Scnt3を受けると、レベルシフタLS1は、ローレベル(Vin)の第1のレベルシフト制御信号Sls_cnt1を出力し、第3のバッファBUF3は、ローレベル(Vin)の第1のレベルシフト制御信号Sls_cnt1を受けると、ローレベル(Vin)の第1のスイッチ制御信号Ssw_cnt3を出力し、これにより、第3のスイッチSW3を遮断状態から導通状態に切り換える。第1のスイッチSW1及び第3のスイッチSW3を導通状態に確立することにより、電源PS、第1のスイッチSW1、第1のコンデンサC1、第3のスイッチSW3からなる閉回路が形成され、これにより、第1のコンデンサC1は、電源PSの電圧Vinにより充電され、即ち、第1のコンデンサC1は、電圧Vinを保持する。なお、過渡状態時2Vinがまだ得られていない状態でも第3のスイッチSW3は、寄生ダイオードを介して導通状態になり充電される。
時刻T1:制御信号生成回路CGは、ハイレベル(Vin)の第1の制御信号Scnt1及びローレベル(Vss)の第3の制御信号Scnt3を出力する。第1のバッファBUF1は、ハイレベル(Vin)の第1の制御信号Scnt1を受けると、ハイレベル(Vin)の第1のスイッチ制御信号Ssw_cnt1を出力し、これにより、第1のスイッチSW1を遮断状態から導通状態に切り換える。同時に、ローレベル(Vss)の第3の制御信号Scnt3を受けると、レベルシフタLS1は、ローレベル(Vin)の第1のレベルシフト制御信号Sls_cnt1を出力し、第3のバッファBUF3は、ローレベル(Vin)の第1のレベルシフト制御信号Sls_cnt1を受けると、ローレベル(Vin)の第1のスイッチ制御信号Ssw_cnt3を出力し、これにより、第3のスイッチSW3を遮断状態から導通状態に切り換える。第1のスイッチSW1及び第3のスイッチSW3を導通状態に確立することにより、電源PS、第1のスイッチSW1、第1のコンデンサC1、第3のスイッチSW3からなる閉回路が形成され、これにより、第1のコンデンサC1は、電源PSの電圧Vinにより充電され、即ち、第1のコンデンサC1は、電圧Vinを保持する。なお、過渡状態時2Vinがまだ得られていない状態でも第3のスイッチSW3は、寄生ダイオードを介して導通状態になり充電される。
時刻T2:制御信号生成回路CGは、第1の制御信号Scnt1をハイレベル(Vin)からローレベル(Vss)に切り換え、かつ、第3の制御信号Scnt3をローレベル(Vss)からハイレベル(Vin)に切り換えることにより、第1のスイッチSW1及び第3のスイッチSW3を導通状態から遮断状態に切り換える。前記切り換えの後、制御信号生成回路CGは、ローレベル(Vss)の第2の制御信号Scnt2、及びローレベル(Vss)の第4の制御信号Scnt4を出力する。ローレベル(Vss)の第2の制御信号Scnt2を受けると、第2のバッファBUF2は、ローレベル(Vss)の第2のスイッチ制御信号Ssw_cnt2を出力することにより、第2のスイッチSW2を遮断状態から導通状態に切り換える。同時に、ローレベル(Vss)の第4の制御信号Scnt4を受けると、第2のレベルシフタLS2は、ローレベル(Vin)の第2のレベルシフト制御信号Sls_cnt2を出力し、第4のバッファBUF4は、ローレベル(Vin)の第2のレベルシフト制御信号Sls_cnt2を受けると、ローレベル(Vin)の第4のスイッチ制御信号Ssw_cnt4を出力し、第4のスイッチSW4を遮断状態から導通状態に切り換える。第2のスイッチSW2及び第4のスイッチSW4を導通状態に確立することにより、第2のコンデンサC2、第2のスイッチSW2、第1のコンデンサC1、第4のスイッチSW4からなる閉回路が形成され、これにより、第1のコンデンサC1から第2のコンデンサC2へ充電され、即ち、第2のコンデンサC2は、電圧Vinを保持する。この結果、第2のコンデンサC2及び電源PSとの直列接続により、即ち、第2のコンデンサC2が保持する電圧Vin及び電源PSの電圧Vinの加算により、電圧2Vinが規定される。
時刻T3以後:時刻T1での動作及び時刻T2での動作を交互に繰り返すことにより、電圧2Vinを維持し続ける。なお、第4の電圧[2Vin]が生起される端子と接地電圧[Vss]間には電荷保持用の平滑コンデンサを接続することが電圧安定化のためには望ましい。
《効果》
上述したように、実施例のDC−DCコンバータDDCでは、第4のバッファBUF4が、LV・NMOS1の第1のウェルWL1の接地電圧Vssと異なる電圧Vinに接続された第2のウェルWL2を備えたLV・NMOS2を有することから、上記した時刻T2のとき、ローレベル(Vin)の第2のレベルシフト制御信号Sls_cnt2を受けると、ローレベル(Vin)の第4のスイッチ制御信号Ssw_cnt4を出力することにより、ゲート電極にVinを印加することができる。この結果、第4のスイッチSW4のソース電極に2Vinが生起されていても、ソース電極及びゲート電極間の電圧差をVin(=2Vin−Vin)に抑制することができる。これにより、ゲート電極及びソース電極間の電圧差が2Vin(=2Vin−Vss)であった従来のDC−DCコンバータが必要としていた高電圧トランジスタ(図5のHV・PMOS)が不要となることから、DC−DCコンバータのサイズを従来に比して低減することができる。
上述したように、実施例のDC−DCコンバータDDCでは、第4のバッファBUF4が、LV・NMOS1の第1のウェルWL1の接地電圧Vssと異なる電圧Vinに接続された第2のウェルWL2を備えたLV・NMOS2を有することから、上記した時刻T2のとき、ローレベル(Vin)の第2のレベルシフト制御信号Sls_cnt2を受けると、ローレベル(Vin)の第4のスイッチ制御信号Ssw_cnt4を出力することにより、ゲート電極にVinを印加することができる。この結果、第4のスイッチSW4のソース電極に2Vinが生起されていても、ソース電極及びゲート電極間の電圧差をVin(=2Vin−Vin)に抑制することができる。これにより、ゲート電極及びソース電極間の電圧差が2Vin(=2Vin−Vss)であった従来のDC−DCコンバータが必要としていた高電圧トランジスタ(図5のHV・PMOS)が不要となることから、DC−DCコンバータのサイズを従来に比して低減することができる。
なお、第3のスイッチSW3をPMOSで構成することに代えて、NMOSで構成することにより、同一チップエリアでより大きな電流を流すことが可能となる。
〈変形例〉
図3は、変形例のDC−DCコンバータの構成を示す。変形例のDC−DCコンバータDDCNVは、図3に示されるように、上記した実施例のDC−DCコンバータDDCが2個接続されており、上記したと同様な動作を行うことにより、電圧3Vinを生成することができる。同様にして、DC−DCコンバータDDCを3個接続することにより、電圧4Vinを生成することができ、一般的に、DC−DCコンバータDDをn個(nは、2以上の整数)を接続することにより、(n+1)×Vinの電圧を生成することができる。
図3は、変形例のDC−DCコンバータの構成を示す。変形例のDC−DCコンバータDDCNVは、図3に示されるように、上記した実施例のDC−DCコンバータDDCが2個接続されており、上記したと同様な動作を行うことにより、電圧3Vinを生成することができる。同様にして、DC−DCコンバータDDCを3個接続することにより、電圧4Vinを生成することができ、一般的に、DC−DCコンバータDDをn個(nは、2以上の整数)を接続することにより、(n+1)×Vinの電圧を生成することができる。
DDC DC−DCコンバータ CP チャージポンプ回路 CNT 制御回路 SW1〜SW4 第1〜第4のスイッチ CG 制御信号生成回路 LS1、LS2 第1、第2nレベルシフタ BUF1〜BUF4 第1〜第4のバッファ。
Claims (2)
- 予め定められた第1の電圧を生成する電源と、
前記電源と並列接続可能な第1のコンデンサであって、前記電源による当該第1のコンデンサの充電により前記第1の電圧と実質的に同一な第2の電圧を保持する前記第1のコンデンサと、
前記第1のコンデンサに並列接続可能であり前記電源に直列接続された第2のコンデンサであって、前記第1のコンデンサから当該第2のコンデンサへの充電により、前記第2の電圧と実質的に同一な第3の電圧を保持することにより、前記電源と協働して前記第1の電圧の実質的に二倍である第4の電圧を生成するための前記第2のコンデンサと、
前記第1のコンデンサと前記第2のコンデンサとを接続し又は遮断するスイッチング・トランジスタであって、当該接続を行うことにより、ソース電極に前記第4の電圧が生起される前記スイッチング・トランジスタと、を有するチャージポンプ回路と、
トリプルウェル構造により、基板電圧が、接地電圧と異なる前記第1の電圧に規定されているMOSFETを備えるバッファであって、前記スイッチング・トランジスタに前記接続を実行させるとき、当該スイッチング・トランジスタのゲート電極に、前記MOSFETの基板電圧である前記第1の電圧を印加する前記スイッチング・トランジスタを有する制御回路とを含むことを特徴とするDC−DCコンバータ。 - 請求項1記載のDC−DCコンバータがn個(nは、2以上の整数)接続されており、前記電源の前記第1の電圧の(n+1)倍を生成することを特徴とするDC−DCコンバータ。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8350840B2 (en) | 2008-10-13 | 2013-01-08 | Samsung Electronics Co., Ltd. | Switching circuit, DC-DC converter and display driver integrated circuit including the same |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8350840B2 (en) | 2008-10-13 | 2013-01-08 | Samsung Electronics Co., Ltd. | Switching circuit, DC-DC converter and display driver integrated circuit including the same |
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