JP2006319505A

JP2006319505A - Ｉｅｅｅ１３９４マスタ−スレーブ通信方法、通信システム、マスタ装置、スレーブ装置及びｉｃチップ

Info

Publication number: JP2006319505A
Application number: JP2005138106A
Authority: JP
Inventors: Tatsuhiko Sato; 辰彦佐藤; Kazutoshi Kobayashi; 和敏小林
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2005-05-11
Filing date: 2005-05-11
Publication date: 2006-11-24

Abstract

【課題】ＩＥＥＥ１３９４ネットワーク上に接続されたマスタ装置とスレーブ装置とでデータ交換を行う通信システムに於いて、スレーブ装置がマスタ装置からの指令データを受信したかどうかをマスタ装置で検出することを目的とする。
【解決手段】マスタ装置からのデータ受信の際、マスタ装置からデータを受信したアイソクロナスチャネルをスレーブ装置のＩＥＥＥ１３９４リンク部内に記憶し、スレーブ装置が応答データを送信する際に前記記憶を応答データに付加することによって、スレーブ装置がマスタ装置からの指令データを受信したかどうかをマスタ装置に通知できる。
【選択図】図３

Description

本発明は、ＩＥＥＥ１３９４に接続されたマスタ装置とスレーブ装置からなる通信システムに関し、特に送信データの送達確認に係る通信方法に関する。

図４に示す様な、ＩＥＥＥ１３９４ネットワーク上に接続された１局のマスタ装置とＮ局のスレーブ装置とでデータ交換を行う通信システムに於いて、マスタ装置からスレーブ装置への指令データとスレーブ装置からマスタ装置への応答データの転送に帯域の保証が必要な場合、１２５μｓ毎のデータ転送が保証されるアイソクロナス転送が使用される。
しかしながら、アイソクロナス転送はマスタ装置が送信した指令データをスレーブ装置が受信する保証が無く、また、送達確認の方法も無いという問題があった。
そこで、従来は、スレーブ装置の受信確認の方法として、スレーブ装置が所定のアイソクロナスサイクルで受信すべきパケットデータを受信したか否かを判断する判断手段を実装し、上記判断を行ったアイソクロナスサイクルの次のアイソクロナスサイクルにて、上記判断結果をマスタ装置へアシンクロナス転送で通知していた（例えば、特許文献１参照）。

図８はマスタ装置と１局のスレーブ装置が１対１で通信する通信システムで、従来の受信失敗検出方法を示す例である。図８においては、上記マスタ−スレーブ装置間のアイソクロナスサイクルＮ、Ｎ＋１の２アイソクロナスサイクル分の通信が示されている。
アイソクロナスサイクルＮ＋１において、マスタ装置はサイクルスタートパケット送信後、指令データ（Ｎ＋１）をアイソクロナス転送にて送信する。スレーブ装置は指令データ受信後、アシンクロナス転送にて１つ前のアイソクロナスサイクルでの指令データ（Ｎ）に対する応答データ（Ｎ）をマスタ装置に送信する。この応答データ（Ｎ）に、受信判断手段による指令データ（Ｎ）の受信判断結果を付加することで、受信確認を実現している。すなわち、指令データ（Ｎ）の受信判断結果はアイソクロナスサイクルＮ＋１においてスレーブ装置からマスタ装置へ通知される。
このように、従来の方法では受信したか否かを判断する判断手段を必要とし、次のアイソクロナスサイクルで判断結果を通知するという手順がとられていた。
特開２００３−１１０５６５号公報（第４−６頁、図６）

しかしながら、従来の技術では、マスタ装置が送信した指令データの送達確認をするには、スレーブ装置に指令データを受信できたか否かを判断する判断手段を実装しなければならず、またその判定結果をマスタ装置へ通知するまでに１アイソクロナスサイクルの遅れが生じていた。
また、仮にスレーブ装置の指令データを同一アイソクロナスサイクル内で処理し応答データの送信を行った場合でも、アシンクロナス転送を使用した応答データ返信ではＡｃｋやレスポンスパケットを伴う上、帯域が保証されないため、同一アイソクロナスサイクル中にマスタ装置が応答データを受信できる保証はない。
マスタ−スレーブ装置間で定周期にデータを授受する通信システムでは、送達確認の遅れは通信周期短縮の妨げになる。特に、制御装置などで高速な定周期通信が要求されるシステムでは、１アイソクロナスサイクルの遅れでも影響は大きい。
本発明はこのような問題点に鑑みてなされたものであり、スレーブ装置がマスタ装置の指令データを受信したアイソクロナスサイクル内でマスタ装置に受信結果を通知できるようにすることを目的とする。

上記問題を解決するため、本発明は、次のようにしたのである。
請求項１に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とスレーブ装置とからなり、前記マスタ装置と前記スレーブ装置がアイソクロナス転送によりデータの送受信を行う通信システムにおいて、前記マスタ装置をサイクル・マスタとし、前記スレーブ装置はマスタ装置からのデータ受信時にＩＥＥＥ１３９４リンク部がアイソクロナスチャネルからの受信の状態を記憶し、マスタ装置へデータ送信時に、ＩＥＥＥ１３９４リンク部が前記アイソクロナスチャネルの受信状態を送信データに付加して送信し、前記マスタ装置は前記スレーブ装置からの受信データに付加された前記アイソクロナスチャネルの受信状態を参照して前記スレーブ装置へのデータの送達確認を行うことを特徴とするものである。
請求項２に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とスレーブ装置とからなり、前記マスタ装置と前記スレーブ装置がアイソクロナス転送によりデータの送受信を行う通信システムにおいて、前記スレーブ装置は、前記データを受信したアイソクロナスチャネルを記憶する第１記憶部を備え、前記マスタ装置は、前記データを送信したアイソクロナスチャネルを記憶する第２記憶部と、前記スレーブ装置からの受信データに付加された前記第１記憶部の内容を記憶する第３記憶部と、を備えたことを特徴とするものである。
請求項３に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続されるＩＥＥＥ１３９４ＰＨＹ部と、前記ＩＥＥＥ１３９４ＰＨＹ部と送受信データを交換するＩＥＥＥ１３９４リンク部と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部と、を備え、ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とアイソクロナス転送によりデータの送受信を行うスレーブ装置において、前記ＩＥＥＥ１３９４リンク部は、前記データを受信したアイソクロナスチャネルを記憶する第１記憶部を備えたことを特徴とするものである。
請求項４に記載の発明は、前記第１記憶部の内容を送信データに付加して送信する送信制御部を備えたことを特徴とするものである。
請求項５に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続されるＩＥＥＥ１３９４ＰＨＹ部と、前記ＩＥＥＥ１３９４ＰＨＹ部と送受信データを交換するＩＥＥＥ１３９４リンク部と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部と、を備え、データを受信したアイソクロナスチャネルを記憶する第１記憶部を備えたスレーブ装置とアイソクロナス転送によりデータの送受信を行うマスタ装置において、前記ＩＥＥＥ１３９４リンク部は、前記データを送信したアイソクロナスチャネルを記憶する第２記憶部と、前記スレーブ装置からの受信データに付加された前記第１記憶部の内容を記憶する第３記憶部と、を備えたことを特徴とするものである。
請求項６に記載の発明は、前記データ送信時に、前記第２記憶部を更新する送信制御部と、前記データ受信時に、前記受信データに付加された第１記憶部の内容で前記第３記憶部を更新する受信制御部と、を備えたことを特徴とするものである。
請求項７に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続するためのＩＣチップにおいて、データを送信または受信したアイソクロナスチャネルを記憶する第１記憶部を備えたことを特徴とするものである。
請求項８に記載の発明は、ＩＥＥＥ１３９４ネットワークに接続するための第１接続部と第２接続部を備えたＩＣチップにおいて、前記第１接続部は、データを受信したアイソクロナスチャネルを記憶する第１記憶部を備え、前記第２接続部は、データを送信したアイソクロナスチャネルを記憶する第２記憶部と、受信したデータに付加された情報を記憶する第３記憶部と、を備え、前記データに付加された情報は、通信相手がデータを受信したアイソクロナスチャネルを記憶する前記通信相手が備える記憶部の内容であることを特徴とするものである。

請求項１、２に記載の発明によると、ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とスレーブ装置からなり、アイソクロナス転送により定周期で送受信を行う通信システムにおいて、スレーブ装置は自局の受信状態をアイソクロナスサイクル遅れが発生することなくマスタ装置へ通知することができるので、通信の信頼性が向上する。
請求項３、４に記載の発明によると、スレーブ装置は所定のアイソクロナスサイクルで受信すべきパケットデータを受信したか否かを判断しマスタ装置に通知する処理をホストＣＰＵ部で実装する必要がなくなる。また、ＩＥＥＥ１３９４リンク部にて処理を行うことでその受信状態を同一アイソクロナスサイクル内のスレーブ装置の送信にてマスタ装置に通知することができるので、通信の信頼性が向上する。
請求項５、６に記載の発明によると、マスタ装置はＩＥＥＥ１３９４リンク部のレジスタを参照するだけで、スレーブ装置へ送信した指令データの送達確認を行うことができる。
請求項７、８に記載の発明によると、アイソクロナス転送による通信の受信確認が可能な装置またはシステムを構成することができるので、通信の信頼性が向上する。

以下、本発明の方法の具体的実施例について、図に基づいて説明する。

図１は、本発明におけるスレーブ装置の例を示す図である。図１においてスレーブ装置１は、マスタ装置とアイソクロナス転送により送受信を行うＩＥＥＥ１３９４ＰＨＹ部１０と、ＩＥＥＥ１３９４ＰＨＹ部１０と送受信データを交換するＩＥＥＥ１３９４リンク部１１と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部１２を備えている。

ＩＥＥＥ１３９４ＰＨＹ部１０は、ＩＥＥＥ１３９４ネットワークに接続され、論理信号を実際の電気的な信号に変換するものである。
ＩＥＥＥ１３９４リンク部１１は、ＩＥＥＥ１３９４ＰＨＹ部１０が受信したマスタ装置からの指令データを格納する受信バッファ１１０と、データを受信したアイソクロナスチャネルを記憶する受信アイソクロナスチャネル記憶レジスタ１１１（第１記憶部）と、受信アイクロナスチャネル記憶レジスタ１１１をクリア及び更新し、受信バッファ１１０を更新する受信制御部１１３と、送信データを格納する送信バッファ１１２と、送信バッファ１１２に格納されたデータに受信アイソクロナスチャネル記憶レジスタ１１１の内容を付加して送信する送信制御部１１４とを備えている。
ホストＣＰＵ部１２は、受信したデータを記憶する受信データ記憶部１２０と、受信データ記憶部１２０のデータを処理する演算処理部１２１と、演算処理部１２１で演算した処理結果によるマスタ装置への送信データを記憶する送信データ記憶部１２２を備えている。
ＩＥＥＥ１３９４リンク部１１は、マスタ装置からの指令データを受信する前に受信制御部１１３が受信アイソクロナスチャネル記憶レジスタ１１１をクリアし、マスタ装置からの指令データを受信すると、受信制御部１１３が受信データを受信バッファ１１０に格納し、受信アイソクロナスチャネル記憶レジスタ１１１にデータを受信したアイソクロナスチャネルを記録し、送信制御部１１４に受信アイソクロナス記憶レジスタ１１１の更新を通知する。受信アイソクロナスチャネル記憶レジスタ１１１の内容は、送信制御部１１４が送信データを送信バッファ１１２から読み出した際に、送信データに付加してＩＥＥＥ１３９４ＰＨＹ部１０に転送する。受信バッファ１１０からデータを取り出し受信データ記憶部１２０に格納するタイミングと、送信データ記憶部１２２のデータを送信バッファ１１２に格納するタイミングは演算処理部１２１での処理内容による。

図２は、本発明におけるマスタ装置の例を示す図である。図２においてマスタ２は、スレーブ装置とアイソクロナス転送により送受信を行うＩＥＥＥ１３９４ＰＨＹ部２０と、ＩＥＥＥ１３９４ＰＨＹ部２０と送受信データを交換するＩＥＥＥ１３９４リンク部２１と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部２２を備えている。

ＩＥＥＥ１３９４ＰＨＹ部２０は、ＩＥＥＥ１３９４ネットワークに接続され、論理信号を実際の電気的な信号に変換するものである。
ＩＥＥＥ１３９４リンク部２１は、ＩＥＥＥ１３９４ＰＨＹ部２０が受信したスレーブ装置からの応答データを格納する受信バッファ２１０と、データを送信したアイソクロナスチャネルを記録した送信アイソクロナスチャネル記憶レジスタ２１３（第２記憶部）と、受信した応答データに付加されている受信アイソクロナスチャネル記憶レジスタ１１１の内容を記憶するスレーブ受信状態レジスタ２１１（第３記憶部）と、スレーブ受信状態レジスタ２１１をクリア及び更新し、送信アイソクロナスチャネル記憶レジスタ２１３をクリアし、受信バッファ２１０を更新する受信制御部２１４と、送信データを格納する送信バッファ２１２と、送信バッファ２１２に格納されたデータを送信し、送信アイソクロナスチャネル記憶レジスタ２１３を更新する送信制御部２１５とを備えている。
ＩＥＥＥ１３９４リンク部２１は、スレーブ装置へ指令データを送信する前に受信制御部２１４がスレーブ受信状態レジスタ２１１と送信アイソクロナスチャネル記憶レジスタ２１３をクリアし、スレーブ装置へ指令データを送信する時、送信制御部２１５がその送信に使用したアイソクロナスチャネルを送信アイソクロナスチャネル記憶レジスタ２１３に記録する。スレーブ装置へ指令データ送信後、スレーブ装置からの応答データを受信すると、受信制御部２１４が応答データ中の受信アイソクロナスチャネル記憶レジスタ１１１の内容以外の情報を受信バッファ２１０に格納すると共に、応答データに付加された受信アイソクロナスチャネル記憶レジスタ１１１の内容でスレーブ受信状態レジスタ２１１を更新する。
ホストＣＰＵ部２２の演算処理部２２１は、スレーブ受信状態レジスタ２１１と送信アイソクロナスチャネルレジスタ２１３の内容を比較し、指令データをスレーブ装置が受信したかどうかを判定する。演算処理部２２１は、この判定結果と受信データ記憶部２２０の応答データを基に、演算を行い次の指令データを作成する。

図３は、本発明の方法による通信タイミングの例を示す図であり、マスタ−スレーブ装置間のアイソクロナスサイクルＮおよびＮ＋１の２アイソクロナスサイクル分の通信が示されている。なお、簡略のため、本図においては、マスタ装置と１局のスレーブ装置が１対１で通信する通信システムを示しているが、その構成比が１：Ｎであっても構わない。
アイソクロナスサイクルＮにおいて、マスタ装置はサイクルスタートパケット送信後、指令データ（Ｎ）をアイソクロナス転送にて送信する。スレーブ装置は指令データを受信する際、チャネル記憶レジスタに自局が受信したアイソクロナスチャネルを、アイソクロナスチャネル記憶レジスタ１１１に保存する。スレーブ装置は指令データ受信後、アイソクロナス転送にて指令データ（Ｎ）に対する応答データ（Ｎ）をマスタ装置に送信する。この応答データ（Ｎ）に、指令データの送達確認情報として、受信の際更新した指令データ（Ｎ）の受信結果を反映した受信アイソクロナスチャネル記憶レジスタ１１１の内容を付加する。

図５は、図１に示すスレーブ装置の実施例におけるＩＥＥＥ１３９４リンク部１１の送受信処理シーケンスを示す図である。本処理は、例えばサイクルスタートパケット受信タイミングなどの、アイソクロナスサイクルの開始タイミングで起動される処理である。
送受信処理が起動されると、受信制御部１１３が受信アイソクロナスチャネル記憶レジスタ１１１をクリアし（Ｓ１０１）、続いてマスタ装置から受信した指令データを受信バッファ１１０に格納する（Ｓ１０２）。その時、指令データを受信したアイソクロナスチャネルを受信アイソクロナスチャネル記憶レジスタ１１１に記憶する（Ｓ１０３）。その後、送信制御部１１４が送信バッファ１１２から送信データを読み出し、送信データに受信アイソクロナスチャネル記憶レジスタ１１１の内容を付加して送信する（Ｓ１０４）。

図６は、図２の実施例におけるマスタ装置の送受信処理シーケンスを示す図である。本処理は、アイソクロナスサイクルに同期して毎周期起動される。
最初に送信制御部はサイクルスタートパケットを送信し（Ｓ２０１）、送信アイソクロナスチャネル記憶レジスタ２１３をクリア（Ｓ２０２）する。この時、受信制御部２１４はスレーブ受信状態レジスタ２１１をクリアする（Ｓ２０３）。続いて、スレーブ装置に対して指令データを送信し（Ｓ２０４）、その時使用したアイソクロナスチャネルを、送信アイソクロナスチャネル記憶レジスタ２１３に記録する（Ｓ２０５）。ここで、接続されたスレーブ装置が複数ある場合、Ｓ２０４とＳ２０５をスレーブ装置数分繰り返す。その後、スレーブ装置からの応答データを受信すると、受信データから受信アイソクロナスチャネル記憶レジスタ１１１の情報を削除して、受信バッファ２１０に格納し（Ｓ２０６）、同情報でスレーブ受信状態レジスタ２１１を更新する（Ｓ２０７）。ここでも、接続されたスレーブ装置が複数ある場合、Ｓ２０６とＳ２０７をスレーブ装置数分繰り返す。

図７は、受信アイソクロナスチャネル記憶レジスタ１１１、スレーブ受信状態レジスタ２１１、および送信アイソクロナスチャネル記憶レジスタ２１３の具体例である。
レジスタはチャネル毎に1ビットが割り付けられている。ここでは３２チャネルまでしか示していないが、ＩＥＥＥ１３９４では６４チャネルまで使用できるので、さらに拡張することもできる。
受信アイソクロナスチャネル記憶レジスタ１１１およびスレーブ受信状態レジスタ２１１では、０が「データ未受信」、１が「データ正常受信」を意味する。送信アイソクロナスチャネル記憶レジスタ２１３は、０が「未送信」、１が「送信完了」を示す。

１：Ｎの通信システムの場合、マスタ装置は指令データ送信に使用するアイソクロナスチャネルをスレーブ装置別に唯一となる様に割り付けることで、スレーブ受信状態レジスタ２１１、および送信アイソクロナスチャネル記憶レジスタ２１３の該当ビットが更新される。
従って、マスタ装置はスレーブ受信状態レジスタ２１１、および送信アイソクロナスチャネル記憶レジスタ２１３の論理積をとることで指令データの受信に失敗したスレーブ装置を抽出することができる。

このように、ＩＥＥＥ１３９４に接続され、アイソクロナス転送にてデータ交換を行うマスタ−スレーブ通信システムにおいて、マスタ装置からの指令データを受信したアイソクロナスチャネルを、ＩＥＥＥ１３９４リンク部内のアイソクロナスチャネル記憶レジスタに保存し、そのレジスタの情報を応答データに付加して送信することで、マスタ装置にスレーブ装置が指令データの受信に失敗したかどうかを通知する事ができる。
また、アイソクロナスチャネル記憶レジスタに保存し、そのレジスタの情報を応答データに付加する処理をＩＥＥＥ１３９４リンク部が行うので、実行時間が短縮され、その結果マスタ装置は指令データを送信したアイソクロナスサイクル内に、指令データの送達確認ができる。

なお、ＩＥＥＥ１３９４リンク部１１、２１は、それぞれＩＥＥＥ１３９４リンクチップ（ＩＣチップ）として実現してもよく、両者を含めて１つのＩＥＥＥ１３９４リンクチップ（ＩＣチップ）として実現してもよい。
また、ＩＥＥＥ１３９４ＰＨＹ部１０とＩＥＥＥ１３９４リンク部１１とを備えた１つのＩＣチップとして実現してもよく、ＩＥＥＥ１３９４ＰＨＹ部２０とＩＥＥＥ１３９４リンク部２１とを備えた１つのＩＣチップとして実現してもよい。さらには、少なくともＩＥＥＥ１３９４リンク部１１が設けられた第１接続部と、少なくともＩＥＥＥ１３９４リンク部２１が設けられた第２接続部と、を備えた１つのＩＣチップとして実現してもよい。

本発明は、ＩＥＥＥ１３９４で接続された機器間の通信に広く利用できる。具体的には、アイソクロナス転送を利用したコントローラとサーボ間の制御通信の様な同期を伴うサイクリック通信にて、リトライなどの機能を実現しようとする際に、効率の良い送達確認方法として適用できる。

本発明を適用するスレーブ装置の構成を示すブロック図本発明を適用するマスタ装置の構成を示すブロック図本発明の方法による通信タイミングの例を示す図本発明を適用する通信システムの構成示す図本発明の方法によるスレーブ装置の送受信処理シーケンスを示す図本発明の方法によるマスタ装置の送受信処理シーケンスを示す図本発明の方法によるレジスタの具体例を示す図従来の方法による通信タイミングを示す図

符号の説明

１スレーブ装置
１０ＩＥＥＥ１３９４ＰＨＹ部
１１ＩＥＥＥ１３９４リンク部
１１０受信バッファ
１１１受信アイソクロナスチャネル記憶レジスタ
１１２送信バッファ
１１３受信制御部
１１４送信制御部
１２ホストＣＰＵ部
１２０受信データ記憶部
１２１演算処理部
１２２送信データ記憶部
２マスタ装置
２０ＩＥＥＥ１３９４ＰＨＹ部
２１ＩＥＥＥ１３９４リンク部
２１０受信バッファ
２１１スレーブ受信状態レジスタ
２１２送信バッファ
２１３送信アイソクロナスチャネル記憶レジスタ
２１４受信制御部
２１５送信制御部
２２ホストＣＰＵ部
２２０受信データ記憶部
２２１演算処理部
２２２送信データ記憶部

Claims

ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とスレーブ装置とからなり、前記マスタ装置と前記スレーブ装置がアイソクロナス転送によりデータの送受信を行う通信システムにおいて、
前記マスタ装置をサイクル・マスタとし、
前記スレーブ装置はマスタ装置からのデータ受信時にＩＥＥＥ１３９４リンク部がアイソクロナスチャネルからの受信の状態を記憶し、
マスタ装置へデータ送信時に、ＩＥＥＥ１３９４リンク部が前記アイソクロナスチャネルの受信状態を送信データに付加して送信し、
前記マスタ装置は前記スレーブ装置からの受信データに付加された前記アイソクロナスチャネルの受信状態を参照して前記スレーブ装置へのデータの送達確認を行うことを特徴とするＩＥＥＥ１３９４マスタ−スレーブ通信方法。
ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とスレーブ装置とからなり、前記マスタ装置と前記スレーブ装置がアイソクロナス転送によりデータの送受信を行う通信システムにおいて、
前記スレーブ装置は、前記データを受信したアイソクロナスチャネルを記憶する第１記憶部を備え、
前記マスタ装置は、前記データを送信したアイソクロナスチャネルを記憶する第２記憶部と、前記スレーブ装置からの受信データに付加された前記第１記憶部の内容を記憶する第３記憶部と、を備えたことを特徴とする通信システム。
ＩＥＥＥ１３９４ネットワークに接続されるＩＥＥＥ１３９４ＰＨＹ部と、前記ＩＥＥＥ１３９４ＰＨＹ部と送受信データを交換するＩＥＥＥ１３９４リンク部と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部と、を備え、ＩＥＥＥ１３９４ネットワークに接続されたマスタ装置とアイソクロナス転送によりデータの送受信を行うスレーブ装置において、
前記ＩＥＥＥ１３９４リンク部は、前記データを受信したアイソクロナスチャネルを記憶する第１記憶部を備えたことを特徴とするスレーブ装置。
前記第１記憶部の内容を送信データに付加して送信する送信制御部を備えたことを特徴とする請求項３記載のスレーブ装置。
ＩＥＥＥ１３９４ネットワークに接続されるＩＥＥＥ１３９４ＰＨＹ部と、前記ＩＥＥＥ１３９４ＰＨＹ部と送受信データを交換するＩＥＥＥ１３９４リンク部と、受信データを元に演算処理を実行し送信データを作成するホストＣＰＵ部と、を備え、データを受信したアイソクロナスチャネルを記憶する第１記憶部を備えたスレーブ装置とアイソクロナス転送によりデータの送受信を行うマスタ装置において、
前記ＩＥＥＥ１３９４リンク部は、前記データを送信したアイソクロナスチャネルを記憶する第２記憶部と、
前記スレーブ装置からの受信データに付加された前記第１記憶部の内容を記憶する第３記憶部と、を備えたことを特徴とするマスタ装置。
前記データ送信時に、前記第２記憶部を更新する送信制御部と、
前記データ受信時に、前記受信データに付加された第１記憶部の内容で前記第３記憶部を更新する受信制御部と、を備えたことを特徴とする請求項５記載のマスタ装置。
ＩＥＥＥ１３９４ネットワークに接続するためのＩＣチップにおいて、
データを送信または受信したアイソクロナスチャネルを記憶する第１記憶部を備えたことを特徴とするＩＣチップ。
ＩＥＥＥ１３９４ネットワークに接続するための第１接続部と第２接続部を備えたＩＣチップにおいて、
前記第１接続部は、データを受信したアイソクロナスチャネルを記憶する第１記憶部を備え、
前記第２接続部は、データを送信したアイソクロナスチャネルを記憶する第２記憶部と、
受信したデータに付加された情報を記憶する第３記憶部と、を備え、
前記データに付加された情報は、通信相手がデータを受信したアイソクロナスチャネルを記憶する前記通信相手が備える記憶部の内容であることを特徴とするＩＣチップ。