JP2006313487A - ディスクアレイ装置 - Google Patents

Abstract

【課題】
信頼性の高いディスクアレイ装置を提案する。
【解決手段】
それぞれデータを記憶する複数のハードディスクドライブを有し、電源共通バスを通じて各ハードディスクドライブにそれぞれ供給される第１の直流電圧を、各ハードディスクドライブ側において、当該ハードディスクドライブ必要な第２の直流電圧に変換するディスクアレイ装置において、ＤＣ−ＤＣコンバータは、第１の直流電圧を第２の直流電圧に変換する電圧変換部と、電圧変換部から出力される第２の直流電圧に基づいて、当該第２の直流電圧の変動を抑制するように当該電圧変換部を制御する制御部と、第２の直流電圧の過渡的な電圧変動が生じたときに、第２の直流電圧の変動に対する制御部の応答特性を向上させるように、第２の直流電圧の変動に対する制御部の応答特性を切り替える応答特性切替え部とを備えるようにした。
【選択図】 図８

Description

本発明は、ディスクアレイ装置に関し、特に電源共通バスを通じて各ハードディスクドライブに直流電圧を供給し、各ハードディスクドライブに設けられたＤＣ−ＤＣコンバータによって、この直流電圧を自己の動作に必要な１２Ｖ及び５Ｖの直流電圧に変換するようになされたディスクアレイ装置に適用して好適なものである。

従来、ハードディスクドライブにおいては、ハードディスクや磁気ヘッドを駆動するための１２Ｖと、内蔵する基板部分を駆動するための５Ｖの２種類の直流電圧を駆動電圧として必要とする。そこで、複数のハードディスクドライブをＲＡＩＤ（Redundant Array of Inexpensive Disks）方式で運用する従来のディスクアレイ装置では、装置の電源入力部に位置付けされるＡＣ−ＤＣスイッチング電源において５Ｖ及び１２Ｖの直流電圧を生成し、これらを電源コモンパスをそれぞれ経由して各ハードディスクドライブに給電していた。

ところが、このような給電方式によると、電源コモンパス上の５Ｖ用や１２Ｖ用の給電ラインがグランドに短絡した場合、給電を受けていたすべてのハードディスクドライブの動作が停止してシステムダウンが発生する問題があった。

かかる問題を解決するための方法として、給電ラインを５Ｖ用や１２Ｖ用に分けることなく２本の給電ラインを通じて各ハードディスクドライブに直流電圧を供給する（給電ラインを二重化する）と共に、各ハードディスクドライブにそれぞれＤＣ−ＤＣコンバータ（直流−直流変換器）を設け、給電ラインを通じて得られる直流電圧に基づき各ハードディスクドライブにおいて、当該ディスクドライブの動作に必要な５Ｖ及び１２Ｖの直流電圧を生成する方法が提案されている（特許文献１参照）。この方法によれば、通常時に使用する一方の給電ラインに障害が発生した場合においても、他方の給電ラインを経由して各ハードディスクドライブへの給電を維持することができ、システムダウンを防止することができる。
特開２００４−１２６９７２号公報

ところが、この方法によると、ハードディスクドライブ及びＤＣ−ＤＣコンバータの位置が非常に近くなるため、ＤＣ−ＤＣコンバータの電界ノイズ（高周波な電圧変化に起因して発生する電波）によってハードディスクドライブを誤動作させるおそれがある。特に、シーク時には１２Ｖの電圧に、またその後ハードディスクへのデータの読み書き時には５Ｖの電圧に、それぞれ電界ノイズの発生原因となる過渡電流が発生するため、これを抑制することがハードディスクドライブの誤動作を防止するうえで重要となる。

またこの過渡電流が発生すると、これに伴ってハードディスクドライブに供給される１２Ｖや５Ｖの給電電圧に電圧変動が生じる。そして、この電圧変動により給電電圧がハードディスクドライブの許容電圧変動範囲を超えると、ハードディスクドライブに故障を生じさせる問題があった。

本発明は以上の点を考慮してなされたもので、ハードディスクドライブの誤動作や故障を有効に防止し得る、信頼性の高いディスクアレイ装置を提案しようとするものである。

かかる課題を解決するため本発明においては、それぞれデータを記憶する複数のハードディスクドライブを有し、電源共通バスを通じて各前記ハードディスクドライブにそれぞれ供給される第１の直流電圧を、各前記ハードディスクドライブ側において、当該ハードディスクドライブが必要な第２の直流電圧へ変換するディスクアレイ装置において、前記ＤＣ−ＤＣコンバータは、前記第１の直流電圧を前記第２の直流電圧に変換する電圧変換部と、前記電圧変換部から出力される前記第２の直流電圧に基づいて、当該第２の直流電圧の変動を抑制するように当該電圧変換部を制御する制御部と、前記第２の直流電圧の過渡的な電圧変動が生じたときに、前記第２の直流電圧の変動に対する前記制御部の応答特性を向上させるように、前記第２の直流電圧の変動に対する前記制御部の前記応答特性を切り替える応答特性切替え部とを備えるようにした。

この結果、このディスクアレイ装置では、ハードディスクドライブのシーク時やハードディスクへのデータの読み書き時に第２の直流電圧に発生する過渡的な電圧変動を確実に抑制することができる。

本発明によれば、第２の直流電圧に発生した過渡的な電圧変動に起因する電界ノイズの発生を有効に防止でき、またこの過渡的な電圧変動が許容電圧変動範囲を超えることに起因するハードディスクドライブの故障を効果的に防止することができ、かくして信頼性の高いディスクアレイ装置を実現できる。

以下図面について、本発明の一実施の形態を詳述する。

（１）本実施の形態によるディスクアレイ装置の外観構成
図１〜図４は、本実施の形態に係るディスクアレイ装置１の外観構成を示すものである。ディスクアレイ装置１は、図１に示すように、制御装置２と駆動装置３とを備えて構成される。

制御装置２は、図２及び図３に示すように、論理モジュール１０、ハードディスクドライブモジュール１１、ＡＣ−ＤＣ電源１２、ＡＣ−ＢＯＸ１３、バッテリ１４、ファン１５を筐体１６に収容して構成される。制御装置２には、ディスクアレイ装置１を保守管理するオペレータによる操作入力を受け付けるためのオペレータパネル１７（図３）が設けられている。

図２からも明らかなように、論理モジュール１０は、ディスクアレイ装置１全体の制御を行うための論理部２０及び論理モジュールファン２１を備えており、筐体１６に着脱可能に収容される。論理部２０には、ハードディスクドライブ２３（図５）に対するデータ入出力処理に関する各種制御を行うための制御ボードでなる論理基板２２が着脱可能に整列されて収容される。

論理部２０に収容される論理基板２２としては、例えばディスクアレイ装置１を記憶装置として利用する上位装置（以下、これをホスト装置と呼ぶ）との間でデータ入出力のための通信を行うためのチャネルアダプタ３１（図５）や、ハードディスクドライブ３０に記憶されるデータに対する入出力処理を行うディスクアダプタ３５（図５）などがある。これらについては後述する。

論理モジュールファン２１は論理部２０内部の空気を排出するもので、これにより論理部２０の内部を冷却することができる。

ハードディスクドライブモジュール１１は、データを記憶するためのハードディスクドライブ２３が複数収納されており、筐体１６に着脱可能に収容される。ハードディスクドライブ２３は、内部にハードディスクを備えたデータを記憶するための装置である。

ファン１５は制御装置２内部の空気を外部に排出するものであり、これによりハードディスクドライブモジュール１１において発生した熱を制御装置２の外部に放出することができる。また筐体１６の内部には、図３に示すように、エアダクト３１が設けられており、筐体１６の中段に収容された論理モジュール１０において発生した熱をエアダクト３１の内部を通して、ファン１５により制御装置２の外部へ排出することができるようになされている。

ＡＣ−ＤＣ電源１２は、交流電力を直流電力に変換し、論理モジュール１０及びハードディスクドライブ２３に直流電力を供給する。バッテリ１４は、停電時やＡＣ−ＤＣ電源１２の異常時等に、制御装置２内部の各装置に電力を供給するための予備電源装置である。ＡＣ−ＢＯＸ１３は、ディスクアレイ装置１に対する交流電力の取り入れ口であり、ブレーカとして機能する。ＡＣ−ＢＯＸ１３に取り入れられた交流電力はＡＣ−ＤＣ電源１２に供給される。

一方、駆動装置３は、図４に示すように、ハードディスクドライブモジュール１１、ＡＣ−ＤＣ電源１２、ＡＣ−ＢＯＸ１３、バッテリ１４、ファン１５を筐体１６に収容して構成される。これらの各モジュール等は制御装置２において用いられているものと同一である。本実施の形態に係るディスクアレイ装置１では、制御装置２、駆動装置３のいずれも共通の筐体１６を用いている。そして駆動装置３は、制御装置２において論理モジュール２０が収容されていた筐体１６の中段に、論理モジュール２０に代えてハードディスクドライブモジュール１１を収容することにより構成されている。

（２）本実施の形態によるディスクアレイ装置の内部構成
図５は、かかるディスクアレイ装置１の内部構成を示すものである。なお、この図５では、制御装置２内のハードディスクドライブモジュール１１については省略している。

図５からも明らかなように、制御装置２は、複数のチャネルアダプタ３１、接続部３２、共有メモリ３３、キャッシュメモリ３４、複数のディスクアダプタ３５及び管理端末３６などを備えたコントロール部を有する。チャネルアダプタ３１、接続部３２、共有メモリ３３、キャッシュメモリ３４及びディスクアダプタ３５は、図２及び図３について上述した論理部２０に収容される論理基板２２上に形成される。

各チャネルアダプタ３１は、それぞれマイクロプロセッサ、メモリ及び通信インタフェース等を備えたマイクロコンピュータシステムとして構成されており、それぞれネットワークに接続するためのポートを備える。チャネルアダプタ３１は、ホスト装置からネットワークを介して送信される各種コマンドを解釈して実行する。各チャネルアダプタ３１のポートには、それぞれを識別するためのネットワークアドレス（例えば、ＩＰアドレスやＷＷＮ）が割り当てられており、これにより各チャネルアダプタ３１がそれぞれ個別にＮＡＳ（Network Attached Storage）として振る舞うことができるようになされている。

接続部３２は、チャネルアダプタ３１、共有メモリ３３、キャッシュメモリ３４及びディスクアダプタ３５と接続されている。チャネルアダプタ３１、共有メモリ３３、キャッシュメモリ３４及びディスクアダプタ３５間でのデータやコマンドの授受は、この接続部３２を介して行われる。接続部３２は、例えば高速スイッチングによりデータ伝送を行う超高速クロスバススイッチなどのスイッチ又はバス等で構成される。

共有メモリ３３及びキャッシュメモリ３４は、チャネルアダプタ３１及びディスクアダプタ３５により共有される記憶メモリである。共有メモリ３３は、主に制御情報やコマンド等を記憶するために利用され、キャッシュメモリ３４は、主に駆動装置３に入出力するデータを一時的に記憶するために利用される。

各ディスクアダプタ３５は、データを記憶するハードディスクドライブ２３と通信可能に接続され、上位装置からのデータ入出力要求に応じてハードディスクドライブ２３に対するデータの読書き処理を行う。データの読み書きは、例えばファイバチャネル規格のＦＣ−ＡＬによって定められるループ（以下、ＦＣ−ＡＬループとも記す）を構成する通信路を介して行われる。通信路は、ディスクアダプタ３５と、通信ケーブル３７と、ＦＳＷ（Fiber Switch PCB）３８とハードディスクドライブ２３とを含んで構成される。ディスクアダプタ３５とハードディスクドライブ２３との間の通信は、駆動装置３に設けられるＦＳＷ３８により中継される。

管理端末３６は、ディスクアレイ装置１全体の動作を制御するものであり、例えばノート型パーソナルコンピュータ等により構成される。この管理端末３６は、図示しない第１のＬＡＮを介して各チャネルアダプタ３１とそれぞれ接続されると共に、図示しない第２のＬＡＮを介して各ディスクアダプタ３５とそれぞれ接続される。管理端末３６は、ディスクアレイ装置１内の障害の有無を監視し、障害が発生したときにこれを外部管理装置に通知したり、オペレータ操作に応じて外部管理装置から与えられる指令に基づいてハードディスクドライブ２３の閉塞を指示する等の処理を行う。

各駆動装置３は、それぞれマイクロプロセッサ、メモリ及び制御装置２との間の通信インタフェース等を備えたマイクロコンピュータシステムとして構成されており、制御装置２を介して与えられるホスト装置からのデータ入出力要求に基づいて、各ハードディスクドライブ２３に対するデータの入出力を制御する。

ハードディスクドライブ２３は、例えばＳＣＳＩ（Small Computer System Interface）ディスク等の高価なハードディスク、又はＳＡＴＡ（Serial AT Attachment）ディスク等の安価なハードディスクを内蔵して構成される。１又は複数のハードディスクにより提供される物理的な記憶領域上に、１又は複数の論理的なボリューム（以下、これを論理ボリュームと呼ぶ）が設定される。そしてデータは、この論理ボリュームに記憶される。

ここで、このディスクアレイ装置１におけるデータの入出力の流れについて説明する。ホスト装置は、ユーザ操作によりディスクアレイ装置１内の所定の論理ボリュームに対してデータを書き込むべき旨の指令が入力されると、これに応じたデータ書込み要求及び書込み対象のデータをディスクアレイ装置１の制御装置２に送信する。

このデータ書込み要求を受信したディスクアレイ装置１のチャネルアダプタ３１は、書込みコマンドを共有メモリ３３に書き込むと共に、かかる書込み対象のデータをキャッシュメモリ３４に書き込む。一方、ディスクアダプタ３５は共有メモリ３３を常時監視しており、共有メモリ３３に書込みコマンドが書き込まれたことを検出すると、論理アドレス指定によるデータ書込み要求を、物理アドレス指定によるデータ書込み要求に変換して、通信ケーブル３７を介して対応する駆動装置３に送信する。またディスクアダプタ３５は、共有メモリ３３に書き込まれた書込みコマンドに従ってキャッシュメモリ３４から書込み対象のデータを読み出し、これを通信ケーブル３７を介してその駆動装置３に送信する。

駆動装置３は、制御装置２のコントロール部３３からデータ書込み要求が与えられると、このデータ書込み要求に従って対応するハードディスクドライブ２３を制御することにより、書込み対象のデータをそのハードディスクドライブ２３内のハードディスクにおける指定されたアドレス位置に書き込ませる。

これに対して、ホスト装置は、ユーザ操作によりディスクアレイ装置１内の所定の論理ボリュームに記憶されているデータの読出し指令が入力されると、これに応じたデータ読出し要求をディスクアレイ装置１の制御装置２に送信する。

このデータ読出し要求を受信した制御装置２のチャネルアダプタ３１は、読出しコマンドを共有メモリ３３に書き込む。またディスクアダプタ３５は共有メモリ３３に読出しコマンドが書き込まれたことを検出すると、論理アドレス指定によるデータ読出し要求を物理アドレス指定によるデータ読出し要求に変換して、これを通信ケーブル３７を介して対応する駆動装置３に送信する。

駆動装置３は、制御装置２からデータ読出し要求が与えられると、このデータ読出し要求に従って対応するハードディスクドライブ２３を制御することにより、読出し対象のデータをそのハードディスクドライブ２３内のハードディスクにおける指定されたアドレス位置から読み出させる。そして駆動装置３は、この読み出したデータ（以下、これを読出しデータと呼ぶ）を通信ケーブル３７を介して制御装置２の対応するディスクアダプタ３５に送信する。

この読出しデータを受信したディスクアダプタ３５は、読出しコマンドを共有メモリ３３に書き込むと共に、当該読出しデータをキャッシュメモリ３４に書き込む。一方、チャネルアダプタ３１は共有メモリ３３を常時監視しており、共有メモリ３３に読出しコマンドが書き込まれたことを検出すると、この読出しコマンドに従ってキャッシュメモリ３４から読出しデータを読み出し、これをネットワークを介して対応するホスト装置に送信する。

（３）ハードディスクドライブの構成
次に、本実施の形態によるハードディスクドライブ２３の構成及びハードディスクドライブ２３への給電方式について説明する。

図６は、ディスクアレイ装置１において用いられているハードディスクドライブ２３の構成を示すものである。本実施の形態によるハードディスクドライブ２３は、筐体４０の一端側にＤＣ−ＤＣコンバータ４１が収納され、他端側にハードディスクドライブ本体４２が収納されて構成されている。

筐体４０の一端側には、ハードディスクドライブモジュール１１（図１〜図４）内に収納された図示しないマザーボードと接続するためのハードディスクドライブ用コネクタ４３が設けられており、このハードディスクドライブ用コネクタ４３を介してハードディスクドライブ本体が読書き対象のデータやデータ入出力要求等の各種コマンドを入出力すると共に、ハードディスクドライブが必要とする電源電圧の給電も行われる。

また筐体４０の一端側には、ハードディスク用コネクタ４３とは別にＤＣ−ＤＣコンバータ用入出力コネクタ４４が設けられており、このＤＣ−ＤＣコンバータ用入出力コネクタ４４及び筐体４０内に配設されたＤＣ−ＤＣコンバータ用入出力ケーブル４５を介してＡＣ−ＤＣ電源１２（図２〜図４）からの電力をＤＣ−ＤＣコンバータ４１に入力すると共に、この電源電圧を当該ＤＣ−ＤＣコンバータ４１においてＤＣ−ＤＣ変換することにより得られた１２Ｖ及び５Ｖの電圧を出力し、当該電圧を図示しない前述のマザーボード及びハードディスク用コネクタ４３を介してハードディスクドライブ本体４２に供給し得るようになされている。

（４）ハードディスクドライブへの電力供給機構の構成
図７は、このディスクアレイ装置１における各ハードディスクドライブ２３への電力供給に関する電力供給機構の構成を示すものである。この図７に示すように、ディスクアレイ装置１では、複数のＡＣ−ＤＣ電源１２を２つの系統に分け、一方の系統（以下、これを第１の電源系５０Ａと呼ぶ）の各ＡＣ−ＤＣ電源１２から出力される１２〜４８Ｖ系の給電電圧を第１の電源コモンパス５１Ａを介して各ハードディスクドライブ２３に供給し、他方の系統（以下、これを第２の電源系５０Ｂと呼ぶ）の各ＡＣ−ＤＣ電源１２から出力される１２〜４８Ｖ系の給電電圧を第２の電源コモンパス５１Ｂを介して各ハードディスクドライブ２３に供給している。

ハードディスクドライブ２３は、上述のようにＤＣ−ＤＣコンバータ４１を筐体４０の内部に備える。このＤＣ−ＤＣコンバータ４１は、逆電流防止回路５３及び定電圧回路５４から構成されている。

逆電流防止回路５３は、１つのダイオードからなる第２の逆流電流防止用ダイオード部と、２つ１組のダイオードを順方向で直列に接続することにより構成された第１の逆流電流防止用ダイオード部とを備え、第１の逆流電流防止用ダイオード部のダイオードのカソードと、第２の逆流電流防止用ダイオードにおける順方向の１番目のダイオードのカソードとが接続されて構成されている。

第１の逆流電流防止用ダイオード部を構成するダイオードと、第２の逆流電流防止用ダイオード部を構成する２つのダイオードとは同じオン抵抗をもった同一の電子部品である。従って、第１の逆流電流防止用ダイオード部は第２の逆流電流防止用ダイオード部よりもオン抵抗を低く設定できる。この設定を実現するにあたり、第２の逆流電流防止用ダイオード部を第１の逆流電流防止用ダイオード部によりオン抵抗の高い１つのダイオードで構成しても良い。

そして一連の同じ給電電圧が供給される複数のハードディスクドライブ２３からなるハードディスクドライブ群５５ごとに、図中、左側から数えて奇数番目のハードディスクドライブ２３について、その第１の逆流電流防止用ダイオード部を構成するダイオードのアノードに第１の電源コモンパス５１Ａが接続されて第１の電源系５０Ａからの給電が可能とされ、その第２の逆流電流防止用ダイオード部を構成する順方向の２番目のダイオードのアノードに、第２の電源コモンパス５１Ｂが接続されて第２の電源系５０Ｂからの給電が可能とされている。

一方、各ハードディスクドライブ群５５ごとに、図中、左側から数えて偶数番目のハードディスクドライブ２３について、その第１の逆流電流防止用ダイオード部を構成するダイオードのアノードに第２の電源コモンパス５１Ｂが接続されて第２の電源系５０Ｂからの給電が可能とされ、その第２の逆流電流防止用ダイオード部を構成する順方向の２番目のダイオードのアノードに、第１の電源コモンパス５１Ａが接続されて第１の電源系５０Ａからの給電が可能とされている。

このような構成の逆電流防止回路部５３では、電源障害の発生していない平常運転時では、各ハードディスクドライブ２３には、オン抵抗の低い第１の逆流電流防止用ダイオード部を通じて、第１の電源系５０Ａ又は第２の電源系５０Ｂからの給電が優先的に定電圧発生部５４に提供される。また万一、電源障害が発生して、オン抵抗の低い第１の逆流電流防止用ダイオード部を通じた第１又は第２の電源系５０Ａ，５０Ｂからの給電が停止しても、オン抵抗の高い第２の逆流電流防止用ダイオード部を通じた第２又は第１の電源系５０Ｂ，５０Ａからの給電が定電圧発生部５４に提供される。

定電圧回路５４は、図８に示すように、逆電流防止回路部５３からの給電電圧を入力する入力端子６０と、グランドに接続されたグランド端子６１とを備える。そして、入力端子６０がヒューズから構成される過電流保護回路部６２を介して入力フィルタ部６３と接続されると共に、グランド端子６１が直接入力フィルタ部６３に接続されている。

入力フィルタ部６３は、入力端子６０及びグランド端子６１間に並列接続されたフィルタ６４及びコンデンサＣ１から構成されており、入力端子６０を介して供給される１２〜４８Ｖ系の給電電圧に含まれるノイズ成分を除去する。この入力フィルタ部６３の出力は、電力変換部６５に与えられる。

電力変換部６５は、直列接続されたトランス６６及びＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）Ｑ１から構成されており、入力フィルタ部６３によりノイズ除去された給電電圧を一次側コイルに入力する。またＭＯＳ型ＦＥＴＱ１は、１２Ｖチャンネル制御回路６７によりＰＷＭ（Pulse Width Modulation）制御されてオン／オフされる。これによりＭＯＳ型ＦＥＴＱ１のオン／オフに伴うトランス６６の一次側コイルの電流変動に応じてトランス６６の二次側コイルに誘起電圧が発生し、これが１２Ｖチャンネル整流部６８に出力される。

１２Ｖチャンネル整流部６８は、トランス６６の二次側コイルの１２Ｖ出力端にアノードが接続された第１のダイオードＤ１と、トランス６６の二次側コイルの１２Ｖ出力端にアノードが接続された第２のダイオードＤ２との各カソード同士を接続することにより構成されており、電力変換部６５の出力電圧を全波整流し、得られた整流電圧を１２Ｖチャンネル平滑部６９に出力する。

１２Ｖチャンネル平滑部６９は、１２Ｖチャンネル整流部６８における第１及び第２のダイオードＤ１，Ｄ２の各カソードの接続中点に一方の端子が接続された接続されたチョークコイルＬ１と、チョークコイルＬ１の他方の端子及び第１のグランドラインＧＬ１間に接続されたコンデンサＣ２とから構成されており、１２Ｖチャンネル整流部６８から供給される整流電圧を平滑化する。そして１２Ｖチャンネル平滑部６９は、これにより得られた１２Ｖチャンネルの出力電圧でなる１２Ｖの直流電圧を、同じ筐体４０（図６）内のハードディスクドライブ本体４２に供給する。

また１２Ｖチャンネル平滑部６９の出力電流でなる１２Ｖチャンネルの出力電流の一部は、１２Ｖチャンネルのフィードバックループ内に設けられた第１の電流−電圧変換抵抗Ｒ１により電流−電圧変換されて１２Ｖチャンネル制御回路６７に与えられる。そして１２Ｖチャンネル制御回路６７は、この第１の電流−電圧変換抵抗Ｒ１を介して与えられる電圧の電圧値を常時モニタし、これが１２Ｖチャンネルの出力電圧を１２Ｖとする所定値となるように、電力変換部６５のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御する。これにより１２Ｖチャンネルの出力電圧の変動が抑制されて、当該出力電圧が１２Ｖに維持される。

さらに第１の電流−電圧変換抵抗Ｒ１には、抵抗Ｒ２及びコンデンサＣ３からなる第１の位相補償回路７０が並列接続されている。この場合、第１の位相補償回路７０の抵抗Ｒ２としては、第１の電流−電圧変換抵抗Ｒ１に比べて抵抗値が格段的に小さいものが用いられている。これによりハードディスクドライブ本体４２のシーク動作によって１２Ｖチャンネルの出力電流に図９（Ｂ）の上段に示すような過渡電流が生じた場合、この過渡電流が第１の電流−電圧変換抵抗Ｒ１及び第１の位相補償回路７０のうちの抵抗値の小さい第１の位相補償回路７０の方を流れ、この第１の位相補償回路７０の抵抗Ｒ２により過渡電流が電流−電圧変換されて１２Ｖチャンネル制御回路６７に与えられる。

そして、このように過渡電流の流れが変化した場合、１２Ｖチャンネルのフィードバックループ全体としての抵抗値（１２Ｖチャンネル制御回路６７内の抵抗を含む）が第１の電流−電圧変換抵抗Ｒ１と第１の位相補償回路７０の抵抗Ｒ２との差分だけ下がることとなり、この結果当該フィードバックループのゲインが高くなって、その応答特性が向上するように切り替わる。この結果として、例えば第１の位相補償回路７０が存在しないときに図９（Ｂ）の上段に示すシーク時の１２Ｖチャンネルの出力電流の変動に伴って発生する図９（Ｂ）の下段に示すような過渡的な電圧変動の立下り時及び立ち上がり時において発生していたオーバーシュートを、この図９（Ｂ）のようにフィードバックループの応答特性の向上により抑圧することができ、１２Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ２内に抑えることができる。なお、図９（Ｂ）において、図中左側のパルスは磁気ヘッドの移動開始時に生じる電流変動であり、図中右側のパルスは移動中の磁気ヘッドを停止させるときに生じる電流変動である。以下においても同様である。

一方、１２Ｖチャンネル平滑部６９のチョークコイルＬ１及びコンデンサＣ２の接続中点と第２のグランドラインＧＮ２との間には、直列接続された第１及び第２のＭＯＳ型ＦＥＴＱ２，Ｑ３からなる同期整流部７１が設けられている。これら同期整流部７１の第１及び第２のＭＯＳ型ＦＥＴＱ２，Ｑ３は、５Ｖチャンネル制御回路７２から順次交互に与えられるゲート電圧により、順次交互にオン動作するようにＰＷＭ制御される。そしてこの同期整流部１の出力電圧が５Ｖチャンネル平滑部７３に出力される。

５Ｖチャンネル平滑部７３は、同期整流部７１の第１及び第２のＭＯＳ型ＦＥＴＱ２，Ｑ３の接続中点に接続されたチョークコイルＬ２と、当該チョークコイルＬ２及び第２のグランドラインＧＬ２間に接続されたコンデンサＣ４とから構成されており、同期整流部７３の出力電圧を平滑化する。そして５Ｖチャンネル平滑部７３は、これにより得られた５Ｖチャンネルの出力電圧でなる５Ｖの直流電圧を、同じ筐体４０（図６）内のハードディスクドライブ本体４２に供給する。

また５Ｖチャンネル平滑部７３の出力電流でなる５Ｖチャンネルの出力電流の一部は、第２の電流−電圧変換抵抗Ｒ２により電流−電圧変換されて５Ｖチャンネル制御回路７２に与えられる。そして５Ｖチャンネル制御回路７２は、この第２の電流−電圧変換抵抗Ｒ２を介して与えられる電圧の電圧値を常時モニタし、これが５Ｖチャンネルの出力電圧を５Ｖとする所定値となるように、同期整流部７１の第１及び第２のＭＯＳ型ＦＥＴＱ２，Ｑ３のオン／オフをＰＷＭ制御する。これにより５Ｖチャンネルの出力電圧の変動が抑制されて、当該出力電圧が５Ｖに維持される。

さらに第２の電流−電圧変換抵抗Ｒ３には、抵抗Ｒ４及びコンデンサＣ５からなる第２の位相補償回路７４が並列接続されている。この場合、第２の位相補償回路７４の抵抗Ｒ４としては、第２の電流−電圧変換抵抗Ｒ２に比べて抵抗値が格段的に小さいものが用いられている。これによりこのＤＣ−ＤＣコンバータ４１では、１２Ｖチャンネルの場合と同様の動作原理により、５Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ１内に抑えることができる。なお、図９（Ａ）の上段は、ハードディスクへのデータの読み書き時に５Ｖチャンネルの出力電圧に発生する過渡電流を示し、図９（Ａ）の下段は、この過渡電流により発生した５Ｖチャンネルの出力電圧の変動を第２の位相補償回路７４により抑制した状態を示している。

図１０は、このＤＣ−ＤＣコンバータ４１がハードディスクドライブ本体４２に１２Ｖ及び５Ｖの各電源電圧を出力するまでの一連の処理の流れを表すフローチャートである。このＤＣ−ＤＣコンバータ４１では、第１又は第２の電源コモンパス５１，５３を通じて供給される１２〜４８Ｖ系の給電電圧を、逆流電流防止回路５３及び定電圧回路５４内の過電流保護回路部６２を順次介して入力フィルタ部６３に入力し、この入力フィルタ部６３におけるフィルタリング処理により安定化させる（ＳＰ１）。

そしてＤＣ−ＤＣコンバータ４１では、この安定化させた給電電圧を、電力変換部６６のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御することによって、必要とされる電源電圧にＤＣ−ＤＣ変換する。このとき１２Ｖチャンネルは、１２Ｖチャンネル制御回路６７のＰＷＭ制御により十分に安定化される（ＳＰ２）。また、このとき１２Ｖチャンネルでは、フィードバックループ内の第１の電流−電圧変換抵抗Ｒ１と並列に設けられた第１の位相補償回路７０の存在により、１２Ｖチャンネルに過渡電流が発生した場合においても、１２Ｖチャンネルの出力電圧の過渡的な変動が所定の許容電圧変動範囲ＬＥ２内に抑えられる。

さらにＤＣ−ＤＣコンバータ４１では、その後ＤＣ−ＤＣ変換した電圧を１２Ｖチャンネル整流部６８において整流し、１２Ｖチャンネル平滑部６９において平滑化した後（ＳＰ３）、ハードディスクドライブ本体４２に出力する（ＳＰ４）。

一方、ＤＣ−ＤＣコンバータ４１は、１２Ｖチャンネルの出力電圧を、５Ｖチャンネル制御回路７２によりＰＭＷ制御される同期整流部７１において必要とされる電圧に変換すると共に整流する。そしてＤＣ−ＤＣコンバータ４１は、その後このＤＣ−ＤＣ変換した電圧を、５Ｖチャンネル平滑部７３において平滑化した後（ＳＰ５）、ハードディスクドライブ本体４２に出力する（ＳＰ６）。

このとき５Ｖチャンネルでは、フィードバックループ内の第２の電流−電圧変換抵抗Ｒ３と並列に設けられた第２の位相補償回路７４の存在により、５Ｖチャンネルに過渡電流が発生した場合においても、５Ｖチャンネルの出力電圧の過渡的な変動が所定の許容電圧変動範囲ＬＥ１内に抑えられる。

このようにこのＤＣ−ＤＣコンバータ４１では、１２Ｖチャンネルのフィードバックループ内に設けた第１の位相補償回路７０によって、ハードディスクドライブ本体４２のシーク動作時における１２Ｖチャンネルの出力電圧の変動を許容電圧変動範囲ＬＥ２内に抑制すると共に、５Ｖチャンネルのフィードバックループ内に設けた第２の位相補償回路７４によって、ハードディスクへのデータの読み書き時における５Ｖチャンネルの出力電圧の過渡的な変動を許容電圧変動範囲ＬＥ１内に抑制することができる。

従って、このＤＣ−ＤＣコンバータ４１によれば、ハードディスクドライブ４２の誤動作の原因となる過渡電流に起因する電圧変動を効率的に低減させることができる。またこのＤＣ−ＤＣコンバータ４１によれば、ハードディスクドライブ４２のシーク動作時やその後のハードディスクへのデータの読み書き時においても、１２Ｖチャンネルの出力電圧及び５Ｖチャンネルの出力電圧の双方の電圧変動を対応する許容電圧変動範囲ＬＥ２，ＬＥ１内に抑えることができ、これによりハードディスクドライブの破損を有効に防止することができる。

（２）第２の実施の形態
図８について上述した第１の実施の形態によるＤＣ−ＤＣコンバータ４１では、１２Ｖチャンネル用及び５Ｖチャンネル用の２つの制御回路（１２Ｖチャンネル用制御回路６７及び５Ｖチャンネル用制御回路７２）を必要としており、このためＤＣ−ＤＣコンバータ４１の回路構成が煩雑でコスト高となる問題がある。

そこで、ＤＣ−ＤＣコンバータ４１の定電圧回路を、図８との対応部分に同一符合を付した図１１に示すように構成することが考えられる。

この定電圧回路８０は、電力変換部８０におけるトランス８１の二次側コイルとして１２Ｖチャンネル用二次側コイル８１Ａ及び５Ｖチャンネル用二次側コイル８１Ｂの２つを備える。また電力変換部８０のＭＯＳ型ＦＥＴＱ１は、制御回路８２によりＰＷＭ制御されてオン／オフされる。これにより電力変換部８１では、ＭＯＳ型ＦＥＴＱ１のオン／オフに伴うトランス８１の一次側コイルの電流変動に応じてトランス８１の１２Ｖチャンネル用二次側コイル８１Ａに１２Ｖ用の誘起電圧が発生し、これが１２Ｖチャンネル用整流部８３に与えられる。

１２Ｖチャンネル用整流部８３は、トランス８１の１２Ｖチャンネル用二次側コイル８１Ａに並列接続された第１のＭＯＳ型ＦＥＴＱ１０と、第１のＭＯＳ型ＦＥＴＱ１０のソース及び１２Ｖチャンネル用二次側コイル８１Ａ間に配設された第２のＭＯＳ型ＦＥＴＱ１１とから構成されている。なお、図１１において、Ｄ１０は第１のＭＯＳ型ＦＥＴＱ１０の寄生ダイオードを示し、Ｄ１１は第２のＭＯＳ型ＦＥＴＱ１１の寄生ダイオードを示す。

これら第１及び第２のＭＯＳ型ＦＥＴＱ１０，Ｑ１１は、電力変換部８０のＭＯＳ型ＦＥＴＱ１のオン／オフに同期させて、制御回路８２により異なるタイミングでオン／オフされる。これにより電力変換部８０における１２Ｖチャンネル用二次側コイル８１Ａの出力電圧を全波整流してなる整流電圧が得られ、これが１２Ｖチャンネル平滑部６９において平滑される。そして、この結果として得られた１２Ｖチャンネルの出力電圧でなる１２Ｖの直流電圧が同じ筐体４０内のハードディスクドライブ本体４２に供給される。

一方、電力変換部８１のＭＯＳ型ＦＥＴＱ１のオン／オフに伴うトランス８１の一次側コイルの電流変動に応じてトランスの５Ｖチャンネル用の二次側コイル（以下、これを５Ｖチャンネル用二次側コイルと呼ぶ）に誘起電流が発生し、これが５Ｖチャンネル用整流部８４に与えられる。

５Ｖチャンネル用整流部８４は、１２Ｖチャンネル用整流部８３と同様に、トランス８１の５Ｖチャンネル用二次側コイル８１Ａに並列接続された第１のＭＯＳ型ＦＥＴＱ１２と、第１のＭＯＳ型ＦＥＴＱ１２のソース及び５Ｖチャンネル用二次側コイル８１Ｂ間に配設された第２のＭＯＳ型ＦＥＴＱ１３とから構成されている。なお、図１１において、Ｄ１２は第１のＭＯＳ型ＦＥＴＱ１２の寄生ダイオードを示し、Ｄ１３は第２のＭＯＳ型ＦＥＴＱ１３の寄生ダイオードを示す。

これら第１及び第２のＭＯＳ型ＦＥＴＱ１２，Ｑ１３は、１２Ｖチャンネル制御回路８２により異なるタイミングでオン／オフするようにＰＷＭ制御される。これにより電力変換部８０における５Ｖチャンネル用二次側コイル８１Ｂの出力電圧を全波整流してなる整流電圧が得られ、これが５Ｖチャンネル平滑部７３において平滑される。そして、この結果として得られた５Ｖチャンネルの出力電圧でなる５Ｖの直流電圧が同じ筐体４０内のハードディスクドライブ本体４２に供給される。

また１２Ｖチャンネルの出力電圧は、制御回路８２にも与えられる。制御回路８２は、１２Ｖチャンネルの出力電圧を常時モニタし、これが常に１２Ｖを維持するように電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御する。

一方、図１１との対応部分に同一符号を付して示す図１３は、ＤＣ−ＤＣコンバータ４１の定電圧回路の他の構成例を示すものである。この定電圧回路８５では、１２Ｖチャンネル平滑部６９の出力電圧に代えて、５Ｖチャンネル平滑部７３の出力電圧が制御回路８６に与えられる。制御回路８６は、この５Ｖチャンネル平滑部７３の出力電圧を常時モニタし、これが常に５Ｖを維持するように電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御する。

これら図１１及び図１３に示すような構成を有する定電圧回路８０，８５では、制御回路８２，８６を１２Ｖチャンネル及び５Ｖチャンネルの双方で共用しているため、１２Ｖチャンネル用及び５Ｖチャンネル用の制御回路をそれぞれ設ける場合に比べて、回路構成を簡略化してコストを低減させ得る利点がある。

しかしながら、例えば図１１について上述した定電圧回路８０では、制御回路８２が１２Ｖチャンネルの出力に基づいて電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御するために５Ｖチャンネルの電圧変動が大きくなって、図１２（Ａ）及び（Ｂ）に示すように、１２Ｖチャンネルについては電圧変動を許容電圧変動範囲ＬＥ２内に納めることができても（図１２（Ａ））、５Ｖチャンネルについては電圧変動が許容電圧変動範囲ＬＥ１を超える場合がある（図１２（Ｂ））。

同様に、図１３について上述した定電圧回路８５では、制御回路８６が５Ｖチャンネルの出力に基づいて電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御するために５Ｖチャンネルの電圧変動が大きくなって、図１４に示すように、５Ｖチャンネルについては電圧変動を許容電圧変動範囲ＬＥ１内に納めることができても（図１４（Ａ））、１２Ｖチャンネルについては電圧変動が許容電圧変動範囲ＬＥ２を超える場合がある（図１４（Ｂ））。

そこで、更なる改善策として、図１１との対応部分に同一符合を付した図１５に示すように、１２Ｖチャンネルと５Ｖチャンネルとの制御度合の整合を取ることが考えられる。

すなわちこの定電圧回路９０では、１２Ｖチャンネルの１２Ｖラインが第１及び第２の分圧抵抗Ｒ１０，Ｒ１１を介して１２ＶチャンネルのグランドラインＧＮ２と接続されると共に、５Ｖチャンネルの５Ｖラインが第３及び第２の分圧抵抗Ｒ１２，Ｒ１１を介して１２ＶチャンネルのグランドラインＧＮ２と接続され、第１及び第２の分圧抵抗Ｒ１０，Ｒ１１の接続中点が制御回路９１に接続されている。従って、第１の分圧抵抗Ｒ１０には１２Ｖチャンネルの出力電圧が印加され、第３の分圧抵抗Ｒ１２には５Ｖチャンネルの出力電圧が印加される。そして制御回路９１は、第１及び第２の分圧抵抗Ｒ１０，Ｒ１１の接続中点が所定電圧となるように、電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御する。

このような構成の定電圧回路９０では、１２Ｖチャンネルにおける過渡電流の発生タイミングと、５Ｖチャンネルにおける過渡電流の発生タイミングとが重ならないことを前提として、第１及び第３の分圧抵抗Ｒ１０，Ｒ１２の抵抗値の比率に応じて１２Ｖチャンネルに対する制御度合いと５Ｖチャンネルに対する制御度合いとが決定するため、１２Ｖチャンネル及び５Ｖチャンネルの電圧制御を１つの制御回路９１によって行うことができる。

しかしながら、かかる定電圧回路９０では、第１及び第３の分圧抵抗Ｒ１０，Ｒ１２の抵抗値の設定によって、１２Ｖチャンネル及び５Ｖチャンネルの制御割合が決定するため、第１及び第３の分圧抵抗Ｒ１０，Ｒ１２の抵抗値の設定が難しく、またバランスを取った設定にしても図１６に示すように、結局電圧の過渡期において１２Ｖチャンネルの電圧変動（図１６（Ａ）の下段）及び５Ｖチャンネルの電圧変動（図１６（Ｂ）の下段）のいずれもがそれぞれ許容電圧変動範囲ＬＥ２，ＬＥ１を越えてしまう問題がある。

そこで第２の実施の形態ではこの問題を解決すべく、図１５との対応部分に同一符号を付した図１７に示すように、図１５について上述した定電圧回路９０の第１の分圧抵抗Ｒ１と並列に、抵抗Ｒ２０及びコンデンサＣ２０を直列接続してなる第１の位相補償回路１０１を接続すると共に、第３の分圧抵抗Ｒ１２と並列に、抵抗Ｒ２１及びコンデンサＣ２１を直接接続してなる第２の位相補償回路１０２を接続している。

この場合において、この第２の実施の形態による定電圧回路１００では、第１及び第２の位相補償回路１０１，１０２の抵抗Ｒ２０，Ｒ２１として、それぞれ第１及び第３の分圧抵抗Ｒ１０，Ｒ１２に比べて抵抗値が格段的に小さいものが用いられている。

これによりこの定電圧回路１００では、通常時には１２Ｖチャンネルの出力電流が第１の分圧抵Ｒ１０抗を通って第２の分圧抵抗Ｒ１１に流れ込むのに対して、ハードディスクドライブ本体４２のシーク動作によって１２Ｖチャンネルの出力電流に図１７（Ｂ）の上段に示すような過渡電流が生じた場合、この過渡電流が第１の分圧抵抗Ｒ１０及び第１の位相補償回路１０１のうちの抵抗値の小さい第１の位相補償回路１０１の方を通って第２の分圧抵抗Ｒ１１に流れ込む。

そして、このように過渡電流の流れが変化した場合、１２Ｖチャンネルのフィードバックループ全体としての抵抗値（制御回路９１内の抵抗を含む）が第１の分圧抵抗Ｒ１０の抵抗値と第１の位相補償回路１０１の抵抗Ｒ２０の抵抗値との差分だけ下がることとなり、この結果当該フィードバックループのゲインが高くなって、その応答性能が向上する。また、このとき第２の分圧抵抗Ｒ１２にも５Ｖチャンネルの出力電流が流れているものの、第１の位相補償回路１０１の抵抗Ｒ２０の抵抗値が第２の分圧抵抗Ｒ１２の抵抗値に比べて格段的に小さいため、１２Ｖチャンネルが支配的に制御されることとなる。

従って、例えば第１の位相補償回路１０１が存在しないときに図１８（Ｂ）の上段に示すシーク時の１２Ｖチャンネルの出力電流の変動に伴って発生する図１８（Ｂ）の下段に示すような電圧変動の立下り時及び立ち上がり時において発生していたオーバーシュートを、この図１８（Ｂ）のようにフィードバックループの応答特性の向上により抑圧することができ、１２Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ２内に抑えることができる。

同様に、この定電圧回路１００では、通常時には５Ｖチャンネルの出力電流が第３の分圧抵抗Ｒ１２を通って第２の分圧抵抗Ｒ１１に流れ込むのに対して、ハードディスクへのデータの読み書きに伴って５Ｖチャンネルの出力電流に図１８（Ａ）の上段に示すような過渡電流が発生した場合、この過渡電流が第３の分圧抵抗Ｒ１２及び第２の位相補償回路１０２のうちの抵抗値の小さい第２の位相補償回路１０２の方を通って第２の分圧抵抗Ｒ１１に流れ込む。

そして、このように過渡電流の流れが変化した場合、５Ｖチャンネルのフィードバックループ全体としての抵抗値（制御回路９１内の抵抗を含む）が第３の分圧抵抗Ｒ１２と第２の位相補償回路１０２の抵抗Ｒ２１の抵抗値との差分だけ下がることとなり、この結果当該フィードバックループのゲインが高くなってその応答性能が向上する。また、このとき第１の分圧抵抗Ｒ１０にも１２Ｖチャンネルの出力電流が流れているものの、第２の位相補償回路１０２の抵抗値が第１の分圧抵抗Ｒ１０に比べて格段的に抵抗値が小さいため、５Ｖチャンネルが支配的に制御されることとなる。

従って、例えば第２の位相補償回路１０２が存在しないときに図１８（Ａ）の下段に示す５Ｖチャンネルの出力電圧における電圧変動の立下り時及び立ち上がり時において発生していたオーバーシュートをフィードバックループの応答特性の向上により抑制することができ、かくして５Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ１内に抑えることができる。

図１９は、この定電圧回路１００を用いたＤＣ−ＤＣコンバータ１０５（図７）がハードディスクドライブ本体４２に１２Ｖ及び５Ｖの各電源電圧を出力するまでの一連の処理の流れを表すフローチャートである。このＤＣ−ＤＣコンバータ１０５では、第１又は第２の電源コモンパス５１，５３を通じて供給される１２〜４８Ｖ系の給電電圧を、逆流電流防止回路５３及び定電圧回路１００内の過電流保護回路部６２を順次介して入力フィルタ部６３に入力し、この入力フィルタ部６３におけるフィルタリング処理により安定化させる（ＳＰ１０）。

そしてＤＣ−ＤＣコンバータ１０５では、この安定化させた給電電圧を、電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御することによって、必要とされる電源電圧にＤＣ−ＤＣ変換する（ＳＰ１１）。このとき１２Ｖチャンネルでは、フィードバックループ内の第１の分圧抵抗Ｒ１０と並列に設けられた第１の位相補償回路１０１が１２Ｖチャンネルに過渡電流が発生した場合にのみ動作して、１２Ｖチャンネルに優先的に安定化制御を働かせることにより、１２Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ２内に抑える（ＳＰ１１）。

さらにＤＣ−ＤＣコンバータ１０５では、その後ＤＣ−ＤＣ変換した電圧を１２Ｖチャンネル整流部８３において整流し、１２Ｖチャンネル平滑部６９において平滑化した後（ＳＰ１２）、ハードディスクドライブ本体４２に出力する（ＳＰ１３）。

またこのとき５Ｖチャンネルでは、フィードバックループ内の第３の分圧抵抗Ｒ１２と並列に設けられた第２の位相補償回路１０２が５Ｖチャンネルに過渡電流が発生した場合にのみ動作して、５Ｖチャンネルに優先的に安定化制御を働かせることにより、５Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ１内に抑える（ＳＰ１１）。

さらにＤＣ−ＤＣコンバータ１０５では、その後ＤＣ−ＤＣ変換した電圧を５Ｖチャンネル用整流部８４において整流し、５Ｖチャンネル平滑部７３において平滑化した後（ＳＰ１４）、ハードディスクドライブ本体４２に出力する（ＳＰ１５）。

このようにこの定電圧回路１００を用いたＤＣ−ＤＣコンバータ１０５は、１２Ｖチャンネルの出力電圧に生じた過渡的な電圧変動及び５Ｖチャンネルの出力電圧に生じたｊ過渡的な電圧変動の双方を１つの制御回路９１によって抑制することができるため、第１の実施の形態によるＤＣ−ＤＣコンバータ４１と比べて簡易な回路構成で安価に構築することができる。

（３）第３の実施の形態
図１７との対応部分に同一符号を付して示す図２０は、第３の実施の形態による定電圧回路１１０を示す。この定電圧回路１１０では、５Ｖチャンネル整流部８４の第１及び第２のＭＯＳ型ＦＥＴＱ１２，Ｑ１３に対する制御回路９１の制御ライン上にスイッチ回路１１１が介挿されている。

そしてスイッチ回路１１は、通常時、制御回路９１から出力される５Ｖチャンネル整流部８４の第１のＭＯＳ型ＦＥＴのゲートＱ１２に印加すべき第１のＰＷＭ信号は通さず、制御回路９１から出力される５Ｖチャンネル整流部８４の第２のＭＯＳ型ＦＥＴＱ１３のゲートに印加すべき第２のＰＷＭ信号のみを通すようになされている。従って、５Ｖチャンネル整流部８４では、通常時、第２のＭＯＳ型ＦＥＴＱ１３のスイッチングによって、電力変換部８３のトランス８１の５Ｖチャンネル用二次側コイル８１Ｂから出力される出力電圧を整流する。

一方、このスイッチ回路１１１は、５Ｖチャンネルの５Ｖラインと接続されており、当該５Ｖチャンネルの出力電圧が供給される。そしてスイッチ回路１１１は、この５Ｖチャンネルの出力電圧に基づいて当該出力電圧の変動の度合いを常時監視し、例えば５Ｖチャンネルの出力電流に図２１（Ａ）の最上段に示すような過渡電流が発生するなどして、５Ｖチャンネルの出力電圧が所定の第１の閾値以上の度合で低下したときには（図２１（Ａ）の４段目の波形の立ち下がり部分を参照）、図２１（Ａ）の２段目のように、５Ｖチャンネルの出力電圧が５Ｖ以上となるまで、制御回路９１からの第１のＰＷＭ信号を５Ｖチャンネル整流部８４の第１のＭＯＳ型ＦＥＴＱ１２のゲートに印加する。

またスイッチ回路１１１は、５Ｖチャンネルの出力電圧が所定の第２の閾値以上の度合で上昇したときには（図２１（Ａ）の４段目の波形の立上がり部分を参照）、図２１（Ａ）の３段目のように、５Ｖチャンネルの出力電圧が５Ｖ以下となるまで、制御回路９１からの第２のＰＷＭ信号を５Ｖチャンネル整流部８４の第２のＭＯＳ型ＦＥＴＱ１３のゲートに印加するのを停止する。

そして、スイッチ回路１１１においてこのような制御を行った場合、５Ｖチャンネル整流部８４では、通常時、第１のＭＯＳ型ＦＥＴがＱ１２動作を停止しているため、これを流れる電流に第１のＭＯＳ型ＦＥＴＱ１２の寄生ダイオードＤ１２により0.6Ｖ程度の電圧降下が生じるのに対して、第１のＭＯＳ型ＦＥＴＱ１２を動作させたときには、かかる電圧降下値が第１のＭＯＳ型ＦＥＴＱ１２の動作抵抗である0.3〜0.4Ｖ程度となる。よって、このとき図２１（Ａ）の４段目に示すように、何もしない場合の５Ｖチャンネルの出力電圧（破線）に対して、実際の５Ｖチャンネルの出力電圧（実線）が、第１のＭＯＳ型ＦＥＴＱ１２を動作させた場合の電圧降下値と動作させない場合の電圧降下値との差分だけ上昇することとなって、電圧変動の変動量を低減させることができる。

また５Ｖチャンネル整流部８４では、通常時、第２のＭＯＳ型ＦＥＴＱ１３が動作しているため、これを流れる電流に第２のＭＯＳ型ＦＥＴＱ１３により0.3〜0.4Ｖ程度の電圧降下が生じるのに対して、第２のＭＯＳ型ＦＥＴＱ１３の動作を停止させたときには、かかる電圧降下値が第２のＭＯＳ型ＦＥＴＱ１３の寄生ダイオードＤ１３の抵抗である0.6Ｖ程度となる。よって、このとき図２１（Ａ）の４段目に示すように、何もしない場合の５Ｖチャンネルの出力電圧（破線）に対して、実際の５Ｖチャンネルの出力電圧（実線）が、第２のＭＯＳ型ＦＥＴＱ１３を動作させた場合の電圧降下値と動作させない場合の電圧降下値との差分だけ５Ｖチャンネルの出力電圧が下降することとなって、電圧変動の変動量を低減させることができる。

図２２は、この定電圧回路１１０を用いたＤＣ−ＤＣコンバータ１１２（図７）がハードディスクドライブ本体４２に１２Ｖ及び５Ｖの各電源電圧を出力するまでの一連の処理の流れを表すフローチャートである。このＤＣ−ＤＣコンバータ１０５では、第１又は第２の電源コモンパス５１，５３を通じて供給される１２〜４８Ｖ系の給電電圧を、逆流電流防止回路５３及び定電圧回路１００内の過電流保護回路部６２を順次介して入力フィルタ部６３に入力し、この入力フィルタ部６３におけるフィルタリング処理により安定化させる（ＳＰ２０）。

そしてＤＣ−ＤＣコンバータ１１２では、この安定化させた給電電圧を、電力変換部８０のＭＯＳ型ＦＥＴＱ１をＰＷＭ制御することによって、必要とされる電源電圧にＤＣ−ＤＣ変換する（ＳＰ２１）。このとき１２Ｖチャンネルでは、フィードバックループ内の第１の分圧抵抗Ｒ１０と並列に設けられた第１の位相補償回路１０１が１２Ｖチャンネルに過渡電流が発生した場合にのみ動作して、１２Ｖチャンネルに優先的に安定化制御を働かせることにより、１２Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ２内に抑える（ＳＰ２１）。

さらにＤＣ−ＤＣコンバータ１１２では、その後ＤＣ−ＤＣ変換した電圧を１２Ｖチャンネル整流部８３において整流し、１２Ｖチャンネル平滑部６９において平滑化した後（ＳＰ２２）、ハードディスクドライブ本体４２に出力する（ＳＰ２３）。

またこのとき５Ｖチャンネルでは、フィードバックループ内の第３の分圧抵抗Ｒ１２と並列に設けられた第２の位相補償回路１０２が５Ｖチャンネルに過渡電流が発生した場合にのみ動作して、５Ｖチャンネルに優先的に安定化制御を働かせることにより、５Ｖチャンネルの出力電圧の変動を所定の許容電圧変動範囲ＬＥ１内に抑える（ＳＰ２１）。さらにこれに加えて、スイッチ回路１１１が５Ｖチャンネルの出力電圧を監視して、５Ｖチャンネル整流部８４の第１若しくは第２のＭＯＳ型ＦＥＴＱ１２，Ｑ１３を動作させて整流するか、又は第１若しくは第２のＭＯＳ型ＦＥＴＱ１２，Ｑ１３の寄生ダイオードＤ１２，Ｄ１３によって整流するかを制御することにより、更なる安定化を図る（ＳＰ２１）。

さらにＤＣ−ＤＣコンバータ１１２では、その後ＤＣ−ＤＣ変換した電圧を５Ｖチャンネル用整流部８４において整流し、５Ｖチャンネル平滑部７３において平滑化した後（ＳＰ２４）、ハードディスクドライブ本体４２に出力する（ＳＰ２５）。

このようにこの定電圧回路１１０を用いたＤＣ−ＤＣコンバータ１１２では、５Ｖチャンネルの出力電圧を監視して、５Ｖチャンネル整流部８４の第１若しくは第２のＭＯＳ型ＦＥＴを動作させて整流するか、又は第１若しくは第２のＭＯＳ型ＦＥＴの寄生ダイオードによって整流するかを制御するため、第２の実施の形態による定電圧回路１００を用いたＤＣ−ＤＣコンバータ１０５と比べて、より一層と５Ｖチャンネルの安定化を図ることができる。

従って、このＤＣ−ＤＣコンバータ１１２によれば、第２の実施の形態によるＤＣ−ＤＣコンバータ１０５により得られる効果に加えて、ハードディスクドライブ本体４２（ハードディスクドライブ２３）の誤動作の原因となる過渡電流に起因する電圧変動をより一層と効率的に低減させることができるという効果をも得ることができる。

（４）他の実施の形態
なお上述の第２及び第３の実施の形態においては、５Ｖチャンネル及び１２Ｖチャンネルの双方に位相補償回路１０１，１０２（図１７）を設けるようにした場合について述べたが、本発明はこれに限らず、５Ｖチャンネル及び１２Ｖチャンネルの一方にのみ位相補償回路を設けるようにしても良い。このようにすることによって、少なくともその位相補償回路を設けた５Ｖチャンネル又は１２Ｖチャンネルについて出力電圧の過渡的な変動を効果的に抑制することができる。

また上述の第１〜第３の実施の形態においては、第１及び第２の電源系５０Ａ，５０Ｂから第１又は第２の電源コモンパス５１Ａ，５１Ｂを介して供給される１２〜４８Ｖ系の直流電圧（第１の直流電圧）を１２Ｖ又は５Ｖの直流電圧（第２の直流電圧）に変換する電圧変換部を、図８、図１７及び図２０に示す構成の過電流保護回路部６２、入力フィルタ部６３、電力変換部６５，８０、１２Ｖチャンネル整流部６８，８３及び１２Ｖチャンネル平滑部６９と、５Ｖチャンネル整流部７１，８４及び５Ｖチャンネル平滑部７３とで構成するようにした場合について述べたが、本発明はこれに限らず、電圧変換部の構成としては、この他種々の構成を広く適用することができる。

また上述の第１〜第３の実施の形態においては、１２Ｖチャンネルや５Ｖチャンネルの出力電圧に過渡的な電圧変動が生じた場合に制御部（１２Ｖチャンネル制御回路６７（図８）、５Ｖチャンネル制御回路７２（図８）、制御回路８２，９１（図１１、図１５））の応答特性を切り替える応答特性切替え部を、図８や図１７のように構成された位相補償回路７０，７４，１０１，１０２と、抵抗Ｒ１，Ｒ３，Ｒ１０，Ｒ１２（図８、図１７）とで構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。

本発明は、種々の形態のディスクアレイ装置に広く適用することができる。

本実施の形態によるディスクアレイ装置の外観構成を示す略線的な斜視図である。 制御装置の外観構成を示す略線的な分解斜視図である。 制御装置の外観構成を示す略線的な六面図である。 駆動装置の外観構成を示す略線的な六面図である。 本実施の形態によるディスクアレイ装置の内部構成を簡略的に示すブロック図である。 ハードディスクドライブの構成の説明に供する略線図である。 本実施の形態によるディスクアレイ装置における電力供給方式を示すブロック図である。 第１の実施の形態によるＤＣ−ＤＣコンバータの定電圧回路の構成を示す略線的な回路図である。 図８の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 図８の定電圧回路の動作説明に供するフローチャートである。 ＤＣ−ＤＣコンバータの定電圧回路の構成例を示す略線的な回路図である。 図１１の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 ＤＣ−ＤＣコンバータの定電圧回路の構成例を示す略線的な回路図である。 図１３の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 ＤＣ−ＤＣコンバータの定電圧回路の構成例を示す略線的な回路図である。 図１５の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 第２の実施の形態によるＤＣ−ＤＣコンバータの定電圧回路の構成を示す略線的な回路図である。 図１７の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 図１７の定電圧回路の動作説明に供するフローチャートである。 第３の実施の形態によるＤＣ−ＤＣコンバータの定電圧回路の構成を示す略線的な回路図である。 図２０の定電圧回路における出力電圧の電圧変動の説明に供する波形図である。 図２０の定電圧回路の動作説明に供するフローチャートである。

符号の説明

１……ディスクアレイ装置、２……制御装置、３……駆動装置、２３……ハードディスクドライブ、４１，１０５，１１２……ＤＣ−ＤＣコンバータ、４２……ハードディスクドライブ本体、６５，８０……電力変換部、６８，８３……１２Ｖチャンネル整流部、７０，７４，１０１，１０２……位相補償回路、７１……同期整流部、８４……５Ｖチャンネル整流部、Ｃ３，Ｃ５，Ｃ２０，Ｃ２１……コンデンサ、Ｄ１０〜Ｄ１３……寄生ダイオード、Ｑ１０〜Ｑ１３……ＭＯＳ型ＦＥＴ、Ｒ１〜Ｒ４，Ｒ２０，Ｒ２１……抵抗、Ｒ１０〜Ｒ１３……分圧抵抗。

Claims (6)

1. それぞれデータを記憶する複数のハードディスクドライブを有し、電源共通バスを通じて各前記ハードディスクドライブにそれぞれ供給される第１の直流電圧を、各前記ハードディスクドライブ側において、当該ハードディスクドライブが必要な第２の直流電圧へ変換するディスクアレイ装置において、
   前記ＤＣ−ＤＣコンバータは、
   前記第１の直流電圧を前記第２の直流電圧に変換する電圧変換部と、
   前記電圧変換部から出力される前記第２の直流電圧に基づいて、当該第２の直流電圧の変動を抑制するように当該電圧変換部を制御する制御部と、
   前記第２の直流電圧の過渡的な電圧変動が生じたときに、前記第２の直流電圧の変動に対する前記制御部の応答特性を向上させるように、前記第２の直流電圧の変動に対する前記制御部の前記応答特性を切り替える応答特性切替え部と
   を備えることを特徴とするディスクアレイ装置。
2. 前記応答特性切替え部は、
   前記電圧変換部と前記制御部間のフィードバックループ内における前記制御部の前段に設けられた第１の抵抗と、
   前記第１の抵抗に並列に接続された、第２の抵抗及びコンデンサを直列接続してなる位相補償回路と
   を備えることを特徴とする請求項１に記載のディスクアレイ装置。
3. 前記電圧変換部は、前記第１の直流電圧を互いに異なる複数種類の第２の直流電圧に変換し、
   各前記第２の直流電圧に対する制御度合いを整合する整合部を備え、
   前記制御部は、前記整合部により整合された制御度合いで各前記第２の直流電圧の変動をそれぞれ抑制するように前記電圧変換部を制御する
   ことを特徴とする請求項１に記載のディスクアレイ装置。
4. 前記整合部は、
   各前記第２の直流電圧にそれぞれ対応させて設けられ、それぞれ一端側に対応する前記第２の直流電圧が印加される複数の第１の分圧用抵抗と、
   各前記第１の分圧用抵抗の他端側の接続中点及びグランド間に接続された第２の分圧用抵抗とを備え、
   前記制御部は、
   前記各前記第１の分圧用抵抗の他端側の接続中点が所定電圧となるように前記電圧変換部を制御する
   ことを特徴とする請求項１に記載のディスクアレイ装置。
5. 各前記第２の直流電圧のうちの少なくとも１つに対応させて、前記整合部に前記応答特性切替え部が設けられた
   ことを特徴とする請求項３に記載のディスクアレイ装置。
6. トランジスタを用いて形成され、前記第２の直流電圧を整流する整流部と、
   前記整流部の前記トランジスタを動作又は停止させるように前記トランジスタの動作状態を切り替える切替え部と
   を備え、
   前記切替え部は、
   各前記第２の直流電圧のうちの少なくとも１つの前記第２の直流電圧の変動を監視し、当該第２の直流電圧の過渡的な変動を検出したときに、オン時の前記トランジスタによる電圧降下と、オフ時の前記トランジスタの寄生ダイオードによる電圧降下との差分を利用して前記第２の直流電圧の変動を抑制するように、前記トランジスタの動作状態を切り替える
   ことを特徴とする請求項１に記載のディスクアレイ装置。
   
   

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