JP2006304343A

JP2006304343A - A/d converter

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Publication number: JP2006304343A
Application number: JP2006162003A
Authority: JP
Inventors: Akira Yugawa; 彰湯川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-06-12
Filing date: 2006-06-12
Publication date: 2006-11-02
Anticipated expiration: 2024-04-09
Also published as: JP4545116B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an A/D converter, capable of preventing data resulting in all 1s or all 0s from being outputted as its output, even if pulsing noise enters immediately prior to the end of sampling. <P>SOLUTION: This successive approximation type A/D converter is provided with a voltage comparator 1, a successive approximation register 2 and a D/A converter 3. The voltage comparator 1 is provided with two or more differential amplifiers 11 and 12 connected in series via a capacitor pair. When an inputted analog signal is sampled, switches S21 and S22, provided between a sampling capacitor C1 and the differential amplifier 11, are turned off, to thereby prevent pulsing noise from transmitting. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＡＤ変換器に関し、特に、逐次比較型ＡＤ変換器において用いられるサンプルホールド付き電圧比較器の構成に関する。 The present invention relates to an AD converter, and more particularly, to a configuration of a voltage comparator with a sample and hold used in a successive approximation type AD converter.

従来の逐次比較型ＡＤ変換器の構成を図２に示す。当該ＡＤ変換器は、ＭＯＳ集積回路で実現され、電圧比較器１、逐次比較レジスタ２及びＤＡ変換器３を備えている。電圧比較器１は、入力されたアナログ信号をサンプリングする機能と電圧比較を行なう機能を併せ持っている。電圧比較器１の正入力端子は、サンプリング容量であるコンデンサＣ１と接続され、スイッチＳ１及びコンデンサＣ１を介してＡＤ変換の対象となるアナログ信号ＡＩＮが入力される。また、当該電圧比較器１の正入力端子とコンデンサＣ１との間の接続点は、スイッチＳ６を介して基準電圧ＶＲにバイアスされている。 The configuration of a conventional successive approximation AD converter is shown in FIG. The AD converter is realized by a MOS integrated circuit, and includes a voltage comparator 1, a successive approximation register 2, and a DA converter 3. The voltage comparator 1 has both a function of sampling an input analog signal and a function of performing voltage comparison. The positive input terminal of the voltage comparator 1 is connected to a capacitor C1, which is a sampling capacitor, and an analog signal AIN to be subjected to AD conversion is input via the switch S1 and the capacitor C1. The connection point between the positive input terminal of the voltage comparator 1 and the capacitor C1 is biased to the reference voltage VR via the switch S6.

電圧比較器１の負入力端子は、コンデンサＣ２の一端に接続されるとともに、スイッチＳ５を介して基準電圧ＶＲにバイアスされている。また、コンデンサＣ２の他端はスイッチＳ３、Ｓ４を介して基準電圧ＶＲにバイアスされている。 The negative input terminal of the voltage comparator 1 is connected to one end of the capacitor C2, and is biased to the reference voltage VR via the switch S5. The other end of the capacitor C2 is biased to the reference voltage VR via the switches S3 and S4.

逐次比較レジスタ２は、電圧比較器１の出力端子と接続され、当該電圧比較器１の出力信号を保持する。ＤＡ変換器３は、逐次比較レジスタ２のデータをアナログ信号に変換する。ＤＡ変換器３の出力端子は、スイッチＳ２及びコンデンサＣ１を介して電圧比較器１の正入力端子に接続されている。 The successive approximation register 2 is connected to the output terminal of the voltage comparator 1 and holds the output signal of the voltage comparator 1. The DA converter 3 converts the data in the successive approximation register 2 into an analog signal. The output terminal of the DA converter 3 is connected to the positive input terminal of the voltage comparator 1 via the switch S2 and the capacitor C1.

このような構成を有する逐次比較型ＡＤ変換器において用いられる電圧比較器１は、例えば、図３に示されるような構成を有する。即ち、差動増幅器１１、１２、終段増幅器１３を複数段容量結合により接続している。そして、各差動段には基準電圧ＶＲを供給するスイッチＳ５乃至Ｓ１０が接続されている。この回路の基本形は、例えば、非特許文献１に開示されている。 The voltage comparator 1 used in the successive approximation AD converter having such a configuration has a configuration as shown in FIG. 3, for example. That is, the differential amplifiers 11 and 12 and the final stage amplifier 13 are connected by multi-stage capacitive coupling. Each differential stage is connected to switches S5 to S10 for supplying a reference voltage VR. The basic form of this circuit is disclosed in Non-Patent Document 1, for example.

さらに、電圧比較器１において用いられる差動増幅器１１、１２は、例えば、図４に示す構成を有する。即ち、ゲート電極がそれぞれ接地されたトランジスタ１１１、１１２にそれぞれ正入力となるゲート電極を有するトランジスタ１１３と負入力となるゲート電極を有するトランジスタ１１４が直列に接続され、バイアス用のトランジスタ１１５を介して接地されている。また、電圧比較器１における終段増幅器１３は、例えば、図５に示すように、トランジスタ１３１乃至トランジスタ１４０が配線された構成を有する。 Furthermore, the differential amplifiers 11 and 12 used in the voltage comparator 1 have, for example, the configuration shown in FIG. That is, a transistor 113 having a gate electrode serving as a positive input and a transistor 114 having a gate electrode serving as a negative input are connected in series to the transistors 111 and 112 whose gate electrodes are grounded, respectively, and are connected via a bias transistor 115. Grounded. Further, the final stage amplifier 13 in the voltage comparator 1 has a configuration in which transistors 131 to 140 are wired as shown in FIG. 5, for example.

続いて、図３に示す従来の電圧比較器１の動作について説明する。当該電圧比較器１は、入力信号をサンプリングする動作と、電圧比較を行なう動作を交互に行なう。図３では、入力信号をサンプリングする際にオン状態にあるスイッチに対してはφ１を付記し、電圧比較を行なう際にオン状態にあるスイッチに対してはφ２を付記している。 Next, the operation of the conventional voltage comparator 1 shown in FIG. 3 will be described. The voltage comparator 1 alternately performs an operation for sampling an input signal and an operation for performing voltage comparison. In FIG. 3, φ1 is added to a switch that is in an on state when sampling an input signal, and φ2 is added to a switch that is in an on state when performing a voltage comparison.

まず、入力信号をサンプリングする動作について説明する。このタイミングにおいては、スイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオン状態にある。残りのスイッチＳ２、Ｓ４はオフ状態にある。まず、入力されたアナログ信号は、コンデンサＣ１に蓄えられる。基準となる電圧は、スイッチＳ５、Ｓ６を介して供給される電圧ＶＲとなる。 First, an operation for sampling an input signal will be described. At this timing, the switches S1, S3, S5, S6, S7, S8, S9, and S10 are on. The remaining switches S2, S4 are in the off state. First, the input analog signal is stored in the capacitor C1. The reference voltage is the voltage VR supplied via the switches S5 and S6.

差動増幅器１１の入力電圧の双方は、基準電圧ＶＲであり、出力電圧は、オフセット電圧を増幅した電圧である。第２段の差動増幅器１２の入力端子は、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８を介して、差動増幅器１１の入力端子に接続されているため、当該差動増幅器１２の入力電圧も基準電圧ＶＲとなる。同様に第２段の差動増幅器１２の出力電圧も第１段の差動増幅器１１と同じように、オフセット電圧を増幅した電圧である。第３段も同様である。このように増幅段が容量結合され、各段とも基準電圧ＶＲが入力されているため、第１段のオフセット電圧が後段に伝わらない。従って、増幅回路全体のオフセット電圧は、最終段、即ち終段増幅器１３のオフセット電圧となる。このため、入力に換算したオフセット電圧は、この例のような３段構成では、前の２段分の利得分の１と見なすことができ、かなり小さくできる。 Both of the input voltages of the differential amplifier 11 are the reference voltage VR, and the output voltage is a voltage obtained by amplifying the offset voltage. Since the input terminal of the second-stage differential amplifier 12 is connected to the input terminal of the differential amplifier 11 via the switches S5, S6, S7, and S8, the input voltage of the differential amplifier 12 is also the reference voltage. It becomes VR. Similarly, the output voltage of the second-stage differential amplifier 12 is a voltage obtained by amplifying the offset voltage in the same manner as the first-stage differential amplifier 11. The same applies to the third stage. Since the amplification stages are capacitively coupled in this way and the reference voltage VR is input to each stage, the first stage offset voltage is not transmitted to the subsequent stage. Therefore, the offset voltage of the entire amplifier circuit becomes the offset voltage of the final stage, that is, the final stage amplifier 13. For this reason, the offset voltage converted into the input can be regarded as a gain corresponding to the previous two stages in the three-stage configuration as in this example, and can be considerably reduced.

次に、電圧比較を行なう動作について説明する。この動作期間中は、図３においてφ２を付記したスイッチＳ２、Ｓ４がオン状態となり、その他のスイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオフ状態にある。そして、各差動段（差動増幅器１１、１２、終段増幅器１３）の入力は、スイッチＳ１５乃至Ｓ２０がオフ状態にあるため、基準電圧ＶＲとは切り離される。すると、差動増幅器１１、１２、終段増幅器１３は、入力の変化に応じて増幅を行なう。これにより、比較動作が行われる。
「Potential of MOS Technologies for Analog Integrated Circuits」, IEEE Journal of Solid-State Circuits, Vol. SC-13, No. 3, June 1978 Next, an operation for performing voltage comparison will be described. During this operation period, the switches S2 and S4 marked with φ2 in FIG. 3 are in the on state, and the other switches S1, S3, S5, S6, S7, S8, S9, and S10 are in the off state. The inputs of the differential stages (the differential amplifiers 11 and 12 and the final amplifier 13) are disconnected from the reference voltage VR because the switches S15 to S20 are in the off state. Then, the differential amplifiers 11 and 12 and the final stage amplifier 13 perform amplification in accordance with changes in input. Thereby, the comparison operation is performed.
"Potential of MOS Technologies for Analog Integrated Circuits", IEEE Journal of Solid-State Circuits, Vol. SC-13, No. 3, June 1978

サンプリング終了直前にパルス性の雑音が入る場合がある。この場合には、基準電圧ＶＲがスイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０により差動増幅器１１、１２、終段増幅器１３の各入力に供給されているため、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６との間で時定数を有するので基準電圧ＶＲから各スイッチＳ５乃至Ｓ１０を介して充電される経路は、この雑音に対して追従できない。他方、各差動増幅器１１、１２や終段増幅器１３の応答は十分に速い場合がある。 There may be pulse noise immediately before the end of sampling. In this case, since the reference voltage VR is supplied to the inputs of the differential amplifiers 11 and 12 and the final amplifier 13 by the switches S5, S6, S7, S8, S9, and S10, the capacitors C1, C2, C3, Since there is a time constant among C4, C5, and C6, the path charged from the reference voltage VR via the switches S5 to S10 cannot follow this noise. On the other hand, the responses of the differential amplifiers 11 and 12 and the final amplifier 13 may be sufficiently fast.

このような場合に、差動増幅器１１は、基準電圧ＶＲに固定されず、増幅を実行してしまう。そのため、増幅された雑音は、差動増幅器１１より出力され、コンデンサＣ３、Ｃ４に保持される。例えば、電圧振幅と同程度の電圧を生じさせる。そして、このような大きな電圧が生じた状態でサンプリング周期が終了することがある。 In such a case, the differential amplifier 11 is not fixed to the reference voltage VR and performs amplification. Therefore, the amplified noise is output from the differential amplifier 11 and held in the capacitors C3 and C4. For example, a voltage approximately equal to the voltage amplitude is generated. Then, the sampling cycle may end in a state where such a large voltage is generated.

差動増幅器１１、１２は、応答を早くするためにオフセット電圧があっても出力電圧が飽和しないように１０倍程度の増幅率に設計され、容量結合して次の差動段に伝達されたときに電源電圧を超えないように出力振幅が電源電圧の半分より小さくなり電圧制限されるよう設計されている。電圧差が大きいまま比較動作に入ると、差動段の出力振幅が制限されているため、この電圧差を解消できず、電圧比較器が０又は１の状態を保持したままに固定されてしまう。その結果、ＡＤ変換器の出力がすべて０又は１のデータを出力してしまう。 The differential amplifiers 11 and 12 are designed to have an amplification factor of about 10 times so that the output voltage does not saturate even if there is an offset voltage in order to speed up the response, and are capacitively coupled and transmitted to the next differential stage. Sometimes the output amplitude is less than half of the power supply voltage so that the power supply voltage is not exceeded. If the comparison operation is started with a large voltage difference, the output amplitude of the differential stage is limited, so this voltage difference cannot be eliminated, and the voltage comparator is fixed while maintaining the 0 or 1 state. . As a result, all the outputs of the AD converter output 0 or 1 data.

このように、従来のＡＤ変換器では、サンプリング終了直前にパルス性の雑音が入ると、ＡＤ変換器の出力が全て１や全て０の出力をしてしまうことになる欠点があった。 As described above, the conventional AD converter has a drawback that if the pulsed noise is input immediately before the end of the sampling, the output of the AD converter outputs all 1s or all 0s.

本発明の目的は、かかる問題を解消することにあり、サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供することにある。 An object of the present invention is to solve such a problem, and even if pulse noise occurs immediately before the end of sampling, it is possible to avoid outputting data of all 1s or all 0s. The object is to provide a possible AD converter.

本発明にかかるＡＤ変換器は、アナログ信号の入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧供給手段から基準電圧が入力される第２の端子を有する電圧比較器と、当該電圧比較器の出力端子と接続された逐次比較レジスタと、当該逐次比較レジスタのデータをアナログ信号に変換し、前記電圧比較器の第１の入力端子に入力するＤＡ変換器を備えた逐次比較型のＡＤ変換器であって、前記電圧比較器は、容量対を介して直列に接続された２以上の差動増幅器と、前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ２１、Ｓ２２）と、前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ５、Ｓ６）と、前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ２３、Ｓ２４）を有し、入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするものである。 An AD converter according to the present invention includes a first terminal connected to an analog signal input terminal via a sampling capacitor, and a voltage comparator having a second terminal to which a reference voltage is input from a reference voltage supply unit. A successive approximation register connected to the output terminal of the voltage comparator, and a sequential converter comprising a DA converter for converting the data of the successive approximation register into an analog signal and inputting the analog signal to the first input terminal of the voltage comparator A comparison type AD converter, wherein the voltage comparator is provided between two or more differential amplifiers connected in series via a capacitance pair, and between the sampling capacitor and the first-stage differential amplifier. A first switch (for example, switches S21 and S22 according to an embodiment of the present invention), a connection point between the first switch and the sampling capacitor, and the reference voltage supply means while A connected second switch (for example, switches S5 and S6 according to an embodiment of the present invention), a connection point between the first switch and the first stage operational amplifier, and the reference voltage The third switch (for example, the switches S23 and S24 according to the embodiment of the present invention) connected between the supply means and the first switch when the input analog signal is sampled. Is turned off, the second switch and the third switch are turned on, and when the voltage comparison is performed, the first switch is turned on, the second switch and the third switch The switch is turned off.

さらに、前記差動増幅器間の接続点と前記基準電圧供給手段との間に接続された第４のスイッチ（例えば、本発明の実施の形態にかかるスイッチＳ７、Ｓ８、Ｓ９、Ｓ１０）を備え、入力されたアナログ信号をサンプリングする場合には、前記第４のスイッチをオン状態にし、電圧比較を実行する場合には、前記第４のスイッチをオフ状態にしてもよい。 Furthermore, a fourth switch (for example, switches S7, S8, S9, S10 according to an embodiment of the present invention) connected between a connection point between the differential amplifiers and the reference voltage supply means is provided, When the input analog signal is sampled, the fourth switch may be turned on, and when the voltage comparison is performed, the fourth switch may be turned off.

また、入力されたアナログ信号をサンプリングする場合には、前記差動増幅器より出力されたオフセット電圧を当該差動増幅器の出力側に設けられた容量に保持することが好ましい。 When sampling an input analog signal, it is preferable to hold the offset voltage output from the differential amplifier in a capacitor provided on the output side of the differential amplifier.

さらに、電圧比較を実行する場合には、前記差動増幅器は、入力されたアナログ信号に応じて増幅処理を実行するとよい。 Furthermore, when performing voltage comparison, the differential amplifier may perform amplification processing according to an input analog signal.

本発明にかかる他のＡＤ変換器は、入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧が入力される第２の端子を有する電圧比較器と、当該電圧比較器の出力端子と接続された逐次比較レジスタと、当該逐次比較レジスタのデータをアナログ信号に変換し、前記電圧比較器の第１の入力端子に入力するＤＡ変換器を備えた逐次比較型のＡＤ変換器であって、前記電圧比較器は、容量対を介して直列に接続された２以上の差動増幅器と、入力されたアナログ信号をサンプリングする場合には、第１段目の差動増幅器の入力端子と、サンプリング容量を非接続状態にする手段を有するものである。 Another AD converter according to the present invention includes a first terminal connected to an input terminal via a sampling capacitor, a voltage comparator having a second terminal to which a reference voltage is input, and the voltage comparator. A successive approximation type AD converter comprising a successive approximation register connected to an output terminal, and a DA converter that converts the data of the successive approximation register into an analog signal and inputs the analog signal to the first input terminal of the voltage comparator. The voltage comparator includes two or more differential amplifiers connected in series via a capacitance pair and an input of a first-stage differential amplifier when sampling an input analog signal. A terminal and means for disconnecting the sampling capacitor;

本発明にかかるサンプルホールド付き電圧比較器は、逐次比較型ＡＤ変換器において用いられ、入力端子とサンプリング容量を介して接続された第１の端子と、基準電圧が入力される第２の端子を有するサンプルホールド付き電圧比較器であって、容量対を介して直列に接続された２以上の差動増幅器と、前記サンプリング容量と第１段目の前記差動増幅器との間に接続された第１のスイッチと、前記第１のスイッチと前記サンプリング容量との間の接続点と、前記基準電圧供給手段との間に接続された第２のスイッチと、前記第１のスイッチと前記第１段目の作動増幅器との間の接続点と、前記基準電圧供給手段との間に接続された第３のスイッチを有し、入力されたアナログ信号をサンプリングする場合には、前記第１のスイッチをオフ状態に、前記第２のスイッチ及び前記第３のスイッチをオン状態にし、電圧比較を実行する場合には、前記第１のスイッチをオン状態に、前記第２のスイッチ及び前記第３のスイッチをオフ状態にするものである。 The voltage comparator with sample and hold according to the present invention is used in a successive approximation AD converter, and includes a first terminal connected to an input terminal via a sampling capacitor, and a second terminal to which a reference voltage is input. A voltage comparator with a sample-and-hold having two or more differential amplifiers connected in series via a capacitance pair, and a first comparator connected between the sampling capacitor and the first-stage differential amplifier; 1 switch, a connection point between the first switch and the sampling capacitor, a second switch connected between the reference voltage supply means, the first switch and the first stage A third switch connected between the connection point between the eye operational amplifier and the reference voltage supply means, and when sampling an input analog signal, the first switch is off In the state, when the second switch and the third switch are turned on and the voltage comparison is performed, the first switch is turned on, and the second switch and the third switch are turned on. It is to turn off.

本発明によれば、サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供することができる。 According to the present invention, there is provided an AD converter capable of avoiding output of data of all 1s or all 0s even if pulsed noise enters immediately before the end of sampling. Can do.

本発明にかかる逐次比較型ＡＤ変換器の全体構成は、図２に示される通りである。当該ＡＤ変換器は、ＭＯＳ集積回路で実現され、電圧比較器１、逐次比較レジスタ２及びＤＡ変換器３を備えている。電圧比較器１は、入力されたアナログ信号をサンプリングする機能と電圧比較を行なう機能を併せ持っている。電圧比較器１の正入力端子は、サンプリング容量であるコンデンサＣ１と接続され、スイッチＳ１及びコンデンサＣ１を介してＡＤ変換の対象となるアナログ信号ＡＩＮが入力される。また、当該電圧比較器１の正入力端子とコンデンサＣ１との間の接続点は、スイッチＳ６を介して基準電圧ＶＲにバイアスされている。 The overall configuration of the successive approximation AD converter according to the present invention is as shown in FIG. The AD converter is realized by a MOS integrated circuit, and includes a voltage comparator 1, a successive approximation register 2, and a DA converter 3. The voltage comparator 1 has both a function of sampling an input analog signal and a function of performing voltage comparison. The positive input terminal of the voltage comparator 1 is connected to a capacitor C1, which is a sampling capacitor, and an analog signal AIN to be subjected to AD conversion is input through the switch S1 and the capacitor C1. The connection point between the positive input terminal of the voltage comparator 1 and the capacitor C1 is biased to the reference voltage VR via the switch S6.

このような構成を有する逐次比較型ＡＤ変換器において用いられる電圧比較器１は、図１に示されるような構成を有する。即ち、差動増幅器１１、１２、終段増幅器１３を複数段容量結合により接続している。即ち、差動増幅器１１と差動増幅器１２は、容量対であるコンデンサＣ３、Ｃ４により容量結合され、差動増幅器１２と終段増幅器１３は、容量対であるコンデンサＣ５、Ｃ６により容量結合されている。 The voltage comparator 1 used in the successive approximation AD converter having such a configuration has a configuration as shown in FIG. That is, the differential amplifiers 11 and 12 and the final stage amplifier 13 are connected by multi-stage capacitive coupling. That is, the differential amplifier 11 and the differential amplifier 12 are capacitively coupled by capacitors C3 and C4 which are capacitive pairs, and the differential amplifier 12 and the final stage amplifier 13 are capacitively coupled by capacitors C5 and C6 which are capacitive pairs. Yes.

そして、各差動段には基準電圧ＶＲを供給するスイッチＳ５乃至Ｓ１０が接続されている。より詳細には、コンデンサＣ１とスイッチＳ２１間の接続端子は、スイッチＳ６を介して基準電圧ＶＲの供給端子と接続されている。尚、基準電圧は図示しない基準電圧供給手段から供給されている。また、コンデンサＣ２とスイッチＳ２２の間の接続点も、スイッチＳ５を介して基準電圧ＶＲの供給端子と接続されている。同様に、スイッチＳ２１と差動増幅器１１の正入力端子間の接続点も、スイッチＳ２４を介して電圧ＶＲの供給端子と接続され、スイッチＳ２２と差動増幅器１１の負入力端子間の接続点も電圧ＶＲの供給端子と接続されている。さらに、コンデンサＣ３と差動増幅器１２の正入力端子間の接続点及びコンデンサＣ４と差動増幅器１２の負入力端子間の接続点はそれぞれスイッチＳ８、スイッチＳ７を介して電圧ＶＲの供給端子と接続されている。そして、コンデンサＣ５と終段増幅器１３の正入力端子間の接続点及びコンデンサＣ６と終段増幅器１３の負入力端子間の接続点はそれぞれスイッチＳ１０、スイッチＳ９を介して電圧ＶＲの供給端子と接続されている。 Each differential stage is connected to switches S5 to S10 for supplying a reference voltage VR. More specifically, the connection terminal between the capacitor C1 and the switch S21 is connected to the supply terminal of the reference voltage VR via the switch S6. The reference voltage is supplied from a reference voltage supply unit (not shown). The connection point between the capacitor C2 and the switch S22 is also connected to the supply terminal for the reference voltage VR via the switch S5. Similarly, the connection point between the switch S21 and the positive input terminal of the differential amplifier 11 is also connected to the supply terminal of the voltage VR via the switch S24, and the connection point between the switch S22 and the negative input terminal of the differential amplifier 11 is also connected. The voltage VR is connected to a supply terminal. Further, the connection point between the capacitor C3 and the positive input terminal of the differential amplifier 12 and the connection point between the capacitor C4 and the negative input terminal of the differential amplifier 12 are connected to the supply terminal of the voltage VR via the switches S8 and S7, respectively. Has been. The connection point between the positive input terminal of the capacitor C5 and the final stage amplifier 13 and the connection point between the negative input terminal of the capacitor C6 and the final stage amplifier 13 are connected to the supply terminal of the voltage VR via the switches S10 and S9, respectively. Has been.

電圧比較器１において用いられる差動増幅器１１、１２は、例えば、図４に示す構成を有する。また、電圧比較器１における終段増幅器１３は、例えば、図５に示す構成を有する。 The differential amplifiers 11 and 12 used in the voltage comparator 1 have, for example, the configuration shown in FIG. Further, the final stage amplifier 13 in the voltage comparator 1 has, for example, the configuration shown in FIG.

続いて、図１に示す本発明にかかる電圧比較器１の動作について説明する。当該電圧比較器１は、入力信号をサンプリングする動作と、電圧比較を行なう動作を交互に行なう。図１では、入力信号をサンプリングする際にオン状態にあるスイッチに対してはφ１を付記し、電圧比較を行なう際にオン状態にあるスイッチに対してはφ２を付記している。 Next, the operation of the voltage comparator 1 according to the present invention shown in FIG. 1 will be described. The voltage comparator 1 alternately performs an operation for sampling an input signal and an operation for performing voltage comparison. In FIG. 1, φ1 is added to a switch that is in an on state when sampling an input signal, and φ2 is added to a switch that is in an on state when performing a voltage comparison.

まず、入力信号をサンプリングする動作について説明する。図１に示す電圧比較器１では、スイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ２３、Ｓ２４がオン状態にある。残りのスイッチＳ２、Ｓ４、Ｓ２１、Ｓ２２はオフ状態にある。 First, an operation for sampling an input signal will be described. In the voltage comparator 1 shown in FIG. 1, the switches S1, S3, S5, S6, S7, S8, S9, S10, S23, and S24 are in the on state. The remaining switches S2, S4, S21, S22 are in the off state.

まず、入力されたアナログ信号は、コンデンサＣ１に蓄えられる。コンデンサＣ２には、オン状態にあるスイッチ２を介して供給された基準電圧ＶＲによって充電される。差動増幅器１１の負入力端子のそれぞれの間にも基準電圧ＶＲが供給される。 First, the input analog signal is stored in the capacitor C1. The capacitor C2 is charged with the reference voltage VR supplied through the switch 2 in the on state. A reference voltage VR is also supplied between the negative input terminals of the differential amplifier 11.

差動増幅器１１の入力電圧の双方は、オン状態にあるスイッチＳ２３及びＳ２４を介して基準電圧ＶＲが供給されるため基準電圧ＶＲであり、出力電圧は、オフセット電圧を増幅した電圧である。第２段の差動増幅器１２の入力端子は、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８を介して、差動増幅器１１の入力端子に接続されているため、当該差動増幅器１２の入力電圧も電圧ＶＲとなる。同様に第２段の差動増幅器１２の出力電圧も第１段の差動増幅器１１と同じように、オフセット電圧を増幅した電圧である。第３段も同様である。このように増幅段が容量結合され、各段とも基準電圧ＶＲが入力されているため、第１段のオフセット電圧が後段に伝わらない。従って、増幅回路全体のオフセット電圧は、最終段、即ち終段増幅器１３のオフセット電圧となる。このため、入力に換算したオフセット電圧は、この例のような３段構成では、前の２段分の利得分の１と見なすことができ、かなり小さくできる。 Both of the input voltages of the differential amplifier 11 are the reference voltage VR because the reference voltage VR is supplied through the switches S23 and S24 in the on state, and the output voltage is a voltage obtained by amplifying the offset voltage. Since the input terminal of the second-stage differential amplifier 12 is connected to the input terminal of the differential amplifier 11 via the switches S5, S6, S7, and S8, the input voltage of the differential amplifier 12 is also the voltage VR. It becomes. Similarly, the output voltage of the second-stage differential amplifier 12 is a voltage obtained by amplifying the offset voltage in the same manner as the first-stage differential amplifier 11. The same applies to the third stage. Since the amplification stages are capacitively coupled in this way and the reference voltage VR is input to each stage, the first stage offset voltage is not transmitted to the subsequent stage. Therefore, the offset voltage of the entire amplifier circuit becomes the offset voltage of the final stage, that is, the final stage amplifier 13. For this reason, the offset voltage converted into the input can be regarded as a gain corresponding to the previous two stages in the three-stage configuration as in this example, and can be considerably reduced.

次に、電圧比較を行なう動作について説明する。この動作期間中は、図１においてφ２を付記したスイッチＳ２、Ｓ４がオン状態となり、その他のスイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０がオフ状態にある。このタイミングにおいては、図２に示す逐次変換型ＡＤ変換器は、スイッチＳ１がオフ状態にあり、スイッチＳ２がオン状態にある。そして、各差動段（差動増幅器１１、１２、終段増幅器１３）の入力は、スイッチＳ１５乃至Ｓ２０がオフ状態にあるため、基準電圧ＶＲとは切り離される。すると、差動増幅器１１、１２、終段増幅器１３は、入力の変化に応じて増幅を行なう。これにより、比較動作が行われる。 Next, an operation for performing voltage comparison will be described. During this operation period, the switches S2 and S4 marked with φ2 in FIG. 1 are in the on state, and the other switches S2, S3, S5, S6, S7, S8, S9, and S10 are in the off state. At this timing, in the successive approximation AD converter shown in FIG. 2, the switch S1 is in the off state and the switch S2 is in the on state. The inputs of the differential stages (the differential amplifiers 11 and 12 and the final amplifier 13) are disconnected from the reference voltage VR because the switches S15 to S20 are in the off state. Then, the differential amplifiers 11 and 12 and the final stage amplifier 13 perform amplification in accordance with changes in input. Thereby, the comparison operation is performed.

ここで、サンプリング終了直前にパルス性の雑音（ノイズ）が入った場合について説明する。この場合には、基準電圧ＶＲがスイッチＳ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０により差動増幅器１１、１２、終段増幅器１３の各入力に供給されているため、サンプリング容量であるコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６との間で時定数を有するので電圧ＶＲから各スイッチＳ５乃至Ｓ１０を介して充電される経路は、この雑音に対して追従できない。 Here, a case where pulsed noise (noise) enters immediately before the end of sampling will be described. In this case, since the reference voltage VR is supplied to each input of the differential amplifiers 11 and 12 and the final amplifier 13 by the switches S5, S6, S7, S8, S9 and S10, the capacitor C1, which is a sampling capacitor, Since there is a time constant among C2, C3, C4, C5, and C6, the path charged from the voltage VR via the switches S5 to S10 cannot follow this noise.

他方、各差動増幅器１１、１２や終段増幅器１３の応答は十分に速い場合があるが、本発明においては、差動増幅器１１の正入力端子とコンデンサＣ１間に設けられたスイッチＳ２１がオフ状態あるため、パルス性の雑音は、差動増幅器１１に対して伝達されない。パルス性の雑音はコンデンサＣ１とスイッチＳ２１間の接続点からオン状態にあるスイッチＳ６を経て、オン状態にあるスイッチＳ２３及びＳ２４を経て差動増幅器１１の正入力端子及び負入力端子のそれぞれに入力される。しかしながら、差動増幅器１１の正入力端子と負入力端子には略同様の振幅を有する雑音が入力されるに過ぎないため、正入力端子と負入力端子間の信号差は顕著でないため、差動増幅器１１からの出力信号に当該雑音は殆ど現れない。 On the other hand, the responses of the differential amplifiers 11 and 12 and the final stage amplifier 13 may be sufficiently fast. However, in the present invention, the switch S21 provided between the positive input terminal of the differential amplifier 11 and the capacitor C1 is turned off. Since there is a state, pulse noise is not transmitted to the differential amplifier 11. The pulse noise is input from the connection point between the capacitor C1 and the switch S21 to the positive input terminal and the negative input terminal of the differential amplifier 11 through the switch S6 in the on state and the switches S23 and S24 in the on state. Is done. However, since only noise having substantially the same amplitude is input to the positive input terminal and the negative input terminal of the differential amplifier 11, the signal difference between the positive input terminal and the negative input terminal is not significant. The noise hardly appears in the output signal from the amplifier 11.

同様にして、差動増幅器１２及び終段増幅器１３に対してもそれぞれスイッチＳ７、Ｓ８、Ｓ９、Ｓ１０を介してパルス性の雑音が入力されるが、それぞれの出力信号に当該雑音は殆ど現れない。従って、電圧比較器が０又は１の状態を保持したままに固定されてしまうという障害が発生せず、ＡＤ変換器の出力もすべて０又は１のデータを出力することはない。 Similarly, pulsed noise is input to the differential amplifier 12 and the final amplifier 13 via the switches S7, S8, S9, and S10, respectively, but the noise hardly appears in the output signals. . Therefore, the failure that the voltage comparator is fixed while maintaining the state of 0 or 1 does not occur, and the output of the AD converter does not output all 0 or 1 data.

尚、上述の例では、差動増幅器１１、１２は２段構成を有するが３段構成であってもよい。 In the above example, the differential amplifiers 11 and 12 have a two-stage configuration, but may have a three-stage configuration.

本発明によるＡＤ変換器の電圧比較器の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage comparator of AD converter by this invention. ＡＤ変換器の構成を示す回路図である。It is a circuit diagram which shows the structure of AD converter. 従来のＡＤ変換器の電圧比較器の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage comparator of the conventional AD converter. ＡＤ変換器の電圧比較器における差動増幅回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the differential amplifier circuit in the voltage comparator of AD converter. ＡＤ変換器の電圧比較器における終段増幅器の構成を示す回路図である。It is a circuit diagram which shows the structure of the final stage amplifier in the voltage comparator of AD converter.

Explanation of symbols

１電圧比較器
２逐次比較レジスタ
３ＤＡ変換器
１１差動増幅器
１２差動増幅器
１３終段増幅器
Ｃ１〜Ｃ６コンデンサ
Ｓ１〜Ｓ２４スイッチ DESCRIPTION OF SYMBOLS 1 Voltage comparator 2 Successive comparison register 3 DA converter 11 Differential amplifier 12 Differential amplifier 13 Final stage amplifier C1-C6 Capacitor S1-S24 Switch

Claims

A voltage comparator having a first terminal connected to an analog signal input terminal via a sampling capacitor, and a second terminal to which a reference voltage is input from a reference voltage supply means;
A successive approximation register connected to the output terminal of the voltage comparator;
A successive approximation type AD converter comprising a DA converter that converts the data of the successive approximation register into an analog signal and inputs the analog signal to the first input terminal of the voltage comparator,
The voltage comparator is
Two or more differential amplifiers connected in series via a capacitive pair;
A first switch connected between the sampling capacitor and the first stage differential amplifier;
A second switch connected between a connection point between the first switch and the sampling capacitor and the reference voltage supply means;
A third switch connected between a connection point between the first switch and the first stage operational amplifier and the reference voltage supply means;
When sampling the input analog signal, the first switch is turned off, the second switch and the third switch are turned on,
An AD converter that turns on the first switch and turns off the second switch and the third switch when performing voltage comparison.

A fourth switch connected between a connection point between the differential amplifiers and the reference voltage supply means; when sampling an input analog signal, the fourth switch is turned on; 2. The AD converter according to claim 1, wherein when performing voltage comparison, the fourth switch is turned off. 3.

2. The AD conversion according to claim 1, wherein when sampling the input analog signal, the offset voltage output from the differential amplifier is held in a capacitor provided on the output side of the differential amplifier. vessel.

The AD converter according to claim 1, wherein when performing voltage comparison, the differential amplifier performs amplification processing according to an input analog signal.

A voltage comparator having a first terminal connected to the input terminal via a sampling capacitor, and a second terminal to which a reference voltage is input;
A successive approximation register connected to the output terminal of the voltage comparator;
A successive approximation type AD converter comprising a DA converter that converts the data of the successive approximation register into an analog signal and inputs the analog signal to the first input terminal of the voltage comparator,
The voltage comparator is
Two or more differential amplifiers connected in series via a capacitive pair;
An AD converter having an input terminal of a first-stage differential amplifier and means for disconnecting a sampling capacitor when sampling an input analog signal.

A voltage comparator with a sample-and-hold used in a successive approximation AD converter, having a first terminal connected to an input terminal via a sampling capacitor, and a second terminal to which a reference voltage is input,
Two or more differential amplifiers connected in series via a capacitive pair;
A first switch connected between the sampling capacitor and the first stage differential amplifier;
A second switch connected between a connection point between the first switch and the sampling capacitor and the reference voltage supply means;
A third switch connected between a connection point between the first switch and the first stage operational amplifier and the reference voltage supply means;
When sampling the input analog signal, the first switch is turned off, the second switch and the third switch are turned on,
When performing voltage comparison, a voltage comparator with a sample-and-hold that turns on the first switch and turns off the second switch and the third switch.