JP2006303019A - Imaging device - Google Patents

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和夫 杉谷
Kayao Takemoto
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the power supply voltage of an imaging element and establish a highly dynamic range by preventing the drop of electrostatic capacity accompanied with an increase in signal charge. <P>SOLUTION: The pixel of the imaging element is provided with an FD 22 and a MOS capacitor 27. An n-type semiconductor is bonded to a part of the surface of a second well 29<SB>b</SB>made of a p-type semiconductor, so as to make a second pn joint diode 32<SB>b</SB>. The second pn joint diode 32<SB>b</SB>forms the FD 22. An n-type semiconductor is bonded to a part of the surface of a fourth well 29<SB>d</SB>made of a p-type semiconductor, so as to make a 7th pn joint diode 32<SB>g</SB>. The n-type semiconductor layer of the 7th pn joint diode 32<SB>g</SB>and a first electrode 38 form a MOS capacitor 27. The FD 22 and the first electrode 38 are connected to each other. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、低電源電圧かつ高ダイナミックレンジである撮像素子に関する。   The present invention relates to an image sensor having a low power supply voltage and a high dynamic range.

被写体像に相当する画像信号を発生させる素子として、固体撮像素子が知られている。図６に示すように、固体撮像素子では画素に設けられるフォトダイオード（ＰＤ）１２１などの光電変換手段において、受光量に応じた信号電荷が生成される。   A solid-state image sensor is known as an element that generates an image signal corresponding to a subject image. As shown in FIG. 6, in the solid-state imaging device, a signal charge corresponding to the amount of received light is generated in a photoelectric conversion unit such as a photodiode (PD) 121 provided in a pixel.

生成した信号電荷は、転送トランジスタ１２３によってＦＤ１２２に転送される。信号電荷はＦＤ１２２によって、信号電位に変換される。さらに信号電位は、増幅トランジスタ１２５によって画素信号として出力される。なお、図６において、転送トランジスタ１２３、及びリセットトランジスタ１２４の副電極にはそれぞれ、転送トランジスタ１２３、及びリセットトランジスタ１２４のＯＮ／ＯＦＦの切替を行うための信号ΦT、ΦRが入力される。 The generated signal charge is transferred to the FD 122 by the transfer transistor 123. The signal charge is converted into a signal potential by the FD 122. Further, the signal potential is output as a pixel signal by the amplification transistor 125. In FIG. 6, signals Φ T and Φ R for switching ON / OFF of the transfer transistor 123 and the reset transistor 124 are input to the sub-electrodes of the transfer transistor 123 and the reset transistor 124, respectively.

図７に示すように、増幅トランジスタ１２５から出力可能な信号電位の上限値ＶHは、増幅トランジスタ１２５の電源電圧ＶDDから信号電荷をリセット電源ＶDDにリセットするためのリセットトランジスタ１２４の閾値電圧分ΔＶTHRと増幅トランジスタ１２５の閾値電圧分ΔＶTHAとの合計である閾値電圧分ΔＶTHを引いた電圧である。一方、出力可能な信号電位の下限値ＶLは、周辺回路設計上の制約により定まる。 As shown in FIG. 7, the upper limit value V H of the signal potential that can be output from the amplification transistor 125 is the threshold voltage of the reset transistor 124 for resetting the signal charge from the power supply voltage V DD of the amplification transistor 125 to the reset power supply V DD. This is a voltage obtained by subtracting the threshold voltage component ΔV TH which is the sum of the component ΔV THR and the threshold voltage component ΔV THA of the amplification transistor 125. On the other hand, the lower limit value V L of the signal potential that can be output is determined by the constraints on the peripheral circuit design.

ＦＤ１２２に信号電荷が蓄積されていない状態において、ＦＤ１２２の信号電位はＶHである。ＦＤ１２２に蓄積される信号電荷が多くなるにつれてＦＤ１２２の信号電位は減少する。ＦＤ１２２は、出力下限値ＶLになるまで信号電荷を変換可能である。信号電位として出力可能な範囲に対応する信号電荷の範囲は、ＦＤ１２２の静電容量によって定まる。静電容量が大きくなるほど、信号電位に変換可能な信号電荷の範囲すなわち、受光量の上限は広くなる。 In a state where no signal charge is accumulated in the FD 122, the signal potential of the FD 122 is V H. As the signal charge stored in the FD 122 increases, the signal potential of the FD 122 decreases. The FD 122 can convert the signal charge until the output lower limit value V L is reached. The signal charge range corresponding to the range that can be output as the signal potential is determined by the capacitance of the FD 122. The larger the capacitance, the wider the range of signal charges that can be converted into signal potential, that is, the upper limit of the amount of received light.

定められた電源電圧ＶDDに対して、ＰＤ１２１の飽和電荷量ＱSATまでを信号電位として出力可能とするためには、転送された信号電荷が飽和電荷量ＱSATであるときにＦＤ１２２の信号電位ＶSATが出力下限値ＶL以上になることが必要である。 Against a defined supply voltage V DD, in order to enable output to the saturation charge amount Q SAT of PD121 as the signal potential, FD 122 of the signal potential when the signal charge transferred is a saturated charge amount Q SAT V SAT needs to be equal to or higher than the output lower limit value V L.

ところで、消費電力の低減のために、低い電源電圧ＶDDで広ダイナミックレンジである撮像素子が求められている。そこで、閾値電圧分ΔＶTHの電圧降下を防ぎ、低電圧化を図りつつダイナミックレンジを広くすることが開示されている（特許文献１）。 By the way, in order to reduce power consumption, an image sensor having a wide dynamic range with a low power supply voltage V DD is required. Therefore, it is disclosed that the dynamic range is widened while preventing the voltage drop of the threshold voltage ΔV TH and reducing the voltage (Patent Document 1).

また、ＰＤ１２１の飽和電荷量ＱSATの大きさに応じてＦＤ１２２の静電容量を大きくすることによっても、ダイナミックレンジを広くすることが可能である。 The dynamic range can also be widened by increasing the capacitance of the FD 122 in accordance with the saturation charge amount Q SAT of the PD 121.

リセットトランジスタ１２４のドレインとなる拡散部の面積を大きくすることにより、ＦＤ１２２の静電容量を増加させることが可能である。しかし、拡散部の面積拡大に比べてＦＤ１２２の静電容量は大きくならないため、求められる静電容量のＦＤ１２２を形成することが困難であった。   The capacitance of the FD 122 can be increased by increasing the area of the diffusion portion serving as the drain of the reset transistor 124. However, since the capacitance of the FD 122 does not increase compared to the expansion of the area of the diffusion portion, it is difficult to form the FD 122 having the required capacitance.

そこで、転送トランジスタ１２３をＯＮにしながら増幅トランジスタ１２４から画素信号を出力させてＦＤ１２２と転送トランジスタ１２３とを容量結合させることにより、全体の容量を大きくする手段が開示されている（特許文献２）。   In view of this, there is disclosed means for increasing the overall capacitance by outputting a pixel signal from the amplification transistor 124 while the transfer transistor 123 is turned on to capacitively couple the FD 122 and the transfer transistor 123 (Patent Document 2).

また、容量を増加させるための手段として、ＦＤ１２２とは別にＭＯＳゲート容量を形成することが考えられた。しかし、ＭＯＳゲート容量を用いた場合、所定の電位Ｖ1（図８参照）以下において静電容量が低下してしまうことが問題であった。 As a means for increasing the capacitance, it has been considered to form a MOS gate capacitance separately from the FD 122. However, when the MOS gate capacitance is used, there is a problem that the capacitance is lowered below a predetermined potential V 1 (see FIG. 8).

なぜならば、静電容量が低下することによって、信号電位と信号電荷の間の線型性が保たれず、飽和電荷量ＱSATに相当する信号電位を出力することが出来ないため、十分な大きさのダイナミックレンジを保つことが出来なかった。 This is because, due to the decrease in capacitance, the linearity between the signal potential and the signal charge is not maintained, and the signal potential corresponding to the saturation charge amount Q SAT cannot be output. The dynamic range could not be maintained.

図９を用いて説明すると、蓄積される信号電荷が第１の信号電荷Ｑ1に達するまでは、信号電荷の増加に応じて、信号電位が出力上限値ＶHから第１の電圧値Ｖ1まで線型性を保ちながら減少する。蓄積される信号電荷が第１の信号電荷Ｑ1を超える範囲においては、静電容量が減少するため、信号電荷の増加に対する信号電位の減少が大きくなる。 Referring to FIG. 9, until the accumulated signal charge reaches the first signal charge Q 1 , the signal potential increases from the output upper limit value V H to the first voltage value V 1 as the signal charge increases. Decrease while maintaining linearity. In the range where the accumulated signal charge exceeds the first signal charge Q 1 , the capacitance decreases, so that the signal potential decreases with increasing signal charge.

信号電位の減少が大きくなることによってＰＤ１２１の飽和電荷量ＱSATより小さな信号電荷Ｑ’SATの蓄積によって、信号電位が出力下限値ＶLに達してしまい、ＰＤ１２１の飽和電荷量ＱSATに対応する信号電位を出力することが出来なかった。そこで、ＭＯＳゲート容量の静電容量の減少を防止することが求められていた。
特開平１１−７５１１４号公報 特開２００３−２７４２９０号公報 By the accumulation of small signal charges Q 'SAT than the saturation charge amount Q SAT of PD121 by reduction of the signal potential increases, the signal potential will reach the output lower limit value V L, corresponding to the saturation charge amount Q SAT of PD121 The signal potential could not be output. Therefore, it has been demanded to prevent a reduction in the capacitance of the MOS gate capacitor.
JP 11-75114 A JP 2003-274290 A

したがって、本発明では信号電荷の増加に伴う静電容量の減少を防ぐことにより、低電源電圧のまま高いダイナミックレンジを有する撮像素子の提供を目的とする。   Therefore, an object of the present invention is to provide an image pickup device having a high dynamic range while maintaining a low power supply voltage by preventing a decrease in electrostatic capacity accompanying an increase in signal charge.

本発明の撮像素子は、受光量に応じた信号電荷を発生させる光電変換手段と、信号電荷を受取り信号電荷に応じた電位に変わるフローティングディフュージョンと、ｐ型またはｎ型である半導体のウェルと、ウェルと逆導電型の半導体であってウェルに接合される第１の電極及びフローティングディフュージョンに接続される第２の電極によって形成されるキャパシタとを備えることを特徴としている。このような構成によれば、フローティングディフュージョンとゲート容量合計の静電容量は減少することがないため、低電源電圧のままダイナミックレンジを高くすることが出来る。   The imaging device of the present invention includes a photoelectric conversion unit that generates a signal charge according to the amount of received light, a floating diffusion that receives the signal charge and changes to a potential according to the signal charge, a p-type or n-type semiconductor well, The capacitor includes a first electrode connected to the well and a second electrode connected to the floating diffusion. The capacitor is a semiconductor having a conductivity type opposite to that of the well. According to such a configuration, since the total capacitance of the floating diffusion and the gate capacitance does not decrease, the dynamic range can be increased with the low power supply voltage.

また、第２の電極の電位が第２のウェルの基準となる電位と同じであることが好ましい。さらに、第２の電極とウェルとが接続されることが好ましい。   In addition, the potential of the second electrode is preferably the same as the reference potential of the second well. Further, the second electrode and the well are preferably connected.

また、キャパシタがＭＯＳキャパシタであることが好ましい。   The capacitor is preferably a MOS capacitor.

本発明によれば、信号電荷の増加に伴う静電容量の減少を防ぐことが可能となり、撮像素子の低電源電圧と高ダイナミックレンジが同時に実現する。また、静電容量が一定に保たれるため、後段の信号処理回路における信号処理の負担が軽減される。   According to the present invention, it is possible to prevent a decrease in capacitance due to an increase in signal charge, and a low power supply voltage and a high dynamic range of an image sensor can be realized simultaneously. In addition, since the capacitance is kept constant, the burden of signal processing in the subsequent signal processing circuit is reduced.

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用した撮像素子の全体構成を模式的に示した図である。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram schematically showing an overall configuration of an image sensor to which an embodiment of the present invention is applied.

ＣＭＯＳ撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、及び水平読出し線１５により構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。   The CMOS image sensor 10 includes an imaging unit 11, a vertical shift register 12, a correlated double sampling / sample hold (CDS / SH) circuit 13, a horizontal shift register 14, and a horizontal readout line 15. The imaging unit 11 and the vertical shift register 12 are directly connected, and the horizontal readout line 15 is connected to the imaging unit 11 via the CDS / SH circuit 13.

撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は、垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。   A plurality of pixels 20 are arranged in a matrix on the imaging surface of the imaging unit 11. Signal charges are generated in the individual pixels 20. The image signal of the entire subject image is constituted by a set of pixel signals corresponding to the signal charges of the pixels 20 on the entire imaging surface. The generated pixel signal is read out for each pixel 20. The pixel 20 to be read is selected directly or indirectly by the vertical shift register 12 and the horizontal shift register 14.

垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号がＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。更にＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に読出される。水平読出し線１５に読出された画素信号は例えば、信号処理を行う信号処理回路５０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。   A row of pixels 20 is selected by the vertical shift register 12. The pixel signal output from the selected pixel 20 is correlated double sampled by the CDS / SH circuit 13. Further, the pixel signal held in the CDS / SH circuit 13 is selected by the horizontal shift register 14 and read out to the horizontal readout line 15. The pixel signal read to the horizontal readout line 15 is sent to, for example, a signal processing circuit 50 that performs signal processing, and is subjected to predetermined processing to be processed into an image signal of the entire subject image.

次に図２を用いて画素の構造について説明する。図２は、画素の内部構成を示す回路図である。画素２０にはＰＤ２１、ＦＤ２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６、及びＭＯＳキャパシタ２７が設けられる。   Next, the structure of the pixel will be described with reference to FIG. FIG. 2 is a circuit diagram showing the internal configuration of the pixel. The pixel 20 includes a PD 21, an FD 22, a transfer transistor 23, a reset transistor 24, an amplification transistor 25, a row selection transistor 26, and a MOS capacitor 27.

ＰＤ２１では画素２０における受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＦＤ２２は、転送トランジスタ２３を介してＰＤ２１に接続される。転送トランジスタ２３の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦTが入力される。転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷がＦＤ２２に転送される。 In the PD 21, charges are generated according to the amount of light received by the pixels 20, and the generated charges are accumulated. The FD 22 is connected to the PD 21 via the transfer transistor 23. A pulsed ON / OFF signal Φ T is input to the sub-electrode of the transfer transistor 23. When the transfer transistor 23 is turned on, the signal charge accumulated in the PD 21 is transferred to the FD 22.

ＦＤ２２は、増幅トランジスタ２５の副電極に接続される。また、ＦＤ２２はＭＯＳキャパシタ２７に接続される。増幅トランジスタ２５の一方の主電極は、アンプ電源ＶDDに接続される。他方の主電極は、行選択トランジスタ２６を介して垂直読出し線１６に接続される。 The FD 22 is connected to the sub electrode of the amplification transistor 25. The FD 22 is connected to the MOS capacitor 27. One main electrode of the amplification transistor 25 is connected to the amplifier power supply V DD . The other main electrode is connected to the vertical read line 16 via the row selection transistor 26.

ＰＤ２１から転送される信号電荷がＦＤ２２に受取られると、信号電荷はＦＤ２２において電位に変換される。変換された電位が増幅トランジスタ２５によって画素信号（信号電位）として出力される。なお、信号電荷から最終的に変換される画素信号の電位は、ＦＤ２２及びＭＯＳキャパシタ２７全体の静電容量によって定まる。   When the signal charge transferred from the PD 21 is received by the FD 22, the signal charge is converted into a potential in the FD 22. The converted potential is output as a pixel signal (signal potential) by the amplification transistor 25. Note that the potential of the pixel signal finally converted from the signal charge is determined by the capacitances of the FD 22 and the MOS capacitor 27 as a whole.

行選択トランジスタ２６の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦSLが入力される。行選択トランジスタ２６がＯＮになるときに、画素信号が垂直読出し線１６に出力される。 The sub-electrode of the row selection transistor 26 is pulsed ON / OFF signal [Phi SL is input. When the row selection transistor 26 is turned on, a pixel signal is output to the vertical readout line 16.

また、ＦＤ２２はリセットトランジスタ２４を介してリセット電源ＶDDに接続される。リセットトランジスタ２４の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦRが入力される。リセットトランジスタ２４がＯＮになるときに、ＦＤ２２に蓄積された電荷はリセット電源ＶDDに掃き出されてリセットされる。またＦＤ２２の電位はリセット電源ＶDDの電位からリセットトランジスタの閾値電圧分ΔＶTHRを引いた電位にリセットされる。 The FD 22 is connected to the reset power source V DD via the reset transistor 24. A pulsed ON / OFF signal Φ R is input to the sub-electrode of the reset transistor 24. When the reset transistor 24 is turned on, the electric charge accumulated in the FD 22 is swept out to the reset power source V DD and reset. The potential of the FD 22 is reset to a potential obtained by subtracting the threshold voltage ΔV THR of the reset transistor from the potential of the reset power supply V DD .

なお、転送トランジスタ２３、リセットトランジスタ２４、行選択トランジスタ２６の副電極に入力されるＯＮ／ＯＦＦ信号ΦT、ΦR、ΦSLは垂直シフトレジスタ１２から出力される。 Note that the ON / OFF signals Φ T , Φ R , and Φ SL input to the sub-electrodes of the transfer transistor 23, the reset transistor 24, and the row selection transistor 26 are output from the vertical shift register 12.

垂直読出し線１６は撮像部１１を垂直に延びる線であり、同じ列の複数の画素（図示せず）における行選択トランジスタ（図示せず）に接続される。垂直読出し線１６は、撮像面の上方において定電流源ＩSSに接続される。撮像面の下方においてＣＤＳ／ＳＨ回路１３に接続される。 The vertical readout line 16 is a line extending vertically through the imaging unit 11 and connected to a row selection transistor (not shown) in a plurality of pixels (not shown) in the same column. The vertical readout line 16 is connected to the constant current source I SS above the imaging surface. It is connected to the CDS / SH circuit 13 below the imaging surface.

垂直読出し線１６を介して出力される画素信号がＣＤＳ／ＳＨ回路１３において相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１から信号電荷が転送されたときの画素信号と基準レベルとなるリセット時の画素信号との差分がサンプルホールドされる。   The pixel signal output via the vertical readout line 16 is correlated double-sampled / sample-held in the CDS / SH circuit 13. That is, the difference between the pixel signal when the signal charge is transferred from the PD 21 and the pixel signal at the time of reset at the reference level is sampled and held.

ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ１７を介して水平読出し線１５に接続される。列選択トランジスタ１７の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦSが水平シフトレジスタから入力される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。 The CDS / SH circuit 13 is connected to the horizontal readout line 15 via the column selection transistor 17. A pulse-like ON / OFF signal Φ S is input from the horizontal shift register to the sub-electrode of the column selection transistor 17. When the column selection transistor 17 is turned on, the sampled pixel signal is output to the horizontal readout line 15.

なお、ＰＤ２１、ＦＤ２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６、及びＭＯＳキャパシタ２７はｐ型の半導体である基板の上に設けられる。   The PD 21, the FD 22, the transfer transistor 23, the reset transistor 24, the amplification transistor 25, the row selection transistor 26, and the MOS capacitor 27 are provided on a substrate that is a p-type semiconductor.

次に図３を用いて、画素の構造について説明する。図３は、単位画素の断面図である。ｎ型半導体であるサブストレート２８上にｐ型半導体である第１のウェル２９aが形成される。第１のウェル２９aの上に、第１のウェル２９aよりも不純物濃度の高いｐ型半導体である第２、第３、第４のウェル２９b、２９c、２９dが３つの別々の領域に形成される。さらに第２、第３、第４のウェル２９b、２９c、２９dの上にｎ型半導体と配線とを適切に配置することにより、画素２０が形成される。 Next, the structure of the pixel will be described with reference to FIG. FIG. 3 is a cross-sectional view of a unit pixel. A first well 29 a which is a p-type semiconductor is formed on a substrate 28 which is an n-type semiconductor. On the first well 29 a , there are three separate second, third and fourth wells 29 b , 29 c and 29 d which are p-type semiconductors having a higher impurity concentration than the first well 29 a . Formed in the region. Further, the pixel 20 is formed by appropriately arranging the n-type semiconductor and the wiring on the second, third, and fourth wells 29 b , 29 c , and 29 d .

なお別々の領域に形成される第２、第３、第４のウェル２９b、２９c、２９dは、互いに素子分離領域３０によって隔てられる。また、隣接する画素（図示せず）に形成される第２〜第４のウェル（図示せず）とも素子分離領域３０によって隔てられる。素子分離領域３０は、ドライエッチング処理によって、第１〜第４のウェル２９a〜２９d上に浅い溝を形成し、その溝に酸化膜を埋め込むことにより形成される。 Note that the second, third, and fourth wells 29 b , 29 c , and 29 d formed in different regions are separated from each other by the element isolation region 30. The element isolation region 30 also separates second to fourth wells (not shown) formed in adjacent pixels (not shown). The element isolation region 30 is formed by forming a shallow groove on the first to fourth wells 29 a to 29 d by dry etching and embedding an oxide film in the groove.

第２のウェル２９bの表面に第１、第２、第３のｎ型半導体３１a、３１b、３１cを第２のウェル２９bに接合させることにより、第１、第２、第３のＰＮ接合ダイオード（ＰＮＤ）３２a、３２b、３２cが形成される。 First, second, and third n-type semiconductors 31 a , 31 b , and 31 c are joined to the second well 29 b on the surface of the second well 29 b . PN junction diodes (PND) 32 a , 32 b , 32 c are formed.

第３のウェル２９cの表面に第４、第５、第６のｎ型半導体３１d、３１e、３１fを第３のウェル２９cに接合させることにより、第４、第５、第６のＰＮＤ３２d、３２e、３２fが形成される。 By joining the fourth, fifth and sixth n-type semiconductors 31 d , 31 e and 31 f to the third well 29 c on the surface of the third well 29 c , the fourth, fifth and sixth PNDs 32 d , 32 e and 32 f are formed.

第４のウェル２９dの表面に第７のｎ型半導体３１gを第４のウェル２９dに接合させることにより、第７のＰＮＤ３２gが形成される。 A seventh PND 32 g is formed by bonding the seventh n-type semiconductor 31 g to the fourth well 29 d on the surface of the fourth well 29 d .

第１ＰＮＤ３２aの表面をさらにｐ型半導体３３で覆うことにより埋込みＰＤ２１が形成される。 The buried PD 21 is formed by further covering the surface of the first PND 32 a with the p-type semiconductor 33.

第１、第２のｎ型半導体３１a、３１bとに挟まれる領域における第２のウェル２９bの表面は、ＳｉＯ2などの絶縁膜（図示せず）を介して転送電極３４に接合される。第１のｎ型半導体３１a、転送電極３４、転送電極３４に対向する第２のウェル２９bを形成するｐ型半導体層、及び第２のｎ型半導体３１bによって、転送トランジスタ２３は形成される。なお、転送電極３４は、転送トランジスタ２３の副電極である。 The surface of the second well 29 b in the region sandwiched between the first and second n-type semiconductors 31 a and 31 b is joined to the transfer electrode 34 via an insulating film (not shown) such as SiO 2. The The transfer transistor 23 is formed by the first n-type semiconductor 31 a , the transfer electrode 34, the p-type semiconductor layer that forms the second well 29 b facing the transfer electrode 34, and the second n-type semiconductor 31 b . The The transfer electrode 34 is a sub electrode of the transfer transistor 23.

第２、第３のｎ型半導体３１b、３１cとに挟まれる領域における第２のウェル２９bの表面は、絶縁膜（図示せず）を介してリセット電極３５に接合される。第２のｎ型半導体３１b、リセット電極３５、リセット電極３５に対向する第２のウェル２９bを形成するｐ型半導体層、及び第３のｎ型半導体３１cによって、リセットトランジスタ２４は形成される。なお、リセット電極３５は、リセットトランジスタ２４の副電極である。なお、第２ＰＮＤ３２bは、前述のＦＤ２２として機能する。 The surface of the second well 29 b in the region sandwiched between the second and third n-type semiconductors 31 b and 31 c is joined to the reset electrode 35 through an insulating film (not shown). The reset transistor 24 is formed by the second n-type semiconductor 31 b , the reset electrode 35, the p-type semiconductor layer forming the second well 29 b facing the reset electrode 35, and the third n-type semiconductor 31 c . The The reset electrode 35 is a sub electrode of the reset transistor 24. The second PND 32 b functions as the FD 22 described above.

第４、第５のｎ型半導体３１d、３１eとに挟まれる領域における第３のウェル２９cの表面は、絶縁膜（図示せず）を介してアンプ電極３６に接合される。第４のｎ型半導体３１d、アンプ電極３６、アンプ電極３６に対向する第３のウェル２９cを形成するｐ型半導体層、及び第５のｎ型半導体３１eによって、増幅トランジスタ２５は形成される。なお、アンプ電極３６は、増幅トランジスタ２５の副電極である。 The surface of the third well 29 c in the region sandwiched between the fourth and fifth n-type semiconductors 31 d and 31 e is joined to the amplifier electrode 36 through an insulating film (not shown). The amplification transistor 25 is formed by the fourth n-type semiconductor 31 d , the amplifier electrode 36, the p-type semiconductor layer forming the third well 29 c facing the amplifier electrode 36, and the fifth n-type semiconductor 31 e . The The amplifier electrode 36 is a sub electrode of the amplification transistor 25.

第５、第６のｎ型半導体３１e、３１fとに挟まれる領域における第３のウェル２９cの表面は、絶縁膜（図示せず）を介して行選択電極３７に接合される。第５のｎ型半導体３１e、行選択電極３７、行選択電極３７と対向する第３のウェル２９cを形成するｐ型半導体層、及び第６のｎ型半導体３１fによって、行選択トランジスタ２６は形成される。なお、行選択電極３７は、行選択トランジスタ２６の副電極である。 The surface of the third well 29 c in the region sandwiched between the fifth and sixth n-type semiconductors 31 e and 31 f is joined to the row selection electrode 37 via an insulating film (not shown). The row selection transistor 26 includes the fifth n-type semiconductor 31 e , the row selection electrode 37, the p-type semiconductor layer that forms the third well 29 c facing the row selection electrode 37, and the sixth n-type semiconductor 31 f . Is formed. The row selection electrode 37 is a sub electrode of the row selection transistor 26.

第７のｎ型半導体３１gの一部は、絶縁膜（図示せず）を介して電極３８（第２の電極）が接合される。電極３８、絶縁膜、及び第７のｎ型半導体３１gによって，ＭＯＳキャパシタ２７が形成される。なお、第７のｎ型半導体３１gはＭＯＳキャパシタ２７を形成する電極（第１の電極）である。 Part of the seventh n-type semiconductor 31 g is joined to the electrode 38 (second electrode) through an insulating film (not shown). A MOS capacitor 27 is formed by the electrode 38, the insulating film, and the seventh n-type semiconductor 31g . The seventh n-type semiconductor 31 g is an electrode (first electrode) that forms the MOS capacitor 27.

以上のような構成において、ＦＤ２２、アンプ電極３６、及び電極３８が互いに接続され、第３のｎ型半導体３１cはリセット電源ＶDDに接続され、第４のｎ型半導体３１dはアンプ電源ＶDDに接続され、第６のｎ型半導体３１fは垂直読出し線１６に接続されることにより、画素２０が形成される。 In the above configuration, FD22, amplifier electrode 36, and electrode 38 are connected to each other, the third n-type semiconductor 31 c is connected to a reset power source V DD, a fourth n-type semiconductor 31 d is amplifier power V The pixel 20 is formed by connecting the sixth n-type semiconductor 31 f to the vertical readout line 16 connected to DD .

第１のウェル２９aは接地されており、第1のウェル２９aの電位は基準電位にセットされる。第７のｎ型半導体３１gの表面には接触部３９が、第４のウェル２９dの表面には接触部４０が設けられる。接触部３９は、電極３８と接合する領域から外される。接触部３９と接触部４０とが接続される。また、接触部３９と接触部４０とにおいて、第７のｎ型半導体３１gと第４のウェル２９dは接地され、第７のｎ型半導体３１gと第４のウェル２９dの電位は第１のウェル２９aの基準電位と同電位に保たれる。 The first well 29 a is grounded, and the potential of the first well 29 a is set to the reference potential. A contact portion 39 is provided on the surface of the seventh n-type semiconductor 31 g , and a contact portion 40 is provided on the surface of the fourth well 29 d . The contact portion 39 is removed from the region where the contact portion 39 is joined. The contact part 39 and the contact part 40 are connected. Further, in the contact portion 40. and the contact portion 39, n-type semiconductor 31 g and the fourth well 29 d of the seventh is grounded, the potential of the seventh n-type semiconductor 31 g and the fourth well 29 d is a It is maintained at a reference potential and the potential of the first well 29 a.

以上のような構成の撮像素子の有する効果について、図４、５を用いて説明する。図４は、ＦＤ２２、及びＭＯＳキャパシタ２７全体の静電容量‐信号電位の特性を示す図である。図５は、本実施形態を適用した撮像素子の増幅トランジスタにおける出力特性を示す図である。   The effects of the imaging device having the above-described configuration will be described with reference to FIGS. FIG. 4 is a diagram showing the characteristics of the capacitance-signal potential of the FD 22 and the MOS capacitor 27 as a whole. FIG. 5 is a diagram illustrating output characteristics of the amplification transistor of the image sensor to which the present embodiment is applied.

増幅トランジスタ２５の副電極を形成するｐ型半導体層と逆導電型のｎ型半導体層を第２の電極としてｐ型半導体のウェルの上に形成してＭＯＳキャパシタ２７を設けることにより、ＭＯＳキャパシタを設けない場合の静電容量‐信号電位特性（図８参照）が、信号電位ゼロの直線を軸として反転する（図４参照）。   A MOS capacitor 27 is formed by forming an n-type semiconductor layer opposite to the p-type semiconductor layer forming the sub-electrode of the amplifying transistor 25 on the well of the p-type semiconductor as a second electrode, thereby providing the MOS capacitor. The capacitance-signal potential characteristics when not provided (see FIG. 8) are inverted with the straight line of the signal potential being zero (see FIG. 4).

すなわち、静電容量の減少は、信号電位が負である領域において生ずることになる。したがって、信号電位として出力する範囲（ＶL〜ＶH）において、静電容量の減少を防止することが可能になる。 That is, the decrease in capacitance occurs in a region where the signal potential is negative. Accordingly, it is possible to prevent a decrease in capacitance in a range (V L to V H ) output as a signal potential.

静電容量の減少の防止により、ＰＤ２１の飽和電荷量ＱSATが転送された時の信号電位を出力下限値ＶLより大きくすることが可能になる。したがって、増幅トランジスタ２５の電源電圧を低減させながら、大きなダイナミックレンジを得ることが可能になる。 Preventing the decrease in capacitance, it is possible saturation charge amount Q SAT of PD21 is greater than the output lower limit value V L of the signal potential when transferred. Therefore, it is possible to obtain a large dynamic range while reducing the power supply voltage of the amplification transistor 25.

また、ＭＯＳキャパシタ２７の半導体側の電極を基板と同じ基準電位に接地することにより、静電容量の減少を基準電位以下において確実に発生させることが出来る。一方、基準電位に接地しなくとも、静電容量の減少が出力下限値以下において発生すれば、本実施形態の効果を生ぜしめることは可能である。   Further, by grounding the electrode on the semiconductor side of the MOS capacitor 27 to the same reference potential as that of the substrate, it is possible to reliably reduce the capacitance below the reference potential. On the other hand, even if the reference potential is not grounded, the effect of this embodiment can be produced if the capacitance decreases below the output lower limit value.

また、画像信号として出力する範囲において、増幅アンプの出力特性、すなわち信号電荷‐信号電位は線形性を有し、後段の信号処理回路５０における信号処理の負担が軽減される。   In addition, in the range of output as an image signal, the output characteristic of the amplification amplifier, that is, the signal charge-signal potential has linearity, and the burden of signal processing in the signal processing circuit 50 in the subsequent stage is reduced.

なお、本実施形態において、第１〜第４のウェル２９a〜２９dをｐ型半導体によって形成したが、ｎ型半導体によって形成してもよい。ただし、第１〜第４のウェル２９a〜２９dにｎ型半導体を用いた場合は、本実施形態において第１〜第７ＰＮＤ２９a、２９b、２９c、２９d、２９e、２９f、２９gを形成するのに用いたｎ型半導体の代わりに、ウェルの半導体と逆導電型の半導体であるｎ型半導体によって形成すればよい。 In the present embodiment, the first to fourth wells 29 a to 29 d are formed of a p-type semiconductor, but may be formed of an n-type semiconductor. However, in the case of using the n-type semiconductor to the first to fourth wells 29 a ~ 29 d, first to 7PND29 a in the present embodiment, 29 b, 29 c, 29 d, 29 e, 29 f, Instead of the n-type semiconductor used to form 29 g , an n-type semiconductor which is a semiconductor having a conductivity type opposite to that of the well semiconductor may be used.

また、本実施形態において、ＭＯＳキャパシタを用いたが、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタであればよく、さらにＦＤに接続される電極の反対側の電極が、第４のウェル２９dとは逆導電型の半導体で形成され、さらに第４のウェル２９dと接合されるキャパシタであれば、いずれであってもよい。 Further, in this embodiment uses the MOS capacitor, MIS (Metal Insulate Semiconductor) may be a capacitor, the opposite electrode of the electrodes is further connected to the FD, and the fourth well 29 d is reverse-conducting is formed in the form of a semiconductor, if the capacitor to be further joined to the fourth well 29 d, it may be any.

また、本実施形態において、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６はＭＯＳトランジスタであるが、いずれのトランジスタであってもよい。   In this embodiment, the transfer transistor 23, the reset transistor 24, the amplification transistor 25, and the row selection transistor 26 are MOS transistors, but may be any transistors.

また、本実施形態は、ＣＭＯＳ撮像素子に適用したが、他のいずれの撮像素子であってもよい。特に、画素毎に増幅トランジスタを有するＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）適用すれば、本実施形態と同様に高い効果を発揮することが可能である。   Moreover, although this embodiment was applied to the CMOS image sensor, any other image sensor may be used. In particular, if an APS (Active Pixel Sensor) having an amplifying transistor for each pixel is applied, a high effect can be exhibited as in the present embodiment.

本発明の一実施形態を適用した撮像素子の全体構成を模式的に示す図である。1 is a diagram schematically illustrating an overall configuration of an image sensor to which an embodiment of the present invention is applied. 画素の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of a pixel. 画素の構造を説明するための画素の断面図である。It is sectional drawing of the pixel for demonstrating the structure of a pixel. 撮像素子におけるＦＤ、増幅トランジスタの副電極の容量、およびＭＯＳキャパシタ全体の静電容量‐信号電位の特性を示す図である。It is a figure which shows the characteristic of FD in an image pick-up element, the capacity | capacitance of the subelectrode of an amplification transistor, and the electrostatic capacitance-signal potential of the whole MOS capacitor. 撮像素子の増幅トランジスタにおける出力特性を示す図である。It is a figure which shows the output characteristic in the amplification transistor of an image pick-up element. 背景技術を説明するための、従来の撮像素子の画素の内部構成を簡潔に示す回路図である。It is a circuit diagram which shows briefly the internal structure of the pixel of the conventional image pick-up element for demonstrating background art. 背景技術を説明するための、従来の撮像素子の増幅トランジスタにおける出力特性を示す図である。It is a figure which shows the output characteristic in the amplification transistor of the conventional image pick-up element for demonstrating background art. 背景技術を説明するための、従来の撮像素子におけるＦＤと増幅トランジスタの副電極の容量との静電容量‐信号電位の特性を示す図である。It is a figure which shows the characteristic of the electrostatic capacitance-signal potential of FD and the capacity | capacitance of the subelectrode of an amplification transistor in the conventional image sensor for demonstrating background art. 背景技術を説明するための、従来のＭＯＳキャパシタを備えた撮像素子の増幅トランジスタにおける出力特性を示す図である。It is a figure which shows the output characteristic in the amplification transistor of the image pick-up element provided with the conventional MOS capacitor for demonstrating background art.

符号の説明Explanation of symbols

１０ ＣＭＯＳ撮像素子
２１ フォトダイオード（ＰＤ）
２２ フローティングディフュージョン（ＦＤ）
２３ 転送トランジスタ
２４ リセットトランジスタ
２５ 増幅トランジスタ
２７ ＭＯＳキャパシタ
２９a、２９b、２９c、２９d 第１、第２、第３、第４のウェル
３１a、３１b、３１c、３１d、３１e、３１f、３１g 第１、第２、第３、第４、第５、第６、第７のｎ型半導体
３２a、３２b、３２c、３２d、３２e、３２f、３２g 第１、第２、第３、第４、第５、第６、第７のＰＮ接合ダイオード（ＰＮＤ）
３８ 電極
３９ 接触部
４０ 接触部
10 CMOS image sensor 21 Photodiode (PD)
22 Floating diffusion (FD)
23 Transfer transistor 24 Reset transistor 25 Amplification transistor 27 MOS capacitors 29 a , 29 b , 29 c , 29 d First, second, third and fourth wells 31 a , 31 b , 31 c , 31 d , 31 e 31 f , 31 g First, second, third, fourth, fifth, sixth, seventh n-type semiconductors 32 a , 32 b , 32 c , 32 d , 32 e , 32 f , 32 g First, second, third, fourth, fifth, sixth and seventh PN junction diodes (PND)
38 Electrode 39 Contact part 40 Contact part

Claims (4)

受光量に応じた信号電荷を発生させる光電変換手段と、
前記信号電荷を受取り、前記信号電荷に応じた電位に変わるフローティングディフュージョンと、
ｐ型またはｎ型である半導体のウェルと、
前記ウェルと逆導電型の半導体であって前記ウェルに接合される第１の電極、及び前記フローティングディフュージョンに接続される第２の電極によって形成されるキャパシタとを備える
ことを特徴とする撮像素子。 Photoelectric conversion means for generating a signal charge according to the amount of received light;
A floating diffusion that receives the signal charge and changes to a potential corresponding to the signal charge;
a semiconductor well that is p-type or n-type;
An imaging device comprising: a first electrode that is a semiconductor of a conductivity type opposite to that of the well and is joined to the well; and a capacitor formed by a second electrode connected to the floating diffusion. 前記第２の電極の電位が、前記ウェルの基準となる電位と同じであることを特徴とする請求項１に記載の撮像素子。   The imaging device according to claim 1, wherein a potential of the second electrode is the same as a potential serving as a reference of the well. 前記第２の電極と前記のウェルとが接続されることを特徴とする請求項１または請求項２に記載の撮像素子。   The imaging device according to claim 1, wherein the second electrode and the well are connected. 前記キャパシタが、ＭＯＳキャパシタであることを特徴とする請求項１〜請求項３のいずれか１項に記載の撮像素子。

The imaging device according to claim 1, wherein the capacitor is a MOS capacitor.

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