JP2006295044A - Semiconductor device - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device exhibiting excellent packaging properties in which electric characteristics can be inspected easily. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate 10 having a plurality of electrode pads 14 arranged along a line 15, and a bump formed on the semiconductor substrate 10 and having a proximal end 22 and a protrusion 24 protruding therefrom. The protrusion 24 has a center located at a position shifted from the line 15. Protrusions 24 of two adjacent bumps 20 are arranged on the opposite sides of the line 15 while being shifted. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体チップに形成されたバンプを、配線パターンと対向させて電気的に接続することが知られている。この場合、信頼性の高い半導体装置を製造するためには、バンプを、配線パターンとの電気的な接続に適した形状にすることが好ましい。また、バンプを利用して半導体チップの電気特性を検査することが知られている。この場合、信頼性の高い検査を効率よく行うためには、バンプを、検査に適した形状にすることが好ましい。   It is known that bumps formed on a semiconductor chip are electrically connected to face a wiring pattern. In this case, in order to manufacture a highly reliable semiconductor device, it is preferable that the bump has a shape suitable for electrical connection with the wiring pattern. It is also known to inspect the electrical characteristics of a semiconductor chip using bumps. In this case, in order to efficiently perform a highly reliable inspection, it is preferable that the bumps have a shape suitable for the inspection.

本発明の目的は、電気特性検査が容易で、かつ、実装性に優れた半導体装置を提供することにある。
特開２０００−３５７７０１号公報 An object of the present invention is to provide a semiconductor device that can be easily inspected for electrical characteristics and has excellent mountability.
JP 2000-357701 A

（１）本発明に係る半導体装置は、直線に沿って配列された、複数の電極パッドを有する半導体基板と、
前記パッド上に形成された、基端部と前記基端部から突出する突起部とを有するバンプと、
を含み、
前記突起部の中心は、前記直線からずれて配置されてなり、
隣り合う２つの前記バンプの前記突起部は、それぞれ、前記直線の反対側にずれて配置されてなる。本発明によると、実装性が高く、かつ、電気特性検査が容易な半導体装置を提供することができる。
（２）この半導体装置において、
前記基端部の中央領域には凹部が形成されていてもよい。これによると、さらに電気特性検査が容易な半導体装置を提供することができる。 (1) A semiconductor device according to the present invention includes a semiconductor substrate having a plurality of electrode pads arranged along a straight line;
A bump formed on the pad and having a base end and a protrusion protruding from the base end;
Including
The center of the protrusion is arranged so as to deviate from the straight line,
The protrusions of the two adjacent bumps are shifted from each other on the opposite side of the straight line. According to the present invention, it is possible to provide a semiconductor device with high mountability and easy electrical property inspection.
(2) In this semiconductor device,
A concave portion may be formed in the central region of the base end portion. According to this, it is possible to provide a semiconductor device that can be more easily inspected for electrical characteristics.

以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。   Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments.

図１（Ａ）及び図１（Ｂ）は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。なお、図１（Ａ）は、半導体装置１のバンプ２０が形成された面の一部拡大図であり、図１（Ｂ）は、図１（Ａ）のIB−IB線断面の一部拡大図である。   1A and 1B are diagrams for describing a semiconductor device according to an embodiment to which the present invention is applied. 1A is a partially enlarged view of the surface of the semiconductor device 1 on which the bumps 20 are formed. FIG. 1B is a partially enlarged view of the cross section taken along the line IB-IB in FIG. FIG.

本実施の形態に係る半導体装置は、図１（Ａ）及び図１（Ｂ）に示すように、半導体基板１０を有する。半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０は、チップ状をなしていてもよい。ただし、半導体基板１０は、ウエハ状をなしていてもよい。半導体基板１０は、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路１２を有していてもよい（図２（Ａ）参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。   As shown in FIGS. 1A and 1B, the semiconductor device according to this embodiment includes a semiconductor substrate 10. The semiconductor substrate 10 may be a silicon substrate, for example. The semiconductor substrate 10 may have a chip shape. However, the semiconductor substrate 10 may have a wafer shape. The semiconductor substrate 10 may include one or a plurality of integrated circuits 12 (one for a semiconductor chip and a plurality for a semiconductor wafer) (see FIG. 2A). The configuration of the integrated circuit 12 is not particularly limited, and may include, for example, an active element such as a transistor or a passive element such as a resistor, a coil, or a capacitor.

半導体基板１０は、図１（Ａ）及び図１（Ｂ）に示すように、電極パッド１４を有する。電極パッド１４は、図１（Ａ）に示すように、直線１５に沿って配列されてなる。すなわち、電極パッド１４は、一列に並んでいてもよい。そして、直線１５は、半導体基板１０の上視図において、それぞれの電極パッド１４の中心とオーバーラップする直線であってもよい。直線１５は、半導体基板１０の外周のいずれかの辺に沿って延びる直線であってもよい。なお、直線１５は仮想の直線であってもよい。電極パッド１４は、半導体基板１０の外周のいずれか一辺のみに沿って配列されていてもよい。あるいは、電極パッド１４は、半導体基板の外周の向かい合う一組の対辺のそれぞれ（のみ）に沿って配列されていてもよい。あるいは、電極パッド１４は、半導体基板１０のすべての辺のそれぞれに沿って配列されていてもよい。ただし、これとは別に、電極パッド１４は、エリアアレイ状に配置されていてもよい。また、電極パッド１４は、集積回路１２とオーバーラップするように形成されていてもよく、あるいは、集積回路１２とオーバーラップしないように形成されていてもよい。電極パッド１４は、半導体基板１０の内部と電気的に接続されていてもよい。電極パッド１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない電極パッドを含めて、電極パッド１４と称してもよい。電極パッド１４は、アルミニウム又は銅等の金属で形成されていてもよい。   The semiconductor substrate 10 has electrode pads 14 as shown in FIGS. The electrode pads 14 are arranged along a straight line 15 as shown in FIG. That is, the electrode pads 14 may be arranged in a line. The straight line 15 may be a straight line that overlaps the center of each electrode pad 14 in the top view of the semiconductor substrate 10. The straight line 15 may be a straight line extending along any side of the outer periphery of the semiconductor substrate 10. The straight line 15 may be a virtual straight line. The electrode pads 14 may be arranged along only one side of the outer periphery of the semiconductor substrate 10. Alternatively, the electrode pads 14 may be arranged along (only) each of a pair of opposing sides on the outer periphery of the semiconductor substrate. Alternatively, the electrode pads 14 may be arranged along each of all the sides of the semiconductor substrate 10. However, apart from this, the electrode pads 14 may be arranged in an area array. The electrode pad 14 may be formed so as to overlap with the integrated circuit 12 or may be formed so as not to overlap with the integrated circuit 12. The electrode pad 14 may be electrically connected to the inside of the semiconductor substrate 10. The electrode pad 14 may be electrically connected to the integrated circuit 12. Alternatively, the electrode pad 14 including the electrode pad that is not electrically connected to the integrated circuit 12 may be referred to. The electrode pad 14 may be formed of a metal such as aluminum or copper.

半導体基板１０は、図１（Ａ）及び図１（Ｂ）に示すように、パッシベーション膜１６を有していてもよい。パッシベーション膜１６には、電極パッド１４を部分的に露出させる開口１８が形成されていてもよい。なお、開口１８は、直線１５に沿って配列されていてもよい。すなわち、電極パッド１４における開口１８からの露出部が、直線１５に沿って配列されていてもよい。この場合、電極パッド１４のうち、特に、開口１８から露出した部分のみを指して、電極パッドと称してもよい。パッシベーション膜１６は、電極パッド１４の周縁部を覆うように形成されていてもよい。パッシベーション膜は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていてもよい。 The semiconductor substrate 10 may have a passivation film 16 as shown in FIGS. 1 (A) and 1 (B). In the passivation film 16, an opening 18 that partially exposes the electrode pad 14 may be formed. The openings 18 may be arranged along the straight line 15. That is, the exposed portions from the opening 18 in the electrode pad 14 may be arranged along the straight line 15. In this case, only the part exposed from the opening 18 in the electrode pad 14 may be pointed out and referred to as an electrode pad. The passivation film 16 may be formed so as to cover the peripheral edge of the electrode pad 14. The passivation film may be formed of, for example, SiO 2 , SiN, polyimide resin, or the like.

本実施の形態に係る半導体装置は、図１（Ａ）及び図１（Ｂ）に示すように、バンプ２０を有する。バンプ２０は、電極パッド１４上に形成されてなる。バンプ２０は、電極パッド１４と電気的に接続されていてもよい。バンプ２０は、基端部２２と、基端部２２から突出した突起部２４とを有する。突起部２４の外形は、基端部２２の外形よりも小さくなっていてもよい。そして、突起部２４は、直線１５からずれて配置されてなる。突起部２４は、その中心が、基端部２２の中心からずれて配置されていてもよい。あるいは、時部２４は、その中心が、電極パッド１４又はパッシベーション膜１６の開口１８の中心からずれて配置されていてもよい。そして、隣り合う２つのバンプ２０の突起部２４は、それぞれ、直線１５の反対側にずれて配置されてなる。このとき、突起部２４は、上視図において、直線１５と交差しないように配置されていてもよい（図１（Ａ）参照）。ただし、突起部２４は、上視図において、直線１５と交差するように配置されていてもよい（図示せず）。なお、突起部２４は、平面図で半導体基板１０を見たとき、中心が直線１５からずれて配置されていてもよい。言い換えると、半導体基板１０の電極パッド１４が形成された面に対して平行な方向に突起部２４の中心が直線１５からずれていればよい。また、平面図で半導体基板１０を見たとき、突起部２４の全体が直線１５からずれて配置されていてもよい。言い換えると、半導体基板１０の電極パッド１４が形成された面に対して平行な方向に突起部２４の全体が直線１５からずれていてもよい。なお、基端部２２は、直線１５に沿って配列されていてもよい。そして、突起部２４は、基端部２２の中心からずれた位置に配置されていてもよい。なお、図１（Ｂ）に示すように、基端部２２の中央領域には、凹部２６が形成されていてもよい。すなわち、基端部２２の中央領域は、周縁領域に較べて、電極パッド１４からの高さが低くなっていてもよい。   The semiconductor device according to the present embodiment includes bumps 20 as shown in FIGS. The bump 20 is formed on the electrode pad 14. The bump 20 may be electrically connected to the electrode pad 14. The bump 20 has a base end portion 22 and a protrusion 24 protruding from the base end portion 22. The outer shape of the protruding portion 24 may be smaller than the outer shape of the base end portion 22. The protrusions 24 are arranged so as to be shifted from the straight line 15. The center of the protrusion 24 may be shifted from the center of the base end portion 22. Alternatively, the center of the time portion 24 may be shifted from the center of the opening 18 of the electrode pad 14 or the passivation film 16. The protrusions 24 of the two adjacent bumps 20 are arranged so as to be shifted to the opposite side of the straight line 15. At this time, the protrusion 24 may be arranged so as not to intersect the straight line 15 in the top view (see FIG. 1A). However, the protrusion 24 may be disposed so as to intersect the straight line 15 in the top view (not shown). Note that the protrusion 24 may be arranged with its center shifted from the straight line 15 when the semiconductor substrate 10 is viewed in a plan view. In other words, it is only necessary that the center of the protrusion 24 is deviated from the straight line 15 in a direction parallel to the surface of the semiconductor substrate 10 on which the electrode pad 14 is formed. Further, when the semiconductor substrate 10 is viewed in a plan view, the entire protruding portion 24 may be arranged so as to be shifted from the straight line 15. In other words, the entire protrusion 24 may be offset from the straight line 15 in a direction parallel to the surface of the semiconductor substrate 10 on which the electrode pad 14 is formed. Note that the base end portion 22 may be arranged along the straight line 15. The protrusion 24 may be disposed at a position shifted from the center of the base end portion 22. In addition, as shown in FIG. 1B, a recess 26 may be formed in the central region of the base end portion 22. That is, the center region of the base end portion 22 may have a lower height from the electrode pad 14 than the peripheral region.

本実施の形態に係る半導体装置１は、以上の構成をなしていてもよい。半導体装置１によれば、容易かつ確実に、配線基板等に実装することができる。すなわち、バンプ２０と配線パターン等とを、容易かつ確実に、電気的に接続することができる。以下、この特徴を説明するために、図２（Ａ）〜図２（Ｃ）を参照して、半導体装置１を配線基板３０に搭載して、バンプ２０と配線パターン３２とを電気的に接続させる工程について説明する。はじめに、図２（Ａ）に示すように、配線基板３０上に半導体装置１を配置して、バンプ２０と配線パターン３２とを対向させる。そして、図２（Ｂ）に示すように、配線基板３０と半導体装置１とを接近させて、バンプ２０と配線パターン３２とを接触させる。このとき、バンプ２０の突起部２４を配線パターン３２に接触させてもよい。その後、配線基板３０及び半導体装置１の少なくとも一方をさらに押圧して、図２（Ｃ）に示すように、バンプ２０の突起部２４を変形させる。電極パッド１４と配線パターン３２とによってバンプ２０を押圧して、突起部２４を押しつぶして、突起部２４（バンプ２０）を変形させてもよい。以上の工程によって、半導体装置１を配線基板３０に搭載して、図３に示す電子モジュール２を形成してもよい。上記工程によると、突起部２４を変形させるため、配線パターン３２とバンプ２０とを、確実に電気的に接続することができる。そして、半導体装置１によると、突起部２４は基端部２２（バンプ２０）よりも外形が小さくなっているため、容易に、突起部２４を変形させることができる。そのため、半導体装置１によると、信頼性の高い電子モジュールを効率よく製造することができる。なお、突起部２４を変形させる際に、超音波振動や熱を利用してもよい。これにより、さらに効率よく確実に、配線パターン３２とバンプ２０とを電気的に接続することができる。なお、突起部２４と配線パターン３２とは、共晶合金接合させてもよい。   The semiconductor device 1 according to the present embodiment may have the above configuration. According to the semiconductor device 1, it can be easily and reliably mounted on a wiring board or the like. In other words, the bump 20 and the wiring pattern can be electrically connected easily and reliably. Hereinafter, in order to explain this feature, referring to FIG. 2A to FIG. 2C, the semiconductor device 1 is mounted on the wiring board 30 and the bumps 20 and the wiring patterns 32 are electrically connected. The process to make is demonstrated. First, as shown in FIG. 2A, the semiconductor device 1 is arranged on the wiring substrate 30 so that the bumps 20 and the wiring pattern 32 are opposed to each other. Then, as shown in FIG. 2B, the wiring board 30 and the semiconductor device 1 are brought close to each other, and the bump 20 and the wiring pattern 32 are brought into contact with each other. At this time, the protrusion 24 of the bump 20 may be brought into contact with the wiring pattern 32. Thereafter, at least one of the wiring substrate 30 and the semiconductor device 1 is further pressed to deform the protrusions 24 of the bumps 20 as shown in FIG. The bumps 20 may be pressed by the electrode pads 14 and the wiring patterns 32 to crush the protrusions 24 and deform the protrusions 24 (bumps 20). The electronic module 2 shown in FIG. 3 may be formed by mounting the semiconductor device 1 on the wiring board 30 through the above steps. According to the above process, since the protruding portion 24 is deformed, the wiring pattern 32 and the bump 20 can be reliably electrically connected. According to the semiconductor device 1, the protrusion 24 has an outer shape smaller than that of the base end portion 22 (bump 20), so that the protrusion 24 can be easily deformed. Therefore, according to the semiconductor device 1, a highly reliable electronic module can be manufactured efficiently. Note that ultrasonic vibration or heat may be used when the protrusion 24 is deformed. Thereby, the wiring pattern 32 and the bump 20 can be electrically connected more efficiently and reliably. Note that the protrusion 24 and the wiring pattern 32 may be eutectic alloy bonded.

また、本実施の形態によれば、電気特性の検査が容易な半導体装置を提供することができる。以下、図４（Ａ）〜図５（Ｂ）を参照して、この特徴について説明する。   In addition, according to the present embodiment, a semiconductor device that can easily inspect electrical characteristics can be provided. Hereinafter, this feature will be described with reference to FIGS. 4 (A) to 5 (B).

一般的に、半導体装置（半導体チップ）のバンプにプローブを接触させて、その電気特性を検査することが知られている。当該検査を精度よく行うためには、プローブを、目的のバンプに電気的に接続させる必要がある。このとき、バンプにおけるプローブと接触させるための領域（プロービングエリア）を大きくすることができれば、精度の高い電気特性検査を、効率よく行うことが可能になる。ところで、バンプ２０は、基端部２２と突起部２４とを含む。バンプ２０に対して高精度に電気特性検査を行うためには、図４（Ａ）及び図４（Ｂ）に示すように、基端部２２の突起部２４を避けた領域（領域２５）にプローブ１００を接触させることが好ましい。そして、バンプ２０では、突起部２４は、直線１５からずれて配置されてなる。言い換えると、突起部２４は、基端部２２の中心からずれて配置されてなる。そのため、バンプ２０によると、突起部２４を基端部２２の中心に配置した場合に較べて、基端部２２の表面の突起部２４を避けた領域（領域２５）を大きくすることができる。そして、プロービングエリアとして領域２５を利用することで、バンプ２０とプローブ１００とを電気的に接続させやすくなる（図４（Ａ）及び図４（Ｂ）参照）。そのため、半導体装置１によると、精度の高い電気特性検査を容易に行うことができる。   Generally, it is known that a probe is brought into contact with a bump of a semiconductor device (semiconductor chip) to inspect its electrical characteristics. In order to accurately perform the inspection, it is necessary to electrically connect the probe to a target bump. At this time, if an area (probing area) for contacting the probe in the bump can be increased, a highly accurate electrical characteristic inspection can be efficiently performed. Incidentally, the bump 20 includes a base end portion 22 and a projection portion 24. In order to perform an electrical property inspection on the bump 20 with high accuracy, as shown in FIGS. 4A and 4B, the bump 20 has a region (region 25) avoiding the protrusion 24. It is preferable to contact the probe 100. In the bump 20, the protruding portion 24 is arranged so as to deviate from the straight line 15. In other words, the protrusion 24 is arranged so as to be shifted from the center of the base end portion 22. Therefore, according to the bump 20, the area (area 25) avoiding the protrusion 24 on the surface of the base end 22 can be made larger than when the protrusion 24 is arranged at the center of the base end 22. And it becomes easy to electrically connect the bump 20 and the probe 100 by using the area | region 25 as a probing area (refer FIG. 4 (A) and FIG. 4 (B)). Therefore, according to the semiconductor device 1, a highly accurate electrical characteristic inspection can be easily performed.

また、半導体装置１では、隣り合う２つのバンプ２０の突起部２４は、それぞれ、直線１５の反対側にずれて配置されてなる。そのため、隣り合う２つのバンプ２０には、それぞれ、直線１５の反対側からプローブを近づけやすくなっている。すなわち、図５（Ａ）に示すように、バンプ２０を、互い違いに配置された第１のグループのバンプ４１と第２のグループのバンプ４２とに分類すると、第１のグループのバンプ４１の検査をするプローブ１０１と、第２のグループのバンプ４２の検査をするプローブ１０２とを、直線１５の反対側に配置することができる。そのため、図５（Ｂ）に示すように、第１のグループのバンプ４１にプローブ１０１が接触した状態で、第２のグループのバンプ４２にプローブ１０２を接触させやすくなる。これにより、すべてのバンプ２０に同時にプローブを接触させることができ、効率よく電気特性検査を行うことができる。さらに、第１及び第２のグループのバンプ４１，４２は、それぞれ、バンプ２０よりもピッチが広くなる。そのため、図５（Ｂ）に示すように、プローブ１０１のピッチは、バンプ２０のピッチよりも広くなる。同様に、プローブ１０２のピッチは、バンプ２０のピッチよりも広くなる。すなわち、ピッチの広いプローブを有する検査治具を利用して、電気特性検査を行うことができる。そのため、電気特性検査を、精度よく行うことができる。   Further, in the semiconductor device 1, the protrusions 24 of the two adjacent bumps 20 are shifted from each other on the opposite side of the straight line 15. Therefore, it is easy to bring the probe closer to the two adjacent bumps 20 from the opposite side of the straight line 15. That is, as shown in FIG. 5A, when the bumps 20 are classified into the first group of bumps 41 and the second group of bumps 42 arranged alternately, the inspection of the first group of bumps 41 is performed. The probe 101 for performing the inspection and the probe 102 for inspecting the bumps 42 of the second group can be disposed on the opposite side of the straight line 15. Therefore, as shown in FIG. 5B, the probe 102 can be easily brought into contact with the second group of bumps 42 in a state where the probe 101 is in contact with the first group of bumps 41. As a result, the probes can be brought into contact with all the bumps 20 at the same time, and the electrical characteristic inspection can be performed efficiently. Furthermore, the pitches of the first and second groups of bumps 41 and 42 are wider than the bumps 20, respectively. Therefore, as shown in FIG. 5B, the pitch of the probes 101 is wider than the pitch of the bumps 20. Similarly, the pitch of the probes 102 is wider than the pitch of the bumps 20. That is, an electrical characteristic inspection can be performed using an inspection jig having a probe with a wide pitch. Therefore, the electrical property inspection can be performed with high accuracy.

なお、基端部２２の中央領域には、凹部２６が形成されていてもよい。これによると、さらに精度の高い電気特性検査を行うことができる。一般的に、電気特性検査では、プローブとバンプとを電気的に接続させるため、プローブを、バンプに押し付けることが知られている（図４（Ｂ）参照）。プローブがバンプから外れにくくすることができれば、精度よく電気特性検査を行うことができる。ところで、基端部２２が凹部２６を有する場合には、図６に示すように、基端部２２の周縁部は凸部２８になる。そのため、プローブ１００を凹部２６に接触させることにより、プローブ１００が、バンプからずれて外れることを防止することができる。そのため、凹部２６の底面にプローブを接触させることにより、精度の高い電気特性検査を行うことができる。   A recess 26 may be formed in the central region of the base end portion 22. According to this, it is possible to perform a more accurate electrical characteristic inspection. In general, in the electrical property inspection, it is known that the probe is pressed against the bump in order to electrically connect the probe and the bump (see FIG. 4B). If the probe can be prevented from coming off from the bump, the electrical property inspection can be performed with high accuracy. By the way, when the base end part 22 has the recessed part 26, the peripheral part of the base end part 22 becomes the convex part 28, as shown in FIG. Therefore, by bringing the probe 100 into contact with the recess 26, it is possible to prevent the probe 100 from being displaced from the bump. Therefore, a highly accurate electrical property inspection can be performed by bringing the probe into contact with the bottom surface of the recess 26.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。   In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

図１（Ａ）及び図１（Ｂ）は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。1A and 1B are diagrams for describing a semiconductor device according to an embodiment to which the present invention is applied. 図２（Ａ）〜図２（Ｃ）は、本発明を適用した実施の形態に係る半導体装置を、配線基板に搭載する工程について説明するための図である。2A to 2C are diagrams for explaining a process of mounting the semiconductor device according to the embodiment to which the present invention is applied to a wiring board. 図３は、本発明を適用した実施の形態に係る半導体装置が実装された電子モジュールを示す図である。FIG. 3 is a diagram showing an electronic module on which a semiconductor device according to an embodiment to which the present invention is applied is mounted. 図４（Ａ）及び図４（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の検査方法について説明するための図である。4A and 4B are diagrams for explaining a method for inspecting a semiconductor device according to an embodiment to which the present invention is applied. 図５（Ａ）及び図５（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の検査方法について説明するための図である。5A and 5B are diagrams for explaining a method for inspecting a semiconductor device according to an embodiment to which the present invention is applied. 図６は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。FIG. 6 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied.

符号の説明Explanation of symbols

１０…半導体装置、 １２…集積回路、 １４…電極パッド、 １５…直線、 １６…パッシベーション膜、 １８…開口、 ２０…バンプ、 ２２…基端部、 ２４…突起部、 ２６…凹部、 ２８…凸部、 ３０…配線基板、 ３２…配線パターン、 ４１…第１のグループのバンプ、 ４２…第２のグループのバンプ、 １００…プローブ、 １０１…プローブ、 １０２…プローブ   DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 12 ... Integrated circuit, 14 ... Electrode pad, 15 ... Straight line, 16 ... Passivation film, 18 ... Opening, 20 ... Bump, 22 ... Base end part, 24 ... Projection part, 26 ... Concavity, 28 ... Convex 30: Wiring board 32: Wiring pattern 41 ... First group bump 42: Second group bump 100: Probe 101: Probe 102: Probe

Claims (2)

直線に沿って配列された、複数の電極パッドを有する半導体基板と、
前記パッド上に形成された、基端部と前記基端部から突出する突起部とを有するバンプと、
を含み、
前記突起部の中心は、前記直線からずれて配置されてなり、
隣り合う２つの前記バンプの前記突起部は、それぞれ、前記直線の反対側にずれて配置されてなる半導体装置。 A semiconductor substrate having a plurality of electrode pads arranged along a straight line;
A bump formed on the pad and having a base end and a protrusion protruding from the base end;
Including
The center of the protrusion is arranged so as to deviate from the straight line,
A semiconductor device in which the protrusions of two adjacent bumps are arranged so as to be shifted to opposite sides of the straight line. 請求項１記載の半導体装置において、
前記基端部の中央領域には凹部が形成されてなる半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which a recess is formed in a central region of the base end.
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