JP2006284565A - 素子基板、検査方法、及び半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】本発明の半導体層を有する基板は、アンテナコイルと半導体素子とが直列に接続されてなる閉ループ回路が形成され、回路が形成された領域の表面は絶縁膜で覆われている。このような回路を用いることによって、非接触で検査を行うことができる。また閉ループ回路に変えてリングオシレータを適用することができる。
【選択図】図1
Description
一般に、LSIチップを製造する場合にはLSIチップを形成する基板上にTEG(test elementary group)と呼ばれる特性評価用素子あるいは回路が形成される。TEGを評価することで、LSIチップの製造プロセスの検証、あるいはLSI設計に用いられるパラメータの検証を行うことができる。無線チップもLSIチップによって構成されており、製造プロセスの検証等の目的で、LSIチップを形成する基板上にはTEGが設けられている。
また、素子基板で消費される電力を測定することで前記半導体素子の特性を評価する。
本発明のTEGを有する素子基板と、これを用いて半導体素子特性を測定する方法とを図1を用いて説明する。
実施形態1とは異なる本発明の素子基板の評価形態について説明する。
本実施の形態では、上記実施の形態2に示した評価方法を用いた半導体装置の作製工程について説明する。
実施形態1及び2とは異なる本発明の素子基板の構成と評価形態について説明する。
図16には、スペクトラムアナライザによるリングオシレータの発振周波数の測定結果を示す。
図15に示す波形と、図16に示す波形とがほぼ一致するため、非接触アンテナを使用したスペクトラムアナライザによって非接触式でリングオシレータ評価回路の発振周波数を測定できることが分かる。
102 電波インターフェイス
103 アンテナコイル
104 測定装置
105 アンテナコイル
106 半導体素子
107 素子基板
140 基体
141 スペーサ
142 ピコプローブ針
143 評価用素子基板
144 スペクトラムアナライザ用アンテナコイル
401 ダイオード
402 アンテナコイル
403 容量素子
601 半導体素子
602 アンテナコイル
603 容量素子
701 ガラス基板
702 可撓性基板
801 電源回路
802 リングオシレータ
803 トランジスタ
804 アンテナコイル
805 容量素子
901 ダイオード
902 ダイオード
903 容量素子
1001 電源
1002 レギュレータ
1201 リングオシレータ
1202 トランジスタ
1203 アンテナコイル
1204 容量素子
1205 電源パッド
1301 リングオシレータ評価回路
1302 電極パッド
Claims (25)
- アンテナコイルと、半導体素子とが電気的に直列に接続された閉ループ回路を有する特性評価用素子が設けられ、前記閉ループ回路が設けられた領域の表面は絶縁膜で覆われていることを特徴とする素子基板。
- アンテナコイルと、半導体素子とが電気的に直列に接続された閉ループ回路を有する特性評価用素子が設けられ、可撓性を有することを特徴とする素子基板。
- 請求項1または請求項2において、
前記半導体素子はダイオード、トランジスタ、発光素子、抵抗素子、容量素子のいずれかであることを特徴とする素子基板。 - アンテナコイルと、容量素子と、半導体素子とが電気的に直列に接続された閉ループ回路を有する特性評価用素子が設けられ、前記閉ループ回路が設けられた領域の表面は絶縁膜で覆われていることを特徴とする素子基板。
- アンテナコイルと、容量素子と、半導体素子とが電気的に直列に接続された閉ループ回路を有する特性評価用素子が設けられ、可撓性を有することを特徴とする素子基板。
- 請求項4または請求項5において、
前記半導体素子はダイオード、トランジスタ、発光素子、抵抗素子のいずれかであることを特徴とする素子基板。 - アンテナコイルと、電源回路と、リングオシレータと、トランジスタと、を有する特性評価用素子が設けられ、
前記電源回路は前記リングオシレータに電源電圧を供給する機能を有し、
前記アンテナコイルには前記リングオシレータの発振周波数で負荷変調が行われる回路が電気的に接続され、
前記電源回路、前記リングオシレータ、及び、前記トランジスタが設けられた領域の表面は絶縁膜で覆われていることを特徴とする素子基板。 - アンテナコイルと、電源回路と、リングオシレータと、トランジスタと、を有する特性評価用素子が設けられ、
前記電源回路は前記リングオシレータに電源電圧を供給する機能を有し、
前記アンテナコイルには前記リングオシレータの発振周波数で負荷変調が行われる回路が電気的に接続され、
可撓性を有することを特徴とする素子基板。 - アンテナコイルと、リングオシレータと、トランジスタと、前記リングオシレータへ電源電圧の供給を行う電極パッドとを有する特性評価用素子が設けられ、
前記アンテナコイルは前記リングオシレータの発振周波数で負荷変調が行われる回路が電気的に接続され、
前記電源回路、前記リングオシレータ、及び、前記トランジスタが設けられた領域の表面は、前記電極パッド又は絶縁膜で構成されていることを特徴とする素子基板。 - アンテナコイルと、リングオシレータと、トランジスタと、前記リングオシレータへ電源電圧の供給を行う電極パッドとを有する特性評価用素子が設けられ、
前記アンテナコイルは前記リングオシレータの発振周波数で負荷変調が行われる回路が電気的に接続され、
可撓性を有することを特徴とする素子基板。 - 請求項7乃至請求項10のいずれか一において、
前記トランジスタは負荷変調を行う機能を有することを特徴とする素子基板。 - 請求項1乃至請求項6のいずれか一に記載の素子基板に電磁波を印加し、
前記素子基板で消費される電力を測定することで前記半導体素子の特性を評価することを特徴とする検査方法。 - 請求項1乃至請求項6のいずれか一に記載の素子基板に、アンテナから電磁波を放出することができる測定装置を用いて、前記電磁波を印加し、
前記アンテナに印加される電流又は電圧を測定することで前記半導体素子の特性を評価することを特徴とする検査方法。 - 請求項1乃至請求項6のいずれか一に記載の素子基板に、電磁波をアンテナから放出可能な測定装置を用いて、電磁波を印加するステップと、
磁界プローバにより前記素子基板に吸収される電力を測定するステップと、
により前記半導体素子の特性を評価することを特徴とする検査方法。 - 請求項12乃至請求項14のいずれか一に記載の検査方法を用いて、前記素子基板に設けられた半導体素子の静特性を非接触で評価することを特徴とする検査方法。
- 請求項7乃至請求項9のいずれか一に記載の素子基板に、電磁波をアンテナから放出可能な測定装置を用いて、電磁波を印加するステップと、
前記アンテナに印加される電流又は電圧を測定するステップと、
により、前記リングオシレータの特性を評価することを特徴とする検査方法。 - 請求項7乃至請求項9のいずれか一に記載の素子基板に、電磁波をアンテナから放出可能な測定装置を用いて、電磁波を印加するステップと、
磁界プローバにより前記素子基板に吸収される電力を測定するステップと、
により、前記リングオシレータの特性を評価することを特徴とする検査方法。 - 請求項7乃至請求項9のいずれか一に記載の素子基板に、電磁波をアンテナから放出可能な測定装置を用いて、電磁波を印加するステップと、
前記リングオシレータから放出された電磁波を測定するステップと、
により、前記リングオシレータの特性を評価する検査方法。 - 請求項16乃至請求項18のいずれか一に記載の検査方法を用いて、前記素子基板に設けられた半導体素子の動特性を非接触で評価することを特徴とする検査方法。
- 請求項12乃至請求項19のいずれか一に記載の検査方法を用いて、前記素子基板を非接触で検査する方法を有することを特徴とする半導体装置の作製方法。
- 第1の基板上に第1の半導体層を有する特性評価用素子と、第2の半導体層を有する薄膜トランジスタを形成し、
前記特性評価用素子に対して接触式で検査を行い、
前記第1の基板から前記特性評価用素子及び前記薄膜トランジスタを剥離し、
前記特性評価用素子及び前記薄膜トランジスタを、可撓性を有する第2の基板上に転置し、
前記第2の基板上に転置された特性評価用素子に対して非接触式で検査を行うことによって前記薄膜トランジスタの特性を評価し、
前記薄膜トランジスタの特性が許容範囲を満たした前記第2の基板を切断することを特徴とする半導体装置の作製方法。 - 第1の基板上に第1の半導体層を有する特性評価用素子と、第2の半導体層を有する薄膜トランジスタを形成し、
前記特性評価用素子に対して接触式で検査を行い、
前記第1の基板から前記特性評価用素子及び前記薄膜トランジスタを剥離し、
前記特性評価用素子及び前記薄膜トランジスタを、可撓性を有する第2の基板上に転置し、
前記第2の基板上に転置された特性評価用素子に対して非接触式で検査を行うことによって前記薄膜トランジスタの特性を評価し、
前記薄膜トランジスタの特性が許容範囲を満たした前記第2の基板を切断し、
前記切断された第2の基板上の薄膜トランジスタを検査することを特徴とする半導体装置の作製方法。 - 第1の基板上に第1の半導体層を有する特性評価用素子と、第2の半導体層を有する薄膜トランジスタを形成し、
前記特性評価用素子に対して接触式で検査を行い、
前記接触式の検査によって、前記特性評価用素子の電圧−電流特性を求め、
前記第1の基板から前記特性評価用素子及び前記薄膜トランジスタを剥離し、
前記特性評価用素子及び前記薄膜トランジスタを、可撓性を有する第2の基板上に転置し、
前記第2の基板上に転置された特性評価用素子に対して非接触式で検査を行うことによって前記薄膜トランジスタの特性を評価し、
前記薄膜トランジスタの特性が、前記電圧−電流特性の許容範囲を満たした前記第2の基板を切断することを特徴とする半導体装置の作製方法。 - 第1の基板上に第1の半導体層を有する特性評価用素子と、第2の半導体層を有する薄膜トランジスタを形成し、
前記特性評価用素子に対して接触式で検査を行い、
前記接触式の検査によって、前記特性評価用素子の電圧−電流特性を求め、
前記第1の基板から前記特性評価用素子及び前記薄膜トランジスタを剥離し、
前記特性評価用素子及び前記薄膜トランジスタを、可撓性を有する第2の基板上に転置し、
前記第2の基板上に転置された特性評価用素子に対して非接触式で検査を行うことによって前記薄膜トランジスタの特性を評価し、
前記薄膜トランジスタの特性が、前記電圧−電流特性の許容範囲を満たした前記第2の基板を切断し、
前記切断された第2の基板上の薄膜トランジスタを検査することを特徴とする半導体装置の作製方法。 - 請求項21乃至請求項24のいずれか一において、
前記第1の半導体層と、前記第2の半導体層とは同一工程で前記第1の基板上に形成することを特徴とする半導体装置の作製方法。
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JP2007175861A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 微小構造体の検査方法及びマイクロマシン |
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JP2016180673A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社デンソー | 半導体集積回路及び半導体集積回路のテストシステム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08334541A (ja) * | 1995-06-05 | 1996-12-17 | Mitsubishi Electric Corp | 電流検出器及びそれを利用したプリント板配線の接触部検出方法 |
JP2003533882A (ja) * | 2000-05-15 | 2003-11-11 | ザ・ガバナーズ・オブ・ザ・ユニバーシティ・オブ・アルバータ | 集積回路およびウェーハを試験する無線周波数技術構造および方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08334541A (ja) * | 1995-06-05 | 1996-12-17 | Mitsubishi Electric Corp | 電流検出器及びそれを利用したプリント板配線の接触部検出方法 |
JP2003533882A (ja) * | 2000-05-15 | 2003-11-11 | ザ・ガバナーズ・オブ・ザ・ユニバーシティ・オブ・アルバータ | 集積回路およびウェーハを試験する無線周波数技術構造および方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007175861A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 微小構造体の検査方法及びマイクロマシン |
US8558555B2 (en) | 2005-12-02 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Test method of microstructure body and micromachine |
JP2016180673A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社デンソー | 半導体集積回路及び半導体集積回路のテストシステム |
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