JP2006278384A - Superconducting random access memory and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、超伝導集積回路に関し、特に、単一磁束量子（ＳＦＱ： Single Flux Quantum）素子を用いた超伝導ランダムアクセスメモリのデバイス構造に関する。 The present invention relates to a superconducting integrated circuit, and more particularly to a device structure of a superconducting random access memory using a single flux quantum (SFQ) element.
従来、超伝導ランダムアクセスメモリ（ＲＡＭ： Random Access Memory）のデバイス構造として、超伝導グランド層上に形成された２つ又は３つの超伝導層と、１つの抵抗層とで構成されたデバイス構造が報告されている（非特許文献１、非特許文献２）。 2. Description of the Related Art Conventionally, as a device structure of a superconducting random access memory (RAM), a device structure composed of two or three superconducting layers formed on a superconducting ground layer and one resistance layer has been proposed. It has been reported (Non-patent document 1, Non-patent document 2).
図７に、この種の従来のデバイス構造の断面概略図を示す。このデバイス構造は、酸化したシリコン基板上に形成されたＮｂ超伝導グランド層（Ｍ１）と、２層のＮｂ超伝導配線層（Ｍ２、Ｍ３）と、Ｍｏ抵抗体層（ＲＥＳ１）と、Ｎｂ／ＡｌＯｘ／Ｎｂジョセフソン接合部（ＪＪ）と、ＳｉＯ２層間絶縁層とで構成されている。Ｎｂ／ＡｌＯｘ／Ｎｂジョセフソン接合部の下部のＮｂ層（Ｍ２）は、配線層として使用されている。 FIG. 7 shows a schematic cross-sectional view of a conventional device structure of this type. This device structure includes an Nb superconducting ground layer (M1) formed on an oxidized silicon substrate, two Nb superconducting wiring layers (M2, M3), a Mo resistor layer (RES1), Nb / An AlO x / Nb Josephson junction (JJ) and an SiO 2 interlayer insulating layer are included. The Nb layer (M2) below the Nb / AlO x / Nb Josephson junction is used as a wiring layer.
超伝導ランダムアクセスメモリのデバイス構造は、そのメモリセルの構造に特徴がある。メモリセルは、これまでに様々な回路が提案されているが、基本的には、単一磁束量子を蓄える超伝導ループと、この超伝導ループに磁束量子を出し入れするためのジョセフソン接合或いはジョセフソン接合で構成されたゲートが挿入された構成を有し、ジョセフソン接合を通しての磁束量子の出し入れを制御するための少なくとも１つ以上の制御配線を具備する。通常、この制御配線は、超伝導ループまたはジョセフソン接合で構成されたゲートに磁気的に結合するように配置されている。 The device structure of the superconducting random access memory is characterized by its memory cell structure. Various circuits have been proposed so far for memory cells. Basically, a superconducting loop that stores single flux quanta and a Josephson junction or Josephson for transferring flux quanta into and out of the superconducting loop. It has a configuration in which a gate composed of a Son junction is inserted, and includes at least one control wiring for controlling the flux quantum in and out through the Josephson junction. Usually, this control wiring is arranged so as to be magnetically coupled to a gate formed of a superconducting loop or a Josephson junction.
上記従来技術のデバイス構造により、メモリセルの基本要素であるジョセフソン接合を含む超伝導ループと、この超伝導ループに磁気的に結合する様に配置された制御配線とを構成することができる。実際に、このデバイス構造を用いて、４Ｋビットの超伝導ランダムアクセスメモリが開発されている（非特許文献２）。 With the above device structure of the prior art, a superconducting loop including a Josephson junction, which is a basic element of the memory cell, and a control wiring arranged to be magnetically coupled to the superconducting loop can be configured. Actually, a 4 Kbit superconducting random access memory has been developed using this device structure (Non-patent Document 2).
超伝導ランダムアクセスメモリの大規模化（大容量化）、特にデバイスのサイズをいたずらに大型化することなく高い集積度でもって大規模化を図るためには、メモリセルの小型化が必要である。メモリセルを小型化するためには、ジョセフソン接合を含む超伝導ループのレイアウト面積を縮小する必要がある。超伝導ループはインダクタンスで構成されるため、超伝導ループのレイアウト面積を縮小するためには、単位長さ当りのインダクタンスが大きい超伝導ループを得られるデバイス構造が必要になる。しかし、従来の超伝導ランダムアクセスメモリのデバイス構造では、単位長さ当りのインダクタンスを大きく確保することが困難であり、この結果、メモリセルを小型化することが困難であった。 In order to increase the scale (high capacity) of superconducting random access memory, in particular, to increase the scale with a high degree of integration without unnecessarily increasing the size of the device, it is necessary to reduce the size of the memory cell. . In order to reduce the size of the memory cell, it is necessary to reduce the layout area of the superconducting loop including the Josephson junction. Since the superconducting loop is composed of an inductance, a device structure capable of obtaining a superconducting loop having a large inductance per unit length is required to reduce the layout area of the superconducting loop. However, in the device structure of the conventional superconducting random access memory, it is difficult to ensure a large inductance per unit length, and as a result, it is difficult to reduce the size of the memory cell.
また、超伝導ランダムアクセスメモリの大規模化に伴い、多数のメモリセルアレイ間の信号伝播を高速に行う必要があるが、従来のデバイス構造では超伝導配線層が３層以下であるため、この信号伝播のための特別な配線層を設けることができず、高速化の足かせとなる。また、このように限られた層で信号伝播の高速化を図ろうとすると平面的に並ぶ配線数を増やすことになるが、この場合、デバイスの集積度が低下する。 Further, along with the increase in scale of superconducting random access memory, it is necessary to propagate signals between a large number of memory cell arrays at high speed. However, since the conventional device structure has three or less superconducting wiring layers, this signal It is impossible to provide a special wiring layer for propagation, which hinders speeding up. In addition, when trying to increase the speed of signal propagation in such a limited layer, the number of wirings arranged in a plane is increased, but in this case, the degree of integration of the device is reduced.
さらに、１つの超伝導配線層を電源供給と信号伝搬との２つの目的で兼用しているため、電源電流に起因した磁場の影響が生じやすく、回路の動作マージンが減少するという問題点もあった。加えて、電源線路にインダクタンスを形成する場合、レイアウト面積が増大するという問題点もあった。 In addition, since one superconducting wiring layer is used for two purposes of power supply and signal propagation, there is a problem that the influence of the magnetic field due to the power supply current is likely to occur and the operation margin of the circuit is reduced. It was. In addition, when the inductance is formed on the power supply line, there is a problem that the layout area increases.
また、Ｎｂ／ＡｌＯｘ／Ｎｂ接合は一般に、摂氏２００度以上の温度に対して特性が劣化するため、素子作製の際にこれ以上の高温のプロセスを採用することができない。例えば、ＳｉＯ２層間絶縁層は、それがジョセフソン接合形成後に形成される場合には低温のプロセスであるスパッタ法で形成しなければならない。この場合、ＳｉＯ２膜による段差部の被覆性が十分でないことがあり、良好な絶縁特性を得ることができないことがある。 In addition, since the characteristics of the Nb / AlO x / Nb junction generally deteriorate with respect to a temperature of 200 degrees Celsius or higher, it is not possible to employ a process at a higher temperature than this when manufacturing the device. For example, the SiO 2 interlayer insulating layer must be formed by sputtering, which is a low-temperature process when it is formed after the formation of the Josephson junction. In this case, the step coverage with the SiO 2 film may not be sufficient, and good insulation characteristics may not be obtained.
それ故、本発明の課題は、従来技術の問題点を解決し、大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供することである。 Therefore, the object of the present invention is to solve the problems of the prior art, adopt a high-temperature process for most of the manufacturing process, reduce the size of the memory cell, and further apply a DC bias. It is an object of the present invention to provide an ultrafast, large-scale superconducting random access memory device structure capable of efficiently forming an inductance in a current supply line and not affected by the magnetic field due to the bias current.
本発明によれば、以下の態様１〜２０が得られる。 According to this invention, the following aspects 1-20 are obtained.
（１）最上層の超伝導グランド層である第１の超伝導グランド層上に、ジョセフソン接合を含んだ超伝導ループと、複数層の超伝導配線層と、第１の抵抗層とを有し、前記第１の超伝導グランド層下に、複数の超伝導配線層と、複数の超伝導グランド層と、第２の抵抗層とを有することを特徴とする超伝導ランダムアクセスメモリ。 (1) A superconducting loop including a Josephson junction, a plurality of superconducting wiring layers, and a first resistance layer are provided on the first superconducting ground layer which is the uppermost superconducting ground layer. A superconducting random access memory comprising a plurality of superconducting wiring layers, a plurality of superconducting ground layers, and a second resistance layer under the first superconducting ground layer.
（２）前記超伝導ループは、前記複数層の超伝導配線層の積層方向に沿って形成されている態様１の超伝導ランダムアクセスメモリ。 (2) The superconducting random access memory according to aspect 1, wherein the superconducting loop is formed along a stacking direction of the plurality of superconducting wiring layers.
（３）前記第１の超伝導グランド層上の前記超伝導配線層のうちの最上層の超伝導配線層は、超伝導ループの制御配線と、電源パッドと、グランドパッドとを構成する態様１または２の超伝導ランダムアクセスメモリ。 (3) A mode 1 in which the uppermost superconducting wiring layer among the superconducting wiring layers on the first superconducting ground layer constitutes a control wiring of a superconducting loop, a power supply pad, and a ground pad. Or 2 superconducting random access memories.
（４）前記超伝導ループは、超伝導配線層によって構成された下部配線部分と、該下部配線部分とは別層の超伝導配線層によって構成された上部配線部分と、該下部配線部分と該上部配線部分とを連結するさらに別層の超伝導配線層によって構成された部分とを含む態様１乃至３のいずれか１つの超伝導ランダムアクセスメモリ。 (4) The superconducting loop includes a lower wiring portion constituted by a superconducting wiring layer, an upper wiring portion constituted by a superconducting wiring layer different from the lower wiring portion, the lower wiring portion, The superconducting random access memory according to any one of aspects 1 to 3, further comprising a portion formed by a superconducting wiring layer of another layer connecting the upper wiring portion.
（５）前記第１の超伝導グランド層下に配置された超伝導配線層と複数の超伝導グランド層とにより構成されたストリップライン構造の超伝導パッシブトランスミッションライン（ＰＴＬ）をさらに有する態様１乃至４のいずれか１つの超伝導ランダムアクセスメモリ。 (5) The aspect 1 thru | or which further has a superconducting passive transmission line (PTL) of the stripline structure comprised by the superconducting wiring layer arrange | positioned under the said 1st superconducting ground layer, and several superconducting ground layers. 4. Any one of 4 superconducting random access memories.
（６）前記第１の超伝導グランド層下に配置された前記超伝導配線層によって構成された電源線路のインダクタンス形成層と、前記第２の抵抗層とによって、ジョセフソン接合を含んだ回路に直流電流を供給する態様１乃至５のいずれか１つの超伝導ランダムアクセスメモリ。 (6) A circuit including a Josephson junction is formed by the inductance forming layer of the power line constituted by the superconducting wiring layer disposed under the first superconducting ground layer and the second resistance layer. The superconducting random access memory according to any one of aspects 1 to 5 for supplying a direct current.
（７）前記電源線路のインダクタンス形成層は、前記第１の超伝導グランド層と、前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素としての他の超伝導グランド層との間に、位置する態様６の超伝導ランダムアクセスメモリ。 (7) An aspect in which the inductance forming layer of the power supply line is located between the first superconducting ground layer and another superconducting ground layer as a component of the superconducting passive transmission line (PTL). 6 superconducting random access memory.
（８）前記電源線路のインダクタンス形成層は、層間コンタクトによって断面一筆書き状に連結された複数層の超伝導配線層によって構成されている態様６または７の超伝導ランダムアクセスメモリ。 (8) The superconducting random access memory according to aspect 6 or 7, wherein the inductance forming layer of the power supply line is constituted by a plurality of superconducting wiring layers connected in a single stroke cross section by an interlayer contact.
（９）前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の下方に、配置されている態様５乃至８のいずれか１つの超伝導ランダムアクセスメモリ。 (9) The superconducting random access memory according to any one of aspects 5 to 8, wherein the superconducting passive transmission line (PTL) is disposed below the second resistance layer.
（１０）前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の上方に、配置されている態様５乃至８のいずれか１つの超伝導ランダムアクセスメモリ。 (10) The superconducting random access memory according to any one of aspects 5 to 8, wherein the superconducting passive transmission line (PTL) is disposed above the second resistance layer.
（１１）前記超伝導ループの内側の絶縁層内に、高透磁率材料から成る層を含む態様１乃至１０のいずれか１つの超伝導ランダムアクセスメモリ。 (11) The superconducting random access memory according to any one of aspects 1 to 10, wherein the insulating layer inside the superconducting loop includes a layer made of a high magnetic permeability material.
（１２）前記電源線路のインダクタンス形成層に隣接する絶縁層に、高透磁率材料から成る層を含む態様１乃至１１のいずれか１つの超伝導ランダムアクセスメモリ。 (12) The superconducting random access memory according to any one of aspects 1 to 11, wherein the insulating layer adjacent to the inductance forming layer of the power supply line includes a layer made of a high magnetic permeability material.
（１３）前記高透磁率材料は、パーマロイまたはミューメタル等の高透磁率の軟磁性材料である態様１１または１２の超伝導ランダムアクセスメモリ。 (13) The superconducting random access memory according to aspect 11 or 12, wherein the high magnetic permeability material is a soft magnetic material having a high magnetic permeability such as permalloy or mu metal.
（１４）前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層内に、高誘電率材料から成る層を含む態様５乃至１３のいずれか１つの超伝導ランダムアクセスメモリ。 (14) The superconducting random access memory according to any one of embodiments 5 to 13, wherein a layer made of a high dielectric constant material is included in an insulating layer as a dielectric layer which is a constituent element of the superconducting passive transmission line (PTL). .
（１５）前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層は、高誘電率材料から成る態様５乃至１３のいずれか１つの超伝導ランダムアクセスメモリ。 (15) The superconducting random access memory according to any one of aspects 5 to 13, wherein an insulating layer as a dielectric layer which is a constituent element of the superconducting passive transmission line (PTL) is made of a high dielectric constant material.
（１６）前記高誘電率材料は、ＨｆＯ２、Ｎｂ２Ｏ５、またはＡｌ２Ｏ３等のＨｉｇｈ−ｋ材料である態様１４または１５の超伝導ランダムアクセスメモリ。 (16) The superconducting random access memory according to aspect 14 or 15, wherein the high dielectric constant material is a high-k material such as HfO 2 , Nb 2 O 5 , or Al 2 O 3 .
（１７）前記超伝導パッシブトランスミッションライン（ＰＴＬ）が複数積層されている態様５乃至１５のいずれか１つの超伝導ランダムアクセスメモリ。 (17) The superconducting random access memory according to any one of aspects 5 to 15, wherein a plurality of superconducting passive transmission lines (PTL) are stacked.
（１８）基板上に複数の超伝導配線層、複数の超伝導グランド層、および第２の抵抗層を形成する工程と、前記複数の超伝導配線層、前記複数の超伝導グランド層、および前記第２の抵抗層前の上方に、第１の超伝導グランド層を形成する工程と、前記第１の超伝導グランド層の上方に、ジョセフソン接合を含んだ超伝導ループ、複数層の超伝導配線層、および第１の抵抗層を形成する工程とを有し、前記ジョセフソン接合を形成するよりも前の工程は摂氏２００度以上の高温プロセスを必要に応じて行う一方、該ジョセフソン接合を形成する以降の工程は摂氏２００度未満の低温プロセスで行うことを特徴とする超伝導ランダムアクセスメモリの製造方法。 (18) forming a plurality of superconducting wiring layers, a plurality of superconducting ground layers, and a second resistance layer on a substrate; the plurality of superconducting wiring layers; the plurality of superconducting ground layers; Forming a first superconducting ground layer above the second resistive layer; a superconducting loop including a Josephson junction above the first superconducting ground layer; and a plurality of superconducting layers A step of forming a wiring layer and a first resistance layer, and the step prior to forming the Josephson junction performs a high-temperature process of 200 degrees Celsius or higher as needed, while the Josephson junction A method for manufacturing a superconducting random access memory is characterized in that the subsequent steps of forming the semiconductor layer are performed at a low temperature process of less than 200 degrees Celsius.
（１９）前記低温プロセスには、スパッタ法を含む態様１８の超伝導ランダムアクセスメモリの製造方法。 (19) The method of manufacturing a superconducting random access memory according to aspect 18, wherein the low-temperature process includes a sputtering method.
（２０）前記高温プロセスには、プラズマＣＶＤ法を含む態様１８または１９の超伝導ランダムアクセスメモリの製造方法。 (20) The method of manufacturing a superconducting random access memory according to aspect 18 or 19, wherein the high temperature process includes a plasma CVD method.
本発明による超伝導ランダムアクセスメモリのデバイス構造は、大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模なものである。 The device structure of the superconducting random access memory according to the present invention can employ a high-temperature process in most manufacturing processes, can reduce the size of the memory cell, and can be efficiently used for a DC bias current supply line. Therefore, it is an ultra-high speed and large-scale one that can form an inductance and is not affected by the magnetic field due to the bias current.
以下、本発明について説明する。 The present invention will be described below.
本発明によるデバイス構造の特徴は、最上層の超伝導グランド層である第１の超伝導グランド層上に、ジョセフソン接合を含んだ超伝導ループと、複数層の超伝導配線層とを形成する一方、第１の超伝導グランド層下には、電源線路のインダクタンス形成層を含む電源（バイアス電流）供給層と、複数の超伝導配線層と複数の超伝導グランド層とによる複数のストリップライン構造とを形成している点にある。 The device structure according to the present invention is characterized in that a superconducting loop including a Josephson junction and a plurality of superconducting wiring layers are formed on a first superconducting ground layer which is the uppermost superconducting ground layer. On the other hand, a plurality of stripline structures including a power supply (bias current) supply layer including an inductance forming layer of a power supply line, a plurality of superconducting wiring layers, and a plurality of superconducting ground layers are provided below the first superconducting ground layer. It is in the point that forms.
本発明において、超伝導パッシブトランスミッションライン（ＰＴＬ）は、所望の特性インピーダンスを有するストリップライン又はマイクロストリップラインと、ＳＦＱ素子で構成されたドライバ回路及びレシーバ回路とで構成される。超伝導パッシブトランスミッションラインは、理想的な伝送線路であり、ストリップラインの構成要素の１つである絶縁層の誘電率に応じた光のスピードで、信号を殆ど減衰なしに伝播させることができる。パッシブトランスミッションライン（ＰＴＬ）に関しては、非特許文献３、特許文献１に詳しく記載されている。 In the present invention, the superconducting passive transmission line (PTL) is composed of a strip line or microstrip line having a desired characteristic impedance, and a driver circuit and a receiver circuit composed of SFQ elements. A superconducting passive transmission line is an ideal transmission line, and can propagate a signal almost without attenuation at the speed of light corresponding to the dielectric constant of an insulating layer that is one of the components of a stripline. The passive transmission line (PTL) is described in detail in Non-Patent Document 3 and Patent Document 1.
また、本発明において、電源線路のインダクタンス形成層は、バイアス電流供給線路にインダクタンスを挿入する役割を有する。単一磁束量子素子で構成された回路（ＳＦＱ回路）では、ジョセフソン接合に所望の直流のバイアス電流を供給するために、バイアス電流供給線路にバイアス抵抗を挿入して電流の分配を行う。ＳＦＱ回路の電力の大部分は、このバイアス抵抗で消費される。したがって、ＳＦＱ回路の消費電力を下げるためにはこのバイアス抵抗を小さくする必要があるが、バイアス抵抗を小さくするとジョセフソン接合がスイッチした時にバイアス電流供給線路を通して隣接するジョセフソン接合に与える影響が大きくなる。このため、バイアス電流供給線路に適切な大きさのインダクタンスを挿入してジョセフソン接合がスイッチした時のバイアス電流供給線路の高周波的な負荷を大きくし、これによって、隣接するジョセフソン接合に影響が伝わらないようにすることができる。本発明の電源線路のインダクタンス形成層は、このインダクタンスをバイアス電流供給線路に挿入する役割を持つ。 In the present invention, the inductance forming layer of the power line has a role of inserting inductance into the bias current supply line. In a circuit (SFQ circuit) composed of a single magnetic flux quantum element, in order to supply a desired DC bias current to the Josephson junction, a current is distributed by inserting a bias resistor into the bias current supply line. Most of the power of the SFQ circuit is consumed by this bias resistor. Therefore, in order to reduce the power consumption of the SFQ circuit, it is necessary to reduce the bias resistance. However, if the bias resistance is reduced, the influence on the adjacent Josephson junction through the bias current supply line is large when the Josephson junction is switched. Become. For this reason, an inductance of an appropriate size is inserted into the bias current supply line to increase the high frequency load of the bias current supply line when the Josephson junction is switched, thereby affecting the adjacent Josephson junction. It can be prevented from being transmitted. The inductance forming layer of the power supply line of the present invention has a role of inserting this inductance into the bias current supply line.
第１の超伝導グランド層の上部、即ち、本ランダムアクセスメモリの最上部に、メモリセルを構成する超伝導ループおよび制御配線を形成することで、超伝導ループと制御配線との間の磁気的な結合、即ち、相互インダクタンスを効率的に得られるようにしている。メモリセルのレイアウトサイズを縮小するためには、超伝導ループの単位長さあたりのインダクタンスが可及的大きい構造が望ましい。仮に、メモリセルを構成する超伝導ループおよび制御配線等の上部にも超伝導グランド層が配置されると、超伝導ループおよび制御配線等が第１の超伝導グランド層と上部の超伝導グランド層とで囲まれた構造になるため、超伝導ループおよび制御配線等の単位長さあたりのインダクタンスの低下につながる。この様に、メモリセルを構成する超伝導ループおよび制御配線を最上部に形成することで、インダクタンスの低下につながる超伝導グランド層に囲まれた構造を避けることができる。また、超伝導ループが形成される絶縁層内と、電源線路のインダクタンス形成層に隣接する絶縁層内とに、パーマロイ等の高透磁率材料を挿入することで、単位長さあたりのインダクタンスをさらに効率的に得られるようにしている。 By forming the superconducting loop and the control wiring constituting the memory cell on the first superconducting ground layer, that is, on the uppermost portion of the random access memory, the magnetic field between the superconducting loop and the control wiring is formed. Efficient coupling, that is, mutual inductance can be obtained efficiently. In order to reduce the layout size of the memory cell, a structure in which the inductance per unit length of the superconducting loop is as large as possible is desirable. If a superconducting ground layer is also arranged above the superconducting loop and control wiring constituting the memory cell, the superconducting loop and the control wiring are connected to the first superconducting ground layer and the upper superconducting ground layer. Therefore, the inductance per unit length of the superconducting loop and the control wiring is reduced. In this way, by forming the superconducting loop and the control wiring constituting the memory cell at the top, it is possible to avoid a structure surrounded by a superconducting ground layer that leads to a decrease in inductance. Further, by inserting a high magnetic permeability material such as permalloy in the insulating layer where the superconducting loop is formed and in the insulating layer adjacent to the inductance forming layer of the power line, the inductance per unit length is further increased. We are trying to obtain it efficiently.
一方、超伝導パッシブトランスミッションライン（ＰＴＬ）の小型化を行うためには、その基本要素であるストリップライン又はマイクロストリップライン構造において、線幅を可及的小さくする必要がある。ストリップラインの特性インピーダンスは、設計により所望の値に設定される。同じ特性インピーダンスであればグランドを上下に配置するストリップライン構造の方が、グランドが上下のうちの一方に配置されるマイクロストリップライン構造よりも線幅を小さく設定できる。本発明では、例えば、第１の超伝導グランド層下に、複数の超伝導配線層と複数の超伝導グランド層とよる複数のストリップライン構造を形成している。さらにストリップライン構造の絶縁層内に高誘電率材料を挿入することで、ストリップラインのキャパシタンスを大きくすることができる。このため、同じ特性インピーダンスのストリップラインに対して、ストリップラインの線幅をさらに縮小して小型化を図ることができる。 On the other hand, in order to reduce the size of the superconducting passive transmission line (PTL), it is necessary to make the line width as small as possible in the stripline or microstripline structure which is the basic element. The characteristic impedance of the strip line is set to a desired value by design. With the same characteristic impedance, the strip line structure in which the ground is arranged up and down can set the line width smaller than the microstrip line structure in which the ground is arranged in one of the top and bottom. In the present invention, for example, a plurality of stripline structures including a plurality of superconducting wiring layers and a plurality of superconducting ground layers are formed under the first superconducting ground layer. Furthermore, the capacitance of the strip line can be increased by inserting a high dielectric constant material into the insulating layer of the strip line structure. For this reason, the strip line can be further reduced in size by reducing the line width of the strip line with the same characteristic impedance.
また、この直流電源層を第１の超伝導グランド層下に配置することで、直流電源層が発生する磁場を効率的にシールドすることができるため、ジョセフソン接合（ＪＪ）を含む超伝導ループ等の回路や超伝導パッシブトランスミッションラインに対して直流電源層が発生する磁場の影響を殆ど与えず、これに起因した回路の動作マージンの減少を防ぐことができる。 Further, since this DC power supply layer is disposed under the first superconducting ground layer, the magnetic field generated by the DC power supply layer can be efficiently shielded, so that a superconducting loop including a Josephson junction (JJ) is provided. The influence of the magnetic field generated by the DC power supply layer is hardly exerted on the circuit and the superconducting passive transmission line, and the reduction of the operation margin of the circuit due to this can be prevented.
さらに、製造プロセス工程上、ジョセフソン接合及びジョセフソン接合を含んだ超伝導ループを最上部に形成することは、下層の超伝導層、抵抗層、及び絶縁層を形成した後に、最後にジョセフソン接合を含む層を形成することを意味する。一般に、ジョセフソン接合は、１ｎｍ程度の非常に薄いバリア層を含む超伝導層で構成されるため、製造時の温度や膜のストレス及び静電気等に起因したダメージにより劣化しやすいという特徴がある。この様な製造時のプロセス環境の影響を受けやすいジョセフソン接合を含む層を最終工程で形成することで、下層の超伝導層、抵抗層、及び絶縁層を形成する際の影響を全て排除できる。このため、ジョセフソン接合層形成以前の製造プロセス工程には様々なプロセス技術を使用することができるという特徴もある。例えば、２００度以上の高温の処理が必要とされるプラズマＣＶＤによるＳｉＯ２絶縁膜形成技術や、静電気等のダメージが入りやすいＣＭＰ（ケミカルメカニカルポリッシング）平坦化技術、酸アルカリ系の洗浄技術等を使用することができる。 Furthermore, in the manufacturing process, the formation of the superconducting loop including the Josephson junction and the Josephson junction at the top is performed after the formation of the lower superconducting layer, the resistance layer, and the insulating layer, and finally Josephson. It means forming a layer containing a bond. In general, since the Josephson junction is composed of a superconducting layer including a very thin barrier layer of about 1 nm, it is characterized by being easily deteriorated due to temperature, film stress, static electricity, and the like during manufacturing. By forming a layer including a Josephson junction that is easily affected by the process environment during manufacturing in the final step, all the effects of forming the lower superconducting layer, resistance layer, and insulating layer can be eliminated. . For this reason, there is also a feature that various process techniques can be used in the manufacturing process steps before the formation of the Josephson junction layer. For example, a SiO 2 insulating film formation technique by plasma CVD that requires high temperature treatment of 200 ° C. or more, a CMP (chemical mechanical polishing) flattening technique that is easily damaged by static electricity, an acid-alkali cleaning technique, etc. Can be used.
尚、本発明の多層構造は、例えば特許文献２に示された様な平坦化技術を用いた多層配線形成方法により効果的に実現することができる。
The multilayer structure of the present invention can be effectively realized by a multilayer wiring forming method using a flattening technique as shown in
次に、本発明のより具体的な実施例を、図面を参照して説明する。 Next, more specific embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例１を示す断面概略図である。 FIG. 1 is a schematic cross-sectional view showing Example 1 of the device structure of the superconducting random access memory of the present invention.
本実施例は、酸化したシリコン基板上に、１１層のＮｂ超伝導層（Ｍ１〜Ｍ11）と、２つの抵抗層（ＲＥＳ１、ＲＥＳ２）と、ジョセフソン接合部（ＪＪ）と、層間コンタクト（Ｃ１〜Ｃ10）と、ＳｉＯ２層間絶縁層とを備えている。 In this embodiment, 11 Nb superconducting layers (M1 to M11), two resistance layers (RES1, RES2), a Josephson junction (JJ), and an interlayer contact (C1) are formed on an oxidized silicon substrate. and -C10), and a SiO 2 interlayer insulating layer.
ジョセフソン接合部（ＪＪ）は、Ｎｂ／ＡｌＯｘ／Ｎｂの３層で構成され、この接合部の下層のＮｂ層が、Ｍ８層になっている。 The Josephson junction (JJ) is composed of three layers of Nb / AlO x / Nb, and the Nb layer below this junction is an M8 layer.
また、最上部のＭ11層を除く全てのＮｂ層は、ＳｉＯ２層間絶縁層により平坦化されている。 All the Nb layers except the uppermost M11 layer are planarized by the SiO 2 interlayer insulating layer.
本実施例では、Ｍ７層を第１の超伝導グランド層とし、この超伝導グランド層上に、Ｍ８、Ｍ９、及びＭ10層ならびにジョセフソン接合部（ＪＪ）で構成された超伝導ループと、この超伝導ループに磁気的に結合するように配置された制御配線（Ｍ11）とが形成されている。 In this embodiment, the M7 layer is a first superconducting ground layer, and a superconducting loop formed of M8, M9, and M10 layers and a Josephson junction (JJ) on the superconducting ground layer, A control wiring (M11) arranged to be magnetically coupled to the superconducting loop is formed.
この様に、超伝導ループは、単位長さ当り大きなインダクタンスが得られるように、基板面に対して垂直方向に形成されている。 In this way, the superconducting loop is formed in a direction perpendicular to the substrate surface so that a large inductance can be obtained per unit length.
Ｍ11層で構成された制御配線と超伝導ループとの間の磁気的な結合（相互インダクタンス）を大きくするためには、超伝導ループの上部配線部分（Ｍ10）と下部配線部分（Ｍ８）との間隔を大きくする必要がある。このため、本実施例では、Ｍ９層を挿入してこの間隔を大きくしている。 In order to increase the magnetic coupling (mutual inductance) between the control wiring composed of the M11 layer and the superconducting loop, the upper wiring part (M10) and the lower wiring part (M8) of the superconducting loop The interval needs to be increased. For this reason, in this embodiment, the M9 layer is inserted to increase this interval.
また、第１の超伝導グランド層（Ｍ７）下には、Ｍ６で形成された電源線路のインダクタンス形成層（ＰＬ−Ｌ）が形成されている。 Further, an inductance forming layer (PL-L) of the power line formed of M6 is formed under the first superconducting ground layer (M7).
電源パッドから供給された直流のバイアス電流は、第２の抵抗（ＲＥＳ２）と、電源線路のインダクタンス形成層（ＰＬ−Ｌ）とで構成されたインダクタンスを介して、ジョセフソン接合（ＪＪ）に供給される。第１の超伝導グランド層（Ｍ７）下に配置されたこの電源線路のインダクタンス形成層（ＰＬ−Ｌ）により、直流電流供給線路に効率的に任意の大きさのインダクタンスを形成できるという効果がある。 The DC bias current supplied from the power supply pad is supplied to the Josephson junction (JJ) via the inductance formed by the second resistor (RES2) and the inductance forming layer (PL-L) of the power supply line. Is done. The inductance forming layer (PL-L) of the power supply line arranged under the first superconducting ground layer (M7) has an effect that an inductance having an arbitrary size can be efficiently formed in the direct current supply line. .
さらに、第１の超伝導グランド層（Ｍ７）下には、Ｍ４、Ｍ３、およびＭ５層で構成された第１の超伝導パッシブトランスミッションライン（ＰＴＬＸ）と、Ｍ２、Ｍ１、およびＭ３層で構成された第２の超伝導パッシブトランスミッションライン（ＰＴＬＹ）とが形成されている。 Furthermore, under the first superconducting ground layer (M7), the first superconducting passive transmission line (PTLX) composed of the M4, M3, and M5 layers and the M2, M1, and M3 layers are constructed. And a second superconductive passive transmission line (PTLY).
メモリセルの基本構成要素である超伝導ループや制御配線とは別の層であり、高速の信号伝搬のための配線層（ＰＴＬＸ、ＰＴＬＹ）を第１の超伝導グランド層（Ｍ７）下に形成することで、メモリセルのレイアウト面積を縮小できるという効果がある。 A wiring layer (PTLX, PTLY) for high-speed signal propagation is formed under the first superconducting ground layer (M7), which is a layer different from the superconducting loop and control wiring, which are basic components of the memory cell. As a result, the layout area of the memory cell can be reduced.
また、本実施例では、直流電源を供給する電源線路のインダクタンス形成層（ＰＬ−Ｌ）を、第１の超伝導グランド層（Ｍ７)と、第１および第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）との間のＭ６層で形成している。即ち、電源線路のインダクタンス形成層（ＰＬ−Ｌ）が、第１の超伝導グランド層（Ｍ７）と、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）の構成要素である第２の超伝導グランド層（Ｍ５）とで挟まれた構成になっているため、直流のバイアス電流により電源線路のインダクタンス形成層（ＰＬ−Ｌ）近辺に発生する磁場を、効率的にシールドすることができる。このため、第１の超伝導グランド層（Ｍ７）上のジョセフソン接合（ＪＪ）を含む超伝導ループ等の回路や、第２の超伝導グランド層（Ｍ５）下の超伝導パッシブトランスミッションライン層（ＰＴＬＸ 、ＰＴＬＸ）の回路は、直流のバイアス電流により発生する磁場の影響を殆ど受けないため、これに起因した回路の動作マージンの減少を防ぐことができるという効果がある。 Further, in this embodiment, the inductance forming layer (PL-L) of the power supply line for supplying the direct-current power is divided into the first superconducting ground layer (M7) and the first and second superconducting passive transmission lines (PTLX). , PTLY). That is, the inductance forming layer (PL-L) of the power line is composed of the first superconducting ground layer (M7) and the second superconducting ground layer (PTLX, PTLY), which is a component of the superconducting passive transmission line (PTLX, PTLY). Therefore, the magnetic field generated in the vicinity of the inductance forming layer (PL-L) of the power supply line by the DC bias current can be efficiently shielded. For this reason, a circuit such as a superconducting loop including a Josephson junction (JJ) on the first superconducting ground layer (M7) or a superconducting passive transmission line layer (under the second superconducting ground layer (M5) ( The circuit of PTLX, PTLX) is hardly affected by the magnetic field generated by the DC bias current, so that it is possible to prevent the operation margin of the circuit from being reduced due to this.
本実施例では、ジョセフソン接合部（ＪＪ）の下に多層の超伝導層および抵抗層が形成された構造になっている。Ｎｂ／ＡｌＯｘ／Ｎｂ接合は一般に、摂氏２００度以上の温度に対して特性が劣化するため、素子作製の際にこれ以上の高温のプロセスを採用することができない。しかし、本実施例では、ジョセフソン接合部（ＪＪ）よりも下側に存在する超伝導層（Ｍ１〜Ｍ７）、抵抗層（ＲＥＳ１、ＲＥＳ２）、コンタクト（Ｃ１〜Ｃ７）、及びこれらの間のＳｉＯ２層間絶縁層の形成時には、未だジョセフソン接合部を形成していないことになるため、これらの配線層等を形成する際に高温の製造プロセスを採用することができるという効果がある。例えば、ＳｉＯ２層間絶縁層は、それが従来のごとくジョセフソン接合形成後に形成される場合には低温のプロセスであるスパッタ法で形成されるが、本実施例のようにジョセフソン接合形成前に形成するのであれば摂氏４００度程度の高温プロセスであるプラズマＣＶＤ法で形成することもできる。プラズマＣＶＤによって形成されるＳｉＯ２膜は、段差部の被覆性がよく、良好な絶縁特性が得られるという特徴がある。 In this embodiment, a multilayer superconducting layer and a resistance layer are formed under the Josephson junction (JJ). Since the characteristics of the Nb / AlO x / Nb junction generally deteriorate with respect to a temperature of 200 degrees Celsius or higher, it is not possible to employ a process at a higher temperature when manufacturing the device. However, in this example, superconducting layers (M1 to M7), resistance layers (RES1, RES2), contacts (C1 to C7) existing below the Josephson junction (JJ), and between them, Since the Josephson junction is not yet formed when the SiO 2 interlayer insulating layer is formed, there is an effect that a high-temperature manufacturing process can be employed when forming these wiring layers and the like. For example, the SiO 2 interlayer insulating layer is formed by a sputtering method, which is a low-temperature process when it is formed after the formation of the Josephson junction as in the prior art, but before the formation of the Josephson junction as in this embodiment. If formed, it can also be formed by a plasma CVD method which is a high temperature process of about 400 degrees Celsius. The SiO 2 film formed by plasma CVD is characterized by good coverage of the stepped portion and good insulating characteristics.
以上説明した様に、本実施例のデバイス構造により、大部分の配線層が高温のプロセスで形成でき、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な超伝導ランダムアクセスメモリのデバイス構造を実現できるという効果がある。 As described above, with the device structure of this embodiment, most of the wiring layers can be formed by a high-temperature process, the memory cell can be reduced in size, and more efficient for a DC bias current supply line. Therefore, it is possible to realize an ultrahigh-speed and large-scale superconducting random access memory device structure that can form an inductance and is not affected by the magnetic field due to the bias current.
図２は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例２を示す断面概略図である。 FIG. 2 is a schematic sectional view showing a second embodiment of the device structure of the superconducting random access memory according to the present invention.
本実施例は、第１の超伝導グランド層下に配置した電源線路のインダクタンス形成層（ＰＬ−Ｌ１、ＰＬ−Ｌ２）を２つの層のＮｂ超伝導層（Ｍ６とＭ７）で構成した点が、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。 In this embodiment, the inductance forming layer (PL-L1, PL-L2) of the power supply line arranged under the first superconducting ground layer is composed of two Nb superconducting layers (M6 and M7). This is different from the first embodiment shown in FIG. Since the other structure is the same as that of Example 1, description is abbreviate | omitted.
本実施例でも、実施例１と同様の効果が得られる。さらに、本実施例では、電源線路のインダクタンス形成層を２層のＮｂ超伝導層で構成しているため、実施例１に比べてより大きな値のインダクタンスを効率的に形成することができるという効果がある。ＳＦＱ回路では、原理的にはバイアス抵抗を零にして、インダクタンスのみでバイアス電流の分配を行うことが可能である。この場合には、動作マージンを確保するためにかなり大きなインダクタンスを形成する必要があり、本実施例のデバイス構造により容易に実現することができる。 In this embodiment, the same effect as that of the first embodiment can be obtained. Furthermore, in the present embodiment, the inductance forming layer of the power line is composed of two Nb superconducting layers, so that an inductance having a larger value than that of the first embodiment can be efficiently formed. There is. In the SFQ circuit, in principle, it is possible to distribute the bias current by using only the inductance with zero bias resistance. In this case, it is necessary to form a considerably large inductance in order to secure an operation margin, and this can be easily realized by the device structure of this embodiment.
図３は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例３を示す断面概略図である。 FIG. 3 is a schematic cross-sectional view showing Example 3 of the device structure of the superconducting random access memory of the present invention.
本実施例は、実施例１と、第１の超伝導グランド層（Ｍ７）下に配置された電源線路のインダクタンス形成層（ＰＬ−Ｌ）及び第２の抵抗層（ＲＥＳ２）と、第１及び第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）との上下の順番を入れ替えた構成になっている。即ち、第１の超伝導グランド層（Ｍ７）下に第１及び第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）を配置し、その下に電源線路のインダクタンス形成層（ＰＬ−Ｌ）及び第２の抵抗層（ＲＥＳ２）が配置されている点で、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。 In this embodiment, the first embodiment, the inductance forming layer (PL-L) and the second resistance layer (RES2) of the power supply line disposed under the first superconducting ground layer (M7), The upper and lower order with the second superconducting passive transmission line (PTLX, PTLY) is changed. That is, the first and second superconducting passive transmission lines (PTLX, PTLY) are disposed under the first superconducting ground layer (M7), and the power line inductance forming layer (PL-L) and the second superconducting passive transmission line are disposed below the first superconducting ground layer (M7). 1 is different from the first embodiment shown in FIG. 1 in that two resistance layers (RES2) are arranged. Since the other structure is the same as that of Example 1, description is abbreviate | omitted.
本実施例でも、実施例１と同様の効果が得られる。さらに、本実施例では電源線路のインダクタンス形成層（ＰＬ−Ｌ）及びバイアス抵抗として使用される第２の抵抗層（ＲＥＳ２）を一番下の基板直上に形成している。冷凍機のコールドヘッドで冷却を行う場合には基板を通して冷却されるため、消費電力の大部分を占める第２の抵抗層（ＲＥＳ２）を基板に最も近接して配置する本実施例は高い冷凍効率が得られるという効果がある。 In this embodiment, the same effect as that of the first embodiment can be obtained. Further, in the present embodiment, an inductance forming layer (PL-L) of the power supply line and a second resistance layer (RES2) used as a bias resistor are formed immediately above the lowermost substrate. When cooling with the cold head of the refrigerator, the cooling is performed through the substrate. Therefore, the second resistance layer (RES2) that occupies most of the power consumption is disposed closest to the substrate. Is effective.
図４は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例４を示す断面概略図である。 FIG. 4 is a schematic sectional view showing a fourth embodiment of the device structure of the superconducting random access memory according to the present invention.
本実施例は、実施例１のデバイス構造において、第１の超伝導グランド層（Ｍ７）上の超伝導ループ内のＳｉＯ２層間絶縁層内と、電源線路のインダクタンス形成層（ＰＬ−Ｌ）に隣接する絶縁層内とにそれぞれ、高透磁率材料であるパーマロイで形成したパターンを挿入した点と、第１の超伝導グランド層（Ｍ７）下の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の絶縁層内に、高誘電率材料である酸化ハフニウム（ＨｆＯ２）で形成したパターンを挿入した点とが、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。 In the device structure of the first embodiment, the present embodiment uses the SiO 2 interlayer insulating layer in the superconducting loop on the first superconducting ground layer (M7) and the inductance forming layer (PL-L) of the power line. Insulating the superconducting passive transmission lines (PTLX, PTLY) below the first superconducting ground layer (M7) by inserting a pattern made of permalloy, which is a high magnetic permeability material, into adjacent insulating layers. The difference from Example 1 shown in FIG. 1 is that a pattern formed of hafnium oxide (HfO 2 ), which is a high dielectric constant material, is inserted into the layer. Since other structures are the same as those of the first embodiment, description thereof is omitted.
本実施例は、実施例１と同様の効果を有し、さらに、超伝導ループ内の層間絶縁層内及び電源線路のインダクタンス形成層（ＰＬ−Ｌ）に隣接する絶縁層内に、高透磁率材料で形成されたパターンを挿入することで、超伝導ループ及び電源線路の単位長さ当りのインダクタンスを増大させることができるため、超伝導ループ及び電源線路のインダクタンスのレイアウト面積をさらに縮小することができるという効果がある。 The present embodiment has the same effect as that of the first embodiment, and further has a high magnetic permeability in the interlayer insulating layer in the superconducting loop and in the insulating layer adjacent to the inductance forming layer (PL-L) of the power line. By inserting a pattern made of material, the inductance per unit length of the superconducting loop and the power line can be increased, so that the layout area of the inductance of the superconducting loop and the power line can be further reduced. There is an effect that can be done.
本実施例はまた、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の絶縁層内に、高誘電率材料で形成したパターンを挿入することで、超伝導パッシブトランスミッションラインの単位長さ当りのキャパシタンスを増大させることができるため、超伝導パッシブトランスミッションラインのレイアウト面積をさらに縮小することができるという効果がある。 This embodiment also increases the capacitance per unit length of the superconducting passive transmission line by inserting a pattern made of a high dielectric constant material into the insulating layer of the superconducting passive transmission line (PTLX, PTLY). Therefore, the layout area of the superconductive passive transmission line can be further reduced.
本実施例では、高透磁率材料としてパーマロイを使用したが、これ以外にも、ミューメタル等の高透磁率の軟磁性材料を使用しても、同様の効果を得ることができる。 In this embodiment, permalloy is used as the high magnetic permeability material, but the same effect can be obtained by using a high magnetic permeability soft magnetic material such as mu metal.
また、本実施例では、高誘電率材料として酸化ハフニウム（ＨｆＯ２）を使用したが、これ以外にも、Ｎｂの陽極酸化膜（Ｎｂ２Ｏ５）やアルミニウム酸化物（Ａｌ２Ｏ３）等の半導体のゲート酸化膜として使用されるＨｉｇｈ−ｋ材料を使用しても、同様の効果を得ることができる。 In this embodiment, hafnium oxide (HfO 2 ) is used as the high dielectric constant material, but other than this, an anodic oxide film (Nb 2 O 5 ), aluminum oxide (Al 2 O 3 ), etc. The same effect can be obtained even when a high-k material used as a semiconductor gate oxide film is used.
図５は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例５を示す断面概略図である。 FIG. 5 is a schematic sectional view showing Example 5 of the device structure of the superconducting random access memory of the present invention.
図４に示した実施例４においては、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の構成要素である絶縁層内に高誘電率材料で形成したパターンを挿入したが、本実施例は、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の構成要素である絶縁層を全て高誘電率材料で形成した点で、実施例４と異なっている。その他の構造は、実施例４と同様であるため、説明は省略する。 In Example 4 shown in FIG. 4, a pattern made of a high dielectric constant material is inserted into the insulating layer, which is a component of the superconducting passive transmission line (PTLX, PTLY). The fourth embodiment is different from the fourth embodiment in that all the insulating layers which are constituent elements of the passive transmission lines (PTLX, PTLY) are formed of a high dielectric constant material. Since the other structure is the same as that of Example 4, description is abbreviate | omitted.
本実施例でも、実施例４と同様の効果が得られ、さらに、実施例４に比べて高誘電率材料のパターンを形成する必要がないため製造プロセスが簡単になるという効果がある。 Also in this example, the same effect as that of Example 4 is obtained, and further, compared with Example 4, there is an effect that the manufacturing process is simplified because it is not necessary to form a pattern of a high dielectric constant material.
図６は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例５を示す断面概略図である。 FIG. 6 is a schematic sectional view showing Example 5 of the device structure of the superconducting random access memory of the present invention.
本実施例は、下部の２つの超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の下にさらに２つの超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)を挿入した点で、図４に示した実施例４と異なっている。その他の構造は、実施例４と同様であるため、説明は省略する。 This embodiment is different from the fourth embodiment shown in FIG. 4 in that two superconductive passive transmission lines (PTLX, PTLY) are further inserted below the two lower superconductive passive transmission lines (PTLX, PTLY). Is different. Since the other structure is the same as that of Example 4, description is abbreviate | omitted.
大規模な超伝導ランダムアクセスメモリの構成では、高速の信号伝搬を行うために、信号配線の並列化を行う場合が想定される。通常、この様な場合は、メモリセルの面積の増大につながるが、本実施例の様に超伝導パッシブトランスミッションライン層を多層化することで、メモリセルの面積を増大せずに大規模な超伝導ランダムアクセスメモリを構成できるという効果がある。 In the configuration of a large-scale superconducting random access memory, it is assumed that signal wirings are paralleled in order to perform high-speed signal propagation. Normally, such a case leads to an increase in the area of the memory cell. However, by increasing the number of superconducting passive transmission line layers as in this embodiment, it is possible to increase the size of the memory cell without increasing the area of the memory cell. The conductive random access memory can be configured.
本実施例では、超伝導パッシブトランスミッションラインを２つ追加して全部で４層の超伝導パッシブトランスミッションライン層を具備するようにしたが、必要に応じてさらに多層に配置することも可能である。 In this embodiment, two superconducting passive transmission lines are added to provide a total of four superconducting passive transmission line layers. However, it is also possible to arrange them in multiple layers as necessary.
以上、本発明の実施例について説明してきたが、本発明はこれら実施例に限定されるものではなく、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。例えば、本発明は、超伝導ランダムアクセスメモリのデバイス構造に限らず、その他のＳＦＱ回路デバイス類への適用の可能性を有している。 Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications can be made within the technical scope described in the claims. Needless to say. For example, the present invention is not limited to the device structure of a superconducting random access memory, but may be applied to other SFQ circuit devices.
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ10、Ｃ11、Ｃ12、Ｃ13、Ｃ14 層間コンタクト層
ＪＪ ジョセフソン接合部
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ10、Ｍ11、Ｍ12、Ｍ13、Ｍ14、Ｍ15 ニオブ（Ｎｂ）超伝導層
ＰＬ−Ｌ、ＰＬ−Ｌ１、ＰＬ−Ｌ２ インダクタンス形成層
ＰＴＬＸ、ＰＴＬＹ 超伝導パッシブトランスミッションライン
ＲＥＳ１、ＲＥＳ２ 抵抗層
C1, C2, C3, C4, C5, C6, C7, C8, C9, C10, C11, C12, C13, C14 Interlayer contact layer JJ Josephson junction M1, M2, M3, M4, M5, M6, M7, M8 M9, M10, M11, M12, M13, M14, M15 Niobium (Nb) superconducting layer PL-L, PL-L1, PL-L2 Inductance forming layer PTLX, PTLY Superconducting passive transmission line RES1, RES2 Resistive layer
Claims (19)
前記第１の超伝導グランド層下に、複数の超伝導配線層と、複数の超伝導グランド層と、第２の抵抗層とを有することを特徴とする超伝導ランダムアクセスメモリ。 On the first superconducting ground layer, which is the uppermost superconducting ground layer, has a superconducting loop including a Josephson junction, a plurality of superconducting wiring layers, and a first resistance layer,
A superconducting random access memory comprising a plurality of superconducting wiring layers, a plurality of superconducting ground layers, and a second resistance layer under the first superconducting ground layer.
前記複数の超伝導配線層、前記複数の超伝導グランド層、および前記第２の抵抗層前の上方に、第１の超伝導グランド層を形成する工程と、
前記第１の超伝導グランド層の上方に、ジョセフソン接合を含んだ超伝導ループ、複数層の超伝導配線層、および第１の抵抗層を形成する工程とを有し、
前記ジョセフソン接合を形成する以降の工程は摂氏２００度未満の低温プロセスで行うことを特徴とする超伝導ランダムアクセスメモリの製造方法。 Forming a plurality of superconducting wiring layers, a plurality of superconducting ground layers, and a second resistance layer on the substrate;
Forming a first superconducting ground layer above the plurality of superconducting wiring layers, the plurality of superconducting ground layers, and the second resistive layer;
Forming a superconducting loop including a Josephson junction, a plurality of superconducting wiring layers, and a first resistance layer above the first superconducting ground layer;
A method of manufacturing a superconducting random access memory, wherein the steps after the formation of the Josephson junction are performed by a low temperature process of less than 200 degrees Celsius.
The method of manufacturing a superconducting random access memory according to claim 18, wherein the low temperature process includes a sputtering method.
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