JP2008211082A - Superconducting element, superconducting integrated circuit, and method of manufacturing superconducting element - Google Patents
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Abstract
Description
本発明は、超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法に関する。 The present invention relates to a superconducting element, a superconducting integrated circuit using the superconducting element, and a method for manufacturing the superconducting element.
現在、ネットワークトラフィックは増大の一途をたどっている。これらの大量の情報を処理する手段には、現在半導体デバイスが用いられ、その進歩は著しい。しかしながら半導体デバイスを用いたコンピュータのＣＰＵの動作速度はここ数年、頭打ちになっている。即ち、これからますます増大する情報を処理するには、半導体デバイスに代わる新しいデバイスが必要とされる。その新デバイスの候補の一つに、超伝導体を用いたデバイスが挙げられる。超伝導体デバイスは、高速、低消費電力などの半導体デバイスではなし得ない、高いポテンシャルを有する。既にこれまで、超伝導集積回路を用いたマイクロプロセッサの開発とその動作が報告されている。 Currently, network traffic continues to increase. Currently, semiconductor devices are used as means for processing such a large amount of information, and the progress is remarkable. However, the operating speed of a CPU of a computer using a semiconductor device has reached a limit for several years. In other words, in order to process increasingly increasing information from now on, new devices that replace semiconductor devices are required. One of the new device candidates is a device using a superconductor. Superconductor devices have high potential that cannot be achieved by semiconductor devices such as high speed and low power consumption. So far, the development and operation of microprocessors using superconducting integrated circuits have been reported.
超伝導体を用いた集積回路におけるキーデバイスは、２つの超伝導体間に非常に薄い絶縁層を挟んだジョセフソン接合である。図１３にジョセフソン接合の電流−電圧特性を示す。図１３に示す通り、接合はヒステリシスな特性を有する。このジョセフソン接合をスイッチングデバイスとして用いる場合、０ｍＶで観測される電流であるジョセフソン臨界電流Ｉcを“０”（超伝導状態）、バイアス電圧Ｖｇ＝２Δ／ｑ以上で観測される状態を“１”（常伝導状態）とする。ここで２Δは、超伝導エネルギーギャップである。この“０”と“１”のスイッチング速度が非常に速い（数psec）ことがジョセフソン接合の大きな利点である。ここでジョセフソン接合のスイッチング速度を向上するためには、Ｃをジョセフソン接合の容量、Rnをジョセフソン臨界電流Ｉc以上の電流を印加した時に発生する抵抗値（常伝導状態の抵抗値）、Ｓをジョセフソン接合の面積、ｔをジョセフソン接合の厚み、として、
ＣＲn ＝ε0ε（Ｓ／ｔ）×（πΔ／２Ｉcｑ） ・・・・・（１）
で定義される時定数ＣＲnを小さくすれば良いことになる。そのためには（１）式の右辺に着目し、ジョセフソン臨界電流（ジョセフソン接合を流れる電流密度）Ｉcを大きくする、又はジョセフソン接合の面積Ｓを小さくするという解が与えられる。ジョセフソン臨界電流Ｉcは一定とすれば、接合面積Ｓを小さくしなければならない。ここでのスイッチング方式はラッチングと呼ばれる。
A key device in an integrated circuit using a superconductor is a Josephson junction in which a very thin insulating layer is sandwiched between two superconductors. FIG. 13 shows the current-voltage characteristics of the Josephson junction. As shown in FIG. 13, the junction has a hysteresis characteristic. When this Josephson junction is used as a switching device, the Josephson critical current I c , which is a current observed at 0 mV, is “0” (superconducting state), and the state observed at a bias voltage Vg = 2Δ / q or more is “ 1 "(normal conduction state). Here, 2Δ is a superconducting energy gap. A great advantage of the Josephson junction is that the switching speed of “0” and “1” is very fast (several psec). Here in order to increase the switching speed of the Josephson junction, the capacitance of the Josephson junction to C, the resistance value which occurs upon application of a Josephson critical current I c over current Rn (resistance value of the normal state) , S is the area of the Josephson junction, t is the thickness of the Josephson junction,
CRn = ε 0 ε (S / t) × (πΔ / 2I c q) (1)
It is sufficient to reduce the time constant CRn defined by. To that end, paying attention to the right side of the equation (1), a solution is given in which the Josephson critical current (current density flowing through the Josephson junction) I c is increased or the area S of the Josephson junction is decreased. If the Josephson critical current I c is constant, the junction area S must be reduced. This switching method is called latching.
又、他の超伝導スイッチングデバイスとして、単一磁束量子（Single Flux Quantum：ＳＦＱ）論理がある。図１４にＳＦＱ論理回路の動作原理を示す。図１４に示す通り、ＳＦＱ論理回路にもジョセフソン接合は利用される。ＳＦＱ 論理は超伝導特性の一つ、磁束の量子化に従い、ループ内に保持される磁束の有無で“１”と“０”を表現する。ここでループ内を磁束が出入りする瞬間だけ、ジョセフソン接合の両端に電圧が発生する。このパルス幅が接合のスイッチング速度と定義できる。 Another superconducting switching device is a single flux quantum (SFQ) logic. FIG. 14 shows the operation principle of the SFQ logic circuit. As shown in FIG. 14, the Josephson junction is also used in the SFQ logic circuit. SFQ logic expresses “1” and “0” depending on the presence or absence of magnetic flux held in the loop, according to one of the superconducting characteristics, magnetic flux quantization. Here, a voltage is generated at both ends of the Josephson junction only at the moment when the magnetic flux enters and leaves the loop. This pulse width can be defined as the switching speed of the junction.
表１に、それぞれのパラメータ、ならびにジョセフソン臨界電流Ｉcを一定とした際の接合面積Ｓと超伝導集積回路の動作速度の関係を示す。
表１より、ジョセフソン接合の接合面積Ｓの微小化は、動作速度の向上に不可欠であることが分かる。視点を変えれば、ジョセフソン接合製造における微小化が可能となれば動作速度を上げることが可能ということである。 From Table 1, it can be seen that miniaturization of the junction area S of the Josephson junction is indispensable for improving the operation speed. In other words, if miniaturization is possible in the manufacture of Josephson junctions, the operating speed can be increased.
接合面積Ｓの微小なジョセフソン接合を製造するための手法には、リフトオフ法やエッチバック法などが用いられる。図１５及び１６に、リフトオフ法を用いた微小接合製造方法を示す。なお、図１５及び図１６では、第２レベルの層間絶縁膜１４が、模式的に最下層として示されているが、単なる説明の便宜上の表現であり、現実には、第２レベルの層間絶縁膜１４の下には、図示を省略した第１レベルの層間絶縁膜等種々の構造が存在する。図１５のリフトオフ法は、おおよそ以下の手順でなされる：
（イ）第２レベルの層間絶縁膜１４の上に、厚さ３００ｎｍのＮｂ膜からなる下部電極配線３３、この下部電極配線３３の上に厚さ７ｎｍのＡｌＯx 膜、このＡｌＯx 膜の上に厚さ３００ｎｍのＮｂ膜、このＮｂ膜の上に厚さ１００ｎｍのＡｌ膜を順に形成する。そして、反応性イオンエッチング（ＲＩＥ）法を用いて、レジスト膜６８をエッチング・マスクとし、Ａｌ膜、Ｎｂ膜及びＡｌＯx 膜を連続的にエッチングし、図１５（ａ）に示すように、上部電極キャップ層７１、上部電極４２及びトンネル・バリヤ膜４１の微細パターンを形成する。
As a method for manufacturing a Josephson junction having a small junction area S, a lift-off method, an etch-back method, or the like is used. 15 and 16 show a method for manufacturing a micro junction using a lift-off method. 15 and 16, the second level interlayer insulating film 14 is schematically shown as the lowermost layer. However, this is merely a representation for convenience of explanation, and in reality, the second level interlayer insulating film 14 is shown. Under the film 14, there are various structures such as a first level interlayer insulating film (not shown). The lift-off method of FIG. 15 is roughly performed by the following procedure:
(B) on the second level of the interlayer insulating film 14, lower electrode wirings 33 made of Nb films having a thickness of 300 nm, AlO x film having a thickness of 7nm on the lower electrode wiring 33, on the AlO x film Then, an Nb film having a thickness of 300 nm and an Al film having a thickness of 100 nm are sequentially formed on the Nb film. Then, using the reactive ion etching (RIE) method, the Al film, the Nb film, and the AlO x film are continuously etched using the resist film 68 as an etching mask, as shown in FIG. A fine pattern of the electrode cap layer 71, the upper electrode 42, and the tunnel barrier film 41 is formed.
（ロ）その後、図１５（ｂ）に示すように、エッチング・マスクとして用いたレジスト膜６８を上部電極キャップ層７１上に残留させたまま、スパッタリング法等を用いて、全面に厚さ５００ｎｍのＳｉＯ2 からなる第３レベルの層間絶縁膜６６を形成する。その後、レジスト膜６８を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去すれば、図１５（ｃ）に示すように、上部電極４２の周囲を第３レベルの層間絶縁膜６６からなるカルデラ崖が囲む構造が形成される。 (B) Thereafter, as shown in FIG. 15B, the resist film 68 used as an etching mask is left on the upper electrode cap layer 71, and a 500 nm thick film is formed on the entire surface by sputtering or the like. A third level interlayer insulating film 66 made of SiO 2 is formed. Thereafter, the resist film 68 is removed, a lift-off process is performed, and the upper electrode cap layer 71 is further removed. As shown in FIG. 15C, the periphery of the upper electrode 42 is formed from the third level interlayer insulating film 66. A structure surrounded by a caldera cliff is formed.
（ハ）この状態で、更にスパッタリング法等を用いて、全面に厚さ６００ｎｍのＮｂ膜を形成し、リソグラフィ技術に於けるレジスト・プロセスを適用して、配線のパターンをもったレジスト膜を形成し、ＲＩＥ法を用いて、レジスト膜をエッチング・マスクとして、厚さ６００ｎｍのＮｂ膜のパターニングを行えば、図１５（ｄ）に示すように上部電極配線１７が形成される。しかし、図１５（ｄ）に示すように上部電極配線１７の構造は、凹凸の激しい断面形状となる。 (C) In this state, an Nb film having a thickness of 600 nm is further formed on the entire surface by sputtering or the like, and a resist process having a wiring pattern is formed by applying a resist process in lithography technology. Then, if the Nb film having a thickness of 600 nm is patterned by using the resist film as an etching mask by the RIE method, the upper electrode wiring 17 is formed as shown in FIG. However, as shown in FIG. 15D, the structure of the upper electrode wiring 17 has a cross-sectional shape with severe irregularities.
図１５（ｃ）に示すようなカルデラ崖の形成を防ぐには、図１６に示す工程のように、リフトオフ工程時の第３レベルの層間絶縁膜６６を比較的薄く形成する方法もあり得る：
（イ）図１６（ａ）は、図１５（ａ）と同様に、第２レベルの層間絶縁膜１４の上に、厚さ３００ｎｍの下部電極配線３３が形成され、この下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２、上部電極キャップ層７１及びレジスト膜６８のパターンが順に形成された状態を示す。
In order to prevent the formation of the caldera cliff as shown in FIG. 15C, there may be a method of forming the third-level interlayer insulating film 66 relatively thin during the lift-off process as in the process shown in FIG.
(A) In FIG. 16A, as in FIG. 15A, a lower electrode wiring 33 having a thickness of 300 nm is formed on the second level interlayer insulating film 14. 4 shows a state in which the patterns of the tunnel barrier film 41, the upper electrode 42, the upper electrode cap layer 71, and the resist film 68 are sequentially formed.
（ロ）その後、レジスト膜６８を上部電極キャップ層７１上に残留させたまま、スパッタリング法又は電子ビーム（ＥＢ）蒸着法を用いて、図１５（ｂ）より薄めに、例えば厚さ３００ｎｍのＳｉＯ2 からなる第３レベルの層間絶縁膜６６を全面に形成する。しかし、この場合、図１６（ｂ）に示すように、レジスト膜６８の上の第３レベルの層間絶縁膜６６にオーバーハングが生じて、上部電極４２の側壁に、第３レベルの層間絶縁膜６６のＶ型の間隙が形成される。したがって、その後、レジスト膜６８を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去すれば、図１６（ｃ）に示すように、上部電極４２の側壁と第３レベルの層間絶縁膜６６との間にＶ型の溝部が形成される。図１７に示すＳＥＭ写真は、典型的な例である。 (B) After that, with the resist film 68 remaining on the upper electrode cap layer 71, using a sputtering method or an electron beam (EB) evaporation method, the resist film 68 is made thinner than FIG. A second level interlayer insulating film 66 made of 2 is formed on the entire surface. However, in this case, as shown in FIG. 16B, an overhang occurs in the third level interlayer insulating film 66 on the resist film 68, and the third level interlayer insulating film is formed on the sidewall of the upper electrode 42. 66 V-shaped gaps are formed. Therefore, after that, if the resist film 68 is removed and a lift-off process is performed, and the upper electrode cap layer 71 is further removed, as shown in FIG. 16C, the side wall of the upper electrode 42 and the third level interlayer insulating film A V-shaped groove is formed between the two and 66. The SEM photograph shown in FIG. 17 is a typical example.
（ハ）この状態で、更にスパッタリング法又は電子ビーム（ＥＢ）蒸着法を用いて、全面に厚さ６００ｎｍのＮｂ膜を形成し、リソグラフィ技術に於けるレジスト・プロセスを適用して、配線のパターンをもったレジスト膜を形成し、ＲＩＥ法を用いて、レジスト膜をエッチング・マスクとして、厚さ６００ｎｍのＮｂ膜のパターニングを行えば、上部電極配線１７が形成される。しかし、図１５（ｄ）と同様、図１６（ｄ）に示すように凹凸の激しい断面形状となる。 (C) In this state, an Nb film having a thickness of 600 nm is further formed on the entire surface by sputtering or electron beam (EB) vapor deposition, and a resist process in lithography technology is applied to form a wiring pattern. When a resist film having a thickness of 600 nm is formed and an Nb film having a thickness of 600 nm is patterned using the resist film as an etching mask by RIE, the upper electrode wiring 17 is formed. However, as in FIG. 15 (d), the cross-sectional shape is extremely uneven as shown in FIG. 16 (d).
図１５〜図１７に示した通り、リフトオフ法を用いた場合、第３レベルの層間絶縁膜６６のカルデラ崖や上部電極４２の側壁と第３レベルの層間絶縁膜６６との間のＶ型の溝部が形成され、凹凸の激しい断面形状となり、ジョセフソン接合の接合面積Ｓの微小化を困難にしている。この事情は、ＲＩＥによる第３レベルの層間絶縁膜６６のエッチバックを用いても、図１５（ｂ）や図１６（ｂ）に示すような断面形状に第３レベルの層間絶縁膜６６が形成される場合には回避できないので、リフトオフ法固有の問題でもない。更に、ＲＩＥによる第３レベルの層間絶縁膜６６のエッチバックの場合は、プラズマの過剰エネルギーによるダメージの問題が追加される。 As shown in FIGS. 15 to 17, when the lift-off method is used, the V-type between the caldera cliff of the third level interlayer insulating film 66 and the side wall of the upper electrode 42 and the third level interlayer insulating film 66 is used. Grooves are formed and the cross-sectional shape is extremely uneven, making it difficult to reduce the junction area S of the Josephson junction. This is because the third level interlayer insulating film 66 is formed in a cross-sectional shape as shown in FIGS. 15B and 16B even if the third level interlayer insulating film 66 is etched back by RIE. This is not a problem inherent to the lift-off method. Further, in the case of etch back of the third level interlayer insulating film 66 by RIE, a problem of damage due to excessive energy of plasma is added.
図１５（ｂ）や図１６（ｂ）に示すような断面形状に第３レベルの層間絶縁膜６６が形成されるのを回避するためには、何らかの平坦化工程の追加が必用になり、工程数が増大し、製造プロセスが複雑化する問題がある。例えば、第３レベルの層間絶縁膜６６を図１５（ｂ）に示すより更に厚く堆積し、その後化学的機械研磨（ＣＭＰ）により、機械的に平坦化する方法もあるが、ＣＭＰ装置は非常に高価な装置であり、且つ平坦化を行う際の機械的ストレスが、接合へダメージを与える問題がある。且つ、ＣＭＰ工程に伴う、パラメータが増大するので、製造プロセスが複雑化し、製造コストが増大する問題がある。 In order to avoid the formation of the third level interlayer insulating film 66 in the cross-sectional shape as shown in FIG. 15B or FIG. 16B, it is necessary to add some leveling process. There is a problem that the number increases and the manufacturing process becomes complicated. For example, there is a method of depositing a third level interlayer insulating film 66 thicker than shown in FIG. 15B and then mechanically planarizing by chemical mechanical polishing (CMP). This is an expensive device and there is a problem that mechanical stress during flattening damages the joint. In addition, since the parameters associated with the CMP process increase, there is a problem that the manufacturing process becomes complicated and the manufacturing cost increases.
上記問題を鑑み、本発明は、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法を提供することを目的とする。 In view of the above problems, the present invention is a superconducting element that does not involve an increase in the number of steps or a complicated manufacturing process, has a low manufacturing cost, and can easily reduce the junction area S of the Josephson junction. It is an object of the present invention to provide a superconducting integrated circuit and a method of manufacturing a superconducting element using the above.
上記目的を達成するために、本発明の態様は、（イ）下部電極配線、この下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有しこのトンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、（ロ）上部電極の垂直側壁に接した内壁を有して上部電極の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極より厚い層間絶縁膜とを備え、層間絶縁膜の上面は、内壁から少なくとも上部電極の上面の最大寸法分離れた範囲内において、上部電極の厚みの±１／２０の平坦度で平坦である超伝導素子であることを特徴とする。「上部電極の上面の最大寸法」とは、上部電極が真円であれば直径、楕円であれば長径、矩形であれば対角線長を意味する。 In order to achieve the above object, an aspect of the present invention includes (a) a lower electrode wiring, a tunnel barrier film in contact with the lower electrode wiring, and an upper electrode having a vertical sidewall and in contact with the tunnel barrier film. (B) an interlayer insulating film having an inner wall in contact with the vertical side wall of the upper electrode, surrounding the upper electrode, having an upper surface made of a flat plane perpendicular to the inner wall, and thicker than the upper electrode The upper surface of the interlayer insulating film is a superconducting element that is flat with a flatness of ± 1/20 of the thickness of the upper electrode within a range at least separated from the inner wall by the maximum dimension of the upper surface of the upper electrode. It is characterized by. The “maximum dimension of the upper surface of the upper electrode” means a diameter if the upper electrode is a perfect circle, a long diameter if it is an ellipse, and a diagonal length if it is a rectangle.
本発明の他の態様は、（イ）負荷と、（ロ）この負荷に電気的に接続された下部電極配線、この下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有しこのトンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、（ハ）上部電極の垂直側壁に接した内壁を有して上部電極の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極より厚い第１の層間絶縁膜とを備え、第１の層間絶縁膜の上面は、内壁から少なくとも上部電極の上面の最大寸法分離れた範囲内において、上部電極の厚みの±１／２０の平坦度で平坦である超伝導集積回路であることを特徴とする。負荷は、抵抗、コンデンサ、インダクタ等の受動的な負荷でも良く、ジョセフソン接合素子のような活性な負荷でも良い。 Another aspect of the present invention includes (a) a load, (b) a lower electrode wiring electrically connected to the load, a tunnel barrier film in contact with the lower electrode wiring, and a vertical sidewall. Josephson junction with the upper electrode in contact with the barrier film, and (c) an inner wall in contact with the vertical side wall of the upper electrode, surrounding the upper electrode, and having an upper surface comprising a flat plane perpendicular to the inner wall. A first interlayer insulating film thicker than the upper electrode, and the upper surface of the first interlayer insulating film is at least ± 1 of the thickness of the upper electrode within a range separated from the inner wall by at least the maximum dimension of the upper surface of the upper electrode. It is a superconducting integrated circuit that is flat with a flatness of / 20. The load may be a passive load such as a resistor, a capacitor, or an inductor, or may be an active load such as a Josephson junction element.
本発明の更に他の態様は、（イ）下部電極配線の上に、トンネル・バリヤ膜、上部電極及び上部電極キャップ層が順に積層された積層体を形成するステップと、（ロ）この積層体の全体を含むように、ポリイミド膜をこの積層体の厚さよりも厚くスピン塗布するステップと、（ハ）上部電極キャップ層が表出するまで、ポリイミド膜を全面にわたってエッチングするステップと、（ニ）表出した上部電極キャップ層を除去するステップとを含む超伝導素子の製造方法であることを特徴とする。 Still another embodiment of the present invention includes (a) a step of forming a laminated body in which a tunnel barrier film, an upper electrode, and an upper electrode cap layer are sequentially laminated on a lower electrode wiring; and (b) the laminated body. A step of spin-coating the polyimide film to be thicker than the thickness of the laminate, and (c) etching the polyimide film over the entire surface until the upper electrode cap layer is exposed. And a step of removing the exposed upper electrode cap layer.
本発明によれば、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法を提供することができる。 According to the present invention, a superconducting element in which the manufacturing cost is low and the junction area S of the Josephson junction can be easily miniaturized without increasing the number of steps and the complexity of the manufacturing process is used. A superconducting integrated circuit and a method of manufacturing a superconducting element can be provided.
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。又、第１及び第２の実施の形態で例示的に記述した各層の厚さや寸法等も限定的に解釈すべきではなく、具体的な厚みや寸法は以下の説明を参酌して判断すべきものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, first and second embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Also, the thicknesses and dimensions of the layers described as examples in the first and second embodiments should not be interpreted in a limited manner, and specific thicknesses and dimensions should be determined in consideration of the following description. Of course, the drawings include portions having different dimensional relationships and ratios.
又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 The first and second embodiments described below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る超伝導集積回路は、負荷３２と、この負荷３２に電気的に接続された下部電極配線３３、この下部電極配線３３に接したトンネル・バリヤ膜４１、垂直側壁を有しこのトンネル・バリヤ膜４１に接した上部電極４２を備えたジョセフソン接合と、上部電極４２の垂直側壁に接した内壁を有して上部電極４２の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極４２より厚い第１の層間絶縁膜（第３レベルの層間絶縁膜）１６とを備える。ここで、第１の層間絶縁膜（第３レベルの層間絶縁膜）１６の上面は、内壁から少なくとも上部電極４２の上面の最大寸法分離れた範囲内において、上部電極４２の厚みの±１／２０の平坦度で平坦である。「上部電極の厚みの±１／２０の平坦度」とは、上部電極の厚みが４００ｎｍであれば、±２０ｎｍの平坦度で平坦であるという意味である。即ち、この場合は、断面曲線の平均線に対して、ＪＩＳＢ Ｏ６０１−１９９４が定義する「算術平均粗さＲａ」が２０ｎｍの平坦度であれば良い。より好ましくは、上部電極４２の厚みの±１／４０の平坦度で平坦であれば良く、更に好ましくは上部電極４２の厚みの±１／６０の平坦度で平坦であれば良い。既に述べたように、「上部電極の上面の最大寸法」とは、上部電極が真円であれば直径、楕円であれば長径、矩形であれば対角線長を意味するので、例えば、接合面積Ｓ＝１μｍ×１μｍの矩形の場合、上部電極の上面の最大寸法は、約１．４μｍとなる。この場合、少なくとも、上部電極４２の周りを囲む幅約１．４μｍの額縁状の範囲が±１／２０の平坦度であれば良いということになる。
(First embodiment)
As shown in FIG. 1, the superconducting integrated circuit according to the first embodiment of the present invention includes a load 32, a lower electrode wiring 33 electrically connected to the load 32, and a contact with the lower electrode wiring 33. The tunnel barrier film 41, a Josephson junction having a vertical side wall and having an upper electrode 42 in contact with the tunnel barrier film 41, and an inner wall in contact with the vertical side wall of the upper electrode 42, A first interlayer insulating film (third-level interlayer insulating film) 16 having a top surface that surrounds the periphery and has a flat plane perpendicular to the inner wall and is thicker than the upper electrode 42 is provided. Here, the upper surface of the first interlayer insulating film (third level interlayer insulating film) 16 is at least ± 1 / of the thickness of the upper electrode 42 within a range where the maximum dimension of the upper surface of the upper electrode 42 is separated from the inner wall. It is flat with a flatness of 20. The “flatness of ± 1/20 of the thickness of the upper electrode” means that if the thickness of the upper electrode is 400 nm, the thickness is flat with a flatness of ± 20 nm. That is, in this case, the “arithmetic average roughness Ra” defined by JISB O601-1994 may be a flatness of 20 nm with respect to the average line of the cross-sectional curve. More preferably, it should be flat with a flatness of ± 1/40 of the thickness of the upper electrode 42, and more preferably flat with a flatness of ± 1/60 of the thickness of the upper electrode 42. As described above, the “maximum dimension of the upper surface of the upper electrode” means a diameter if the upper electrode is a perfect circle, a long diameter if it is an ellipse, and a diagonal length if it is a rectangle. In the case of a rectangle of 1 μm × 1 μm, the maximum dimension of the upper surface of the upper electrode is about 1.4 μm. In this case, at least the frame-like range having a width of about 1.4 μm surrounding the upper electrode 42 should have a flatness of ± 1/20.
より具体的には、図１に示すように、シリコン（Ｓｉ）基板等の基板１１の上に、例えば厚さ３００ｎｍのＮｂ膜からなるグランド・プレーン１２が配置されている。このグランド・プレーン１２に、例えば厚さ３００ｎｍのシリコン酸化膜（ＳｉＯ2） からなる第１レベルの層間絶縁膜（第３の層間絶縁膜）１３が配置されている。第１レベルの層間絶縁膜（第３の層間絶縁膜）１３の上に、例えば厚さ５０ｎｍのＭｏ膜からなる薄膜抵抗体３２が配置され、本発明の第１の実施の形態に係る超伝導集積回路の負荷抵抗を構成している。負荷抵抗としての薄膜抵抗体３２の上に例えば厚さ５０ｎｍのＳｉＯ2からなる第２レベルの層間絶縁膜（第２の層間絶縁膜）１４が配置されている。第２レベルの層間絶縁膜（第２の層間絶縁膜）１４の上に、例えば厚さ３００ｎｍのＮｂ膜からなる下部電極配線３３が、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４中に設けられたコンタクトホール（ビアホール）を介して薄膜抵抗体３２に接続されるように配置されている。下部電極配線３３は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３及び第２レベルの層間絶縁膜（第２の層間絶縁膜）１４とを誘電体層として、グランド・プレーン１２との間でマイクロストリップラインを構成している。 More specifically, as shown in FIG. 1, a ground plane 12 made of an Nb film having a thickness of 300 nm, for example, is disposed on a substrate 11 such as a silicon (Si) substrate. On the ground plane 12, a first level interlayer insulating film (third interlayer insulating film) 13 made of, for example, a 300 nm thick silicon oxide film (SiO2) is disposed. A thin film resistor 32 made of, for example, a Mo film with a thickness of 50 nm is disposed on the first level interlayer insulating film (third interlayer insulating film) 13, and the superconductivity according to the first embodiment of the present invention. It constitutes the load resistance of the integrated circuit. A second level interlayer insulating film (second interlayer insulating film) 14 made of, for example, SiO 2 having a thickness of 50 nm is disposed on the thin film resistor 32 as the load resistance. On the second level interlayer insulating film (second interlayer insulating film) 14, a lower electrode wiring 33 made of, for example, an Nb film having a thickness of 300 nm is provided as a second level interlayer insulating film (second interlayer insulating film). 14 is arranged so as to be connected to the thin film resistor 32 through a contact hole (via hole) provided in. The lower electrode wiring 33 includes a ground plane 12 having a first level interlayer insulating film (third interlayer insulating film) 13 and a second level interlayer insulating film (second interlayer insulating film) 14 as dielectric layers. A microstrip line is formed between the two.
なお、一部の下部電極配線３３は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３中に設けられたコンタクトホール中に埋め込まれたビアプラグ（コンタクトプラグ）３１を介してグランド・プレーン１２に接続され、接地されている。 A part of the lower electrode wiring 33 is grounded via a via plug (contact plug) 31 embedded in a contact hole provided in the first level interlayer insulating film (third interlayer insulating film) 13. Connected to the plane 12 and grounded.
下部電極配線３３の上の一部には、下部電極配線３３に接して、厚さ１００ｎｍ程度のＡｌＯx 膜からなるトンネル・バリヤ膜４１のパターンが、選択的に形成されている。トンネル・バリヤ膜４１の上、及びトンネル・バリヤ膜４１が存在しない箇所の下部電極配線３３の上には、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６が配置されている。この第３レベルの層間絶縁膜（第１の層間絶縁膜）１６には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜（第１の層間絶縁膜）６６との間の溝部は存在しない。 A pattern of a tunnel barrier film 41 made of an AlO x film having a thickness of about 100 nm is selectively formed on a part of the lower electrode wiring 33 in contact with the lower electrode wiring 33. A flat third-level interlayer insulating film (first interlayer insulating film) 16 made of a polyimide film is formed on the tunnel barrier film 41 and on the lower electrode wiring 33 where the tunnel barrier film 41 does not exist. Is arranged. The third level interlayer insulating film (first interlayer insulating film) 16 includes a caldera cliff as shown in FIG. 15C, a side wall of the upper electrode 42 as shown in FIG. There is no trench between the interlayer insulating film 66 (first interlayer insulating film) 66.
平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６の一部に設けられた開口部には、トンネル・バリヤ膜４１に接するように、例えば厚さ３００ｎｍのＮｂ膜からなる上部電極４２が埋め込まれている。この結果、下部電極配線３３と、下部電極配線３３に接したトンネル・バリヤ膜４１と、トンネル・バリヤ膜４１に接した上部電極４２とでジョセフソン接合が構成されている。下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２との積層構造であるジョセフソン接合の少なくとも一部を囲む第３レベルの層間絶縁膜（第１の層間絶縁膜）１６の上面には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜（第１の層間絶縁膜）６６との間の溝部は存在せず、上部電極４２の厚みの±１／２０の平坦度で平坦である。層間絶縁膜（第１の層間絶縁膜）１６の上面のジョセフソン接合の近傍が平坦であるので、ジョセフソン接合の接合面積Ｓの微細化や、ジョセフソン接合が占有する面積の効率化が容易である。 An opening provided in a part of the flat third-level interlayer insulating film (first interlayer insulating film) 16 is an upper portion made of, for example, a 300 nm thick Nb film so as to be in contact with the tunnel barrier film 41 An electrode 42 is embedded. As a result, the Josephson junction is formed by the lower electrode wiring 33, the tunnel barrier film 41 in contact with the lower electrode wiring 33, and the upper electrode 42 in contact with the tunnel barrier film 41. On the upper surface of the third level interlayer insulating film (first interlayer insulating film) 16 surrounding at least a part of the Josephson junction which is a laminated structure of the lower electrode wiring 33 / tunnel barrier film 41 / upper electrode 42, There is a caldera cliff as shown in FIG. 15C and a groove between the side wall of the upper electrode 42 and the third level interlayer insulating film (first interlayer insulating film) 66 as shown in FIG. Instead, it is flat with a flatness of ± 1/20 of the thickness of the upper electrode 42. Since the vicinity of the Josephson junction on the upper surface of the interlayer insulating film (first interlayer insulating film) 16 is flat, it is easy to reduce the junction area S of the Josephson junction and to increase the efficiency of the area occupied by the Josephson junction. It is.
更に、平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６上には、例えば厚さ４００ｎｍのＮｂ膜からなる上部電極配線１７が上部電極４２に電気的に接続されて、配置されている。上部電極配線１７は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４及び第３レベルの層間絶縁膜（第１の層間絶縁膜）６６とを誘電体層として、グランド・プレーン１２との間でマイクロストリップラインを構成している。特に、第３レベルの層間絶縁膜（第１の層間絶縁膜）６６の平坦性が優れているため、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４及び第３レベルの層間絶縁膜（第１の層間絶縁膜）６６の全体の厚さを基板１１の全面にわたり均一に維持できる。 Further, on the flat third level interlayer insulating film (first interlayer insulating film) 16, an upper electrode wiring 17 made of, for example, a 400 nm thick Nb film is electrically connected to the upper electrode 42 and arranged. Has been. The upper electrode wiring 17 includes a first level interlayer insulating film (third interlayer insulating film) 13, a second level interlayer insulating film (second interlayer insulating film) 14, and a third level interlayer insulating film (first layer). The interlayer insulating film 66) is used as a dielectric layer to form a microstrip line with the ground plane 12. In particular, since the flatness of the third level interlayer insulating film (first interlayer insulating film) 66 is excellent, the first level interlayer insulating film (third interlayer insulating film) 13 and the second level interlayer insulating film The entire thickness of the film (second interlayer insulating film) 14 and the third level interlayer insulating film (first interlayer insulating film) 66 can be maintained uniformly over the entire surface of the substrate 11.
上部電極配線１７の上には、例えば厚さ５００ｎｍのＳｉＯ2 からなる第４レベルの層間絶縁膜１８が配置され、第４レベルの層間絶縁膜１８の上には、例えば厚さ５００ｎｍのＡｌ膜からなる表面配線層１９が配置されている。表面配線層１９は、第４レベルの層間絶縁膜１８中に開口されたコンタクトホール中に埋め込まれたビアプラグ（コンタクトプラグ）５４を介して上部電極配線１７に電気的に接続されている。 A fourth level interlayer insulating film 18 made of SiO 2 with a thickness of, for example, 500 nm is disposed on the upper electrode wiring 17, and an Al film having a thickness of, for example, 500 nm is disposed on the fourth level interlayer insulating film 18. A surface wiring layer 19 made of is arranged. The surface wiring layer 19 is electrically connected to the upper electrode wiring 17 through a via plug (contact plug) 54 embedded in a contact hole opened in the fourth level interlayer insulating film 18.
図１に示した超伝導集積回路に用いたジョセフソン接合素子と同様に、厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯx 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなる積層構造を、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造のジョセフソン接合素子を、４．２Ｋ に冷却して電流−電圧特性を観測した結果を図２に示す。接合面積Ｓは３μｍ×３μｍであり、図２（ａ）の縦軸は１００μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値である。同様に、図２（ｂ）の縦軸は５μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値であり、図２（ａ）の電流スケールを拡大して示す電流−電圧特性である。 Similar to the Josephson junction element used in the superconducting integrated circuit shown in FIG. 1, a lower electrode wiring 33 made of an Nb film having a thickness of about 300 nm and a tunnel barrier film 41 made of an AlO x film having a thickness of about 100 nm. And a Josephson junction element having a structure in which a laminated structure including an upper electrode 42 made of an Nb film having a thickness of about 300 nm is surrounded by a flat third-level interlayer insulating film 16 made of a polyimide film is set to 4.2K. The results of observation of current-voltage characteristics after cooling are shown in FIG. The junction area S is 3 μm × 3 μm, the vertical axis in FIG. 2A is a current value expressed in 100 μA / scale, and the horizontal axis is a voltage value expressed in 1 mV / scale. Similarly, the vertical axis of FIG. 2B is the current value expressed in 5 μA / scale, the horizontal axis is the voltage value expressed in 1 mV / scale, and the current scale shown in FIG. Voltage characteristics.
一方、本発明の第１の実施の形態に係るジョセフソン接合素子の比較例として、厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯx 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなり、接合面積Ｓは３μｍ×３μｍである同一構造の素子を、従来技術、即ち、フォトマスクを用いて、リソグラフィ技術で形成した場合のジョセフソン接合素子を、４．２Ｋ に冷却して電流−電圧特性を観測した結果を図３に示す。比較例として図３に電流−電圧特性を示す従来技術に係るジョセフソン接合素子では、下部電極配線／トンネル・バリヤ膜／上部電極からなる積層構造を、ＳｉＯ2からなるからなり、平坦性に劣る第３レベルの層間絶縁膜で囲んだ構造である。図３（ａ）の縦軸は１００μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値である。同様に、図３（ｂ）の縦軸は５０μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値であり、図３（ａ）の電流スケールを拡大して示す電流−電圧特性である。図２（ｂ）の縦軸の電流スケールは、図３（ｂ）の電流スケールの縦軸の１０倍に拡大されている。 On the other hand, as a comparative example of the Josephson junction element according to the first embodiment of the present invention, a lower electrode wiring 33 made of an Nb film having a thickness of about 300 nm and a tunnel barrier made of an AlO x film having a thickness of about 100 nm. An element having the same structure consisting of a film 41 and an upper electrode 42 made of an Nb film having a thickness of about 300 nm and having a junction area S of 3 μm × 3 μm is formed by a lithography technique using a conventional technique, that is, a photomask. FIG. 3 shows the result of observing the current-voltage characteristics after cooling the Josephson junction element in this case to 4.2K. As a comparative example, in the Josephson junction device according to the prior art, which shows current-voltage characteristics as shown in FIG. 3, the laminated structure composed of the lower electrode wiring / tunnel barrier film / upper electrode is made of SiO 2 and is inferior in flatness. The structure is surrounded by a third level interlayer insulating film. In FIG. 3A, the vertical axis represents a current value expressed in 100 μA / scale, and the horizontal axis represents a voltage value expressed in 1 mV / scale. Similarly, the vertical axis of FIG. 3B is the current value expressed in 50 μA / scale, the horizontal axis is the voltage value expressed in 1 mV / scale, and the current scale shown in FIG. Voltage characteristics. The current scale on the vertical axis in FIG. 2 (b) is enlarged 10 times the vertical axis of the current scale in FIG. 3 (b).
本発明の第１の実施の形態に係るジョセフソン接合素子と、図３に電流−電圧特性を示した従来技術に係るジョセフソン接合素子との性能の比較を、表２に示す。表２に示す通り、２ｍＶにおけるリーク電流ＩL は、ほぼ近い値ではあるが、従来技術に係るジョセフソン接合素子よりも、本発明の第１の実施の形態に係るジョセフソン接合素子の方が若干少ない傾向であり、本発明の第１の実施の形態に係るジョセフソン接合素子の方が、接合へのダメージが少ないないということが分かる。特に、下部電極配線／トンネル・バリヤ膜／上部電極からなる積層構造を、平坦性に優れた第３レベルの層間絶縁膜で、良好な被覆性を伴って囲んだ構造であるので、本発明の第１の実施の形態に係るジョセフソン接合素子によれば、リーク電流ＩL の低減と同時に、デバイスの信頼性が高まる。
図示を省略するが、接合面積Ｓ＝１μｍ×１μｍとなるように構成した本発明の第１の実施の形態に係るジョセフソン接合素子の電流−電圧特性も図３に示した特性と同様である。厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯx 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなる積層構造を、接合面積Ｓ＝１μｍ×１μｍで構成し、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造のジョセフソン接合素子のＶｍ値は５０ｍＶを越える。ここで、Ｒsgを電圧０．５ｍＶにおける抵抗、Ｉcを電圧０ｍＶで流れるジョセフソン臨界電流とすると、
Ｖｍ＝Ｒsg・Ｉc ・・・・・（２）
で表される。Ｖｍ値が大きければ大きいほどジョセフソン接合素子が優れていると評価される。デジタル応用として用いられるジョセフソン接合素子のＶｍ値は３０ｍＶ以上必要であるとされるが、接合面積Ｓ＝１μｍ×１μｍの本発明の第１の実施の形態に係るジョセフソン接合素子のＶｍ値は５０ｍＶを越えるので、良好な特性と信頼性を有することが分かる。
Although not shown, the current-voltage characteristics of the Josephson junction device according to the first embodiment of the present invention configured to have a junction area S = 1 μm × 1 μm are the same as the characteristics shown in FIG. . A laminated structure comprising a lower electrode wiring 33 made of an Nb film having a thickness of about 300 nm, a tunnel barrier film 41 made of an AlO x film having a thickness of about 100 nm, and an upper electrode 42 made of an Nb film having a thickness of about 300 nm. The Josephson junction element having a junction area S = 1 μm × 1 μm and surrounded by a flat third level interlayer insulating film 16 made of a polyimide film has a Vm value exceeding 50 mV. Here, when Rsg is a resistance at a voltage of 0.5 mV and I c is a Josephson critical current flowing at a voltage of 0 mV,
Vm = Rsg · I c (2)
It is represented by The larger the Vm value, the better the Josephson junction element. The Vm value of the Josephson junction element used for digital applications is required to be 30 mV or more, but the Vm value of the Josephson junction element according to the first embodiment of the present invention having a junction area S = 1 μm × 1 μm is Since it exceeds 50 mV, it turns out that it has a favorable characteristic and reliability.
図４の横軸は、ジョセフソン接合素子の接合面積Ｓであり、図４の縦軸は対応するＳＦＱ論理回路のセル面積である。図４に示すＳＦＱ論理回路のセルはＤ型フリップフロップ（ＦＦ）回路であり、ＳＦＱ論理回路ではセルベースでの設計が可能である。そのため、一つ一つのセルに含まれるジョセフソン接合素子の接合面積Ｓの縮小化は集積度向上に直結する。つまり、本発明の第１の実施の形態に係る超伝導集積回路によれば、高集積密度の超伝導集積回路を提供することができる。加えて、図１に示すように、各配線層が平坦化可能であるので、図１に示す以外の構造、特により複雑な多層構造デバイスの製造が可能となるため集積密度が高い超伝導集積回路を提供することができる。 The horizontal axis of FIG. 4 is the junction area S of the Josephson junction element, and the vertical axis of FIG. 4 is the cell area of the corresponding SFQ logic circuit. The cell of the SFQ logic circuit shown in FIG. 4 is a D-type flip-flop (FF) circuit, and the SFQ logic circuit can be designed on a cell basis. Therefore, the reduction in the junction area S of the Josephson junction element included in each cell directly leads to an improvement in integration. That is, according to the superconducting integrated circuit according to the first embodiment of the present invention, it is possible to provide a superconducting integrated circuit having a high integration density. In addition, since each wiring layer can be planarized as shown in FIG. 1, it is possible to manufacture a structure other than that shown in FIG. A circuit can be provided.
又、本発明の第１の実施の形態に係る超伝導集積回路によれば、ジョセフソン接合の接合面積Ｓが微小であるので、高速動作可能な超伝導集積回路を提供することができる。 Further, according to the superconducting integrated circuit according to the first embodiment of the present invention, since the junction area S of the Josephson junction is very small, it is possible to provide a superconducting integrated circuit capable of operating at high speed.
更に、ジョセフソン接合の近傍が平坦であるので、上部電極配線１７が、第１レベルの層間絶縁膜１３、第２レベルの層間絶縁膜１４及び第３レベルの層間絶縁膜６６とを誘電体層として、グランド・プレーン１２との間で構成するマイクロストリップラインの特性インピーダンスの増大を防ぐことが容易であり、且つ高周波伝送路の設計が容易となるので、信号伝搬特性及び高速動作に優れ、低消費電力の超伝導集積回路を提供できる。又、図１に示した断面図から明らかなように、各配線層の平坦性に優れているため、各配線層の配線断線の危険性も小さく、信頼性の高い超伝導集積回路を提供できる。 Further, since the vicinity of the Josephson junction is flat, the upper electrode wiring 17 includes the first level interlayer insulating film 13, the second level interlayer insulating film 14, and the third level interlayer insulating film 66 as dielectric layers. Since it is easy to prevent an increase in the characteristic impedance of the microstrip line formed between the ground plane 12 and the design of the high-frequency transmission line is facilitated, the signal propagation characteristics and the high-speed operation are excellent. A superconducting integrated circuit with low power consumption can be provided. Further, as is clear from the cross-sectional view shown in FIG. 1, since the flatness of each wiring layer is excellent, there is little risk of wiring breakage in each wiring layer, and a highly reliable superconducting integrated circuit can be provided. .
図５〜図９を用いて、本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する。なお、以下に述べる超伝導集積回路の製造方法は、一例であり、図５〜図１１に示した趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。特に、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２とからなる積層構造を、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造を実現するプロセス以外の箇所は、設計に応じて任意に変更可能である。 A method of manufacturing a superconducting integrated circuit according to the first embodiment of the present invention will be described with reference to FIGS. In addition, the manufacturing method of the superconducting integrated circuit described below is an example, and within the scope shown in FIGS. 5 to 11, including this modified example, various other manufacturing methods can be used. Of course, it is feasible. In particular, the portions other than the process for realizing the structure in which the laminated structure composed of the lower electrode wiring 33 / tunnel barrier film 41 / upper electrode 42 is surrounded by a flat third level interlayer insulating film 16 composed of a polyimide film are as follows: It can be changed arbitrarily according to the design.
（イ）先ず、図５（ａ）に示すように、スパッタリング法等を用いて、Ｓｉ基板等の基板１１の表面に例えば厚さ３００ｎｍのＮｂ膜１２を形成する。そして、リソグラフィ技術によるレジスト・プロセス（以下、単に「レジスト・プロセス」と言う。）を適用して、グランド・プレーンのパターンをもったレジスト膜を形成する。ＲＩＥ法を適用して、このレジスト膜をエッチング・マスクとして、図５（ａ）に於いて形成したＮｂ膜１２のパターニングを行なって、図５（ｂ）に示すように、グランド・プレーン１２を形成する。 (A) First, as shown in FIG. 5A, an Nb film 12 having a thickness of, for example, 300 nm is formed on the surface of a substrate 11 such as a Si substrate by using a sputtering method or the like. Then, a resist film having a ground plane pattern is formed by applying a resist process by lithography (hereinafter simply referred to as “resist process”). By applying the RIE method, the Nb film 12 formed in FIG. 5A is patterned using the resist film as an etching mask, and the ground plane 12 is formed as shown in FIG. 5B. Form.
（ロ）次に、レジスト膜を除去してから、スパッタリング法等を用いて、図５（ｃ）に示すように、全面に例えば厚さ３００ｎｍのＳｉＯ2 からなる第１レベルの層間絶縁膜１３を形成する。その後、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、グランド・コンタクトホール（ＧＣ）２１を開口する。その後、図６（ｄ）に示すように、エッチング・マスクを除去する。 (B) Next, after removing the resist film, the first level interlayer insulating film 13 made of SiO 2 having a thickness of 300 nm, for example, is formed on the entire surface by sputtering or the like, as shown in FIG. 5C. Form. Thereafter, a resist film etching mask is formed by a resist process, and a ground contact hole (GC) 21 is opened by RIE using this etching mask. Thereafter, as shown in FIG. 6D, the etching mask is removed.
（ハ）その後、スパッタリング法等を用いて、第１レベルの層間絶縁膜１３の上の全面に例えば厚さ５０ｎｍのＭｏ膜を形成する。そして、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、Ｍｏ膜をパターニングする。その結果、図６（ｅ）に示すように、薄膜抵抗体３２を形成する。 (C) Thereafter, a Mo film having a thickness of, for example, 50 nm is formed on the entire surface of the first level interlayer insulating film 13 by using a sputtering method or the like. Then, an etching mask for the resist film is formed by a resist process, and the Mo film is patterned by the RIE method using this etching mask. As a result, as shown in FIG. 6E, a thin film resistor 32 is formed.
（ニ）レジスト膜を除去してから、薄膜抵抗体３２の上の全面に例えば厚さ５０ｎｍの第２レベルの層間絶縁膜１４を形成する。改めてレジスト・プロセスを適用して、第２レベルの層間絶縁膜１４にグランド・コンタクトホール（ＧＣ）２１を形成するための開口をもったレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクに第２レベルの層間絶縁膜１４の選択的エッチングを行ない、グランド・コンタクトホール（ＧＣ）２１及びコンタクトホール２２ａ，２２ｂを形成して、図６（ｆ）に示すように、グランド・プレーン１２の一部及び薄膜抵抗体３２の一部をそれぞれ表出させる。 (D) After removing the resist film, a second level interlayer insulating film 14 of, eg, a 50 nm thickness is formed on the entire surface of the thin film resistor 32. A resist process is applied again to form a resist film having an opening for forming a ground contact hole (GC) 21 in the second level interlayer insulating film 14. Using the RIE method, the second level interlayer insulating film 14 is selectively etched using the resist film as an etching mask to form a ground contact hole (GC) 21 and contact holes 22a and 22b. As shown in (f), a part of the ground plane 12 and a part of the thin film resistor 32 are exposed.
（ホ）グランド・コンタクトホール（ＧＣ）２１及びコンタクトホール２２ａ，２２ｂの開口に用いたレジスト膜を除去してから、スパッタリング法等を用いて、全面に例えば厚さ３００ｎｍのＮｂ膜を形成する。この際、Ｎｂ膜が図７（ｇ）に示すように、グランド・コンタクトホール（ＧＣ）２１の内部に、コンタクトビア（ビアプラグ）３１として埋め込まれる。更に連続して、スパッタリング法により、全面に例えば厚さ７ｎｍのＡｌ膜を形成する。酸素雰囲気中に例えば１時間程度放置することでＡｌ膜をＡｌＯx 膜に変換してトンネル・バリヤ膜４１を形成する。更に、スパッタリング法等を用いて、トンネル・バリヤ膜４１の上の全面に、例えば厚さ３００ｎｍのＮｂ膜を形成する。更に、続けて、スパッタリング法等を用いて、Ｎｂ膜の上の全面に、例えば厚さ１００ｎｍのＡｌ膜を形成する。 (E) After removing the resist film used for opening the ground contact hole (GC) 21 and the contact holes 22a and 22b, an Nb film having a thickness of, for example, 300 nm is formed on the entire surface by sputtering or the like. At this time, the Nb film is buried as a contact via (via plug) 31 in the ground contact hole (GC) 21 as shown in FIG. Further, an Al film having a thickness of, for example, 7 nm is formed on the entire surface by sputtering. For example, by leaving it in an oxygen atmosphere for about 1 hour, the Al film is converted into an AlO x film to form a tunnel barrier film 41. Further, an Nb film having a thickness of, for example, 300 nm is formed on the entire surface of the tunnel barrier film 41 by sputtering or the like. Further, subsequently, an Al film having a thickness of, for example, 100 nm is formed on the entire surface of the Nb film by using a sputtering method or the like.
（ヘ）そして、レジスト・プロセスとＲＩＥ法を適用して、レジスト膜をエッチング・マスクとし、厚さ１００ｎｍのＡｌ膜及び厚さ３００ｎｍであるＮｂ膜を連続的にエッチングし、上部電極４２及び上部電極キャップ層６１を形成する。この際、ＡｌＯx 膜はエッチングストッパ膜として機能する。更に図７（ｇ）に示すように、このエッチングの際、グランド・コンタクトホール（ＧＣ）２１の上方のＡｌＯx 膜からなる凹部の内部に、Ｎｂ膜がプラグ４３として埋め込まれる。引き続いて、レジスト・プロセスを適用して、レジスト膜のエッチング・マスクを形成し、このエッチング・マスクにスパッタ・エッチング法を適用して、ＡｌＯx からなるトンネル・バリヤ膜４１のパターニングを行なう。その後、トンネル・バリヤ膜４１のパターニングに用いたレジスト膜を除去してから、改めてレジスト・プロセスを適用して、下部電極のパターンをもったレジスト膜を形成する。そして、ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、トンネル・バリヤ膜４１の下の厚さ３００ｎｍのＮｂ膜のパターニングを行なって、図７（ｇ）に示すように、下部電極配線３３のパターンを薄膜抵抗体３２に電気的に接続されるように形成する。この結果、下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２及び上部電極キャップ層６１が順に積層された積層体が構成される。 (F) Then, applying the resist process and the RIE method, using the resist film as an etching mask, the Al film having a thickness of 100 nm and the Nb film having a thickness of 300 nm are continuously etched, and the upper electrode 42 and the upper part An electrode cap layer 61 is formed. At this time, the AlO x film functions as an etching stopper film. Further, as shown in FIG. 7G, during this etching, an Nb film is buried as a plug 43 in the recess made of the AlO x film above the ground contact hole (GC) 21. Subsequently, a resist process is applied to form an etching mask for the resist film, and a sputter etching method is applied to the etching mask to pattern the tunnel barrier film 41 made of AlO x . Thereafter, the resist film used for patterning the tunnel barrier film 41 is removed, and then a resist process is applied again to form a resist film having a pattern of the lower electrode. Then, by applying the RIE method, the Nb film having a thickness of 300 nm under the tunnel barrier film 41 is patterned using the resist film as an etching mask, and as shown in FIG. The pattern 33 is formed so as to be electrically connected to the thin film resistor 32. As a result, a laminated body in which the tunnel barrier film 41, the upper electrode 42, and the upper electrode cap layer 61 are sequentially laminated on the lower electrode wiring 33 is formed.
（ト）レジスト膜を除去してから、図７（ｈ）に示すように、下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２及び上部電極キャップ層６１が順に積層された積層体の全体を含むように、ポリイミド膜６７をスピン塗布法により厚さ８００ｎｍ〜２０００ｎｍ程度の所定の膜厚に成膜する。ポリイミド膜６７は、少なくとも、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体の厚さよりも厚く成膜する必用がある。即ち、図７（ｇ）に示す構造の表面に、ブロック共重合法により合成された高解像度感光性を有する溶媒可溶性ポリイミドの溶液を適当な量滴下し、スピン塗布を行い、乾燥炉でベーキングを行って、ポリイミド膜６７を形成する。その膜厚は、ポリイミド溶液の濃度とスピンの回転速度により制御可能である。ベーキングは、乾燥炉で１００℃から１５０℃の温度範囲で１０分以上の時間で行う。ブロック共重合により、モノマーから分子量の比較的小さいブロック単位のポリマーを合成し、更に、モノマーを加えて、ブロック同士を結合させながら、最終的に大きい分子量のポリマーが合成される。スピン塗布により、ポリイミド膜６７の表面は、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体のなす段差形状にも関わらず、図７（ｈ）に示すように平坦化される。 (G) After removing the resist film, a tunnel barrier film 41, an upper electrode 42, and an upper electrode cap layer 61 are sequentially stacked on the lower electrode wiring 33 as shown in FIG. A polyimide film 67 is formed to a predetermined film thickness of about 800 nm to 2000 nm by spin coating so as to include the entire body. The polyimide film 67 needs to be formed at least thicker than the thickness of the laminate of the lower electrode wiring 33 / tunnel barrier film 41 / upper electrode 42 / upper electrode cap layer 61. That is, an appropriate amount of a solvent-soluble polyimide solution having high resolution photosensitivity synthesized by block copolymerization is dropped on the surface having the structure shown in FIG. As a result, a polyimide film 67 is formed. The film thickness can be controlled by the concentration of the polyimide solution and the rotation speed of the spin. Baking is performed in a drying oven in a temperature range of 100 ° C. to 150 ° C. for 10 minutes or more. By block copolymerization, a polymer of a block unit having a relatively small molecular weight is synthesized from the monomer, and further, a polymer having a high molecular weight is finally synthesized while adding the monomer to bond the blocks together. By spin coating, the surface of the polyimide film 67 is shown in FIG. 7 (h) regardless of the step shape formed by the laminate of the lower electrode wiring 33 / tunnel barrier film 41 / upper electrode 42 / upper electrode cap layer 61. So that it is flattened.
（チ）その後、平坦化されたポリイミド膜６７を全面にわたってエッチング（エッチ・バック）を行う。所定時間エッチングすることで、図８（ｉ）に示すように上部電極キャップ層６１が表出し、上部電極４２を囲むように平坦な第３レベルの層間絶縁膜１６が形成される。この第３レベルの層間絶縁膜１６には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜６６との間の溝部は存在しない。そこで、上部電極キャップ層６１としてのＡｌ膜を除去すれば、図８（ｊ）に示すように、上部電極４２の上に上部電極コンタクトホール２３が開口する。 (H) Thereafter, the flattened polyimide film 67 is etched (etched back) over the entire surface. By etching for a predetermined time, the upper electrode cap layer 61 is exposed as shown in FIG. 8I, and a flat third-level interlayer insulating film 16 is formed so as to surround the upper electrode. The third level interlayer insulating film 16 includes a caldera cliff as shown in FIG. 15C and a side wall of the upper electrode 42 and a third level interlayer insulating film 66 as shown in FIG. There is no groove. Therefore, if the Al film as the upper electrode cap layer 61 is removed, the upper electrode contact hole 23 is opened on the upper electrode 42 as shown in FIG.
（リ）レジスト・プロセスを適用して、第３レベルの層間絶縁膜１６に対するコンタクトホールを形成するための開口パターンを有するレジスト膜を形成する。そして、ＲＩＥ法を適用して、レジスト膜をエッチング・マスクに第３レベルの層間絶縁膜１６の選択的エッチングを行ない、図９（ｋ）に示すように、コンタクトホール２４を開口し、下部電極３３の一部を表出させる。同時に、第３レベルの層間絶縁膜１６の一部に溝部２５を形成する。 (I) A resist process is applied to form a resist film having an opening pattern for forming a contact hole for the third level interlayer insulating film 16. Then, by applying the RIE method, the third level interlayer insulating film 16 is selectively etched using the resist film as an etching mask, and a contact hole 24 is opened as shown in FIG. A part of 33 is expressed. At the same time, a trench 25 is formed in a part of the third level interlayer insulating film 16.
（ヌ）レジスト膜を除去してから、スパッタリング法等を用いて、第３レベルの層間絶縁膜１６の上の全面に例えば厚さ４００ｎｍのＮｂ膜を形成する。その後、レジスト・プロセスを適用して、上部電極配線を含む配線層のパターンを有するレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、厚さ４００ｎｍのＮｂ膜のパターニングを行なって、図９（ｌ）に示すように、第３レベルの層間絶縁膜１６の上に上部電極４２に電気的に接続された上部電極配線１７を形成する。 (N) After removing the resist film, an Nb film having a thickness of 400 nm, for example, is formed on the entire surface of the third level interlayer insulating film 16 by sputtering or the like. Thereafter, a resist process is applied to form a resist film having a wiring layer pattern including the upper electrode wiring. The RIE method is applied to pattern the Nb film having a thickness of 400 nm using the resist film as an etching mask, and the upper electrode is formed on the third level interlayer insulating film 16 as shown in FIG. An upper electrode wiring 17 electrically connected to 42 is formed.
（ル）レジスト膜を除去してから、スパッタリング法等を用いて、全面に例えば厚さ５００ｎｍのＳｉＯ2 からなる第４レベルの層間絶縁膜１８を形成する。その後、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、上部電極配線１７に対するコンタクトホールを開口する。レジスト膜を除去してから、スパッタリング法等を用いて、第４レベルの層間絶縁膜１８の上の全面に例えば厚さ５００ｎｍのＡｌ膜を形成する。その後、レジスト・プロセスを適用して、表面配線層のパターンを有するレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、厚さ５００ｎｍのＡｌ膜のパターニングを行なって、図１に示すように、第４レベルの層間絶縁膜１８の上に上部電極配線１７等に電気的に接続された表面配線層１９を形成すれば、本発明の第１の実施の形態に係る超伝導集積回路が完成する。 (L) After removing the resist film, a fourth level interlayer insulating film 18 made of, for example, SiO 2 having a thickness of 500 nm is formed on the entire surface by sputtering or the like. Thereafter, a resist film etching mask is formed by a resist process, and a contact hole for the upper electrode wiring 17 is opened by RIE using the etching mask. After removing the resist film, an Al film having a thickness of, for example, 500 nm is formed on the entire surface of the fourth level interlayer insulating film 18 by sputtering or the like. Thereafter, a resist process is applied to form a resist film having a surface wiring layer pattern. By applying the RIE method, the Al film having a thickness of 500 nm is patterned using the resist film as an etching mask, and the upper electrode wiring 17 and the like are formed on the fourth level interlayer insulating film 18 as shown in FIG. If the surface wiring layer 19 electrically connected to is formed, the superconducting integrated circuit according to the first embodiment of the present invention is completed.
図１０は、図７（ｇ）に示すように、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体に対し、リフトオフ工程で第３レベルの層間絶縁膜６６を形成した場合の比較例としての断面構造である。即ち、図７（ｇ）に示す構造のパターニングに用いたレジスト膜を上部電極キャップ層７１上に残留させたまま、スパッタリング法等を用いて、全面に厚さ例えば５００ｎｍのＳｉＯ2 からなる第３レベルの層間絶縁膜６６を形成し、その後、レジスト膜を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去した状態が図１０であるが、上部電極４２を囲む第３レベルの層間絶縁膜６６に、カルデラ崖が形成され凹凸形状となっている。この場合、更に、ＳｉＯ2 からなる第３レベルの層間絶縁膜６６の上に上部電極４２に電気的に接続された上部電極配線１７を形成し、上部電極配線１７の上に、第４レベルの層間絶縁膜１８を形成し、第４レベルの層間絶縁膜１８の上に上部電極配線１７等に電気的に接続された表面配線層１９を形成すれば、図１１に示すような凹凸の激しい断面形状の超伝導集積回路が完成する。 FIG. 10 shows a third level interlayer insulating film in the lift-off process for the laminate of the lower electrode wiring 33 / tunnel barrier film 41 / upper electrode 42 / upper electrode cap layer 61 as shown in FIG. 6 is a cross-sectional structure as a comparative example when 66 is formed. That is, while the resist film used for the patterning of the structure shown in FIG. 7G is left on the upper electrode cap layer 71, the third surface made of SiO 2 having a thickness of, eg, 500 nm is formed on the entire surface by sputtering or the like. FIG. 10 shows a state in which the level interlayer insulating film 66 is formed, and then the resist film is removed and a lift-off process is performed, and the upper electrode cap layer 71 is further removed. The third level interlayer surrounding the upper electrode 42 is shown in FIG. A caldera cliff is formed on the insulating film 66 to have an uneven shape. In this case, the upper electrode wiring 17 electrically connected to the upper electrode 42 is further formed on the third level interlayer insulating film 66 made of SiO 2 , and the fourth level is formed on the upper electrode wiring 17. If the interlayer insulating film 18 is formed, and the surface wiring layer 19 electrically connected to the upper electrode wiring 17 or the like is formed on the fourth level interlayer insulating film 18, the cross section having a rough surface as shown in FIG. A superconducting integrated circuit having a shape is completed.
図１１に示すような凹凸の激しい断面形状の場合は、ジョセフソン接合単体で見た場合、その接合面積Ｓを微小にするのが困難になるだけでなく、上部電極配線１７と、第１レベルの層間絶縁膜１３、第２レベルの層間絶縁膜１４及び第３レベルの層間絶縁膜６６とからなる誘電体層と、グランド・プレーン１２との間で構成するマイクロストリップラインの特性インピーダンスの増大が発生し、又、高周波伝送路の設計が容易となるので、信号伝搬特性が劣化し、高速動作が困難になり、低消費電力化の面でも不利益となる。又、図１１に示すような凹凸の激しい断面形状の場合は、各配線層の配線断線の危険性も高く、信頼性の高い超伝導集積回路の提供が困難になる。 In the case of a cross-sectional shape with severe irregularities as shown in FIG. 11, it is difficult not only to make the junction area S small when viewed with a single Josephson junction, but also to the upper electrode wiring 17 and the first level. The characteristic impedance of the microstrip line formed between the ground plane 12 and the dielectric layer composed of the interlayer insulating film 13, the second level interlayer insulating film 14, and the third level interlayer insulating film 66 is increased. In addition, since the design of the high-frequency transmission path is facilitated, the signal propagation characteristics are degraded, high-speed operation becomes difficult, and this is disadvantageous in terms of low power consumption. Further, in the case of a cross-sectional shape with severe irregularities as shown in FIG. 11, there is a high risk of wire breakage in each wiring layer, and it becomes difficult to provide a highly reliable superconducting integrated circuit.
図１２は、スパッタリング法により、ＡｌＯx からなるトンネル・バリヤ膜４１を形成する際の、Ａｌ膜のスパッタリング条件とジョセフソン臨界電流密度Ｊcが［Ａ／ｃｍ2］の関係を示す。Ａｌ膜のスパッタリング圧力Ｐ［Ｐａ］とスパッタリング時間ｔ［min］の積Ｐ・ｔが４［Ｐａ・min］が変曲点となり、４［Ｐａ・min］よりもＰ・ｔ積が小さい領域では、Ｐ・ｔ積を少なくすると、Ｐ・ｔ積が４［Ｐａ・min］よりも大きい領域に比し、より急激にＰ・ｔ積の減少と共に、ジョセフソン臨界電流密度Ｊcが増大することが分かる。図１２において、Ｐ・ｔ積が大きいことはトンネル・バリヤ膜４１が厚いことを意味し、２［ｋＰａ・min］＝１５［Ｔｏｒｒ・min］で、トンネル・バリヤ膜４１の厚さは約２ｎｍである。 FIG. 12 shows the relationship between the sputtering conditions of the Al film and the Josephson critical current density J c of [A / cm 2 ] when the tunnel barrier film 41 made of AlO x is formed by sputtering. The product P · t of the Al film sputtering pressure P [Pa] and the sputtering time t [min] is 4 [Pa · min], and the inflection point is in the region where the P · t product is smaller than 4 [Pa · min]. When the P · t product is decreased, the Josephson critical current density J c increases more rapidly as the P · t product decreases more rapidly than in the region where the P · t product is larger than 4 [Pa · min]. I understand. In FIG. 12, a large P · t product means that the tunnel barrier film 41 is thick. When 2 [kPa · min] = 15 [Torr · min], the thickness of the tunnel barrier film 41 is about 2 nm. It is.
図５〜図９に示した本発明の第１の実施の形態に係る超伝導集積回路の製造方法によれば、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導集積回路の製造方法を提供することができる。 又、図１に示した断面図から明らかなように、各配線層の平坦性に優れているため、各配線層の配線断線の危険性も小さく、製造歩留まりの高い超伝導集積回路の製造方法を提供できる。 According to the method of manufacturing the superconducting integrated circuit according to the first embodiment of the present invention shown in FIGS. 5 to 9, the manufacturing cost is low without increasing the number of steps and making the manufacturing process complicated, and It is possible to provide a method of manufacturing a superconducting integrated circuit in which the junction area S of the Josephson junction can be easily reduced. Further, as is clear from the cross-sectional view shown in FIG. 1, since the flatness of each wiring layer is excellent, the risk of wiring breakage in each wiring layer is small, and a method of manufacturing a superconducting integrated circuit having a high manufacturing yield Can provide.
又、ポリイミドは通常の層間絶縁膜と異なり、スピンコート法により成膜できるため、大型で高価な装置を必要としないので、本発明の第１の実施の形態に係る超伝導集積回路の製造方法によれば、費用対効果が非常に大きいという利点を有する。 In addition, since a polyimide can be formed by a spin coating method unlike a normal interlayer insulating film, a large and expensive apparatus is not required. Therefore, the method of manufacturing a superconducting integrated circuit according to the first embodiment of the present invention Has the advantage of being very cost-effective.
（第２の実施の形態）
本発明の第１の実施の形態に係る超伝導集積回路の製造方法においては、図７（ｈ）に示す段階で、ポリイミド膜６７を、少なくとも、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体の厚さよりも厚くスピン塗布し、その表面を平坦化した。その後、平坦化されたポリイミド膜６７を全面にわたってエッチング（エッチ・バック）を行い、図８（ｉ）に示すように上部電極キャップ層６１を表出させ、上部電極４２を囲むように平坦な第３レベルの層間絶縁膜１６が形成した。
(Second Embodiment)
In the method of manufacturing the superconducting integrated circuit according to the first embodiment of the present invention, at the stage shown in FIG. 7 (h), the polyimide film 67 is at least formed of the lower electrode wiring 33 / tunnel barrier film 41 / upper part. The surface of the electrode 42 / upper electrode cap layer 61 was spin-coated thicker than the thickness of the laminate, and the surface thereof was flattened. Thereafter, the flattened polyimide film 67 is etched (etched back) over the entire surface to expose the upper electrode cap layer 61 as shown in FIG. A three-level interlayer insulating film 16 was formed.
本発明の第２の実施の形態に係る超伝導集積回路の製造方法においては、第１の実施の形態に係る超伝導集積回路の製造方法に比して薄くスピン塗布し、エッチ・バックを行わずに平坦化する例を示す。 In the method of manufacturing a superconducting integrated circuit according to the second embodiment of the present invention, the spin coating is performed thinner than in the method of manufacturing the superconducting integrated circuit according to the first embodiment, and etch back is performed. An example of flattening is shown.
即ち、図１８に示すように、ジョセフソン接合素子アレイの一部として第１〜第４のジョセフソン接合素子Ｑ1〜Ｑ4を示す。即ち、絶縁性基板９の上に、下部電極配線３３-1，３３-2が配線されている。そして、下部電極配線３３-1の上に設けられた第１のトンネル・バリヤ膜４１-1と、この第１のトンネル・バリヤ膜４１-1の上に設けられた第１の上部電極４２-1により、第１のジョセフソン接合素子Ｑ1が構成されている。又、下部電極配線３３-1の上に設けられた第２のトンネル・バリヤ膜４１-2と、この第２のトンネル・バリヤ膜４１-2の上に設けられた第２の上部電極４２-2により、第２のジョセフソン接合素子Ｑ2が構成されている。更に、下部電極配線３３-2の上に設けられた第３のトンネル・バリヤ膜４１-3と、この第３のトンネル・バリヤ膜４１-3の上に設けられた第３の上部電極４２-3により、第３のジョセフソン接合素子Ｑ3が構成され、下部電極配線３３-2の上に設けられた第４のトンネル・バリヤ膜４１-4と、この第４のトンネル・バリヤ膜４１-4の上に設けられた第４の上部電極４２-4により、第４のジョセフソン接合素子Ｑ4が構成されている。 That is, as shown in FIG. 18, the first to fourth Josephson junction elements Q1 to Q4 are shown as a part of the Josephson junction element array. That is, the lower electrode wirings 33 -1 and 33 -2 are wired on the insulating substrate 9. Then, a first tunnel barrier film 41 -1 provided on the lower electrode wirings 33 -1, the first upper electrode 42 provided on the first tunnel barrier film 41 -1 - 1 constitutes a first Josephson junction element Q1. Further, a second tunnel barrier film 41 -2 provided on the lower electrode wirings 33 -1, the second upper electrode 42 provided on the second tunnel barrier film 41 2 - 2 constitutes a second Josephson junction element Q2. Furthermore, a third tunnel barrier layer 41 -3 which is provided on the lower electrode wirings 33 -2, the third upper electrode 42 provided on the third tunnel barrier layer 41 -3 - by 3, a third Josephson junction device Q3 is formed, and a fourth tunnel barrier film 41 -4 provided on the lower electrode wirings 33 -2, the fourth tunnel barrier film 41 -4 A fourth Josephson junction element Q4 is constituted by the fourth upper electrode 42-4 provided on the upper part.
ポリイミド膜からなる層間絶縁膜（第１の実施の形態における「第３レベルの層間絶縁膜」に相当。）１６の厚さｔ1を、下部電極配線３３-1，３３-2の上部の凸部／トンネル・バリヤ膜４１-1，４１-2，４１-3，４１-4／上部電極４２-1，４２-2，４２-3，４２-4の積層体の厚さｔjよりも薄くスピン塗布し、上部電極４２-1，４２-2，４２-3，４２-4の上に、厚さｔ2のポリイミド膜からなる層間絶縁膜（第３レベルの層間絶縁膜）１６を形成した場合を示している。例えば、積層体の周辺部の厚さｔ1＝４２０ｎｍのとき、上部電極４２-1，４２-2，４２-3，４２-4の上では厚さｔ2＝１５０ｎｍとなり、厚さｔ1の約３５％の厚さｔ2の層間絶縁膜（第３レベルの層間絶縁膜）１６が上部電極４２-1，４２-2，４２-3，４２-4の上に形成され、全体として平坦化される。なお、図示を省略しているが、上部電極４２-1，４２-2，４２-3，４２-4の上に、それぞれ上部電極キャップ層を備え、この上部電極キャップ層の上に、厚さｔ2のポリイミド膜からなる層間絶縁膜（第３レベルの層間絶縁膜）１６を形成しても良い。 A thickness t 1 of an interlayer insulating film made of a polyimide film (corresponding to the “third level interlayer insulating film” in the first embodiment) 16 is changed to a convexity on the upper portions of the lower electrode wirings 33 −1 and 33 -2. Part / tunnel barrier film 41 -1 , 41 -2 , 41 -3 , 41 -4 / upper electrode 42 -1 , 42 -2 , 42 -3 , 42 -4 , thinner than the thickness t j By spin coating, an interlayer insulating film (third level interlayer insulating film) 16 made of a polyimide film having a thickness t 2 was formed on the upper electrodes 42 -1 , 42 -2 , 42 -3 , 42 -4 . Shows the case. For example, when the thickness t 1 = 420 nm of the peripheral portion of the laminate, the upper electrode 42 -1, 42 -2, 42 -3, 42 thickness t 2 = 150 nm becomes in the on -4, the thickness t 1 An interlayer insulating film (third level interlayer insulating film) 16 having a thickness t 2 of about 35% is formed on the upper electrodes 42 -1 , 42 -2 , 42 -3 , 42 -4 and is flattened as a whole. Is done. Although not shown, an upper electrode cap layer is provided on each of the upper electrodes 42 -1 , 42 -2 , 42 -3 , 42 -4 , and a thickness is provided on the upper electrode cap layer. An interlayer insulating film (third level interlayer insulating film) 16 made of a polyimide film of t 2 may be formed.
図１８では、第２の上部電極４２-2と、第３の上部電極４２-3とが、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線１７-2により、互いに接続されている。第１の上部電極４２-1は、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線１７-1により、図示を省略した隣接するジョセフソン接合素子の上部電極に接続されている。上部電極配線１７-1は、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６の上を配線されるので断線の心配がない。又、第４の上部電極４２-4は、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線３７-3により、図示を省略した隣接するジョセフソン接合素子の上部電極に接続されるが、上部電極配線１７-3は、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６の上を配線されるので断線の心配がない。 In FIG. 18, the second upper electrode 42 -2 and the third upper electrode 42 -3 are connected to each other through the contact hole provided in the interlayer insulating film (third level interlayer insulating film) 16. The wirings 17 -2 are connected to each other. The first upper electrode 42 -1 is connected to an adjacent Josephson junction (not shown) by an upper electrode wiring 17 -1 through a contact hole provided in the interlayer insulating film (third level interlayer insulating film) 16. It is connected to the upper electrode of the element. Since the upper electrode wiring 17-1 is wired on the interlayer insulating film (third level interlayer insulating film) 16 as a cushion covering the element, there is no fear of disconnection. The fourth upper electrode 42-4 is connected to an adjacent Josephson electrode (not shown) by an upper electrode wiring 37-3 through a contact hole provided in the interlayer insulating film (third level interlayer insulating film) 16. The upper electrode wiring 17-3 is connected to the upper electrode of the son junction element, but the upper electrode wiring 17-3 is wired on the interlayer insulating film (third level interlayer insulating film) 16 serving as a cushion to fill the gap between the elements. There is no.
図１８では、４個のジョセフソン接合素子Ｑ1〜Ｑ4のみを例示しているが、このような素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６を用いた構成を繰り返すことにより、例えば１００個のジョセフソン接合素子を結合して、平坦性に優れたジョセフソン接合素子アレイを構成できる。 In FIG. 18, only four Josephson junction elements Q1 to Q4 are illustrated, but a configuration using an interlayer insulating film (third level interlayer insulating film) 16 as a cushion covering such elements is illustrated. By repeating, for example, 100 Josephson junction elements can be combined to form a Josephson junction element array having excellent flatness.
本発明の第２の実施の形態に係る超伝導集積回路においては、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６は、素子分離絶縁膜として機能していることになる。即ち、本発明の第２の実施の形態に係る超伝導集積回路においては、ポリイミドからなる素子分離絶縁膜をそれぞれのジョセフソン接合素子の周りに敷くことによって平坦化が容易になるので、シングル接合素子だけでなく、アレイ化素子（超伝導集積回路）の高集積密度化に有効である。 In the superconducting integrated circuit according to the second embodiment of the present invention, the interlayer insulating film (third-level interlayer insulating film) 16 serving as a cushion covering the elements functions as an element isolation insulating film. become. That is, in the superconducting integrated circuit according to the second embodiment of the present invention, since the element isolation insulating film made of polyimide is laid around each Josephson junction element, flattening is facilitated. This is effective in increasing the integration density of not only elements but also arrayed elements (superconducting integrated circuits).
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な態様や代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明はここでは記載していない様々な態様や実施の形態等を含むことは勿論であり、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
(Other embodiments)
As described above, the present invention has been described according to the first and second embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various aspects and alternative embodiments, examples, and operational techniques will be apparent to those skilled in the art. Therefore, the present invention naturally includes various aspects and embodiments not described herein, and the technical scope of the present invention is determined by the invention specific matters according to the scope of claims reasonable from the above description. It is only determined.
９，１１…基板
１２…グランド・プレーン
１２…Ｎｂ膜
１３…第１レベルの層間絶縁膜
１４…第２レベルの層間絶縁膜
１６…第３レベルの層間絶縁膜
１７，１７-1，１７-2，１７-3，…上部電極配線
１８…第４レベルの層間絶縁膜
１９…表面配線層
２２ａ，２２ｂ…コンタクトホール
２３…上部電極コンタクトホール
２４…コンタクトホール
２５…溝部
３２…薄膜抵抗体
３３，３３-1，３３-2…下部電極配線
４１，４１-1，４１-2，４１-3，４１-4…トンネル・バリヤ膜
４２，４２-1，４２-2，４２-3，４２-4…上部電極
４３…プラグ
６１…上部電極キャップ層
６６…第３レベルの層間絶縁膜
６７…ポリイミド膜
６８…レジスト膜
７１…上部電極キャップ層
9,11 ... substrate 12 ... ground plane 12 ... Nb film 13 ... first level interlayer insulating film 14 ... second level interlayer insulating film 16 ... third level interlayer insulating film 17 -1, 17 -2 , 17 −3 ,... Upper electrode wiring 18. Fourth level interlayer insulating film 19. Surface wiring layers 22 a and 22 b Contact hole 23 Upper electrode contact hole 24 Contact hole 25 Groove portion 32 Thin film resistor 33 33 -1 , 33 -2 ... lower electrode wiring 41, 41 -1 , 41 -2 , 41 -3 , 41 -4 ... tunnel barrier film 42, 42 -1 , 42 -2 , 42 -3 , 42 -4 ... Upper electrode 43 ... Plug 61 ... Upper electrode cap layer 66 ... Third level interlayer insulating film 67 ... Polyimide film 68 ... Resist film 71 ... Upper electrode cap layer
Claims (7)
前記上部電極の垂直側壁に接した内壁を有して前記上部電極の周囲を囲み、前記内壁に直交する平坦な平面からなる上面を有し、前記上部電極より厚い層間絶縁膜
とを備え、前記層間絶縁膜の上面は、前記内壁から少なくとも前記上部電極の上面の最大寸法分離れた範囲内において、前記上部電極の厚みの±１／２０の平坦度で平坦であることを特徴とする超伝導素子。 A lower electrode wiring, a tunnel barrier film in contact with the lower electrode wiring, a Josephson junction having a vertical sidewall and an upper electrode in contact with the tunnel barrier film;
An inner wall in contact with the vertical side wall of the upper electrode, surrounding the periphery of the upper electrode, having an upper surface made of a flat plane perpendicular to the inner wall, and comprising an interlayer insulating film thicker than the upper electrode, The upper surface of the interlayer insulating film is flat at a flatness of ± 1/20 of the thickness of the upper electrode within a range at least separated from the inner wall by the maximum dimension of the upper surface of the upper electrode. element.
該負荷に電気的に接続された下部電極配線、該下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有し該トンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、
前記上部電極の垂直側壁に接した内壁を有して前記上部電極の周囲を囲み、前記内壁に直交する平坦な平面からなる上面を有し、前記上部電極より厚い第１の層間絶縁膜
とを備え、前記第１の層間絶縁膜の上面は、前記内壁から少なくとも前記上部電極の上面の最大寸法分離れた範囲内において、前記上部電極の厚みの±１／２０の平坦度で平坦であることを特徴とする超伝導集積回路。 Load,
A lower electrode wiring electrically connected to the load, a tunnel barrier film in contact with the lower electrode wiring, a Josephson junction having a vertical sidewall and an upper electrode in contact with the tunnel barrier film;
A first interlayer insulating film having an inner wall in contact with a vertical side wall of the upper electrode, surrounding the periphery of the upper electrode, having an upper surface formed of a flat plane perpendicular to the inner wall, and thicker than the upper electrode; And the upper surface of the first interlayer insulating film is flat with a flatness of ± 1/20 of the thickness of the upper electrode within a range at least separated from the inner wall by the maximum dimension of the upper surface of the upper electrode. A superconducting integrated circuit.
該第３の層間絶縁膜の下のグランド・プレーン
とを更に備え、該グランド・プレーンと、該グランド・プレーンに対向する前記下部電極配線と、該グランド・プレーンと前記下部電極配線とに挟まれた前記第１及び第２の層間絶縁膜でマイクロストリップラインを構成していることを特徴とする請求項４に記載の超伝導集積回路。 A third interlayer insulating film under the thin film resistor;
A ground plane under the third interlayer insulating film, and sandwiched between the ground plane, the lower electrode wiring facing the ground plane, and the ground plane and the lower electrode wiring 5. The superconducting integrated circuit according to claim 4, wherein the first and second interlayer insulating films constitute a microstrip line.
該積層体の全体を含むように、ポリイミド膜を該積層体の厚さよりも厚くスピン塗布するステップと、
前記上部電極キャップ層が表出するまで、前記ポリイミド膜を全面にわたってエッチングするステップと、
表出した前記上部電極キャップ層を除去するステップ
とを含むことを特徴とする超伝導素子の製造方法。 Forming a laminated body in which a tunnel barrier film, an upper electrode, and an upper electrode cap layer are sequentially laminated on the lower electrode wiring; and
Spin coating a polyimide film thicker than the thickness of the laminate so as to include the entire laminate;
Etching the polyimide film over the entire surface until the upper electrode cap layer is exposed;
Removing the exposed upper electrode cap layer. A method of manufacturing a superconducting element.
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