JP2006278382A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006278382A
JP2006278382A JP2005090662A JP2005090662A JP2006278382A JP 2006278382 A JP2006278382 A JP 2006278382A JP 2005090662 A JP2005090662 A JP 2005090662A JP 2005090662 A JP2005090662 A JP 2005090662A JP 2006278382 A JP2006278382 A JP 2006278382A
Authority
JP
Japan
Prior art keywords
trench
groove
etching
laser
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005090662A
Other languages
English (en)
Other versions
JP4857578B2 (ja
Inventor
Haruo Nakazawa
治雄 中澤
Kazuo Shimoyama
和男 下山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Holdings Ltd filed Critical Fuji Electric Holdings Ltd
Priority to JP2005090662A priority Critical patent/JP4857578B2/ja
Priority to DE200610009961 priority patent/DE102006009961B4/de
Priority to US11/389,495 priority patent/US7776672B2/en
Publication of JP2006278382A publication Critical patent/JP2006278382A/ja
Priority to US12/575,730 priority patent/US8697558B2/en
Priority to US12/824,541 priority patent/US8759870B2/en
Application granted granted Critical
Publication of JP4857578B2 publication Critical patent/JP4857578B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Element Separation (AREA)

Abstract

【課題】 低コストで高い信頼性を有する逆阻止型の半導体装置およびその製造方法を提供する。
【解決手段】 半導体チップを構成する表面構造を形成した薄い半導体ウェハ1の表面を両面粘着テープで支持基板19に貼り付け、薄い半導体ウェハ1の裏面からスクライブラインとなるトレンチをエッチングで形成し、トレンチの側面に異なる導電型の層を形成するためにイオン注入を行い、その後のアニールをレーザー照射で行う。
【選択図】 図1

Description

この発明は、電力変換装置などに使用されるパワー半導体装置およびその製造方法に関し、特に、双方向の耐圧特性を有する双方向型デバイスまたは逆阻止型デバイスにおける分離層の形成プロセス又はMEMS技術を適用したセンサ、アクチュエータ及び太陽電池の溝形成に関する。
逆阻止型の半導体装置においては、順阻止能力と同等の逆阻止能力が必要となる。この逆阻止能力を確保するために、逆耐圧を維持するpn接合を半導体チップの裏面から表面まで延在させる必要がある。この裏面から表面に延在したpn接合を形成するための拡散層が分離層である。
図7は、従来の逆阻止型IGBTの分離層を形成する場合で、同図(a)から同図(c)は工程順に示した要部製造工程断面図である。これは、分離層を塗布拡散によって形成する方法である。まず、半導体ウェハ1上に膜厚がおおよそ2.5μm程度の熱酸化で形成した酸化膜2をドーパントマスクとして形成させる(a)。つぎに、この酸化膜2にパターニング・エッチングにより、分離層を形成するための100μm程度の開口部3を形成する(b)。
つぎに、開口部3にボロンソース4を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、おおよそ数百μm程度のp型の拡散層を形成する(c)。このp型の拡散層が分離層5となる。その後、特に図示しないが、表面構造を形成した後、裏面を分離層5付近に達するまで研削して半導体ウェハ1を薄くし、この研削面6にpコレクタ領域とコレクタ電極で構成される裏面構造を形成し、分離層5の中心部に位置するスクライブラインで半導体ウェハ1を切断してIGBTチップを形成する。
図7の(d)は、図7(a)〜(c)の方法で分離層が形成された従来の逆阻止型IGBTの要部断面図である。なお、図中の8はpウェル領域、10はp耐圧領域、9はゲート絶縁膜、12はフィールド酸化膜、7はpコレクタ領域、11はダイシング面であり、pウェル領域8内の表面に選択的に形成されたエミッタ領域、ゲート絶縁膜9上のゲート電極、更にゲート電極を覆う層間絶縁膜、層間絶縁膜上のエミッタ電極、フィールド酸化膜上に形成されるフィールドプレート、コレクタ領域7を覆うコレクタ電極は図示を省略している。
また、図8に示す、従来の逆阻止型IGBTの分離層を形成する別の場合として、半導体ウエハ14上に数μmの厚い酸化膜13でエッチングマスクを形成し(a)、つぎに、数百μm程度の深さのトレンチ15をドライエッチングで形成し(b)、つぎに、気相拡散にてジボラン(B)等のドーパントガス16をトレンチ15の側壁へ導入してp型拡散層の分離層17を形成する(c)、トレンチ(溝)を掘ってその側面に拡散層を形成して分離層17を形成する方法もある。この場合、トレンチ15をエピタキシャルシリコン膜やポリシリコン膜の補強材で埋め戻した後、スクライブラインに沿ってダイシングして半導体ウェハからIGBTチップが切り出されて、逆阻止型IGBTができあがる。
このように、トレンチ15を掘ってその側面に分離層17を形成する方法としては、特許文献1〜3が開示されている。特許文献1において、デバイス上面から下側接合まで活性層を取り囲むようにトレンチを形成し、このトレンチの側面に拡散層を形成し、デバイスの下側接合の終端をデバイスの上面まで延在させて分離層を形成することが示されている。特許文献2および特許文献3において、これも特許文献1と同様に、デバイス上面から下側接合までトレンチを形成し、このトレンチの側面に拡散層を形成することで逆阻止能力のあるデバイスとしている。
特開平2−22869号公報 特開2001−185727号公報 特開2002−76017号公報
図7に示す逆阻止型IGBTの分離層の形成方法において、表面からボロンソース4(ボロンの液状の拡散源)を塗布し熱処理にてボロンを拡散し、数百μm程度の拡散深さの分離層5を形成するためには、高温、長時間の拡散処理を必要とする。このため、拡散炉を構成する石英ボード、石英管(石英チューブ)、石英ノズルなど石英治具のへたりや、ヒーターからの汚染、石英治具の失透現象による強度低下などを発生させてしまう。
またこの塗布拡散法による分離層5の形成では、マスク酸化膜(酸化膜2)の形成が必要となる。このマスク酸化膜は長時間のボロン拡散に耐えるようにするためには良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化の方法がある。
しかし、高温で長時間(例えば1300℃、200時間)のボロンによる分離層5の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約2.5μmの熱酸化膜を形成させる必要がある。この膜厚2.5μmの熱酸化膜形成のためには、例えば1150℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ(乾燥酸素雰囲気)酸化では、約200時間必要である。
膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約15時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコンウェハ中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。
さらに、ボロンソース4塗布後の拡散でも、通常は酸化雰囲気下で上記高温長時間の拡散処理が行われるため、ウェハ内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥(OSF:Oxidation Induced Stacking Fault)や、スリップ転位など結晶欠陥が導入されてしまう。これら結晶欠陥が導入されたウェハに形成されたpn接合ではリーク電流が高くなってしまったり、ウェハ上に熱酸化により形成された絶縁膜の耐圧、信頼性が大幅に劣化することが知られている。また、拡散処理中に取り込まれた酸素が別の熱処理によりドナー化し、耐圧が低下するという弊害を生じさせる。
図7に示す分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に200μmのボロン拡散を行う場合、必然的に横方向にもボロンは180μm程度拡散されてしまうため、デバイスピッチやチップサイズの縮小に対しての弊害を生じさせる。
図8の形成方法では、ドライエッチングにてトレンチ15を形成し、形成したトレンチ側壁にボロンを導入して分離層17を形成する。その後、トレンチ15を絶縁膜や半導体膜などの補強材で充填し、高アスペクト比のトレンチが形成できるため、図7の形成方法と比べてデバイスピッチの縮小に有利である。
しかし200μm程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、1枚あたり、100分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加など弊害をもたらす。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜(SiO)を用いた場合、選択比が約50程度なので、数μm程度の厚いシリコン酸化膜を必要とするため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害を生じさせる。
さらにドライエッチングによる高アスペクト比の深堀りトレンチを利用した分離層形成プロセスでは、トレンチ内でレジストや薬液の残渣18やレジストの残渣19などが発生し、歩留まりの低下や信頼性の低下など弊害を生じさせてしまう問題がある。通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、ウェハを斜めにしてイオン注入することによりトレンチ側壁へのドーパント導入を行っている。
しかし、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下(それに伴う注入時間の増加)、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、イオン注入の代わりにPH(ホスフィン)やB(ジボラン)などのガス化させたドーパント零囲気中にウェハを暴露させる気相拡散法が用いられるが、ドーズ量の精密制御性において、イオン注入法に比べて劣る。また導入できるドーパントのドーズ量も、固溶限(solubility limit)により制限されることが多い。微斜角入射イオン注入(大きいテーパー角度をもつトレンチ側壁へのイオン注入)のトレンチ側壁では、主面に対してドーズ量と、注入深さの低下が発生する。また酸化膜に注入ドーパントが食われたり、イオンが反射や再放出してドーズ量ロスが発生したりする。通常のドライエッチングによって形成する80度以上の大きなテーパー角度のトレンチに対しては、ウェハに対して垂直方向にイオンビームが入射した場合、非常に多大な注入時間を必要とする。
またアスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができてしまい、信頼性などの問題が発生する。
ドライエッチングにより深いトレンチを形成する場合、プラズマ雰囲気に長時間ウエハ表面が暴露されるため、プラズマ照射損傷(プラズマダメージ)によるデバイス特性の劣化という問題が発生する。特にIGBTにおけるゲート構造は、プラズマ照射損傷を受けやすい。このため、ドライエッチングによるトレンチ形成は、ゲート構造作製工程の前に限られてしまう。ゲート構造作製後も、エミッタ構造や保護層形成など、数々の半導体製造プロセス工程を経る必要があり、トレンチが開口したままだと、レジストや薬液の残渣による不良が懸念されるため、トレンチ内を半導体膜や絶縁膜などで充填させる必要があり、製造コストの上昇を招く。更には、ドライエッチングによって形成されるアスペクト比の高いトレンチに絶縁膜や半導体膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができてしまい、信頼性などの問題が発生する場合がある。
また、トレンチが垂直になっていると、トレンチ側壁にレーザーアニールをしようとしても側壁はレーザー光と平行になってしまって活性化することが困難である。
この発明は、上述した従来技術による課題を解消するため、トレンチの側壁へ注入したドーパントを確実かつ容易に活性化できる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の製造方法は、第1導電型半導体基板の主面に断面形状がV字状または台形状である溝を形成し、該溝の側面に第2導電型不純物を導入してレーザー照射によって活性化させる製造方法において、前記溝の主面に対する傾斜角度が70度以下であることを特徴とする。
請求項2の発明にかかる半導体装置の製造方法は、請求項1に記載の発明において、前記溝の主面に対する傾斜角度が30度以上70度以下であることを特徴とする。
請求項3の発明にかかる半導体装置の製造方法は、請求項1または2に記載の発明において、前記レーザー照射が、半導体基板の主面に対して垂直±30度の入射角度で照射されることを特徴とする。
請求項4の発明にかかる半導体装置の製造方法は、請求項1〜3のいずれか1項に記載の発明において、前記レーザー照射で半導体基板の主面が、溶融した結晶または加工跡が発生しないようレーザーの焦点位置を溝の側面とすることを特徴とする。
請求項5の発明にかかる半導体装置の製造方法は、請求項1〜4のいずれか1項に記載の発明において、前記半導体基板の主面の結晶面が{100}面であり、前記溝の表面の結晶面が{111}面であることを特徴とする。
前記溝の表面の結晶面が{111}面である場合に主面に対して垂直から35.3度の傾きとなるので、30度までなら、溝の両側面にレーザー照射ができる。
溝(トレンチ)の側壁のテーパー角度が、ドライエッチングによって形成されたトレンチに比べて非常に大きいので、イオン注入における従来の弊害、すなわち実効ドーズ量の低下、スクリーン酸化膜によるドーズ量ロス、イオンビームの反射や再放出によるドーズ量ロス、実効投影飛程の低下などを抑制することができる。さらに、溝の側壁のテーパー角度が大きいことにより、溝内の薬液や残渣を容易に除去することができるので、歩留まりと信頼性の向上に大きな効果がある。
また、イオン注入後のアニール工程をレーザーアニールにすることによって、瞬時にシリコンの融点に近い温度まで活性化することができるので、分離層を形成するためにイオン注入したドーパント(例えば、BやAl等のp型ドーパント)を550℃以下の低温炉アニールよりも高活性化することができる。その際、溝内の表面から数μmまでの距離しか活性化しないので、既に形成された電極等への影響やダメージはない。
本発明にかかる半導体装置の製造方法によれば、高温で長時間の拡散処理や、長時間の酸化処理を行わずに分離層を形成することができる。また、分離層形成のための熱処理時間も低減することが可能であり、結晶欠陥に起因する不良の低減、キズ、欠け不良の低減、ダイシングレス、CMPレス、エピ埋め戻しレス、塗布拡散レスとでき、製造コストは従来の技術に対して大幅に削減することが可能である。また、OSFや酸素ドナーが発生せず、逆漏れ電流の低減、耐圧の向上も期待できる。従って、信頼性が高い半導体装置が低コストで得られるという効果を奏する。また、逆阻止IGBT以外でも溝構成を必要とするアクチュエータやセンサでの活性化にも有効な技術である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。ここでは、本発明を逆阻止型IGBTに適用した例について説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nまたはpに付す「」および「」は、それぞれ比較的高不純物濃度および比較的低不純物濃度であることを意味する。なお、以下の説明および添付図面において、同一の符号を付した構成は同様の構成であるので、重複する説明を省略する。
逆阻止IGBTの製造工程において、表面側のIGBT構造を形成し、所定の厚さまでウエハの裏面側を薄化した後、表面と裏面をつなぐコレクタ領域(分離層)形成のために、両面マスクアライナーを用いて表面のパターンに対応させて裏面上にエッチングマスクを形成し、アルカリ溶液によるシリコンの湿式異方性エッチングによってチップの外周を取り囲むV字溝、もしくは台形型のトレンチを裏面からエッチングして行う。
この裏面側から形成したトレンチ側壁へイオン注入によりボロンなどのドーパントを導入し、表面のIGBT構造に熱的なダメージを与えないように、550℃までの炉アニールもしくはレーザーアニールによりドーパントを活性化し、分離層を形成させ、ウエハ裏面全面にコレクタ電極のための金属膜を堆積させる。
アルカリ溶液による異方性エッチングによってトレンチ(V字溝)を形成した場合、トレンチ側壁はテーパー角度が小さいのでコレクタ拡散層と分離拡散層を一括に形成することもできる。これら、拡散層を形成した後、裏面全体に、スパッタもしくは蒸着により金属コレクタ電極を形成させるが、トレンチ側壁にも電極金属が堆積されるので、分離拡散層の保護膜としても兼ねて作用させることができ、コスト上昇を招くことなく、傷不良や汚染物質の混入による不良を低減させた分離層を形成することができる。
この裏面に形成するエッチングマスクは、エッチング後に裏面から形成するトレンチ底面が表面の活性部を取り囲むように、両面マスクアライナーを用いて表面のパターンに整合させて裏面上にエッチングマスクを形成する。エッチングマスク材は、プラズマCVDや常圧CVDによるシリコン酸化膜や、シリコン窒化膜を用いてもよいが、耐アルカリ性のレジスト、耐アルカリ性の感光樹脂を用いるのが簡便である。
エッチングは、アルカリ溶液によるシリコンの異方性湿式エッチングが利用できる。シリコンの湿式異方性エッチング溶液には、KOH(水酸化カリウム)やヒドラジン、エチレンジアミン、アンモニア、TMAH(テトラメチルアンモニウム)などの水溶液が古くより知られ、広く用いられている。これらアルカリ溶液を用いてシリコンをエッチングした場合、異方性(シリコンのエッチングレートの面方位依存性)を持つ。具体的には、KOH溶液を用いた場合のエッチングレートは(111):(110):(100)が1:600:400であり、(111)面に等価な結晶面{111}で、エッチングが事実上、ストップするため、(100)ウエハ上に予め<110>方向とそれに垂直な方向に沿って、エッチングマスクを形成してエッチングを行えば、V字溝やピラミッド型のピット、ピラミッド型の空洞構造を形成することができることが知られている。マスク開口幅やエッチング時間を調整することにより、任意の深さと任意の大きさのV字溝や台形型のトレンチやピラミッド型のピットを形成することができることが知られている。エッチングを途中で停止させた場合は、断面が逆台形状の溝を形成することが可能であり、さらにエッチングを進行させると、側壁の{111}面が増加する一方で、底部(100)面が減少して行き、最終的に消滅し、両側の{111}面が交差すると、それ以上のエッチングは実質的に自己停止する。このため、エッチング時間がばらついても、V字溝の深さはばらつかずに、マスク開口部の幅が決まれば、V字溝の深さが決定される。具体的には、V字溝の深さは、開口部幅の1/2にtan54.7°を乗じて算出される。
エッチング溶液は、TMAH(テトラメチルアンモニウム)水溶液やアンモニア水溶液を用いるのが、金属イオンによる汚染の問題がなく、またマスクとして用いるシリコン膜のエッチングレートが非常に小さいので簡便であるが、異方性エッチングによるトレンチ形成は、プロセスの後段であり、すでに表面のIGBT構造にはパッシベーション層が形成されており、汚染の混入リスクが小さいので、KOHを用いることができ、この場合、エッチング時間の短縮が可能である。
さらに、予め表面の分離層領域にシリコン酸化膜やシリコン窒化膜によるパッシベーション層を形成させておけば、アルカリ溶液による湿式異方性エッチングにより裏面から形成するトレンチは、表面に到達してパッシベーション層まで到達したら、エッチングがそれ以上進行しないので自動的に停止させることが出来るという効果を奏する。
前記、アルカリ溶液によるシリコンの湿式異方性エッチングによりV字溝、もしくは台形トレンチ溝を形成後、トレンチ(溝)の側壁に、ボロンをイオン注入にて導入し、熱処理を行ってドーパントを活性化させてp+拡散層(分離層)を形成する。通常のトレンチ側壁注入のように斜めにウエハを傾けて側壁に注入しても良いが、テーパー角度が125.3°であるのでウエハを傾けずにウエハに対してイオンが垂直に入射するようにして注入してもよい。さらにはテーパー角度が125.3°であるので、裏面平面部とトレンチ側壁部の実効注入ドーズ量、注入深さは、極端な差異は発生しないため、コレクタ拡散層形成のためのボロンイオン注入と分離層形成のためのボロンイオン注入を兼ね合わせて一括して注入することも可能であり、工程数の削減によりコストの削減と良品率の向上という効果を奏する。
図5は、本発明の逆阻止型IGBTを説明するための図である。図5の(a)は分離層の部分を示す拡大断面図であり、高比抵抗のnシリコン半導体基板1の表面(紙面上側)に、pベース領域8が選択的に複数形成されている。基板裏面側(紙面下側)には、pコレクタ層7が形成されている。pベース領域8とpコレクタ層7とによって基板厚さ方向に挟まれる領域は、もともとnシリコン半導体基板1であり、nベース領域となる。特に限定しないが、nシリコン半導体基板1の厚さ、すなわち第1主面から第2主面までの寸法は、例えば200μmである。
矢印で示す活性領域24において、pベース領域8内の表面層には、nエミッタ領域(図示せず)が選択的に形成されている。この活性領域24の外側には、プレーナ型pn接合表面の終端構造の一種として、耐圧構造が形成されており、このIGBTの順方向阻止耐圧を確保している。この耐圧構造は、第1主面内で活性領域24の外側にあって、nシリコン半導体基板1の表面層にリング状に形成されるp半導体領域のガードリング、酸化膜12および金属膜のフィールドプレート等を複数段組み合わせて作られている。
エミッタ領域とnベース領域(nシリコン半導体基板1)とに挟まれたpベース領域8の表面と、複数のpベース領域8間のnベース領域の表面には、ゲート絶縁膜9を介してそれぞれゲート電極(図示せず)が形成されている。nエミッタ領域の表面は、エミッタ電極(図示せず)により被覆されている。pコレクタ層8の表面は、コレクタ電極により被覆されている。エミッタ電極とゲート電極との間には、層間絶縁膜が設けられている。
耐圧構造の外側には、p分離層25が形成されている。p分離層25は、第2主面から形成された溝(トレンチ)26の側壁に沿って形成されている。この溝26の側壁は、第2主面に対しておおよそ125.3°の角度で傾斜している。従って、p分離層25は、断面形状が帯状で、第2主面に対しておおよそ125.3°の角度で傾斜している。
分離層25が設けられていることによって、逆バイアス時にpn接合の前後に広がる空乏層が切断面およびその周辺のダメージ領域に広がるのを防ぐことができるので、十分な逆耐圧を得ることができる。27は、エミッタ電極を覆うパッシベーション層である。
本実施例では、p分離層25を形成するために、アルカリ溶液による湿式異方性エッチングを行うことによって、nシリコン半導体基板1に、断面形状がV字状または台形状であり、かつ側壁がnシリコン半導体基板1の第2主面に対しておおよそ125.3°の角度で傾斜する溝26を形成する。
シリコンの湿式異方性エッチング溶液には、水酸化カリウム、ヒドラジン、エチレンジアミン、アンモニア、TMAH(水酸化テトラメチルアンモニウム)などの水溶液を用いる。これらアルカリ溶液を用いたシリコンのエッチングには、シリコンの面方位によってエッチングレートが異なるという特性、すなわち異方性がある。具体的には、例えば水酸化カリウム溶液を用いた場合、(110)面および(100)面のエッチングレートは、それぞれ(111)面のエッチングレートの600倍および400倍である。つまり、事実上、(111)面に等価な結晶面でエッチングがストップする。
そのため、(100)ウェハ上に予め{110}方位に沿ってエッチングマスクを形成してエッチングを行えば、V字状の溝やピラミッド形のピット、あるいはピラミッド形の空洞構造を形成することができるということが知られている。また、エッチングマスクの開口幅やエッチング時間を調整することにより、任意の深さと任意の大きさのV字状や台形状の溝、あるいはピラミッド形のピットを形成することができるということが知られている。
エッチングマスクの開口幅の狭い場合には、溝26の底部の(100)面が消滅し、相対峙する両側の{111}面がおおよそ70.6°の角度をなして交差すると、それ以上のエッチングが実質的に停止する。このため、エッチング時間がばらついても、V字状の溝26の深さにばらつきは生じない。エッチングマスクの開口幅が広い場合には、断面が逆台形状の溝26を形成することができる。この場合には、溝26の側壁となる(111)面、(11−1)面、(1−1−1)面および(1−11)面と、エッチングにより露出したパッシベーション層27とのなす角度は、おおよそ125.3゜である。従って、V字状溝の場合よりも、レジストや薬液の残渣を取り除きやすい。
V字状の溝26の深さは、エッチングマスクの開口幅の1/2にtan54.7°を乗じた値となる。逆に、所望の深さのV字状の溝26を形成するには、エッチングマスクの開口幅を、溝26の深さに2/tan54.7°を乗じた値とすればよい。例えば、溝の深さを200μmにする場合には、エッチングマスクの開口幅を283μmにすればよいので、デバイスピッチの縮小化に有利である。ただし、この場合には、溝26の底部の角度がおおよそ70.6°とやや鋭角的であるため、水素アニール処理、角部の丸め酸化処理またはCDE(ケミカルドライエッチング)処理などを行って、角部が丸みを帯びるようにしておくとよい。
アルカリ溶液によるシリコンの湿式異方性エッチングでは、エッチングマスク選択比が大きいため、マスク酸化膜を非常に薄くすることができる。熱酸化膜に対して膜質(耐マスク性)がやや劣るが、CVDで形成したシリコン酸化膜でも十分なエッチングマスク選択比が得られるので、減圧CVD法やプラズマCVD法によりTEOS膜などを形成し、これをマスク酸化膜としてもよい。
溝26の側壁のテーパー角度がおおよそ125.3°と非常に大きいので、シリコンウェハを傾けずに溝26の側壁に不純物を注入することができる。つまり、チルト角度0°でもってイオン注入を行うことができる。この場合には、1回のイオン注入によって、(111)面、(11−1)面、(1−1−1)面および(1−11)面の4つの側壁に同時に不純物を注入することができるので、簡便である。ただし、通常のトレンチ側壁へのイオン注入のように、シリコンウェハを斜めに傾けて、(111)面、(11−1)面、(1−1−1)面および(1−11)面の4つの側壁ごとに不純物を注入してもよい。
溝26を形成する際のエッチングマスクを厚くしなくてもよいので、従来よりも低い温度で、かつ短時間で熱酸化を行ってエッチングマスクとなるマスク酸化膜を形成することができる。従って、リードタイムの増加という問題や、酸化時の酸素導入に起因する結晶欠陥の発生という問題を抑制することができる。また、アルカリ溶液による湿式異方性エッチングでは、エッチングレートを非常に高く設定して、バッチ式でエッチングを行うことができるので、リードタイムの短縮やコストの削減において非常に大きな効果を奏する。
また、アルカリ溶液による湿式異方性エッチングでは、エッチング温度が200℃以下と低いので、サーマルバジェットが非常に小さくなり、活性領域24のドーパントプロファイルへの影響がない。また、湿式異方性エッチングにより溝26を形成する前に、アルミニウムなどの比較的低融点の金属や、熱に弱い材料がシリコンウェハ上に形成されていても、エッチングを行ったことによるそれらに対する影響がない。
また、溝26の側壁のテーパー角度がばらつかないので、イオン注入時のドーズ量や飛程のばらつきが飛躍的に小さくなる。
つぎに、薄い半導体ウェハのコレクタ電極を石英ガラス(ガラスウェハ)などで形成された支持基板に両面粘着テープを介して貼り付けることについて説明する。薄い半導体ウェハと支持基板で両面粘着テープを挟み、上下から圧力をかける方法や、ローラで気泡が入らないように貼り合わせる方法を利用して、薄い半導体ウェハと支持基板を貼り合わせる。
両面粘着テープは、加熱により発泡して剥離する発泡テープと、例えば、紫外線の照射により剥離するUV(Ultravio1et)テープをPET(PoIyethylene Terephthalate)フィルムを介して貼り付けた構成をしており、薄い半導体ウェハのコレクタ電極と発泡テープを貼り付け、支持基板とUVテープを貼り付ける。特に限定しないが、例えば発泡テープおよびUVテープの厚さは50μmであり、PETフィルムの厚さは100μmである。また、支持基板の厚さは例えば600μmである。
つぎに、薄い半導体ウェハの隣り合うIGBTチップ形成箇所の間にスクライブライン領域となるトレンチを湿式異方性エッチングで形成する。このトレンチの底部は表面に達するようにする。この状態では、トレンチを形成しても支持基板に薄い半導体ウェハが両面粘着テープを介して固着しているので、薄い半導体ウェハはばらばらの半導体チップになることはない。このトレンチの側壁はIGBTチップの端部となる。
このトレンチを形成するためのエッチング液の条件は、TMAH(水酸化テトラメチルアンモニウム水溶液)で、濃度が3〜20%で、温度が50〜90℃である。また、NHOH(アンモニア水溶液)で、濃度が1〜20%で、温度が50〜90℃であってもよく、KOH(水酸化カリウム水溶液)で、濃度が10〜60%で、温度が50〜90℃であってもよい。
このようにして形成されたトレンチの形状は、薄い半導体ウェハの表面が{100}面であるので、実施例1において説明した通りである。この湿式異方性エッチングでエッチングされた{111}面の平坦度は1nmRa程度で極めて滑らかな面となる。マスクの開口幅が狭くエッチングが自然に停止して断面形状がV字形になった場合には、そのV字形の底部を表面に達するようにする。開口幅が広く断面形状が逆台形になった場合には、その逆台形の底部を表面に達するようにする。
つぎに、薄い半導体ウェハの表面側からトレンチの側壁へボロンのイオン注入を行い、低温アニールし、注入されたボロンを活性化して、分離層を形成する。この分離層の形成にあたっては、垂直なトレンチ側壁へのイオン注入のように斜めにウェハを傾けて上下左右4方向の側壁にそれぞれ4回に分けて注入してもよいが、イオン注入されるトレンチの側壁面の表面とのテーパー角度(交角)が125.3°と非常に大きいのでウェハを傾けずに(チルト角度0°(垂直)で)注入してもよく、この場合は1回の注入で済むので簡便である。
従来技術のドライエッチングによるトレンチでは、アスペクト比が高いため、イオン注入における、実効ドーズ量の低下や、スクリーン酸化膜によるドーズ量ロス、イオンビームの反射や再放出によるドーズ量ロス、実効投影飛程の低下が発生したが、この例では、テーパー角度が125.3°と大きくアスペクト比が小さいため、それらの問題は発生しない。さらにはアスペクト比が小さいため、トレンチ内の薬液や残渣除去が容易になり、歩留まりと信頼性の向上に対して大きな効果がある。V字溝のテーパー角度は、前記したように(100)主面とエッチングがストップする{111}面の交角54.7°で固定され、側壁テーパー角度がばらつかないので、ドーズ量や飛程のばらつきも飛躍的に小さくなる。
一例として、例えば1×1015cm−2/100keVでボロンをチルト角度0°でイオン注入する。イオン注入後の低温アニールは既に形成されているエミッタ電極やコレクタ電極に影響が及ばない温度と時間(例えば、400℃のアニール温度で5時間のアニール時間)で行う。また、トレンチの側壁面の平坦度が1nmRaであるので、拡散深さが1μmの分離層が確実に形成することができる。
つぎに、加熱して薄い半導体ウェハから発泡テープを発泡剥離して、半導体ウェハを支持基板に固着している両面粘着テープから離す。また支持基板については、紫外線(UV)をUVテープに照射することで、UVテープを支持基板から剥離し、両面粘着テープを支持基板から離して、支持基板を再利用する。ここで、発泡剥離は、130℃程度に昇温したホットプレート上へ支持基板を下(ホットプレート面)にして載せて行なう。トレンチの底面での残り厚さは、前記したようにほとんどないため発泡剥離を行うと同時にチップ化することができる。もしも、切断できなかった場合には、レーザー光などで繋がっている部分を切断するとよい。このようにして、IGBTチップが形成され、このチップを図示しないパッケージに組み込んで逆阻止型IGBTが完成する。図5の(b)は、テーパー角度とイオン注入時間比を示す特性図である。通常のドライエッチングによって形成する80度以上の大きなテーパー角度のトレンチに対しては、ウエハに対して垂直方向にイオンビームが入射した場合、非常に多大な注入時間を必要とする。
レーザーアニールについては、イオン注入層の活性化として作用させて加工モードとはしない。レーザーアニールの照射エネルギー密度をイオン注入したドーパントの濃度が飽和状態で使用するようにする。特に、基板の厚さが200μm以下の薄ウエハーデバイスに関しては、溝の側壁部全面の活性化が、照射エネルギー密度をイオン注入したドーパントの濃度が飽和状態で使用することでより充分活性化を図ることができる。
レーザーも光なので、側壁レーザー活性化は、平面(θ=0°)の時のエネルギーを1として、その時に活性化しているならば、エネルギーを1/cosθ倍上げれば、どんな傾斜角度θでも活性化をはかることができる。
しかし、そのままの状態で照射エネルギー密度をあげていくと、(平面を有する場合には)平面部、あるいは照射エネルギー密度が大きい部分は溶融した結晶状態になってしまう。あるいは、Si基板に加工跡が発生したり、あるいは加工される状態になってしまう。
実施例1について説明する。図1は、分離層溝の傾斜角度とレーザー照射の位置関係を示す構成図である。製造工程に関しては、前記のとおりである。前記では、V字溝のテーパー角度は、(100)面とエッチングがストップする{111}の交角54.7で固定され、側壁テーパー角度がばらつかないので、ドーズ量や飛程のばらつきも飛躍的に小さくなった。しかし、必ずしも使用するウエハの面方位や加工面がいつも共通しているとは限らない。特に、MEMS技術を利用したデバイスやアクチュエータでは、さまざまな面方位の面を利用した加工が多くなる。
実施例1では、1E15(cm-2)/50keVでボロンをチルト角度7°でイオン注入をした。次に、レーザーアニール工程を行う。ここでは、YAG2ωダブルパルスレーザー(照射エネルギー密度は2台合計で3J/cm2(1.5J/cm2+1.5J/cm2)、波長532nm,2台のレーザーの遅延時間は300ns)でレーザーアニールを実施した。
なお、イオン注入時には溝部にのみマスクの開口を行うのが理想的であり、レーザー照射時には溝の形成されている部分にのみ行うのが理想的である。
図1において、半導体ウエハ30の表面に、表面に対して溝の角度を変えたトレンチをいくつか形成し、レーザー光を照射してアニール状況について検討した。31はθ=55度、32はθ=60度、33はθ=65度、34はθ=70度、35はθ=75度、36はθ=80度、37はθ=85度である。38はレーザー光の照射方向であり、39はレーザー光のスキャン方向である。
図2は、溝の傾斜角度別の広がり抵抗法(SR)により測定した濃度プロファイルである。ウエハの厚さが、実際の逆阻止IGBTデバイスでは200μm程度しかないために、ここでは、高さが10mm以内のウエハ30を用意して、溝の底面を焦点とし、底面から1mm以内上のところをSR濃度プロファイルを測定した。
この図より、40のθ=0°(平面)、31の55°及び32の60°ではピーク濃度が1E19(cm-3)を超え、33の65°でも5E18 (cm-3)を超える高濃度が得られた。また、34の70°までは、1E17 (cm-3)を超える濃度であり逆阻止IGBTにおける空乏層を制御するための濃度としては十分である。また、深さ方向に関しては、今回の実験では0.35μm程度であるが、必要に応じてイオン注入時の加速電圧を大きくすることにより、コンタミやキズの影響を受けずらいイオン注入条件にしてあげればよい。
図3は、溝の傾斜角を55°として、焦点を溝の底面aとして底面から1mmをb,2.5mmをcとした傾斜面の地点でのSR濃度プロファイルである。加速電圧は50keV,100keV,150keVとしてある(ボロンドーズ量は1E15(cm-2)、レーザー照射条件は上記と同じ)。41は50keVで焦点から1mmであり、42は100keVで焦点から1mmであり、43は150keVで焦点から1mmであり、44は50keVで焦点から2.5mmであり、45は100keVで焦点から2.5mmであり、46は150keVで焦点から2.5mmの地点での濃度プロファイルである。これにより、100keVまでは焦点から2.5mmでもピーク濃度は1E19(cm-3)の高濃度が得られることがわかる。また、150keVにおいても、焦点から1mmでは1E17(cm-3)のピーク濃度が得られておりそれ以内の厚さ(例えば、本逆阻止IGBTに適用するような200um程度の厚さ)では傾斜面の濃度が分離層の形成濃度として問題ないことがわかる。
図6は溝の傾斜角度とチップ割れとの関係を示した特性図である。レーザー光を照射してアニールする場合に、照射面は角度θが小さい程活性化される。即ち、傾斜角度θ=0(ウエハの平らな面に垂直方向からレーザー照射をする場合)が最も活性化の効率がよい。しかし、1つづつのチップに分離する場合を考えると、θ<30°では、鋭角な端部となり、チップ割れが起こりやすい。鋭角な端部に高濃度領域を形成して、フィールドストップ層としても、鋭角になるほど割れる位置がチップ中央部に近づいていき、フィールドストップ層では対処できなくなる。θ>30°でチップ割れ率は20%以下となる。よって、溝の主面に対する傾斜角度は、70度以下、好ましくは30度以上、70度以下とすべきである。
実施例1は逆阻止IGBTデバイスの分離層に適用した例について述べたが、そもそもレーザーは光であるので、側壁レーザー活性化は、基本的にはコサイン則に関係すると考えられる。平面(θ=0°)の時のエネルギーを1として、その時に活性化しているならば、エネルギーを1/cosθ倍上げれば、どんな傾斜角度θでも活性化をはかることができる。
例えば、平面で1J/cm2で活性化が図れるとすると、そのエネルギーを3倍;3J/cm2以上与えれば、傾斜角70.5°までは活性化できることになる(θ=cos-1(1/3))(式には反射やレーザー光の透過等は考慮に入れていない。)
1/cosθで、θ=70°、エネルギー密度を4J/cm2とすると、エネルギー密度=1.37(J/cm2)である。焦点位置(底)のエネルギー密度4J/cm2を1とした場合に、傾斜面のエネルギー密度が1.37J/cm2は34%となる。そこで、焦点位置(底)のエネルギー密度4J/cm2を1とした場合に、底からの高さは、その底でのエネルギー密度の35%以上が確保できる高さにする。
実施例2で、例えば4J/cm2の照射エネルギー密度とすると、θ=75.5°、6J/cm2の照射エネルギー密度とすると、θ=80.4°までならば活性化することができるという計算になる。
しかし、図4に示すように47の4J/cm2では実施例1のように高ドーズ量、比較的50keVのような低加速電圧でボロンを注入した場合には、注入表面の溶融状態がはじまり濃度プロファイルが48の3J/cmの時と異なりボックスプロファイルになってくる。また、49の6J/cm2にすると、表面が完全に溶けてしまい表面側の濃度も下がってしまう(0.3μm程度のp層ボロン層が無くなってしまうので)。従って、コサイン則に従いながらも、照射エネルギー密度は表面を溶かさないレベルにすることが必要である。YAG2ωダブルパルスレーザーを使用した場合には、4J/cm2以下とする必要がある。
また、YAG2ωダブルパルスレーザーを実施した場合で記載したが、YLF2ωレーザー(波長527nm)、YLF2ωダブルパルスレーザー、エキシマレーザー(XeF,XeCl等)かYAG3ωレーザー、半導体レーザーによっても照射エネルギー密度を調整することにより本発明を実施することができる。
なお、XeClレーザー(波長308nm)では、1.4J/cm2以上にすると加工痕が形成されてしまうので、それ以下のレーザー照射エネルギー密度とする必要がある。
レーザー照射時には、照射したい場所以外はSUS等のマスクをするか、部分照射レーザーアニールによって行ってもよい。
また、これらの分離層形成方法により形成した逆阻止型IGBTは、塗布型分離層形成により形成した方法よりも、酸素起因の影響を除去することができるため格段に良好な良品率>90%を確保することができる。
イオン注入によりボロンを注入エネルギー45keV、ドーズ量1×1015 ions/cm2、チルト角度0度(ウエハに対して垂直にイオンビームが入射)でウエハ全面に注入した後、YLF2ωダブルパルスレーザーアニール装置にて、1.4 J/cm2×2の照射エネルギー、2つめのパルスレーザー照射の遅延時間300nsecで、このウエハを全面照射にてアニールした場合、レーザーアニールでトレンチ側壁にイオン注入したドーパントのボロンを活性化させるので、不純物濃度は1×1019cm−3を超え、深さも1μm程度のものが得られ、低温アニールを用いた場合よりも空乏化しにくいので逆耐圧良品率を向上させることができる。不純物濃度が低温アニールより高くなるのは、瞬時にSiを溶融させ、数m/sと非常に速い速度で再結晶化させることができるためである。
また、照射表面近傍にしか熱による影響は加わらないために再びデバイスに熱履歴を加えることもなく良好な方法である。部分照射レーザーアニールは、レーザー光を部分的に走査させたり、シャッターを制御したりして部分的にアニールする方法である。
ここで、レーザーアニール工程では、加工痕が入らない状態(加工モードでない状態)でレーザーアニールを行う。このときの照射エネルギー密度は、1台あたり2J/cm以下で、YLF2ω又はYAG2ωのレーザー光で0.25〜5.0Joule/cmであり、0〜5000nsの遅延時間を持たせて全面照射させるのが適当である。一方、レーザーダイシング工程では、加工モードに入る状態でダイシングを行う。加工モードにするには、照射エネルギー密度を1台あたり2J/cm/以上にすればよい。数μmの厚さの金属電極を切断する場合には、照射エネルギー密度は、1台あたり3J/cm程度が適当である。このイオン注入条件/レーザーアニール条件は、ウエハ裏面のコレクタ拡散層形成のための条件であるが、トレンチのテーパー角度が125.3°であるので、このトレンチ側壁にも十分なドーズ量のドーパントが導入され、またレーザーアニール時のエネルギー吸収も側壁に導入されたドーパント活性化に対して十分である。つまり平面部のp型コレクタ拡散層形成のためのイオン注入とレーザーアニール条件と、同一の条件でトレンチ側壁のp型分離拡散層の形成が行える。ただし、平面部に対して、トレンチ側壁はcos54.7°分(約0.58分)のドーズ量の低下と注入飛程の低下は伴っているが、逆阻止IGBTにおける逆阻止能力の達成に対しては、十分であり、これらは問題とならない。
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、本実施例では、基板の裏面からトレンチを形成したが、基板の表面からであってもよい。また、第1導電型をn型とし、第2導電型をp型としたが、本発明は、その逆でも成り立つ。本発明は、逆阻止型IGBTに限らず、その他の逆阻止型デバイスや双方向型デバイス、または分離層形成を伴うMOSFETやバイポーラトランジスタ、MOSサイリスタまたはMEMS技術を用いたアクチュエータ、センサまたは太陽電池などの半導体デバイスにも適用でき、有効性がある。
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、双方向型デバイスまたは逆阻止型デバイスまたはMEMS技術を用いたアクチュエータやセンサに対しても適している。
本発明の実施例1にかかる角度別の溝を形成した構成を示す斜視図 溝の角度別の濃度プロファイル測定結果の特性図 焦点位置から離れた地点での傾斜面の濃度プロファイル測定結果の特性図 照射エネルギー密度別の濃度プロファイル測定結果の特性図 本発明の逆阻止型IGBTを示す構成図 傾斜角度とチップの割れ率を示す特性図 従来の逆阻止型IGBTの拡散による要部製造工程断面図 従来の逆阻止型IGBTのドライエッチングによるトレンチの要部製造工程断面図
符号の説明
1 第1導電型シリコン半導体基板(nシリコン半導体基板)
2 酸化膜
3 開口部
4 ボロンソース
5 分離層
6 研削面
7 pコレクタ領域
8 pウェル領域
9 ゲート絶縁膜
10 p耐圧領域
11 ダイシング面
12 フィールド酸化膜
13 酸化膜
14 基板
15 トレンチ
16 イオン
17 分離層
18 残渣
19 残渣
25 p+分離層
26 溝
27 パッシベーション層

Claims (5)

  1. 第1導電型半導体基板の主面に断面形状がV字状または台形状である溝を形成し、
    該溝の側面に第2導電型不純物を導入してレーザー照射によって活性化させる製造方法において、前記溝の主面に対する傾斜角度が70度以下であることを特徴とする半導体装置の製造方法。
  2. 前記溝の主面に対する傾斜角度が30度以上70度以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記レーザー照射が、半導体基板の主面に対して垂直±30度の入射角度で照射されることを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記レーザー照射で半導体基板の主面が、溶融した結晶または加工跡が発生しないようレーザーの焦点位置を溝の側面とすることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記半導体基板の主面の結晶面が{100}面であり、前記溝の表面の結晶面が{111}面であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
JP2005090662A 2004-08-19 2005-03-28 半導体装置の製造方法 Expired - Fee Related JP4857578B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005090662A JP4857578B2 (ja) 2005-03-28 2005-03-28 半導体装置の製造方法
DE200610009961 DE102006009961B4 (de) 2005-03-25 2006-03-03 Verfahren zur Herstellung eines Halbleiterbauteils
US11/389,495 US7776672B2 (en) 2004-08-19 2006-03-27 Semiconductor device and manufacturing method thereof
US12/575,730 US8697558B2 (en) 2004-08-19 2009-10-08 Semiconductor device and manufacturing method thereof
US12/824,541 US8759870B2 (en) 2004-08-19 2010-06-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005090662A JP4857578B2 (ja) 2005-03-28 2005-03-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006278382A true JP2006278382A (ja) 2006-10-12
JP4857578B2 JP4857578B2 (ja) 2012-01-18

Family

ID=37212875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005090662A Expired - Fee Related JP4857578B2 (ja) 2004-08-19 2005-03-28 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4857578B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177039A (ja) * 2008-01-28 2009-08-06 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010141136A (ja) * 2008-12-11 2010-06-24 Fuji Electric Systems Co Ltd 半導体素子の製造方法
JP2010272587A (ja) * 2009-05-19 2010-12-02 Japan Steel Works Ltd:The 半導体不純物の活性化方法
DE112009001128T5 (de) 2008-05-13 2011-06-16 Fuji Electric Systems Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2011181770A (ja) * 2010-03-02 2011-09-15 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2011187916A (ja) * 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
CN102856194A (zh) * 2011-06-30 2013-01-02 富士电机株式会社 制造反向阻断绝缘栅双极晶体管的方法
JP2013065586A (ja) * 2011-09-15 2013-04-11 Fuji Electric Co Ltd 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251959A (ja) * 1990-12-27 1992-09-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06216235A (ja) * 1992-12-03 1994-08-05 Hewlett Packard Co <Hp> ドープ側壁による溝分離方法
JPH08236762A (ja) * 1995-02-28 1996-09-13 Hitachi Ltd 逆阻止型半導体装置及びその製造方法
JP2000349042A (ja) * 1999-06-03 2000-12-15 Toshiba Corp 半導体素子の製造方法と製造装置
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2002319676A (ja) * 2000-08-09 2002-10-31 Fuji Electric Co Ltd 半導体装置とその製造方法およびその制御方法
JP2005012214A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 超スケーラブルな高速ヘテロ接合垂直nチャネルmisfetおよびその方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251959A (ja) * 1990-12-27 1992-09-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06216235A (ja) * 1992-12-03 1994-08-05 Hewlett Packard Co <Hp> ドープ側壁による溝分離方法
JPH08236762A (ja) * 1995-02-28 1996-09-13 Hitachi Ltd 逆阻止型半導体装置及びその製造方法
JP2000349042A (ja) * 1999-06-03 2000-12-15 Toshiba Corp 半導体素子の製造方法と製造装置
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2002319676A (ja) * 2000-08-09 2002-10-31 Fuji Electric Co Ltd 半導体装置とその製造方法およびその制御方法
JP2005012214A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 超スケーラブルな高速ヘテロ接合垂直nチャネルmisfetおよびその方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177039A (ja) * 2008-01-28 2009-08-06 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
DE112009001128T5 (de) 2008-05-13 2011-06-16 Fuji Electric Systems Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
US8507327B2 (en) 2008-05-13 2013-08-13 Fuji Electric Co., Ltd. Semiconductor device manufacturing method thereof
JP2010141136A (ja) * 2008-12-11 2010-06-24 Fuji Electric Systems Co Ltd 半導体素子の製造方法
JP2010272587A (ja) * 2009-05-19 2010-12-02 Japan Steel Works Ltd:The 半導体不純物の活性化方法
JP2011187916A (ja) * 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
JP2011181770A (ja) * 2010-03-02 2011-09-15 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
US9355858B2 (en) 2010-03-02 2016-05-31 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
CN102856194A (zh) * 2011-06-30 2013-01-02 富士电机株式会社 制造反向阻断绝缘栅双极晶体管的方法
JP2013012651A (ja) * 2011-06-30 2013-01-17 Fuji Electric Co Ltd 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
CN102856194B (zh) * 2011-06-30 2017-04-12 富士电机株式会社 制造反向阻断绝缘栅双极晶体管的方法
JP2013065586A (ja) * 2011-09-15 2013-04-11 Fuji Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4857578B2 (ja) 2012-01-18

Similar Documents

Publication Publication Date Title
JP5082211B2 (ja) 半導体装置の製造方法
JP4982948B2 (ja) 半導体装置の製造方法
US7776672B2 (en) Semiconductor device and manufacturing method thereof
JP4857578B2 (ja) 半導体装置の製造方法
US8507327B2 (en) Semiconductor device manufacturing method thereof
JP5866827B2 (ja) 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
US8460975B2 (en) Reverse block-type insulated gate bipolar transistor manufacturing method
JP5358960B2 (ja) 半導体装置およびその製造方法
EP3465738A1 (en) Deep junction electronic device and process for manufacturing thereof
JP5549532B2 (ja) 半導体装置の製造方法
JP5201305B2 (ja) 半導体装置の製造方法
JP5692241B2 (ja) 逆阻止型半導体素子の製造方法
JP5382098B2 (ja) 半導体装置の製造方法
US10522478B2 (en) Semiconductor device with circumferential structure and method of manufacturing
JP2009206285A (ja) 半導体装置の製造方法および半導体装置
JP2014143435A (ja) 半導体装置
JP2012089560A (ja) 傾斜状の側面を備える逆阻止型igbtの製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060703

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060704

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080215

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111017

R150 Certificate of patent or registration of utility model

Ref document number: 4857578

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees