JP2006276946A - アクセス制御装置およびアクセス制御方法 - Google Patents

Abstract

【課題】記憶装置の温度が上昇した場合に、簡便な方法で、この記憶装置へのアクセスを制限すること。
【解決手段】この発明にかかるアクセス制御装置において、ＩＤＥコントローラ１０４は、ＨＤＤ１０８へのアクセス信号を受信する。次に、温度検知回路１０９において、ＨＤＤ１０８の温度を示す温度情報を取得する。次に、遅延回路４０２は、温度検知回路１０９によって取得された温度情報が示す温度が所定の温度を超えている場合に、該温度にしたがった遅延度でＨＤＤ１０８へのアクセス信号を遅延させる。そして、インバータ４０３、ＮＯＲ回路４０４およびフリップフロップ４０５によってビジー信号を出力する。
【選択図】 図３

Description

本発明は、記憶装置へのアクセス信号を制御するアクセス制御装置およびアクセス制御方法に関し、特に、記憶装置の温度状態に応じて記憶装置へのアクセスを制御するアクセス制御装置およびアクセス制御方法に関する。

近年、持ち運び可能な小型の携帯情報端末が幅広く使用されるようになり、こうした携帯情報端末の機能が高度化していくにつれて、ハードディスクなどのストレージ機能が求められるようになってきている。そしてこのストレージ機能を持った携帯情報端末において、外部のコンピュータとの間で、ビデオデータや画像データ、音楽データなどの大容量のデータのやり取りが頻繁に行われるようになっている。

このようなコンピュータと周辺情報機器との間で、ＵＳＢインターフェースを介してデータのやり取りを行うと、コンピュータからの長時間にわたる連続アクセスにより、情報機器側の記録装置（例えば、ハードディスク）の温度が上昇してしまう。

なお、記録ヘッドの温度上昇に伴う画質劣化を抑制する温度制御を行う画像記録装置が開示されている（たとえば、特許文献１参照。）。ただし、この画像記録装置では、温度抑制対象が画像記録装置の記録ヘッドに限られている。

特開２０００−２０２５３号公報

この携帯情報端末に内蔵されるハードディスクなどの記憶装置が使用可能な温度範囲を超えた場合、誤動作をする恐れが生じるが、携帯情報端末は、小型化、軽量化が製品のメリットとなり得るため、物理的な放熱対策が施しにくい面がある。

また、携帯情報端末においては、ユーザが製品本体を直接手に持って操作したり、ひざの上に置いて操作したり、あるいは衣類のポケットに入れて持ち運んだりすることが考えられる。その際、手の中、ひざの上、ポケットの中で、機器内部のハードディスクなどの記録装置が高温になると、ユーザが触れることができる製品本体も熱くなり、その熱さをユーザが不快に感じてしまう恐れがある。

記憶装置の発熱に対して、物理的な対策を施した場合、物理的に筐体の寸法が肥大化してしまい、また、ファンによる騒音が増大してしまう。また、部品を追加したり、取り付け工数が増大したりするため、コストアップを招いてしまう。

また、温度上昇に対してソフト的に記憶装置へのアクセスを制御することも考えられるが、たとえば携帯情報端末などにおいては、ＵＳＢなどのインターフェース規格がすでに採用されており、独自のアクセス制御システムを採用した場合、汎用性およびコストの面で好ましくない。そこで、たとえばＵＳＢコントローラにビジー信号を出力するだけというような、既存のインターフェースを利用する形での実現が望まれる。

そこで本発明は、記憶装置の温度が上昇した場合に、簡便な方法で、この記憶装置へのアクセスを制限できるアクセス制御装置およびアクセス制御方法を提供することを目的とする。

上述した課題を解決するため、本発明にかかるアクセス制御装置は、記憶装置の温度を示す温度情報を取得する取得手段と、前記取得手段によって取得された温度情報が示す温度が所定の温度を超えている場合に、該温度にしたがった遅延度で前記記憶装置へのアクセス信号を遅延させる遅延手段と、前記遅延手段によって遅延させている間、ビジー信号を出力する出力手段と、を備えることを特徴とする。

また、前記出力手段は、前記記憶装置を制御するコントロール装置からのアクセス信号を受信する受信手段を備え、該受信手段によって該コントロール装置からのアクセス信号を受信した場合、前記ビジー信号を前記記憶装置へ出力してもよい。

また、前記遅延手段は、遅延させるクロック数が異なる複数の遅延回路によって構成してもよい。この場合、前記記憶装置が第１温度よりも低い場合、前記アクセス信号を遅延させない。そして、前記記憶装置が前記第１温度より高く第２温度よりも低い場合、所定の遅延回路を介して前記アクセス信号を遅延させる。そして、前記記憶装置が第２温度よりも高い場合、前記所定の遅延回路よりもさらに高い遅延度の遅延回路を介して前記アクセス信号を遅延させる。

また、前記出力手段は、前記受信手段によって受信されたアクセス信号をフリップフロップで受信し、該フリップフロップからの出力または前記記憶装置からの出力を受信した場合に、前記ビジー信号を出力してもよい。

また、前記記憶装置はハードディスクドライブとし、前記コントロール装置はＩＤＥコントローラとしてもよい。

また、本発明にかかるアクセス制御方法は、記憶装置へのアクセス信号を受信する受信工程と、前記記憶装置の温度を示す温度情報を取得する取得工程と、前記取得工程によって取得された温度情報が示す温度が所定の温度を超えている場合に、該温度にしたがった遅延度で前記記憶装置へのアクセス信号を遅延させる遅延工程と、前記遅延工程によって遅延させている間、ビジー信号を出力する出力工程と、を含むことを特徴とする。

以下に添付図面を参照して、この発明にかかるアクセス制御装置、アクセス制御方法の好適な実施の形態を詳細に説明する。

図１は、アクセス制御装置の機能的構成を説明するブロック図である。このアクセス制御装置は、ＵＳＢＩ／Ｆ（インターフェース）１０１、ＵＳＢコントローラ１０２、スイッチ１０３、ＩＤＥコントローラ１０４、ＣＰＵ１０５、遅延ブロック１０６、ＩＤＥＩ／Ｆ１０７、ＨＤＤ（ハードディスクドライブ）１０８および温度検知回路１０９によって構成される。

ＵＳＢＩ／Ｆ１０１は、外部のＵＳＢ対応の情報処理装置（ホスト）との接続部である。ＵＳＢＩ／Ｆ１０１により、アクセス制御装置（デバイス）をホスト側と物理的に接続し、データおよび信号の送受信を実現する。

ＵＳＢコントローラ１０２は、ＵＳＢＩ／Ｆ１０１とデータバスを介して接続され、ＵＳＢＩ／Ｆ１０１を介して接続される、ＵＳＢ対応の情報処理装置とＨＤＤ１０８との間のデータのやり取りを制御する制御部である。また、ＵＳＢコントローラ１０２は、デバイス側からビジー信号が入力され、データを受信できなかった場合には、ホスト側にＮＡＫ信号を返信し、受信できた場合にはホスト側にＡＣＫ信号を返信する。なお、ＮＡＫ信号を返信した場合には、受信したデータはＨＤＤ１０８に格納することなく破棄される。また、ＨＤＤ１０８からデータを読み出す要求に対しては、これを受け入れることなく破棄される。

スイッチ１０３は、ＵＳＢコントローラ１０２の他、ＩＤＥコントローラ１０４およびＣＰＵ１０５を接続する。スイッチ１０３は、一方がＩＤＥコントローラ１０４とつながっているが、もう一方は、ＩＤＥコントローラ１０４側とＣＰＵ１０５側のいずれかに切り替えることができる。

ＣＰＵ１０５がＩＤＥコントローラ１０４を介してＨＤＤ１０８にアクセスする場合、スイッチ１０３は、ＣＰＵ１０５側に切り替えられる。ＵＳＢＩ／Ｆ１０１を介して接続される情報処理装置がＨＤＤ１０８にアクセスする場合、スイッチ１０３は、ＩＤＥコントローラ１０４側に切り替えられる。

ＩＤＥコントローラ１０４は、ＨＤＤ１０８とＨＤＤ１０８に接続される各装置との間のデータのやり取りを制御する制御部であり、受け取ったデータを、受信先のデータ形式から送信先のデータ形式に変換して送信する。ＨＤＤ１０８にデータが送信される場合、たとえばＡＴＡ規格などのハードディスク用のデータ形式に変換して、データをＨＤＤ１０８側へ送信する。また、ＣＰＵ１０５にデータが送信される場合、ＣＰＵ１０５のデータ形式に変換して、データをＣＰＵ１０５へ送信する。また、ＵＳＢコントローラ１０２にデータが送信される場合、データをＵＳＢのデータ形式に変換してＵＳＢコントローラ１０２に送信する。

ＣＰＵ１０５は、各種演算を実行する中央演算処理装置である。たとえば、温度に対応する信号の入力に応答して、温度情報を遅延ブロック１０６に入力する。

遅延ブロック１０６は、ＣＰＵ１０５から入力される温度情報に基づいて、ＨＤＤ１０８へのアクセスを遅延させる回路である。ＨＤＤ１０８へのアクセスを遅延させることにより、ＨＤＤ１０８の処理を休止させることができ、その結果過熱したＨＤＤ１０８の温度を下げることができる。

ＩＤＥＩ／Ｆ１０７は、ＨＤＤ１０８との接続部である。ＨＤＤ１０８は、不揮発性の磁気ディスクであるハードディスクを含む駆動部である。この実施の形態では、ハードディスクを例にして説明するが、ＨＤＤ１０８は、ＣＤ−ＲＯＭやＤＶＤなどの記憶装置とすることもできる。その他、駆動部分をもつことによりアクセスされる記憶装置全般に適用してもよい。

温度検知回路１０９は、ＨＤＤ１０８の温度を検知し、検知信号をＣＰＵ１０５に入力する。出力信号は、温度検知回路１０９によって検知された温度について、その温度がその範囲に属するかにしたがって出力される。たとえば、出力信号は３段階用意し、もっとも低い範囲の場合は第１段階、次に高い範囲の場合は第２段階、最も高い範囲の場合は第３段階の信号を出力することができる。

図２は、ＩＤＥコントローラとＩＤＥＩ／Ｆ間のＩＤＥ ＰＩＯモードの場合の信号のタイミングチャートである。まず、チップセレクト信号（ＣＳの負論理で表記）が立ち下がる。チップセレクト信号は、複数の素子（ＩＣ、ＬＳＩ等）を接続している場合に、どの素子に対して読み出しや書き込みを行なうのかを指定する信号である。チップセレクトがアクティブの時にのみ、読み出しや書き込みが可能となる。ある素子からのチップセレクトのみがアクティブである場合には、別の素子からの読み出しや書き込みの制御信号は無視される。

次に、ＩＯＲＤ信号（負論理で表記）またはＩＯＷＲ信号（負論理で表記）が立ち下がる。次のタイミングでＩＯＲＤＹ信号が立ち下り、ＨＤＤビジーをＩＤＥコントローラに知らせる。

そして、ＩＯＲＤＹ信号が立ち上がりレディ状態となった次のタイミングで、ＩＯＲＤ信号またはＩＯＷＲ信号が立ち上がる。その後、データの読み書きが終了してチップセレクト信号が立ち上がり、一連の処理が終了する。

図３は、遅延ブロックの構成を説明するブロック図である。まずＩＤＥコントローラ１０４から、チップセレクト信号と、ＩＯＲＤ₁信号（負論理で表記）またはＩＯＷＲ₁信号（負論理で表記）が出力され、それぞれＮＡＮＤ回路４０１に入力される。ＮＡＮＤ回路４０１からの出力は、遅延回路４０２およびインバータ４０３にそれぞれ入力される。

ＮＡＮＤ回路４０１の出力の１つは、遅延回路４０２で遅延された後、ＩＤＥＩ／Ｆ１０７を介して、ＨＤＤ１０８に入力される。ＨＤＤ１０８に入力される信号は、ＩＯＲＤ₂信号（負論理で表記）またはＩＯＷＲ₂信号（負論理で表記）である。ＨＤＤ１０８へのアクセスが確認された後、ＩＯＲＤＹ₂信号がビジー出力される。ＩＯＲＤＹ₂信号は、ＩＤＥＩ／Ｆ１０７を介してＮＯＲ回路４０４に入力される。

ＮＡＮＤ回路４０１のもう一方の出力は、インバータ４０３に入力される。フリップフロップ４０５のＤ出力がグランドされており、インバータ４０３からの出力はフリップフロップ４０５のクロック部に入力される。そして、フリップフロップ４０５のＱ出力の信号がＮＯＲ回路４０４に入力される。

ＮＯＲ回路４０４には、ＩＯＲＤＹ₂信号とフリップフロップ４０５のＱ出力の信号が入力される。フリップフロップ４０５のＱ出力の信号は、ＩＤＥＩ／Ｆ１０７から出力されるＩＯＲＤＹ₂信号が遅延回路４０２によって遅延される分だけ、より早く入力される。その結果、ＩＯＲＤＹ₂信号がビジー状態になる前に、ＮＯＲ回路４０４からは、ＩＯＲＤＹ₁信号が出力される。すなわち、ＩＯＲＤＹ₁信号＝Ｌとなり、ＨＤＤ１０８のビジー状態がＩＤＥコントローラ１０４に通知される。

このように、遅延回路４０２によってＨＤＤ１０８へのアクセスを遅延させることにより、遅延時間の間、ＨＤＤ１０８へのアクセスが回避される。その結果、ＨＤＤ１０８の動作が行われない分だけ、ＨＤＤ１０８の温度を下げることができる。その一方で、フリップフロップ４０５のＱ出力の信号により、ＩＯＲＤＹ₂信号がビジー出力される前に、ＩＯＲＤＹ₁信号がビジー出力される。それにより、ＨＤＤ１０８へのアクセスを遅延させている間もビジー状態をＩＤＥコントローラ１０４に通知することができる。

図４は、遅延回路を使用した場合のタイミングチャートである。まず、チップセレクト信号が出力される。その後、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号が立ち下がる。そして、ＩＯＲＤＹ₁信号が立ち下がり、データの書き込み信号が出力される。

一方、ＩＯＲＤ₂信号またはＩＯＷＲ₂信号は、遅延回路４０２によって遅延され、遅延時間５０１の経過後立ち下がる。そしてＨＤＤ１０８へのアクセス後、ＩＯＲＤＹ₂信号が立ち下がり、その後データの読み出し信号が入力される。その後、ＩＯＲＤＹ₂信号が立ち上がると、フリップフロップ４０５にも入力されるので、ＩＯＲＤＹ₁信号は立ち上がる。ＩＯＲＤＹ₁信号の立ち上がりを受けて、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号が立ち上がる。その後、ＩＯＲＤ₂信号またはＩＯＷＲ₂信号が立ち上がり、チップセレクト信号が立ち上がり、データの読み書きが終了する。

図５は、遅延回路の詳細な構成を説明するブロック図である。まず、図３で説明したように、チップセレクト信号とＩＯＲＤ₁信号またはＩＯＷＲ₁信号が、それぞれＮＡＮＤ回路４０１に入力され、その出力が遅延回路４０２に入力される。ＮＡＮＤ回路４０１からの出力は、遅延部６１０、遅延部６２０およびＮＡＮＤ回路６３０にそれぞれ入力される。

遅延部６１０はフリップフロップを３つ含むので、信号を３クロック分遅延させる。遅延された信号は、ＮＡＮＤ回路６１１を介して出力され、さらにデコーダ６４０からの信号に基づいてアクティブの場合にＮＯＲ回路６５０へと出力される。遅延部６２０はフリップフロップを２つ含むので、信号を２クロック分遅延させる。遅延信号は、デコーダ６４０からの信号に基づいてアクティブの場合にＮＯＲ回路６５０に出力される。ＮＡＮＤ回路６３０にはフリップフロップを介さずに信号が入力されるので信号は遅延しない。ＮＡＮＤ回路６３０に入力された信号は、デコーダ６４０からの信号に基づいてアクティブの場合にＮＯＲ回路６５０に出力される。

デコーダ６４０には、温度情報Ｔ０およびＴ１に基づいて信号が入力される。遅延部６１０、遅延部６２０およびＮＡＮＤ回路６３０からの出力は、このデコーダ６４０からの出力に基づいてオン／オフが制御される。このオン／オフは、いずれもＮＡＮＤ回路を使用して制御される。このオン／オフ制御により、遅延部６１０、遅延部６２０およびＮＡＮＤ回路６３０のうち１つのみから、信号は出力される。遅延部６１０、遅延部６２０およびＮＡＮＤ回路６３０からの出力はいずれもＮＯＲ回路６５０に入力され、ＩＯＲＤ₂信号またはＩＯＷＲ₂信号として出力される。

図６は、温度情報に基づく信号の入出力を説明する説明図である。温度の状態が低い方から３段階あるとすると、第１段階のとき、入力はＴ１＝０、Ｔ０＝０であり、ＥＮ０のみが出力がＬとなる。その結果、ＮＡＮＤ回路６３０のみがアクティブとなり、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号は遅延せずにＩＯＲＤ₂信号またはＩＯＷＲ₂信号として出力される。

第１段階の次に温度の高い第２段階のとき、入力はＴ１＝０、Ｔ０＝１であり、ＥＮ１のみが出力がＬとなる。その結果、遅延部６２０のみがアクティブとなり、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号は２クロック遅延した後ＩＯＲＤ₂信号またはＩＯＷＲ₂信号として出力される。

最も温度が高い第３段階のとき、入力はＴ１＝１、Ｔ０＝０であり、ＥＮ２のみが出力がＬとなる。その結果、遅延部６１０のみがアクティブとなり、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号は３クロック遅延した後ＩＯＲＤ₂信号またはＩＯＷＲ₂信号として出力される。

図７は、最も温度が高い段階の場合の遅延回路のタイミングチャートである。チップセレクト信号が立ち下がった後、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号が立ち下がる。最も温度が高い段階なので、遅延部６１０がアクティブになる。その結果、図５に示したＡ地点の信号は、３クロック遅延してから立ち下がる。図５に示したＢ地点の信号は、Ａ地点からＮＡＮＤ回路を介して信号が出力されるので、同じタイミングで立ち下がる。

その後、図４で説明した処理を経てＩＯＲＤ₁信号またはＩＯＷＲ₁信号が立ち上がると、ＩＯＲＤ₁信号またはＩＯＷＲ₁信号は３つのフリップフロップを介さずにＮＡＮＤ回路６１１に入力されるので、Ｂ地点において信号が立ち上がる。その後、Ａ地点で信号が立ち上がる前にチップセレクト信号が立ち上がる。

図８は、温度検知回路の詳細な構成を説明するブロック図である。図１に示した温度検知回路１０９は、抵抗ブロック９０１、抵抗ブロック９０２、比較器９０３、比較器９０４によって構成される。抵抗ブロック９０１は、抵抗値Ｒ１、抵抗値Ｒ２、抵抗値Ｒ３の各抵抗によって構成される。抵抗ブロック９０２は、抵抗値ＲＱ、抵抗値Ｒ_THの各抵抗によって構成される。

抵抗値Ｒ_THを有する抵抗はサーミスタと呼ばれ、温度変化により抵抗値が変わる。ここで使用するサーミスタは、温度が上がると抵抗値Ｒ_THが下がり、温度が下がると抵抗値Ｒ_THが上がる。抵抗ブロック９０１および抵抗ブロック９０２は、いずれも一方がグラウンドされ、一方に基準電圧Ｖｒｅｆ１が入力されている。

抵抗ブロック９０１において、グラウンド側から抵抗値Ｒ３の地点が比較器９０３の負の入力に接続され、この地点の電位をＶ１とする。また、グラウンド側から抵抗値Ｒ２＋Ｒ３の地点が比較器９０４の負の入力に接続され、この地点の電位をＶ２とする。電位の大きさは、Ｖ２＞Ｖ１である。

抵抗ブロック９０２において、グラウンドから抵抗値Ｒ_THの地点が、比較器９０３および比較器９０４の正の入力に接続され、この地点の電位をＶ_THとする。抵抗値Ｒ_THは温度値によって変化し、その結果電位をＶ_THも変化する。

温度が低いときは、抵抗が大きくなるので、電位Ｖ_THは高くなり、比較器９０３および比較器９０４はともに出力がＨ（ハイ）になる。ＣＰＵ１０５は、その結果に基づいて、温度情報Ｔ０＝０、Ｔ１＝０を出力する。さらに温度が高くなると、抵抗が下がり、比較器９０３の出力はＨのままで、比較器９０４の出力はＬ（ロー）になる。ＣＰＵ１０５は、その結果に基づいて、温度情報Ｔ０＝１、Ｔ１＝０を出力する。さらに温度が高くなると、抵抗が下がり、比較器９０３および比較器９０４はともに出力がＬ（ロー）になる。ＣＰＵ１０５は、その結果に基づいて、温度情報Ｔ０＝０、Ｔ１＝１を出力する。

図９は、電圧と温度情報の関係を説明するグラフである。Ｘ軸はＨＤＤ１０８の温度であり、Ｙ軸は電圧Ｖ_THである。温度が低い間は抵抗Ｒ_THが大きく、その結果、電圧Ｖ_THも大きい、このとき、比較器９０３および比較器９０４の出力はともにＨとなる。温度が上がるにつれてＶ_THは下がり、Ｖ１とＶ２の間を取るようになる。その結果、比較器９０３の出力はＨのまま、比較器９０４の出力のみがＬになる。さらに温度が上がると、Ｖ_THは下がり、Ｖ１より小さくなる。その結果、比較器９０３および比較器９０４の出力はともにＬとなる。

以上説明したように、このアクセス制御装置およびアクセス制御方法によれば、温度上昇に対してホスト側からのアクセスを止め、それにより温度を下げることができる。また、特別な演算や判断を実行する必要なく、従来のＵＳＢの規格仕様のまま、信号の遅延とビジー信号の出力によってアクセス制限および温度抑制を実現することができる。

上述の簡単な構成によって温度抑制が実現できるので、大きな冷却器や冷却用ファンを追加装着する必要がない。このため、特にポータブルな情報機器で問題となる放熱器の追加や、通気口の設置による筐体寸法の肥大化を回避することができるとともに、ファンによる騒音の発生も避けられる。

アクセス制御装置の機能的構成を説明するブロック図。 ＩＤＥコントローラとＩＤＥＩ／Ｆ間のＩＤＥ ＰＩＯモードの場合の信号のタイミングチャート。 遅延ブロックの構成を説明するブロック図。 遅延回路を使用した場合のタイミングチャート。 遅延回路の詳細な構成を説明するブロック図。 温度情報に基づく信号の入出力を説明する説明図。 最も温度が高い段階の場合の遅延回路のタイミングチャート。 温度検知回路の詳細な構成を説明するブロック図。 電圧と温度情報の関係を説明するグラフ。

符号の説明

１０２ ＵＳＢコントローラ、１０３ スイッチ、１０４ ＩＤＥコントローラ、１０５ ＣＰＵ、１０６ 遅延ブロック、１０７ ＩＤＥＩ／Ｆ、１０８ ＨＤＤ、１０９ 温度検知回路、４０１ ＮＡＮＤ回路、４０２ 遅延回路、４０３ インバータ、４０４ ＮＯＲ回路、４０５ フリップフロップ、６１０ 遅延部、６２０ 遅延部、６４０ デコーダ、９０１ 抵抗ブロック、９０２ 抵抗ブロック、９０３ 比較器、９０４ 比較器

Claims (6)

1. 記憶装置の温度を示す温度情報を取得する取得手段と、
   前記取得手段によって取得された温度情報が示す温度が所定の温度を超えている場合に、該温度にしたがった遅延度で前記記憶装置へのアクセス信号を遅延させる遅延手段と、
   前記遅延手段によって遅延させている間、ビジー信号を出力する出力手段と、
   を備えることを特徴とするアクセス制御装置。
2. 前記出力手段は、前記記憶装置を制御するコントロール装置からのアクセス信号を受信する受信手段を備え、該受信手段によって該コントロール装置からのアクセス信号を受信した場合、前記ビジー信号を前記記憶装置へ出力することを特徴とする請求項１に記載のアクセス制御装置。
3. 前記遅延手段は、遅延させるクロック数が異なる複数の遅延回路によって構成され、
   前記記憶装置が第１温度よりも低い場合、前記アクセス信号を遅延させず、前記記憶装置が前記第１温度より高く第２温度よりも低い場合、所定の遅延回路を介して前記アクセス信号を遅延させ、前記記憶装置が第２温度よりも高い場合、前記所定の遅延回路よりもさらに高い遅延度の遅延回路を介して前記アクセス信号を遅延させることを特徴とする請求項１または２に記載のアクセス制御装置。
4. 前記出力手段は、前記受信手段によって受信されたアクセス信号をフリップフロップで受信し、該フリップフロップからの出力または前記記憶装置からの出力を受信した場合に、前記ビジー信号を出力することを特徴とする請求項１〜３のいずれか一つに記載のアクセス制御装置。
5. 前記記憶装置はハードディスクドライブであり、前記コントロール装置はＩＤＥコントローラであることを特徴とする請求項１〜４のいずれか一つに記載のアクセス制御装置。
6. 記憶装置の温度を示す温度情報を取得する取得工程と、
   前記取得工程によって取得された温度情報が示す温度が所定の温度を超えている場合に、該温度にしたがった遅延度で前記記憶装置へのアクセス信号を遅延させる遅延工程と、
   前記遅延工程によって遅延させている間、ビジー信号を出力する出力工程と、
   を含むことを特徴とするアクセス制御方法。
   
   
   

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