JP2006271762A

JP2006271762A - Game machine

Info

Publication number: JP2006271762A
Application number: JP2005096972A
Authority: JP
Inventors: Takaaki Ichihara; 高明市原; Wataru Horii; 渉堀井; Takenori Takahashi; 武則高橋
Original assignee: Daiman Co Ltd
Current assignee: Daiman Co Ltd
Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2006-10-12
Anticipated expiration: 2025-03-30
Also published as: JP5044734B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a game machine which enables individual control circuits to accurately judge the input of each power failure advance notice signal while using an input method by poling. <P>SOLUTION: A power failure detection circuit 100 outputs the power failure advance notice signal when a voltage value of a DC power source converted with a power source circuit 11 drops below a power failure detection voltage value. The put-out control circuit 21 and the main control circuit 31 judge each power failure advance notice signal actually inputted by the poling within a regular time interruption period. At this point, the power failure detection circuit 100 outputs a power failure detection signal during a set period longer than the maximum lengths of the respective regular interruption periods of the put-out control circuit 21 and the main control circuit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、遊技機に関し、特に、停電発生時に停電処理を行う遊技機に関する。 The present invention relates to a gaming machine, and more particularly to a gaming machine that performs a power failure process when a power failure occurs.

パチンコ機には、遊技状態に応じた制御を行う制御回路及び遊技時に変化する遊技情報を記憶する記憶回路が配設されている制御基板が複数設けられている。例えば、パチンコ機全体の制御を行う主制御回路と遊技情報（抽選結果、各制御回路に送信したコマンド信号、大当たり発生状態等）を記憶するＲＡＭが配設された主制御基板、払出装置からの遊技球の払い出しを制御する払出制御回路と払出情報（主制御回路から入力された払出コマンド信号、払出装置から払い出した遊技球の数等）を記憶するＲＡＭが配設されている払出制御基板が設けられている。
また、各制御基板に電源を供給する電源回路が配設されている電源基板が設けられている。電源回路は、例えば、ＡＣ２４Ｖの交流電源を、ＤＣ３４Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ等の複数の直流電源に変換する。電源回路で変換された直流電源は、電源配線を介して各制御基板に供給される。なお、ＤＣ５Ｖの直流電源は、制御回路やＲＡＭの制御用電源として用いられる。 A pachinko machine is provided with a plurality of control boards on which a control circuit that performs control according to a gaming state and a storage circuit that stores gaming information that changes during gaming are provided. For example, a main control circuit that controls the entire pachinko machine and a main control board provided with a RAM for storing game information (lottery result, command signal transmitted to each control circuit, jackpot occurrence state, etc.), a payout device A payout control circuit for controlling payout of game balls and a payout control board on which a RAM for storing payout information (a payout command signal input from the main control circuit, the number of game balls paid out from the payout device, etc.) is provided. Is provided.
Further, a power supply board is provided on which a power supply circuit for supplying power to each control board is provided. The power supply circuit converts, for example, AC 24V AC power into a plurality of DC power sources such as DC 34V, DC 12V, and DC 5V. The DC power converted by the power supply circuit is supplied to each control board via power supply wiring. The DC 5V DC power supply is used as a control power supply for the control circuit and RAM.

また、営業時間中に停電が発生し、ＲＡＭに記憶されている遊技情報が消去されると、電源復帰後に、停電前の遊技状態から遊技を開始することができない。そこで、パチンコ機には、通常、停電が発生したことを検出する停電検出回路と、停電時にＲＡＭに電源を供給するバックアップ電源が設けられている。
停電検出回路は、電源回路から供給される直流電源の電圧、例えば、ＤＣ１２Ｖの直流電源の電圧値が停電検出電圧値以下に低下すると停電予告信号を出力する。
主制御回路や払出制御回路は、停電予告信号が入力されると、停電処理を実行する。停電処理では、例えば、ＲＡＭに記憶されているデータのサム値を算出し、算出したサム値をＲＡＭの退避領域に記憶させる。なお、停電検出電圧値としては、停電予告信号が出力されてからＤＣ５Ｖの直流電源の電圧値が制御回路の動作電圧値以下に低下するまでの間に、主制御回路や払出制御回路が停電処理を実行する時間を確保することができる値に設定される。
そして、電源が復帰して、ＤＣ５Ｖの直流電源の電圧値が制御回路の動作電圧値に達すると、主制御回路や払出制御回路は、電源復帰処理を実行する。電源復帰処理では、例えば、ＲＡＭに記憶されているデータのサム値を算出するとともに、算出したサム値と停電処理時にＲＡＭの退避領域に記憶させたサム値を比較し、一致している場合にはそのまま遊技を継続し、一致していない場合にはＲＡＭをクリアし、初期値の状態から遊技を開始する。
従来、主制御回路や払出制御回路は、停電検出回路から出力される停電予告信号を強制割込端子（ＮＭＩ割込端子）に入力している。すなわち、主制御回路や払出制御回路は、停電予告信号が入力されると、強制的に停電処理を開始するように構成されている。（特許文献１参照）
特開２００１−２０４９４７号公報 In addition, if a power failure occurs during business hours and the game information stored in the RAM is erased, the game cannot be started from the gaming state before the power failure after the power is restored. Therefore, a pachinko machine is usually provided with a power failure detection circuit that detects that a power failure has occurred and a backup power source that supplies power to the RAM in the event of a power failure.
The power failure detection circuit outputs a power failure warning signal when the voltage of the DC power supply supplied from the power supply circuit, for example, the voltage value of the DC power supply of 12 V DC falls below the power failure detection voltage value.
The main control circuit and the payout control circuit execute power outage processing when a power outage notice signal is input. In the power failure process, for example, a sum value of data stored in the RAM is calculated, and the calculated sum value is stored in a save area of the RAM. As the power failure detection voltage value, the main control circuit and the payout control circuit perform power failure processing after the power failure warning signal is output and before the voltage value of the DC 5V DC power supply drops below the operating voltage value of the control circuit. Is set to a value that can secure the time for executing.
When the power supply is restored and the voltage value of the DC 5V DC power supply reaches the operating voltage value of the control circuit, the main control circuit and the payout control circuit execute a power supply restoration process. In the power recovery processing, for example, the sum value of the data stored in the RAM is calculated, and the calculated sum value is compared with the sum value stored in the save area of the RAM at the time of power failure processing. Continues the game. If they do not match, the RAM is cleared and the game starts from the initial value state.
Conventionally, a main control circuit and a payout control circuit input a power failure warning signal output from a power failure detection circuit to a forced interrupt terminal (NMI interrupt terminal). That is, the main control circuit and the payout control circuit are configured to forcibly start the power outage process when a power outage notice signal is input. (See Patent Document 1)
JP 2001-204947 A

停電予告信号をＮＭＩ割込信号として各制御回路に入力する方法を用いる場合、停電予告信号の入力タイミングが不定であるため、各制御回路の処理が複雑となる。
そこで、各制御回路の処理を容易にするために、ポーリングによって停電予告信号を検出する方法を用いることが考えられる。
しかしながら、制御回路として定時割込処理方式の制御回路を用いている場合には、ポーリングによって停電予告信号を検出する方法を用いると、停電予告信号を検出することができない制御回路が存在する虞がある。
定時割込処理方式の制御回路では、図５に示すように、所定の割込周期で割込信号が発生する毎に割込処理を実行し、割込処理が終了した時点から次のタイマ割込信号が発生するまでの期間にメイン処理を実行する。そして、停電予告信号をポーリングによって検出する場合には、メイン処理において停電予告信号のポーリングが実行される。なお、割込処理が、割込信号の発生周期（定時割込期間）内で終了するように設定されているが、定時割込期間内での処理時間は、その都度の割込処理の内容に応じて変化する。
また、一般的に、割込信号の発生周期（定時割込期間）は各制御回路で異なっている。例えば、図５に示すように、払出制御回路の定時割込期間は１ｍｓ、主制御回路の定時割込期間は４ｍｓに設定されている。
このため、図５に示すように、電源断が発生し、時点ｐ１で停電検出回路から時間幅Ｐ１の停電予告信号が出力された場合、払出制御回路は、次のメイン処理（時点Ｍ２での割込信号による割込処理が終了した時点ｍ２と割込信号が発生する時点Ｍ３との間のメイン処理）内で停電予告信号を検出することができるが、主制御回路は、次のメイン処理（時点ｎ１から割込信号が発生する時点Ｎ２との間のメイン処理）で停電予告信号を検出することができない。
停電予告信号を検出することができないと、停電処理を実行することができない。
本発明は、このような点に鑑みて創案されたものであり、停電予告信号をポーリングによって検出する方法を用いながら、各制御回路が停電予告信号を確実に検出することができる遊技機を提供することを目的とする。 When using the method of inputting the power failure notice signal as an NMI interrupt signal to each control circuit, the input timing of the power failure notice signal is indefinite, and the processing of each control circuit becomes complicated.
Thus, in order to facilitate the processing of each control circuit, it is conceivable to use a method for detecting a power failure warning signal by polling.
However, when a control circuit of a scheduled interrupt processing method is used as the control circuit, there is a possibility that there may be a control circuit that cannot detect the power failure warning signal if a method of detecting the power failure warning signal by polling is used. is there.
As shown in FIG. 5, in the control circuit of the periodic interrupt processing method, the interrupt process is executed every time an interrupt signal is generated at a predetermined interrupt cycle, and the next timer interrupt is started from the point when the interrupt process is completed. The main process is executed during the period until the error signal is generated. When the power failure notice signal is detected by polling, the power failure notice signal is polled in the main process. The interrupt process is set to end within the interrupt signal generation period (periodic interrupt period), but the processing time within the scheduled interrupt period is the content of the interrupt process each time. It changes according to.
In general, the generation period (periodic interruption period) of the interrupt signal differs in each control circuit. For example, as shown in FIG. 5, the fixed interruption period of the payout control circuit is set to 1 ms, and the fixed interruption period of the main control circuit is set to 4 ms.
For this reason, as shown in FIG. 5, when a power failure occurs and a power failure warning signal with a time width P1 is output from the power failure detection circuit at time point p1, the payout control circuit performs the next main processing (at time M2). The main power circuit can detect the power failure warning signal in the main process between the time point m2 when the interrupt process using the interrupt signal ends and the time point M3 when the interrupt signal is generated. The power failure warning signal cannot be detected in (main processing from time n1 to time N2 when the interrupt signal is generated).
If the power failure warning signal cannot be detected, the power failure process cannot be executed.
The present invention was devised in view of these points, and provides a gaming machine in which each control circuit can reliably detect a power failure warning signal while using a method of detecting a power failure warning signal by polling. The purpose is to do.

前記課題を解決するための本発明の第１発明は、請求項１に記載されたとおりの遊技機である。
本発明は、電源回路が配設されている電源基板と、電源回路から電源が供給される制御回路が配設されている複数の制御基板と、電源の状態に基づいて停電予告信号を出力する停電検出回路を備えている。
各制御回路は、停電検出回路から停電予告信号が出力されると停電処理を実行するように構成されている。本発明では、各制御回路は、停電検出回路から停電予告信号が出力されたことを、それぞれの定時割込期間内においてポーリングによって判別する。
また、各制御回路の定時割込期間が異なっているため、本発明では、停電検出回路は、各制御回路の定時割込期間のうち最長の定時割込期間より長い設定期間、停電予告信号を出力するように構成されている。
「各制御回路の定時割込期間」は、各制御回路に対応して設定されている割込信号の発生周期（割込タイミングの間隔）を意味する。
停電検出回路としては、電源回路に入力される交流電源や電源回路で変換された直流電源の状態に基づいて停電を検出する種々の停電検出回路を用いることができる。例えば、交流電源の電圧値あるいは直流電源の電圧値が停電検出電圧値に低下したことにより停電予告信号を出力する停電検出回路を用いることができる。停電検出電圧値としては、制御回路用の制御電源の電圧値が、停電予告信号が出力された後に各制御回路が停電処理を実行可能な時間の間、動作電圧値以下に低下しない電圧値が設定される。
「最長の定時割込期間より長い設定期間」としては、最長の定時割込期間と等しい設定期間を設定することもできる。
停電検出回路からの停電予告信号は、典型的には、主制御回路と払出制御回路に入力されるが、他の制御回路にも入力されるように構成することもできる。 A first aspect of the present invention for solving the above problem is a gaming machine as set forth in claim 1.
The present invention outputs a power failure notice signal based on a power supply board on which a power supply circuit is provided, a plurality of control boards on which a control circuit to which power is supplied from the power supply circuit is provided, and the state of the power supply A power failure detection circuit is provided.
Each control circuit is configured to execute power failure processing when a power failure notification signal is output from the power failure detection circuit. In the present invention, each control circuit determines that a power failure warning signal has been output from the power failure detection circuit by polling within each scheduled interruption period.
In addition, since the scheduled interrupt period of each control circuit is different, in the present invention, the power failure detection circuit outputs a power failure warning signal for a set period longer than the longest scheduled interrupt period among the scheduled interrupt periods of each control circuit. It is configured to output.
The “periodic interrupt period of each control circuit” means an interrupt signal generation period (interval of interrupt timing) set corresponding to each control circuit.
As the power failure detection circuit, various power failure detection circuits that detect a power failure based on the state of the AC power source input to the power source circuit or the DC power source converted by the power source circuit can be used. For example, a power failure detection circuit that outputs a power failure warning signal when the voltage value of the AC power source or the voltage value of the DC power source is reduced to the power failure detection voltage value can be used. As the power failure detection voltage value, the voltage value of the control power supply for the control circuit is a voltage value that does not drop below the operating voltage value during the time when each control circuit can execute the power failure processing after the power failure warning signal is output. Is set.
As the “set period longer than the longest scheduled interrupt period”, a set period equal to the longest scheduled interrupt period can be set.
The power failure notice signal from the power failure detection circuit is typically input to the main control circuit and the payout control circuit, but can also be configured to be input to other control circuits.

請求項１に記載の遊技機を用いれば、停電検出回路から停電予告信号が出力されたことを、各制御回路のポーリングによって判別しているため、停電予告信号はポーリングを行う時点で各制御回路に入力される。これにより、停電予告信号の入力時点を判別することができ、各制御回路の処理が容易となる。
また、停電予告信号を、各制御回路の定時割込期間のうち最長の定時割込期間より長い設定時間出力するように構成しているため、各制御回路は、停電予告信号が出力されたことを確実に判別することができ、停電処理を確実に行うことができる。 If the gaming machine according to claim 1 is used, it is determined by the polling of each control circuit that the power failure notification signal is output from the power failure detection circuit. Is input. Thereby, the input time point of the power failure warning signal can be determined, and the processing of each control circuit becomes easy.
In addition, because the power failure warning signal is configured to be output for a set time longer than the longest scheduled interruption period of each control circuit, each control circuit has received a power failure warning signal. Can be reliably determined, and power failure processing can be performed reliably.

以下に、本発明の実施の形態を図面を参照して説明する。
本発明の一実施の形態の概略構成図を図１に示す。本実施の形態は、本発明をパチンコ機として構成したものである。
本実施の形態のパチンコ機は、電源基板１０、払出制御基板２０、主制御基板３０、副制御基板４０、表示制御基板７０等を備えている。 Embodiments of the present invention will be described below with reference to the drawings.
A schematic configuration diagram of one embodiment of the present invention is shown in FIG. In the present embodiment, the present invention is configured as a pachinko machine.
The pachinko machine according to the present embodiment includes a power supply board 10, a payout control board 20, a main control board 30, a sub control board 40, a display control board 70, and the like.

電源基板１０には、電源回路１１、停電検出回路１００等が配設されている。
電源回路１１は、例えば、分電基板から入力される２４Ｖの交流電源（２４Ｖ交流電源）を、各電気負荷を作動させるための電源、例えば、３４Ｖ、１２Ｖ、５Ｖの直流電源（３４Ｖ直流電源、１２Ｖ直流電源、５Ｖ直流電源）に変換して出力する。電源回路１１で変換された３４Ｖ直流電源、１２Ｖ直流電源、５Ｖ直流電源は、図１に示すように、電源配線Ｌ１１、Ｌ１２、Ｌ１３を介して払出制御基板２０に、次に、電源配線Ｌ２１、Ｌ２２、Ｌ２３を介して主制御基板３０に、次に、電源配線Ｌ３１、Ｌ３２、Ｌ３３を介して副制御基板４０に、次に、電源線Ｌ４２、Ｌ４３を介して表示制御基板７０に順に供給される。
ここで、電源回路１１は、停電等によって２４Ｖ交流電源の電圧値が急激に低下した場合でも、３４Ｖ直流電源、１２Ｖ直流電源や５Ｖ直流電源の電圧値が徐々に低下するように構成されている。
停電検出回路１００は、電源回路１１で変換された直流電源のうち１２Ｖ直流電源の電圧値が停電検出電圧値以下である場合に停電予告信号を停電予告信号出力端子１０ａから出力する。
電源基板１０の停電予告信号出力端子１０ａは、払出制御基板２０の停電予告信号入力端子２０ａ及び主制御基板３０の停電予告信号入力端子３０ａに信号配線を介して接続されている。
電源基板１０が本発明の「電源基板」に対応し、電源回路１１が本発明の「電源回路」に対応する。 On the power supply board 10, a power supply circuit 11, a power failure detection circuit 100, and the like are disposed.
The power supply circuit 11 is, for example, a 24V AC power source (24V AC power source) input from a distribution board, a power source for operating each electric load, for example, a 34V, 12V, 5V DC power source (34V DC power source, 12V DC power supply, 5V DC power supply) and output. As shown in FIG. 1, the 34V DC power source, 12V DC power source, and 5V DC power source converted by the power source circuit 11 are supplied to the payout control board 20 via the power source wirings L11, L12, and L13, and then to the power source wiring L21, The power is supplied to the main control board 30 via L22 and L23, then to the sub control board 40 via power supply lines L31, L32 and L33, and then to the display control board 70 via power supply lines L42 and L43. The
Here, the power supply circuit 11 is configured so that the voltage values of the 34V DC power supply, the 12V DC power supply, and the 5V DC power supply gradually decrease even when the voltage value of the 24V AC power supply suddenly decreases due to a power failure or the like. .
The power failure detection circuit 100 outputs a power failure warning signal from the power failure warning signal output terminal 10a when the voltage value of the 12V DC power source among the DC power sources converted by the power circuit 11 is equal to or lower than the power failure detection voltage value.
The power failure notice signal output terminal 10a of the power supply board 10 is connected to the power failure notice signal input terminal 20a of the payout control board 20 and the power failure notice signal input terminal 30a of the main control board 30 via signal wiring.
The power supply board 10 corresponds to the “power supply board” of the present invention, and the power supply circuit 11 corresponds to the “power supply circuit” of the present invention.

払出制御基板２０には、払出制御回路２１、ＲＡＭ２２、バックアップコンデンサＣ２１等が配設されている。
払出制御基板２０では、ＤＣ５Ｖ直流電源が、払出制御回路２１に供給されているとともに、ダイオードＤ２１を介してＲＡＭ２２及びバックアップコンデンサＣ２１に供給されている。
払出制御回路２１は、主制御回路３１から出力される主コマンド信号（賞球コマンド信号）に基づいて賞球装置（図示省略）からの遊技媒体の払い出しを制御する。
また、払出制御回路２１は、停電予告信号が停電予告信号入力端子２０ａに入力されていることを定時割込期間内におけるポーリングによって判別する。そして、停電予告信号が停電予告信号入力端子２０ａに入力されていることを判別すると、停電処理を実行する。例えば、ＲＡＭ２２に記憶されているデータのサム値を算出し、ＲＡＭ２２の退避領域に記憶させる。
ＲＡＭ２２は、ＤＣ５Ｖ直流電源の電圧値がＲＡＭ２２の動作電圧値以下に低下すると、バックアップコンデンサＣ２１から動作用（記憶保持用）の電源が供給される。
また、停電復帰時等にＤＣ５Ｖ直流電源の電圧値が払出制御回路２１の作動電圧値に達すると、払出制御回路２１は、電源復帰処理を実行する。例えば、ＲＡＭ２２に記憶されているデータのサム値を算出し、算出したサム値とＲＡＭ２２の退避領域に記憶されているサム値が一致しているか否かを判断する。一致している場合には、そのまま処理を続行し、一致していない場合にはＲＡＭ２２に記憶されているデータをクリアするＲＡＭクリア処理を実行する。 The payout control board 20 is provided with a payout control circuit 21, a RAM 22, a backup capacitor C21, and the like.
In the payout control board 20, a DC5V DC power supply is supplied to the payout control circuit 21 and also supplied to the RAM 22 and the backup capacitor C21 via the diode D21.
The payout control circuit 21 controls the payout of game media from the prize ball device (not shown) based on the main command signal (prize ball command signal) output from the main control circuit 31.
Also, the payout control circuit 21 determines that a power failure notification signal is input to the power failure notification signal input terminal 20a by polling within a scheduled interruption period. When it is determined that the power failure warning signal is input to the power failure warning signal input terminal 20a, the power failure process is executed. For example, the sum value of the data stored in the RAM 22 is calculated and stored in the save area of the RAM 22.
When the voltage value of the DC5V DC power supply drops below the operating voltage value of the RAM 22, the RAM 22 is supplied with power for operation (memory retention) from the backup capacitor C21.
Further, when the voltage value of the DC5V DC power source reaches the operating voltage value of the payout control circuit 21 at the time of power failure recovery or the like, the payout control circuit 21 executes power supply return processing. For example, the sum value of the data stored in the RAM 22 is calculated, and it is determined whether or not the calculated sum value matches the sum value stored in the save area of the RAM 22. If they match, the process is continued as it is. If they do not match, a RAM clear process for clearing data stored in the RAM 22 is executed.

主制御基板３０には、主制御回路３１、ＲＡＭ３２、バックアップコンデンサＣ３１等が配設されている。
主制御基板３０では、ＤＣ５Ｖ直流電源が、主制御回路３１に供給されているとともに、ダイオードＤ３１を介してＲＡＭ３２及びバックアップコンデンサＣ３１に供給されている。
主制御回路３１は、入力信号（遊技球が始動入賞口に入球したことを示す始動入賞検出信号、遊技球が入賞口に入球したことを示す入賞検出信号等）と記憶回路（図示省略）に記憶されている制御プログラムや各種の乱数発生プログラムに基づいて、主コマンド信号（賞球コマンド信号、抽選結果情報、抽選結果を表示する変動時間情報等）や制御信号（大入賞口を開閉する開閉部材を駆動する開閉部材制御信号）を出力する。
また、主制御回路３１は、停電予告信号が停電予告信号入力端子３０ａに入力されていることを定時割込周期内におけるポーリングによって判別する。そして、停電予告信号が停電予告信号入力端子３０ａに入力されていることを判別すると、停電処理を実行する。例えば、ＲＡＭ３２に記憶されているデータのサム値を算出し、ＲＡＭ３２の退避領域に記憶させる。
ＲＡＭ３２は、ＤＣ５Ｖ直流電源の電圧値がＲＡＭ３２の動作電圧値以下に低下すると、バックアップコンデンサＣ３１から動作用（記憶保持用）の電源が供給される。
また、停電復帰時等にＤＣ５Ｖ直流電源の電圧値が主制御回路３１の作動電圧値に達すると、主制御回路３１は、電源復帰処理を実行する。例えば、ＲＡＭ３２に記憶されているデータのサム値を算出し、算出したサム値とＲＡＭ３２の退避領域に記憶されているサム値が一致しているか否かを判別する。一致している場合には、そのまま処理を続行し、一致していない場合にはＲＡＭ３２に記憶されているデータをクリアするＲＡＭクリア処理を実行する。
なお、図１では、払出制御基板２０と主制御基板３０それぞれにバックアップコンデンサＣ２１とＣ３１を配設したが、電源基板１０に共通のバックアップコンデンサを配設することもできる。この場合には、電源基板１０に配設されているバックアップ電源から払出制御基板２０と主制御基板３０に配設されているＲＡＭ２２と３２にバックアップ電源を供給するためのバックアップ電源線を設ける。
本実施の形態では、払出制御基板２０と主制御基板３０が本発明の「制御基板」に対応し、払出制御回路２１と主制御回路３１が本発明の「制御回路」に対応する。 The main control board 30 is provided with a main control circuit 31, a RAM 32, a backup capacitor C31, and the like.
In the main control board 30, DC5V DC power is supplied to the main control circuit 31 and is also supplied to the RAM 32 and the backup capacitor C31 via the diode D31.
The main control circuit 31 includes an input signal (a start winning detection signal indicating that the game ball has entered the start winning opening, a win detection signal indicating that the game ball has entered the winning opening, etc.) and a storage circuit (not shown). ) Based on the control program and various random number generation programs stored in the main command signal (prize ball command signal, lottery result information, variable time information to display the lottery result, etc.) and control signal (open / close the big prize opening) Open / close member control signal for driving the open / close member to be output.
Further, the main control circuit 31 determines that a power failure warning signal is input to the power failure warning signal input terminal 30a by polling within a regular interruption period. When it is determined that the power failure notice signal is input to the power failure notice signal input terminal 30a, the power failure process is executed. For example, the sum value of the data stored in the RAM 32 is calculated and stored in the save area of the RAM 32.
When the voltage value of the DC5V DC power supply drops below the operating voltage value of the RAM 32, the RAM 32 is supplied with power for operation (memory retention) from the backup capacitor C31.
Further, when the voltage value of the DC5V DC power supply reaches the operating voltage value of the main control circuit 31 at the time of power failure recovery or the like, the main control circuit 31 executes power supply recovery processing. For example, the sum value of the data stored in the RAM 32 is calculated, and it is determined whether or not the calculated sum value matches the sum value stored in the save area of the RAM 32. If they match, the process is continued as it is. If they do not match, a RAM clear process for clearing data stored in the RAM 32 is executed.
In FIG. 1, backup capacitors C21 and C31 are provided on the payout control board 20 and the main control board 30, respectively. However, a common backup capacitor may be provided on the power supply board 10. In this case, a backup power supply line for supplying backup power from the backup power supply provided on the power supply board 10 to the RAMs 22 and 32 provided on the payout control board 20 and the main control board 30 is provided.
In the present embodiment, the payout control board 20 and the main control board 30 correspond to the “control board” of the present invention, and the payout control circuit 21 and the main control circuit 31 correspond to the “control circuit” of the present invention.

副制御基板４０には、副制御回路４１、ＲＡＭ４２、スピーカ駆動回路５１、ランプ駆動回路６１等が配設されている。
スピーカ駆動回路５１は、アンプや音源ＩＣ等により構成されている。
副制御回路４１は、主制御回路３１から出力される主コマンド信号（抽選結果情報や変動時間情報等）と記憶回路（図示省略）に記憶されている制御プログラムや各種の乱数発生プログラムに基づいて、副コマンド信号（図柄情報や変動パターン情報等）を表示制御回路７１に出力する。また、変動パターンに応じた音による演出を行うための音制御信号をスピーカ駆動回路５１に出力するとともに、変動パターンに応じた光による演出を行うための光制御信号をランプ制御回路６１に出力する。
スピーカ駆動回路５１は、入力された音制御信号に基づいて、音駆動信号をスピーカ５２に出力する。また、ランプ駆動回路６１は、入力された光制御信号に基づいて、光駆動信号をランプ６２に出力する。 The sub control board 40 is provided with a sub control circuit 41, a RAM 42, a speaker driving circuit 51, a lamp driving circuit 61, and the like.
The speaker drive circuit 51 is configured by an amplifier, a sound source IC, and the like.
The sub-control circuit 41 is based on a main command signal (lottery result information, variation time information, etc.) output from the main control circuit 31, a control program stored in a storage circuit (not shown), and various random number generation programs. The sub-command signal (design information, variation pattern information, etc.) is output to the display control circuit 71. In addition, a sound control signal for effecting with sound according to the variation pattern is output to the speaker drive circuit 51, and a light control signal for performing effect with light according to the variation pattern is output to the lamp control circuit 61. .
The speaker drive circuit 51 outputs a sound drive signal to the speaker 52 based on the input sound control signal. The lamp driving circuit 61 outputs a light driving signal to the lamp 62 based on the input light control signal.

表示制御基板７０には、表示制御回路７１、ＲＡＭ７２、液晶表示装置駆動回路８１等が配設されている。
表示制御回路７１は、入力された副コマンド信号（図柄情報や変動パターン情報等）に基づいて、表示制御信号を液晶表示装置駆動回路８１に出力する。液晶表示装置駆動回路８１は、ＶＤＰ等により構成され、入力された表示制御信号に基づいて、所定の図柄を所定の変動パターンで表示する画像情報を液晶表示装置８２に出力する。 The display control board 70 is provided with a display control circuit 71, a RAM 72, a liquid crystal display device driving circuit 81, and the like.
The display control circuit 71 outputs a display control signal to the liquid crystal display device drive circuit 81 based on the input subcommand signal (design information, variation pattern information, etc.). The liquid crystal display device drive circuit 81 is configured by a VDP or the like, and outputs image information for displaying a predetermined pattern in a predetermined variation pattern to the liquid crystal display device 82 based on the input display control signal.

電源基板１０に配設されている停電検出回路１００は、電源回路１１で変換された１２Ｖ直流電源の電圧値が停電検出電圧値以下である場合に停電予告信号を停電予告信号出力端子１０ａから出力する。
ここで、払出制御回路２１や主制御回路３１は、停電予告信号が入力された後、停電処理を実行する。
このため、停電検出回路１００の停電検出電圧値として、停電予告信号を出力した後、５Ｖ直流電源の電圧値が、払出制御回路２１及び主制御回路３１が停電処理を実行する時間の間、払出制御回路２１及び主制御回路３１の動作電圧値（例えば、４．７５Ｖ）以下に低下しない電圧範囲の電圧値から設定される。 The power failure detection circuit 100 provided on the power supply board 10 outputs a power failure warning signal from the power failure warning signal output terminal 10a when the voltage value of the 12V DC power source converted by the power circuit 11 is equal to or lower than the power failure detection voltage value. To do.
Here, the payout control circuit 21 and the main control circuit 31 execute power failure processing after the power failure notice signal is input.
For this reason, after outputting the power failure warning signal as the power failure detection voltage value of the power failure detection circuit 100, the voltage value of the 5V DC power supply is paid out during the time when the payout control circuit 21 and the main control circuit 31 execute the power failure process. It is set from a voltage value in a voltage range that does not drop below the operating voltage value (for example, 4.75 V) of the control circuit 21 and the main control circuit 31.

また、本実施の形態では、払出制御回路２１、主制御回路３１は、停電予告信号入力端子２０ａ、３０ａに停電予告信号が入力されていることを定時割込期間内におけるポーリングによって判別している。
本実施の形態で用いている、定時割込期間内におけるポーリングによって停電予告信号が入力されていることを判別する処理を図５のタイミングチャート図により説明する。
例えば、主制御回路３１は、所定周期（４ｍｓ）の割込信号が発生する毎（割込タイミング毎）に、割込処理（「タイマ割込処理」という）を実行する。そして、割込処理の実行が終了すると、次の割込信号が発生するまで（次の割込タイミングとなるまで）メイン処理を実行する。割込処理では、入力信号の取得、タイマ減算処理、大当たり判定用乱数の更新処理、賞球制御処理、大入賞口制御処理、抽選結果出力制御処理等を実行する。メイン処理では、ポーリングによる停電予告信号の入力判別処理、大当たり判定用乱数以外の乱数（例えば、抽選結果表示時間用の乱数）の更新処理を実行する。
同様に、払出制御回路２１は、所定周期（１ｍｓ）毎の割込信号が発生する毎に割込処理を実行し、割込処理を実行した後、次に割込信号が発生するまでメイン処理を実行する。停電予告信号の入力判別処理は、メイン処理内でポーリングによって実行される。
本明細書では、所定周期（払出制御回路２１では１ｍｓ、主制御回路では４ｍｓ）毎に発生する割込信号によって実行される割込処理を「定時割込処理」と呼び、割込信号の発生間隔（払出制御回路２１では１ｍｓ、主制御回路３１２では４ｍｓ）を「定時割込期間」と呼ぶ。
また、「定時割込期間内におけるポーリングによって停電予告信号の入力判別処理を実行する」という記載は、「停電割込期間内に（図５に示す例では、定時割込期間内のメイン処理において）、停電予告信号の入力判別処理をポーリングによって実行する」ことを意味するものとして用いている。
なお、割込処理の実行時間は割込処理の内容に応じて変化するため、定時割込期間内における割込処理終了時点（図５のｍ１〜ｍ８、ｎ１、ｎ２）は随時変動する。このため、定時割込期間内における停電予告信号の入力判別処理が実行される時点も随時変動する。 Further, in the present embodiment, the payout control circuit 21 and the main control circuit 31 determine that a power failure warning signal is input to the power failure warning signal input terminals 20a and 30a by polling within a scheduled interruption period. .
The process used to determine that the power failure warning signal is input by polling within the scheduled interruption period used in the present embodiment will be described with reference to the timing chart of FIG.
For example, the main control circuit 31 executes an interrupt process (referred to as “timer interrupt process”) every time an interrupt signal having a predetermined period (4 ms) is generated (every interrupt timing). When the execution of the interrupt process ends, the main process is executed until the next interrupt signal is generated (until the next interrupt timing is reached). In the interrupt processing, input signal acquisition, timer subtraction processing, jackpot determination random number update processing, prize ball control processing, big prize opening control processing, lottery result output control processing, and the like are executed. In the main process, a power failure warning signal input determination process by polling and a random number other than the jackpot determination random number (for example, a random number for the lottery result display time) are updated.
Similarly, the payout control circuit 21 executes an interrupt process every time an interrupt signal is generated every predetermined period (1 ms), and after executing the interrupt process, the main process until the next interrupt signal is generated. Execute. The power failure warning signal input determination process is executed by polling in the main process.
In this specification, an interrupt process executed by an interrupt signal generated every predetermined period (1 ms in the payout control circuit 21 and 4 ms in the main control circuit) is called a “scheduled interrupt process” and generates an interrupt signal. The interval (1 ms in the payout control circuit 21 and 4 ms in the main control circuit 312) is referred to as a “scheduled interrupt period”.
In addition, the statement “execution determination processing of a power failure warning signal by polling within a scheduled interruption period” means “within a power failure interruption period (in the example shown in FIG. 5, in the main process within a scheduled interruption period”). ), The power failure warning signal input determination process is executed by polling ”.
Since the execution time of the interrupt process changes according to the contents of the interrupt process, the interrupt process end time (m1 to m8, n1, n2 in FIG. 5) varies as needed. For this reason, the point in time at which the input judgment process of the power failure warning signal is executed within the scheduled interruption period also varies as needed.

このように、割込信号の発生間隔（定時割込期間）が払出制御回路２１と主制御回路３１で異なっている場合、停電予告信号の出力期間が短いと、停電予告信号が入力されたことを払出制御回路及び主制御回路が判別することができない虞がある。例えば、図５に示すように、時点ｐ１で、出力期間がＰ１の停電予告信号が出力された場合、払出制御回路２１は停電予告信号が入力されたことを判別することができるが、主制御回路３１は停電予告信号が入力されたことを判別することができない。この場合、主制御回路３１は、停電処理を実行するできないため、電源復帰時に停電前の遊技状態から遊技を継続することができなくなる。 As described above, when the interruption signal generation interval (periodic interruption period) is different between the payout control circuit 21 and the main control circuit 31, the power failure warning signal is input when the power failure warning signal output period is short. May not be determined by the payout control circuit and the main control circuit. For example, as shown in FIG. 5, when a power failure warning signal whose output period is P1 is output at time point p1, the payout control circuit 21 can determine that the power failure warning signal has been input. The circuit 31 cannot determine that the power failure warning signal has been input. In this case, since the main control circuit 31 cannot execute the power failure process, the game cannot be continued from the game state before the power failure when the power is restored.

そこで、本実施の形態では、停電検出回路１００から出力される停電予告信号の出力期間を、停電処理を実行する払出制御回路２１と主制御回路３１の定時割込期間（割込信号の発生周期）のうち最長の定時割込期間より長い設定期間に設定している。
本実施の形態では、停電検出回路１００から、定時割込期間が長い方の主制御回路３１の定時割込期間４ｍｓより長い設定期間、停電予告信号を停電予告信号出力端子１０ａから停電予告信号入力端子２０ａ及び３０ａに出力するように構成されている。
本実施の形態における、払出制御回路２１及び主制御回路３１２の動作と停電予告信号の関係の１例を図５に示す。
図５では、電源が断となり、時点ｐ２で、停電検出回路１００から、出力期間がＰ２（＞主制御回路３１の定時割込期間４ｍｓ）が出力されている。
この場合、払出制御回路２１は、時点ｐ２以降のメイン処理（図５では、割込処理が終了した時点ｍ５と次の割込信号の発生時点（次の割込タイミング）Ｍ６の間に実行されるメイン処理）の実行時に、ポーリングによって、停電予告信号が入力されたことを判別する。一方、主制御回路３１は、時点ｐ２以降のメイン処理（図５では、割込処理が終了した時点ｎ２と次の割込信号の発生時点（次に割込タイミング）Ｎ３との間に実行されるメイン処理）の実行時に、ポーリングによって、停電予告信号が入力されたことを判別する。 Therefore, in the present embodiment, the output period of the power failure warning signal output from the power failure detection circuit 100 is defined as the fixed interruption period (interrupt signal generation cycle) of the payout control circuit 21 and the main control circuit 31 that execute the power failure process. ) Is set longer than the longest scheduled interruption period.
In the present embodiment, the power failure warning signal is input from the power failure warning signal output terminal 10a from the power failure detection circuit 100 for a set period longer than the fixed interruption time 4ms of the main control circuit 31 having the longer scheduled interruption time. It is comprised so that it may output to the terminals 20a and 30a.
FIG. 5 shows an example of the relationship between the operations of the payout control circuit 21 and the main control circuit 312 and the power failure notice signal in the present embodiment.
In FIG. 5, the power supply is cut off, and at the time point p2, the power failure detection circuit 100 outputs the output period P2 (> the main interrupt period of the main control circuit 31 is 4 ms).
In this case, the payout control circuit 21 is executed between the main process after the time point p2 (in FIG. 5, the time point m5 when the interrupt process is completed and the next interrupt signal generation time point (next interrupt timing) M6. When the main process is executed, it is determined by polling that a power failure warning signal has been input. On the other hand, the main control circuit 31 is executed between the main process after the time point p2 (in FIG. 5, the time point n2 when the interrupt process is completed and the next interrupt signal generation time point (next interrupt timing) N3. When the main process is executed, it is determined by polling that a power failure warning signal has been input.

以上のように、本実施の形態では、払出制御回路２１及び主制御回路３１は、停電予告信号が入力されたことを定時割込期間内におけるポーリングによって判別している（停電予告信号の入力判別をポーリングによって行っている）。
これにより、停電予告信号の入力タイミングを判別することができるため、払出制御回路２１及び主制御回路３１の処理が容易となる。
また、停電検出回路１００から出力する停電予告信号の出力期間を、払出制御回路２１と主制御回路３１の定時割込期間のうち最長の定時割込期間より長く設定している。
これにより、停電検出回路１００から停電予告信号が出力されたにも関わらず、払出制御回路２１や主制御回路３１（特に、定時割込期間が長い主制御回路３１）が、停電予告信号が入力されたことを判別することができず、停電処理を実行することができないという状態が発生するのを防止することができる。
なお、停電予告信号の出力期間は、停電予告信号が出力された後、払出制御回路２１及び主制御回路３１が、停電予告信号が入力されたことを判別して停電処理の実行を完了するまでの間、５Ｖ直流電源の電圧値が払出制御回路２１及び主制御回路３１の動作電圧値以下に低下しないように電源回路、払出制御回路２１及び主制御回路３１の定時割込期間、停電予告信号の出力期間が設定される。 As described above, in the present embodiment, the payout control circuit 21 and the main control circuit 31 determine that a power failure warning signal has been input by polling within a scheduled interruption period (input determination of a power failure warning signal). Is done by polling).
Thereby, since the input timing of the power failure notice signal can be determined, processing of the payout control circuit 21 and the main control circuit 31 is facilitated.
Further, the output period of the power failure warning signal output from the power failure detection circuit 100 is set longer than the longest scheduled interrupt period among the scheduled interrupt periods of the payout control circuit 21 and the main control circuit 31.
As a result, in spite of the output of the power failure notification signal from the power failure detection circuit 100, the payout control circuit 21 and the main control circuit 31 (particularly, the main control circuit 31 having a long scheduled interruption period) receive the power failure notification signal. It is possible to prevent the occurrence of a situation in which it is impossible to determine that the power failure has occurred and the power failure process cannot be performed.
The output period of the power failure warning signal is after the power failure warning signal is output until the payout control circuit 21 and the main control circuit 31 determine that the power failure warning signal has been input and complete the execution of the power failure process. During the operation, the power supply circuit, the payout control circuit 21 and the main control circuit 31 have a scheduled interruption period and a power failure warning signal so that the voltage value of the 5V DC power supply does not drop below the operating voltage value of the payout control circuit 21 and the main control circuit 31. Output period is set.

本実施の形態で用いる停電検出回路１００の１実施の形態を図２に示す。
図２に示す停電検出回路１００は、発振器１０１、ラッチ信号出力回路１０２、時間設定回路１０２ａ、ラッチ回路１０３、比較器１０４、１０５、抵抗Ｒ１０１〜Ｒ１０８、トランジスタＳ１０１〜Ｓ１０３、コンデンサＣ１０１〜Ｃ１０８等により構成されている。
発振器１０１は、セット端子とクロック端子を有している。そして、セット端子に「Ｈ」レベルの信号が入力されている時には、第１の周波数のクロック信号を出力する。一方、セット端子に「Ｌ」レベルの信号が入力されている時には、発振信号を出力しない。 One embodiment of the power failure detection circuit 100 used in this embodiment is shown in FIG.
The power failure detection circuit 100 shown in FIG. 2 includes an oscillator 101, a latch signal output circuit 102, a time setting circuit 102a, a latch circuit 103, comparators 104 and 105, resistors R101 to R108, transistors S101 to S103, capacitors C101 to C108, and the like. It is configured.
The oscillator 101 has a set terminal and a clock terminal. When a “H” level signal is input to the set terminal, a clock signal having the first frequency is output. On the other hand, when an “L” level signal is input to the set terminal, no oscillation signal is output.

ラッチ信号出力回路１０２は、時間設定信号入力端子、クロック端子、出力端子１及び出力端子２を有している。出力端子２には、出力端子１の信号を反転した信号が出力される。
クロック端子に発振器１０１から発振信号が入力されている時には、出力端子１に「Ｈ」レベルの信号、出力端子２に「Ｌ」レベルの信号を出力する。
一方、クロック端子に発振器１０１から発振信号が入力されなくなると、出力端子１に、予め定められている設定期間Ｔ２（＜第１の周波数）の間は「Ｈ」レベルの信号、設定期間が経過すると瞬間的に「Ｌ」レベルの信号を出力する。出力端子２には、設定期間の間は「Ｌ」レベルの信号を出力し、設定期間が経過すると瞬間的に「Ｈ」レベルの信号を出力する。
設定期間Ｔ２は、設定信号入力端子に接続されている時間設定回路１０２ａによって調整することができる。
本実施の形態では、設定期間Ｔ２として、払出制御回路２１及び主制御回路３１の定時割込期間のうち最長の定時割込期間（主制御回路３１の定時割込期間４ｍｓ）より充分に長い２０ｍｓが設定されている。
ラッチ信号出力回路１０２に設定されている設定期間Ｔ２が、本発明の「最長の定時割込期間より長い設定期間」に対応する。
なお、ラッチ信号出力回路１０２としては、具体的には、ミツミ社製のリセットＩＣ「ＭＭ１０７５」を用いることができる。これにより、外付け部品（時間設定回路１０２ａ）の調整によって、簡単に最長の定時割込期間に対応した設定期間Ｔ２を生成することができる。 The latch signal output circuit 102 has a time setting signal input terminal, a clock terminal, an output terminal 1 and an output terminal 2. A signal obtained by inverting the signal of the output terminal 1 is output to the output terminal 2.
When an oscillation signal is input from the oscillator 101 to the clock terminal, an “H” level signal is output to the output terminal 1 and an “L” level signal is output to the output terminal 2.
On the other hand, when the oscillation signal is no longer input from the oscillator 101 to the clock terminal, the “H” level signal and the setting period elapse at the output terminal 1 during the predetermined setting period T2 (<first frequency). Then, an “L” level signal is output instantaneously. The output terminal 2 outputs an “L” level signal during the set period, and instantaneously outputs an “H” level signal when the set period elapses.
The setting period T2 can be adjusted by the time setting circuit 102a connected to the setting signal input terminal.
In the present embodiment, the set period T2 is 20 ms, which is sufficiently longer than the longest scheduled interrupt period (the scheduled interrupt period 4 ms of the main control circuit 31) among the scheduled interrupt periods of the payout control circuit 21 and the main control circuit 31. Is set.
The setting period T2 set in the latch signal output circuit 102 corresponds to the “setting period longer than the longest fixed interruption period” of the present invention.
As the latch signal output circuit 102, specifically, a reset IC “MM1075” manufactured by Mitsumi Corporation can be used. Thereby, the setting period T2 corresponding to the longest fixed interruption period can be easily generated by adjusting the external component (time setting circuit 102a).

トランジスタＳ１０１は、ラッチ信号出力回路１０２の出力端子２に「Ｈ」レベルの信号が出力されている時にオン状態となる。
ラッチ回路１０３は、ラッチ端子と、入力端子及び出力端子を有している。そしてラッチ端子に「Ｈ」レベルの信号が入力されると入力端子の信号をラッチして保持する。そして、保持している信号（ラッチした信号）を出力端子から出力する。
比較器１０４は、１２Ｖ直流電源の電圧値に対応する検出値が非反転入力端子に入力され、停電検出電圧値に対応する基準値が反転入力端子に入力されている。そして、検出値が基準値（停電検出電圧値）以上の場合（通常状態）には、「Ｈ」レベルの信号を出力し、検出値が基準値未満に低下すると（停電状態）、「Ｌ」レベルの信号を出力する。比較器１０４の出力信号は、反転されてラッチ回路１０３の入力端子に入力されている。
比較器１０５は、ラッチ回路１０３の出力信号が反転入力端子に入力され、基準値が非反転入力端子に入力されている。そして、ラッチ回路１０３の出力端子の信号が「Ｈ」レベルの場合には「Ｌ」レベルの信号を出力し、ラッチ回路１０３の出力端子の信号が「Ｌ」レベルの場合には「Ｈ」レベルの信号を出力する。
ラッチ回路１０３の出力端子の信号は、トランジスタＳ１０２、Ｓ１０３を介して、停電予告信号として出力される。
なお、本実施の形態では、比較器１０４が本発明の「電源の電圧値と停電検出電圧値を比較する比較回路」に対応し、ラッチ回路１０３が本発明の「比較回路の比較結果を読み取って保持する保持回路」に対応し、トランジスタＳ１０２、Ｓ１０３や抵抗Ｒ１０４〜Ｒ１０８等によって本発明の「停電予告信号出力回路」が構成されている。 The transistor S101 is turned on when an “H” level signal is output to the output terminal 2 of the latch signal output circuit 102.
The latch circuit 103 has a latch terminal, an input terminal, and an output terminal. When an “H” level signal is input to the latch terminal, the signal at the input terminal is latched and held. The held signal (latched signal) is output from the output terminal.
In the comparator 104, a detection value corresponding to the voltage value of the 12V DC power supply is input to the non-inverting input terminal, and a reference value corresponding to the power failure detection voltage value is input to the inverting input terminal. When the detected value is equal to or higher than the reference value (power failure detection voltage value) (normal state), an “H” level signal is output, and when the detected value falls below the reference value (power failure state), “L”. A level signal is output. The output signal of the comparator 104 is inverted and input to the input terminal of the latch circuit 103.
In the comparator 105, the output signal of the latch circuit 103 is input to the inverting input terminal, and the reference value is input to the non-inverting input terminal. When the signal at the output terminal of the latch circuit 103 is “H” level, an “L” level signal is output. When the signal at the output terminal of the latch circuit 103 is “L” level, the signal is “H” level. The signal is output.
The signal at the output terminal of the latch circuit 103 is output as a power failure warning signal via the transistors S102 and S103.
In the present embodiment, the comparator 104 corresponds to the “comparison circuit that compares the voltage value of the power supply and the power failure detection voltage value” of the present invention, and the latch circuit 103 reads the “comparison result of the comparison circuit” of the present invention. In response to the “holding circuit for holding”, the “power failure warning signal output circuit” of the present invention is configured by the transistors S102 and S103, the resistors R104 to R108, and the like.

次に、図２に示した停電検出回路の各部の信号の変化状態を、図３に示すタイムチャート図により説明する。
なお、図３において、「＋１２Ｖ」は１２Ｖ直流電源の電圧値、「＋５Ｖ」は５Ｖ直流電源の電圧値、信号（ａ）は発振器１０１の入力端子に入力される信号、信号（ｂ）は発振器１０１からラッチ信号出力回路１０２のクロック端子に出力される信号、信号（ｃ）はラッチ信号出力回路１０２の出力端子１からラッチ回路１０３のラッチ端子に出力される信号、信号（ｄ）はラッチ信号出力回路１０２の出力端子２からトランジスタＳ１０１に出力される信号、信号（ｅ）は比較器１０４の出力信号、信号（ｅ’）はラッチ回路１０３の入力端子に入力される、信号（ｅ）を反転した信号、信号（ｆ）はラッチ回路１０３の出力端子の信号、信号（ｇ）は停電予告信号を示している。 Next, the change state of the signal of each part of the power failure detection circuit shown in FIG. 2 will be described with reference to the time chart shown in FIG.
In FIG. 3, “+ 12V” is the voltage value of the 12V DC power supply, “+ 5V” is the voltage value of the 5V DC power supply, signal (a) is the signal input to the input terminal of the oscillator 101, and signal (b) is the oscillator. 101 is a signal output to the clock terminal of the latch signal output circuit 102, signal (c) is a signal output from the output terminal 1 of the latch signal output circuit 102 to the latch terminal of the latch circuit 103, and signal (d) is a latch signal. The signal output from the output terminal 2 of the output circuit 102 to the transistor S101, the signal (e) is the output signal of the comparator 104, and the signal (e ′) is the signal (e) input to the input terminal of the latch circuit 103. The inverted signal, signal (f) is the signal at the output terminal of the latch circuit 103, and signal (g) is the power failure warning signal.

パチンコ店の開店時等の時点ｔ１で電源が投入されると、「＋１２Ｖ直流電源」及び「＋５Ｖ直流電源」の電圧値が上昇する。そして、「＋５Ｖ直流電源」の電圧値が各制御回路の動作電圧値に達すると、各制御回路が動作を開始する。この時、払出制御回路２１と主制御回路３１は電源復帰処理を実行する。例えば、ＲＡＭ２２、３２に記憶されているデータのサム値を算出し、算出したサム値とＲＡＭ２２、３２の退避領域に記憶されているサム値が一致すればそのまま処理を継続し、一致していない場合にはＲＡＭクリア処理を行う。なお、ラムクリアボタンが操作されている状態で電源が投入された場合には、払出制御回路２１と主制御回路３１は、ＲＡＭクリア処理を行う。
「＋５Ｖ直流電源」の電圧値が動作電圧値に達した状態では、信号（ａ）〜（ｃ）、（ｅ’）が「Ｌ」レベル、信号（ｄ）、（ｅ）、（ｆ）、（ｇ）が「Ｈ」レベルの状態となる。
なお、この時、信号（ｄ）が「Ｈ」レベルであり、トランジスタＳ１０１がオンし、発振器１０１のセット端子に「Ｌ」レベルの信号が入力されている。
これにより、ラッチ信号出力回路１０２のクロック端子に発振信号が入力されていないため、予め設定されている設定期間Ｔ２が経過した時点ｔ２でラッチ信号出力回路１０２の出力端子１の信号（ｃ）が「Ｈ」レベル、出力端子２の信号（ｄ）が「Ｌ」レベルとなる。信号（ｄ）が「Ｌ」レベルになると、トランジスタＳ１０１がオフとなる。
また、信号（ｃ）が「Ｈ」レベルとなることにより、ラッチ回路１０３は、入力端子に入力されている信号（ｅ’）を読み取って保持する。この時、信号（ｅ’）が「Ｌ」レベルであるため、ラッチ回路１０３は、入力端子に入力されている信号（ｅ’）の「Ｌ」レベルを読み取り、出力端子から「Ｌ」レベルの信号を（ｆ）を出力する。
信号（ｆ）が「Ｌ」レベルになると、信号（ｇ）も［Ｌ］レベルとなる。すなわち、停電予告信号の出力が停止する。 When the power is turned on at time t1 such as when the pachinko parlor is opened, the voltage values of “+ 12V DC power supply” and “+ 5V DC power supply” increase. Then, when the voltage value of “+ 5V DC power supply” reaches the operating voltage value of each control circuit, each control circuit starts operating. At this time, the payout control circuit 21 and the main control circuit 31 execute a power recovery process. For example, the sum value of the data stored in the RAMs 22 and 32 is calculated, and if the calculated sum value and the sum value stored in the save area of the RAMs 22 and 32 match, the processing is continued and does not match. In this case, a RAM clear process is performed. When the power is turned on while the ram clear button is operated, the payout control circuit 21 and the main control circuit 31 perform a RAM clear process.
In a state where the voltage value of “+ 5V DC power supply” has reached the operating voltage value, the signals (a) to (c), (e ′) are at the “L” level, and the signals (d), (e), (f), (G) is in the “H” level state.
At this time, the signal (d) is at the “H” level, the transistor S101 is turned on, and the “L” level signal is input to the set terminal of the oscillator 101.
Thereby, since the oscillation signal is not inputted to the clock terminal of the latch signal output circuit 102, the signal (c) of the output terminal 1 of the latch signal output circuit 102 is changed at the time t2 when the preset setting period T2 has elapsed. The “H” level and the signal (d) at the output terminal 2 become the “L” level. When the signal (d) becomes “L” level, the transistor S101 is turned off.
Further, when the signal (c) becomes “H” level, the latch circuit 103 reads and holds the signal (e ′) input to the input terminal. At this time, since the signal (e ′) is at the “L” level, the latch circuit 103 reads the “L” level of the signal (e ′) input to the input terminal and the “L” level from the output terminal. Output signal (f).
When the signal (f) becomes “L” level, the signal (g) also becomes [L] level. That is, the output of the power failure warning signal is stopped.

なお、電源立ち上げ時に時点ｔ１〜ｔ２の期間出力される停電予告信号Ｋｓは本来の停電予告信号ではないため、払出制御回路２１や主制御回路３１は、この停電予告信号Ｋｓによって停電処理を実行しないように構成されている。
例えば、払出制御回路２１や主制御回路３１が、電源立ち上がりから一定期間は停電予告信号による停電処理を行わないように構成する。
一方、信号（ｆ）が「Ｌ」レベルになると、比較器１０５の出力信号（ａ）が「Ｈ」レベルになる。これにより、発振器１０１のセット端子に「Ｈ」レベルの信号（ａ）が入力されるため、出力端子から発振信号（ｂ）が出力される。 Since the power failure warning signal Ks output during the period from the time t1 to the time t2 when the power is turned on is not the original power failure warning signal, the payout control circuit 21 and the main control circuit 31 execute power failure processing by this power failure warning signal Ks. It is configured not to.
For example, the payout control circuit 21 and the main control circuit 31 are configured not to perform the power outage process by the power outage notice signal for a certain period after the power is turned on.
On the other hand, when the signal (f) becomes “L” level, the output signal (a) of the comparator 105 becomes “H” level. Thus, since the “H” level signal (a) is input to the set terminal of the oscillator 101, the oscillation signal (b) is output from the output terminal.

この状態で、時点ｔ３で、停電等によって電源断が発生すると、「＋１２Ｖ直流電源」の電圧値の低下が始まる。
そして、時点ｔ４で、「＋１２Ｖ直流電源」の電圧値が、停電検出電圧値以下になると、比較器１０４の出力信号（ｅ）が「Ｌ」レベル、したがって、ラッチ回路１３０の入力端子に入力される信号（ｅ’）が「Ｈ」レベルとなる。
これにより、ラッチ回路１０３は、信号（ｅ’）の「Ｈ」レベルを読み取り、出力端子から「Ｈ」レベルの信号（ｆ）を出力する。
同時に、信号（ｇ）のレベルも「Ｈ」レベルとなり、停電予告信号が出力される。
また、信号（ｆ）が「Ｈ」レベルになると、比較器１０５の出力が「Ｌ」レベルとなり、発振器１０１のセット端子の入力信号（ａ）が「Ｌ」レベルとなる。
そして、入力信号（ａ）が「Ｌ」レベルとなることにより、発振器１０１の出力端子からの発振信号の出力が停止する。これにより、ラッチ信号出力回路１０２は、設定期間Ｔ２の計時を開始する。そして、設定期間Ｔ２を計時すると、出力端子１の信号（ｃ）が瞬間的に「Ｌ」レベルとなる。
この時、ラッチ回路１０３の入力端子に入力されている信号（ｅ’）は依然として「Ｈ」レベルであるため、ラッチ回路１０３は、出力端子から「Ｈ」レベルの信号ｆを出力する。したがって、信号（ｇ）のレベルも依然として「Ｈ」レベルである。
この状態で、「＋５Ｖ直流電源」の電圧値も遅れて低下し、時点ｔ５で「＋５Ｖ直流電源」の電圧値が制御回路の動作電圧値以下になると、停電検出回路１００内の各回路の動作が停止する。これにより、信号（ｃ）、信号（ｆ）、信号（ｇ）が「０」に低下する。
この時、停電予告信号（ｇ）（Ｋ１）は、時点ｔ４から時点ｔ５までの期間（＞設定期間Ｔ２）出力される。
制御回路（払出制御回路２１や主制御回路３１）は、ポーリングによって停電予告信号（Ｋ１）が入力されたことを判別すると、停電処理を実行する。
ここで、設定期間Ｔ２が払出制御回路２１及び主制御回路３１の定時割込期間のうち最長の定時割込期間より長い期間に設定されているため、払出制御回路２１及び主制御回路３１は、停電予告信号が入力されたこと設定期間Ｔ２内で確実に判別することができる。 In this state, when a power interruption occurs due to a power failure or the like at time t3, the voltage value of “+ 12V DC power supply” starts to decrease.
At time t4, when the voltage value of “+ 12V DC power supply” becomes equal to or lower than the power failure detection voltage value, the output signal (e) of the comparator 104 is “L” level, and is therefore input to the input terminal of the latch circuit 130. The signal (e ′) becomes “H” level.
Accordingly, the latch circuit 103 reads the “H” level of the signal (e ′) and outputs the “H” level signal (f) from the output terminal.
At the same time, the level of the signal (g) also becomes “H” level, and a power failure warning signal is output.
Further, when the signal (f) becomes “H” level, the output of the comparator 105 becomes “L” level, and the input signal (a) of the set terminal of the oscillator 101 becomes “L” level.
Then, when the input signal (a) becomes “L” level, the output of the oscillation signal from the output terminal of the oscillator 101 is stopped. As a result, the latch signal output circuit 102 starts measuring the set period T2. When the set period T2 is counted, the signal (c) at the output terminal 1 instantaneously becomes “L” level.
At this time, since the signal (e ′) input to the input terminal of the latch circuit 103 is still at “H” level, the latch circuit 103 outputs an “H” level signal f from the output terminal. Therefore, the level of the signal (g) is still “H” level.
In this state, the voltage value of “+ 5V DC power supply” also decreases with a delay, and when the voltage value of “+ 5V DC power supply” becomes equal to or lower than the operation voltage value of the control circuit at time t5, the operation of each circuit in the power failure detection circuit 100 is performed. Stops. Thereby, the signal (c), the signal (f), and the signal (g) are lowered to “0”.
At this time, the power failure notice signal (g) (K1) is output during a period from time t4 to time t5 (> setting period T2).
When the control circuit (the payout control circuit 21 or the main control circuit 31) determines that the power failure notice signal (K1) has been input by polling, it performs power failure processing.
Here, since the set period T2 is set to be longer than the longest scheduled interrupt period among the scheduled interrupt periods of the payout control circuit 21 and the main control circuit 31, the payout control circuit 21 and the main control circuit 31 It is possible to reliably determine that the power failure notice signal has been input within the set period T2.

次に、時点ｔ６で、電源が復帰した場合には、時点ｔ１で電源が投入された場合と同様に、各信号（ａ）〜（ｇ）が変化する。
この時、「＋５Ｖ直流電源」の電圧値が制御回路（払出制御回路２１や主制御回路３１）の動作電圧値に達すると、制御回路（払出制御回路２１や主制御回路３１）は、電源復帰処理を行う。
そして、時点ｔ８で、停電等によって電源断が発生すると、「＋１２Ｖ直流電源」の電圧値の低下が始まる。そして、時点ｔ９で、「＋１２Ｖ直流電源」の電圧値が停電検出電圧値以下に低下すると、前記と同様に、「Ｈ」レベルの停電予告信号（ｇ）が出力される。
ここで、「＋１２Ｖ直流電源」の電圧値が急激に低下し、「＋５Ｖ直流電源」が制御回路の動作電圧値以下に低下する前の時点ｔ１０で電源が復帰した場合について説明する。
この場合、ラッチ信号出力回路１０２の出力端子１の信号（ｃ）は、時点ｔ９で発振信号の入力が停止されてから設定期間Ｔ２経過した時点ｔ１１で瞬間的に「Ｌ」レベルとなる。
この時、電源が復帰しており、比較器１０４の出力信号（ｅ）が「Ｈ」レベル、したがってラッチ回路１０３の入力端子の信号（ｅ’）は「Ｌ」レベルである。これにより、時点ｔ１１で、ラッチ回路１０３の出力端子には「Ｌ」レベルの信号（ｆ）が出力され、信号（ｇ）も「Ｌ」レベルとなる。また、比較器１０５の出力信号が「Ｈ」レベルとなるため、発振器１０１のクロック端子から発振信号が出力される。
以下、各部の信号は前記と同様に変化する。
この時、停電予告信号（ｇ）（Ｋ２）は、時点ｔ９から時点ｔ１１までの期間（＝設定期間Ｔ２）出力される。 Next, when power is restored at time t6, the signals (a) to (g) change in the same manner as when power is turned on at time t1.
At this time, when the voltage value of “+ 5V DC power supply” reaches the operating voltage value of the control circuit (the payout control circuit 21 or the main control circuit 31), the control circuit (the payout control circuit 21 or the main control circuit 31) Process.
At time t8, when a power interruption occurs due to a power failure or the like, the voltage value of “+ 12V DC power supply” starts to decrease. At time t9, when the voltage value of “+ 12V DC power supply” falls below the power failure detection voltage value, the power failure warning signal (g) of “H” level is output as described above.
Here, a case will be described in which the voltage value of “+12 V DC power supply” suddenly drops and the power supply returns at time t10 before “+5 V DC power supply” drops below the operating voltage value of the control circuit.
In this case, the signal (c) at the output terminal 1 of the latch signal output circuit 102 instantaneously becomes the “L” level at the time t11 when the set period T2 elapses after the input of the oscillation signal is stopped at the time t9.
At this time, the power supply is restored, and the output signal (e) of the comparator 104 is at “H” level, and therefore the signal (e ′) at the input terminal of the latch circuit 103 is at “L” level. Thus, at time t11, the signal (f) at the “L” level is output to the output terminal of the latch circuit 103, and the signal (g) is also at the “L” level. Further, since the output signal of the comparator 105 becomes “H” level, an oscillation signal is output from the clock terminal of the oscillator 101.
Hereinafter, the signal of each part changes similarly to the above.
At this time, the power failure notice signal (g) (K2) is output during a period from time t9 to time t11 (= setting period T2).

以上のように、本実施の形態では、停電予告信号を、停電処理を実行する制御回路（払出制御回路や主制御回路）の定時割込期間のうち最長の定時割込期間より長い設定期間の間出力するように構成している。
これにより、ポーリングによって停電予告信号が入力されているか否かを判別することができるため、制御回路の処理が簡単となる。また、停電予告信号が入力されたこと書く制御回路が確実に判別することができる。
さらに、停電検出回路１００として図２に示すような停電検出回路を用いることにより、簡単に構成することができるとともに、設定期間の調整、変更が容易である。 As described above, in the present embodiment, the power failure notice signal is transmitted for a set period longer than the longest scheduled interrupt period among the scheduled interrupt periods of the control circuit (payout control circuit or main control circuit) that executes the power failure process. It is configured to output for a while.
This makes it possible to determine whether or not a power failure warning signal has been input by polling, thereby simplifying the processing of the control circuit. In addition, the control circuit that writes that the power failure warning signal has been input can be reliably identified.
Furthermore, by using a power failure detection circuit as shown in FIG. 2 as the power failure detection circuit 100, the power failure detection circuit 100 can be configured easily, and the setting period can be easily adjusted and changed.

以上の実施の形態では、電源基板１０と各制御基板（例えば、払出制御基板２０、主制御基板３０）に間に、払出制御回路２１や主制御回路３１等の制御回路の制御用電源である５Ｖ直流電源用の電力配線（Ｌ１３、Ｌ２３等）が配設されている。
ところで、パチンコ機では、主制御回路３１は、遊技球が始動入賞口に入賞して始動入賞球検出信号が入力されると抽選を行う。そして、抽選の結果が当たりであれば、遊技者に有利な特別遊技状態（大当たり遊技状態）を発生させる。
通常、この抽選は、遊技球が始動入賞口に入賞したタイミングで乱数カウンタのカウント値（ＲＡＭ３２内の特定の領域の値）を読み取り、読み取ったカウント値が予め定められている当たり値と一致するか否かを判定することによって行なわれる。この乱数カウンタは、例えば、カウント値「０」〜カウント値「２５５」の値を繰り返しカウントする。
このように、乱数カウンタが、予め定められている範囲のカウント値（「０」〜「２５５」）を繰り返しカウントする場合、例えば、カウント値が「０」となるタイミングが分かれば、カウント値が当たり値となる（例えば、カウント値が「１００」となる）タイミングを予測することができる。この場合、乱数カウンタのカウント値が当たり値となるタイミングで不正に始動入賞球検出信号を入力させて特別遊技状態を発生させる不正が行われる虞がある。
そこで、初期値更新型の乱数カウンタを用いることによって、乱数カウンタのカウント値が当たり値となるタイミングを予測し難くする方法が用いられている。例えば、第１サイクルでは、初期値を「０」に設定し、カウント値「０」からカウントを開始し、カウント値「２５５」までカウントし、第２サイクルでは、初期値を「５０」に設定し、カウント値「５０」からカウントを開始し、カウント値が「２５５」に達するとカウント値「０」に戻り、カウント値が「４９」までカウントするように、各サイクルの初期値をランダムに変更する。 In the above embodiment, the power supply for controlling control circuits such as the payout control circuit 21 and the main control circuit 31 is provided between the power supply board 10 and each control board (for example, the payout control board 20 and the main control board 30). Power wiring (L13, L23, etc.) for 5V DC power supply is provided.
By the way, in the pachinko machine, the main control circuit 31 performs a lottery when a game ball wins a start winning opening and a start winning ball detection signal is inputted. If the result of the lottery is a win, a special gaming state (big hit gaming state) advantageous to the player is generated.
Normally, in this lottery, the count value of the random number counter (a value in a specific area in the RAM 32) is read at the timing when the game ball wins the start winning opening, and the read count value matches a predetermined hit value. This is done by determining whether or not. For example, the random number counter repeatedly counts values from “0” to “255”.
Thus, when the random number counter repeatedly counts a count value (“0” to “255”) in a predetermined range, for example, if the timing at which the count value becomes “0” is known, the count value is The timing when the winning value is reached (for example, when the count value becomes “100”) can be predicted. In this case, there is a possibility that fraud in which a special winning state is generated by illegally inputting a start winning ball detection signal at the timing when the count value of the random number counter becomes a winning value may occur.
Therefore, a method is used in which it is difficult to predict the timing when the count value of the random number counter becomes a winning value by using an initial value update type random number counter. For example, in the first cycle, the initial value is set to “0”, starts counting from the count value “0”, counts to the count value “255”, and in the second cycle, sets the initial value to “50”. The count is started from the count value “50”, and when the count value reaches “255”, the count value returns to “0”, and the initial value of each cycle is randomly selected so that the count value reaches “49”. change.

このように初期値更新型の乱数カウンタを用いた場合でも、ＲＡＭクリア処理が行われると、ＲＡＭクリア処理後の第１サイクル目の初期値は「０」に設定される。例えば、主制御基板３０に配設されている主制御回路３１に５Ｖ直流電源を供給する電源配線Ｌ２３が短絡された場合、主制御回路３１は停電処理を実行することなく動作を停止する。そして、その後、５Ｖ直流電源を供給する電源配線Ｌ２３の短絡を解除すると、主制御回路３１は、５Ｖ直流電源が動作電圧値に達した時点で電源復帰処理を行う。この時、停電処理が行われていないため、ＲＡＭ３２に記憶されているデータから算出したサム値とＲＡＭ３２の退避領域に記憶されているサム値が一致せず、ＲＡＭ３２がクリア処理される。すなわち、乱数カウンタの初期値が「０」に設定される。
この場合には、５Ｖ直流電源を供給する電源配線を短時間だけ不正に短絡させることにより、乱数カウンタの第１サイクル目において、カウント値が当たり値と一致するタイミングを予測することができる。 As described above, even when the initial value update type random number counter is used, when the RAM clear process is performed, the initial value of the first cycle after the RAM clear process is set to “0”. For example, when the power supply wiring L23 that supplies 5V DC power to the main control circuit 31 disposed on the main control board 30 is short-circuited, the main control circuit 31 stops its operation without executing power failure processing. After that, when the short circuit of the power supply wiring L23 for supplying the 5V DC power is released, the main control circuit 31 performs the power recovery process when the 5V DC power reaches the operating voltage value. At this time, since the power failure process is not performed, the sum value calculated from the data stored in the RAM 32 does not match the sum value stored in the save area of the RAM 32, and the RAM 32 is cleared. That is, the initial value of the random number counter is set to “0”.
In this case, the timing at which the count value matches the winning value can be predicted in the first cycle of the random number counter by improperly short-circuiting the power supply wiring for supplying the 5V DC power supply for a short time.

そこで、このような不正を防止することができる他の実施の形態を図４に示す。
図４に示すパチンコ機では、払出制御基板２０、主制御基板３０、副制御基板４０、表示制御基板７０に電圧変換回路２５、３５、４５、７５が配設されており、電源基板１０と各制御機基板の間には、制御回路用の制御電源である５Ｖ直流電源を供給する電源配線が省略されている。
各電圧変換回路２５、３５、４５、７５としては、１２Ｖ直流電源を５Ｖ直流電源に変換する３端子レギュレータが用いられている。この電圧変換回路２５、３５、４５、７５は、停電等によって１２Ｖ直流電源が０Ｖとなっても、５Ｖ直流電源の電圧値が、制御回路が停電処理を実行可能な期間の間、制御回路の動作電圧値以下に低下しないように構成されている。
この電圧変換回路が本発明の「電圧変換回路」に対応する。
なお、停電検出回路１００、払出制御回路２１及び主制御回路３１の構成や動作は、前述したとおりである。 FIG. 4 shows another embodiment that can prevent such fraud.
In the pachinko machine shown in FIG. 4, voltage conversion circuits 25, 35, 45, and 75 are disposed on the payout control board 20, the main control board 30, the sub control board 40, and the display control board 70. A power supply wiring for supplying a 5V DC power supply, which is a control power supply for the control circuit, is omitted between the controller boards.
As each of the voltage conversion circuits 25, 35, 45, and 75, a three-terminal regulator that converts a 12V DC power source into a 5V DC power source is used. The voltage conversion circuits 25, 35, 45, and 75 have a voltage value of the 5V DC power supply during the period in which the control circuit can execute the power failure processing even if the 12V DC power supply becomes 0V due to a power failure or the like. It is configured not to drop below the operating voltage value.
This voltage conversion circuit corresponds to the “voltage conversion circuit” of the present invention.
The configurations and operations of the power failure detection circuit 100, the payout control circuit 21, and the main control circuit 31 are as described above.

図４に示す実施の形態では、制御回路用の５Ｖ直流電源を供給するための電源配線が基板間に配設されていない。これにより、制御回路の制御用電源である５Ｖ直流電源を供給するための電源配線を短絡させて、主制御回路３１のＲＡＭ３２等をクリアさせる不正を防止することができる。
なお、１２Ｖ直流電源を供給する電源配線が短絡されても、電圧変換回路３５等から出力される５Ｖ直流電源の電圧値は、所定期間の間、主制御回路３１等の動作電圧値以上に保持される。このため、１２Ｖ直流電源を供給する電源配線が短絡されても、主制御回路３１は停電処理を実行することができ、１２Ｖ直流電源を供給する電源配線の短絡が解除された時に、ＲＡＭ３２等がクリア処理されることがない。 In the embodiment shown in FIG. 4, the power supply wiring for supplying 5V DC power for the control circuit is not provided between the substrates. As a result, the power supply wiring for supplying the 5V DC power supply, which is the control power supply for the control circuit, can be short-circuited to prevent injustice that the RAM 32 and the like of the main control circuit 31 are cleared.
Even if the power supply wiring for supplying the 12V DC power supply is short-circuited, the voltage value of the 5V DC power supply output from the voltage conversion circuit 35 or the like is kept higher than the operating voltage value of the main control circuit 31 or the like for a predetermined period. Is done. For this reason, even if the power supply wiring for supplying the 12V DC power supply is short-circuited, the main control circuit 31 can execute the power failure process. When the short circuit of the power supply wiring for supplying the 12V DC power supply is released, the RAM 32 and the like It will not be cleared.

本発明は、実施の形態で説明した構成に限定されず、種々の変更、追加、削除が可能である。
例えば、停電検出時に、払出制御回路と主制御回路に停電処理を実行させたが、副制御回路や表示制御回路等の他の制御回路にも停電処理を実行させるように構成することもできる。この場合にも、停電処理を実行する各制御回路の定時割込期間のうち最長の定時割込期間より長い設定期間の間停電予告信号を出力する。
また、各制御基板の配設位置は、実施の形態で説明した配設位置に限定されない。
また、パチンコ機について説明したが、本発明は、パチンコ機以外の種々の遊技機として構成することができる The present invention is not limited to the configuration described in the embodiment, and various changes, additions, and deletions are possible.
For example, when the power failure is detected, the payout control circuit and the main control circuit execute the power failure process, but it is also possible to configure the other control circuits such as the sub control circuit and the display control circuit to execute the power failure process. Also in this case, a power failure warning signal is output for a set period longer than the longest scheduled interrupt period among the scheduled interrupt periods of each control circuit that executes the power failure process.
Further, the arrangement position of each control board is not limited to the arrangement position described in the embodiment.
Moreover, although the pachinko machine was demonstrated, this invention can be comprised as various game machines other than a pachinko machine.

本発明は、以下のように構成することもできる。
例えば、「（態様１）請求項１の遊技機であって、前記複数の制御基板は、遊技機全体の動作を制御する主制御回路が配設されている主制御基板と、払出装置からの払い出しを制御する払出制御回路が配設されている払出制御基板である、ことを特徴とする遊技機。」として構成することができる。
本発明では、払出制御回路と主制御回路に停電処理を実行させている。
態様１の遊技機を用いれば、払出の処理を行う払出制御回路や、抽選等を行う主制御回路の処理を簡単にすることができる。 The present invention can also be configured as follows.
For example, “(Aspect 1) The gaming machine according to claim 1, wherein the plurality of control boards include a main control board on which a main control circuit that controls the operation of the entire gaming machine is disposed, and a payout device. A gaming machine characterized by being a payout control board provided with a payout control circuit for controlling payout.
In the present invention, the payout control circuit and the main control circuit are caused to execute a power failure process.
By using the gaming machine of aspect 1, it is possible to simplify the processing of the payout control circuit that performs payout processing and the main control circuit that performs lottery and the like.

また、「（態様２）請求項１、態様１の遊技機であって、前記複数の制御基板には、前記電源回路から供給される電源の電圧値を、当該制御基板に配設されている制御回路用の制御用電源の電圧値に変換する電圧変換回路が配設されている、ことを特徴とする遊技機。」として構成することができる。
本発明では、制御回路用の制御用電源を出力する電圧変換回路が制御基板に配設されている。
態様２の遊技機を用いれば、電源基板と各制御基板との間に制御回路用の制御用電源を供給するための電源配線を省略することができる。これにより、制御基板の外部に配設されている電源配線を短絡、復帰させることによって不正にＲＡＭクリアが行われるのを防止することができる。 In addition, “(Aspect 2) is a gaming machine according to Claim 1 and Aspect 1, wherein the plurality of control boards are provided with voltage values of power supplied from the power supply circuit. A gaming machine characterized in that a voltage conversion circuit for converting into a voltage value of a control power supply for the control circuit is provided.
In the present invention, a voltage conversion circuit that outputs a control power supply for the control circuit is disposed on the control board.
If the game machine of aspect 2 is used, the power supply wiring for supplying the control power for the control circuit between the power supply board and each control board can be omitted. Thereby, it is possible to prevent the RAM from being illegally cleared by short-circuiting and restoring the power supply wiring arranged outside the control board.

また、「（態様３）請求項1、態様１または態様２のいずれか遊技機であって、前記停電検出回路は、前記電源の電圧値と停電検出電圧値を比較する比較回路と、前記比較回路の比較結果を保持する保持回路と、前記保持回路の出力に基づいて停電予告信号を出力する停電予告信号出力回路を有し、前記保持回路は、前記電源の電圧値が停電検出電圧値以下に低下するまでは前記設定期間より短い周期で前記比較回路の比較結果を読み取り、電源の電圧値が停電検出電圧値以下に低下した場合には前記設定期間の周期で前記比較回路の比較結果を読み取るように構成されている、ことを特徴とする遊技機。」として構成することができる。
本発明では、電源の電圧値と停電検出電圧値を比較する比較回路の出力を読み取って保持する保持回路を、電源の電圧値が停電検出電圧値以下に低下するまでは、設定期間より短い周期で比較回路の比較結果を読み取り、電源の電圧値が停電検出電圧値以下に低下すると設定期間の周期で比較回路の比較結果を読み取るように構成している。
態様３の遊技機を用いれば、複数の制御回路の定時割込期間のうち最長の定時割込期間より長い設定期間の間停電予告信号を出力する停電検出回路を簡単に得ることができる。 In addition, “(Aspect 3) is a gaming machine according to any one of Claim 1, Aspect 1 or Aspect 2, wherein the power failure detection circuit includes a comparison circuit that compares a voltage value of the power source with a power failure detection voltage value, and the comparison. A holding circuit that holds a comparison result of the circuit, and a power failure warning signal output circuit that outputs a power failure warning signal based on an output of the holding circuit, wherein the holding circuit has a voltage value of the power supply equal to or lower than a power failure detection voltage value The comparison result of the comparison circuit is read at a cycle shorter than the set period until the voltage decreases to the power supply voltage, and when the power supply voltage value falls below the power failure detection voltage value, the comparison result of the comparison circuit is read at the cycle of the set period. A gaming machine characterized by being configured to read. "
In the present invention, the holding circuit that reads and holds the output of the comparison circuit that compares the power supply voltage value and the power failure detection voltage value is shorter than the set period until the power supply voltage value drops below the power failure detection voltage value. Then, the comparison result of the comparison circuit is read, and when the voltage value of the power source falls below the power failure detection voltage value, the comparison result of the comparison circuit is read at the period of the set period.
If the gaming machine of aspect 3 is used, it is possible to easily obtain a power failure detection circuit that outputs a power failure warning signal for a set period longer than the longest scheduled interrupt period among the scheduled interrupt periods of a plurality of control circuits.

パチンコ機として構成した一実施の形態の概略構成図である。It is a schematic structure figure of one embodiment constituted as a pachinko machine. 図１のパチンコ機で用いる停電検出回路の一実施の形態の概略構成図である。It is a schematic block diagram of one Embodiment of the power failure detection circuit used with the pachinko machine of FIG. 停電検出回路の各部の信号の変化状態を示すタイムチャート図である。It is a time chart figure which shows the change state of the signal of each part of a power failure detection circuit. 他の実施の形態の概略構成図である。It is a schematic block diagram of other embodiment. 払出制御回路及び主制御回路の定時割込処理と停電予告信号との関係を説明するタイミングチャート図である。It is a timing chart explaining the relationship between the scheduled interruption process of a payout control circuit and a main control circuit, and a power failure warning signal.

Explanation of symbols

１０電源基板
１１電源回路
２０払出制御基板
２１払出制御回路
２２、３２、４２、７２ＲＡＭ
３０主制御基板
３１主制御回路
４０副制御基板
４１副制御回路
５０表示制御基板
５１表示制御回路
１００停電検出回路
１０１発振器
１０２ラッチ信号出力回路
１０３ラッチ回路
１０４、１０５比較器 10 power supply board 11 power supply circuit 20 payout control board 21 payout control circuits 22, 32, 42, 72 RAM
30 Main control board 31 Main control circuit 40 Sub control board 41 Sub control circuit 50 Display control board 51 Display control circuit 100 Power failure detection circuit 101 Oscillator 102 Latch signal output circuit 103 Latch circuit 104, 105 Comparator

Claims

A power failure occurs in the power supply based on a plurality of control boards provided with a control circuit, a power supply board provided with a power supply circuit that supplies power to the plurality of control boards, and a state of the power supply. A power failure detection circuit that outputs a power failure notification signal indicating that the power failure is detected, and the control circuit disposed on the plurality of control boards executes a power failure process when a power failure notification signal is output from the power failure detection circuit. A gaming machine configured as follows:
The control circuit disposed on the plurality of control boards determines that a power failure warning signal is output from the power failure detection circuit by polling within each scheduled interruption period,
The power failure detection circuit outputs the power failure warning signal for a set period longer than the longest scheduled interrupt period among the scheduled interrupt periods of the control circuits disposed on the plurality of control boards,
A gaming machine characterized by that.