JP2006262074A

JP2006262074A - Level shift circuit

Info

Publication number: JP2006262074A
Application number: JP2005076579A
Authority: JP
Inventors: Toshihiko Mori; 俊彦森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-17
Filing date: 2005-03-17
Publication date: 2006-09-28

Abstract

<P>PROBLEM TO BE SOLVED: To suppress change of a duty ratio of an output signal due to the variance of a manufacturing process concerning a level shift circuit for shifting a digital signal at a low voltage level to that at a high voltage level. <P>SOLUTION: When an input signal N changes from a low level to a high level, nMOSFET 107=ON state, inversion output signal OUTx=low level, pMOSFET 106=ON state and pMOSFET 112=ON state are satisfied. An inversion input signal INx is delayed by a delay time ΔT1 of an inversion circuit to be the low level, and nMOSFET108=OFF state is satisfied. As the result of this, the pMOSFET 106 starts pulling up of an output signal OUT, and pMOSFET 111 and 112 supplements pulling up of the output signal OUT by the pMOSFET 106. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、低電圧レベルのディジタル信号を高電圧レベルのディジタル信号に変換するレベルシフト回路に関する。 The present invention relates to a level shift circuit for converting a low voltage level digital signal into a high voltage level digital signal.

図８は従来のレベルシフト回路の一例の回路図である（例えば、特許文献１参照）。このレベルシフト回路は、高電圧側の電源電圧をＶＤＤ１、低電圧側の電源電圧をＶＳＳとする低電圧系のディジタル回路が出力する低電圧レベルのディジタル信号ＩＮを、高電圧側の電源電圧をＶＤＤ１よりも高いＶＤＤ２、低電圧側の電源電圧をＶＳＳとする高電圧系のディジタル回路用の相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。 FIG. 8 is a circuit diagram of an example of a conventional level shift circuit (see, for example, Patent Document 1). This level shift circuit outputs a low-voltage-level digital signal IN output from a low-voltage digital circuit in which a high-voltage power supply voltage is VDD1 and a low-voltage power supply voltage is VSS. The level is shifted to complementary signals OUT and OUTx for a high voltage digital circuit in which VDD2 is higher than VDD1 and the power supply voltage on the low voltage side is VSS.

即ち、このレベルシフト回路は、高電位（以下、Ｈレベルという）を電源電圧ＶＤＤ１、低電位（以下、Ｌレベルという）を電源電圧ＶＳＳとする低電圧レベルのディジタル信号ＩＮを、Ｈレベルを電源電圧ＶＤＤ２、Ｌレベルを電源電圧ＶＳＳとする相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。 That is, this level shift circuit supplies a low voltage level digital signal IN with a high potential (hereinafter referred to as H level) as a power supply voltage VDD1 and a low potential (hereinafter referred to as L level) as a power supply voltage VSS, and a H level as a power supply. The voltage is shifted to the complementary signals OUT and OUTx having the voltage VDD2 and L level as the power supply voltage VSS.

図８中、８００は低電圧レベルのディジタル信号である入力信号ＩＮ用の入力端子、８０１は電源電圧ＶＤＤ１、ＶＳＳ間で動作する反転回路であり、入力信号ＩＮを反転してなる反転入力信号ＩＮｘを生成するものである。 In FIG. 8, 800 is an input terminal for an input signal IN which is a digital signal at a low voltage level, 801 is an inverting circuit operating between the power supply voltages VDD1 and VSS, and an inverting input signal INx obtained by inverting the input signal IN. Is generated.

８０２は入力信号ＩＮをレベルシフトしてなる高電圧レベルのディジタル信号である出力信号ＯＵＴ用の出力端子、８０３は入力信号ＩＮを反転レベルシフトしてなる高電圧レベルのディジタル信号である反転出力信号ＯＵＴｘ用の反転出力端子である。 Reference numeral 802 denotes an output terminal for an output signal OUT which is a high voltage level digital signal obtained by shifting the level of the input signal IN. Reference numeral 803 denotes an inverted output signal which is a high voltage level digital signal obtained by shifting the input signal IN by an inverted level. This is an inverting output terminal for OUTx.

８０４は電源電圧ＶＤＤ２、ＶＳＳ間で動作する基本レベルシフト回路であり、相補入力信号ＩＮ、ＩＮｘを入力して、これら相補入力信号ＩＮ、ＩＮｘをレベルシフトしてなる相補出力信号ＯＵＴ、ＯＵＴｘを出力するものである。 Reference numeral 804 denotes a basic level shift circuit that operates between the power supply voltages VDD2 and VSS, and inputs complementary input signals IN and INx and outputs complementary output signals OUT and OUTx obtained by level shifting the complementary input signals IN and INx. To do.

基本レベルシフト回路８０４において、８０５は反転出力信号ＯＵＴｘをプルアップするためのｐチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）（以下、ｐＭＯＳＦＥＴという）、８０６は出力信号ＯＵＴをプルアップするためのｐＭＯＳＦＥＴ、８０７は反転出力信号ＯＵＴｘをプルダウンするためのｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴという）、８０８は出力信号ＯＵＴをプルダウンするためのｎＭＯＳＦＥＴである。 In the basic level shift circuit 804, reference numeral 805 denotes a p-channel MOSFET (metal oxide semiconductor field effect transistor) (hereinafter referred to as pMOSFET) for pulling up the inverted output signal OUTx, and reference numeral 806 denotes a pMOSFET for pulling up the output signal OUT. Reference numeral 807 denotes an n-channel MOSFET (hereinafter referred to as nMOSFET) for pulling down the inverted output signal OUTx, and reference numeral 808 denotes an nMOSFET for pulling down the output signal OUT.

８０９はｐＭＯＳＦＥＴ８０５による反転出力信号ＯＵＴｘのプルアップを補充して加速するためのｐＭＯＳＦＥＴであり、電源電圧としてＶＤＤ２が与えられるものである。８１０はｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップを補充して加速するためのｐＭＯＳＦＥＴであり、電源電圧としてＶＤＤ２が与えられるものである。 Reference numeral 809 denotes a pMOSFET for supplementing and accelerating the pull-up of the inverted output signal OUTx by the pMOSFET 805, and is supplied with VDD2 as a power supply voltage. Reference numeral 810 denotes a pMOSFET for supplementing and accelerating the pull-up of the output signal OUT by the pMOSFET 806, and is supplied with VDD2 as a power supply voltage.

８１１はｐＭＯＳＦＥＴ８０９の導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）を制御する制御回路である。この制御回路８１１において、８１２〜８１４は縦列接続された反転回路であり、出力信号ＯＵＴを反転遅延するものである。８１５は出力信号ＯＵＴと反転回路８１４の出力信号とをＮＯＲ処理するＮＯＲ回路、８１６はＮＯＲ回路８１５の出力信号を反転する反転回路である。これら反転回路８１２〜８１４、８１６およびＮＯＲ回路８１５は電源電圧ＶＤＤ２、ＶＳＳ間で動作するものである。 A control circuit 811 controls the conduction (hereinafter referred to as ON) and non-conduction (hereinafter referred to as OFF) of the pMOSFET 809. In this control circuit 811, reference numerals 812 to 814 are inverting circuits connected in cascade, which invert and delay the output signal OUT. Reference numeral 815 denotes a NOR circuit that performs NOR processing on the output signal OUT and the output signal of the inverting circuit 814, and 816 denotes an inverting circuit that inverts the output signal of the NOR circuit 815. These inversion circuits 812 to 814 and 816 and the NOR circuit 815 operate between the power supply voltages VDD2 and VSS.

８１７はｐＭＯＳＦＥＴ８１０のＯＮ、ＯＦＦを制御する制御回路である。この制御回路８１７において、８１８〜８２０は縦列接続された反転回路であり、反転出力信号ＯＵＴｘを反転遅延するものである。８２１は反転出力信号ＯＵＴｘと反転回路８２０の出力信号とをＮＯＲ処理するＮＯＲ回路、８２２はＮＯＲ回路８２１の出力信号を反転する反転回路である。これら反転回路８１８〜８２０、８２２およびＮＯＲ回路８２１は電源電圧ＶＤＤ２、ＶＳＳ間で動作するものである。 Reference numeral 817 denotes a control circuit that controls ON / OFF of the pMOSFET 810. In this control circuit 817, reference numerals 818 to 820 denote cascading inverting circuits that invert and delay the inverting output signal OUTx. 821 is a NOR circuit that performs NOR processing on the inverted output signal OUTx and the output signal of the inverting circuit 820, and 822 is an inverting circuit that inverts the output signal of the NOR circuit 821. These inverting circuits 818 to 820 and 822 and the NOR circuit 821 operate between the power supply voltages VDD2 and VSS.

図９〜図１１はこのレベルシフト回路の動作を説明するための回路図である。まず、図９に示すように、入力信号ＩＮ＝Ｌレベルである場合、ｎＭＯＳＦＥＴ８０７＝ＯＦＦ状態、反転入力信号ＩＮｘ＝Ｈレベル、ｎＭＯＳＦＥＴ８０８＝ＯＮ状態となる。また、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ８０５＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｈレベル、ｐＭＯＳＦＥＴ８０６＝ＯＦＦ状態となる。 9 to 11 are circuit diagrams for explaining the operation of the level shift circuit. First, as shown in FIG. 9, when the input signal IN = L level, the nMOSFET 807 = OFF state, the inverted input signal INx = H level, and the nMOSFET 808 = ON state. Further, the output signal OUT = L level, the pMOSFET 805 = ON state, the inverted output signal OUTx = H level, and the pMOSFET 806 = OFF state.

また、反転回路８１４の出力＝Ｈレベル、反転回路８１６の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８０９＝ＯＦＦ状態となる。また、反転回路８２０の出力＝Ｌレベル、反転回路８２２の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８１０＝ＯＦＦ状態となる。 Further, the output of the inverting circuit 814 = H level, the output of the inverting circuit 816 = H level, and the pMOSFET 809 = OFF state. Further, the output of the inverting circuit 820 = L level, the output of the inverting circuit 822 = H level, and the pMOSFET 810 = OFF state.

この状態から、図１０に示すように、入力信号ＩＮ＝Ｈレベルになると、ｎＭＯＳＦＥＴ８０７＝ＯＮ状態となり、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ８０６＝ＯＮ状態となる。また、反転入力信号ＩＮｘは、反転回路８０１の遅延時間ΔＴ１だけ遅延してＬレベルとなり、ｎＭＯＳＦＥＴ８０８＝ＯＦＦ状態となる。この結果、ｐＭＯＳＦＥＴ８０６は出力信号ＯＵＴをプルアップし始める。 From this state, as shown in FIG. 10, when the input signal IN = H level, the nMOSFET 807 = ON state, the inverted output signal OUTx = L level, and the pMOSFET 806 = ON state. Further, the inverting input signal INx is delayed by the delay time ΔT1 of the inverting circuit 801 and becomes L level, and the nMOSFET 808 is turned off. As a result, the pMOSFET 806 starts to pull up the output signal OUT.

また、反転出力信号ＯＵＴｘ＝Ｌレベルになると、ＮＯＲ回路８２１と反転回路８２２の合成遅延時間ΔＴ２だけ遅延して反転回路８２２の出力＝Ｌレベルとなり、ｐＭＯＳＦＥＴ８１０＝ＯＮとなり、ｐＭＯＳＦＥＴ８１０は、ｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップを補充して加速する。 Further, when the inverted output signal OUTx = L level, the output of the inverter circuit 822 is delayed to the L level by delaying by the combined delay time ΔT2 of the NOR circuit 821 and the inverter circuit 822, the pMOSFET 810 = ON, and the pMOSFET 810 outputs the output signal from the pMOSFET 806. Replenish the OUT pull-up to accelerate.

そして、反転出力信号ＯＵＴｘ＝Ｌレベルになった時から、反転回路８１８〜８２０の合成遅延時間ΔＴ３が経過すると、図１１に示すように、反転回路８２０の出力＝Ｈレベルとなり、更に、ＮＯＲ回路８２１と反転回路８２２の合成遅延時間ΔＴ２が経過すると、反転回路８２２の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８１０＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ８１０による出力信号ＯＵＴのプルアップ加速動作は終了する。 Then, when the combined delay time ΔT3 of the inverting circuits 818 to 820 has elapsed since the inverted output signal OUTx = L level, the output of the inverting circuit 820 becomes H level as shown in FIG. When the combined delay time ΔT2 of 821 and the inverting circuit 822 elapses, the output of the inverting circuit 822 becomes H level and the pMOSFET 810 is turned off, and the pull-up acceleration operation of the output signal OUT by the pMOSFET 810 ends.

このように、図８に示す従来のレベルシフト回路は、電源電圧ＶＤＤ１をＨレベルとする入力信号ＩＮおよび反転入力信号ＩＮｘに対して、電源電圧をＶＤＤ２（＞ＶＤＤ１）とする基本レベルシフト回路８０４を設けている。このため、ｎＭＯＳＦＥＴ８０７、８０８の駆動能力をｐＭＯＳＦＥＴ８０５、８０６よりも大きくする必要がある。しかし、このようにすると、出力信号ＯＵＴおよび反転出力信号ＯＵＴｘのプルアップ速度がプルダウン速度よりも遅くなってしまう。 As described above, the conventional level shift circuit shown in FIG. 8 has the basic level shift circuit 804 that sets the power supply voltage to VDD2 (> VDD1) with respect to the input signal IN and the inverted input signal INx that set the power supply voltage VDD1 to the H level. Is provided. For this reason, it is necessary to make the driving capability of the nMOSFETs 807 and 808 larger than that of the pMOSFETs 805 and 806. However, if this is done, the pull-up speed of the output signal OUT and the inverted output signal OUTx will be slower than the pull-down speed.

そこで、図８に示す従来のレベルシフト回路は、ｐＭＯＳＦＥＴ８０９、８１０と制御回路８１１、８１７を設け、出力信号ＯＵＴのプルアップ時には、ｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップをｐＭＯＳＦＥＴ８１０で補充して加速し、反転出力信号ＯＵＴｘのプルアップ時には、ｐＭＯＳＦＥＴ８０５による反転出力信号ＯＵＴのプルアップをｐＭＯＳＦＥＴ８０９で補充して加速し、出力信号ＯＵＴおよび反転出力信号ＯＵＴｘのプルアップ速度とプルダウン速度を一致させるようにしている。
特開平５−３４３９８０号公報 Therefore, the conventional level shift circuit shown in FIG. 8 includes pMOSFETs 809 and 810 and control circuits 811 and 817. When the output signal OUT is pulled up, the pullup of the output signal OUT by the pMOSFET 806 is supplemented by the pMOSFET 810 and accelerated. At the time of pull-up of the inverted output signal OUTx, the pull-up speed of the inverted output signal OUT by the pMOSFET 805 is supplemented by the pMOSFET 809 and accelerated to match the pull-up speed of the output signal OUT and the inverted output signal OUTx.
JP-A-5-343980

しかしながら、図８に示す従来のレベルシフト回路では、入力信号ＩＮがＬレベルからＨレベルに変化すると、この変化は、ｎＭＯＳＦＥＴ８０７、ＮＯＲ回路８２１および反転回路８２２を経由してｐＭＯＳＦＥＴ８１０のゲートに伝達し、ｐＭＯＳＦＥＴ８１０がＯＮ状態となり、ｐＭＯＳＦＥＴ８１０により出力信号ＯＵＴのプルアップが加速されて、出力信号ＯＵＴはＬレベルからＨレベルに変化する。 However, in the conventional level shift circuit shown in FIG. 8, when the input signal IN changes from the L level to the H level, this change is transmitted to the gate of the pMOSFET 810 via the nMOSFET 807, the NOR circuit 821, and the inverting circuit 822, The pMOSFET 810 is turned on, the pull-up of the output signal OUT is accelerated by the pMOSFET 810, and the output signal OUT changes from the L level to the H level.

これに対して、入力信号ＩＮがＨレベルからＬレベルに変化すると、この変化は、反転回路８０１を経由し、反転入力信号ＩＮｘのＨレベルからＬレベルへの変化としてｎＭＯＳＦＥＴ８０８のゲートに伝達し、ｎＭＯＳＦＥＴ８０８がＯＮ状態となり、出力信号ＯＵＴはＨレベルからＬレベルに変化する。 On the other hand, when the input signal IN changes from the H level to the L level, this change is transmitted to the gate of the nMOSFET 808 as a change from the H level to the L level of the inverted input signal INx via the inverting circuit 801. The nMOSFET 808 is turned on, and the output signal OUT changes from H level to L level.

このように、図８に示す従来のレベルシフト回路では、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ８１０への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ８０８への信号経路の回路トポロジーが大きく異なり、製造プロセスのバラツキに対して、それぞれの信号経路の遅延特性の感度が異なるため、製造プロセスのバラツキにより、出力信号ＯＵＴのデューティ比が変化してしまうという問題点がある。反転出力信号ＯＵＴｘについても同様のことが言える。 As described above, in the conventional level shift circuit shown in FIG. 8, the signal path to the pMOSFET 810 when the input signal IN changes from the L level to the H level, and when the input signal IN changes from the H level to the L level. The circuit topology of the signal path to the nMOSFET 808 is greatly different, and the sensitivity of the delay characteristic of each signal path is different with respect to the variation in the manufacturing process. Therefore, the duty ratio of the output signal OUT changes due to the variation in the manufacturing process. There is a problem. The same can be said for the inverted output signal OUTx.

本発明は、かかる点に鑑み、製造プロセスのバラツキによる出力信号のデューティ比の変化を小さく抑えることができるようにしたレベルシフト回路を提供することを目的とする。 In view of the above, an object of the present invention is to provide a level shift circuit capable of suppressing a change in duty ratio of an output signal due to variations in manufacturing processes.

本発明は、第１の電圧を供給する第１の電源線にソースを接続した第１導電型の第１、第２のＦＥＴ（field effect transistor）と、第１の電圧よりも低い第２の電圧を供給する第２の電源線にソースを接続した第２導電型の第３、第４のＦＥＴを有し、第２、第４のＦＥＴのドレインを第１のＦＥＴのゲートおよび第１の出力端子に接続し、第１、第３のＦＥＴのドレインを第２のＦＥＴのゲートおよび第２の出力端子に接続し、第３のＦＥＴのゲートに、第１の電圧より低く、第２の電圧より高い第３の電圧を高電位とし、第２の電圧を低電位とする入力信号が与えられ、第４のＦＥＴのゲートに、前記入力信号を反転した反転入力信号が与えられる基本レベルシフト回路を有するレベルシフト回路であって、第１の電源線と第１のＦＥＴのドレインとの間に第１導電型の第５、第６のＦＥＴを順不同にカスコード接続し、第１の電源線と第２のＦＥＴのドレインとの間に第１導電型の第７、第８のＦＥＴを順不同にカスコード接続し、第１の出力端子と第５のＦＥＴのゲートとの間に第１の反転遅延回路を接続し、第１の出力端子を第６のＦＥＴのゲートに接続し、第２の出力端子と第７のＦＥＴのゲートとの間に第２の反転遅延回路を接続し、第２の出力端子を第８のＦＥＴのゲートに接続してなるものである。 According to the present invention, first and second field effect transistors (FETs) of a first conductivity type in which a source is connected to a first power supply line that supplies a first voltage, and a second voltage lower than the first voltage are provided. A second power supply type third and fourth FET having a source connected to a second power supply line for supplying a voltage; the drains of the second and fourth FETs are connected to the gate of the first FET and the first FET; Connected to the output terminal, the drains of the first and third FETs are connected to the gate of the second FET and the second output terminal, and the gate of the third FET is lower than the first voltage, A basic level shift in which an input signal having a third voltage higher than the voltage as a high potential and a second voltage as a low potential is provided, and an inverted input signal obtained by inverting the input signal is provided to the gate of the fourth FET. A level shift circuit having a circuit, the first power supply line and the first FET gate The fifth and sixth FETs of the first conductivity type are cascode-connected in random order between the first power source line and the drain of the second FET. Cascode-connected in random order, a first inversion delay circuit is connected between the first output terminal and the gate of the fifth FET, and the first output terminal is connected to the gate of the sixth FET. The second inversion delay circuit is connected between the second output terminal and the gate of the seventh FET, and the second output terminal is connected to the gate of the eighth FET.

本発明によれば、基本レベルシフト回路に対して、第１の電源線と第１のＦＥＴのドレインとの間に第１導電型の第５、第６のＦＥＴを順不同にカスコード接続し、第１の電源線と第２のＦＥＴのドレインとの間に第１導電型の第７、第８のＦＥＴを順不同にカスコード接続し、第１の出力端子と第５のＦＥＴのゲートとの間に第１の反転遅延回路を接続し、第１の出力端子を第６のＦＥＴのゲートに接続し、第２の出力端子と第７のＦＥＴのゲートとの間に第２の反転遅延回路を接続し、第２の出力端子を第８のＦＥＴのゲートに接続しているので、製造プロセスのバラツキによる出力信号のデューティ比の変化を小さく抑えることができる。 According to the present invention, the fifth and sixth FETs of the first conductivity type are cascode-connected in random order between the first power supply line and the drain of the first FET with respect to the basic level shift circuit, First and seventh FETs of the first conductivity type are cascode-connected in random order between one power supply line and the drain of the second FET, and between the first output terminal and the gate of the fifth FET. The first inversion delay circuit is connected, the first output terminal is connected to the gate of the sixth FET, and the second inversion delay circuit is connected between the second output terminal and the gate of the seventh FET. In addition, since the second output terminal is connected to the gate of the eighth FET, it is possible to suppress a change in the duty ratio of the output signal due to variations in the manufacturing process.

図１は本発明の一実施形態の回路図である。本発明の一実施形態は、高電圧側の電源電圧をＶＤＤ１（例えば、１.２Ｖ）、低電圧側の電源電圧をＶＳＳ（例えば、０Ｖ）とする低電圧系のディジタル回路が出力する低電圧レベルのディジタル信号ＩＮを、高電圧側の電源電圧をＶＤＤ１よりも高いＶＤＤ２（例えば、３.３Ｖ）、低電圧側の電源電圧をＶＳＳとする高電圧系のディジタル回路用の相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。 FIG. 1 is a circuit diagram of an embodiment of the present invention. In one embodiment of the present invention, a low voltage output from a low voltage digital circuit in which a power supply voltage on the high voltage side is VDD1 (eg, 1.2 V) and a power supply voltage on the low voltage side is VSS (eg, 0 V). Complementary signals OUT and OUTx for a high-voltage digital circuit having a high-level power supply voltage VDD2 (eg, 3.3 V) higher than VDD1 and a low-voltage power supply voltage VSS. Level shift.

即ち、本発明の一実施形態は、Ｈレベルを電源電圧ＶＤＤ１、Ｌレベルを電源電圧ＶＳＳとする低電圧レベルのディジタル信号ＩＮを、Ｈレベルを電源電圧ＶＤＤ２、Ｌレベルを電源電圧ＶＳＳとする相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。 In other words, according to an embodiment of the present invention, a low-voltage-level digital signal IN in which the H level is the power supply voltage VDD1, the L level is the power supply voltage VSS, the H level is the power supply voltage VDD2, and the L level is the power supply voltage VSS. The level is shifted to signals OUT and OUTx.

図１中、１００は低電圧レベルのディジタル信号である入力信号ＩＮ用の入力端子、１０１は電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間で動作する反転回路であり、入力信号ＩＮを反転してなる反転入力信号ＩＮｘを生成するものである。この反転回路１０１は、例えば、１個のプルアップ用のｐＭＯＳＦＥＴと１個のプルダウン用のｎＭＯＳＦＥＴからなるＣＭＯＳ構成の反転回路である。 In FIG. 1, 100 is an input terminal for an input signal IN which is a digital signal at a low voltage level, 101 is an inverting circuit which operates between the power supply voltage VDD1 and the ground voltage VSS, and is obtained by inverting the input signal IN. The inverting input signal INx is generated. The inversion circuit 101 is, for example, an inversion circuit having a CMOS configuration including one pull-up pMOSFET and one pull-down nMOSFET.

１０２は入力信号ＩＮをレベルシフトしてなる高電圧レベルのディジタル信号である出力信号ＯＵＴ用の出力端子、１０３は入力信号ＩＮを反転レベルシフトしてなる高電圧レベルのディジタル信号である反転出力信号ＯＵＴｘ用の反転出力端子である。 Reference numeral 102 denotes an output terminal for an output signal OUT which is a high voltage level digital signal obtained by shifting the level of the input signal IN. 103 denotes an inverted output signal which is a high voltage level digital signal obtained by shifting the input signal IN by an inverted level. This is an inverting output terminal for OUTx.

１０４は電源電圧ＶＤＤ２、ＶＳＳ間で動作する基本レベルシフト回路であり、相補入力信号ＩＮ、ＩＮｘを入力して、これら相補入力信号ＩＮ、ＩＮｘをレベルシフトしてなる相補出力信号ＯＵＴ、ＯＵＴｘを出力するものである。 A basic level shift circuit 104 operates between the power supply voltages VDD2 and VSS. The complementary input signals IN and INx are input, and complementary output signals OUT and OUTx obtained by level-shifting the complementary input signals IN and INx are output. To do.

基本レベルシフト回路１０４において、１０５は反転出力信号ＯＵＴｘをプルアップするためのｐＭＯＳＦＥＴ、１０６は出力信号ＯＵＴをプルアップするためのｐＭＯＳＦＥＴ、１０７は反転出力信号ＯＵＴｘをプルダウンするためのｎＭＯＳＦＥＴ、１０８は出力信号ＯＵＴをプルダウンするためのｎＭＯＳＦＥＴである。 In the basic level shift circuit 104, 105 is a pMOSFET for pulling up the inverted output signal OUTx, 106 is a pMOSFET for pulling up the output signal OUT, 107 is an nMOSFET for pulling down the inverted output signal OUTx, and 108 is an output. This is an nMOSFET for pulling down the signal OUT.

１０９、１１０はｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップを補充して加速するためのｐＭＯＳＦＥＴ、１１１、１１２はｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップを補充して加速するためのｐＭＯＳＦＥＴである。 109 and 110 are pMOSFETs for supplementing and accelerating the pull-up of the inverted output signal OUTx by the pMOSFET 105, and 111 and 112 are pMOSFETs for supplementing and accelerating the pull-up of the output signal OUT by the pMOSFET 106.

１１３はｐＭＯＳＦＥＴ１０９のＯＮ、ＯＦＦを制御する制御回路であり、１１４〜１１６は出力信号ＯＵＴを反転遅延する反転遅延回路を構成する縦列接続された反転回路である。１１７はｐＭＯＳＦＥＴ１１１のＯＮ、ＯＦＦを制御する制御回路であり、１１８〜１２０は反転出力信号ＯＵＴｘを反転遅延する反転遅延回路を構成する縦列接続された反転回路である。 Reference numeral 113 denotes a control circuit that controls ON / OFF of the pMOSFET 109, and reference numerals 114 to 116 denote cascade-connected inverting circuits that constitute an inverting delay circuit that inverts and delays the output signal OUT. Reference numeral 117 denotes a control circuit that controls ON / OFF of the pMOSFET 111, and 118 to 120 denote cascade-connected inverting circuits that constitute an inverting delay circuit that inverts and delays the inverted output signal OUTx.

反転回路１１４〜１１６、１１８〜１２０は、電源電圧ＶＤＤ２、ＶＳＳ間で動作するものであり、例えば、１個のプルアップ用のｐＭＯＳＦＥＴと１個のプルダウン用のｎＭＯＳＦＥＴからなるＣＭＯＳ構成の反転回路とされており、遅延時間を同一とするものである。 The inverting circuits 114 to 116 and 118 to 120 operate between the power supply voltages VDD2 and VSS. For example, the inverting circuits 114 to 116 and 118 to 120 are CMOS inverting circuits composed of one pull-up pMOSFET and one pull-down nMOSFET. The delay time is the same.

なお、入力端子１００はｎＭＯＳＦＥＴ１０７のゲートおよび反転回路１０１の入力端子に接続され、反転回路１０１の出力端子はｎＭＯＳＦＥＴ１０８のゲートに接続されている。低電圧系のディジタル回路から入力信号ＩＮと共に反転入力信号ＩＮｘが与えられる場合には、反転回路１０１は不要である。 The input terminal 100 is connected to the gate of the nMOSFET 107 and the input terminal of the inverting circuit 101, and the output terminal of the inverting circuit 101 is connected to the gate of the nMOSFET 108. When the inverted input signal INx is given together with the input signal IN from the low-voltage digital circuit, the inverting circuit 101 is not necessary.

また、ｐＭＯＳＦＥＴ１０５、１０６のソースはＶＤＤ２電源線に接続され、ｎＭＯＳＦＥＴ１０７、１０８のソースはＶＳＳ電源線に接続され、ｐＭＯＳＦＥＴ１０５およびｎＭＯＳＦＥＴ１０７のドレインは、ｐＭＯＳＦＥＴ１０６のゲートおよび反転出力端子１０３に接続され、ｐＭＯＳＦＥＴ１０６およびｎＭＯＳＦＥＴ１０８のドレインはｐＭＯＳＦＥＴ１０５のゲートおよび出力端子１０２に接続されている。 The sources of the pMOSFETs 105 and 106 are connected to the VDD2 power supply line, the sources of the nMOSFETs 107 and 108 are connected to the VSS power supply line, the drains of the pMOSFET 105 and the nMOSFET 107 are connected to the gate of the pMOSFET 106 and the inverted output terminal 103, and the pMOSFET 106 and the nMOSFET 108. Is connected to the gate of the pMOSFET 105 and the output terminal 102.

また、ｐＭＯＳＦＥＴ１０９、１１０はＶＤＤ２電源線とｐＭＯＳＦＥＴ１０５のドレインとの間にカスコード接続され、ｐＭＯＳＦＥＴ１０９のゲートは反転回路１１６の出力端子に接続され、反転回路１１４の入力端子およびｐＭＯＳＦＥＴ１１０のゲートは出力端子１０２に接続されている。 The pMOSFETs 109 and 110 are cascode-connected between the VDD2 power supply line and the drain of the pMOSFET 105, the gate of the pMOSFET 109 is connected to the output terminal of the inverting circuit 116, the input terminal of the inverting circuit 114 and the gate of the pMOSFET 110 to the output terminal 102. It is connected.

なお、ｐＭＯＳＦＥＴ１０９のゲートを反転回路１１６の出力端子に接続し、ｐＭＯＳＦＥＴ１１０のゲートを出力端子１０２に接続する代わりに、ｐＭＯＳＦＥＴ１０９のゲートを出力端子１０２に接続し、ｐＭＯＳＦＥＴ１１０のゲートを反転回路１１６の出力端子に接続するようにしても良い。 Instead of connecting the gate of the pMOSFET 109 to the output terminal of the inverting circuit 116 and connecting the gate of the pMOSFET 110 to the output terminal 102, the gate of the pMOSFET 109 is connected to the output terminal 102, and the gate of the pMOSFET 110 is connected to the output terminal of the inverting circuit 116. You may make it connect to.

また、ｐＭＯＳＦＥＴ１１１、１１２はＶＤＤ２電源線とｐＭＯＳＦＥＴ１０６のドレインとの間にカスコード接続され、ｐＭＯＳＦＥＴ１１１のゲートは反転回路１２０の出力端子に接続され、反転回路１１８の入力端子およびｐＭＯＳＦＥＴ１１２のゲートは反転出力端子１０３に接続されている。 The pMOSFETs 111 and 112 are cascode-connected between the VDD2 power supply line and the drain of the pMOSFET 106, the gate of the pMOSFET 111 is connected to the output terminal of the inverting circuit 120, and the input terminal of the inverting circuit 118 and the gate of the pMOSFET 112 are the inverting output terminal 103. It is connected to the.

なお、ｐＭＯＳＦＥＴ１１１のゲートを反転回路１２０の出力端子に接続し、ｐＭＯＳＦＥＴ１１２のゲートを反転出力端子１０３に接続する代わりに、ｐＭＯＳＦＥＴ１１１のゲートを反転出力端子１０３に接続し、ｐＭＯＳＦＥＴ１１２のゲートを反転回路１２０の出力端子に接続するようにしても良い。 Instead of connecting the gate of the pMOSFET 111 to the output terminal of the inverting circuit 120 and connecting the gate of the pMOSFET 112 to the inverting output terminal 103, the gate of the pMOSFET 111 is connected to the inverting output terminal 103 and the gate of the pMOSFET 112 is connected to the inverting circuit 120. You may make it connect to an output terminal.

図２〜図６は本発明の一実施形態の動作を説明するための回路図である。本発明の一実施形態においては、図２に示すように、入力信号ＩＮ＝Ｌレベルである場合、ｎＭＯＳＦＥＴ１０７＝ＯＦＦ状態、反転入力信号ＩＮｘ＝Ｈレベル、ｎＭＯＳＦＥＴ１０８＝ＯＮ状態となる。また、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ１０５＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｈレベル、ｐＭＯＳＦＥＴ１０６＝ＯＦＦ状態となる。 2 to 6 are circuit diagrams for explaining the operation of the embodiment of the present invention. In the embodiment of the present invention, as shown in FIG. 2, when the input signal IN = L level, the nMOSFET 107 = OFF state, the inverted input signal INx = H level, and the nMOSFET 108 = ON state. Further, the output signal OUT = L level, the pMOSFET 105 = ON state, the inverted output signal OUTx = H level, and the pMOSFET 106 = OFF state.

また、ｐＭＯＳＦＥＴ１１０＝ＯＮ状態、反転回路１１６の出力＝Ｈレベル、ｐＭＯＳＦＥＴ１０９＝ＯＦＦ状態となる。また、ｐＭＯＳＦＥＴ１１２＝ＯＦＦ状態、反転回路１２０の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１１１＝ＯＮ状態となる。 Further, the pMOSFET 110 = ON state, the output of the inverting circuit 116 = H level, and the pMOSFET 109 = OFF state. Further, the pMOSFET 112 = OFF state, the output of the inverting circuit 120 = L level, and the pMOSFET 111 = ON state.

この状態から、図３に示すように、入力信号ＩＮ＝Ｈレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＮ状態となり、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ１０６＝ＯＮ状態、ｐＭＯＳＦＥＴ１１２＝ＯＮ状態となる。また、反転入力信号ＩＮｘは、反転回路１０１の遅延時間ΔＴ１だけ遅延してＬレベルとなり、ｎＭＯＳＦＥＴ１０８＝ＯＦＦ状態となる。 As shown in FIG. 3, when the input signal IN = H level from this state, the nMOSFET 107 = ON state, the inverted output signal OUTx = L level, the pMOSFET 106 = ON state, and the pMOSFET 112 = ON state. Further, the inverting input signal INx is delayed by the delay time ΔT1 of the inverting circuit 101 and becomes L level, and the nMOSFET 108 = OFF state.

この結果、ｐＭＯＳＦＥＴ１０６は出力信号ＯＵＴをプルアップし始めると共に、ｐＭＯＳＦＥＴ１１１、１１２は、ｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップを補充して加速する。そして、出力信号ＯＵＴ＝Ｈレベルになると、ｐＭＯＳＦＥＴ１０５＝ＯＦＦ状態、ｐＭＯＳＦＥＴ１１０＝ＯＦＦ状態となる。 As a result, the pMOSFET 106 starts to pull up the output signal OUT, and the pMOSFETs 111 and 112 supplement the pull-up of the output signal OUT by the pMOSFET 106 and accelerate it. When the output signal OUT = H level, the pMOSFET 105 = OFF state and the pMOSFET 110 = OFF state.

そして、反転出力信号ＯＵＴｘ＝Ｌレベルになった時から、反転回路１１８〜１２０の合成遅延時間ΔＴ３が経過すると、図４に示すように、反転回路１２０の出力＝Ｈレベルとなり、ｐＭＯＳＦＥＴ１１１＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ１１１、１１２による出力信号ＯＵＴのプルアップ加速動作は終了する。 Then, when the combined delay time ΔT3 of the inverting circuits 118 to 120 elapses from when the inverting output signal OUTx = L level, the output of the inverting circuit 120 becomes H level and the pMOSFET 111 = OFF state as shown in FIG. Thus, the pull-up acceleration operation of the output signal OUT by the pMOSFETs 111 and 112 ends.

また、出力信号ＯＵＴ＝Ｈレベルになった時から、反転回路１１４〜１１６の合成遅延時間ΔＴ３が経過すると、反転回路１１６の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１０９＝ＯＮ状態となる。 When the combined delay time ΔT3 of the inverting circuits 114 to 116 elapses from when the output signal OUT = H level, the output of the inverting circuit 116 becomes L level and the pMOSFET 109 = ON state.

この状態から、図５に示すように、入力信号ＩＮ＝Ｌレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＦＦ状態となる。また、反転入力信号ＩＮｘは、反転回路１０１の遅延時間ΔＴ１だけ遅延してＨレベルとなり、ｎＭＯＳＦＥＴ１０８＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ１０５＝ＯＮ状態、ｐＭＯＳＦＥＴ１１０＝ＯＮ状態となる。 From this state, as shown in FIG. 5, when the input signal IN = L level, the nMOSFET 107 = OFF state. Further, the inverting input signal INx is delayed by the delay time ΔT1 of the inverting circuit 101 and becomes H level, and the nMOSFET 108 = ON state, the output signal OUT = L level, the pMOSFET 105 = ON state, and the pMOSFET 110 = ON state.

この結果、ｐＭＯＳＦＥＴ１０５は反転出力信号ＯＵＴｘをプルアップし始めると共に、ｐＭＯＳＦＥＴ１０９、１１０は、ｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップを補充して加速する。そして、反転出力信号ＯＵＴｘ＝Ｈレベルになると、ｐＭＯＳＦＥＴ１０６＝ＯＦＦ状態、ｐＭＯＳＦＥＴ１１２＝ＯＦＦ状態となる。 As a result, the pMOSFET 105 starts to pull up the inverted output signal OUTx, and the pMOSFETs 109 and 110 supplement the pull-up of the inverted output signal OUTx by the pMOSFET 105 and accelerate it. When the inverted output signal OUTx = H level, the pMOSFET 106 = OFF state and the pMOSFET 112 = OFF state.

そして、出力信号ＯＵＴ＝Ｌレベルになった時から、反転回路１１４〜１１６の合成遅延時間ΔＴ３が経過すると、図６に示すように、反転回路１１６の出力＝Ｈレベルとなり、ｐＭＯＳＦＥＴ１０９＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ１０９、１１０による出力信号ＯＵＴのプルアップ加速動作は終了する。 When the combined delay time ΔT3 of the inverting circuits 114 to 116 elapses from when the output signal OUT = L level, the output of the inverting circuit 116 becomes H level and the pMOSFET 109 becomes OFF as shown in FIG. , The pull-up acceleration operation of the output signal OUT by the pMOSFETs 109 and 110 ends.

また、反転出力信号ＯＵＴｘ＝Ｈレベルになった時から、反転回路１１８〜１２０の合成遅延時間ΔＴ３が経過すると、反転回路１２０の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１１０の状態＝ＯＮ状態となり、図２に示す状態と同一となる。 Further, when the combined delay time ΔT3 of the inverting circuits 118 to 120 elapses from when the inverted output signal OUTx becomes H level, the output of the inverting circuit 120 becomes L level and the state of the pMOSFET 110 becomes ON state, as shown in FIG. It becomes the same as the state.

図７は図８に示す従来のレベルシフト回路および本発明の一実施形態の動作（シミュレーション結果）を示す波形図である。図７中、（Ａ）は図８に示す従来のレベルシフト回路における入力信号ＩＮおよび出力信号ＯＵＴを示し、（Ｂ）は本発明の一実施形態における入力信号ＩＮおよび出力信号ＯＵＴを示している。 FIG. 7 is a waveform diagram showing the operation (simulation result) of the conventional level shift circuit shown in FIG. 8 and one embodiment of the present invention. 7A shows the input signal IN and the output signal OUT in the conventional level shift circuit shown in FIG. 8, and FIG. 7B shows the input signal IN and the output signal OUT in one embodiment of the present invention. .

また、ＴＡは、図８に示す従来のレベルシフト回路において、入力信号ＩＮがＬレベルからＨレベルに変化した後、出力信号ＯＵＴがＬレベルからＨレベルに変化するまでの遅延時間を示し、ＴＢは、本発明の一実施形態において、入力信号ＩＮがＬレベルからＨレベルに変化した後、出力信号ＯＵＴがＬレベルからＨレベルに変化するまでの遅延時間を示している。 TA represents a delay time until the output signal OUT changes from L level to H level after the input signal IN changes from L level to H level in the conventional level shift circuit shown in FIG. In the embodiment of the present invention, the delay time from when the input signal IN changes from the L level to the H level until the output signal OUT changes from the L level to the H level is shown.

本発明の一実施形態によれば、出力信号ＯＵＴのプルアップの遅延時間は、図８に示す従来のレベルシフト回路の場合よりも（ＴＡ−ＴＢ）だけ短くなっているが、これは、本発明の一実施形態がＮＯＲ回路８１５、８２１および反転回路８１６、８２２を設けないようにした結果である。 According to one embodiment of the present invention, the pull-up delay time of the output signal OUT is shorter by (TA-TB) than that of the conventional level shift circuit shown in FIG. One embodiment of the invention is a result of not providing the NOR circuits 815 and 821 and the inverting circuits 816 and 822.

以上のように、本発明の一実施形態では、入力信号ＩＮがＬレベルからＨレベルに変化すると、この変化は、ｎＭＯＳＦＥＴ１０７を経由してｐＭＯＳＦＥＴ１１２のゲートに伝達し、ｐＭＯＳＦＥＴ１１２がＯＮ状態となり、ｐＭＯＳＦＥＴ１１１、１１２により、ｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップが加速されて、出力信号ＯＵＴはＬレベルからＨレベルに変化する。 As described above, in one embodiment of the present invention, when the input signal IN changes from the L level to the H level, this change is transmitted to the gate of the pMOSFET 112 via the nMOSFET 107, and the pMOSFET 112 is turned on. 112, the pull-up of the output signal OUT by the pMOSFET 106 is accelerated, and the output signal OUT changes from the L level to the H level.

即ち、本発明の一実施形態によれば、図８に示す従来のレベルシフト回路が有するＮＯＲ回路８２１および反転回路８２２に相当する回路を設けず、反転出力端子１０３をｐＭＯＳＦＥＴ１１２のゲートに直接接続しているので、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路の遅延を小さくし、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ１０８への信号経路の遅延差の絶対値を小さくすることができる。 That is, according to one embodiment of the present invention, the circuit corresponding to the NOR circuit 821 and the inverting circuit 822 included in the conventional level shift circuit shown in FIG. 8 is not provided, and the inverting output terminal 103 is directly connected to the gate of the pMOSFET 112. Therefore, the delay of the signal path to the pMOSFET 112 when the input signal IN changes from L level to H level is reduced, and the signal path to the pMOSFET 112 when the input signal IN changes from L level to H level; The absolute value of the delay difference of the signal path to the nMOSFET 108 when the input signal IN changes from the H level to the L level can be reduced.

したがって、製造プロセスにバラツキが発生した場合であっても、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ１０８への信号経路との間の遅延差のバラツキを小さくすることができ、出力信号ＯＵＴのデューティ比の変化を小さく抑えることができる。 Therefore, even when the manufacturing process varies, the signal path to the pMOSFET 112 when the input signal IN changes from the L level to the H level and the input signal IN when the input signal IN changes from the H level to the L level. Variations in the delay difference between the signal path to the nMOSFET 108 can be reduced, and the change in the duty ratio of the output signal OUT can be reduced.

また、本発明の一実施形態では、入力信号ＩＮがＨレベルからＬレベルに変化すると、この変化は、反転回路１０１およびｎＭＯＳＦＥＴ１０８を経由してｐＭＯＳＦＥＴ１１０のゲートに伝達し、ｐＭＯＳＦＥＴ１１０がＯＮ状態となり、ｐＭＯＳＦＥＴ１０９、１１０により、ｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップが加速されて、反転出力信号ＯＵＴｘはＬレベルからＨレベルに変化する。 In one embodiment of the present invention, when the input signal IN changes from the H level to the L level, this change is transmitted to the gate of the pMOSFET 110 via the inverting circuit 101 and the nMOSFET 108, and the pMOSFET 110 is turned on. 110, the pull-up of the inverted output signal OUTx by the pMOSFET 105 is accelerated, and the inverted output signal OUTx changes from the L level to the H level.

即ち、本発明の一実施形態によれば、図８に示す従来のレベルシフト回路が有するＮＯＲ回路８１５および反転回路８１６に相当する回路を設けず、出力端子１０２をｐＭＯＳＦＥＴ１１０のゲートに直接接続しているので、入力信号ＩＮがＨレベルからＬレベルに変化した際のｐＭＯＳＦＥＴ１１０への信号経路の遅延を小さくすることができる。 That is, according to one embodiment of the present invention, no circuit corresponding to the NOR circuit 815 and the inverting circuit 816 included in the conventional level shift circuit shown in FIG. 8 is provided, and the output terminal 102 is directly connected to the gate of the pMOSFET 110. Therefore, the delay of the signal path to the pMOSFET 110 when the input signal IN changes from the H level to the L level can be reduced.

したがって、製造プロセスにバラツキが発生した場合であっても、入力信号ＩＮがＨレベルからＬレベルに変化した際のｐＭＯＳＦＥＴ１１０への信号経路の遅延のバラツキを小さくすることができ、反転出力信号ＯＵＴｘのデューティ比の変化を小さく抑えることができる。 Therefore, even when variations occur in the manufacturing process, variations in the signal path delay to the pMOSFET 110 when the input signal IN changes from H level to L level can be reduced, and the inverted output signal OUTx can be reduced. A change in the duty ratio can be kept small.

なお、本発明の一実施形態においては、例えば、ＶＤＤ２を３.３Ｖ、ＶＤＤ１を１.２Ｖ、ＶＳＳを０Ｖとした場合について説明したが、本発明は、この場合に限らず、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳの関係にある場合に広く適用することができる。 In the embodiment of the present invention, for example, VDD2 is set to 3.3V, VDD1 is set to 1.2V, and VSS is set to 0V. However, the present invention is not limited to this case, and VDD2> VDD1> The present invention can be widely applied when the relationship is VSS.

本発明の一実施形態の回路図である。It is a circuit diagram of one embodiment of the present invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 図８に示す従来のレベルシフト回路および本発明の一実施形態の動作（シミュレーション結果）を示す波形図である。FIG. 9 is a waveform diagram showing an operation (simulation result) of the conventional level shift circuit shown in FIG. 8 and one embodiment of the present invention. 従来のレベルシフト回路の一例の回路図である。It is a circuit diagram of an example of the conventional level shift circuit. 図８に示す従来のレベルシフト回路の動作を説明するための回路図である。FIG. 9 is a circuit diagram for explaining the operation of the conventional level shift circuit shown in FIG. 8. 図８に示す従来のレベルシフト回路の動作を説明するための回路図である。FIG. 9 is a circuit diagram for explaining the operation of the conventional level shift circuit shown in FIG. 8. 図８に示す従来のレベルシフト回路の動作を説明するための回路図である。FIG. 9 is a circuit diagram for explaining the operation of the conventional level shift circuit shown in FIG. 8.

Explanation of symbols

１００…入力端子
１０１…反転回路
１０２…出力端子
１０３…反転出力端子
１０４…基本レベルシフト回路
１０５、１０６…ｐＭＯＳＦＥＴ
１０７、１０８…ｎＭＯＳＦＥＴ
１０９〜１１２…ｐＭＯＳＦＥＴ
１１３…制御回路
１１４〜１１６…反転回路
１１７…制御回路
１１８〜１２０…反転回路
８００…入力端子
８０１…反転回路
８０２…出力端子
８０３…反転出力端子
８０４…基本レベルシフト回路
８０５、８０６…ｐＭＯＳＦＥＴ
８０７、８０８…ｎＭＯＳＦＥＴ
８０９、８１０…ｐＭＯＳＦＥＴ
８１１…制御回路
８１２〜８１４…反転回路
８１５…ＮＯＲ回路
８１６…反転回路
８１７…制御回路
８１８〜８２０…反転回路
８２１…ＮＯＲ回路
８２２…反転回路

DESCRIPTION OF SYMBOLS 100 ... Input terminal 101 ... Inverting circuit 102 ... Output terminal 103 ... Inverting output terminal 104 ... Basic level shift circuit 105, 106 ... pMOSFET
107, 108 ... nMOSFET
109-112 ... pMOSFET
DESCRIPTION OF SYMBOLS 113 ... Control circuit 114-116 ... Inversion circuit 117 ... Control circuit 118-120 ... Inversion circuit 800 ... Input terminal 801 ... Inversion circuit 802 ... Output terminal 803 ... Inversion output terminal 804 ... Basic level shift circuit 805, 806 ... pMOSFET
807, 808 ... nMOSFET
809, 810 ... pMOSFET
811 ... Control circuit 812 to 814 ... Inversion circuit 815 ... NOR circuit 816 ... Inversion circuit 817 ... Control circuit 818 to 820 ... Inversion circuit 821 ... NOR circuit 822 ... Inversion circuit

Claims

A first conductivity type first and second FET having a source connected to a first power supply line for supplying a first voltage;
A second conductivity type third and fourth FET having a source connected to a second power supply line for supplying a second voltage lower than the first voltage;
Connecting drains of the second and fourth FETs to a gate and a first output terminal of the first FET;
Connecting drains of the first and third FETs to a gate and a second output terminal of the second FET;
An input signal is applied to the gate of the third FET, the third voltage being lower than the first voltage and higher than the second voltage being a high potential and the second voltage being a low potential.
A level shift circuit having a basic level shift circuit in which an inverted input signal obtained by inverting the input signal is given to a gate of the fourth FET;
Cascade-connected in random order the fifth and sixth FETs of the first conductivity type between the first power supply line and the drain of the first FET,
Cascade connection of the first conductivity type seventh and eighth FETs in random order between the first power supply line and the drain of the second FET,
A first inversion delay circuit is connected between the first output terminal and the gate of the fifth FET;
Connecting the first output terminal to the gate of the sixth FET;
A second inversion delay circuit is connected between the second output terminal and the gate of the seventh FET;
A level shift circuit comprising: the second output terminal connected to the gate of the eighth FET.

2. The level shift circuit according to claim 1, further comprising an inverting circuit that operates between the third voltage and the second voltage, and that inverts the input signal to generate the inverted input signal.