JP2006261416A - Semiconductor capacitor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor capacitor wherein the deterioration of a breakdown voltage yield and the deterioration of the life of an insulating film can be prevented. <P>SOLUTION: In the semiconductor capacitor 1, the plan layout of a trench 5 is made to be an annular square closed loop without an open end. Consequently, a stress concentration etc. to a trench structure is alleviated upon the formation of the trench 5, and the occurrence of a crystal defect in the semiconductor substrate 2 can be prevented. Thus, the deterioration of the breakdown voltage yield of the insulating film 6 formed on a semiconductor substrate 2 can be prevented, and the deterioration of the life of the insulating film 6 can be prevented in the semiconductor capacitor 1. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体基板にトレンチを形成すると共に、このトレンチ内を含むように絶縁膜を介して電極を形成することでキャパシタを構成してなる半導体キャパシタに関するものである。   The present invention relates to a semiconductor capacitor in which a capacitor is formed by forming a trench in a semiconductor substrate and forming an electrode through an insulating film so as to include the inside of the trench.

従来より、半導体基板にトレンチを形成すると共に、このトレンチ内を含むように絶縁膜を介して電極を形成することでキャパシタを構成してなるトレンチ構造の半導体キャパシタが知られている（例えば、特許文献１参照）。図７は、従来のトレンチ構造の半導体キャパシタの平面レイアウトを示したものである。   2. Description of the Related Art Conventionally, a trench structure semiconductor capacitor is known in which a capacitor is formed by forming a trench in a semiconductor substrate and forming an electrode through an insulating film so as to include the inside of the trench (for example, a patent) Reference 1). FIG. 7 shows a planar layout of a conventional semiconductor capacitor having a trench structure.

図７（ａ）、（ｂ）で示されているように、半導体基板Ｊ１におけるアクティブ領域Ｊ２内に複数本のトレンチＪ３をストライプ状に形成したり、複数個の四角形状のトレンチＪ３をマトリクス状に形成している。そして、半導体基板Ｊ１のうちトレンチＪ３内を含むアクティブ領域Ｊ２全域を覆うように絶縁膜（図示せず）が形成され、かつ、この絶縁膜の表面に電極Ｊ４が形成されることで、トレンチ構造の半導体キャパシタが構成されている。   As shown in FIGS. 7A and 7B, a plurality of trenches J3 are formed in a stripe shape in the active region J2 of the semiconductor substrate J1, or a plurality of rectangular trenches J3 are formed in a matrix. Is formed. Then, an insulating film (not shown) is formed so as to cover the entire active region J2 including the inside of the trench J3 in the semiconductor substrate J1, and an electrode J4 is formed on the surface of the insulating film, thereby forming a trench structure. The semiconductor capacitor is configured.

このように構成されたトレンチ構造の半導体キャパシタは、トレンチ内まで電極が入り込んだ構造となるため、プレーナ構造のキャパシタと比べて、トレンチの側壁分だけ単位面積あたりの容量値を大きくできるという長所を有している。
特開平２０００−２４２５３７号公報 The semiconductor capacitor having the trench structure configured as described above has a structure in which the electrode is inserted into the trench, so that the capacitance value per unit area can be increased by the side wall of the trench compared with the capacitor having the planar structure. Have.
JP 2000-242537 A

しかしながら、上記のように、トレンチを形成する際のプロセス途中で、トレンチ構造部への応力集中等により、半導体基板に結晶欠陥が発生する場合がある。具体的には、結晶欠陥は、トレンチの開放端となっている位置に発生する傾向があり、図７（ａ）の場合には、各トレンチの先端位置において結晶欠陥が発生し易く、図７（ｂ）の場合には、各トレンチの角部において結晶欠陥が発生し易い。このような結晶欠陥が存在すると、半導体基板の表面に形成される絶縁膜の耐圧歩留まりが低下したり、絶縁膜の寿命が低下するという問題がある。   However, as described above, a crystal defect may occur in the semiconductor substrate due to stress concentration on the trench structure part during the process of forming the trench. Specifically, the crystal defect tends to occur at a position that is an open end of the trench. In the case of FIG. 7A, the crystal defect is likely to occur at the tip position of each trench. In the case of (b), crystal defects are likely to occur at the corners of each trench. When such crystal defects exist, there is a problem that the breakdown voltage yield of the insulating film formed on the surface of the semiconductor substrate is reduced and the life of the insulating film is reduced.

本発明は上記点に鑑みて、絶縁膜の耐圧歩留まりの低下を防げ、また、絶縁膜の寿命の低下を防止できる半導体キャパシタを提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor capacitor capable of preventing a decrease in breakdown voltage yield of an insulating film and preventing a decrease in the lifetime of the insulating film.

上記目的を達成するため、請求項１に記載の発明では、半導体基板（２）のアクティブ領域（３）における表面にトレンチ（５）を形成すると共に、該トレンチ（５）を含む半導体基板の表面に絶縁膜（６）を形成し、かつ、該絶縁膜（６）の表面に電極（７）を形成することで、絶縁膜（６）の両側に位置する電極（７）と半導体基板（２）とによりキャパシタ（１）を構成してなるトレンチ構造の半導体キャパシタであって、トレンチ（５）の平面レイアウトは、閉ループとなる環状とされていることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, a trench (5) is formed on the surface of the active region (3) of the semiconductor substrate (2), and the surface of the semiconductor substrate including the trench (5) is formed. An insulating film (6) is formed on the insulating film (6), and an electrode (7) is formed on the surface of the insulating film (6), so that the electrode (7) located on both sides of the insulating film (6) and the semiconductor substrate (2 ) To form a capacitor (1), which is characterized in that the planar layout of the trench (5) is an annular loop.

このように、トレンチ（５）の平面レイアウトを閉ループとなる環状とすることで、トレンチ（５）の形成の際にトレンチ構造部への応力集中等が緩和され、半導体基板（２）に結晶欠陥が発生することが防止される。このため、半導体基板（２）の表面に形成される絶縁膜（６）の耐圧歩留まりの低下を防げ、また、絶縁膜（６）の寿命の低下を防止できる半導体キャパシタとすることが可能となる。   As described above, the planar layout of the trench (5) is a closed loop, which reduces stress concentration in the trench structure when the trench (5) is formed, and causes crystal defects in the semiconductor substrate (2). Is prevented from occurring. For this reason, it becomes possible to make a semiconductor capacitor that can prevent the breakdown voltage yield of the insulating film (6) formed on the surface of the semiconductor substrate (2) from decreasing and also prevent the lifetime of the insulating film (6) from decreasing. .

例えば、請求項２に示されるように、トレンチの平面レイアウトとしては、環状の多角形、具体的には、請求項３に示されるような環状の正方形もしくは正八角形などが挙げられる。   For example, as shown in claim 2, the planar layout of the trench includes an annular polygon, specifically, an annular square or regular octagon as shown in claim 3.

請求項４に記載の発明では、半導体基板（２）は、埋め込み絶縁膜（２ｃ）を挟んで２つのシリコン基板（２ａ、２ｂ）が貼り合わされてなるＳＯＩ基板によって構成され、２つのシリコン基板（２ａ、２ｂ）のうちの１つを素子形成基板として、該素子形成基板に埋め込み絶縁膜（２ｃ）まで達するディープトレンチ（８）を形成し、このディープトレンチ（８）によってアクティブ領域（４）を囲むことで、アクティブ領域（４）が絶縁分離されていることを特徴としている。   In the invention according to claim 4, the semiconductor substrate (2) is constituted by an SOI substrate in which two silicon substrates (2a, 2b) are bonded to each other with a buried insulating film (2c) interposed therebetween. 2a, 2b) is used as an element formation substrate, and a deep trench (8) reaching the buried insulating film (2c) is formed in the element formation substrate, and the active region (4) is formed by the deep trench (8). The active region (4) is insulated and separated by surrounding.

このように、ＳＯＩ基板にディープトレンチ（８）を形成し、このディープトレンチ（８）によって半導体キャパシタが形成されるアクティブ領域（４）を他の領域から絶縁分離した構成とすれば、アクティブ領域（４）の電位を確実に固定することができ、半導体キャパシタの誤動作を防止することが可能となる。   As described above, when the deep trench (8) is formed in the SOI substrate and the active region (4) in which the semiconductor capacitor is formed by the deep trench (8) is isolated from other regions, the active region ( The potential of 4) can be reliably fixed, and the malfunction of the semiconductor capacitor can be prevented.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図、図２は、半導体キャパシタ１の断面模式図である。以下、これらの図を参照して、本実施形態における半導体キャパシタ１の構成について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a plan layout view of a semiconductor capacitor 1 to which the present embodiment is applied, and FIG. 2 is a schematic cross-sectional view of the semiconductor capacitor 1. Hereinafter, the configuration of the semiconductor capacitor 1 in the present embodiment will be described with reference to these drawings.

図１、図２に示されるように、例えばシリコン基板等、周知の半導体基板２に、ＬＯＣＯＳ酸化膜などの素子分離絶縁膜３によって他の領域と絶縁分離された形でアクティブ領域４が形成されている。このアクティブ領域４において、半導体基板２の表層部には複数個のトレンチ５が形成されている。   As shown in FIGS. 1 and 2, an active region 4 is formed on a known semiconductor substrate 2 such as a silicon substrate in a form that is insulated from other regions by an element isolation insulating film 3 such as a LOCOS oxide film. ing. In the active region 4, a plurality of trenches 5 are formed in the surface layer portion of the semiconductor substrate 2.

複数個のトレンチ５は、それぞれ平面形状が環状の正方形で構成されている。つまり、複数個のトレンチ５は、開放端が存在しない閉ループとなる環状の多角形で構成され、多角形の中は半導体基板２の表面がそのまま残された状態としている。これら各トレンチ５は、図２に示されるように、半導体基板２の所定深さの位置まで一様に形成され、その幅も一定幅とされている。   Each of the plurality of trenches 5 is formed of a square having an annular shape in plan view. In other words, the plurality of trenches 5 are formed of an annular polygon that forms a closed loop with no open end, and the surface of the semiconductor substrate 2 remains in the polygon. As shown in FIG. 2, each of these trenches 5 is uniformly formed up to a predetermined depth position of the semiconductor substrate 2, and the width thereof is also constant.

また、図２に示されるように、アクティブ領域４において、トレンチ５内を含む半導体基板２の表面には、酸化膜などの絶縁膜６が形成されている。この絶縁膜６は半導体キャパシタ１の容量に合せた膜厚で構成されている。   Further, as shown in FIG. 2, in the active region 4, an insulating film 6 such as an oxide film is formed on the surface of the semiconductor substrate 2 including the inside of the trench 5. The insulating film 6 is formed with a film thickness that matches the capacitance of the semiconductor capacitor 1.

そして、このように構成された絶縁膜６の表面に金属もしくは不純物がドーピングされたＰｏｌｙ−Ｓｉ等によって電極７が形成されることで、半導体キャパシタ１が構成されている。このように構成された半導体キャパシタ１は、例えば半導体基板２がＧＮＤ電位に固定され、電極７が半導体キャパシタ１の備えられる電気回路の所望位置に接続されることで、電気回路中に組み込まれるようになっている。   And the semiconductor capacitor 1 is comprised by forming the electrode 7 by Poly-Si etc. with which the metal or the impurity was doped on the surface of the insulating film 6 comprised in this way. The semiconductor capacitor 1 configured as described above is incorporated into an electric circuit by, for example, fixing the semiconductor substrate 2 to the GND potential and connecting the electrode 7 to a desired position of the electric circuit provided with the semiconductor capacitor 1. It has become.

なお、このような構造の半導体キャパシタ１は、従来の半導体キャパシタ１とほぼ同様の工程によって製造される。具体的には、従来に対して、トレンチ５を形成する際のマスク形状を変更するのみで、本実施形態の半導体キャパシタ１を製造することができる。   The semiconductor capacitor 1 having such a structure is manufactured by almost the same process as the conventional semiconductor capacitor 1. Specifically, the semiconductor capacitor 1 of the present embodiment can be manufactured only by changing the mask shape when forming the trench 5 as compared with the conventional case.

続いて、このような構造の半導体キャパシタ１により得られる効果について説明する。本実施形態の半導体キャパシタ１では、トレンチ５の平面レイアウトを開放端が無い閉ループとなる環状の正方形としている。このため、トレンチ５形成の際にトレンチ構造部への応力集中等が緩和され、半導体基板２に結晶欠陥が発生することが防止される。   Next, effects obtained by the semiconductor capacitor 1 having such a structure will be described. In the semiconductor capacitor 1 of the present embodiment, the planar layout of the trench 5 is an annular square that forms a closed loop with no open end. For this reason, when the trench 5 is formed, stress concentration or the like on the trench structure is alleviated, and crystal defects are prevented from occurring in the semiconductor substrate 2.

このため、半導体基板２の表面に形成される絶縁膜６の耐圧歩留まりの低下を防げ、また、絶縁膜６の寿命の低下を防止できる半導体キャパシタ１とすることが可能となる。   For this reason, it becomes possible to make the semiconductor capacitor 1 capable of preventing the breakdown voltage yield of the insulating film 6 formed on the surface of the semiconductor substrate 2 from decreasing and preventing the lifetime of the insulating film 6 from decreasing.

（第２実施形態）
本発明の第２実施形態について説明する。図３は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図である。以下、図３を用いて説明するが、本実施形態における半導体キャパシタ１の基本構造は、図１、図２に示す第１実施形態の半導体キャパシタ１と同様であるため、異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. FIG. 3 is a plan layout view of the semiconductor capacitor 1 to which the present embodiment is applied. Hereinafter, a description will be given with reference to FIG. 3, but the basic structure of the semiconductor capacitor 1 in the present embodiment is the same as that of the semiconductor capacitor 1 of the first embodiment shown in FIGS. .

この図に示されるように、本実施形態では、半導体キャパシタ１に備えられるトレンチ５が環状の正八角形で構成されるようにしている。このような構成としても、トレンチ５が閉ループとなっているため、第１実施形態と同様の効果を得ることができる。   As shown in this figure, in the present embodiment, the trench 5 provided in the semiconductor capacitor 1 is formed in an annular regular octagon. Even in such a configuration, since the trench 5 is in a closed loop, the same effect as in the first embodiment can be obtained.

そして、さらに、本実施形態の場合、トレンチ５が正八角形となっていることからトレンチ５を構成する各角部がすべて鈍角となる。このため、トレンチ５製造の際によりトレンチ構造部への応力集中等が緩和され、より効果的に第１実施形態で示した効果を得ることができる。   Further, in the case of the present embodiment, since the trench 5 is a regular octagon, all corners constituting the trench 5 are obtuse. For this reason, when the trench 5 is manufactured, stress concentration in the trench structure portion is alleviated, and the effects shown in the first embodiment can be obtained more effectively.

（第３実施形態）
本発明の第３実施形態について説明する。図４は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図、図５は、半導体キャパシタ１の断面模式図である。以下、これらの図を参照して、本実施形態における半導体キャパシタ１の構成について説明するが、本実施形態における半導体キャパシタ１の基本構造は、図１〜図３に示す第１、第２実施形態の半導体キャパシタ１と同様であるため、異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. FIG. 4 is a plan layout view of the semiconductor capacitor 1 to which the present embodiment is applied, and FIG. 5 is a schematic cross-sectional view of the semiconductor capacitor 1. Hereinafter, the configuration of the semiconductor capacitor 1 in the present embodiment will be described with reference to these drawings. The basic structure of the semiconductor capacitor 1 in the present embodiment is the first and second embodiments shown in FIGS. Since this is the same as the semiconductor capacitor 1 of FIG.

図４、図５に示されるように、半導体基板２としてシリコン基板２ａとシリコン基板２ｂとを埋め込み酸化膜２ｃを介して貼り合せたＳＯＩ基板が用いられている。また、ＳＯＩ基板における素子形成用のシリコン基板（以下、素子形成基板という）２ａに対して埋め込み酸化膜２ｘまで達するディープトレンチ８を形成すると共に、このディープトレンチ８内を絶縁膜やＰｏｌｙ−Ｓｉで埋め込むことで、ディープトレンチ８内部が絶縁分離された構成としている。このとき、ディープトレンチ８の角部も面取りしたような形状とすることで、第２実施形態と同様、ディープトレンチ８の形成の際の応力集中等が緩和されるようにしている。   As shown in FIGS. 4 and 5, an SOI substrate in which a silicon substrate 2 a and a silicon substrate 2 b are bonded together via a buried oxide film 2 c is used as the semiconductor substrate 2. Further, a deep trench 8 reaching the buried oxide film 2x is formed on a silicon substrate (hereinafter referred to as an element formation substrate) 2a for forming an element in the SOI substrate, and the inside of the deep trench 8 is formed of an insulating film or Poly-Si. By embedding, the inside of the deep trench 8 is insulated and separated. At this time, by forming the corner of the deep trench 8 to be chamfered, stress concentration and the like during the formation of the deep trench 8 are alleviated as in the second embodiment.

そして、このようにディープトレンチ８によって絶縁分離された領域をアクティブ領域４とし、このアクティブ領域４内に第２実施形態半導体キャパシタ１を形成している。   The region thus isolated and isolated by the deep trench 8 is defined as an active region 4, and the second embodiment semiconductor capacitor 1 is formed in the active region 4.

このような構成の半導体キャパシタ１によれば、以下の効果を得ることができる。   According to the semiconductor capacitor 1 having such a configuration, the following effects can be obtained.

半導体キャパシタ１を充放電させるような回路（例えばチャージポンプ等）においては、基板側の電位が干渉し、半導体キャパシタ１が誤動作してしまう場合がある。特にトレンチ構造の半導体キャパシタ１の場合、表面積が小さいため、その影響を受け易い。   In a circuit that charges and discharges the semiconductor capacitor 1 (for example, a charge pump), the potential on the substrate side interferes and the semiconductor capacitor 1 may malfunction. In particular, in the case of the semiconductor capacitor 1 having a trench structure, since the surface area is small, it is easily affected.

これに対し、本実施形態のように、ＳＯＩ基板にディープトレンチ８を形成し、このディープトレンチ８によって半導体キャパシタ１が形成されるアクティブ領域４を他の領域から絶縁分離した構成とすれば、アクティブ領域４の電位を確実に固定することができ、半導体キャパシタ１の誤動作を防止することが可能となる。   On the other hand, when the deep trench 8 is formed in the SOI substrate and the active region 4 in which the semiconductor capacitor 1 is formed is isolated from other regions by the deep trench 8 as in this embodiment, the active region 4 is active. The potential of region 4 can be reliably fixed, and malfunction of semiconductor capacitor 1 can be prevented.

なお、アクティブ領域４の電位固定は、図示しないが、電極７が配置される領域から離れたい位置において、例えば半導体基板２の表面に不純物濃度が高くされたコンタクト領域を形成すると共に、このコンタクト領域と導通するようなコンタクトホールを絶縁膜６に形成しておき、その上にＧＮＤ電位に接続される電位固定用電極を配置することで可能となる。   Although the potential of the active region 4 is not shown, a contact region with a high impurity concentration is formed on the surface of the semiconductor substrate 2, for example, at a position where it is desired to leave the region where the electrode 7 is disposed. This is made possible by forming a contact hole in the insulating film 6 so as to be electrically connected, and disposing a potential fixing electrode connected to the GND potential thereon.

（他の実施形態）
上記実施形態では、閉ループで構成されるトレンチ５として、正方形や八角形のものを例に挙げて説明したが、閉ループになるのであれば、他の多角形であっても構わないし、その場合の各辺は同じ長さとなっていなくても良い。例えば、図６に示されるように、多角形の任意の辺を長くすることも可能である。 (Other embodiments)
In the above-described embodiment, the trench 5 constituted by the closed loop has been described by taking a square or octagonal example as an example. However, as long as it becomes a closed loop, another polygon may be used. Each side does not need to have the same length. For example, as shown in FIG. 6, it is possible to lengthen any side of the polygon.

本発明の第１実施形態における半導体キャパシタ１の平面レイアウト図である。1 is a plan layout view of a semiconductor capacitor 1 in a first embodiment of the present invention. 図１に示す半導体キャパシタ１の断面構成を示した図である。It is the figure which showed the cross-sectional structure of the semiconductor capacitor 1 shown in FIG. 本発明の第２実施形態における半導体キャパシタ１の平面レイアウト図である。It is a plane layout figure of semiconductor capacitor 1 in a 2nd embodiment of the present invention. 本発明の第３実施形態における半導体キャパシタ１の平面レイアウト図である。It is a plane layout figure of the semiconductor capacitor 1 in 3rd Embodiment of this invention. 図４に示す半導体キャパシタ１の断面構成を示した図である。FIG. 5 is a diagram showing a cross-sectional configuration of the semiconductor capacitor 1 shown in FIG. 4. 他の実施形態で説明する半導体キャパシタ１の平面レイアウト図である。It is a plane layout figure of semiconductor capacitor 1 explained by other embodiments. （ａ）、（ｂ）は、共に、従来の半導体キャパシタ１の平面レイアウト図である。(A), (b) is a plane layout figure of the conventional semiconductor capacitor 1 together.

符号の説明Explanation of symbols

１…半導体キャパシタ、２…半導体基板、３…素子分離絶縁膜、４…アクティブ領域、５…トレンチ、６…絶縁膜、７…電極、８…ディープトレンチ。   DESCRIPTION OF SYMBOLS 1 ... Semiconductor capacitor, 2 ... Semiconductor substrate, 3 ... Element isolation insulating film, 4 ... Active region, 5 ... Trench, 6 ... Insulating film, 7 ... Electrode, 8 ... Deep trench.

Claims (4)

半導体基板（２）のアクティブ領域（４）における表面にトレンチ（５）を形成すると共に、該トレンチ（５）を含む前記半導体基板の表面に絶縁膜（６）を形成し、かつ、該絶縁膜（６）の表面に電極（７）を形成することで、前記絶縁膜（６）の両側に位置する前記電極（７）と前記半導体基板（２）とによりキャパシタ（１）を構成してなるトレンチ構造の半導体キャパシタであって、
前記トレンチ（５）の平面レイアウトは、閉ループとなる環状とされていることを特徴とするトレンチ構造の半導体キャパシタ。 A trench (5) is formed on the surface of the active region (4) of the semiconductor substrate (2), an insulating film (6) is formed on the surface of the semiconductor substrate including the trench (5), and the insulating film By forming an electrode (7) on the surface of (6), the electrode (7) located on both sides of the insulating film (6) and the semiconductor substrate (2) constitute a capacitor (1). A semiconductor capacitor having a trench structure,
A trench structure semiconductor capacitor characterized in that a planar layout of the trench (5) is a ring that forms a closed loop. 前記トレンチの平面レイアウトは、環状の多角形となっていることを特徴とする請求項１に記載のトレンチ構造の半導体キャパシタ。 2. The trench structure semiconductor capacitor according to claim 1, wherein a planar layout of the trench is an annular polygon. 前記トレンチの平面レイアウトは、環状の正方形もしくは正八角形となっていることを特徴とする請求項１または２に記載のトレンチ構造の半導体キャパシタ。 3. The semiconductor capacitor having a trench structure according to claim 1, wherein a planar layout of the trench is an annular square or a regular octagon. 前記半導体基板（２）は、埋め込み絶縁膜（２ｃ）を挟んで２つのシリコン基板（２ａ、２ｂ）が貼り合わされてなるＳＯＩ基板によって構成され、前記２つのシリコン基板（２ａ、２ｂ）のうちの１つを素子形成基板として、該素子形成基板に前記埋め込み絶縁膜（２ｃ）まで達するディープトレンチ（８）を形成し、このディープトレンチ（８）によって前記アクティブ領域（４）を囲むことで、前記アクティブ領域（４）が絶縁分離されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体キャパシタ。 The semiconductor substrate (2) is constituted by an SOI substrate in which two silicon substrates (2a, 2b) are bonded to each other with a buried insulating film (2c) sandwiched between the two silicon substrates (2a, 2b). Using one as an element formation substrate, a deep trench (8) reaching the buried insulating film (2c) is formed in the element formation substrate, and the active region (4) is surrounded by the deep trench (8), thereby 4. The semiconductor capacitor according to claim 1, wherein the active region is insulated and isolated. 5.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153403A (en) * 2006-12-15 2008-07-03 Denso Corp Semiconductor device
JP2010141314A (en) * 2008-12-09 2010-06-24 Magnachip Semiconductor Ltd Capacitor structure
JP2011503841A (en) * 2007-11-02 2011-01-27 アイピーディーアイエイ Multilayer structure and manufacturing method thereof
US8143659B2 (en) * 2008-04-14 2012-03-27 Infineon Technologies Ag Vertical trench capacitor, chip comprising the capacitor, and method for producing the capacitor
JP2016504762A (en) * 2012-12-14 2016-02-12 スパンション エルエルシー 3D capacitor
US10411087B2 (en) 2016-02-22 2019-09-10 Murata Manufacturing Co., Ltd. Semiconductor capacitor and power supply module
JPWO2019021817A1 (en) * 2017-07-25 2019-11-14 株式会社村田製作所 Capacitors
KR102382148B1 (en) * 2020-10-30 2022-04-04 서울과학기술대학교 산학협력단 Silicon based capacitor based on deposition thin film on a three dimensional structure and its manufacturing method
US11316012B2 (en) 2020-01-17 2022-04-26 Murata Manufacturing Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59158549A (en) * 1983-02-28 1984-09-08 Fujitsu Ltd Semiconductor memory device
JPS612353A (en) * 1984-06-14 1986-01-08 Toshiba Corp Manufacture of semiconductor device
JPH0235770A (en) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd Semiconductor memory device and manufacture thereof
JPH1093023A (en) * 1996-09-19 1998-04-10 Toshiba Corp Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59158549A (en) * 1983-02-28 1984-09-08 Fujitsu Ltd Semiconductor memory device
JPS612353A (en) * 1984-06-14 1986-01-08 Toshiba Corp Manufacture of semiconductor device
JPH0235770A (en) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd Semiconductor memory device and manufacture thereof
JPH1093023A (en) * 1996-09-19 1998-04-10 Toshiba Corp Semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153403A (en) * 2006-12-15 2008-07-03 Denso Corp Semiconductor device
JP2011503841A (en) * 2007-11-02 2011-01-27 アイピーディーアイエイ Multilayer structure and manufacturing method thereof
US8143659B2 (en) * 2008-04-14 2012-03-27 Infineon Technologies Ag Vertical trench capacitor, chip comprising the capacitor, and method for producing the capacitor
JP2010141314A (en) * 2008-12-09 2010-06-24 Magnachip Semiconductor Ltd Capacitor structure
JP2016504762A (en) * 2012-12-14 2016-02-12 スパンション エルエルシー 3D capacitor
US10411087B2 (en) 2016-02-22 2019-09-10 Murata Manufacturing Co., Ltd. Semiconductor capacitor and power supply module
JPWO2019021817A1 (en) * 2017-07-25 2019-11-14 株式会社村田製作所 Capacitors
US11316012B2 (en) 2020-01-17 2022-04-26 Murata Manufacturing Co., Ltd. Semiconductor device
KR102382148B1 (en) * 2020-10-30 2022-04-04 서울과학기술대학교 산학협력단 Silicon based capacitor based on deposition thin film on a three dimensional structure and its manufacturing method
WO2022092449A1 (en) * 2020-10-30 2022-05-05 서울과학기술대학교 산학협력단 Silicon capacitor based on thin film deposited on three-dimensional structure, and method for manufacturing same

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