JP2006253175A - Semiconductor package and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体パッケージ及びその製造方法に関し、更に詳細には、複数の半導体チップを積層してパッケージとして構成した、スタック型の半導体パッケージ及びその製造方法に関する。 The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly to a stacked semiconductor package in which a plurality of semiconductor chips are stacked to form a package and a manufacturing method thereof.
電子機器の小型化に伴い、電子機器に搭載する半導体チップの高密度実装化が要求されている。その一環として、複数の半導体チップを積層してパッケージとして構成した、スタック型の半導体パッケージが注目されている。スタック型の半導体パッケージでは、一般に、大きなサイズの半導体チップから順にピラミッド状に積層され、回路面の周辺領域で、ワイヤボンディング等の配線が行われている。ところが、メモリチップなどの同じサイズの半導体チップを、下段の半導体チップ上にオーバーラップさせて積層する場合があり、このような場合には、上段の半導体チップによって、下段の半導体チップの回路面に接続されたワイヤが押し潰されないように、一定の間隔(クリアランス)を確保する必要がある。 Along with miniaturization of electronic devices, there is a demand for high-density mounting of semiconductor chips mounted on electronic devices. As part of this, a stack type semiconductor package in which a plurality of semiconductor chips are stacked to form a package attracts attention. In a stack type semiconductor package, generally, semiconductor chips are stacked in order from a large size semiconductor chip, and wiring such as wire bonding is performed in the peripheral region of the circuit surface. However, semiconductor chips of the same size, such as memory chips, may be stacked on top of the lower semiconductor chip in such a case. In such a case, the upper semiconductor chip causes the circuit surface of the lower semiconductor chip to be stacked. It is necessary to ensure a certain interval (clearance) so that the connected wires are not crushed.
図3、4に、同じサイズの半導体チップを積層して半導体パッケージとした、2つの従来例の半導体パッケージをそれぞれ示す。図3に示した半導体パッケージ30では、下段の半導体チップ16は、接着剤15を介して、フェースアップでインタポーザ基板11上に配設される。また、回路面16aの周辺領域で、金ワイヤ22を用いたワイヤボンディングによって、インタポーザ基板11に接続される。
3 and 4 show two conventional semiconductor packages in which semiconductor chips having the same size are stacked to form a semiconductor package. In the
下段の半導体チップの回路面16aの中央部では、接着剤31を介して、半導体チップ16よりも小さな平面形状を有するシリコン片から成るスペーサ32が配設される。スペーサ32上に更に、接着剤33を介して、上段の半導体チップ20が配設され、回路面20aの周辺領域で、金ワイヤ22を用いたワイヤボンディングによって、インタポーザ基板11に接続される。半導体パッケージ30では、スペーサ32及び接着剤31,33の厚みによって、上段及び下段の半導体チップ間の間隔を確保している。
In the central part of the
図4に示した半導体パッケージ40では、下段の半導体チップ16は、図3の半導体パッケージ30と同様の構成を有している。下段の半導体チップの回路面16aの中央部で、樹脂層41を介して、上段の半導体チップ20が配設される。樹脂層41は、例えば、下段の半導体チップ16上に塗布された後、上段の半導体チップ20を積層する際の押し付け圧力によって、その厚さが設定される。上段の半導体チップ20は、回路面20aの周辺領域で、金ワイヤ22を用いたワイヤボンディングによって、インタポーザ基板11に接続されている。半導体パッケージ40では、樹脂層41の厚みによって、上段及び下段の半導体チップ間の間隔を確保している。
In the
図3、4に示した半導体パッケージ30,40については、例えば特許文献1に記載されている。
ところで、図3の半導体パッケージ30では、スペーサ32を構成するシリコン片の割れを防止するため、スペーサ32の厚みを少なくとも100μm程度に設定する必要がある。この場合、スペーサ32の上下に塗布される接着剤31,33の厚みは、何れも25μm程度であるため、半導体チップ間の間隔は150μm程度以上となる。この間隔は、近年の半導体パッケージに要求される厚みの観点から、小さくすることが望まれる。
By the way, in the
一方、図4の半導体パッケージ40では、樹脂層41の粘度や塗布量、硬化による収縮など、樹脂層41の厚みに影響を与えるパラメータが多く、誤差が生じ易い.このため、この半導体パッケージ40では、厚み誤差を考慮して、樹脂層41を厚めに形成する必要があり、半導体チップ間の間隔を十分に小さくすることが出来なかった。
On the other hand, in the
本発明は、上記に鑑み、スタック型の半導体パッケージにおいて、チップ間の間隔を小さく且つ正確に形成できる半導体パッケージ及びその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION In view of the above, an object of the present invention is to provide a semiconductor package and a method of manufacturing the same that can be formed with a small and accurate gap between chips in a stacked semiconductor package.
上記目的を達成するために、本発明に係る半導体パッケージは、インタポーザ基板上に複数のチップを順次に積層し、単一のパッケージに収容して成るスタック型の半導体パッケージにおいて、
隣接する2つのチップの間には、該2つのチップの内の一方のチップに、ウエハプロセスで形成されたスペーサが配設されることを特徴とする。
In order to achieve the above object, a semiconductor package according to the present invention is a stacked semiconductor package in which a plurality of chips are sequentially stacked on an interposer substrate and housed in a single package.
Between two adjacent chips, one of the two chips is provided with a spacer formed by a wafer process.
また、本発明に係る半導体パッケージの製造方法は、ウエハの回路面に回路を形成する工程と、前記ウエハの回路面又は裏面に絶縁層を形成する工程と、前記絶縁層を選択的に除去してスペーサを形成する工程と、前記ウエハをチップに切断することによって、前記スペーサを備えるチップを得る工程とをこの順に有することを特徴とする。 The method of manufacturing a semiconductor package according to the present invention includes a step of forming a circuit on a circuit surface of a wafer, a step of forming an insulating layer on the circuit surface or the back surface of the wafer, and selectively removing the insulating layer. Forming a spacer, and cutting the wafer into chips to obtain a chip having the spacer in this order.
本発明の半導体パッケージによれば、スペーサがウエハプロセスで形成されることによって、スペーサを小さく且つ正確な厚みに形成することが出来る。これによって、チップ間の間隔を、小さく且つ正確に形成することが出来る。 According to the semiconductor package of the present invention, the spacer can be formed in a small and accurate thickness by forming the spacer by a wafer process. As a result, the distance between the chips can be formed small and accurately.
本発明の半導体パッケージでは、前記一方のチップをフェースアップで積層し、前記スペーサを、該一方のチップの回路面に形成することが出来る。一方のチップに接続されたワイヤが、上段のチップによって押し潰されることを回避しつつ、チップ間の間隔を小さくすることが出来る。 In the semiconductor package of the present invention, the one chip can be stacked face up, and the spacer can be formed on the circuit surface of the one chip. The distance between the chips can be reduced while avoiding the wires connected to one chip being crushed by the upper chip.
本発明の半導体パッケージでは、好適には、前記スペーサ及び該スペーサと前記2つのチップを接着する接着層の合計の厚みが、100μm以上で120μm未満である。100μm以上で、下段のチップに接続されたワイヤが、上段のチップによって押し潰されることを回避できる。120μm未満で、半導体パッケージの厚みを十分に小さくすることが出来る。 In the semiconductor package of the present invention, preferably, the total thickness of the spacer and the adhesive layer that bonds the spacer and the two chips is 100 μm or more and less than 120 μm. The wire connected to the lower chip at 100 μm or more can be prevented from being crushed by the upper chip. When the thickness is less than 120 μm, the thickness of the semiconductor package can be sufficiently reduced.
本発明の半導体パッケージの製造方法によれば、複数のチップに配設されるスペーサをウエハプロセスで一括に形成するので、スペーサの形成に必要なコストを低減することが出来る。 According to the semiconductor package manufacturing method of the present invention, the spacers disposed on the plurality of chips are collectively formed by the wafer process, so that the cost required for forming the spacers can be reduced.
本発明の半導体パッケージの製造方法の好適な実施態様では、前記ウエハの回路面に絶縁層を形成する工程に後続して、前記ウエハの裏面を研削する工程を有する。この場合、ウエハが絶縁層で補強されることによって、ウエハの割れを抑制することが出来る。 In a preferred embodiment of the method for manufacturing a semiconductor package of the present invention, the method further comprises a step of grinding the back surface of the wafer subsequent to the step of forming an insulating layer on the circuit surface of the wafer. In this case, cracking of the wafer can be suppressed by reinforcing the wafer with the insulating layer.
以下に、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図1は、本発明の実施形態に係る半導体パッケージの構成を示す断面図である。半導体パッケージ10は、スタック型のCSP(Chip Size Package)であって、内部に図示しない配線が形成されたインタポーザ基板11を備える。インタポーザ基板11の上面及び底面には、インタポーザ基板11内部の配線に接続された電極パッド12,13がそれぞれ形成されている。インタポーザ基板11の底面の電極パッド13には半田ボール14が配設され、半導体パッケージ10は、半田ボール14を介してマザーボード等に接続される。
Hereinafter, the present invention will be described in more detail based on embodiments according to the present invention with reference to the drawings. FIG. 1 is a cross-sectional view showing a configuration of a semiconductor package according to an embodiment of the present invention. The
インタポーザ基板11上には、25μm程度の厚みを有する接着剤15を介して、100μmの厚みを有する第1の半導体チップ16が、フェースアップで配設されている。第1の半導体チップ16は、DRAMとして構成され、回路面16aの周辺部に配列された複数の電極パッド17と、回路面16a上であって、これら複数の電極パッド17の内側に形成されたスペーサ18とを備える。
On the
スペーサ18は、ウエハプロセスで回路形成工程に後続して形成され、80μmの厚みを有するエポキシ樹脂から成る。第1の半導体チップの電極パッド17と、インタポーザ基板の電極パッド12との間は、ワイヤボンディングによって、金ワイヤ22で接続されている。
The
スペーサ18上には、25μm程度の厚みを有する接着剤19を介して、第2の半導体チップ20がフェースアップで配設されている。第2の半導体チップ20は、DRAMとして構成され、回路面20aの周辺部に配列された複数の電極パッド21を備える。第2の半導体チップ20は、第1の半導体チップ16と同じ厚み及び平面形状を有し、垂直方向に見て第1の半導体チップ16と重なるように配設されている。第2の半導体チップの電極パッド21と、インタポーザ基板の電極パッド12との間は、ワイヤボンディングによって、金ワイヤ22で接続されている。
A
第2の半導体チップ20は、第1の半導体チップ16上にスペーサ18及び接着剤19を介して配設されるため、半導体チップ間の間隔は105μm程度である。インタポーザ基板11上の接着剤15、第1の半導体チップ16、スペーサ18、接着剤19、第2の半導体チップ20、及び金ワイヤ22の全体を封止するように樹脂23が形成されている。
Since the
本実施形態の半導体パッケージによれば、スペーサ18がウエハプロセスで形成されるため、小さく且つ正確な厚みを有する。第1の半導体チップ16と第2の半導体チップ20との間隔が、上記スペーサ18と厚み誤差が小さな接着剤19とで構成されるので、第1の半導体チップ16に接続された金ワイヤ22が、第2の半導体チップ20によって押し潰されることを回避しつつ、半導体チップ間の間隔を小さくすることが出来る。
According to the semiconductor package of this embodiment, since the
なお、第1の半導体チップの回路面16aに形成されたスペーサ18に代えて、第2の半導体チップの裏面20bにスペーサが形成されても構わない。また、本実施形態では、2つの半導体チップを積層した半導体パッケージについて示したが、3つ以上の半導体チップを積層する半導体パッケージに本実施形態の構成を適用することによって、半導体パッケージの厚みを効果的に小さく出来る。
In place of the
更に、3つ以上の半導体チップを積層する場合に、1段目の半導体チップをフェースダウンで配設し、インタポーザ基板に対してフリップチップ接続を行っても構わない。この場合、2段目の半導体チップの裏面を、1段目の半導体チップの裏面に対向させて配設し、2段目以降の半導体チップについて、本実施形態の半導体パッケージと同様の構成を採用することが出来る。 Further, when three or more semiconductor chips are stacked, the first-stage semiconductor chip may be disposed face down, and the flip chip connection may be made to the interposer substrate. In this case, the back surface of the second-stage semiconductor chip is disposed to face the back surface of the first-stage semiconductor chip, and the second and subsequent semiconductor chips have the same configuration as the semiconductor package of the present embodiment. I can do it.
図2(a)〜(c)は、図1に示した半導体パッケージ10を製造する製造方法について、各製造段階をそれぞれ順次に示す断面図である。先ず、ウエハ24の主面上に図示しない種々の半導体素子及び回路を形成した後、これら半導体素子及び回路が形成されたウエハの回路面24aに電極パッド17を形成する。次いで、図2(a)に示すように、スピンコート法によって、ウエハの回路面24aの全面に液状のエポキシ樹脂18aを塗布し、これを硬化させる。エポキシ樹脂18aを塗布する際には、硬化した後に、エポキシ樹脂18aの厚みが80μmになるように厚みを設定する。引き続き、ウエハ24の厚みが100μmになるように、ウエハの裏面24bを研削する。
2A to 2C are cross-sectional views sequentially showing each manufacturing stage in the manufacturing method for manufacturing the
次いで、フォトリソグラフィ技術を用いて、電極パッド17、ダイシング予定部位25、及びそれらの近傍の回路面24aが露出するようにエポキシ樹脂18aを除去することによって、スペーサ18を形成する。本実施形態では、WLCSP(Wafer Level Chip Size Package)の再配線技術を用いて、スペーサ18の形成を行う。引き続き、図2(c)に示すように、ダイシングによりウエハ24を切断し、半導体チップ16に切り分ける。
Next, the
更に、インタポーザ基板11上に接着剤15を塗布し、フェースアップで第1の半導体チップ16を配設する。引き続き、ワイヤボンディングにより、第1の半導体チップの電極パッド17と、インタポーザ基板の電極パッド12との間の接続を行う。次いで、スペーサ18上に接着剤19を塗布し、フェースアップで第2の半導体チップ20を配設する。引き続き、ワイヤボンディングにより、第2の半導体チップの電極パッド21と、インタポーザ基板の電極パッド12との間の接続を行う。
Further, an adhesive 15 is applied on the
引き続き、インタポーザ基板11上の接着剤15、第1の半導体チップ16、スペーサ18、接着剤19、第2の半導体チップ20、及び金ワイヤ22の全体を封止する樹脂23を形成する。更に、インタポーザ基板11の裏面に半田ボール14を形成することによって、図1に示した半導体パッケージ10を完成することが出来る。
Subsequently, a
本実施形態に係る半導体パッケージの製造方法によれば、複数の第1の半導体チップ16に配設されるスペーサ18をウエハプロセスで一括に形成するので、スペーサ18を低コストで製造することが出来る。また、ウエハプロセスの技術を用いてスペーサ18を形成するので、所望で且つ正確な厚みを有するスペーサ18を形成することが出来る。更に、ウエハの回路面24aにエポキシ樹脂18aが塗布され、硬化した後に、ウエハの裏面24bの研削を行うので、ウエハ24がエポキシ樹脂18aで補強され、ウエハ24の割れを抑制することが出来る。
According to the method for manufacturing a semiconductor package according to the present embodiment, the
なお、スペーサ18は、エポキシ樹脂に限定されず、様々な絶縁材料で構成することが出来る。また、スピンコート法以外にも、各種の塗布法やCVD法など、ウエハプロセスでの様々な絶縁膜の形成方法を用いて絶縁材料を形成することによって、スペーサ18を小さく且つ正確な厚みに形成できる。
The
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体パッケージ及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体パッケージ及びその製造方法も、本発明の範囲に含まれる。 As described above, the present invention has been described based on the preferred embodiment. However, the semiconductor package and the manufacturing method thereof according to the present invention are not limited to the configuration of the above-described embodiment, and various modifications can be made from the configuration of the above-described embodiment. The semiconductor package and the manufacturing method thereof subjected to the above correction and change are also included in the scope of the present invention.
10:半導体パッケージ
11:インタポーザ基板
12:電極パッド
13:電極パッド
14:半田ボール
15:接着剤
16:第1の半導体チップ
16a:(第1の半導体チップの)回路面
16b:(第1の半導体チップの)裏面
17:電極パッド
18:スペーサ
18a:エポキシ樹脂
19:接着剤
20:第2の半導体チップ
20a:(第2の半導体チップの)回路面
20b:(第2の半導体チップの)裏面
21:電極パッド
22:金ワイヤ
23:樹脂
24:ウエハ
24a:(ウエハの)回路面
24b:(ウエハの)裏面
25:ダイシング予定部位
10: semiconductor package 11: interposer substrate 12: electrode pad 13: electrode pad 14: solder ball 15: adhesive 16:
Claims (5)
隣接する2つのチップの間には、該2つのチップの内の一方のチップに、ウエハプロセスで形成されたスペーサが配設されることを特徴とする半導体パッケージ。 In a stack type semiconductor package in which a plurality of chips are sequentially stacked on an interposer substrate and accommodated in a single package,
A semiconductor package characterized in that a spacer formed by a wafer process is disposed between two adjacent chips on one of the two chips.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8253250B2 (en) | 2007-03-30 | 2012-08-28 | Nec Corporation | Interconnection structure of electronic device having multilayer interconnections structure with electrically conductive layers |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555278A (en) * | 1991-08-23 | 1993-03-05 | Sony Corp | Semiconductor device |
JP2004006670A (en) * | 2002-02-25 | 2004-01-08 | Seiko Epson Corp | Semiconductor wafer with spacer and manufacturing method thereof, semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus |
JP2004158747A (en) * | 2002-11-08 | 2004-06-03 | Sumitomo Bakelite Co Ltd | Manufacture of semiconductor device |
JP2004221555A (en) * | 2002-12-27 | 2004-08-05 | Sumitomo Bakelite Co Ltd | Semiconductor element with film pasted, semiconductor device, and manufacturing method therefor |
-
2005
- 2005-03-08 JP JP2005063463A patent/JP2006253175A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555278A (en) * | 1991-08-23 | 1993-03-05 | Sony Corp | Semiconductor device |
JP2004006670A (en) * | 2002-02-25 | 2004-01-08 | Seiko Epson Corp | Semiconductor wafer with spacer and manufacturing method thereof, semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus |
JP2004158747A (en) * | 2002-11-08 | 2004-06-03 | Sumitomo Bakelite Co Ltd | Manufacture of semiconductor device |
JP2004221555A (en) * | 2002-12-27 | 2004-08-05 | Sumitomo Bakelite Co Ltd | Semiconductor element with film pasted, semiconductor device, and manufacturing method therefor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8253250B2 (en) | 2007-03-30 | 2012-08-28 | Nec Corporation | Interconnection structure of electronic device having multilayer interconnections structure with electrically conductive layers |
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