JP2006243663A - El display device - Google Patents
El display device Download PDFInfo
- Publication number
- JP2006243663A JP2006243663A JP2005062875A JP2005062875A JP2006243663A JP 2006243663 A JP2006243663 A JP 2006243663A JP 2005062875 A JP2005062875 A JP 2005062875A JP 2005062875 A JP2005062875 A JP 2005062875A JP 2006243663 A JP2006243663 A JP 2006243663A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- transistor
- circuit
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いたＥＬ表示パネル（表示装置）などの自発光表示パネルに関するものである。また、これらの表示パネルなどの駆動回路（ＩＣなど）および駆動方法などに関するものである。 The present invention relates to a self-luminous display panel such as an EL display panel (display device) using an organic or inorganic electroluminescence (EL) element. Further, the present invention relates to a driving circuit (such as an IC) and a driving method of these display panels.
電気光学変換物質として有機エレクトロルミネッセンス（ＥＬ）材料を用いたアクティブマトリクス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。有機ＥＬ表示パネルは各画素に発光素子を有する自発光型である。有機ＥＬ表示パネルは、液晶表示パネルに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。 In an active matrix image display device using an organic electroluminescence (EL) material as an electro-optic conversion substance, light emission luminance changes according to a current written to a pixel. The organic EL display panel is a self-luminous type having a light emitting element in each pixel. The organic EL display panel has advantages such as higher image visibility than the liquid crystal display panel, no backlight, and high response speed.
有機ＥＬ表示パネルも単純マトリクス方式とアクティブマトリクス方式の構成が可能である。前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。しかし、安価である。後者は大型、高精細表示パネルを実現できる。しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。現在では、アクティブマトリクス方式の開発が盛んに行われている。アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた薄膜トランジスタ（トランジスタ）によって制御する。 The organic EL display panel can also be configured in a simple matrix system and an active matrix system. Although the former has a simple structure, it is difficult to realize a large and high-definition display panel. However, it is cheap. The latter can realize a large, high-definition display panel. However, there is a problem that the control method is technically difficult and relatively expensive. At present, active matrix systems are actively developed. In the active matrix system, a current flowing through a light emitting element provided in each pixel is controlled by a thin film transistor (transistor) provided in the pixel.
アクティブマトリクス方式の有機ＥＬ表示パネルは、例えば、特許文献１に開示されている。この表示パネルの一画素の等価回路を図２に示す。画素１６は発光素子であるＥＬ素子１５、第１のトランジスタ（駆動用トランジスタ）１１ａ、第２のトランジスタ（スイッチング用トランジスタ）１１ｂおよび蓄積容量（コンデンサ）１９からなる。発光素子１５は有機エレクトロルミネッセンス（ＥＬ）素子である。本明細書では、ＥＬ素子１５に電流を供給（制御）するトランジスタ１１ａを駆動用トランジスタ１１と呼ぶ。また、図２のトランジスタ１１ｂのように、スイッチとして動作するトランジスタをスイッチ用トランジスタ１１と呼ぶ。
An active matrix organic EL display panel is disclosed in
有機ＥＬ素子１５は多くの場合、整流性があるため、ＯＬＥＤ（有機発光ダイオード）と呼ばれることがある。図１、図２などでは発光素子１５としてダイオードの記号を用いている。
Since the
本発明における発光素子１５はＯＬＥＤに限るものではなく、素子１５に流れる電流量によって輝度が制御されるものであればよい。たとえば、無機ＥＬ素子が例示される。その他、半導体で構成される白色発光ダイオードが例示される。また、発光トランジスタでもよい。また、発光素子１５は必ずしも整流性が要求されるものではない。双方向性素子であってもよい。
The light-emitting
図２の動作について説明する。ゲート信号線１７を選択状態とし、ソース信号線１８に輝度情報を表す電圧の映像信号を印加する。トランジスタ１１ａが導通し、映像信号が蓄積容量１９に充電される。ゲート信号線１７を非選択状態とすると、トランジスタ１１ａがオフになる。トランジスタ１１ｂは電気的にソース信号線１８から切り離される。しかし、トランジスタ１１ａのゲート端子電位は蓄積容量（コンデンサ）１９によって安定に保持される。トランジスタ１１ａを介して発光素子１５に流れる電流は、トランジスタ１１ａのゲート／ドレイン端子間電圧Ｖｇｄに応じた値となる。発光素子１５はトランジスタ１１ａを通って供給される電流量に応じた輝度で発光し続ける。
有機ＥＬ表示パネルは、低温ポリシリコントランジスタアレイを用いてパネルを構成する。しかし、有機ＥＬ素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。 The organic EL display panel is configured by using a low-temperature polysilicon transistor array. However, display variations occur in organic EL elements when the transistor characteristics of the polysilicon transistor array vary.
図２は電圧プログラム方式の画素構成である。図２に図示する画素構成では、電圧の映像信号をトランジスタ１１ａで電流信号に変換する。したがって、トランジスタ１１ａに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタ１１ａは５０％以上の特性バラツキが発生している。したがって、図２の構成では表示ムラが発生する。
FIG. 2 shows a pixel configuration of a voltage program method. In the pixel configuration shown in FIG. 2, the voltage video signal is converted into a current signal by the
表示ムラは、電流プログラム方式の構成を採用することにより低減することが可能である。電流プログラムを実施するためには、電流駆動方式のドライバ回路が必要である。しかし、電流駆動方式のドライバ回路にも電流出力段を構成するトランジスタ素子にバラツキが発生する。そのため、各出力端子からの階調出力電流にバラツキが発生し、良好な画像表示ができないという課題があった。また、電流プログラム方式は、低階調領域では、駆動電流が小さい。そのため、ソース信号線１８の寄生容量により良好に駆動できないという課題があった。
Display unevenness can be reduced by adopting a current program system configuration. In order to implement the current program, a current drive type driver circuit is required. However, variation also occurs in the transistor elements constituting the current output stage in the current drive type driver circuit. For this reason, there is a problem in that the gradation output current from each output terminal varies and a good image display cannot be performed. In the current program method, the drive current is small in the low gradation region. For this reason, there has been a problem that the
本発明のＥＬ表示装置は、単位電流出力する複数のトランジスタから構成された定電流を発生する定電流回路と、階調電圧を発生する階調電圧回路と、マトリックス状にＥＬ素子が配置された画像表示部と、前記ＥＬ素子に前記定電流を供給するソース信号線と、前記ソース信号線の電位を測定する測定手段を具備することを特徴とするものである。 In the EL display device of the present invention, a constant current circuit configured to generate a constant current composed of a plurality of transistors that output unit currents, a gradation voltage circuit that generates gradation voltages, and EL elements are arranged in a matrix. An image display unit, a source signal line that supplies the constant current to the EL element, and a measurement unit that measures the potential of the source signal line are provided.
本発明のソースドライバ回路は、基準電流の発生回路を有し、また、ゲートドライバ回路を制御することにより、電流制御、輝度制御を実現する。また、画素は、複数あるいは単独の駆動用トランジスタを有し、ＥＬ素子１５に流れる電流バラツキが発生しないように駆動する。また、各端子に接続する単位トランジスタ群を変化させる。したがって、トランジスタのしきい値ばらつきによる表示むらの発生を抑制することが可能となる。駆動用トランジスタ素子の温度依存性も補償する。また、ｄｕｔｙ比制御などによりダイナミックレンジが広い画像表示を実現できる。
The source driver circuit of the present invention includes a reference current generation circuit, and realizes current control and luminance control by controlling the gate driver circuit. Further, the pixel has a plurality of or single drive transistors, and is driven so as not to cause a variation in current flowing through the
本発明は、画素構成は電流駆動型の画素構成であり、この画素にプログラム電圧を印加し、電圧駆動（プログラム電圧を印加）を実施するものである。また、少なくとも１点以上の画素１６の駆動用トランジスタ１１ａの特性カーブの電圧を測定し、この電圧から電圧駆動に対応する特性カーブを発生し、駆動するものである。階調０の電圧を測定あるいは発生し、この階調０の電圧を基準に電圧プログラムデータを発生し、駆動する状態は電圧オフセットキャンセルと同一あるいは類似の電圧方式である。電圧＋電流プログラム駆動を実施することにより、あたかも、低階調領域では電圧オフセットキャンセルを実施しているように駆動され、高階調領域では、電流プログラム駆動を実施していることなる。したがって、電圧駆動の効果と電流駆動の効果が補間して実施することできる。
In the present invention, the pixel configuration is a current-driven pixel configuration, and a program voltage is applied to the pixel to perform voltage driving (program voltage application). Further, the voltage of the characteristic curve of the
本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。 The display panel, display device, and the like of the present invention exhibit distinctive effects according to their respective configurations such as high image quality, good moving image display performance, low power consumption, low cost, and high brightness.
本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。したがって、地球環境、宇宙環境に優しいことになる。 If the present invention is used, an information display device or the like with low power consumption can be configured, and power is not consumed. Moreover, since it can be reduced in size and weight, resources are not consumed. Therefore, it is friendly to the global environment and space environment.
本明細書において、各図面は理解を容易するために、また作図を容易にするため、省略および拡大あるいは縮小した箇所がある。たとえば、図４に図示する表示パネルの断面図では薄膜封止膜４１などを十分厚く図示している。一方、図３において、封止フタ４０は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルム（３８、３９）が必要である。しかし、本明細書の各図面では円偏光板などを省略している。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。
In the present specification, each drawing includes parts omitted, enlarged, or reduced for easy understanding and drawing. For example, in the cross-sectional view of the display panel shown in FIG. 4, the thin
本明細書では、駆動用トランジスタ１１、スイッチング用トランジスタ１１は薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。つまり、本発明のトランジスタ１１、ゲートドライバ回路１２、ソースドライバ回路（ＩＣ）１４などは、これらのいずれでも使用することができる。
In this specification, the driving
ソースドライバ回路（ＩＣ）１４は、単なるドライバ機能だけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、アドレス変換回路、画像メモリなどを内蔵させてもよい。 The source driver circuit (IC) 14 has not only a simple driver function but also a power supply circuit, a buffer circuit (including a circuit such as a shift register), a data conversion circuit, a latch circuit, a command decoder, a shift circuit, an address conversion circuit, and an image memory. Etc. may be incorporated.
基板３０はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、基板３０は、金属基板、セラミック基板、プラスティックシート（板）などを使用してよい。また、本発明の表示パネルなどを構成するトランジスタ１１、ゲートドライバ回路１２、ソースドライバ回路（ＩＣ）１４などは、ガラス基板などに形成し、転写技術により他の基板（プラスチックシート）に移し変えて構成または形成したものでもよいことは言うまでもない。フタ４０の材料あるいは構成に関しても基板３０と同様である。また、フタ４０、基板３０は放熱性を良好にするため、サファイアガラスなどを用いてもよいことは言うまでもない。
Although the
以下、本発明のＥＬ表示パネルについて図面を参照しながら説明をする。有機ＥＬ表示パネルは、図３に示すように、画素電極としての透明電極３５が形成されたガラス板３０（アレイ基板３０）上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも１層の有機機能層（ＥＬ層）２９、及び金属電極（反射膜）（カソード）３６が積層されたものである。透明電極（画素電極）３５である陽極（アノード）にプラス、金属電極（反射電極）３６の陰極（カソード）にマイナスあるいはグランド電圧を加え、透明電極３５及び金属電極３６間に直流を印加することにより、有機機能層（ＥＬ膜）２９が発光する。
Hereinafter, the EL display panel of the present invention will be described with reference to the drawings. As shown in FIG. 3, the organic EL display panel includes at least an electron transport layer, a light emitting layer, a hole transport layer, and the like on a glass plate 30 (array substrate 30) on which a
なお、封止フタ４０とアレイ基板３０との空間には乾燥剤あるいは吸湿材料からなるシートあるいは薄膜（厚膜）３７を配置する。これは、有機ＥＬ膜２９は湿度に弱いためである。乾燥剤３７によりシール剤を浸透する水分を吸収し有機ＥＬ膜２９の劣化を防止する。また、封止フタ４０とアレイ基板３０とは、周辺部を封止樹脂２５１１で封止する。乾燥剤３７などの水分吸収手段は、封止フタ４０などに直接塗布または蒸着することにより形成してもよい。
Note that a sheet or a thin film (thick film) 37 made of a desiccant or a hygroscopic material is disposed in the space between the sealing
封止フタ４０とは、外部からの水分の浸入を防止あるいは抑制する手段であって、フタの形状に限定されるものではない。たとえば、ガラス板あるいはプラスティック板あるいはフィルムなどでもよい。また、融着ガラス、ステンレスなどの金属などでもよい。また、樹脂あるいは無機材料などの構成体であってもよい。また、蒸着技術などを用いて薄膜状の形成（図４を参照のこと）したものであってもよい。乾燥剤３７の表面からＥＬ膜までの距離は、０．２ｍｍ以上開けることが好ましい。
The sealing
図３の本発明の有機ＥＬ表示パネルは、ガラスのフタ４０を用いて封止する構成である。しかし、本発明はこれに限定するものではない。たとえば、図４に図示するようにフィルム４１（薄膜でもよい。つまり、薄膜封止膜４１である）４１を用いた封止構造であってもよい。
The organic EL display panel of the present invention shown in FIG. 3 is configured to be sealed using a
封止フィルム（薄膜封止膜）４１としては電解コンデンサのフィルムにＤＬＣ（ダイヤモンド ライク カーボン）を蒸着したものを用いることが例示される。このフィルムは水分浸透性が極めて悪い（防湿性能が高い）。このフィルムを封止膜４１として用いる。また、ＤＬＣ（ダイヤモンド ライク カーボン）膜などを電極３６の表面に直接蒸着する構成ものよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。
Examples of the sealing film (thin film sealing film) 41 include a film of an electrolytic capacitor on which DLC (diamond-like carbon) is vapor-deposited. This film has extremely poor moisture permeability (high moisture resistance). This film is used as the sealing
薄膜４１あるいは封止構造を形成する膜の厚みは、上記干渉領域の膜厚には限定されない。５〜１０μｍ以上あるいは、１００μｍ以上の厚みを有するように構成あるいは形成してもよいことは言うまでもない。また、封止構成の薄膜４１などが透過性を有する場合は、図４のＡ側が光出射側となり、不透過性あるいは光反射性の機能あるいは構造を有する場合は、Ｂ側が光出射側となる。
The thickness of the
Ａ側とＢ側との両方から光が出射されるように構成してもよい。この構成を採用する場合は、Ａ側からＥＬ表示パネルの画像を見る場合と、Ｂ側からＥＬ表示パネルの画像を見る場合とでは画像が左右反転する。したがって、Ａ側からＥＬ表示パネルの画像を見る場合と、Ｂ側からＥＬ表示パネルの画像を見る場合では、手動であるいはオートマチックに画像の左右を反転させる機能を付加する。この機能の実現は、映像信号の１画素行あるいは複数画素行分をラインメモリに蓄積し、ラインメモリの読み出し方向を反転させればよい。 You may comprise so that light may be radiate | emitted from both A side and B side. In the case of adopting this configuration, the image is reversed horizontally when viewing the image of the EL display panel from the A side and when viewing the image of the EL display panel from the B side. Therefore, when viewing the image of the EL display panel from the A side and when viewing the image of the EL display panel from the B side, a function of inverting the left and right of the image manually or automatically is added. This function can be realized by storing one pixel row or a plurality of pixel rows of the video signal in the line memory and inverting the reading direction of the line memory.
図４のように封止フタ４０を用いず、封止膜４１で封止する構成を薄膜封止と呼ぶ。基板３０側から光を取り出す「下取り出し（図３を参照のこと。光取り出し方向は図３のＢ矢印方向である）」の場合の薄膜封止４１は、ＥＬ膜を形成後、ＥＬ膜上にカソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての樹脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は１μｍ以上１０μｍ以下の厚みが適する。さらに好ましくは、膜厚は２μｍ以上６μｍ以下の厚みが適する。この緩衝膜上の封止膜７４を形成する。
A configuration in which the sealing
緩衝膜がないと、応力によりＥＬ膜の構造が崩れ、筋状に欠陥が発生する。封止膜４１は前述したように、ＤＬＣ（ダイヤモンド ライク カーボン）、あるいは電界コンデンサの層構造（誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造）が例示される。
Without the buffer film, the structure of the EL film collapses due to the stress, and a line-like defect occurs. As described above, the sealing
図３などにおいて、有機ＥＬ膜２９から発生した光の半分は、反射膜（カソード電極）３６で反射され、アレイ基板３０と透過して出射される。しかし、反射膜（カソード電極）３６には外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板３０にλ／４板（位相フィルム）３８および偏光板（偏光フィルム）３９を配置している。偏光板３９と位相フィルム３８を一体したものは円偏光板（円偏光シート）と呼ばれる。
In FIG. 3 and the like, half of the light generated from the
なお、位相フィルム３８、円偏光板１６５４は、有機樹脂フィルム、有機樹脂板に限定するものではなく、無機材料（水晶結晶、光学薄膜）などで構成してもよいことは言うまでもない。
Needless to say, the
反射型画素１６は、画素電極３５を、アルミニウム、クロム、銀などで構成して得られる。また、画素電極３５の表面に、凸部（もしくは凹凸部）を設けることで有機ＥＬ膜２９との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、カソード３６（アノード３５）となる反射膜を透明電極に形成する、あるいは反射率を３０％以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。
The
有機ＥＬは、有機材料であるため、一般的に紫外線により劣化しやすい。この課題に対して、本発明は、図５に図示するように、アレイ基板３０または封止基板に紫外線をカットするフィルムあるいは樹脂からなる膜（紫外線カット膜）２９７１を形成あるいは配置している。紫外線カット膜２９７１は、画素行あるいは画素列位置に一致するように、ストライプ状あるいはドット状に形成また配置している。もちろん、アレイ基板３０また封止基板（フタ）４０のうち、少なくとも一方の基板の全面に（シート状に）紫外線カット膜２９７１を形成または配置してもよい。
Since organic EL is an organic material, it is generally easily deteriorated by ultraviolet rays. In response to this problem, the present invention forms or arranges a film (ultraviolet cut film) 2971 made of a film or resin for cutting ultraviolet rays on the
紫外線カット膜２９７１は、RGBのEL材料で紫外線に対する耐性が異なる。したがって、紫外線カット膜は画素１６のRGBのEL材料に一致するように、ストライプ状などに形成することが好ましい。また、画素１６に対応させてストライプ状、ドット状に形成することにより、RGBのEL素子１５からの発生しパネルから出射する波長の帯域を制限するあるいは制御することができる。したがって、色純度を向上させることができる。たとえば、紫外線カット膜２９７１にカラーフィルタなどの機能を持たせる。
The
紫外線カット膜２９７１としては、エポキシ系樹脂、ウレタン系樹脂またはアクリル系樹脂等を用いることができる。また、その他、ポリエステル樹脂、ＰＶＡ樹脂、ポリサルホン樹脂、塩化ビニール樹脂、ゼオネックス樹脂、アクリル樹脂、ポリスチレン樹脂等の有機樹脂板あるいは有機樹脂フィルムなどを用いてもよい。また、紫外線カット膜２９７１の一部もしくは全体を着色したりしてもよいことは言うまでもない。また、紫外線カット膜２９７１はITO、酸化アルミニウム（Ａｌ２Ｏ３）、ジルコニウム（ＺｒＯ２）、フッ化マグネシウム（ＭｇＦ２）、一酸化シリコン（ＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）などの無機材料からなる薄膜、厚膜を用いて形成あるは配置してもよい。特にITOは導電性があるので、静電気防止にもなり好ましい。
As the
図３の構成では、封止基板（フタ）４０とアレイ基板３０との間隔（図６の空間３００２）が狭いほど、ＥＬパネルの厚みは薄くすることができる。しかし、封止フタ４０とアレイ基板３０との間隔が近いと、封止フタ４側などから押圧した場合に、封止フタ４０などがひずみ、封止フタ４０の裏面が、ＥＬ膜２９、カソード膜３６などと接触する場合がある。接触するとカソード膜３６などが破壊される。
In the configuration of FIG. 3, the EL panel can be made thinner as the distance between the sealing substrate (lid) 40 and the array substrate 30 (the
この課題を解決するため、本発明は、図６に図示するように、アレイ基板３０と封止フタ（基板）４０間に、スペーサ柱３００１を形成している。スペーサ柱３００１は開口率を低減しないように、ソース信号線１８またはゲート信号線１７と垂直方向に重ねるように形成または配置されている。
In order to solve this problem, according to the present invention,
スペーサ柱３００の形成材料としては、エポキシ系樹脂、ウレタン系樹脂またはアクリル系樹脂等を用いることができる。スペーサ柱３００１は透明樹脂に限定されるものでなく、酸化アルミニウム、酸化マグネシウム、オパールガラスなどの光拡散物でもよい。
As a material for forming the spacer column 300, an epoxy resin, a urethane resin, an acrylic resin, or the like can be used. The
好ましくは、スペーサ柱３００１は光吸収材で形成することが好ましい。ハレーションを防止し、コントラストを向上できるからである。光吸収材としては六価クロムなどの黒色の金属薄膜、アクリルにカーボン等を添加した樹脂、複数あるいは単色の色素もしくは染料を添加したカラーフィルタが例示される。これらはアレイ基板３０などで発生するハレーションを抑制する。また、カラーフィルタを構成する材料で形成してもよい。
Preferably, the
スペーサ柱３００１の形成方法としては、アレイ基板３０または封止基板４０のうち少なくとも一方に、樹脂材料を塗布し、ドライエッチング技術またはウエットエッチング技術を用いて形成する。また、インクジェット印刷などの技術を用いて染料、色素などを塗布して形成する。また、グラビア印刷技術、オフセット印刷技術、スピンナーで膜を塗布し、現像する半導体パターン形成技術などで形成する。また、基板（３０、４０）に樹脂板加工技術（インジェクション加工、コンプレクション加工など）を応用すればよい。
The
図７は図６に加えて、パターニングされた乾燥剤３０１１を形成した構成図である。乾燥剤３０１１は、封止基板（フタ）４０に乾燥剤材料からなる膜を一面に形成し、パターニングして形成する。または、スペーサ柱３００１を形成する材料に乾燥剤材料からなる膜を一面に形成し、パターニングする。もちろん、スペーサ柱３００１を形成する前にアレイ基板３０上に形成または配置してもよい。
FIG. 7 is a configuration diagram in which a patterned
ＥＬ表示装置のカラー化は、マスク蒸着により行うが、本発明はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。たとえば、図４において、薄膜封止膜４１上あるいは下にカラーフィルタを配置する。もちろん、プレシジェンシャドーマスクを利用したＲＧＢ有機材料（ＥＬ材料）の打ち分け方式を採用してもよい。本発明のカラーＥＬ表示パネルはこれらのいずれの方式を用いても良い。
The EL display device is colored by mask vapor deposition, but the present invention is not limited to this. For example, a blue light emitting EL layer may be formed, and the emitted blue light may be converted into R, G, B light by an R, G, B color conversion layer (CCM: Color Change Mediums). For example, in FIG. 4, a color filter is disposed on or below the thin
本発明のＥＬ表示パネル（ＥＬ表示装置）の画素１６の構造は、図１などに示すように、１つの画素１６が４つのトランジスタ１１ならびにＥＬ素子１５により形成される。画素電極３５はソース信号線１８と重なるように構成する。ソース信号線１８上に絶縁膜あるいはアクリル材料からなる平坦化膜３２を形成して絶縁し、平坦化膜３２上に画素電極３５を形成する。このようにソース信号線１８上の少なくとも１部に画素電極３５を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態が期待できる。当然のことながら、画素電極３５は反射電極に構成してもよい。
The structure of the
有機ＥＬ表示パネルに用いられるアクティブマトリックス方式は、特定の画素を選択し、必要な表示情報を与えられること。１フレーム期間を通じてＥＬ素子に電流を流すことができることという２つの条件を満足させなければならない。 The active matrix method used for the organic EL display panel is to select a specific pixel and provide necessary display information. Two conditions must be satisfied that current can flow through the EL element throughout one frame period.
この２つの条件を満足させるため、図２に図示する従来の有機ＥＬの画素構成では、第１のトランジスタ１１ｂは画素を選択するためのスイッチング用トランジスタとして機能させる。また、第２のトランジスタ１１ａはＥＬ素子１５に電流を供給するための駆動用トランジスタとして機能させている。
In order to satisfy these two conditions, in the pixel configuration of the conventional organic EL shown in FIG. 2, the
この構成を用いて階調を表示させる場合、駆動用トランジスタ１１ａのゲート電圧として階調に応じた電圧を印加する必要がある。したがって、駆動用トランジスタ１１ａのオン電流のばらつきがそのまま表示に現れる。
In the case of displaying gradation using this configuration, it is necessary to apply a voltage corresponding to the gradation as the gate voltage of the driving
トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が４５０度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが±０．２Ｖ〜±０．５Ｖの範囲でばらつきがある。そのため、駆動用トランジスタ１１ａを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ１１の劣化によっても特性は変化する。
The on-current of a transistor is very uniform if it is a transistor formed of a single crystal. The threshold value varies within a range of ± 0.2V to ± 0.5V. For this reason, the on-current flowing through the driving
この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が４５０度（摂氏）以上の高温ポリシリコン技術でも、固相（ＣＧＳ）成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。その他、主として有機材料で形成した有機トランジスタでも発生する。アモルファスシリコントランジスタでも発生する。したがって、本発明は、以上のすべての構成に適用できる方式である。 This phenomenon is not limited to low-temperature polysilicon technology, and transistors and the like are formed using solid-phase (CGS) grown semiconductor films even in high-temperature polysilicon technology with a process temperature of 450 degrees Celsius or higher. Even things can occur. In addition, it also occurs in organic transistors formed mainly from organic materials. It also occurs in amorphous silicon transistors. Therefore, the present invention is a method applicable to all the above configurations.
図２のように、電圧を書き込むことにより、階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。しかし、現状の低温多結晶ポリシリコントランジスタなどではこのバラツキを所定範囲以内の抑えることができない。 As shown in FIG. 2, in the method of displaying gradation by writing a voltage, it is necessary to strictly control the device characteristics in order to obtain a uniform display. However, this variation cannot be suppressed within a predetermined range in a current low-temperature polycrystalline polysilicon transistor or the like.
本発明の表示パネルの画素１６を構成するトランジスタ１１は、ｐ−チャンネルポリシリコン薄膜トランジスタに構成される。また、トランジスタ１１ｂは、デュアルゲート以上であるマルチゲート構造としている。
The
本発明の表示パネルの画素１６を構成するトランジスタ１１ｂは、トランジスタ１１ａのソース−ドレイン間のスイッチとして作用する。したがって、トランジスタ１１ｂは、できるだけＯＮ／ＯＦＦ比の高い特性が要求される。トランジスタ１１ｂのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることによりＯＮ／ＯＦＦ比の高い特性を実現できる。
The
図１の画素回路は、１画素内に４つのトランジスタ１１を有している。駆動用トランジスタ１１ａのゲート端子はトランジスタ１１ｂのソース端子に接続されている。トランジスタ１１ｂおよびトランジスタ１１ｃのゲート端子はゲート信号線１７ａに接続されている。トランジスタ１１ｂのドレイン端子はトランジスタ１１ｃのソース端子ならびにトランジスタ１１ｄのソース端子に接続され、トランジスタ１１ｃのドレイン端子はソース信号線１８に接続されている。トランジスタ１１ｄのゲート端子はゲート信号線１７ｂに接続され、トランジスタ１１ｄのドレイン端子はＥＬ素子１５のアノード電極に接続されている。
The pixel circuit in FIG. 1 has four
図１ではすべてのトランジスタはＰチャンネルで構成している。Ｐチャンネルは多少Ｎチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明はＥＬ素子構成をＰチャンネルで構成することのみに限定するものではない。Ｎチャンネルのみで構成してもよい。また、ＮチャンネルとＰチャンネルの両方を用いて構成してもよい。 In FIG. 1, all the transistors are configured by P-channel. The P channel has a lower mobility than an N channel transistor, but is preferable because it has a high breakdown voltage and is less likely to deteriorate. However, the present invention is not limited to the configuration of the EL element with the P channel. You may comprise only N channel. Moreover, you may comprise using both N channel and P channel.
パネルを低コストで作製するためには、画素を構成するトランジスタ１１をすべてＰチャンネルで形成し、内蔵ゲートドライバ回路１２もＰチャンネルで形成することが好ましい。このようにアレイをＰチャンネルのみのトランジスタで形成することにより、マスク枚数が５枚となり、低コスト化、高歩留まり化を実現できる。
In order to manufacture a panel at low cost, it is preferable that all the
ゲート信号線１７ｂに印加するトランジスタ１１ｄのオン電圧は、ゲート信号線１７ａに印加するトランジスタ１１ｂのオン電圧よりも低くする。具体的にはゲート信号線１７ａに印加するオン電圧は−９Ｖであるが、ゲート信号線１７ｂに印加するオン電圧は、−２〜０Ｖである。ゲート信号線１７ｂに印加するトランジスタ１１ｄのオン電圧を、ゲート信号線１７ａに印加するトランジスタ１１ｂのオン電圧よりも低くすることにより、トランジスタ１１ｄのリークが減少し良好な黒表示を実現できる。ゲート信号線１７ａと１７ｂに印加するオフ電圧は同一にする。オフ電圧は８Ｖである。ゲート信号線１７ａと１７ｂに印加するオフ電圧は同一にすることにより電源回路の構成が簡略化させる。
The on-voltage of the
図１のように画素１６の駆動用トランジスタ１１ａ、選択トランジスタ（１１ｂ、１１ｃ）がＰチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線１７ａの電位変動が、選択トランジスタ（１１ｂ、１１ｃ）のＧ−Ｓ容量（寄生容量）を介して、コンデンサ１９の端子に突き抜けるためである。Ｐチャンネルトランジスタ１１ｂがオフするときにはＶｇｈ電圧となる。そのため、コンデンサ１９の端子電圧がＶｄｄ側に少しシフトする。そのため、トランジスタ１１ａのゲート（Ｇ）端子電圧は上昇し、より黒表示となる。したがって、良好な黒表示を実現できる。
As shown in FIG. 1, when the driving
以上の実施例は、トランジスタ１１ｂのＧ−Ｓ容量（寄生容量）を介して、コンデンサ１９の電位を変動させ、コンデンサ１９の電位変動により、黒表示を良好にする構成である。しかし、本発明はこれに限定するものではない。たとえば、コンデンサ１９ｂを素子で形成してもよいことは言うまでもない。コンデンサ１９ｂはトランジスタ１１のゲート信号線１７を構成する電極層と、ソース信号線１８を構成（形成）する電極層を２つの電極として形成することが好ましい。コンデンサ１９ｂの容量はコンデンサ１９ａの容量の１／４以上１／１以下とすることが好ましい。
In the above embodiment, the potential of the
コンデンサ１９ｂなどによる突き抜け電圧のシフト量は一定であり、また、Ｖｇｈ電圧、Ｖｇｌ電圧が一定値であるからである。電流駆動方式（電流プログラム方式）では、低階調ではプログラム電流が小さくなり、ソース信号線１８の寄生容量の充放電が困難である。しかし、コンデンサ１９ｂになどよる突き抜け電圧を利用することにより、ソース信号線１８に印加するプログラム電流を比較的大きくでき、駆動用トランジスタ１１ａがＥＬ素子１５に流す電流はプログラム電流よりも小さくすることができる。つまり、微小なプログラム電流を画素１６に書き込むことができる。
This is because the amount of shift of the punch-through voltage due to the
逆に、突き抜け電圧を可変するには、Ｖｇｈ電圧またはＶｇｌ電圧もしくはＶｇｈ電圧とＶｇｌ電圧の電位差を変化すればよい。たとえば、点灯率（後に説明する）に応じて、Ｖｇｈ電圧、Ｖｇｌ電圧を変化あるいは操作する駆動方法が例示される。また、コンデンサ１９ｂの容量を変化すればよい。また、アノード電圧Ｖｄｄを変化させればよい。たとえば、点灯率（後に説明する）に応じて、アノード電圧（Ｖｄｄ）を変化あるいは操作する駆動方法が例示される。これらを変化あるいは変更することにより突き抜け電圧の大きさを制御でき、駆動用トランジスタ１１ａが流す電流量を制御でき、良好な黒表示を実現できる。
Conversely, in order to vary the punch-through voltage, the Vgh voltage, the Vgl voltage, or the potential difference between the Vgh voltage and the Vgl voltage may be changed. For example, a driving method of changing or operating the Vgh voltage and the Vgl voltage according to the lighting rate (described later) is exemplified. Moreover, what is necessary is just to change the capacity | capacitance of the capacitor |
突き抜け電圧の大きさは階調番号によらず、一定値であるため、低階調領域では、相対的に減少するプログラム電流量の割合が大きくなる。したがって、低階調領域になるほど、良好な黒表示を実現できる。 Since the magnitude of the punch-through voltage is a constant value regardless of the gradation number, the ratio of the program current amount that decreases relatively increases in the low gradation area. Therefore, a better black display can be realized as the gradation is lower.
以下、さらに本発明の理解を容易にするために、本発明のＥＬ素子構成について図８を用いて説明する。本発明のＥＬ素子構成は２つのタイミングにより制御される。図８は図１の画素構成における動作の説明図である。第１のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ１１ｂならびにトランジスタ１１ｃがＯＮすることにより、等価回路として図８（ａ）となる。ここで、信号線より所定の電流Ｉｗが書き込まれる。これによりトランジスタ１１ａはゲートとドレインが接続された状態となり、このトランジスタ１１ａとトランジスタ１１ｃを通じて電流Ｉｗが流れる。したがって、トランジスタ１１ａのゲート−ソースの電圧はＩ１が流れるような電圧となる。
Hereinafter, in order to facilitate understanding of the present invention, the EL element configuration of the present invention will be described with reference to FIG. The EL device configuration of the present invention is controlled by two timings. FIG. 8 is an explanatory diagram of the operation in the pixel configuration of FIG. The first timing is a timing for storing a necessary current value. When the
第２のタイミングはトランジスタ１１ａとトランジスタ１１ｃが閉じ、トランジスタ１１ｄが開くタイミングであり、そのときの等価回路は図８（ｂ）となる。トランジスタ１１ａのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ１１ａは常に飽和領域で動作するため、Ｉｗの電流は一定となる。
The second timing is a timing at which the
以上の動作を図示すると、図９に図示するようになる。図９（ａ）の６１は、表示画面６４における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。画素（行）６１は、非点灯（非表示画素（行））とする。また、スイッチング用トランジスタ１１ｄがクローズし、ＥＬ素子１５に電流が流れている（ただし、黒表示は流れない）領域は、表示領域６３となる。また、スイッチング用トランジスタ１１ｄがオープンの領域は、非表示領域６２となる。
The above operation is illustrated in FIG.
図１の画素構成の場合は、図８（ａ）に示すように、電流プログラム時は、プログラム電流Ｉｗがソース信号線１８に流れる。この電流Ｉｗが駆動用トランジスタ１１ａを流れ、プログラム電流Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。または、駆動用トランジスタ１１ａのゲート端子にプログラム電流Ｉｗを流す電流が流れるように電圧が保持される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
In the case of the pixel configuration of FIG. 1, as shown in FIG. 8A, the program current Iw flows through the
次に、ＥＬ素子１５に電流を流す期間は図８（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
Next, during a period in which a current flows through the
図９の駆動方法のタイミングチャートを図１０に図示する。図１０でわかるように、各選択された画素行（選択期間は、１Ｈとしている）において、ゲート信号線１７ａにオン電圧（Ｖｇｌ）が印加されている時（図１０（ａ）を参照）には、ゲート信号線１７ｂにはオフ電圧（Ｖｇｈ）が印加されている（図１０（ｂ）を参照）。この期間は、ＥＬ素子１５には電流が流れていない（非点灯状態）。
A timing chart of the driving method of FIG. 9 is shown in FIG. As can be seen from FIG. 10, in each selected pixel row (the selection period is 1H), when the on-voltage (Vgl) is applied to the
選択されていない画素行において、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、ゲート信号線１７ｂにはオン電圧（Ｖｇｌ）が印加されている。また、この期間は、ＥＬ素子１５に電流が流れている（点灯状態）。また、点灯状態では、ＥＬ素子１５は所定のＮ倍の輝度（Ｎ・Ｂ）で点灯し、その点灯期間は１Ｆ／Ｎである。したがって、１Ｆを平均した表示パネルの表示輝度は、（Ｎ・Ｂ）×（１／Ｎ）＝Ｂ（所定輝度）となる。なお、Ｎは１以上であればいずれの値でもよい。もちろん、Ｎ＝１とし、書き込み画素行６１以外を表示（点灯）領域６３としてもよいことは言うまでもない。
In an unselected pixel row, an off voltage (Vgh) is applied to the
つぎに、図１１を用いて、本発明のＥＬ表示パネルで使用する電源（電圧）について説明をする。ゲートドライバ回路１２は、バッファ回路８２とシフトレジスタ回路８１で構成される。バッファ回路８２はオフ電圧（Ｖｇｈ）とオン電圧（Ｖｇｌ）を電源電圧として使用する。一方、シフトレジスタ回路８１はシフトレジスタの電源ＶＧＤＤとグラント（ＧＮＤ）電圧を使用し、また、入力信号（ＣＬＫ、ＵＤ、ＳＴ）の反転信号を発生させるためのＶＲＥＦ電圧を使用する。また、ソースドライバ回路（ＩＣ）１４は、電源電圧Ｖｓとグランド（ＧＮＤ）電圧を使用する。
Next, a power supply (voltage) used in the EL display panel of the present invention will be described with reference to FIG. The
ゲートドライバ回路１２ａは、シフトレジスタ回路８１ａとバッファ回路８２を具備している。したがって、ゲートドライバ回路１２ａはゲート信号線１７ａをオンオフ制御する。ゲート信号線１７ｂは、用のシフトレジスタ回路８１ｂ（図示せず）とバッファ回路８２（図示せず）を内蔵する。なお、説明を容易にするため、画素構成は図１を例にあげて説明をする。
The
各シフトレジスタ回路８１は正相と負相のクロック信号ＣＬＫｘ（ＣＬＫｘＰ、ＣＬＫｘＮ）、スタートパルス（ＳＴｘ）で制御される。なお、ｘは添え字である。その他、ゲート信号線の出力、非出力を制御するイネーブル（ＥＮＢＬ）信号、シフト方向を上下逆転するアップダウン（ＵＤ）信号を付加することが好ましい。他に、スタートパルスがシフトレジスタ回路８１にシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。
Each
シフトレジスタ回路８１のシフトタイミングはコントロールＩＣ７２２（後述する）からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路８１を内蔵する。なお、クロック信号は正相のみとしてもよい。正相のみのクロック信号とすることにより信号線数が削減でき、狭額縁化を実現できる。
The shift timing of the
シフトレジスタ回路８１のバッファ容量は小さいため、直接にはゲート信号線１７を駆動することができない。そのため、シフトレジスタ回路８１の出力とゲート信号線１７を駆動する出力ゲート間には少なくとも２つ以上のインバータ回路が形成されている。
Since the buffer capacity of the
ここで理解を容易にするため、電圧値を規定する。まず、アノード電圧Ｖｄｄを６（Ｖ）とし、カソード電圧Ｖｓｓを−９（Ｖ）とする（図１などを参照のこと）。ＧＮＤ電圧は０（Ｖ）とし、ソースドライバ回路のＶｓ電圧はＶｄｄ電圧と同一の６（Ｖ）とする。Ｖｇｈ１とＶｇｈ２電圧はＶｄｄより０．５（Ｖ）以上３．０（Ｖ）以下とすることが好ましい。ここでは、Ｖｇｈ１＝Ｖｇｈ２＝８（Ｖ）とする。 Here, in order to facilitate understanding, a voltage value is defined. First, the anode voltage Vdd is set to 6 (V), and the cathode voltage Vss is set to −9 (V) (see FIG. 1 and the like). The GND voltage is 0 (V), and the Vs voltage of the source driver circuit is 6 (V), which is the same as the Vdd voltage. The Vgh1 and Vgh2 voltages are preferably 0.5 (V) to 3.0 (V) from Vdd. Here, Vgh1 = Vgh2 = 8 (V).
ゲートドライバ回路１２のＶｇｌ１は、図１のトランジスタ１１ｃのオン抵抗を十分に小さくするため、低くする必要がある。ここでは、回路構成を容易にするため、Ｖｇｈ１と絶対値が逆であるＶｇｌ１＝−８（Ｖ）にする。ＶＧＤＤ電圧は、Ｖｇｈよりも低く、ＧＮＤ電圧よりも高くする必要がある。ここでは、発生電圧回路を容易にし、回路コストを低減するため、Ｖｇｈ電圧の１／２の４（Ｖ）にする。一方で、Ｖｇｌ２電圧は、余り低くすると、トランジスタ１１ｂのリークを発生する危険性があるため、したがって、ＶＧＤＤ電圧とＶｇｌ１電圧の中間電圧にすることが好ましい。ここでは、電圧回路を容易にし、回路コストを低減するため、ＶＧＤＤ電圧と絶対値が等しく、また反対極性である−４（Ｖ）にする。
Vgl1 of the
以上の実施例は、主としてシリコンチップからなるＩＣでソースドライバ回路（ＩＣ）１４を構成するものであった。しかし、本発明はこれに限定するものではなく、アレイ基板３０に直接にポリシリコン技術（ＣＧＳ技術、低温ポリシリコン技術、高温ポリシリコン技術など）を用いて出力段回路９１など（ポリリシコン電流保持回路９２）を形成または構成してもよい。
In the above embodiment, the source driver circuit (IC) 14 is configured by an IC mainly composed of a silicon chip. However, the present invention is not limited to this, and the output stage circuit 91 or the like (polysilicon current holding circuit) using polysilicon technology (CGS technology, low temperature polysilicon technology, high temperature polysilicon technology, etc.) directly on the
図１２はその実施例である。Ｒ、Ｇ、Ｂの出力段回路９１（Ｒ用は９１Ｒ、Ｇ用は９１Ｇ、Ｂ用は９１Ｂ）と、ＲＧＢの出力段回路９１を選択するスイッチＳがポリシリコン技術で形成（構成）されている。スイッチＳは１Ｈ期間を時分割して動作する。基本的には、スイッチＳは、１Ｈの１／３期間がＲの出力段回路９１Ｒに接続され、１Ｈの１／３期間がＧの出力段回路９１Ｇに接続され、残りの１Ｈの１／３期間がＢの出力段回路９１Ｂに接続される。
FIG. 12 shows an embodiment thereof. An output stage circuit 91 for R, G, and B (91R for R, 91G for G, and 91B for B) and a switch S for selecting the RGB output stage circuit 91 are formed (configured) by polysilicon technology. Yes. The switch S operates by time-sharing the 1H period. Basically, the switch S is connected to the R
図１２に図示するように、シフトレジスタ回路、サンプリング回路などを有するソースドライバ（回路）１４は、出力端子９３でソース信号線１８と接続される。ポリシリコンからなるスイッチＳが時分割で切り換えられ、出力段回路９１ＲＧＢに接続される。出力段回路９１ＲＧＢはＲＧＢの映像データからなる電流が保持される。なお、図１２ではポリリシコン電流保持回路９２は１段分しか図示していないが、実際には２段構成されていることは言うまでもない。
As shown in FIG. 12, a source driver (circuit) 14 having a shift register circuit, a sampling circuit, and the like is connected to a
図１２では、スイッチＳは、１Ｈの１／３期間がＲの出力段回路９１Ｒに接続され、１Ｈの１／３期間がＧの出力段回路９１Ｇに接続され、残りの１Ｈの１／３期間がＢの出力段回路９１Ｂに接続されると説明したが本発明はこれに限定するものではない。Ｒ、Ｇ、Ｂを選択する期間は異なっていてもよい。これは、Ｒ、Ｇ、Ｂのプログラム電流Ｉｗの大きさが異なっているためである。Ｒ、Ｇ、ＢでＥＬ素子１５の効率が異なるため、Ｒ、Ｇ、Ｂでプログラム電流の大きさが異なる。プログラム電流の大きさが小さいと、ソース信号線１８の寄生容量の影響を受けやすいため、プログラム電流の印加期間を長くし、十分にソース信号線１８の寄生容量の充放電期間を確保する必要がある。一方で、ソース信号線１８の寄生容量の大きさは、Ｒ、Ｇ、Ｂで同一であることが多い。
In FIG. 12, the switch S is connected to the R
以上の実施例では、ＲＧＢそれぞれに対応する画素１６を同時に走査する構成であった。本発明はこの構成に限定するものではない。フレーム（フィールド）ないで、ＲＧＢを個別に選択して画像表示を行っても良い。図１２はその実施例である。
In the above embodiment, the configuration is such that the
図１２（ａ）は１フレーム（１フィールド）期間にＲ表示領域６３Ｒ、Ｇ表示領域６３Ｇ、Ｂ表示領域６３Ｂを画面の上から下方向（下方向から上方向でもよい）に走査する。ＲＧＢの表示領域以外の領域は非表示領域６２とする。つまり、間欠駆動を実施する。Ｒ、Ｇ、Ｂの表示領域６３は個別に間欠表示が実施される。
In FIG. 12A, the
図１２（ｂ）は１フィールド（１フレーム）期間にＲ、Ｇ、Ｂ表示領域６３を複数発生するように実施した実施例である。図１２（ｂ）に示すように表示領域６３を複数に分割することにより、フリッカの発生は、低フレームレートでも発生しない。
FIG. 12B shows an embodiment in which a plurality of R, G, and
図１４（ａ）は、各ＲＧＢの表示領域６３の面積を異ならせたものである。なお、表示領域６３の面積は点灯期間に比例することは言うまでもない。図１４（ａ）では、Ｒ表示領域６３ＲとＧ表示領域６３Ｇと面積を同一にしている。Ｇ表示領域６３ＧよりＢ表示領域６３Ｂの面積を大きくしている。
FIG. 14A shows
有機ＥＬ表示パネルでは、Ｂの発光効率が悪い場合が多い。図１４（ａ）のようにＢ表示領域６３Ｂを他の色の表示領域６３よりも大きくすることにより、効率よくホワイトバランスをとることができるようになる。また、Ｒ、Ｇ、Ｂ表示領域６３の面積を変化させることにより、ホワイトバランス調整、色温度調整を容易に実現できる。
In organic EL display panels, the light emission efficiency of B is often poor. As shown in FIG. 14A, by making the
図１４（ｂ）は、１フィールド（フレーム）期間で、Ｂ表示期間６３Ｂが複数（６３Ｂ１、６３Ｂ２）となるようにした実施例である。図１４（ａ）は１つのＢ表示領域６３Ｂを変化させる方法であった。変化させることによりホワイトバランスを良好に調整できるようにする。図１４（ｂ）は、同一面積のＢ表示領域６３Ｂを複数表示させることにより、ホワイトバランス調整（補正）を良好にする。また、色温度補正（調整）を良好にする。たとえば、屋外と屋内で色温度を変化させることは有効である。たとえば、屋内では、色温度を低下させ、屋外では色温度を高くする。
FIG. 14B shows an example in which the
図１４（ａ）と図１４（ｂ）とは組み合わせてもよいことはいうまでもない。たとえば、図１４（ａ）のＲＧＢの表示面積６３を変化し、かつ図１４（ｂ）のＲＧＢの表示領域６３を複数発生させる駆動方法の実施である。
Needless to say, FIG. 14A and FIG. 14B may be combined. For example, a drive method is implemented in which the
図９では表示領域６３を１つにした方式である。しかし、本発明はこれに限定するものではない。たとえば、図１５に図示するように、表示領域６３と非表示領域６２とを複数に分散させてもよい。
In FIG. 9, the
また、図１５に図示するように、間欠する間隔（非表示領域６２／表示領域６３）は等間隔に限定するものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、ＲＧＢで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、Ｒ、Ｇ、Ｂ表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。
Further, as illustrated in FIG. 15, the intermittent interval (
非表示領域６２とは、ある時刻において非点灯ＥＬ素子１５の画素１６領域である。表示領域６３とは、ある時刻において点灯ＥＬ素子１５の画素１６領域である。非表示領域６２、表示領域６３は、水平同期信号に同期して、１画素行ずつ位置がシフトしていく。
The
本発明の駆動方法の説明を容易にするため、１／Ｎとは、１Ｆ（１フィールドまたは１フレーム）を基準にしてこの１Ｆを１／Ｎにするとして説明する。しかし、１画素行が選択され、電流値がプログラムされる時間（通常、１水平走査期間（１Ｈ））があるし、また、走査状態によっては誤差も生じることは言うまでもない。もちろん、ゲート信号線１７ａからの突き抜け電圧によっても、理想状態から変化する。ここでは説明を容易にするため、理想状態として説明をする。
In order to facilitate the description of the driving method of the present invention, 1 / N is described on the assumption that 1F is set to 1 / N on the basis of 1F (one field or one frame). However, there is a time during which one pixel row is selected and the current value is programmed (usually, one horizontal scanning period (1H)), and it goes without saying that an error may occur depending on the scanning state. Of course, it changes from the ideal state also by the penetration voltage from the
液晶表示パネルは、１Ｆ（１フィールドあるいは１フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。 The liquid crystal display panel holds the current (voltage) written to the pixel for a period of 1F (one field or one frame). For this reason, when a moving image is displayed, there is a problem that the outline of the display image is blurred.
有機（無機）ＥＬ表示パネル（表示装置）も１Ｆ（１フィールドあるいは１フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。したがって、液晶表示パネルと同様の課題が発生する。一方、ＣＲＴのように電子銃で線表示の集合として画像を表示するディスプレイは、人間の眼の残像特性を用いて画像表示を行うため、動画表示画像の輪郭ぼけは発生しない。 The organic (inorganic) EL display panel (display device) also holds the current (voltage) written in the pixel during the period of 1F (one field or one frame). Therefore, the same problem as the liquid crystal display panel occurs. On the other hand, a display that displays an image as a set of line displays with an electron gun, such as a CRT, displays an image using the afterimage characteristics of the human eye, so that the outline blur of a moving image display image does not occur.
本発明の駆動方法では、１Ｆ／Ｎの期間の間だけ、ＥＬ素子１５に電流を流し、他の期間（１Ｆ（Ｎ−１）／Ｎ）は電流を流さない。本発明の駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では１Ｆごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に間欠表示状態となる。動画データ表示を、間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、ＣＲＴに近い動画表示を実現することができる。
In the driving method of the present invention, current is passed through the
本発明の駆動方法では、図６、図１４に図示するように間欠表示実施することができる。しかし、間欠表示を実施するにあたり、トランジスタ１１ｄは最大でも１Ｈ周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。本発明は、画像データは各画素１６に保持されている。そのため、本発明の駆動方法において、間欠表示を実施するための画像メモリは不要である。
In the driving method of the present invention, intermittent display can be performed as shown in FIGS. However, when performing intermittent display, the
本発明の駆動方法はスイッチングのトランジスタ１１ｄ（図１などを参照のこと）などをオンオフさせるだけでＥＬ素子１５に流す電流を制御する。つまり、ＥＬ素子１５に流れる電流Ｉｗをオフしても、画像データはそのまま画素１６のコンデンサ１９の保持されている。したがって、次のタイミングでスイッチング素子１１ｄなどをオンさせ、ＥＬ素子１５に電流を流せば、その流れる電流は前に流れていた電流値と同一である。
The driving method of the present invention controls the current passed through the
本発明では黒挿入（黒表示などの間欠表示）を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、有機ＥＬ素子１５は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することのより従来のデータ保持型の表示パネル（液晶表示パネル、ＥＬ表示パネルなど）の問題である動画表示の問題を解決できる。
In the present invention, it is not necessary to increase the main clock of the circuit even when black insertion (intermittent display such as black display) is realized. Further, there is no need for an image memory because it is not necessary to perform time axis expansion. Further, the
さらに、大型の表示装置でソース信号線１８の配線長が長くなり、ソース信号線１８の寄生容量が大きくなる場合は、Ｎ値を大きくすることのより対応できる。ソース信号線１８に印加するプログラム電流値をＮ倍にした場合、ゲート信号線１７ｂ（トランジスタ１１ｄ）の導通期間を１Ｆ／Ｎとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。
Further, when the wiring length of the
電流駆動では特に黒レベルの画像表示では２０ｎＡ以下の微小電流で画素のコンデンサ１９をプログラムする必要がある。したがって、寄生容量が所定値以上の大きさで発生すると、１画素行にプログラムする時間（基本的には１Ｈ以内である。ただし、本発明は２画素行などの複数画素を同時に書き込む場合もあるので１Ｈ以内に限定されるものではない。）内に寄生容量を充放電することができない。１Ｈ期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。
In current driving, it is necessary to program the
図１の画素構成の場合、図５（ａ）に示すように、電流プログラム時は、プログラム電流Ｉｗがソース信号線１８に流れる。この電流Ｉｗがトランジスタ１１ａを流れ、Ｉｗを流す電流が保持されるように、コンデンサ１９に電圧設定（プログラム）される。このとき、トランジスタ１１ｄはオープン状態（オフ状態）である。
In the case of the pixel configuration of FIG. 1, as shown in FIG. 5A, the program current Iw flows through the
次に、ＥＬ素子１５に電流を流す期間は図５（ｂ）のように、トランジスタ１１ｃ、１１ｂがオフし、トランジスタ１１ｄが動作する。つまり、ゲート信号線１７ａにオフ電圧（Ｖｇｈ）が印加され、トランジスタ１１ｂ、１１ｃがオフする。一方、ゲート信号線１７ｂにオン電圧（Ｖｇｌ）が印加され、トランジスタ１１ｄがオンする。
Next, during a period in which a current flows through the
なお、本発明は、画素構成が電流プログラム方式のみに限定されない。たとえば、図２のような電圧プログラム方式の画素構成にも適用できる。１フレーム（フィールド）の所定期間を高い輝度で表示し、他の期間を非点灯状態にすることが、電圧駆動方式においても、動画表示性能の向上などに有効だからである。また、電圧駆動方式においても、ソース信号線１８の寄生容量の影響は無視できない。特に大型ＥＬ表示パネルにおいて、寄生容量が大きいため、本発明の駆動方法を実施することは効果がある。以上の事項は、本発明の他の実施例においても同様である。
In the present invention, the pixel configuration is not limited to the current program method. For example, the present invention can also be applied to a voltage-programmed pixel configuration as shown in FIG. This is because displaying a predetermined period of one frame (field) with high luminance and turning off the other period is effective in improving the moving image display performance even in the voltage driving method. Even in the voltage drive system, the influence of the parasitic capacitance of the
図６（ｂ）に図示するように、書き込み画素行６１ａを含む画素行が非点灯領域６２とし、書き込み画素行６１ａよりも上画面のＳ／Ｎ（時間的には１Ｆ／Ｎ）の範囲を表示領域６３とする（書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる）。画像表示状態は、表示領域６３が帯状になって、画面の上から下に移動する。
As shown in FIG. 6B, the pixel row including the writing pixel row 61a is a
図６の表示では、１つの表示領域６３が画面の上から下方向に移動する。フレームレートが低いと、表示領域６３が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
In the display of FIG. 6, one
この課題に対しては、図１５に図示するように、表示領域６３を複数に分割するとよい。この分割された総和がＳ（Ｎ−１）／Ｎの面積となれば、図６の明るさと同等になる。なお、分割された表示領域６３は等しく（等分に）する必要はない。また、分割された非表示領域６２も等しくする必要はない。
For this problem, the
以上のように、表示領域６３を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。
As described above, screen flickering is reduced by dividing
図６のように、非表示領域６２を一括で挿入する方式では、外光との干渉によるフリッカが発生しやすい。たとえば、外光の蛍光灯の周波数が６０Ｈｚで、表示パネルの１フレームが６０Ｈｚのように、一致あるいは近似するときに、干渉が発生する。また、カソード電極３６での外光反射による干渉も問題となる。この課題は、以下に説明するように、表示パネルの非表示領域６２もしくは表示領域６３の１サイクルが、外光（蛍光灯）の点滅サイクルに一致しないようにすることで解決する。表示パネルの非表示領域の１サイクルが、外光（蛍光灯）の点滅サイクルに一致しないようにすることで解決する。
As shown in FIG. 6, in the method of inserting the
本発明は、非表示または表示領域制御を、画素行に映像データを書き込む書きこみ周期と独立制御することにより実現できる。つまり、画素行に映像データを書き込むゲートドライバ１２ａと、非表示または表示領域制御するゲートドライバ１２ｂとを具備することにより実現できる。もしくは、ＥＬ素子１５と駆動用トランジスタ１１ａ間に供給電流をオンオフ制御できるスイッチ用トランジスタ１１ｄなどを具備することにより実現できる。
According to the present invention, non-display or display area control can be realized by independently controlling the writing cycle in which video data is written in a pixel row. That is, it can be realized by including a
したがって、電流プログラム方式の１つであるカレントミラー方式であっても、図１６に図示するように、駆動用トランジスタ１１ｂとＥＬ素子１５間にスイッチング素子としてのトランジスタ１１ｅを形成または配置することにより、ＥＬ素子１５に流れる電流をオンオフすることができる。したがって、前述の駆動方式を実現できる。また、図１７（ａ）（ｂ）（ｃ）にも適用できることは言うまでもない。図１７（ａ）ではスイッチング用トランジスタ１１ｄをオンオフ制御する。図１７（ｂ）ではスイッチング用トランジスタ１１ｅ、１１ｆのうち少なくとも一方をオンオフ制御する。図１７（ｃ）ではインバータ回路６０６１をオンオフ制御（Ｈレベル、Ｌレベル制御）する。また、図１の画素構成の変形である図１８にも適用できることはいうまでもない。スイッチング用トランジスタ１１ｄをオンオフ制御する。
Therefore, even in the current mirror method which is one of the current programming methods, as shown in FIG. 16, by forming or arranging the transistor 11e as a switching element between the driving
図１などで説明した画素構成では、駆動用トランジスタ１１ａは各画素１６に１つの構成である。しかし、本発明において、駆動用トランジスタ１１ａは１つに限定されるものでなない。たとえば、図１９の画素構成が例示される。
In the pixel configuration described with reference to FIG. 1 and the like, the driving
図１９は画素１６を構成するトランジスタ数を６個とし、プログラム用トランジスタ１１ａｎはトランジスタ１１ｂ２とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成し、駆動用トランジスタ１１ａ１はトランジスタ１１ｂ１とトランジスタ１１ｃの２個のトランジスタを経由してソース信号線１８に接続されるように構成した実施例である。
In FIG. 19, the number of transistors constituting the
図１９において、駆動用トランジスタ１１ａ１のゲート端子とプログラム用トランジスタ１１ａｎのゲート端子とを共通にしている。トランジスタ１１ｂ１は電流プログラム時に駆動用トランジスタ１１ａ１のドレイン端子とゲート端子とを短絡するように動作する。トランジスタ１１ｂ２は電流プログラム時にプログラム用トランジスタ１１ａｎのドレイン端子とゲート端子とを短絡するように動作する。 In FIG. 19, the gate terminal of the driving transistor 11a1 and the gate terminal of the programming transistor 11an are made common. The transistor 11b1 operates so as to short-circuit the drain terminal and the gate terminal of the driving transistor 11a1 during current programming. The transistor 11b2 operates so as to short-circuit the drain terminal and the gate terminal of the programming transistor 11an during current programming.
なお、図１９において、駆動用トランジスタ１１ａ１、トランジスタ１１ａｎと各１個のように図示しているが、本発明はこれに限定するものではない。たとえば、駆動用トランジスタ１１ａ１を２個以上に形成してもよい。また、トランジスタ１１ａｎを２個以上形成してもよい。また、トランジスタ１１ａ１、１１ａｎの双方を複数個で形成してもよいことはいうまでもない。以上の事項は図１、図１６、図１７、図１８、図２１などの画素構成に対しても適用できることは言うまでもない。 In FIG. 19, the driving transistor 11a1 and the transistor 11an are illustrated as one each, but the present invention is not limited to this. For example, two or more driving transistors 11a1 may be formed. Two or more transistors 11an may be formed. Needless to say, a plurality of transistors 11a1 and 11an may be formed. Needless to say, the above items can also be applied to the pixel configurations of FIG. 1, FIG. 16, FIG. 17, FIG. 18, FIG.
トランジスタ１１ｃは駆動用トランジスタ１１ａ１のゲート端子に接続されており、トランジスタ１１ｄは駆動用トランジスタ１１ａ１とＥＬ素子１５間に形成または配置され、ＥＬ素子１５に流れる電流を制御する。また、駆動用トランジスタ１１ａ１のゲート端子とアノード（Ｖｄｄ）端子間には付加コンデンサ１９が形成または配置されており、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎのソース端子はアノード（Ｖｄｄ）端子に接続されている。
The
以上のように、駆動用トランジスタ１１ａ１とプログラム用トランジスタ１１ａｎが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。つまり、駆動用トランジスタ１１ａ１を流れる電流は、トランジスタ１１ｂ１、トランジスタ１１ｃを通じてソース信号線１８に流れる。また、プログラム用トランジスタ１１ａｎを流れる電流は、トランジスタ１１ｂ２、トランジスタ１１ｃを通じてソース信号線１８に流れる。したがって、駆動用トランジスタ１１ａ１の電流と、プログラム用トランジスタ１１ａｎの電流は、同数の２つのトランジスタを通過してソース信号線１８に流れるように構成されている。
As described above, by configuring the driving transistor 11a1 and the programming transistor 11an to pass through the same number of transistors, the accuracy can be improved. That is, the current flowing through the driving transistor 11a1 flows to the
図１９では、駆動用トランジスタ１１ａｎを１つのトランジスタとして図示しているが、これに限定するものではない。駆動用トランジスタ１１ａｎは、同一チャンネル幅Ｗ、同一チャンネル長Ｌあるいは同一ＷＬ比の複数のトランジスタから構成してもよい。また、駆動用トランジスタ１１ａ１の駆動用トランジスタ１１ａｎと、同一チャンネル幅Ｗ、同一チャンネル長Ｌあるいは同一ＷＬ比にすることが好ましい。同一ＷＬあるいはＷＬ比のトランジスタを複数形成する方が、各トランジスタ１１ａの出力バラツキが小さくなり、また画素１６間のばらつきも少なくなり好ましい。
In FIG. 19, the driving transistor 11an is illustrated as one transistor, but the present invention is not limited to this. The driving transistor 11an may be composed of a plurality of transistors having the same channel width W, the same channel length L, or the same WL ratio. Further, it is preferable that the drive transistor 11an of the drive transistor 11a1 has the same channel width W, the same channel length L, or the same WL ratio. It is preferable to form a plurality of transistors having the same WL or WL ratio because the output variation of each
ゲート信号線１７ａに選択電圧（オン電圧）が印加されると、トランジスタ１１ａｎとトランジスタ１１ａ１からの電流が合成されたものがプログラム電流Ｉｗとなる。このプログラム電流Ｉｗを、駆動用トランジスタ１１ａ１からＥＬ素子１５に流れる電流Ｉｅの所定倍率にする。
When a selection voltage (ON voltage) is applied to the
Ｉｗ＝ｎ・Ｉｅ（ｎは１以上の整数、ただし、トランジスタ１１ａｎのサイズが均等でないときは１．２５などの小数点を有する数値となることは言うまでもない）。 Iw = n · Ie (n is an integer of 1 or more, but it goes without saying that when the sizes of the transistors 11an are not uniform, the numerical value has a decimal point such as 1.25).
上式において、表示パネルの最大白ラスターでの表示輝度Ｂ（ｎｔ）、表示パネルの画素面積Ｓ（平方ミリメートル）（画素面積は、ＲＧＢを１単位として取り扱う。したがって、各Ｒ、Ｇ、Ｂの絵素が縦０．１ｍｍ、横０．０５ｍｍであれば、Ｓ＝０．１×（０．０５×３）（平方ミリメートル）である）、表示パネルの１画素行選択期間（１水平走査（１Ｈ）期間）をＨ（ミリ秒）としたとき、以下の条件を満足するようにする。なお、表示輝度Ｂは、パネル仕様に規定する表示できる最大輝度である。なお、以下に示す２２２、１００などの数値は、多くの実験を実施し、見つけ出した値である。 In the above formula, the display brightness B (nt) at the maximum white raster of the display panel, the pixel area S (square millimeter) of the display panel (the pixel area is treated with RGB as one unit. Therefore, each of R, G, B If the picture element is 0.1 mm long and 0.05 mm wide, S = 0.1 × (0.05 × 3) (square millimeter)), one pixel row selection period (one horizontal scanning ( 1H) When the period) is H (milliseconds), the following conditions are satisfied. Note that the display brightness B is the maximum displayable brightness specified in the panel specification. The numerical values such as 222 and 100 shown below are values obtained through many experiments.
５ ≦ （Ｂ・Ｓ）／（ｎ・Ｈ） ≦ ２２２
さらに好ましくは、以下の条件と満足するようにする。
5 ≦ (B · S) / (n · H) ≦ 222
More preferably, the following conditions are satisfied.
１０ ≦ （Ｂ・Ｓ）／（ｎ・Ｈ） ≦ １００
Ｉｗはソースドライバ回路（ＩＣ）１４が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素１６のコンデンサ１９にホールドされる。また、Ｉｅは駆動用トランジスタ１１ａ１がＥＬ素子１５に流す電流である。
10 ≦ (B · S) / (n · H) ≦ 100
Iw is a program current output from the source driver circuit (IC) 14, and a voltage corresponding to the program current is held in the
トランジスタ１１ａ１、トランジスタ１１ａｎの出力ばらつきに関しては、トランジスタ１１ａｎと駆動用トランジスタ１１ａ１を近接させて形成または配置することにより改善できる。また、トランジスタ１１ａｎ、トランジスタ１１ａ１の特性は形成方向によっても特性が異なる場合がある。したがって、同一方向に形成することが好ましい。 The output variations of the transistors 11a1 and 11an can be improved by forming or arranging the transistors 11an and the driving transistor 11a1 close to each other. Further, the characteristics of the transistor 11an and the transistor 11a1 may differ depending on the formation direction. Therefore, it is preferable to form in the same direction.
ゲート信号線１７ａが選択されると、駆動用トランジスタ１１ａ１およびプログラム用トランジスタ１１ａｎの両方がオンする。駆動用トランジスタ１１ａ１が流す電流Ｉｗ１と、プログラム用トランジスタ１１ａ１が流す電流Ｉｗ２とは、略一致させることが好ましい。最もこのましくは、プログラム用トランジスタ１１ａｎと駆動用トランジスタ１１ａ１のサイズ（Ｗ、Ｌ）を一致させることである。つまり、Ｉｗ１＝Ｉｗ２、Ｉｗ＝２Ｉｅの関係を満足させることが好ましい。もちろん、Ｉｗ１＝Ｉｗ２の関係を満足させるには、トランジスタサイズ（Ｗ、Ｌ）を一致させることに限定されるものではなく、サイズを変化することにより一致させてもよい。これは、トランジスタのＷＬを調整することにより容易に実現できる。略Ｉｗ２／Ｉｗ１＝１であれば、トランジスタ１１ｂ１とトランジスタ１１ｂ１のサイズは略一致して構成あるいは形成することができる。
When the
なお、Ｉｗ２／Ｉｗ１は、１以上１０以下の関係を満足させておくことが好ましい。Ｉｗ２／Ｉｗ１は、１以上１０以下の関係を満足させておくことが好ましい。さらに好ましくは、１．５以上５以下の関係を満足させておくことが好ましい
Ｉｗ２／Ｉｗ１が１以下では、ほとんど、ソース信号線１８の寄生容量の影響を改善する効果は見込めない。一方Ｉｗ２／Ｉｗが１０以上となると、Ｉｗに対するＩｅの関係に画素ごとにばらつきが発生し、均一な画像表示が実現できない。また、トランジスタ１１ｂのオン抵抗の影響を大きく受けるようになり、画素設計も困難になる。
It should be noted that Iw2 / Iw1 preferably satisfies the relationship of 1 or more and 10 or less. Iw2 / Iw1 preferably satisfies a relationship of 1 or more and 10 or less. More preferably, the relationship of 1.5 or more and 5 or less is preferably satisfied. When Iw2 / Iw1 is 1 or less, the effect of improving the influence of the parasitic capacitance of the
プログラム用トランジスタ１１ａｎが流す電流Ｉｗ２が、駆動用トランジスタ１１ａ１が流す電流Ｉｗ１に比較して一定以上大きい場合は（Ｉｗ２ ＞ Ｉｗ１）、スイッチング用トランジスタ１１ｂ２のオン抵抗を、スイッチング用トランジスタ１１ｂ１のオン抵抗よりも小さくする必要がある。スイッチング用トランジスタ１１ｂ２は、トランジスタ１１ｂ１よりも大きな電流を、同一のゲート信号線１７ａの電圧にたいして流すように構成する必要があるからである。
When the current Iw2 flowing through the programming transistor 11an is larger than the current Iw1 flowing through the driving transistor 11a1 (Iw2> Iw1), the on-resistance of the switching transistor 11b2 is set higher than the on-resistance of the switching transistor 11b1. Need to be smaller. This is because the switching transistor 11b2 needs to be configured so that a current larger than that of the transistor 11b1 flows to the voltage of the same
つまり、駆動用トランジスタ１１ａ１の出力電流の大きさに対するトランジスタ１１ｂ１の大きさと、プログラム用トランジスタ１１ａｎの出力電流の大きさに対するトランジスタ１１ｂ２の大きさをマッチングさせる必要がある。 That is, it is necessary to match the magnitude of the transistor 11b1 with respect to the magnitude of the output current of the driving transistor 11a1 and the magnitude of the transistor 11b2 with respect to the magnitude of the output current of the programming transistor 11an.
言い換えれば、プログラム電流Ｉｗ２、プログラム電流Ｉｗ１に対して、トランジスタ１１ｂのオン抵抗を変化させる必要がある。また、プログラム電流Ｉｗ２、プログラム電流Ｉｗ１に対して、トランジスタ１１ｂ１と１１ｂ２のサイズを変化させる必要がある。
In other words, it is necessary to change the on-resistance of the
プログラム電流Ｉｗ２がプログラム電流Ｉｗ１よりも大きければ、トランジスタ１１ｂ２のオン抵抗はトランジスタ１１ｂ１のオン抵抗よりも小さくする必要がある（トランジスタ１１ｂ１とトランジスタ１１ｂ２のゲート端子電圧が同一の場合である）。プログラム電流Ｉｗ２がプログラム電流Ｉｗ１よりも大きければ、トランジスタ１１ｂ２のオン電流（Ｉｗ２）はトランジスタ１１ｂ１のオン電流（Ｉｗ１）よりも大きくする必要がある（トランジスタ１１ｂ１とトランジスタ１１ｂ２のゲート端子電圧が同一の場合である）。 If the program current Iw2 is larger than the program current Iw1, the on-resistance of the transistor 11b2 needs to be smaller than the on-resistance of the transistor 11b1 (in the case where the gate terminal voltages of the transistor 11b1 and the transistor 11b2 are the same). If the program current Iw2 is larger than the program current Iw1, the on-current (Iw2) of the transistor 11b2 needs to be larger than the on-current (Iw1) of the transistor 11b1 (when the gate terminal voltages of the transistor 11b1 and the transistor 11b2 are the same) Is).
Ｉｗ２：Ｉｗ１＝ｎ：１とし、ゲート信号線１７ａにオン電圧が印加され、トランジスタ１１ｂ１とトランジスタ１１ｂ２がオンしたときのトランジスタ１１ｂ２のオン抵抗をＲ２、トランジスタ１１ｂ１のオン抵抗をＲ１とする。この時、Ｒ２は、Ｒ１／（ｎ＋５）以上、Ｒ１／（ｎ）以下の関係を満足するように構成する。構成するとは、トランジスタ１１ｂの所定のサイズに形成するあるいは配置するもしくは動作させる意味である。ただし、ｎは１よりも大きな値である。
When Iw2: Iw1 = n: 1, an on-voltage is applied to the
上記事項は、トランジスタ１１ｂ１とトランジスタ１１ｂ２のオン抵抗Ｒあるいは、プログラム電流Ｉｗの説明である。したがって、上記条件を満足するように画素構成を実現すればいずれの構成でもよい。たとえば、トランジスタ１１ｂ１のゲート端子に接続されたゲート信号線１７と、トランジスタ１１ｂ２のゲート端子に接続されたゲート信号線１７とが異なる信号線の場合は、各ゲート信号線に印加する電圧を変化させれば、オン抵抗などを変化でき、本発明の条件を満足させることできる。
The above item is an explanation of the on-resistance R of the transistor 11b1 and the transistor 11b2 or the program current Iw. Accordingly, any configuration is possible as long as the pixel configuration is realized so as to satisfy the above-described conditions. For example, when the
図２０は図１９の画素構成の動作の説明図である。図２０（ａ）は電流プログラム状態であり、図１９（ｂ）はＥＬ素子１５に電流を供給している状態である。なお、図２０（ｂ）の状態で、トランジスタ１１ｄをオンオフさせて間欠表示を実施してもよいことは言うまでもない。
FIG. 20 is an explanatory diagram of the operation of the pixel configuration of FIG. FIG. 20A shows a current program state, and FIG. 19B shows a state in which current is supplied to the
図２０（ａ）では、ゲート信号線１７ａにオン電圧が印加され、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオンする。トランジスタ１１ａ１は電流Ｉｅを供給し、トランジスタ１１ａｎは電流Ｉｗ−Ｉｅを供給し、合成した電流ＩｗがソースドライバＩｃにプログラム電流となる。以上の動作により、プログラム電流Ｉｗに対応する電圧がコンデンサ１９に保持される。電流プログラム時にはトランジスタ１１ｄはオフ状態に保持される（ゲート信号線１７ｂにはオフ電圧が印加されている）。
In FIG. 20A, an on voltage is applied to the
ＥＬ素子１５に電流を流す場合が、図２０（ｂ）の動作状態にされる。ゲート信号線１７ａにオフ電圧が印加され、ゲート信号線１７ｂにオン電圧が印加される。この状態では、トランジスタ１１ｂ１、１１ｂ２、１１ｃがオフ状態になり、トランジスタ１１ｄがオン状態になる。ＥＬ素子１５にＩｅ電流が供給される。
The case where a current is passed through the
以上の実施例は、主として図１の変形例の実施例であった。本発明はこれに限定するものではなく、図１６などのカレントミラーの画素構成にも適用することができる。また、図１７（ａ）（ｂ）（ｃ）にも適用できることは言うまでもない。 The above embodiment is mainly an embodiment of the modification of FIG. The present invention is not limited to this, and can also be applied to a pixel configuration of a current mirror as shown in FIG. Needless to say, the present invention can also be applied to FIGS. 17 (a), 17 (b), and 17 (c).
また、図１などの画素構成は、トランジスタ１１ｄによりＥＬ素子１５に流す電流をトランジスタ１１ｄにより制御するものであったが、本発明はこれに限定するものではない。たとえば、図２０に図示するように、トランジスタ１１ｄがなくともＥＬ素子１５に印加する電流をオンオフ制御することができる。
In the pixel configuration shown in FIG. 1 and the like, the current flowing through the
図２０では、ゲートドライバ回路１２ｂは、ゲート信号線１７ｂを制御し、ゲート信号線１７ｂの電位は、Ｖｄｄ電圧と、それより低い電圧であるＥＬ素子１５に電流が流れない電圧Ｖｇで駆動される。つまり、ゲート信号線１７ｂには、Ｖｄｄ電圧とＶｇ電圧が出力される。ゲート信号線１７ｂにＶｄｄ電圧が印加されたときは、ＥＬ素子１５に電流が流れ、ゲート信号線１７ｂにＶｇ電圧が印加されたときには、ＥＬ素子１５には電流が流れない。図２０の画素構成では、トランジスタ１１ｄがなくとも、ゲートドライバ１１ｂの制御によりＤｕｔｙ比制御、基準電流比制御、点灯率制御が実現できる。
In FIG. 20, the
理解を容易にするため、映像データとプログラム電流は比例の関係で変換されるとして説明する。実際はさらに容易に、映像データとプログラム電流とを変換できる。図２２に図示するように本発明は単位トランジスタ２２４の単位電流が、映像データの１に該当するからである。さらに、単位電流は基準電流回路を調整することにより、容易に任意の値に調整できるからである。また、基準電流はＲ、Ｇ、Ｂ回路ごとに設けられており、ＲＧＢ回路に基準電流回路を調整することにより全階調範囲にわたりホワイトバランスをとることができるからである。このことは電流プログラム方式で、かつ本発明のソースドライバ回路（ＩＣ）１４、表示パネル構成の相乗効果である。以下、本発明のソースドライバ回路（ＩＣ）１４について説明をする。
In order to facilitate understanding, description will be made assuming that the video data and the program current are converted in a proportional relationship. Actually, video data and program current can be converted more easily. This is because the unit current of the
なお、以下の実施例では、単位トランジスタ群２５１ｃなどはソースドライバ回路（ＩＣ）１４に形成あるいは構成するとして説明するが、本発明はこれに限定するものではない。たとえば、図１２では、単位トランジスタ群２５１ｃなどはアレイ基板３０に形成している。つまり、画素１６と単位トランジスタ群２５１ｃ、ゲートドライバ回路１２をアレイ基板３０に形成し、他の部分をソースドライバ回路（ＩＣ）１４に形成した実施例である。
In the following embodiments, the
ＥＬ表示パネルでは、プログラム電流とＥＬ素子１５の発光輝度が線形の関係にあるという特徴がある。このことは電流プログラム方式の大きな特徴である。つまり、プログラム電流の大きさを制御すれば、リニアにＥＬ素子１５の発光輝度を調整できる。
The EL display panel is characterized in that the program current and the light emission luminance of the
駆動用トランジスタ１１ａはゲート端子に印加した電圧と、駆動用トランジスタ１１ａが流す電流とは非線形である（２乗カーブになることが多い）。したがって、電圧プログラム方式では、プログラム電圧と発光輝度とは非線形の関係にあり、きわめて発光制御が困難である。電圧プログラムに比較して電流プログラム方式では極めて発光制御が容易である。
In the driving
以下、図２２、図２３などを参照しながら、本発明のソースドライバ回路（ＩＣ）１４について説明をする。ソースドライバ回路（ＩＣ）１４は、出力端子数に対応する出力段（トランジスタ群）２５１ｃが形成または配置されている。各出力段２５１ｃには、映像信号のビット数に対応するトランジスタ（電流源（１単位）電流）２２４が形成または配置されている。たとえば、基本的には映像信号が６ビット（Ｄ０〜Ｄ５）の場合は、２の６乗−１＝６３個のトランジスタ２２４が形成される。映像信号が８ビット（Ｄ０〜Ｄ７）の場合は、２の８乗−１＝２５５個のトランジスタ２２４が形成される。図２４は、この基本を変形した実施例である。図２４に関しては後に説明をする。
Hereinafter, the source driver circuit (IC) 14 of the present invention will be described with reference to FIGS. In the source driver circuit (IC) 14, output stages (transistor groups) 251c corresponding to the number of output terminals are formed or arranged. In each
以下、説明を容易にするため、ソースドライバ回路（ＩＣ）１４は６ビットであるとして説明をする。図２２において、各トランジスタ２２４は、映像データビット（Ｄ０〜Ｄ５）ごとに配置される。Ｄ０ビットには１つのトランジスタ２２４が配置される。Ｄ１ビットには２つのトランジスタ２２４が配置される。Ｄ２ビットには４つのトランジスタ２２４が配置され、Ｄ３ビットには８つのトランジスタ２２４が配置され、Ｄ４ビットには１６つのトランジスタ２２４が配置される。同様に、Ｄ５ビットには３２つのトランジスタ２２４が配置されている。
Hereinafter, for ease of explanation, the source driver circuit (IC) 14 is assumed to be 6 bits. In FIG. 22, each
各ビットのトランジスタ２２４の出力電流が出力端子９３に出力されるか否かは、アナログスイッチ２２１（２２１ａ〜２２１ｆ）によるオンオフ制御で実現される。アナログスイッチ２２１ａ〜２２１ｆは映像信号の各ビット（一例として６ビット）に対応する。Ｄ０ビットに対応するスイッチ２２１ａが閉じると、１単位電流が出力端子９３から出力（入力）される。出力端子９３には、ソース信号線１８が接続されている。同様に、Ｄ１ビットに対応するスイッチ２２１ｂが閉じると、２単位電流が出力端子９３から出力（入力）される。以下、Ｄ２ビットに対応するスイッチ２２１ｃが閉じると、４単位電流が出力端子９３から出力（入力）され、Ｄ３ビットに対応するスイッチ２２１ｃが閉じると、８単位電流が出力端子９３から出力（入力）され、Ｄ４ビットに対応するスイッチ２２１ｄが閉じると、１６単位電流が出力端子９３から出力（入力）され、Ｄ５ビットに対応するスイッチ２２１ｃが閉じると、３２単位電流が出力端子９３から出力（入力）される。以上のように、映像信号のビットに対応して、デジタル的にスイッチ２２１がクローズまたはオープンし、映像信号に応じて電流（プログラム電流）が出力端子９３から出力される。
Whether or not the output current of the
また、プログラム電流は内部配線２２２を流れる。内部配線２２２の電位Ｖｗは、ソース信号線１８の電位となる。ソース信号線１８の電位は、電流プログラム時は、画素１６の駆動用トランジスタ１１ａのゲート電圧である。
The program current flows through the
単位トランジスタ２２４はトランジスタ２２８ｂとカレントミラー回路を構成している。なお、図２２、図２３では、トランジスタ２２８ｂを１つと図示しているが、実際は、複数のトランジスタ（トランジスタ群）で構成（形成）される。トランジスタ２２８ｂとトランジスタ群２５１ｃとは所定のカレントミラー比でカレントミラー回路を構成する。つまり、トランジスタ２２８ｂも多数の単位トランジスタを有する群として構成されている。ただし、トランジスタ群２５１ｃを構成する単位トランジスタ２２４とトランジスタ２２８ｂを構成する単位トランジスタのサイズ、特定は異ならせてもよいことはいうまでもない。また、トランジスタ２２８ａも複数のトランジスタで形成あるいは構成してもよいことは言うまでもない。以上のように、１つの動作を行うトランジスタを複数の同一特性のトランジスタからなるトランジスタ群で形成することにより、特性バラツキが少なくなり、良好な動作を実現できる。
The
トランジスタ２２８ｂには基準電流Ｉｃが流れ、この基準電流Ｉｃのカレントミラー比に応じた電流が単位トランジスタ２２４に流れる。図２２の６３個の単位トランジスタ２２４はすべて同一の単位電流を出力する。単位電流が流れるためには、該当のスイッチ２２１が閉じ、電流経路を構成する必要がある。
A reference current Ic flows through the
基準電流Ｉｃはオペアンプ２３１ａと抵抗Ｒ１からなる定電流回路で発生する。基準電流Ｉｃは基準電圧Ｖｓを安定化かつ高精度化することにより一定化する。基準電流Ｉｃを設定する電圧ＶｉとＶｓが抵抗Ｒ１の両端に印加される。したがって、基準電流Ｉｃ＝（Ｖｓ−Ｖｉ）／Ｒ１となる。基準電流ＩｃはＲＧＢごとに設定することができる。つまり、ＲＧＢごとにトランジスタ群２５１ｃが構成（形成）されている。前記トランジスタ群２５１ｃのトランジスタ２２８ｂに流れる電流Ｉｃを設定（調整）できる。抵抗Ｒ１は、ソースドライバ回路（ＩＣ）１４外に配置されており、抵抗Ｒ１の値をＲＧＢで調整することにより、良好にホワイトバランスを調整あるいは設定できる。
The reference current Ic is generated by a constant current circuit including an
図２３（ａ）は基準電流Ｉｃを、Ｖｓ電圧を用いて発生する回路構成である。図２３（ｂ）はＧＮＤとオペアンプ２３１ａの−端子間に配置（挿入）された抵抗Ｒ１を用いて基本的な電流を発生させ、トランジスタ２３２ｂとトランジスタ２２８ａからなるカレントミラー回路で折り返し、トランジスタ２２８ｂに基準電流Ｉｃを流す構成である。図２３（ｂ）の方が、基準電流のＩｃの大きさを調整しやすい。しかし、トランジスタ２３２ｂとトランジスタ２２８ａからなるカレントミラー回路で折り返すために、バラツキが発生しやすい。
FIG. 23A shows a circuit configuration for generating the reference current Ic using the Vs voltage. In FIG. 23B, a basic current is generated by using a resistor R1 disposed (inserted) between GND and the negative terminal of the
本発明は図２４（ａ）に図示するように、各ビットに１つまたは複数の単位トランジスタ２２４を形成または配置するとした。しかし、本発明はこれに限定するものではない。たとえば、各ビットに、各ビットに応じた電流を出力する１つのトランジスタ２２４を形成または配置してもよいことは言うまでもない。たとえば、１ビット目のトランジスタは、０ビット目のトランジスタの２倍の電流を出力するトランジスタを１個形成または配置する。２ビット目のトランジスタは、０ビット目のトランジスタの４倍の電流を出力するトランジスタを１個形成または０ビット目のトランジスタの４２の電流を出力するトランジスタを２個形成または配置する。
In the present invention, as shown in FIG. 24A, one or
図２４（ａ）に図示するように、６４階調（ＲＧＢ各６ビット）の場合は、６３個の単位トランジスタ２２４を形成するとした。したがって、２５６階調（ＲＧＢ各８ビット）の場合、２５５個の単位トランジスタ２２４が必要になることになる。
As shown in FIG. 24A, in the case of 64 gradations (RGB each 6 bits), 63
電流駆動方式では、電流の加算ができるという特徴ある効果がある。また、単位トランジスタ２２４において、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／２にすれば、単位トランジスタ２２４が流す電流がおよそ１／２になるという特徴ある性質がある。同様に、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／４にすれば、単位トランジスタ２２４が流す電流がおよそ１／４になるという特徴ある性質がある。
The current driving method has a characteristic effect that current can be added. Further, the
図２４（ａ）は、各ビットに対して同一のサイズの単位トランジスタ２２４を配置したトランジスタ群２５１ｃの構成である。説明を容易にするため、図２４（ａ）は６３個の単位トランジスタ２２４が構成され、６ビットのトランジスタ群２５１ｃを構成（形成）しているとする。また、図２４（ｂ）は８ビットであるとする。
FIG. 24A shows a configuration of a
図２４（ｂ）では、下位２ビット（Ａで示す）は、単位トランジスタ２２４よりも小さいサイズのトランジスタで構成している。最小ビット目の第０ビット目は、単位トランジスタ２２４のチャンネル幅Ｗの１／４で形成している（単位トランジスタ２２４ｂで示す）。また、第１ビット目は、単位トランジスタ２２４のチャンネル幅Ｗの１／２で形成している（単位トランジスタ２２４ａで示す）。なお、単位トランジスタ２２４ａは、単位トランジスタ２２４のチャンネル幅Ｗの１／４である単位トランジスタ２２４ｂを２個で形成してもよい。
In FIG. 24B, the lower 2 bits (indicated by A) are composed of transistors having a size smaller than that of the
以上の実施例では、単位トランジスタ２２４ｂのＷは、単位トランジスタ２２４のＷの１／４であるとした。たとえば、単位トランジスタ２２４のＷが６μｍであれば、単位トランジスタ２２４ｂのＷは１／４の１．５μｍとなる。しかし、これは理想的な特性を示す場合である。本発明では、１．５μｍより大きくしている。つまり、２．０μｍなど大きくしている。大きくすることにより、単位トランジスタ２２４ｂの４倍の電流が単位トランジスタ２２４の電流と一致するように構成することができる。以上の事項は後にさらに詳しく説明をする。
In the above embodiment, the W of the
単位トランジスタ２２４ａ、２２４ｂ、２２４のゲート端子は同一のゲート配線２２２に接続される。ゲート配線２２３はトランジスタ２２８ｂのゲート端子と接続されている。
The gate terminals of the
以上のように、下位２ビットは上位の単位トランジスタ２２４よりも小さいサイズの単位トランジスタ（２２４ａ、２２４ｂ）で形成している。また、正規の単位トランジスタ２２４の個数は６３個で変化がない。したがって、６ビットから８ビットに変更しても、トランジスタ群２５１ｃの形成面積は図２４（ａ）と図２４（ｂ）で大差はない。
As described above, the lower 2 bits are formed by unit transistors (224a, 224b) having a size smaller than that of the
図２４（ｂ）に図示するように、６ビットから８ビット仕様に変化させても出力段のトランジスタ群２５１ｃのサイズが大きくならないのは、電流の加算ができるという点、単位トランジスタ２２４において、チャンネル長Ｌを一定にし、チャンネル幅Ｗを１／ｎにすれば、単位トランジスタ２２４が流す電流がおよそ１／ｎになるという点をうまく利用しているからである。
As shown in FIG. 24B, the size of the
また、図２４（ｂ）に図示するように、単位トランジスタ２２４ａ、２２４ｂのようにトランジスタサイズが小さくなると、出力電流バラツキも大きくなる。しかし、いかにバラツキが大きくとも、単位トランジスタ２２４ａまたは２２４ｂの出力電流は加算される。したがって、図２４（ａ）の６ビット仕様より、図２４（ｂ）の８ビット仕様のほうが高階調出力を実現できる。
Further, as illustrated in FIG. 24B, when the transistor size is reduced as in the
実際にはチャンネル幅Ｗを１／２にしても出力電流は正確には１／２にはならない。多少の補正が必要である。本発明に説明する。チャンネル幅Ｗ１／２にすることに大きな意味を持つものではなく、トランジスタ２４ａの出力電流を単位トランジスタ２２４の出力電流を１／２にすることに技術的意味がある。したがって、チャンネル幅Ｗだけでなく、チャンネル長Ｌを変化させて出力電流を１／２あるいは１／４のように、略整数分の１に構成すれはよい。また、図２４（ｂ）で図示した単位トランジスタ２２４、２２４ａ、２２４ｂは同一ゲート電圧で動作させる。これは図２２に図示するように、ゲート配線２２３にすべての単位トランジスタのゲート端子を接続することにより容易に実現できる。また、すべての単位トランジスタ（２２４、２２４ａ、２２４ｂ）はトランジスタ２２８ｂとカレントミラー回路を構成させればよい。
Actually, even if the channel width W is halved, the output current is not exactly halved. Some correction is required. The present invention will be described. It does not have a great meaning to make the channel width W1 / 2, but it has a technical meaning to make the output current of the transistor 24a ½ the output current of the
チャンネル幅Ｗを１／２にすると、トランジスタのゲート端子電圧を同一とした場合、出力電流は、１／２以下となる。そのため、本発明は、下位ビットを構成するトランジスタと、上位ビットを構成するトランジスタのサイズと変化させる場合、以下のようにトランジスタサイズを設定している。 When the channel width W is halved, the output current is ½ or less when the gate terminal voltages of the transistors are the same. Therefore, in the present invention, when changing the size of the transistor constituting the lower bit and the size of the transistor constituting the upper bit, the transistor size is set as follows.
まず、ソースドライバ回路（ＩＣ）１４の単位トランジスタ２２４を２種類のサイズのように、少ない形状で構成する。複数の単位トランジスタ２２４のチャンネル長Ｌは同一にする。つまり、チャンネル幅Ｗのみを変化させる。第１の単位トランジスタの第１の単位出力電流と、第２の単位トランジスタの第２の単位出力電流の比をｎ（第１の単位出力電流：第２の単位出力電流＝１：ｎ、ただし、ｎは１より小さい値）とするとき、第１の単位トランジスタのチャンネル幅Ｗ１ ＜ 第２の単位トランジスタのチャンネル幅Ｗ２×ｎ×ａの関係となるように構成する。
First, the
Ｗ１×ｎ×ａ＝Ｗ２とした場合、１．０５＜ ａ ＜１．３の関係が成り立つようにすることが好ましい。補正ａは、テストトランジスタを形成し、測定することにより補正係数を容易に把握することができる。 When W1 × n × a = W2, it is preferable that the relationship of 1.05 <a <1.3 is satisfied. In the correction a, a correction coefficient can be easily grasped by forming and measuring a test transistor.
本発明は、下位のビットを作製（構成）するために、上位のビットの単位トランジスタ２２４に比較して小さい小単位トランジスタを形成または配置するものである。この小さいという概念は、上位ビットを構成する単位トランジスタ２２４の出力電流よりも小さいという意味である。したがって、単位トランジスタ２２４に比較してチャンネル幅Ｗが小さいだけでなく、同時にチャンネル長Ｌも小さい場合も含まれる。また、他の形状も含まれる。また、たとえば、単位トランジスタ２２４ａの出力電流が単位トランジスタ２２４の１／２とは精度が要求されるものではない。したがって、各ビットでの出力電流が反転しないように、６０％〜１４０％の範囲で設定できればよい。つまり、略１／２、略１／４であればよい。
In the present invention, a small unit transistor smaller than the
図２４（ｂ）はトランジスタ群２５１ｃを構成する単位トランジスタ２２４のサイズを複数種類とするものであった。図２４（ｂ）では３種類（２２４、２２４ａ、２２４ｂ）としている。この理由は、先に説明したように、単位トランジスタ２２４のサイズが異なると出力電流の大きさが形状に比例しないため、設計が難しくなるからである。したがって、トランジスタ２５１ｃを構成する単位トランジスタ２２４のサイズは低階調用と高階調用の２種類とすることが好ましい。たとえば、図２４（ｂ）において、低階調の単位トランジスタである０ビット目の単位トランジスタ２２４ｂを２個用いて、１ビット目を構成すればよい。つまり、高階調用の単位トランジスタ２２４で２ビット目から７ビット目を形成し、低階調の単位トランジスタ２２４ｂを用いて０ビット目と１ビット目を形成する。しかし、本発明はこれに限定するものではない。３種類以上であってもよいことは言うまでもない。
FIG. 24B shows a plurality of types of
図２６でも図示しているように、トランジスタ群２５１ｃを構成する単位トランジスタ２２４のゲート端子は、１つのゲート配線２２３で接続されている。ゲート配線２２３に印加された電圧により単位トランジスタ２２４の出力電流が決定される。したがって、トランジスタ群２５１ｃ内の単位トランジスタ２２４の形状が同一であれば、各単位トランジスタ２２４は同一の単位電流を出力する。
As shown in FIG. 26, the gate terminals of the
本発明は、トランジスタ群２５１ｃを構成する単位トランジスタ２２４のゲート配線２２３を共通にすることには限定されない。たとえば、図２５（ａ）のように構成してもよい。なお、トランジスタ群２５１ｂとはトランジスタ２２８ｂが対応する。つまり、トランジスタ群２５１ｃによりトランジスタ２２８ｂが構成されている。図２５（ａ）において、トランジスタ群２５１ｂ１とカレントミラー回路を構成する単位トランジスタ２２４と、トランジスタ群２５１ｂ２とカレントミラー回路を構成する単位トランジスタ２２４とが配置されている。
The present invention is not limited to the
トランジスタ群２５１ｂ１はゲート配線２２３ａで接続されている。トランジスタ群２５１ｂ２はゲート配線２２３ｂで接続されている。図２５（ａ）の一番上の１個の単位トランジスタ２２４はＬＳＢ（０ビット目）であり、２段目の２個の単位トランジスタ２２４は１ビット目、３段目の４個の単位トランジスタ２２４は２ビット目である。また、４段目の組の８個の単位トランジスタ２２４は３ビット目である。
The transistor group 251b1 is connected by a
図２５（ａ）において、ゲート配線２２３ａとゲート配線２２３ｂの印加電圧を変化させることにより、各単位トランジスタ２２４のサイズ、形状が同一であっても、各単位トランジスタ２２４の出力電流をゲート配線２２３の印加電圧により変化（変更）することができる。
In FIG. 25A, by changing the voltage applied to the
図２５（ａ）において、単位トランジスタ２２４のサイズなどを同一にして、ゲート配線２２３ａ、２２３ｂの電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ２２４のサイズなどを異ならせ、印加するゲート配線２２３ａ、２２３ｂの電圧を調整することにより、異なる形状の単位トランジスタ２２４の出力電流を同一となるようにしてもよい。
In FIG. 25A, the
図２４では、低階調のビットを構成する単位トランジスタ２２４サイズは、高階調を構成する単位トランジスタ２２４よりも小さくした。単位トランジスタ２２４のサイズが小さくなると、出力バラツキが大きくなる。この課題を解決するため、実際には、低階調の単位トランジスタ２２４はチャンネル長Ｌを高階調よりも大きくし、単位トランジスタ２２４の面積を小さくならないようにしてバラツキを抑制している。たとえば、単位トランジスタ２２４ａのチャンネル幅Ｗｂは単位トランジスタ２２４のチャンネル幅Ｗと同一に、単位トランジスタ２２４ａのチャンネル長Ｌｂは単位トランジスタ２２４のチャンネル長Ｌの２倍に形成する。
In FIG. 24, the size of the
ソースドライバ回路（ＩＣ）１４の単位トランジスタ２２４の最小出力電流は０．５ｎＡ以上１０ｎＡにしている。特に単位トランジスタ２２４の最小出力電流は２ｎＡ以上２０ｎＡにすることがよい。ドライバＩＣ１４内の単位トランジスタ群２５１ｃを構成する単位トランジスタ２２４の精度を確保するためである。
The minimum output current of the
以上のように構成することにより、各出力端子９３の出力バラツキを低減することができる。特に、各端子間の隣接バラツキを低減することができる。さらに、出力バラツキを低減するためには、図２７のように構成する。
By configuring as described above, the output variation of each
図２７と、図２６との差異は、出力段２５１ｃの出力側に、出力選択回路１５３１を有する構成である。出力選択回路は１５３１、主として選択回路とアナログスイッチから構成される。出力選択回路１５３１は、任意の出力段２５１ｃの出力電流を、任意の出力端子９３から出力させることができる。つまり、シャッフル回路である。
The difference between FIG. 27 and FIG. 26 is that the
たとえば、出力段２５１ｃ１の出力電流は、出力端子９３ａに出力することができるし、出力端子９３ｃ、９３ｎにも出力することができる。つまり、出力段２５１ｃ１のプログラム電流をどの出力端子９３にでも出力させることができる。出力選択回路１５３１の切り換えタイミング（動作タイミング）は、コントローラ７２２により制御される。たとえば、出力選択回路１５３１の制御により、出力段２５１ａの出力信号を、１水平走査期間の前半に出力端子９３ａに出力し、後半に出力端子９３ｂに出力することができる。また、出力選択回路１５３１は、出力段２５１ｃに設定される階調番号により動作を変化させることができる。
For example, the output current of the output stage 251c1 can be output to the
出力選択回路１５３１は、１つまたは複数の出力段２５１ｃからの出力信号（電圧または電流）を１つまたは複数の出力端子９３から出力されるように動作させることができることは言うまでもない。たとえば、出力段２５１ｃ１、２５１ｃ３、２５１ｃ５の出力電流を合成して、出力端子９３ａに出力することができる。また、出力段２５１ｃ１、２５１ｃ３、２５１ｃ５の出力電流を合成して、出力端子９３ａと出力端子９３ｂの両方に出力することができる。また、出力段２５１ｃ１の出力電流を合成して、出力端子９３ａと出力端子９３ｂの両方に出力することができる。
It goes without saying that the
本発明の出力選択回路１５３１の説明は、出力段２５１ｃが電流出力であるとして説明するが、これに限定するものではない。たとえば、出力段２５１ｃが電圧出力であってもよい。つまり、ソースドライバ回路（ＩＣ）１４が液晶表示パネルのように、電圧駆動を実施する場合が例示される。なお、ＥＬ表示パネルが電圧駆動である場合も同様に適用される。また、出力選択回路１５３１は、ソースドライバ回路（ＩＣ）１４がシリコンチップとして構成され、前記チップ１４に内蔵されているとして説明するが、これに限定するものではない。たとえば、出力選択回路１５３１を、ポリシリコン技術などでガラス基板３０に直接形成してもよい。また、別チップに形成または構成してもよい。
The
出力段２５１ｃは単位トランジスタ２２４で構成されるため、各出力段２５１の出力電流バラツキは小さい。しかし、ソースドライバ回路（ＩＣ）のチップには、穏やかなモビリティ特性、Ｖｔ特性のうねりがある。このうねりにより出力段２５１ｃから出力電流は変化する。
Since the
このうねりの影響がない様にするには、１つの出力段２５１ｃを構成する単位トランジスタ２２４の形成領域をうねりの周期にまたがる大きさ（範囲あるいは面積）に形成すればよい。しかし、この場合は、単位トランジスタ２２４の形成面積が大きく、巨大なチップサイズとなってしまう。本発明はこの課題に対して、１つに出力端子９３に出力する電流を、チップ１４内の比較的広い領域から選択肢、選択する領域を一定条件で変化させることにより形成（発生）させる。たとえば、出力端子９３ａに、３８階調目のプログラム電流を出力させ、ある画素１６に３２階調目のプログラム電流を書き込む場合を例示する。１フィールド（フレーム）目では、出力選択回路１５３１は、出力段２５１ｃ１から、３８階調目のプログラム電流を出力されるように制御し、この出力段２５１ｃ１からプログラム電流を出力端子９３ａから出力する。
In order to prevent the influence of this undulation, the formation region of the
次のフィールド（フレーム）では、出力段２５１ｃ２から、３８階調目のプログラム電流を出力されるように制御し、この出力段２５１ｃ２からプログラム電流を出力端子９３ａから出力する。さらに次のフィールド（フレーム）では、出力選択回路１５３１は、出力段２５１ｃ３から、３８階調目のプログラム電流を出力されるように制御し、この出力段２５１ｃ３からプログラム電流を出力端子９３ａから出力する。以降、この動作を順次繰り返す。また、各出力端子９３からは、対応する（書き込む）画素に応じて各出力段２５１ｃの階調設定がなされ、プログラム電流がソース信号線１８に出力される。
In the next field (frame), control is performed so that the program current of the 38th gradation is output from the output stage 251c2, and the program current is output from the output stage 251c2 from the
図２８は以上の動作を表にまとめたものである。図２８は、出力端子９３と、水平走査期間（Ｈ）の関係を示している。ただし、理解を容易にするため、階調に関する記載は省略している。つまり、単に出力端子９３には、各Ｈにどの出力段２５１ｃからのプログラム電流が出力されているかを示している。
FIG. 28 summarizes the above operations in a table. FIG. 28 shows the relationship between the
図２８において、出力端子９３ａには、出力選択回路１５３１により、１Ｈ目に出力段２５１ｃ１が選択される。なお、表では出力段２５１ｃ１の１を図示している。２Ｈ目に出力段２５１ｃ２が選択され（表では２と図示している）、３Ｈ目に出力段２５１ｃ３（図２８の表では３と図示している）が選択される。さらに、次の４Ｈ目では出力段２５１ｃ４が選択され（図２８の表では４を図示している）、５Ｈ目では、出力段２５１ｃ５が選択される。
In FIG. 28, the output stage 251c1 is selected at the 1H level by the
同様に、出力端子９３ｂには、出力選択回路１５３１により、１Ｈ目に出力段２５１ｃｎ（最終段の出力段）が選択される。なお、表では出力段２５１ｃｎのｎを図示している。２Ｈ目に出力段２５１ｃ１が選択され（表では１と図示している）、３Ｈ目に出力段２５１ｃ２（図２８の表では２と図示している）が選択される。さらに、次の４Ｈ目では出力段２５１ｃ３が選択され（図２８の表では３を図示している）、５Ｈ目では、出力段２５１ｃ４が選択される。以下、同様である。
Similarly, for the
同様に出力端子９３ｃには、出力選択回路１５３１により、１Ｈ目に出力段２５１ｃｎ−１が選択される。なお、表ではｎ−１と図示している。２Ｈ目に出力段２５１ｃｎが選択され（表ではｎと図示している）、３Ｈ目に出力段２５１ｃ１（図２８の表では１と図示している）が選択される。さらに、次の４Ｈ目では出力段２５１ｃ２が選択され（図２８の表では２を図示している）、５Ｈ目では、出力段２５１ｃ３が選択される。以下同様である。
Similarly, for the
以上のように、たとえば、出力端子９３ａには、Ｈごとに異なる出力段２５１ｃからのプログラム電流が出力され、ソース信号線１８を介して画素に順次印加される。
As described above, for example, the program current from the
さらに理解を容易にするため、出力端子９３ａを例示して説明する。１Ｈ目ではソース信号線１８ａ（出力端子９３ａに接続されたソース信号線）に印加される（出力される）出力段は２５１ｃ１である。１Ｈ目では、第１画素行目で、かつソース信号線１８ａに接続された画素に出力段２５１ｃ１からの信号が印加される。２Ｈ目ではソース信号線１８ａ（出力端子９３ａに接続されたソース信号線）に印加される（出力される）出力段は２５１ｃ２である。２Ｈ目では、第２画素行目で、かつソース信号線１８ａに接続された画素に出力段２５１ｃ２からの信号が印加される。同様に、３Ｈ目ではソース信号線１８ａ（出力端子９３ａに接続されたソース信号線）に印加される（出力される）出力段は２５１ｃ３である。３Ｈ目では、第３画素行目で、かつソース信号線１８ａに接続された画素に出力段２５１ｃ３からの信号が印加される。以上の動作を順次最終のｍ画素行（ｍは最終の画素行番号）の画素に実施していく。画素の選択はゲートドライバ回路１７ａにより選択される。
For easier understanding, the
最終画素行まで以上の動作を実施すると、また、第１画素行に対して以上の動作を行う。ただし、第１画素行の画素には、出力段２５１ｃ１以外の出力信号が印加される。たとえば、出力段２５１ｃ２の出力信号が印加される。つまり、フィールド（フレーム）ごとに異なる出力段２５１ｃの出力信号が印加されるようにし、各画素１６に書き込まれる信号を平均化し出力段２５１ｃの出力ムラ分布が反映されないようにしている。各画素１６に書き込まれる出力段２５１ｃからの信号はランダム化することが好ましいが、これが不可能な場合は、少なくとも２つの出力段２５１ｃの出力が書き込まれて平均化されるように制御する。以上の事項は、第２画素行の画素以降にも同様に適用される。また、出力端子９３ａ以外（９３ｂ〜９３ｎ）に対しても同様の動作が実施される。
When the above operation is performed up to the final pixel row, the above operation is performed on the first pixel row. However, an output signal other than the output stage 251c1 is applied to the pixels in the first pixel row. For example, the output signal of the output stage 251c2 is applied. That is, the output signal of the
以上のように、基本的には１つの出力段２５１ｃの出力と１つの出力端子とが、出力選択回路１５３１により選択され、各出力段２５１ｃの出力がソース信号線１８に印加される。ソース信号線１８から出力される信号は、正規の（正常な）画像表示となるように、ラッチ回路３５１にラッチ保持される。
As described above, basically, the output of one
１画面あるいは一定の表示周期が終了すると、出力端子９３から出力される出力段５２１ｃの順番を入れ替えることが好ましい。たとえば、図２８の表の状態が、１フレーム目とする。次の２フレーム目では、図２８の表の出力端子９３ａの出力段２５１ｃの選択状態（２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｂの出力段２５１ｃの選択状態（２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。図２８の表の出力端子９３ｂの出力段２５１ｃの選択状態（２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｃの出力段２５１ｃの選択状態（２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。図２８の表の出力端子９３ｃの出力段２５１ｃの選択状態（２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｄの出力段２５１ｃの選択状態（２５１ｃｎ−２、２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。以後同様にシフトさせる。
When one screen or a fixed display cycle is completed, the order of the output stage 521c output from the
次の３フレーム目では、出力端子９３ａの出力段２５１ｃの選択状態（２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｂの出力段２５１ｃの選択状態（２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。出力端子９３ｂの出力段２５１ｃの選択状態（２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｃの出力段２５１ｃの選択状態（２５１ｃｎ−１、２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。出力端子９３ｃの出力段２５１ｃの選択状態（２５１ｃｎ−２、２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）を、出力端子９３ｄの出力段２５１ｃの選択状態（２５１ｃ−３、２５１ｃｎ−２、２５１ｃｎ−１、２５１ｃｎ、２５１ｃ１、２５１ｃ２、２５１ｃ３、２５１ｃ４・・・・・・）とする。以後同様にシフトさせる。
In the next third frame, the selection state (251cn, 251c1, 251c2, 251c3, 251c4,...) Of the
なお、本発明では説明を容易にするため、１フレームまたは１フィールドで出力端子９３から出力される状態を入れ替えるとして説明するが、これに限定するものではない。複数フレームまたはフィールドで入れ替えてもよい。また、複数画素行（複数水平走査期間）ごとに入れ替えてもよい。また、フレームまたは画素行（水平走査期間）に限定されるものではなく、一定周期もしくはランダム周期で入れ替えてもよい。以上の事項は本発明の他の実施例にも適用されることは言うまでもない。
In the present invention, for ease of explanation, the state output from the
シフトさせることにより、画面９４の表示状態は、出力段２５１ｃの特性の影響を受けず、均一な表示を実現できる。シフトの方式には他の方法も例示される。
By shifting, the display state of the
たとえば、フレームごとに、出力端子９３ａと出力端子９３ｎの状態を入れ替える。出力端子９３ｂと出力端子９３ｎ−１の状態を入れ替える。出力端子９３ｃと出力端子９３ｎ−２の状態を入れ替える。以下同様で入れ替える。つまり、画面の左右を入れ替える。
For example, the states of the
また、他の方法も例示される。たとえば、フレームごとに、奇数番目の出力端子９３と偶数番目の出力端子９３の状態とを入れ替える。もちろん、ランダムに入れ替えてもよい。
Other methods are also exemplified. For example, the states of the odd-numbered
また、第１のフレームでは、出力端子９３ａと出力端子９３ｂの状態とを入れ替える。次の第２のフレームでは、出力端子９３ａと出力端子９３ｃの状態とを入れ替える。次の第３のフレームでは、出力端子９３ａと出力端子９３ｄの状態とを入れ替える。次の第４のフレームでは、出力端子９３ａと出力端子９３ｃｅ状態とを入れ替える。以下、他の出力端子も同様に入れ替える方法が例示される。
In the first frame, the states of the
また、第１、第３のフレームなどの奇数番目のフレームでは、奇数番目の出力端子９３間で入れ替え、偶数番目の出力端子９３間で入れ替える。第２、第４のフレームなどの偶数番目のフレームでは、隣接した奇数番目と偶数番目の出力端子９３間で入れ替える方式が例示される。
In odd-numbered frames such as the first and third frames, the odd-numbered
また、ソースドライバ回路（ＩＣ）１４では、４ｍｍ〜８ｍｍの周期で特性周期が分布する。これは、ＩＣ製造時の拡散工程により発生する。したがって、出力端子９３の入れ替え範囲は、４ｍｍ以上の範囲で実施する。たとえば、出力段２５１ａ〜２５１ｎの形成長さが２０ｍｍあり、４ｍｍ周期で特性分布が発生する恐れがある場合は、少なくとも２０／５＝５ブロック以下の範囲内で出力端子９３と出力段２５１ｃとの接続を出力選択回路１３５１により入れ替えることが好ましい。
In the source driver circuit (IC) 14, the characteristic period is distributed with a period of 4 mm to 8 mm. This occurs due to a diffusion process during IC manufacturing. Therefore, the replacement range of the
また、先の説明では、最終画素行まで以上の動作を実施すると、また、第１画素行に対して同一の動作を行うとしたが、これに限定されるものではない。たとえば、最終画素行−１画素行までに１周期を完了させ、最終画素行から次の周期を開始してもよい。つまり、出力端子９３ａを例示すれば、１画素行目の画素には、出力段２５１ｃ１からの信号が印加される。２画素行目の画素には、出力段２５１ｃ２からの信号が印加され、３画素行目の画素には、出力段２５１ｃ３からの信号が印加され、４画素行目の画素には、出力段２５１ｃ４からの信号が印加される。以上の動作を順次行い、最終の画素行から１つ前の画素行に、たとえば、出力段２５１ｎの信号が印加されたとすると、最終の画素行には、出力段２５１ｃ１の信号が印加される。したがって、次のフレームである１画素行目の画素には、出力段２５１ｃ２からの信号が印加される。２画素行目の画素には、出力段２５１ｃ３からの信号が印加され、３画素行目の画素には、出力段２５１ｃ４からの信号が印加される。このように駆動することにより、フレーム（フィールド）周期では、１画素行あるいはそれ以上がずれて、出力段２５１ｃ選択が行われることになり、各画素に印加する出力段２５１ｃが長期間で変化させることができる。したがって、各画素１６は多数の出力段２５１ｃからの信号で駆動されることになり、画像表示は均一化される。なお、他の出力端子９３においても同様の制御が実施される。
In the above description, when the above operation is performed up to the last pixel row, and the same operation is performed on the first pixel row, the present invention is not limited to this. For example, one cycle may be completed before the last pixel row minus one pixel row, and the next cycle may be started from the last pixel row. That is, if the
また、画面の第１画素行から最終画素行まで選択された後、今度は、最終画素行から第１画素行の方向に選択される出力段２５１ｃを変化させてもよい。つまり、出力端子９３ａを例示すれば、１画素行目の画素には、出力段２５１ｃ１からの信号が印加される。２画素行目の画素には、出力段２５１ｃ２からの信号が印加され、３画素行目の画素には、出力段２５１ｃ３からの信号が印加され、４画素行目の画素には、出力段２５１ｃ４からの信号が印加される。以上の動作を順次行い、最終の画素行に、たとえば、出力段２５１ｎの信号が印加されたとすると、次のフレームである１画素行目の画素には、出力段２５１ｃｎからの信号が印加される。２画素行目の画素には、出力段２５１ｃｎ−１からの信号が印加され、３画素行目の画素には、出力段２５１ｃｎ−３からの信号が印加される。このように駆動することにより、フレーム（フィールド）周期で、各画素に印加する出力段２５１ｃが長期間で変化させることができる。したがって、各画素１６は多数の出力段２５１ｃからの信号で駆動されることになり、画像表示は均一化される。なお、他の出力端子９３においても同様の制御が実施される。
Further, after the selection from the first pixel row to the last pixel row on the screen, the
出力端子９３を順次選択する出力段２５１ｃの順番をランダム化してもよい。また、２とばしや、３以上とばしで出力段２５１ｃを選択してもよい。
The order of the
なお、出力段２５１の個数は、行方向のドット数（ソース信号線１８の本数）以上の個数を形成または構成しておき、そのうち、必要な個数（基本的にはソース信号線１８の本数）を選択して各ソース信号線１８に出力段２５１ｃからの出力信号を印加してもよい。
Note that the number of output stages 251 is equal to or greater than the number of dots in the row direction (number of source signal lines 18), and the required number (basically the number of source signal lines 18). And an output signal from the
以上の実施例では、Ｒ、Ｇ、Ｂの各出力段２５１については、説明していないが、Ｒ、Ｇ、Ｂの各出力段２５１ｃの出力にも出力選択回路１５３１が形成または構成されている。Ｒ、Ｇ、Ｂの各出力選択回路１５３１の制御により、各出力端子９３から出力される信号が、出力段２５１ｃを選択して出力される。本発明はこれに限定するものではなく、Ｒ、Ｇ、Ｂで共通の出力選択回路１５３１を形成または構成し、出力段２５１ｃがＲＧＢの区別なく選択されて各出力端子９３から出力されるように構成しても良いことは言うまでもない。
In the above embodiment, the output stages 251 for R, G, and B are not described, but an
以上の実施例では、選択する出力段２５１ｃを変化させることにより、出力段２５１ｃの特性バラツキを平均化し、均一な画像表示を実現するという駆動方式であった。しかし、本発明はこれに限定されるものではない。
In the above-described embodiment, the driving method is such that by changing the
均一の方式として、基準電流を変化させるという方法がある。図２７などに図示する基準電流Ｉｃにより出力段２５１ｃの特性が変化するからである。複数の基準電流Ｉｃにより、出力段２５１ｃの信号（出力電流または出力電圧）を変化させることにより、より均一が画像表示を実現できる。なお、この方式では、出力選択回路１５３１は必要ないが、出力選択回路１５３１により、選択する出力段２５１ｃを変化させることにより、より均一な画像表示を実現できることは言うまでもない。
As a uniform method, there is a method of changing the reference current. This is because the characteristics of the
基準電流Ｉｃの大きさと出力段２５１ｃから出力されるプログラム電流は基本的には比例する。しかし、選択される単位トランジスタ数などによりプログラム電流Ｉｃは変化する。以上のことから、基準電流を変化させ、画素１６に書き込まれるプログラム電流が平均的に目標値となるように駆動することにより、均一は画像表示を実現できる。
The magnitude of the reference current Ic is basically proportional to the program current output from the
図２９はその実施例である。図２９の実施例では、一例として基準電流Ｉｃ１とＩｃ２で駆動する場合を例示している。また、図２９では、水平走査期間ごとに基準電流Ｉｃ１とＩｃ２とを変化させている。なお、目標の基準電流ＩｃとＩｃ１、Ｉｃ２とは、Ｉｃ＝（Ｉｃ１＋Ｉｃ２）／２の関係に調整されている。 FIG. 29 shows an example thereof. In the example of FIG. 29, the case of driving with reference currents Ic1 and Ic2 is illustrated as an example. In FIG. 29, the reference currents Ic1 and Ic2 are changed every horizontal scanning period. Note that the target reference current Ic and Ic1 and Ic2 are adjusted to a relationship of Ic = (Ic1 + Ic2) / 2.
なお、以下の実施例では、基準電流を一定の周期で変化させるとして説明している。基準電流の変化させるのは、図３０などの電子ボリウム２９１を変化させる方法がある。他にも、カスケード接続を行う場合に、マスターチップ（ソースドライバ回路（ＩＣ）１４）からスレーブチップ（ソースドライバ回路（ＩＣ）１４）に基準電流（この場合はカスケード電流）を受け渡す構成がある。基準電流（カスケード電流）はトランジスタ群２５１ｂに印加され、このカスケード電流に対応して出力段２５１ｃからプログラム電流が出力される。したがって、基準電流を変化することは、カスケード電流が変化することと同義である。
In the following embodiments, it is described that the reference current is changed at a constant cycle. The reference current can be changed by a method of changing the
１つの表示領域９４を構成するのに、３つ以上のソースドライバ回路（ＩＣ）１４を用いる場合は、カスケード接続において、スレーブチップが複数のマスターチップから基準電流（カスケード電流）を受け取る構成が実施される。この場合は、基準電流（カスケード電流）を発生するマスターチップが複数存在することになる。したがって、スレーブチップは、複数のマスターチップからの基準電流（カスケード電流）が入力されることになる。つまり、基準電流は複数になる。スレーブチップでは、入力される複数の基準電流を平均化することにより、良好なカスケード接続を実現する。つまり、スレーブチップは、画像表示に基準電流を切り換えるという動作を行う。この動作は以下に説明する基準電流を変化させる実施例で実現する。
When three or more source driver circuits (ICs) 14 are used to form one
図２９において、第１Ｆ（フレームまたはフィールド）では、最初の１Ｈ（第１画素行目）は、基準電流Ｉｃ１（第１のマスターチップからのカスケード電流と考えてもよい）を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。次の２Ｈ（第２画素行目）は、基準電流Ｉｃ２（第２のマスターチップからのカスケード電流と考えてもよい）を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。以下同様に、３Ｈ（第３画素行目）は、基準電流Ｉｃ１を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。第４画素行目）は、基準電流Ｉｃ２を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。
In FIG. 29, in the first F (frame or field), the first 1H (first pixel row) applies the reference current Ic1 (which may be considered as a cascade current from the first master chip), and the output terminal A program current corresponding to the reference
第１Ｆ（フレームまたはフィールド）の次の第２Ｆは、基準電流が平均化されて目標の基準電流Ｉｃとなるように、最初の１Ｈ（第１画素行目）は、基準電流Ｉｃ２を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。次の２Ｈ（第２画素行目）は、基準電流Ｉｃ１を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。以下同様に、３Ｈ（第３画素行目）は、基準電流Ｉｃ２を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。第４画素行目）は、基準電流Ｉｃ１を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。
The first 2H (first pixel row) applies the reference current Ic2 so that the reference current is averaged to the target reference current Ic in the second F after the first F (frame or field), A program current corresponding to the reference
なお、基準電流の変化は２つに限定するものではなく、３以上としてもよいことは言うまでもない。また、基準電流は１Ｈごとに限定するものではなく、複数Ｈ（複数水平走査期間）ごとに変化させてもよい。また、水平走査期間に限定するものではなく、Ｆ（フレームまたはフィールド）周期で基準電流を変化させてもよい。また、１Ｈあるいは１Ｆ単位の変化に限定するものではない。１．５Ｈや１．５Ｆなどで、基準電流を変化させてもよい。 Needless to say, the change in the reference current is not limited to two and may be three or more. Further, the reference current is not limited to every 1H, but may be changed every plural H (multiple horizontal scanning periods). Further, the reference current is not limited to the horizontal scanning period, and the reference current may be changed in an F (frame or field) cycle. Moreover, it is not limited to the change of 1H or 1F unit. The reference current may be changed at 1.5H or 1.5F.
以上の実施例は、図２７に図示するトランジスタ２２８ｂを構成するトランジスタ群２５１ｂに印加される基準電流Ｉｃを変化させるものであった。本発明はこれに限定するものでない。たとえば、図２６に図示するように、トランジスタ群２５１ｃ（出力段２５１ｃ）の両側にトランジスタ群２５１ｂ（チップの左端にトランジスタ２２８ｂ１を構成するトランジスタ群２５１ｂ１、チップの右端にトランジスタ２２８ｂ２を構成するトランジスタ群２５１ｂ２）を配置または形成し、トランジスタ群２５１ｂ１に基準電流Ｉｃ１を印加し、トランジスタ群２５１ｂ２に基準電流Ｉｃ２を印加する構成としてもよい。
In the above embodiment, the reference current Ic applied to the
図３１の実施例で示すように基準電流Ｉｃ１を選択するか、基準電流Ｉｃ２を選択するかは、基準電流を伝送する配線途中に形成されたスイッチＳ１とスイッチＳ２を制御することにより実現する。スイッチＳ１をクローズし、スイッチＳ２をオープンすれば、出力段２５１ｃからは、基準電流Ｉｃ１に対応するプログラム電流が出力される。スイッチＳ２をクローズし、スイッチＳ１をオープンすれば、出力段２５１ｃからは、基準電流Ｉｃ２に対応するプログラム電流が出力される。
As shown in the embodiment of FIG. 31, whether the reference current Ic1 or the reference current Ic2 is selected is realized by controlling the switches S1 and S2 formed in the middle of the wiring for transmitting the reference current. If the switch S1 is closed and the switch S2 is opened, a program current corresponding to the reference current Ic1 is output from the
図２９の実施例のように、第１Ｆ（フレームまたはフィールド）の次の第２Ｆは、基準電流が平均化されて目標の基準電流Ｉｃとなるように、最初の１Ｈ（第１画素行目）は、基準電流Ｉｃ２を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。次の２Ｈ（第２画素行目）は、基準電流Ｉｃ１を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。以下同様に、３Ｈ（第３画素行目）は、基準電流Ｉｃ２を印加し、出力端子９３から基準電流Ｉｃ２に対応するプログラム電流が各ソース信号線１８に出力される。第４画素行目）は、基準電流Ｉｃ１を印加し、出力端子９３から基準電流Ｉｃ１に対応するプログラム電流が各ソース信号線１８に出力される。
As in the embodiment of FIG. 29, the second F after the first F (frame or field) is the first 1H (first pixel row) so that the reference current is averaged to become the target reference current Ic. Applies a reference
なお、基準電流の変化は２つに限定するものではなく、３以上としてもよいことは言うまでもない。この場合は、トランジスタ２５１ｂの個数を増加させればよい。基準電流は１Ｈごとに限定するものではなく、複数Ｈ（複数水平走査期間）ごとに変化させてもよい。また、水平走査期間に限定するものではなく、Ｆ（フレームまたはフィールド）周期で基準電流を変化させてもよい。
Needless to say, the change in the reference current is not limited to two and may be three or more. In this case, the number of
ソースドライバ回路（ＩＣ）１４は、ソース信号線１８の電荷を強制的に放出または充電するプリチャージ回路を内蔵する。ソース信号線１８の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧（電流）出力値は、Ｒ、Ｇ、Ｂで独立に設定できるように構成することが好ましい。ＥＬ素子１５の閾値がＲＧＢで異なるからである。
The source driver circuit (IC) 14 includes a precharge circuit that forcibly releases or charges the
図３２はプリチャージ部の構成図である。Ｖｐはプリチャージ電圧である。プリチャージ電圧は映像データＤ０〜Ｄ５により出力期間範囲が決定される。プリチャージ電圧は、クロックＣＬＫに同期して出力される。プリチャージ電圧を出力する時間は、水平同期信号ＨＤを基点としてカウンタ３３２の設定値で決定される。カウンタ３３２はクロックＣＬＫ信号に同期してカウントアップされる。プリチャージ電圧出力期間は、ＨＤの最初から開始される。カウンタ３３２はカウントしたカウント値と設定値が一致すると、プリチャージ電圧の出力期間が終了する。カウンタ回路３３２の出力はアンド（ＡＮＤ）回路３３３のａ端子入力となる。なお、説明を容易にするため、映像データは６ビットであるとして説明をする。
FIG. 32 is a configuration diagram of the precharge unit. Vp is a precharge voltage. The output period range of the precharge voltage is determined by the video data D0 to D5. The precharge voltage is output in synchronization with the clock CLK. The time for outputting the precharge voltage is determined by the set value of the
図３３の構成では、どの電圧範囲までプリチャージするかは、一致回路３３１で決定される。一致回路３３１には、映像データＤ０〜Ｄ５が印加される。一致回路はプリチャージ範囲がメモリされている。メモリされた値よりも、映像データＤ０〜Ｄ５が小さい時、プリチャージ電圧が出力される。一致回路３３１はクロックＣＬＫで同期して動作する。また、イネーブル信号ＥＮがＨの時、プリチャージ電圧は出力され、Ｌの時は映像データの値によらず、プリチャージ電圧は出力されない。一致回路３３１の出力はアンド回路３３３のｂ端子入力となる。
In the configuration of FIG. 33, the voltage range to be precharged is determined by the
アンド回路３３３のａ端子入力がＨで、ｂ端子入力がＨの時、スイッチ２２１ａが閉じ、プリチャージ電圧Ｖｐが内部配線２２２に印加され、かつＨＩ信号がＨの時、スイッチ２２１ｂが閉じて出力端子９３からプリチャージ電圧が出力される。
When the a terminal input of the AND
電流出力回路３３４は、映像データＤ０〜Ｄ５に基づく、プログラム電流を出力する。本発明では、プリチャージ電圧とプログラム電流を同時に出力する。ただし、プリチャージ電圧はＨＤの最初から一定の期間である。
The
プリチャージ電圧は、駆動用トランジスタ１１ａのゲート（Ｇ）端子に立ち上がり電圧あるいは立ち上がり電圧以下の電圧を印加する方法とも考えることができる。つまり、駆動用トランジスタ１１ａをオフ状態にすることによりプログラム電流Ｉｗが０になる状態を発生させ、ＥＬ素子１５に電流が流れないようにする。
The precharge voltage can be considered as a method of applying a rising voltage or a voltage equal to or lower than the rising voltage to the gate (G) terminal of the driving
プリチャージ電圧（電流）の設定あるいは調整は、図３３のようにして行う。まず、プリチャージ電圧を印加しない状態で、階調０番目の電圧Ｖ０を表示領域６４の各画素に印加し、図３３（ａ）に図示するように、カソード端子に流れる電流Ｉ１を測定する。次に、図３３（ｂ）に図示するように、各プリチャージ電圧（電流）を印加し、各プリチャージ電圧（電流）を印加した時のカソード電流Ｉ２を測定して、各プリチャージ電圧（電流）に対するカソード電流が規定値あるいは規定の範囲となるように調整してする。プリチャージ電圧が階調に対応して、複数ある場合は複数のプリチャージ電圧（電流）に対応して実施する。
Setting or adjustment of the precharge voltage (current) is performed as shown in FIG. First, in a state where no precharge voltage is applied, the 0th gradation voltage V0 is applied to each pixel in the
図３４は、ソースドライバ回路（ＩＣ）１４のプリチャージ回路（プリチャージ電圧を出力する回路構成部）３５３を中心とするブロック図である。プリチャージ回路３５３とは、プリチャージ制御回路によりプリチャージ制御信号ＰＣ信号（赤（ＲＰＣ）、緑（ＧＰＣ）、青（ＢＰＣ））が出力される。なお、プリチャージ電圧を印加するとは、電圧プログラムを実施すると同義あるいは類似の技術である。
FIG. 34 is a block diagram centering on a precharge circuit (circuit configuration unit for outputting a precharge voltage) 353 of the source driver circuit (IC) 14. The
セレクタ回路３５２は、メインクロックに同期して出力段に対応するラッチ回路３５１に順次ラッチしていく。ラッチ回路３５１はラッチ回路３５１ａとラッチ回路３５１ｂの２段構成である。ラッチ回路３５１ｂは水平走査クロック（１Ｈ）に同期してプリチャージ回路３５３にデータを送出する。つまり、セレクタは、１画素行分の画像データおよびＰＣデータを順次ラッチしていき、水平走査クロック（１Ｈ）に同期して、ラッチ回路３５１ｂでデータをストアする。
The
なお、図３４では、ラッチ回路３５１のＲ、Ｇ、ＢはＲＧＢの画像データ６ビットのラッチ回路であり、Ｐはプリチャージ信号（ＲＰＣ、ＧＰＣ、ＢＰＣ）の３ビットをラッチするラッチ回路である。
In FIG. 34, R, G, and B of the
プリチャージ回路３５３は、ラッチ回路３５１ｂの出力がＨレベルの時、スイッチ２２１ａをオンさせ、ソース信号線１８にプリチャージ電圧を出力する。電流出力回路３３４は画像データに応じて、プログラム電流をソース信号線１８に出力する。
The
図３４の構成では、各ＲＧＢ画像データに対応して、プリチャージコントロール（ＰＣ）信号を発生させている。プリチャージの印加は、以上のようにＲＧＢごとに行うことが好ましい。しかし、動画表示、自然画表示では、ＲＧＢごとにプリチャージするかしないかを判断する必要がない場合が多い。つまり、ＲＧＢを輝度信号に変換し（換算し）、輝度によりプリチャージをするかしないかを判断してもよい。 In the configuration of FIG. 34, a precharge control (PC) signal is generated corresponding to each RGB image data. The precharge is preferably applied for each RGB as described above. However, in moving image display and natural image display, it is often unnecessary to determine whether or not to precharge for each RGB. That is, RGB may be converted (converted) into a luminance signal, and it may be determined whether or not to precharge based on the luminance.
以上の本発明の構成は、コントローラ回路（ＩＣ）が画像データに基づいてＰＣ信号（プリチャージ制御信号）を発生する点、ソースドライバＩＣ１４がＰＣ信号をラッチし１Ｈの同期信号に同期してソース信号線１８に印加する点に特徴がある。プリチャージモード（ＰＭＯＤＥ）信号により、プリチャージ信号の発生を容易に変更することができる。
In the configuration of the present invention described above, the controller circuit (IC) generates the PC signal (precharge control signal) based on the image data, and the
たとえば、ＰＭＯＤＥとは、階調０のみをプリチャージするモード、階調０−７など一定の階調範囲をプリチャージするモード、画像データが明るい画像データから暗い画像データに変化する時にプリチャージするモード、一定のフレームで連続して低階調表示となる時に、プリチャージするモードなどが例示される。 For example, PMODE is a mode in which only gradation 0 is precharged, a mode in which a certain gradation range such as gradation 0-7 is precharged, and precharge when image data changes from bright image data to dark image data. Examples include a mode for precharging when low gradation display is continuously performed in a certain frame.
１画素のデータについてプリチャージするかしないかを判断することに限定するものではない。たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。また、プリチャージを行う周辺画素の画像データを勘案して（たとえば、重み付け処理など）プリチャージ判断を行っても良い。また、動画と静止画でプリチャージ判断を変化する方法も例示される。以上事項は、画像データに基づき、コントローラがプリチャージ信号を発生することにより、良好な汎用性が発揮される点が重要である。以降、このプリチャージ判断とプリチャージモードを中心に説明をする。 It is not limited to determining whether or not to precharge data for one pixel. For example, the precharge determination may be performed based on the image data of a plurality of pixel rows. In addition, the precharge determination may be performed in consideration of the image data of the surrounding pixels to be precharged (for example, weighting processing). Further, a method of changing the precharge judgment between a moving image and a still image is also exemplified. The above matter is important in that good versatility is exhibited when the controller generates a precharge signal based on image data. Hereinafter, the precharge determination and the precharge mode will be mainly described.
プリチャージをするかしないかの判定は、１画素行前の画像データ（あるいは、直前にソース信号線に印加された画像データ）にもとづいて行っても良い。たとえば、あるソース信号線１８に印加される画像データが白→黒→黒であれば、白から黒になる時は、プリチャージ電圧を印加する。黒階調は書込みにくいからである。黒から黒の場合は、プリチャージ電圧を印加しない。先に黒表示でソース信号線１８の電位が次に書き込む黒表示の電位となっているからである。以上の動作は、コントローラ８１に１画素行分（ＦＩＦＯのため２ラインのメモリが必要）のラインメモリを形成（配置）することのより容易に実現できる。
The determination as to whether or not to precharge may be performed based on the image data of the previous pixel row (or the image data applied to the source signal line immediately before). For example, if the image data applied to a certain
なお、ソースドライバ回路（ＩＣ）１４を１パネルに複数個使用するときは、図３５に図示するように配線接続する。 When a plurality of source driver circuits (ICs) 14 are used in one panel, wiring connection is made as shown in FIG.
本発明において、プリチャージ駆動では、プリチャージ電圧を出力するとして説明をするが、これに限定するものではない。１水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線１８に書き込む方式でもよい。つまり、プリチャージ電流をソース信号線１８に書込み、その後にプログラム電流をソース信号線１８に書き込む方式でもよい。プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。プリチャージをプリチャージ電流で行う方式も本発明のプリチャージ駆動の技術的範疇である（本発明の範囲内である）。
In the present invention, the precharge drive is described as outputting a precharge voltage, but the present invention is not limited to this. A method of writing a current shorter than one horizontal scanning period and larger than the program current to the
本発明のプリチャージ駆動では所定電圧をソース信号線１８に印加する。また、ソースドライバＩＣはプログラム電流を出力するとした。しかし、本発明は、プリチャージ駆動を階調に応じて出力電圧を変化させてもよい。つまり、ソース信号線１８に出力するプリチャージ電圧はプログラム電圧をなる。ソースドライバＩＣ内にこのプリチャージ電圧のプログラム電圧回路３７１を導入した回路構成が図３６である。
In the precharge drive of the present invention, a predetermined voltage is applied to the
図３６は主として１つのソース信号線１８に対応する１出力回路ブロック図である。階調に応じてプログラム電流を出力する電流階調回路３３４と、階調に応じたプリチャージ電圧を出力する電圧階調回路３７１で構成される。電流階調回路３３４と電圧階調回路３７１には映像データが印加される。電圧階調回路３７１の出力はスイッチ２２１ａ、２２１ｂがオンすることによりソース信号線１８に印加される。スイッチ２２１ａはプリチャージイネーブル（プリチャージＥＮＢＬ）信号と、プリチャージ信号（プリチャージＳＩＧ）で制御される。
FIG. 36 is a block diagram of one output circuit mainly corresponding to one
電圧階調回路３７１は、サンプルホールド回路、ＤＡ回路などで構成される（図３５を参照のこと）。デジタルの映像データに基づいて、ＤＡ回路によりプリチャージ電圧に変換される。この変換されたプリチャージ電圧は、サンプルホールド回路３８１によりサンプルホールドされ、オペアンプを介してスイッチ２２１ａの一端子に印加される。なお、ＤＡ回路は電圧階調回路３７１ごとに構成または形成する必要がなく、ソースドライバ回路（ＩＣ）１４の外部にＤＡ回路を構成し、このＤＡ回路の出力を電圧階調回路３７１内でサンプルホールドしてもよい。また、ポリシリコン技術で形成してもよい。
The
図３７に図示するように、８ビットの映像ＤＡＴＡに対応する電圧（プログラム電圧）が、映像クロックに同期して電子ボリウム２９１から出力される。プログラム電圧は、駆動用トランジスタ１１ａにプリチャージ電圧として印加される電圧である。また、プログラム電圧は、この電圧を印加することにより、階調にほぼ対応した電流がＥＬ素子１５に印加されるように駆動用トランジスタ１１ａのゲート端子に保持される電圧である。
As shown in FIG. 37, a voltage (program voltage) corresponding to 8-bit video DATA is output from the
プログラム電圧はＣｃ容量に一時的に保持され、バッファアンプ２３１ａから出力される。出力だれた電圧は、サンプルホールド回路（この実施例では切り換え回路のように図示している）３８１により、各出力端子９３に順次振り分けられる（出力端子９３ａ、９３ｂ、９３ｃ、９３ｄ・・・・・、９３ｎ、９３ａ、９３ｂ、９３ｃ、・・・・・・・９３ｎ・・・・・・）。振り分けはクロックＣＬＫに同期して実施される。なお、本発明では、８ビットのアドレス信号ＰＡＤＲＳにより、任意の端子にプログラム電圧を振り分けできるように構成されている。このように、アドレス信号ＰＡＤＲＳにより任意の出力端子９３に振り分け（８ビットであるから２５６本の端子のいずれかに振り分け可能である）できるように構成することにより、プログラム電圧を書き換えが必要な端子のみ新規のプログラム電圧を印加することができる。また、プログラム電圧の振り分けをランダム化することができる。プログラム電圧は容量Ｃに保持され（サンプリングされ）、バッファ回路２３１ｂの出力は、スイッチＳｐの制御により出力端子９３に印加されたり、遮断されたりする。スイッチＳｐは図３６では、スイッチ２２１ａが該当する。
The program voltage is temporarily held in the Cc capacity and output from the
電流階調回路３３４は、具体的には図２２の回路構成が該当する。電流階調回路３３４のプログラム電流出力はスイッチＳｉにより制御される。以上のように、電流階調回路３３４と電圧階調回路３７１の出力はスイッチＳｉ、Ｓｐにより制御され、プリチャージ駆動（電圧プログラム）＋電流プログラミングが実現される。以上の信号は、出力端子９３からソース信号線端子３８２に印加される。プログラム電圧はソース信号線１８の寄生容量Ｃａを短期間で充放電させる。
Specifically, the
電圧階調回路３７１の出力は、図３８に図示するように、１Ｈの最初に印加される（記号Ａで示す）。その後、電流出力回路３３４によりソース信号線にプログラム電流が供給される（記号Ｂで示す）。つまり、プリチャージ電圧により概略のソース信号線電位まで電圧設定される。したがって、駆動用トランジスタ１１ａは目的電流に近い値まで、高速に設定される。その後、電流階調回路３３４が出力するプログラム電流により駆動用トランジスタ１１ａの特性バラツキを補償する目的電流（＝プログラム電流）まで設定される。
The output of the
プリチャージ電圧信号が印加されるＡ期間は、１Ｈの１／１００以上１／５以下の期間が好ましい。または、０．２μｓｅｃ以上１０μｓｅｃ以下の期間に設定することが好ましい。したがって、Ａ期間以外がＢ期間のプログラム電流の印加期間である。Ａ期間が短いとソース信号線１８の電荷の充放電が十分に行われないため、書き込み不足が発生する。一方、長すぎると電流印加期間（Ｂ）が短くなり十分にプログラム電流を印加することができない。したがって、駆動用トランジスタ１１ａの電流補正不足となる。
The period A during which the precharge voltage signal is applied is preferably a period of 1/100 to 1/5 of 1H. Alternatively, it is preferably set to a period of 0.2 μsec to 10 μsec. Therefore, a period other than the A period is a program current application period of the B period. If the A period is short, charge and discharge of the
電圧印加期間（Ａ期間）は、１Ｈの最初から実施することが好ましいが、これに限定されない。たとえば、１Ｈの終わりのブランキング期間から開始してもよい。また、１Ｈ（水平走査期間）の途中にＡ期間を実施してもよい。つまり、１Ｈのいずれかの期間に電圧印加期間を実施すれはよい。しかし、好ましくは、電圧印加期間は、１Ｈの最初から１／４Ｈ（０．２５Ｈ）の期間内に実施することが好ましい。 The voltage application period (A period) is preferably implemented from the beginning of 1H, but is not limited thereto. For example, the blanking period at the end of 1H may be started. Further, the A period may be implemented in the middle of 1H (horizontal scanning period). That is, the voltage application period may be performed in any period of 1H. However, it is preferable that the voltage application period be implemented within a period of 1 / 4H (0.25H) from the beginning of 1H.
図３８の実施例では、電圧プリチャージ（Ａ）の期間後、電流を印加（Ｂ期間）するとしたがこれに限定するものではない。たとえば、図３９（ａ）に図示するように、１Ｈの期間のすべてを（あるいは大半を、あるいは過半数を）電圧プリチャージ（＊Ａ）期間としてもよい。 In the embodiment of FIG. 38, the current is applied (B period) after the voltage precharge (A) period, but the present invention is not limited to this. For example, as shown in FIG. 39A, all (or most or most) of the 1H periods may be voltage precharge (* A) periods.
図３９（ａ）でも理解できるように、ソース信号線１８の電位がアノード電位（Ｖｄｄ）に近い場合に、１Ｈの期間のすべてに（大半に）電圧が印加される。ソース信号線１８の電位が０（Ｖ）に近くなると、電圧プログラム（Ａ期間）と電流プログラム（Ｂ）が１Ｈの期間内に実施される。なお、ソース信号線１８の電位が０（Ｖ）に近い場合（高階調領域）では、１Ｈの期間中のすべての期間にわたり、電流プログラムを実施してもよい。
As can be understood from FIG. 39A, when the potential of the
図３９（ａ）の＊Ａ以外の期間は、１Ｈの一定期間（Ａで示す）に電圧プログラムによる電圧をソース信号線１８に印加し、その後、Ｂの期間に電流プログラムによる電流を印加している。以上のようにＡ期間の電圧の印加により画素１６のＴＦＴ１１ａのゲート電位に所定電圧を印加し、概略ＥＬ素子１５に流す電流が所望値になるようにしている。その後、Ｂ期間のプログラム電流により、ＥＬ素子１５に流れる電流が所定値となるようにしている。＊Ａ期間は、１Ｈ期間の全般にわたり電圧プログラムが実施されている（電圧が印加されている）。
In a period other than * A in FIG. 39A, a voltage according to a voltage program is applied to the
図３９（ａ）は、画素１６のＴＦＴ１１ａ（駆動用トランジスタ）がＰチャンネルの場合のソース信号線１８への印加信号波形である。しかし、本発明はこれに限定するものではない。画素１６のＴＦＴ１１ａがＮチャンネルであってもよい。この場合は、図３９（ｂ）に図示するように、ソース信号線１８の電位が０（Ｖ）に近い場合に、１Ｈの期間のすべてに（大半に）電圧が印加される。ソース信号線１８の電位がアノード電圧（Ｖｄｄ）に近くなると、電圧プログラム（Ａ期間）と電流プログラム（Ｂ）が１Ｈの期間に実施される。
FIG. 39A shows a waveform of a signal applied to the
なお、ソース信号線１８の電位がＶｄｄに近い場合（高階調領域）では、１Ｈの期間中のすべての期間にわたり、電流プログラムを実施してもよい。
Note that in the case where the potential of the
本発明では、駆動用トランジスタ１１ａはＰチャンネルとして説明するがこれに限定するものではなく、駆動用トランジスタ１１ａはＮチャンネルであってもよいことはいうまでもない。説明を容易にするために、駆動用トランジスタ１１ａがＰチャンネルトランジスタであるとして説明を行うだけである。
In the present invention, the driving
図４２などの本発明の実施例では、主として低階調領域は電圧プログラムが主で画素に書き込みがされる。中高階調領域は、電流プログラムが主で書き込みが行われる。つまり、電流と電圧駆動の両方のよいところの融合を実現できる。なぜなら、低階調領域は、電圧により所定階調表示される。これは、電流駆動では書き込み電流が微小のため、１Ｈ最初に印加した電圧（電圧駆動あるいはプリチャージ駆動による。プリチャージ駆動と電圧駆動は概念的には同一である。大きく差別化するならば、プリチャージ駆動は印加する電圧に種類が比較的少なく、電圧駆動は印加する電圧の種類が多いと言うべきである）が支配的となるからである。 In the embodiment of the present invention such as FIG. 42, the voltage program is mainly written in the low gradation region, and the pixel is written. In the middle / high gradation region, the current program is mainly used for writing. In other words, it is possible to realize a good fusion of both current and voltage driving. This is because the low gradation region is displayed with a predetermined gradation by the voltage. This is because the write current is very small in current drive, and the voltage applied first for 1H (by voltage drive or precharge drive. Precharge drive and voltage drive are conceptually the same. If greatly differentiated, This is because precharge driving has a relatively small number of types of applied voltage, and voltage driving has a large number of types of applied voltage).
中階調領域は、電圧により書き込んだ後、電圧のずれ量を、プログラム電流で補償する。つまり、プログラム電流が支配的となる（電流駆動が支配的である）。高階調領域は、プログラム電流で書き込む。プログラム電圧印加は不要である。印加した電圧がプログラム電流で書き換えられるからである。つまり、電流駆動が圧倒的に支配的である。もちろん、電圧を印加してもよいことは言うまでもない。 In the middle gradation area, after writing by voltage, the amount of voltage deviation is compensated by the program current. That is, the program current is dominant (current drive is dominant). The high gradation region is written with a program current. No program voltage application is required. This is because the applied voltage is rewritten by the program current. That is, current driving is overwhelmingly dominant. Of course, it goes without saying that a voltage may be applied.
電圧階調回路の出力と電流階調回路（プリチャージ回路も含む）の出力とを出力端子９３でショートして構成することができるのは、電流階調回路は高インピーダンスであることによる。つまり、電流階調回路は高インピーダンスのため、電圧階調回路からの電圧が電流階調回路に印加されても、回路に問題点（短絡で過電流が流れるなど）が発生することがない。
The reason why the output of the voltage gradation circuit and the output of the current gradation circuit (including the precharge circuit) can be short-circuited at the
したがって、本発明で電圧出力と電流出力状態とを切り換えるとしたがこれに限定するものではない。電流階調回路３３４からプログラム電流の出力した状態で、スイッチ２２１（図３６を参照のこと）をオンして、電圧階調回路３７１の電圧を出力端子９３に印加してもよいことは言うまでもない。
Therefore, although the voltage output and the current output state are switched in the present invention, the present invention is not limited to this. It goes without saying that the switch 221 (see FIG. 36) may be turned on and the voltage of the
スイッチ２２１を閉じて出力端子９３に電圧と印加した状態で、電流階調回路３３４からプログラム電流を出力してもよい。電流階調回路３３４は高インピーダンスであるので回路的には問題がない。以上の状態も本発明は電圧駆動状態と電流駆動状態とを切り換えているという動作の範疇である。本発明は電流回路と電圧回路の性質をうまく利用している。このことは、他のドライバ回路にない特徴ある構成である。
The program current may be output from the
図４０に図示するように、１Ｈ期間に印加するプログラムを電圧または電流の一方にしてもよいことは言うまでもない。図４０において、Ａの期間は電圧プログラムが実施された１Ｈ期間であり、Ｂの期間は電流プログラムが実施されている１Ｈ期間である。主として低階調領域では電圧プログラムが実施され（Ａで示す）、中間調以上の領域では電流プログラムが実施される（Ｂで示す）。以上のように、階調あるいはプログラム電流の大きさに応じて、電圧駆動を選択するか電流駆動を選択するかを切り換えても良い。 As shown in FIG. 40, it goes without saying that the program applied in the 1H period may be either voltage or current. In FIG. 40, period A is a 1H period in which voltage programming is performed, and period B is a 1H period in which current programming is performed. The voltage program is mainly executed in the low gradation region (indicated by A), and the current program is executed in the region of halftone or higher (indicated by B). As described above, switching between voltage driving and current driving may be switched according to the gradation or the magnitude of the program current.
図３６の本発明の実施例では、電圧階調回路３７１と電流階調回路３３４には、同一の映像ＤＡＴＡが入力されている。したがって、映像ＤＡＴＡのラッチ回路は電圧階調回路３７１と電流階調回路３３４と共通でよい。つまり、映像ＤＡＴＡのラッチ回路は電圧階調回路３７１と電流階調回路３３４とに独立に設ける必要はない。共通の映像ＤＡＴＡのラッチ回路からのデータに基づき、電流階調回路３３４または（および）電圧階調回路３７１がデータを出力端子９３に出力される。
In the embodiment of the present invention of FIG. 36, the same video DATA is input to the
図４２は本発明の駆動方法のタイミングチャートである。図４２において、（ａ）のＤＡＴＡは画像データである。（ｂ）のＣＬＫは回路クロックである。（ｃ）のＰｃｎｔｌは、プリチャージのコントロール信号である。Ｐｃｎｔｌ信号がＨレベルの時は、電圧駆動のみモード状態になり、Ｌレベルの時、電圧＋電流駆動モードになる。（ｄ）のＰｔｃはプリチャージ電圧あるいは電圧階調回路３７１からの出力の切り換え信号である。Ｐｔｃ信号がＨレベルの時は、プリチャージ電圧などの電圧出力がソース信号線１８に印加される。Ｐｔｃ信号がＬレベルの時は、電流階調回路３３４からのプログラム電流がソース信号線に出力される。
FIG. 42 is a timing chart of the driving method of the present invention. In FIG. 42, DATA in (a) is image data. CLK in (b) is a circuit clock. Pcntl in (c) is a precharge control signal. When the Pcntl signal is at the H level, only the voltage driving mode is set, and when it is at the L level, the voltage + current driving mode is set. Ptc in (d) is a precharge voltage or output switching signal from the
たとえば、データＤ（２）、Ｄ（３）、Ｄ（８）の時は、Ｐｃｎｔｌ信号がＨレベルであるから、ソース信号線１８に電圧階調回路３７１から電圧が出力される（Ａ期間）。ＰｃｎｔｌがＬレベルの時は、ソース信号線１８にはまず、電圧が出力され、その後、プログラム電流が出力される。電圧が出力される期間をＡで示し、電流が出力される期間をＢで示す。電圧を出力する期間Ａは、Ｐｔｃ信号で制御される。Ｐｔｃ信号は、図３６のスイッチ２２１のオンオフを制御する信号である。
For example, in the case of data D (2), D (3), and D (8), since the Pcntl signal is at the H level, a voltage is output from the
Ｐｃｎｔｌ信号がＨレベルの時は、電圧駆動のみモード状態になり、Ｌレベルの時、電圧＋電流駆動モードになると説明した。電圧を印加する期間は、点灯率あるいは階調に応じて変化させることが好ましい。低階調の時は、電流駆動では画素にプログラム電流を完全に書き込むことができない。したがって、電圧駆動を実施することが好ましい。電圧を印加する期間を長くすることによって、電圧＋電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。低点灯率の場合は、低階調状態の画素が多い。したがって、低階調状態（低点灯率）の場合も、電圧を印加する期間を長くすることによって、電圧＋電流駆動モードであっても、電圧駆動モードが支配的になり、良好に画素に低階調状態を書き込むことができる。 It has been described that when the Pcntl signal is at the H level, only the voltage driving mode is set, and when the Pcntl signal is at the L level, the voltage + current driving mode is set. The period during which the voltage is applied is preferably changed according to the lighting rate or gradation. When the gradation is low, the program current cannot be completely written to the pixel by current driving. Therefore, it is preferable to implement voltage driving. By extending the voltage application period, even in the voltage + current driving mode, the voltage driving mode becomes dominant, and a low gradation state can be satisfactorily written in the pixel. In the case of a low lighting rate, there are many pixels in a low gradation state. Therefore, even in the low gradation state (low lighting rate), by extending the voltage application period, the voltage driving mode becomes dominant even in the voltage + current driving mode, and the pixel is satisfactorily reduced. The gradation state can be written.
以上のように、電圧＋電流駆動モードであっても、点灯率あるいは画素に書き込む階調データ（映像データ）に応じて、電圧駆動状態の期間を変化させることが好ましい。つまり、ＥＬ素子１５に流す電流を小さくするときは（本発明では低点灯率範囲）、電圧駆動モード期間を長くし、ＥＬ素子１５に流す電流を大きくするときは（本発明では高点灯率範囲）、電圧駆動モード期間を短くするか、もしくは’なし’にするように制御あるいは調整もしくは装置を構成する。なお、点灯率の意味あるいは点灯率状態に関しては、本明細書内で詳細に説明しているので省略する。また、電圧＋電流駆動モードにおいて電圧駆動モードに印加（動作）期間を、ｄｕｔｙ比、基準電流比などを制御あるいは調整もしくは装置を構成してもよいことは言うまでもない。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。
As described above, even in the voltage + current drive mode, it is preferable to change the period of the voltage drive state according to the lighting rate or the gradation data (video data) written to the pixel. That is, when the current flowing through the
図４２において、電圧出力期間Ａと電流出力期間Ｂとを切り換えるとしたが、これに限定するものではない。プログラム電流の出力した状態で、スイッチ２２１（図３６を参照）をオンして、電圧階調回路３７１の電圧を出力端子９３に印加してもよいことは言うまでもない。また、スイッチ２２１を閉じて出力端子９３に電圧と印加した状態で、電流階調回路３３４からプログラム電流を出力してもよい。Ａ期間後にスイッチ２２１をオープンにする。以上のように電流階調回路３３４は高インピーダンスであるので電圧回路と短絡状態にしても回路的には問題がない。
In FIG. 42, the voltage output period A and the current output period B are switched, but the present invention is not limited to this. Needless to say, the switch 221 (see FIG. 36) may be turned on and the voltage of the
図４３は、図３６などの電流階調回路３３４と電圧階調回路３７１の構成部分をさらに詳細に記載したブロック図である。シフトレジスタ回路（セレクタ回路）３５２はスタート信号（ＳＴ１）、クロック（ＣＬＫ１）により順次シフト動作する。シフト動作により、第１のラッチ回路（保持回路）３５１ａに、ＤＡＴＡ９ビットの保持位置を指定する。ＤＡＴＡ９ビットとは、映像信号８ビットとプリチャージ信号１ビットの計９ビットである。ラッチ回路３５１ａは１水平期間に順次ＤＡＴＡを保持していく。
FIG. 43 is a block diagram showing in more detail the components of the
第１のラッチ回路に保持されたＤＡＴＡは、ロード信号（ＬＤ）により２段目の第２のラッチ回路３５１ｂにロードされる。ラッチ回路３５１ｂに保持されたＤＡＴＡは、電圧階調回路３７１の入力と、電流階調回路３３４の入力となる。プリチャージ信号の１ビットは、電圧階調回路３７１のプログラム電圧と、電流階調回路３３４のプログラム電流の切り換え信号である。プリチャージ信号は、切り換え回路（図３６のスイッチ２２１などが該当する）３９１を時間的に制御し、出力端子９３からプリチャージ信号がオンのときはまずプリチャージ電圧を出力し、その後プログラム電流を出力する。
DATA held in the first latch circuit is loaded into the
なお、電圧階調回路のサンプルホールド回路は比較的低速でしか動作しないため、電圧階調回路のサンプルホールド用として１段のラッチ回路を追加し、３段のラッチ回路で構成してもよいことは言うまでもない。また、切り換え回路３９１は基板３０にポリシリコン技術で形成してもよい。
In addition, since the sample and hold circuit of the voltage gradation circuit operates only at a relatively low speed, a one-stage latch circuit may be added for the sample and hold of the voltage gradation circuit and may be configured by a three-stage latch circuit. Needless to say. The
図４４はプリチャージ電圧発生回路からの出力（一例としてＶｐａ、Ｖｐｂ、Ｖｐｃ）をＩＣチップ１５の配線で伝達した構成である。配線は、ＩＣチップの長手方向に形成される（各出力段２５１と垂直）。プリチャージ電圧（プログラム電圧と同義あるいは類似）Ｖｐ（Ｖｐａ、Ｖｐｂ、Ｖｐｃ、ｏｐｅｎ）を伝達するプリチャージ電圧（プログラム電圧と同義あるいは類似）配線ＰＳ（ＰＳａ、ＰＳｂ、ＰＳｃ、ＰＳｄ）がソース信号線１８に直交するように配線される。プリチャージ電圧（プログラム電圧と同義あるいは類似）配線ＰＳと内部配線２２２とは直交し、各交点にスイッチＳｐが配置されている。スイッチＳｐはＳＥＬ信号（プリチャージ電圧の選択信号、ｏｐｅｎを含む）で切り換えられる。ｏｐｅｎがスイッチＳｐ０ａで選択された場合は、プリチャージ電圧は出力されない。スイッチＳｐは出力端子９３ごとに自由に設定できる。スイッチＳｐは映像信号の大きさ、変化などにより適切なものが選択され制御される。
FIG. 44 shows a configuration in which outputs from the precharge voltage generation circuit (for example, Vpa, Vpb, Vpc) are transmitted through the wiring of the
図４３と図４４との差異は、図４３が映像信号ごとに対応するプリチャージ電圧をサンプルホールドして発生させる構成である。サンプルホールドしたプリチャージ電圧は、出力端子ごとに、プリチャージビット（プリチャージ電圧を印加するか否かの判断ビット）により判断され印加される。図４４は複数のプリチャージ電圧を発生させておき、１つのプリチャージ電圧を選択する構成である。選択するプリチャージ電圧は、プリチャージビット（ＳＥＬ信号：どのプリチャージ電圧を印加するかの指定ビット。ただし、プリチャージ電圧を印加しない（ｏｐｅｎ）場合もある）により判断され、ソース信号線１８に印加される。 The difference between FIG. 43 and FIG. 44 is the configuration in which FIG. 43 samples and holds a precharge voltage corresponding to each video signal. The sampled and held precharge voltage is determined and applied for each output terminal by a precharge bit (a bit for determining whether to apply a precharge voltage). FIG. 44 shows a configuration in which a plurality of precharge voltages are generated and one precharge voltage is selected. The precharge voltage to be selected is determined by a precharge bit (SEL signal: a bit for specifying which precharge voltage is applied. However, there is a case where the precharge voltage is not applied (open) in some cases). Applied.
なお、プリチャージ電圧（プログラム電圧と同義あるいは類似）は１Ｈの最初の期間に全ソース信号線１８に一斉に印加される。したがって、ＳＥＬ信号もラッチして保持しておく必要がある。
Note that the precharge voltage (synonymous with or similar to the program voltage) is applied to all the
以上の実施例は、ソースドライバＩＣ１４を介して、プリチャージ電圧（プログラム電圧と同義あるいは類似）を印加するものであったが、本発明はこれに限定するものではない。たとえば、アレイ３０基板に形成したプリチャージ電圧（プログラム電圧と同義あるいは類似）用トランジスタ素子を形成し、このトランジスタ素子をオンオフ制御することにより、プリチャージ電圧（プログラム電圧と同義あるいは類似）線に印加されたプリチャージ電圧（プログラム電圧と同義あるいは類似）をソース信号線１８に印加するように構成してもよいことは言うまでもない。
In the above embodiment, the precharge voltage (synonymous with or similar to the program voltage) is applied via the
図４４などで、オープン機能（ｏｐｅｎの選択、つまりプリチャージを実施しない）を設けている。しかし、これは説明を容易にするためであって、必ずしも構成あるいは形成することに限定するものではない。 In FIG. 44 and the like, an open function (open selection, that is, precharge is not performed) is provided. However, this is for ease of explanation, and is not necessarily limited to the configuration or formation.
以上の実施例では、プリチャージ電圧（プログラム電圧と同義あるいは類似）はアノード電圧に近い電圧であるとして説明をした、しかし、画素構成によっては、プリチャージ電圧（プログラム電圧と同義あるいは類似）がカソード電圧に近い場合がある。たとえば、駆動用トランジスタ１１ａがＮチャンネルトランジスタで形成している場合、駆動用トランジスタ１１ａが、Ｐチャンネルトランジスタで吐き出し電流（図１の画素構成は吸い込み（シンク）電流）で電流プログラムが実施される場合である。この場合は、プリチャージ電圧（プログラム電圧と同義あるいは類似）はカソード電圧に近い電圧とする必要がある。
In the above embodiments, the precharge voltage (synonymous with or similar to the program voltage) is described as being close to the anode voltage. However, depending on the pixel configuration, the precharge voltage (synonymous with or similar to the program voltage) is the cathode. May be close to voltage. For example, when the driving
図４５では、プリチャージ電圧Ｖｐｃを電子ボリウム２９１で発生させている。プリチャージ電圧ＶｐｃはＶＤＡＴＡによりスイッチＳｘ（ｘ＝１〜７）が選択されて出力される。また、電圧Ｖ１は８ビットのＳＤＡＴＡがＤＡ変換回路５１１でＤＡ変換されて印加される。各プリチャージ電圧Ｖｐｃは、Ｖ０電圧をＶ１電圧を外付け抵抗Ｒｘ（ｘ＝１〜６）で発生される。
In FIG. 45, the precharge voltage Vpc is generated by the
スイッチＳ（図４２ではＳ１〜Ｓ７）はＶＤＡＴＡをデコードすることにより指定される。なお、選択できるＶｐｃの電圧の個数は、表示装置が６インチ以上の場合は、表示装置の階調数の１／８以上にすることが好ましい（２５６階調の場合は、３２階調以上）。特に、１／４以上とすることが好ましい（２５６階調の場合は、６４階調以上）。比較的高階調領域までプログラム電流の書き込み不足が発生するからである。６インチ以下の比較的小型の表示パネル（表示装置）では、選択できるＶｐｃの電圧の個数は、２以上にすることが好ましい。ＶｐｃがＶ０の１つであっても良好な黒表示を実現できるが、低階調領域で階調表示することが困難な場合があるからである。Ｖｐｃが２以上であれば、ＦＲＣ制御により複数の階調を発生することができ、良好な画像表示を実現できる。 The switch S (S1 to S7 in FIG. 42) is designated by decoding VDATA. Note that the number of selectable Vpc voltages is preferably 1/8 or more of the number of gradations of the display device when the display device is 6 inches or more (32 gradations or more in the case of 256 gradations). . In particular, it is preferably 1/4 or more (in the case of 256 gradations, 64 gradations or more). This is because the program current is insufficiently written to a relatively high gradation region. In a relatively small display panel (display device) of 6 inches or less, the number of selectable Vpc voltages is preferably 2 or more. This is because even if Vpc is one of V0, good black display can be realized, but it may be difficult to perform gradation display in a low gradation region. If Vpc is 2 or more, a plurality of gradations can be generated by FRC control, and good image display can be realized.
図４６の実施例のように、Ｖ２電圧、Ｖ８電圧、Ｖ３２電圧、Ｖ１２８電圧と、４倍の階調に対応するように電圧端子を構成すると、折れ線ガンマのプリチャージ電圧回路を構成することができる。Ｖ２電圧とＶ８電圧との電位差、Ｖ８電圧とＶ３２電圧との電位差、Ｖ３２電圧とＶ１２８電圧との電位差、Ｖ１２８電圧とＶ２５５電圧との電位差はほぼ等しくなる。折れ線ガンマは駆動用トランジスタ１１ａのＶ−Ｉ特性と一致させる。
As in the embodiment of FIG. 46, if the voltage terminals are configured to correspond to the V2 voltage, the V8 voltage, the V32 voltage, and the V128 voltage and four times the gradation, a polygonal line gamma precharge voltage circuit can be configured. it can. The potential difference between the V2 voltage and the V8 voltage, the potential difference between the V8 voltage and the V32 voltage, the potential difference between the V32 voltage and the V128 voltage, and the potential difference between the V128 voltage and the V255 voltage are substantially equal. The broken line gamma is matched with the VI characteristic of the driving
図４６の構成は、電圧端子はＶ０、Ｖ１、Ｖ２、Ｖ８、Ｖ３２、Ｖ１２８、Ｖ２５５の７端子の実施例である。しかし、本発明はこれに限定されるものではない。たとえば、端子位置を０、８、３２、１２８、５１２としてもよい。つまり、Ｖ０電圧端子、Ｖ８電圧端子、Ｖ３２電圧端子、Ｖ１２８電圧端子、Ｖ５１２電圧端子を形成した実施例である。また、端子位置を０、１、２、８、３２、１２８としてもよい。つまり、Ｖ０電圧端子、Ｖ１電圧端子、Ｖ２電圧端子、Ｖ８電圧端子、Ｖ３２電圧端子、Ｖ１２８電圧端子を形成してもよい。もちろん、近傍であればよく、たとえば、Ｖ０電圧端子、Ｖ１電圧端子、Ｖ３電圧端子、Ｖ７電圧端子、Ｖ３１電圧端子、Ｖ１２７電圧端子などであってもよい。 The configuration of FIG. 46 is an example in which the voltage terminals are seven terminals of V0, V1, V2, V8, V32, V128, and V255. However, the present invention is not limited to this. For example, the terminal positions may be 0, 8, 32, 128, 512. That is, this is an embodiment in which a V0 voltage terminal, a V8 voltage terminal, a V32 voltage terminal, a V128 voltage terminal, and a V512 voltage terminal are formed. The terminal positions may be 0, 1, 2, 8, 32, and 128. That is, a V0 voltage terminal, a V1 voltage terminal, a V2 voltage terminal, a V8 voltage terminal, a V32 voltage terminal, and a V128 voltage terminal may be formed. Of course, it may be in the vicinity, and may be, for example, a V0 voltage terminal, a V1 voltage terminal, a V3 voltage terminal, a V7 voltage terminal, a V31 voltage terminal, a V127 voltage terminal, or the like.
以上のように、本発明は、少なくとも電圧端子の１組が４の倍数あるいはその近傍にしたものが本発明である。なお、４倍といっても、０階調から開始されるか、１階調から開始されるかにより異なる。たとえば、Ｖ０、Ｖ１、Ｖ２、Ｖ８、Ｖ３２、Ｖ１２８としても、Ｖ１、Ｖ２、Ｖ７、Ｖ３１、Ｖ１２７などであってもよい。つまり、Ｖｎ／Ｖｎ−１が４近傍になればよい。たとえば、Ｖ１２７／Ｖ３１も４近傍であるので本発明の技術的範疇である。Ｖ１、Ｖ３、Ｖ１２、Ｖ３１、Ｖ２５５などであっても１つの組み合わせであるＶ１２とＶ３の関係、つまりＶ１２／Ｖ３が４であるから本発明の技術的範疇である。 As described above, according to the present invention, at least one set of voltage terminals is a multiple of 4 or the vicinity thereof. Even if it is 4 times, it differs depending on whether it starts from 0 gradation or 1 gradation. For example, V0, V1, V2, V8, V32, and V128 may be V1, V2, V7, V31, V127, and the like. That is, Vn / Vn-1 only needs to be in the vicinity of 4. For example, V127 / V31 is also in the vicinity of 4, which is a technical category of the present invention. Even in the case of V1, V3, V12, V31, V255, etc., the relationship between V12 and V3, which is one combination, that is, V12 / V3 is 4, which is a technical category of the present invention.
電流駆動方式では、低階調領域においてプログラム電流が小さくなり、書き込み不足が発生することが課題である。この課題の対策のために本発明では、プリチャージ駆動、電圧＋電流駆動、基準電流比制御などを実施する。 In the current driving method, the problem is that the program current becomes small in the low gradation region, resulting in insufficient writing. In order to counter this problem, the present invention implements precharge driving, voltage + current driving, reference current ratio control, and the like.
電流駆動で書き込み不足が発生する原因は、図４７に図示するようにソース信号線１８の寄生容量Ｃｓによる影響が大きい。寄生容量Ｃｓはゲート信号線１７とソース信号線１８との交差部などで発生する。
The cause of insufficient writing in current driving is greatly affected by the parasitic capacitance Cs of the
以下の説明は説明を容易にするために、画素１６の駆動用トランジスタ１１ａがＰチャンネルトランジスタで、かつ吸い込み電流（ソースドライバ回路（ＩＣ）１４に吸い込む電流）で電流プログラムを実施する場合であるとして説明をする。画素１６の駆動用トランジスタ１１ａがＮチャンネルトランジスタの場合あるいは駆動用トランジスタ１１ａを吐き出し電流（ソースドライバＩＣ１４から吐き出す電流）で電流プログラムを実施する場合は逆の関係にする。逆の関係に変更あるいは読み変えることは当業者であれば容易であるので説明を省略する。
In the following description, for ease of explanation, it is assumed that the driving
以下の説明は画素１６の駆動用トランジスタ１１ａがＰチャンネルに限定されるものではない。また、画素構成は図１の画素構成を例示して説明をするが、これに限定するものではなく、他の電流駆動の画素構成であればいずれでもよいことも言うまでもない。なお、以上の事項は、以前あるいはこれ以降に記載する本発明に適用されることはいうまでもない。
In the following description, the driving
図４７（ａ）に図示するように、黒表示（低階調表示）から白表示（高階調表示）に変化する時は、ソースドライバ回路（ＩＣ）１４がシンク電流で駆動することが主体である。ソースドライバ回路（ＩＣ）１４がプログラム電流Ｉｄ１（Ｉｗ）で寄生容量Ｃｓの電荷を吸い込む。電流を吸い込むことにより、寄生容量Ｃｓの電荷を放電し、ソース信号線１８の電位が低下する。したがって、画素１６の駆動用トランジスタ１１ａのゲート端子電位が低下し、プログラム電流Ｉｗを流すように電流プログラムが行われる。
As shown in FIG. 47A, when changing from black display (low gradation display) to white display (high gradation display), the source driver circuit (IC) 14 is mainly driven by a sink current. is there. The source driver circuit (IC) 14 absorbs the charge of the parasitic capacitance Cs with the program current Id1 (Iw). By sinking the current, the charge of the parasitic capacitance Cs is discharged, and the potential of the
白表示（高階調表示）から黒表示（低階調表示）に変化する時は、画素１６の駆動用トランジスタ１１ａの動作が主体である。ソースドライバ回路（ＩＣ）１４は黒表示の電流を出力するが、微小であるため実効的に動作しない。駆動用トランジスタ１１ａが動作し、プログラム電流Ｉｄ２（Ｉｗ）の電位に一致するように寄生容量Ｃｓを充電する。寄生容量Ｃｓに電荷を充電することにより、ソース信号線１８の電位が上昇する。したがって、画素１６の駆動用トランジスタ１１ａのゲート端子電位が上昇し、プログラム電流Ｉｗを流すように電流プログラムが行われる。
When the white display (high gradation display) is changed to the black display (low gradation display), the operation of the driving
しかし、図４７（ａ）の駆動は低階調領域では電流Ｉｄ１が小さく、また、定電流動作のため、寄生容量Ｃｓの電荷の放電に非常に長時間を必要とする。特に白輝度に到達するまでの時間が長いため白ウインドウ表示で上辺の輝度が所定輝度より低い。そのため、視覚的にめだつ。図４７（ｂ）は駆動用トランジスタ１１ａが非線形動作するため、比較的電流Ｉｄ２が大きい。そのため、Ｃｓの受電時間が比較的はやい。また、特に黒輝度に到達するまでの時間が短いため白ウインドウ表示で下辺の輝度が低下しやすく、視覚的にめだたない。
However, in the driving of FIG. 47A, the current Id1 is small in the low gradation region, and because of the constant current operation, a very long time is required for discharging the charge of the parasitic capacitance Cs. In particular, since it takes a long time to reach the white luminance, the luminance of the upper side in the white window display is lower than the predetermined luminance. Therefore, it is visually noticeable. In FIG. 47B, since the driving
プログラム電流の書き込み不足の課題を解決するために、電圧＋電流駆動、突き抜け電圧駆動、ｄｕｔｙ駆動、プリチャージ駆動を実施する。しかし、この方法だけでは、パネルが大型になれば、図４７（ａ）の黒から白表示の実現が困難になる場合がある。この対策として、本発明では、１Ｈの前半にソースドライバ回路（ＩＣ）１４からのプログラム電流を増加させる。なお、後半は正規のプログラム電流Ｉｗを出力する。つまり、所定条件の時は、１Ｈの最初に所定のプログラム電流よりも大きな電流をソース信号線１８に流し、後半に正規のプログラム電流をソース信号線１８に流す。以下この実施例について説明をする。
In order to solve the problem of insufficient programming current writing, voltage + current driving, punch-through voltage driving, duty driving, and precharge driving are performed. However, with this method alone, if the panel becomes large, it may be difficult to realize black to white display in FIG. As a countermeasure, in the present invention, the program current from the source driver circuit (IC) 14 is increased in the first half of 1H. In the second half, the regular program current Iw is output. That is, under a predetermined condition, a current larger than a predetermined program current is supplied to the
以下に説明する駆動方法（駆動装置あるいは駆動方式）を過電流（プリチャージ電流もしくはディスチャージ電流）駆動と呼ぶ。また、過電流（プリチャージ電流もしくはディスチャージ電流）駆動は本発明の他の駆動方式あるいは駆動装置（電圧＋電流駆動、突き抜け電圧駆動、ｄｕｔｙ駆動、プリチャージ駆動など）と組み合すことができることは言うまでもない。 The drive method (drive device or drive system) described below is called overcurrent (precharge current or discharge current) drive. In addition, overcurrent (precharge current or discharge current) driving can be combined with other driving methods or driving devices (voltage + current driving, punch-through voltage driving, duty driving, precharge driving, etc.) of the present invention. Needless to say.
図４８は本発明の過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式を実施したソースドライバ回路（ＩＣ）１４の説明図である。図示を容易とするため、単位トランジスタ２２４が１個の電流回路はトランジスタ群８４１ａとし、’１’で図示している。以下同様に、単位トランジスタ２２４が２個の電流回路はトランジスタ群８４１ｂとし、’２’で図示している。また、単位トランジスタ２２４が４個の電流回路はトランジスタ群８４１ｃとし、’４’で図示している。単位トランジスタ２２４が８個の電流回路はトランジスタ群８４１ｄとし、’８’で図示している。また、これらのトランジスタ群８４１の１出力段が電流出力回路２５１ｃである。なお、作図を容易にするため、ＲＧＢは各６ビットとしている。
FIG. 48 is an explanatory diagram of a source driver circuit (IC) 14 that implements the overcurrent (precharge current or discharge current) driving method of the present invention. For ease of illustration, a current circuit having one
図４８の構成は、過電流（プリチャージ電流もしくはディスチャージ電流）のプログラム電流を流すトランジスタ群はトランジスタ群８４１ｆとしている。つまり、階調データの最上位ビットのスイッチＤ５をオンオフ制御することにより、過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線１８に流す。過電流（プリチャージ電流もしくはディスチャージ電流）を流すことにより寄生容量Ｃｓの電荷を短時間で放電させることができる。
In the configuration of FIG. 48, the transistor group 841f is a transistor group that supplies an overcurrent (precharge current or discharge current) program current. That is, an overcurrent (pre-charge current or discharge current) is caused to flow through the
最上位ビットを過電流（プリチャージ電流もしくはディスチャージ電流）制御に使用するのは、以下の理由による。まず、説明を容易にするため、１階調から４階調に変化させるとする。また、階調数は２５６階調（ＲＧＢ各８ビット）とする。 The most significant bit is used for overcurrent (precharge current or discharge current) control for the following reason. First, for ease of explanation, it is assumed that the gradation is changed from 1 gradation to 4 gradations. The number of gradations is 256 gradations (8 bits for each RGB).
１階調から白階調に変化させる場合であっても、１階調から中間調以上（１２８階調以上）に変化させる場合は、プログラム電流の書き込み不足は発生しない。プログラム電流が比較的大きく、寄生容量Ｃｓの充放電が比較的早いからである。 Even when the gradation is changed from one gradation to the white gradation, when the gradation is changed from one gradation to a halftone or more (128 gradations or more), the program current is not insufficiently written. This is because the program current is relatively large and the parasitic capacitance Cs is charged and discharged relatively quickly.
しかし、１階調から中間調以下に変化する場合は、プログラム電流が小さく、１Ｈ期間に寄生容量Ｃｓを十分に充放電させることができない。したがって、１階調から４階調などのように、中間調以下に階調変化させることを改善させる必要がある。この場合に、本発明の過電流（プリチャージ電流もしくはディスチャージ電流）駆動を実施する。 However, when the gradation level changes from 1 gradation to halftone or less, the program current is small, and the parasitic capacitance Cs cannot be sufficiently charged / discharged during the 1H period. Therefore, it is necessary to improve the gradation change to a halftone or less, such as 1 gradation to 4 gradations. In this case, the overcurrent (precharge current or discharge current) driving of the present invention is performed.
以上のように変化する階調が中間調以下であるから、プログラム電流の指定に最上位ビットは使用しない。つまり、１階調から変化させる場合、目標の階調は、’０１１１１１’以下である（最上位ビットのスイッチＤ５は絶えずオフ状態である。本発明はたえず、オフ状態の最上位ビットを制御して過電流（プリチャージ電流もしくはディスチャージ電流）駆動を実施する。 Since the gradation changing as described above is equal to or lower than the halftone, the most significant bit is not used to specify the program current. In other words, when changing from one gradation, the target gradation is '011111' or less (the most significant bit switch D5 is constantly in the off state. The present invention constantly controls the most significant bit in the off state. Overcurrent (pre-charge current or discharge current) drive is performed.
最初の階調（変化前の階調）が１であれば、スイッチＤ０がオンで単位トランジスタ２２４が１個動作する。目標の階調が４であれば、スイッチＤ２が動作し、単位トランジスタ２２４が４個動作する。しかし、単位トランジスタ２２４が４個では十分に寄生容量Ｃｓの電荷を目標値まで放電させることができない。そこで、スイッチＤ５を閉じトランジスタ群８４１ｆを動作させる。なお、Ｄ５スイッチの動作は、Ｄ２スイッチの動作に加えて実施してもよいし（１Ｈの前半をＤ５とＤ２スイッチをオンさせ、後半はＤ２スイッチのみをオンさせる）、１Ｈの前半はスイッチＤ５のみをオンさせ、後半はスイッチＤ２のみをオンさせてもよい。
If the first gradation (gradation before change) is 1, the switch D0 is turned on and one
スイッチＤ５がオンすれば、単位トランジスタ２２４が３２個動作する。したがって、Ｄ２スイッチのみの動作に比較して３２／４＝８であるから８倍の速度で寄生容量Ｃｓの電荷を放電させることができる。したがって、プログラム電流の書き込み改善が可能である。
When the switch D5 is turned on, 32
スイッチＤ５をオンさせるか否かは、ＲＧＢの映像データごとにコントローラ回路（ＩＣ）で判断する。コントローラ回路（ＩＣ）からは判断ビットＫＤＡＴＡがソースドライバ回路（ＩＣ）１４に印加される。ＫＤＡＴＡは一例として４ビットである。ＫＤＡＴＡ＝０の時は、過電流（プリチャージ電流もしくはディスチャージ電流）駆動は実施しない。ＫＤＡＴＡ＝１の時はプリチャージ駆動（電圧＋電流駆動）を実施する。ＫＤＡＴＡ＝２〜１５が過電流（プリチャージ電流もしくはディスチャージ電流）駆動を実施し、ＫＤＡＴＡの大きさは、Ｄ５ビットをオンさせる時間を示す。 Whether or not the switch D5 is turned on is determined by a controller circuit (IC) for each RGB video data. A judgment bit KDATA is applied to the source driver circuit (IC) 14 from the controller circuit (IC). KDATA is 4 bits as an example. When KDATA = 0, overcurrent (precharge current or discharge current) driving is not performed. When KDATA = 1, precharge driving (voltage + current driving) is performed. When KDATA = 2 to 15 performs overcurrent (precharge current or discharge current) driving, the magnitude of KDATA indicates a time for turning on the D5 bit.
ＫＤＡＴＡはラッチ回路３３１で１Ｈ期間保持される。カウンタ回路３３２はＨＤ（１Ｈの同期信号）でリセットされ、クロックＣＬＫでカウントされる。カウンタ回路３３２とラッチ回路３３１のデータが比較され、カウンタ回路３３２のカウント値が、ラッチ回路３３１のデータ値（ＫＤＡＴＡ）よりも小さいとき、ＡＮＤ回路３３３は内部配線２２２ｂにオン電圧を出力しつづけ、スイッチＤ５のオン状態が維持される。したがって、トランジスタ群８４１ｆの単位トランジスタ２２４の電流が内部配線２２２ａおよびソース信号線１８に流れる。なお、電流プログラム時はスイッチ２２２ｂが閉じ、プリチャージ駆動時は、スイッチ２２１ａが閉じ、スイッチ２２１ｂがオープン状態となる。
KDATA is held in the
図４９はコントローラＩＣ（回路）の動作の説明図である。ただし、１画素列（ＲＧＢの組）の処理の説明図である。映像データＤＡＴＡ（８ビット×ＲＧＢ）は内部クロックに同期してラッチ回路３５１ａと３５１ｂに２段ラッチされる。したがって、ラッチ回路３５１ｂには、１Ｈ前の映像データが保持され、ラッチ回路３５１ａには現在の映像データが保持される。
FIG. 49 is an explanatory diagram of the operation of the controller IC (circuit). However, it is explanatory drawing of the process of 1 pixel row (RGB group). Video data DATA (8 bits × RGB) is latched in two stages in
比較回路９１１は１Ｈ前の映像データと現在の映像データを比較し、ＫＤＡＴＡの値を導出する。また、映像データＤＡＴＡはソースドライバ回路（ＩＣ）１４に転送される。また、コントローラＩＣ（回路）はカウンタ３３２の上限カウント値ＣＮＴをソースドライバ回路（ＩＣ）１４に転送する。
The
ＫＤＡＴＡは比較回路９１１で決定される。決定は、変化前の映像データ（１Ｈ前のデータ）と変化後の映像データ（現在のデータ）から決定される。１Ｈ前のデータとは、現在のソース信号線１８の電位を示す。現在のデータとは、変化させるソース信号線１８の目標電位を示す。
KDATA is determined by the
図４７に図示して説明したように、プログラム電流の書き込みは、ソース信号線１８の電位を考慮して行うことが重要である。書き込み時間ｔは、Ｔ＝ＡＣＶ／Ｉ（Ａ：比例定数、Ｃ：寄生容量の大きさ、Ｖ：変化する電位差、Ｉ：プログラム電流）で表すことができる。したがって、変化する電位差Ｖが大きければ書き込み時間が長くなる。一方、プログラム電流Ｉ＝Ｉｗが大きくすれば書き込み時間は短くなる。
As shown in FIG. 47, it is important to write the program current in consideration of the potential of the
本発明では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動でＩを大きくする。しかし、いずれの場合でもＩを大きくすると、目標のソース信号線１８電位を越える場合が発生する。したがって、過電流（プリチャージ電流もしくはディスチャージ電流）駆動を実施する場合には、電位差Ｖを考慮する必要がある。現在のソース信号線１８の電位と、次の映像データ（現在の映像データ（次に印加する映像データ＝（変化後：図５０の縦方向））から決定される目標のソース信号線１８電位から、ＫＤＡＴＡを求める。
In the present invention, I is increased by overcurrent (precharge current or discharge current) driving. However, in any case, if I is increased, the target
ＫＤＡＴＡはＤ５スイッチをオンさせる時間の場合もあるが、過電流（プリチャージ電流もしくはディスチャージ電流）駆動での電流の大きさでもよい。また、Ｄ５スイッチのオン時間（時間が長いほどソース信号線１８に印加する過電流（プリチャージ電流もしくはディスチャージ電流）印加時間が長くなり、過電流（プリチャージ電流もしくはディスチャージ電流）の実効値が大きくなる）と、過電流（プリチャージ電流もしくはディスチャージ電流）の大きさ（大きさが大きいほどソース信号線１８に印加する過電流（プリチャージ電流もしくはディスチャージ電流）の実効値が大きくなる）の両方を組み合わせてもよい。説明を容易にするため、最初、ＫＤＡＴＡはＤ５スイッチのオン時間であるとして説明をする。
KDATA may be the time to turn on the D5 switch, but it may be the magnitude of current in overcurrent (precharge current or discharge current) driving. Further, the ON time of the D5 switch (the longer the time is, the longer the overcurrent (precharge current or discharge current) application time applied to the
比較回路９１１は１Ｈ前と変化後（図５０を参照のこと）の映像データを比較してＫＤＡＴＡの大きさを決定する。ＫＤＡＴＡに０以上のデータが設定される場合は以下の条件に合致する場合である。
The
１Ｈ前の映像データが低階調領域である場合（０階調以上全階調の１／８以下の領域であることが好ましい。たとえば、６４階調の場合は、０階調以上８階調以下である。）で、かつ、変化後の映像データが中間調領域以下である場合（１階調以上全階調の１／２以下の領域であることが好ましい。 When the video data before 1H is in a low gradation region (preferably in the region of 0 gradation or more and 1/8 or less of all gradations. For example, in the case of 64 gradations, 0 gradation or more and 8 gradations. And the video data after the change is less than or equal to the halftone area (preferably an area that is greater than or equal to 1 gradation and less than or equal to 1/2 of all gradations).
たとえば、６４階調の場合は、１階調以上３２階調以下の領域である。）にＫＤＡＴＡを設定する。設定するデータは、駆動用トランジスタ１１ａのＶＩ特性カーブを考慮して決定する。ソース信号線１８のＶｄｄ電圧から、０階調目の電圧であるＶ０（完全黒表示）までの電位差は大きい。また、Ｖ０電圧から、１階調目のＶ１までの電位差は大きい。次の２階調目であるＶ２電圧とＶ１電圧までの電位差は、Ｖ０電圧からＶ１電圧までの電位差よりもかなり小さい。以降、Ｖ３とＶ２、Ｖ４とＶ３になるにつれて電位差は小さくなる。以上のように高階調側になるにしたがって、電位差が小さくなるのは、駆動用トランジスタ１１ａのＶＩ特性が非線形であることにほかならない。
For example, in the case of 64 gradations, the area is from 1 gradation to 32 gradations. ) Is set to KDATA. The data to be set is determined in consideration of the VI characteristic curve of the driving
階調間の電位差は、寄生容量Ｃｓの電荷の放電量に比例する。したがって、プログラム電流の印加時間つまり、過電流（プリチャージ電流もしくはディスチャージ電流）駆動では過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄの印加時間と大きさに連動する。たとえば、１Ｈ前のＶ０（階調０）と変化後のＶ１（階調１）の階調差が小さいからといって、過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄの印加時間を短くすることはできない。電位差が大きいからである。 The potential difference between the gradations is proportional to the amount of discharge of the parasitic capacitance Cs. Accordingly, the application time of the program current, that is, the overcurrent (precharge current or discharge current) driving is linked to the application time and magnitude of the overcurrent (precharge current or discharge current) Id. For example, the application time of the overcurrent (precharge current or discharge current) Id is shortened just because the gradation difference between V0 (gradation 0) before 1H and V1 (gradation 1) after the change is small. I can't. This is because the potential difference is large.
逆に、階調差が大きくとも過電流（プリチャージ電流もしくはディスチャージ電流）を大きくする必要がない場合もある。たとえば、階調１０と階調３２では、階調１０の電位Ｖ１０と階調３２の電位３２の電位差も小さく、階調３２のプログラム電流Ｉｗも大きいため、寄生容量Ｃｓを短時間で充放電できるからである。
On the contrary, there are cases where it is not necessary to increase the overcurrent (pre-charge current or discharge current) even if the gradation difference is large. For example, in the
図５０は横軸に１Ｈ前（変化前、つまり現在のソース信号線１８電位を示す）の映像データの階調番号を示している。また、縦軸に現在の映像データの階調番号（変化後、つまり変化させる目標のソース信号線１８電位を示す）を示している。
In FIG. 50, the horizontal axis indicates the gradation number of the video data before 1H (before the change, that is, the current potential of the source signal line 18). The vertical axis indicates the gradation number of the current video data (after the change, that is, the target
０階調目（１Ｈ前）から０階調目（変化後）に変化させるのは、電位変化がないため、ＫＤＡＴＡは０でよい。ソース信号線１８の電位変化がないからである。０階調目（１Ｈ前）から１階調目（変化後）に変化させるのは、Ｖ０電位からＶ１電位に変化させる必要がある。Ｖ１−Ｖ０電圧は大きいから、ＫＤＡＴＡは最高値の１５（例である）に設定する。ソース信号線１８の電位変化が大きいからである。１階調目（１Ｈ前）から２階調目（変化後）に変化させるのは、Ｖ１電位からＶ２電位に変化させる必要があり、Ｖ２−Ｖ１電圧は比較的大きいから、ＫＤＡＴＡは最高値近傍の１２（一例である）に設定する。ソース信号線１８の電位変化が大きいからである。３階調目（１Ｈ前）から４階調目（変化後）に変化させるのは、Ｖ３電位からＶ４電位に変化させる必要がある。しかし、Ｖ４−Ｖ３電圧は比較的小さいため、ＫＤＡＴＡは小さい値の２に設定する。ソース信号線１８の電位変化が小さくてすみ、寄生容量Ｃｓの充放電が短時間で実施でき、目標のプログラム電流を画素１６に書き込むことができるからである。
The change from the 0th gradation (1H before) to the 0th gradation (after the change) has no potential change, so KDATA may be zero. This is because the potential of the
変化前が低階調領域であっても、変化後の階調が中間調以上の場合は、ＫＤＡＴＡの値は０である。変化後の階調に対応するプログラム電流が大きく、１Ｈ期間内にソース信号線１８の電位を目標電位または近傍の電位まで変化させることができるからである。たとえば、２階調から３８階調目に変化させる場合は、ＫＤＡＴＡ＝０である。
Even if the gradation before the change is a low gradation area, the value of KDATA is 0 when the gradation after the change is halftone or higher. This is because the program current corresponding to the changed gradation is large, and the potential of the
変化後が変化前より低階調の場合において、過電流（プリチャージ電流もしくはディスチャージ電流）駆動は実施しない。３８階調から２階調目に変化させる場合は、ＫＤＡＴＡ＝０である。この場合は、図４７（ｂ）が該当し、主として画素１６の駆動用トランジスタからプログラム電流Ｉｄが寄生容量Ｃｓに供給されるからである。図４７（ｂ）の場合は、過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式は実施せず、電圧＋電流駆動方式あるいはプリチャージ電圧駆動を実施することが好ましい。
When the gradation after the change is lower than that before the change, overcurrent (pre-charge current or discharge current) driving is not performed. When changing from the 38th gradation to the second gradation, KDATA = 0. This is because FIG. 47B corresponds to this case, and the program current Id is mainly supplied from the driving transistor of the
本発明の過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式において、基準電流を増加させる駆動方式あるいは基準電流比とｄｕｔｙを制御する駆動方式と組み合わせることは効果がある。基準電流の増加により、図４８の構成では過電流（プリチャージ電流もしくはディスチャージ電流）も増加させることができるからである。したがって、寄生容量Ｃｓの充放電時間も短くなる。基準電流の大きさあるいは基準電流比の制御により、過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式の過電流（プリチャージ電流もしくはディスチャージ電流）の大きさを制御することができる点も本発明の特徴ある構成である。 In the overcurrent (precharge current or discharge current) driving method of the present invention, it is effective to combine with a driving method for increasing the reference current or a driving method for controlling the reference current ratio and duty. This is because the overcurrent (pre-charge current or discharge current) can be increased in the configuration of FIG. 48 due to the increase in the reference current. Therefore, the charge / discharge time of the parasitic capacitance Cs is also shortened. It is also possible to control the magnitude of the overcurrent (precharge current or discharge current) of the overcurrent (precharge current or discharge current) driving method by controlling the magnitude of the reference current or the reference current ratio. It is a characteristic configuration.
以上のように、ＫＤＡＴＡがコントロールＩＣ（回路）で決定され、ＫＤＡＴＡがソースドライバ回路（ＩＣ）１４に差動信号で伝送される。伝送されたＫＤＡＴＡは図４８のラッチ回路３３１で保持され、Ｄ５スイッチが制御される。
As described above, KDATA is determined by the control IC (circuit), and KDATA is transmitted to the source driver circuit (IC) 14 as a differential signal. The transmitted KDATA is held by the
図５０の表の関係は、マトリックスＲＯＭテーブルまたはルックアップテーブルを用いてＫＤＡＴＡを設定してもよいが、計算式を用いてコントローラＩＣ（回路）の乗算器を用いてＫＤＡＴＡの算出（導出）を行ってもよい。その他、コントローラＩＣ（回路）の外部電圧の変化によりＫＤＡＴＡを定めてもよい。また、コントローラＩＣ（回路）で実施することに限定されるものではなく、ソースドライバ回路（ＩＣ）１４で実施してもよいことは言うまでもない。 50, the KDATA may be set using a matrix ROM table or a lookup table, but the calculation (derivation) of KDATA using a multiplier of the controller IC (circuit) using a calculation formula. You may go. In addition, KDATA may be determined by a change in the external voltage of the controller IC (circuit). Moreover, it is not limited to implementing with controller IC (circuit), and it cannot be overemphasized that it may implement with source driver circuit (IC) 14.
本発明は、基準電流の大きさによりプログラム電流Ｉｗの大きさが基準電流に比例して変化する。したがって、図４８などの過電流（プリチャージ電流もしくはディスチャージ電流）駆動の過電流（プリチャージ電流もしくはディスチャージ電流）の大きさも基準電流の大きさに比例して変化する。図５０で説明したＫＤＡＴＡの大きさも基準電流の大きさの変化に連動させる必要があることは言うまでもない。つまり、ＫＤＡＴＡの大きさは、基準電流の大きさに連動させるあるいは基準電流の大きさを考慮することが好ましい。 In the present invention, the magnitude of the program current Iw varies in proportion to the reference current depending on the magnitude of the reference current. Therefore, the magnitude of the overcurrent (precharge current or discharge current) for driving the overcurrent (precharge current or discharge current) shown in FIG. 48 also changes in proportion to the magnitude of the reference current. It goes without saying that the magnitude of KDATA described in FIG. 50 must also be linked to the change in the magnitude of the reference current. That is, it is preferable that the magnitude of KDATA is linked to the magnitude of the reference current or the magnitude of the reference current is taken into consideration.
本発明の過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式の技術的思想は、プログラム電流の大きさ、駆動用トランジスタ１１ａからの出力電流などに対応して過電流（プリチャージ電流もしくはディスチャージ電流）の大きさ、印加時間、実効値を設定するものである。
The technical idea of the overcurrent (precharge current or discharge current) driving method of the present invention is that the overcurrent (precharge current or discharge current) corresponds to the magnitude of the program current, the output current from the driving
比較回路９１１または比較手段などではＲＧＢの映像データごとに比較を実施するが、ＲＧＢデータから輝度（Ｙ値）を求めて、ＫＤＡＴＡを算出してもよいことは言うまでもない。つまり、単に、各ＲＧＢで比較するのではなく、色度変化、輝度変化を考慮し、また、階調データの連続性、周期性、変化割合を考慮してＫＤＡＴＡを算出あるいは決定もしくは演算する。また、１画素単位でなく、周辺の画素の映像データもしくは映像データに類するデータを考慮してＫＤＡＴＡを導出してもよいことは言うまでもない。たとえば、画面６４を複数のブロックに分割し、各ブロック内の映像データなどを考慮してＫＤＡＴＡを決定する方式が例示される。
The
図４８などにおいて、Ｄ５スイッチが選択される時間は、１Ｈ（１水平走査期間）の３／４期間以下１／３２期間以上に設定することが好ましい。さらに好ましくは１Ｈ（１水平走査期間）の１／２期間以下１／１６期間以上に設定することが好ましい。過電流（プリチャージ電流もしくはディスチャージ電流）を印加する期間が長いと、正規のプログラム電流を印加する期間が短くなり、電流補償が良好にならない場合がある。 In FIG. 48 and the like, it is preferable that the time for selecting the D5 switch is set to 3/4 period or less of 1H (one horizontal scanning period) and 1/32 period or more. More preferably, it is set to be not more than 1/2 period of 1H (one horizontal scanning period) and not less than 1/16 period. If the period for applying the overcurrent (pre-charge current or discharge current) is long, the period for applying the regular program current is shortened, and current compensation may not be good.
過電流（プリチャージ電流もしくはディスチャージ電流）を印加する期間が短いと、目標のソース信号線１８の電位まで到達することができない。過電流（プリチャージ電流もしくはディスチャージ電流）駆動では、目標の階調のソース信号線１８電位まで行うことが好ましいのは言うまでもない。しかし、過電流（プリチャージ電流もしくはディスチャージ電流）駆動ののみで完全に目標のソース信号線電位にする必要はない。１Ｈの前半の過電流（プリチャージ電流もしくはディスチャージ電流）駆動後に、正規の電流駆動を実施し、過電流（プリチャージ電流もしくはディスチャージ電流）駆動により生じた誤差は、正規の電流駆動によるプログラム電流で補償されるからである。
If the period during which the overcurrent (precharge current or discharge current) is applied is short, the target potential of the
図５１は、過電流（プリチャージ電流もしくはディスチャージ電流）駆動方式を実施した場合の、ソース信号線１８の電位変化を図示している。図５１（ａ）はＤ５スイッチを１／（２Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ５スイッチをオンし、３２個分の単位トランジスタ２２４の単位電流が出力端子９３から吸い込まれる。Ｄ５スイッチは１／（２Ｈ）のｔ２期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ２後）、Ｄ５スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
FIG. 51 illustrates the potential change of the
ソースドライバ回路（ＩＣ）１４は定電流動作する。したがって、ｔ２〜ｔ３期間には定電流のプログラム電流Ｉｗが流れる。このプログラム電流Ｉｗにより、寄生容量Ｃｓが目標電位になるまで充放電されると、画素１６の駆動用トランジスタ１１ａから電流Ｉが流れ、ソース信号線１８の電位は目標プログラム電流Ｉｗが流れるように保持される。したがって、駆動用トランジスタ１１ａは所定プログラム電流Ｉｗが流れるように保持される。以上のように、過電流（プリチャージ電流もしくはディスチャージ電流）駆動の過電流（プリチャージ電流もしくはディスチャージ電流）の精度は必要ない。精度がなくとも、画素１６の駆動用トランジスタ１１ａにより補正される。
The source driver circuit (IC) 14 operates at a constant current. Therefore, a constant program current Iw flows during the period from t2 to t3. When the program current Iw is charged / discharged until the parasitic capacitance Cs reaches the target potential, the current I flows from the driving
図５１（ｂ）はＤ５スイッチを１／（４Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ５スイッチをオンし、３２個分の単位トランジスタ２２４の単位電流が出力端子９３から吸い込まれる。Ｄ５スイッチは１／（４Ｈ）のｔ４期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ４後）、Ｄ５スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
FIG. 51B shows the case where the D5 switch is turned on for 1 / (4H). The D5 switch is turned on from t1 which is the first of one horizontal scanning period (1H), and unit currents of 32
ソースドライバ回路（ＩＣ）１４は定電流動作する。したがって、ｔ４〜ｔ３期間には定電流のプログラム電流Ｉｗが流れる。このプログラム電流Ｉｗにより、寄生容量Ｃｓが目標電位になるまで充放電されると、画素１６の駆動用トランジスタ１１ａから電流Ｉが流れ、ソース信号線１８の電位は目標プログラム電流Ｉｗが流れるように保持される。したがって、駆動用トランジスタ１１ａは所定プログラム電流Ｉｗが流れるように保持される。以上のように、過電流（プリチャージ電流もしくはディスチャージ電流）駆動の過電流（プリチャージ電流もしくはディスチャージ電流）の精度は必要ない。精度がなくとも、画素１６の駆動用トランジスタ１１ａにより補正される。
The source driver circuit (IC) 14 operates at a constant current. Therefore, a constant program current Iw flows during the period from t4 to t3. When the program current Iw is charged / discharged until the parasitic capacitance Cs reaches the target potential, the current I flows from the driving
図５１（ｃ）はＤ５スイッチを１／（８Ｈ）期間オン状態にした場合である。１水平走査期間（１Ｈ）の最初であるｔ１よりＤ５スイッチをオンし、３２個分の単位トランジスタ２２４の単位電流が出力端子９３から吸い込まれる。Ｄ５スイッチは１／（８Ｈ）のｔ５期間までの間、オン状態が維持され、過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄ２がソース信号線１８に流れる。したがって、ソース信号線１８の電位は目標電位のＶｎ電位近傍のＶｍ電位まで低下する。その後（ｔ５後）、Ｄ５スイッチはオフ状態となり、正規のプログラム電流Ｉｗが１Ｈの終了（ｔ３）まで、ソース信号線１８に流れて、ソース信号線１８電位は目標のＶｎ電位となる。
FIG. 51C shows the case where the D5 switch is turned on for 1 / (8H). The D5 switch is turned on from t1 which is the first of one horizontal scanning period (1H), and unit currents of 32
以上のように、単位トランジスタ２２４の動作個数と、１つの単位トランジスタ２２４の単位電流の大きさが固定値である。したがって、Ｄ５スイッチのオン時間により、比例して寄生容量Ｃｓの充放電時間を操作することができ、ソース信号線１８の電位を操作することができる。なお、説明を容易にするため、寄生容量Ｃｓを過電流（プリチャージ電流もしくはディスチャージ電流）により充放電させるとしているが、画素１６のスイッチトランジスタなどのリークもあるから、Ｃｓの充放電に限定されるものではない。
As described above, the number of
以上のように、過電流（プリチャージ電流もしくはディスチャージ電流）の大きさが単位トランジスタ２２４の動作個数により把握できる点が本発明の特徴ある構成である。書き込み時間ｔは、Ｔ＝ＡＣＶ／Ｉ（Ａ：比例定数、Ｃ：寄生容量の大きさ、Ｖ：変化する電位差、Ｉ：プログラム電流）で表すことができるから、ＫＤＡＴＡも値も、寄生容量（アレイ設計時に把握できる）、駆動用トランジスタ１１ａのＶＩ特性（アレイ設計時に把握できる）などから理論値にＫＤＡＴＡの値を決定できる。
As described above, the characteristic feature of the present invention is that the magnitude of the overcurrent (precharge current or discharge current) can be grasped by the number of operation of the
図４８の実施例は、最上位ビットＤ５スイッチを操作することにより、過電流（プリチャージ電流もしくはディスチャージ電流）駆動の過電流（プリチャージ電流もしくはディスチャージ電流）Ｉｄの大きさ、印加時間を制御するものであった。本発明はこれに限定するものではない。最上位ビット以外のスイッチを操作あるいは制御してもよいことは言うまでもない。 In the embodiment of FIG. 48, the magnitude and application time of overcurrent (precharge current or discharge current) Id for overcurrent (precharge current or discharge current) driving are controlled by operating the most significant bit D5 switch. It was a thing. The present invention is not limited to this. Needless to say, switches other than the most significant bit may be operated or controlled.
図５２は、ソースドライバ回路（ＩＣ）１４が各ＲＧＢ８ビット構成である場合において、最上位ビットのスイッチＤ７と最上位ビットから２番目のスイッチＤ６をＫＤＡＴＡにより制御した構成である。なお、説明を容易にするため、Ｄ７ビットには１２８個の単位トランジスタ２２４が形成または配置されているとし、Ｄ６ビットには６４個の単位トランジスタ２２４が形成または配置されているとする。
FIG. 52 shows a configuration in which the most significant bit switch D7 and the second most significant bit switch D6 are controlled by KDATA when the source driver circuit (IC) 14 has an RGB 8-bit configuration. For ease of explanation, it is assumed that 128
図５２（ａ１）はＤ７スイッチの動作を示している。図５２（ａ２）はＤ６スイッチの動作を示している。図５２（ａ３）はソース信号線１８の電位変化を示している。図５２（ａ）ではＤ７、Ｄ６のスイッチを同時に動作するため、単位トランジスタ２２４は１２８＋６４個が同時に動作し、出力端子９３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調３のＶ３電圧まで高速にソース信号線１８電位を変化させることができる。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子９３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
FIG. 52 (a1) shows the operation of the D7 switch. FIG. 52 (a2) shows the operation of the D6 switch. FIG. 52 (a3) shows the potential change of the source signal line. In FIG. 52A, since the switches D7 and D6 are simultaneously operated, 128 + 64
同様に、図５２（ｂ１）はＤ７スイッチの動作を示している。図５２（ｂ２）はＤ６スイッチの動作を示している。図５２（ｂ３）はソース信号線１８の電位変化を示している。図５２（ｂ）ではＤ７スイッチのみが動作するため、単位トランジスタ２２４は１２８個が同時に動作し、出力端子９３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調２のＶ２電圧まで高速にソース信号線１８電位を変化させることができる。図５２（ａ）より変化速度は小さい。しかし、変化する電位がＶ０からＶ２であるから、適正である。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子９３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
Similarly, FIG. 52 (b1) shows the operation of the D7 switch. FIG. 52 (b2) shows the operation of the D6 switch. FIG. 52 (b 3) shows the potential change of the
同様に、図５２（ｃ１）はＤ７スイッチの動作を示している。図５２（ｃ２）はＤ６スイッチの動作を示している。図５２（ｃ３）はソース信号線１８の電位変化を示している。図５２（ｃ）ではＤ６スイッチのみが動作するため、単位トランジスタ２２４は６４個が同時に動作し、出力端子９３からソースドライバ回路（ＩＣ）１４に流れ込む。したがって、階調０のＶ０電圧から階調１のＶ１電圧まで高速にソース信号線１８電位を変化させることができる。図５２（ｂ）より変化速度は小さい。しかし、変化する電位がＶ０からＶ１であるから、適正である。なお、ｔ２後は、正規のスイッチＤが閉じ、正規のプログラム電流Ｉｗが出力端子９３からソースドライバ回路（ＩＣ）１４に吸い込まれる。
Similarly, FIG. 52 (c1) shows the operation of the D7 switch. FIG. 52 (c2) shows the operation of the D6 switch. FIG. 52 (c <b> 3) shows the potential change of the
以上のようにＫＤＡＴＡにより、スイッチのオン期間だけでなく、複数のスイッチを操作あるいは動作させ、動作させる単位トランジスタ２２４個数を変化させることにより、適正なソース信号線電位を達成できる。
As described above, by KDATA, not only the switch ON period but also a plurality of switches are operated or operated to change the number of
図５２では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動によるスイッチＤ（Ｄ６、Ｄ７）をｔ１からｔ２の期間に動作させるとしたが、これに限定するものではなく、図４２に図示あるいは説明したように、ｔ２、ｔ３、ｔ４などのようにＫＤＡＴＡの値によって変化あるいは変更してもよいことは言うまでもない。また、過電流（プリチャージ電流もしくはディスチャージ電流）を印加している期間に基準電流あるいは基準電流の大きさを制御あるいは変更し、過電流（プリチャージ電流もしくはディスチャージ電流）の大きさを調整してもよい。なお、正規のプログラム電流を印加している期間は基準電流あるいは基準電流の大きさは正規の値にする。 In FIG. 52, the switch D (D6, D7) driven by the overcurrent (pre-charge current or discharge current) is operated during the period from t1 to t2. However, the present invention is not limited to this, and is illustrated or described in FIG. As described above, it goes without saying that it may be changed or changed according to the value of KDATA, such as t2, t3, t4. Also, control or change the size of the reference current or reference current while applying the overcurrent (precharge current or discharge current), and adjust the size of the overcurrent (precharge current or discharge current). Also good. Note that the reference current or the magnitude of the reference current is set to a normal value during the period in which the normal program current is applied.
操作するスイッチはＤ７、Ｄ６に限定するものではなく、Ｄ５など他のスイッチも同時にあるいは選択して動作あるいは制御してもよいことは言うまでもない。ａ期間の例では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動として１／（２Ｈ）の期間Ｄ７スイッチをオン状態にして、１２８個の単位電流からなる過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線１８に印加している。
The switches to be operated are not limited to D7 and D6, but it goes without saying that other switches such as D5 may be operated or controlled simultaneously or selected. In the example of the period a, overcurrent (precharge current or discharge current) is driven, and the D7 switch is turned on for a period of 1 / (2H), and the overcurrent (precharge current or discharge current) is made up of 128 unit currents. Is applied to the
ｂ期間の例では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６スイッチをオン状態にして、１２８＋６４個の単位電流からなる過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線１８に印加している。
In the example of period b, the overcurrent (precharge current or discharge current) is driven, and the switches D7 and D6 are turned on for 1 / (2H) and the overcurrent (precharge current or discharge current) consisting of 128 + 64 unit currents is turned on. Current) is applied to the
ｃ期間の例では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６、Ｄ５スイッチをオン状態にして、１２８＋６４＋３２個の単位電流からなる過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線１８に印加している。
In the example of the period c, the overcurrent (precharge current or discharge current) driving is performed by turning on the switches D7, D6, and D5 of 1 / (2H) and turning on the overcurrent (precharge current) of 128 + 64 + 32 unit currents. Alternatively, a discharge current) is applied to the
ｄ期間の例では、過電流（プリチャージ電流もしくはディスチャージ電流）駆動として１／（２Ｈ）の期間Ｄ７、Ｄ６、Ｄ５スイッチと前記スイッチに該当しない映像データのスイッチ（たとえば、映像データが４であれいば、Ｄ２スイッチ）をオン状態にして、１２８＋６４＋３２＋α個の単位電流からなる過電流（プリチャージ電流もしくはディスチャージ電流）をソース信号線１８に印加している。
In the example of the d period, the overcurrent (precharge current or discharge current) drive is a 1 / (2H) period D7, D6, D5 switch and a switch of video data not corresponding to the switch (for example, if the video data is 4) In other words, the D2 switch) is turned on, and an overcurrent (precharge current or discharge current) consisting of 128 + 64 + 32 + α unit currents is applied to the
各電圧端子間の電位差は、基準電流比などにより変化できるように構成することが好ましい。図７１は各電圧端子間をボリウムＶＲで可変できるように構成した実施例である。もちろん、ＶＲの替わりにＤＡコンバータで可変してもよい。電圧ＶｄｄとＧＮＤ間に抵抗Ｒ０〜Ｒ６が配置されている。基準電流比の変化に伴い、抵抗Ｒ６の端子電圧は、ボリウムＶＲで変化させる。ボリウムＶＲによりＲ０〜Ｒ６の各抵抗端子の電圧は変化し、この変化は、電圧端子Ｖ１〜Ｖ２５６の電圧を変化させる。Ｖ０電圧は階調０の電圧であるため、所定電圧Ｖａに固定している。電圧端子Ｖ１〜Ｖ２５６の電位は、複数のソースドライバ回路（ＩＣ）１４に共通に印加される。
It is preferable that the potential difference between the voltage terminals can be changed according to a reference current ratio or the like. FIG. 71 shows an embodiment in which the voltage terminals can be varied with a volume VR. Of course, a DA converter may be used instead of VR. Resistors R0 to R6 are arranged between the voltage Vdd and GND. Along with the change of the reference current ratio, the terminal voltage of the resistor R6 is changed by the volume VR. The voltage at each of the resistance terminals R0 to R6 is changed by the volume VR, and this change changes the voltage at the voltage terminals V1 to V256. Since the V0 voltage is a voltage of
以上の実施例は、電圧端子Ｖ１〜Ｖ２５６基準電流比に対応して変化させるとしたが、点灯率など他の変動により変化させてもよいことは言うまでもない。 In the above embodiment, the voltage terminals V1 to V256 are changed corresponding to the reference current ratio, but it is needless to say that the voltage terminals V1 to V256 may be changed due to other fluctuations such as the lighting rate.
図７１の実施例は、ソースドライバ回路（ＩＣ）１４の外づけ抵抗Ｒ（Ｒ０〜Ｒ６）により電圧端子に印加する電圧を変化させる構成である。しかし、本発明はこれに限定するものではない。たとえば、図６７に図示するように、ソースドライバ回路（ＩＣ）１４の内蔵抵抗Ｒａにより、電圧端子間（Ｖ２電圧とＶ８電圧間、Ｖ８電圧とＶ３２電圧間、Ｖ３２電圧とＶ１２８電圧間）に所定電圧が印加されるように構成してもよい。 The embodiment of FIG. 71 has a configuration in which the voltage applied to the voltage terminal is changed by the external resistor R (R0 to R6) of the source driver circuit (IC) 14. However, the present invention is not limited to this. For example, as shown in FIG. 67, the internal resistance Ra of the source driver circuit (IC) 14 is predetermined between the voltage terminals (between the V2 voltage and the V8 voltage, between the V8 voltage and the V32 voltage, and between the V32 voltage and the V128 voltage). You may comprise so that a voltage may be applied.
図６７などでは、Ｖ１電圧とＶ２電圧とを分離しているが、図６８に図示するように、Ｖ１電圧をプリチャージ電圧Ｖｐｃ１とし、また、オペアンプ２３１ｃを介してプリチャージ電圧Ｖｐｃ２以降を発生するように構成してもうよいことは言うまでもない。
In FIG. 67 and the like, the V1 voltage and the V2 voltage are separated, but as shown in FIG. 68, the V1 voltage is used as the precharge voltage Vpc1, and the precharge voltage Vpc2 and subsequent voltages are generated via the
図６６などでは、電子ボリウム２９１の抵抗Ｒは同一として説明している。抵抗Ｒの抵抗値を同一にすることによりＩＣチップを小サイズ化できる。しかし、本発明はこれに限定するものではない。抵抗Ｒは変化させてもよい。たとえば、低階調側の抵抗値を大きくし（図６５に図示するように、Ｖ０〜低階調領域では、階調に対応する電位の電位差が大きいからである）、高階調側の抵抗値を相対的にあるいは絶対値的に小さくしてもよい。また、抵抗の抵抗値は、低階調側と高階調側の２種類あるいは複数種類で構成してもよい。
In FIG. 66 and the like, the description is made assuming that the resistance R of the
たとえば、図６５に図示するガンマカーブを発生するためには、プリチャージ電圧Ｖｐｃ端子間に配置する抵抗値を２乗特性にする。この実施例を図６９に図示する。プリチャージ電圧Ｖｐｃ端子間電圧は、１、３、５、７、９・・・・・・・と抵抗値を変化させている。 For example, in order to generate the gamma curve shown in FIG. 65, the resistance value arranged between the precharge voltage Vpc terminals is set to a square characteristic. This embodiment is illustrated in FIG. The precharge voltage Vpc terminal voltage changes the resistance value to 1, 3, 5, 7, 9,...
図６９などにおいて、Ｖ１電圧、Ｖ２電圧などを変化させることにより、適切なプリチャージ電圧Ｖｐｃを発生することができる。電圧の変化は、ＤＡ回路を用いてもよい。ＤＡ回路は、コントローラ回路（ＩＣ）が出力する８ビットデータＩＤで制御する。 In FIG. 69 and the like, an appropriate precharge voltage Vpc can be generated by changing the V1 voltage, the V2 voltage, and the like. A DA circuit may be used to change the voltage. The DA circuit is controlled by the 8-bit data ID output from the controller circuit (IC).
以上の実施例は、プリチャージ駆動方式の実施例として説明したが、本発明はこれに限定されるものではない。電圧駆動方式（たとえば、図２などの画素構成を有するＥＬ表示パネルの駆動方法）にも適用できることは言うまでもない。電圧駆動では、ＲＧＢのＥＬ素子のガンマカーブが異なるため、ＲＧＢ独立のガンマ回路が必要である。 Although the above embodiment has been described as an embodiment of the precharge driving system, the present invention is not limited to this. Needless to say, the present invention can also be applied to a voltage driving method (for example, a driving method of an EL display panel having a pixel configuration shown in FIG. 2). In the voltage drive, the gamma curves of the RGB EL elements are different, so that an RGB independent gamma circuit is required.
図４６の構成と、図６９の構成とを組み合わせて構成してもよい。図４６は、たとえば、Ｖ１電圧とＶ２電圧間のタップ間の抵抗値を一定の抵抗ではなく、４Ｒ、２Ｒ、Ｒなど変化させている。変化することにより、図６５のカーブが、曲線状となり、より駆動用トランジスタ１１ａのＶ−Ｉ特性と一致するようになる。
The configuration of FIG. 46 and the configuration of FIG. 69 may be combined. In FIG. 46, for example, the resistance value between taps between the V1 voltage and the V2 voltage is not a constant resistance, but 4R, 2R, R, and the like are changed. As a result of the change, the curve of FIG. 65 becomes a curve and more closely matches the VI characteristic of the driving
以上のように、本発明のソースドライバ回路（ＩＣ）１４において、プリチャージ電圧Ｖｐｃを発生する回路構成は、多種多様な構成が含まれる。また、以上の事項は、プリチャージ電流あるいは過電圧Ｉｄを発生する回路構成にも適用できることは言うまでもない。 As described above, in the source driver circuit (IC) 14 of the present invention, the circuit configuration for generating the precharge voltage Vpc includes various configurations. Further, it goes without saying that the above matters can be applied to a circuit configuration for generating a precharge current or an overvoltage Id.
図７２は、以前に説明した本発明のプリチャージ電圧Ｖｐｃ回路を電圧駆動方式に適用した実施例である。ＲＧＢのＶ０電圧（Ｖｐｃ＝Ｖ０）はＲＧＢで共通である。電子ボリウム２９１ＲはＲの電圧発生回路である。また、電子ボリウム２９１ＧはＧの電圧発生回路である。電子ボリウム２９１ＢはＢの電圧発生回路である。Ｖ１Ｒ〜ＶｎＲ、Ｖ１Ｇ〜ＶｎＧ、Ｖ１Ｂ〜ＶｎＢは、各ＲＧＢで独立に設定することができる。したがって、Ｖｐｃ１ｒ〜Ｖｐｃｎｒ、Ｖｐｃ１ｇ〜Ｖｐｃｎｇ、Ｖｐｃ１ｂ〜Ｖｐｃｎｂを各ＲＧＢで独立に設定することができる。図７２において、Ｖ０電圧もＲＧＢで独立の値に形成あるいは設定してもよい。また、電子ボリウム２９１の内部抵抗Ｒの値も各ＲＧＢで独立に形成あるいは構成してもよい。図７２に構成することによりＲＧＢ独立ガンマカーブを発生することができ、良好なホワイトバランスを実現することができる。
FIG. 72 shows an embodiment in which the previously described precharge voltage Vpc circuit of the present invention is applied to a voltage drive system. RGB V0 voltage (Vpc = V0) is common to RGB. The
以上のように、プリチャージ電圧Ｖｐｃを発生する本発明の回路構成、駆動方式は電圧駆動方式にも適用できることは言うまでもない。たとえば、図２の画素構成においても、Ｖ０電圧を各ＲＧＢに共通にし、図７２の電子ボリウム２９１などの構成を適用してもよい。つまり、電圧＋電流駆動に限定されるものではない。
As described above, it goes without saying that the circuit configuration and driving method of the present invention for generating the precharge voltage Vpc can also be applied to the voltage driving method. For example, also in the pixel configuration of FIG. 2, the V0 voltage may be made common to each RGB, and the configuration such as the
図６６では、全階調範囲において、プリチャージ電圧Ｖｐｃを対応させるとしているが、本発明はこれに限定するものではない。書き込み電流あるいは書き込み電圧が不足する領域に限定してプリチャージ電圧Ｖｐｃ発生回路を構成または配置してもよい。たとえば、図６６では、電流駆動であり、低階調領域で書き込み不足が発生する（と想定する）。したがって、２５６階調の低階調の該当するＶ０〜Ｖ１２８までプリチャージ電圧発生回路を構成し、それ以上は、省略してもよいことは言うまでもない。また、０階調目と偶数階調目のみにプリチャージ発生回路を構成したりするように、対応する階調を間欠にしてもよいことは言うまでもない。また、階調１２８以上のプリチャージ電圧ＶｐｃはＶｐｃ２５５のみであってもよい。プログラム電流が支配的に動作するからである。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。
In FIG. 66, the precharge voltage Vpc is made to correspond in the entire gradation range, but the present invention is not limited to this. The precharge voltage Vpc generation circuit may be configured or arranged only in a region where the write current or the write voltage is insufficient. For example, in FIG. 66, current driving is performed, and writing shortage occurs in the low gradation region (assumed to be). Therefore, it goes without saying that the precharge voltage generation circuit is configured from V0 to V128 corresponding to the low gradation of 256 gradations, and the rest can be omitted. Needless to say, the corresponding gradation may be intermittent so that the precharge generation circuit is configured only for the 0th gradation and the even gradation. Further, the precharge voltage Vpc of
図６６に図示するように構成することも好ましい。図６６は３点折れガンマ（折れ点位置は、Ｖ１、Ｖ２，Ｖ３）の実施例であるが、これは説明を容易にするためであって、２点折れガンマ以下であっても、４点折れガンマ以下以上であってもよい。 It is also preferable to configure as shown in FIG. FIG. 66 shows an example of a three-point broken gamma (the positions of the broken points are V1, V2, and V3). However, this is for ease of explanation. It may be greater than or equal to the bending gamma.
図６６の特徴は、Ｖ０〜Ｖ１、Ｖ１〜Ｖ２、Ｖ２〜Ｖ４間のプリチャージ電圧Ｖｐｃ数が一定でないことである。一例としてＶ０〜Ｖ１はＶｐｃ０とＶｐｃ１の２個、Ｖ１〜Ｖ２は３２−１＝３１個のプリチャージ電圧Ｖｐｃ、Ｖ２〜Ｖ３は１２８−３２＝９６個のプリチャージ電圧Ｖｐｃ、Ｖ３〜Ｖ４は２５５−３２＝２２３個のプリチャージ電圧Ｖｐｃとしている。つまり、高階調になるにしたがって、プリチャージ電圧Ｖｐｃ数を多くしている。 The feature of FIG. 66 is that the number of precharge voltages Vpc between V0 to V1, V1 to V2, and V2 to V4 is not constant. As an example, V0 to V1 are two of Vpc0 and Vpc1, V1 to V2 are 32-1 = 31 precharge voltages Vpc, V2 to V3 are 128-32 = 96 precharge voltages Vpc, and V3 to V4 are 255. −32 = 223 precharge voltages Vpc. That is, the number of precharge voltages Vpc is increased as the gray level is increased.
階調０対応するプリチャージ電圧Ｖ０はＲＧＢで共通であり、アノード電圧Ｖｄｄに近い（駆動用トランジスタ１１ａがＰチャンネルの場合である。Ｎチャンネルトランジスタの場合は逆になる）。また、階調１対応するプリチャージ電圧Ｖ１はＲＧＢで異なり、Ｖ１とＶ０電圧の電位差は大きい。また、Ｖ１電圧は低階調であるため、電流プログラム方法において書き込み不足が発生しやすく、ＥＬ素子の発光効率も低いため、電圧駆動を支配的にする必要がある。この理由から、図６６では、Ｖ０電圧とＶ１電圧とをソースドライバ回路（ＩＣ）１４の外部より入力している。
The precharge voltage V0 corresponding to
一方、Ｖ３電圧からＶ４電圧の範囲は、グランド（ＧＮＤ）電圧に近い。また、プログラム電流も大きいため、電流駆動が支配的となるため、基本的には、プリチャージ電圧Ｖｐｃの印加は必要でない。また、高階調側では、ソース信号線電位（駆動用トランジスタ１１ａのゲート電位）に対する出力電流は直線的な関係になり、少しの電位変化で出力電流は大きくなる。また、電流値も大きい。したがって、プリチャージ電圧Ｖｐｃの精度は必要ない。この理由から、Ｖ３電圧とＶ４電圧の間に対応する階調数を多くしても問題ない。
On the other hand, the range from the V3 voltage to the V4 voltage is close to the ground (GND) voltage. Further, since the program current is large, the current drive becomes dominant, and therefore it is basically not necessary to apply the precharge voltage Vpc. On the high gradation side, the output current with respect to the source signal line potential (the gate potential of the driving
好ましくは、Ｖ０〜Ｖ１の電位差、Ｖ１〜Ｖ２の電位差、Ｖ２〜Ｖ３の電位差、Ｖ３〜Ｖ４の電位差は同一あるいは近傍の電圧差にすることが好ましい。近傍の電位差とは、０．３Ｖ以上１．２Ｖ以下である。このように近傍の電位差にすることにより、電圧Ｖ０〜Ｖ４の発生回路が容易になり、電子ボリウム２９１の構成も簡略化することができる。
Preferably, the potential difference between V0 and V1, the potential difference between V1 and V2, the potential difference between V2 and V3, and the potential difference between V3 and V4 are preferably the same or in the vicinity. The potential difference in the vicinity is 0.3 V or more and 1.2 V or less. By setting the potential difference in the vicinity in this way, the circuit for generating the voltages V0 to V4 can be facilitated, and the configuration of the
以上のように、本発明は、外部から（内部で発生してもよいことは言うまでもない）印加する電圧Ｖ０〜Ｖ４のそれぞれ間に対応するプリチャージ電圧数が異なっていることに特徴がある。ガンマカーブの折れ曲がり位置のそれぞれ間の階調数が異なっている。特に階調の中央（２５６階調であれば１２８階調目）以下と以上で変化させている。 As described above, the present invention is characterized in that the number of precharge voltages corresponding to each of the voltages V0 to V4 applied from the outside (which may be generated inside) is different. The number of gradations between the bent positions of the gamma curve is different. In particular, it is changed below the center of the gradation (128th gradation for 256 gradations) and above.
Ｖ０電圧は、基準電流比（Ｉｃ：図２２、図２３などを参照のこと）が変化しても変動することはないから固定値でよい。しかし、Ｖ１電圧位置は、基準電流（Ｉｃ）比の変化に大きく依存する。画素１６の駆動用トランジスタ１１ａの立ち上がり電流が小さいため、基準電流比に対応して駆動用トランジスタ１１ａのゲート端子電位（プログラム時のソース信号線１８電位）を大きく変化させる必要があるからである。駆動用トランジスタ１１ａがＰチャンネルトランジスタの場合は、基準電流比が大きくするにしたがって、ソース信号線１８電位を低下させる必要がある。また、基準電流比による電圧の変化は、Ｖ２電圧よりもＶ４電圧の方を大きくする必要がある。
The V0 voltage may be a fixed value because it does not fluctuate even if the reference current ratio (Ic: see FIGS. 22, 23, etc.) changes. However, the V1 voltage position greatly depends on the change in the reference current (Ic) ratio. This is because since the rising current of the driving
以上のように本発明は、基準電流比を変化させる駆動を実施する場合は、Ｖ０電圧を固定または、所定電圧近傍の電位を維持したまま、Ｖ１電圧以降あるいはＶ２電圧以降の電位を変化させることに特徴がある。なお、駆動用トランジスタ１１ａがＮチャンネルトランジスタの場合は、ＧＮＤ電位側にＶ０電圧（立ち上がり電圧）が位置する。
As described above, in the present invention, when driving to change the reference current ratio, the V0 voltage is fixed or the potential after the V1 voltage or the V2 voltage is changed while the potential near the predetermined voltage is maintained. There is a feature. When the driving
したがって、図６６の電位関係をＮチャンネル用に変更すればよい。変更は当業者であれば容易であるので説明を省略する。以上のように、本発明は、駆動用トランジスタ１１ａがＰチャンネルトランジスタであるとして説明をするがこれに限定するものではない。Ｎチャンネルトランジスタであってもよいことは言うまでもない。
Therefore, the potential relationship in FIG. 66 may be changed for the N channel. Since the change is easy for those skilled in the art, the description is omitted. As described above, the present invention will be described assuming that the driving
図６６はＶ０とＶ１電圧間にソースドライバ回路（ＩＣ）１４の内蔵抵抗を形成または配置した構成である。もちろん、抵抗Ｒは外づけ抵抗であってもよい。また、抵抗Ｒの抵抗値はトリミングにより調整してもよい。 FIG. 66 shows a configuration in which a built-in resistor of the source driver circuit (IC) 14 is formed or arranged between the voltages V0 and V1. Of course, the resistor R may be an external resistor. Further, the resistance value of the resistor R may be adjusted by trimming.
Ｖ０電圧は固定であり、Ｖ１あるいはＶ２電圧と連動しないのであれば、図４６に図示するように、抵抗Ｒを形成する必要がない。また、Ｖ０電圧とＶ１電圧とは比較的電位差が大きいため、Ｖ０電圧とＶ１電圧間には大きな抵抗を形成する必要がある。大きな抵抗は、抵抗のパーツ数が増大し、ソースドライバ回路（ＩＣ）１４チップのサイズ拡大に直結する。 If the V0 voltage is fixed and does not interlock with the V1 or V2 voltage, it is not necessary to form the resistor R as shown in FIG. Further, since the potential difference between the V0 voltage and the V1 voltage is relatively large, it is necessary to form a large resistance between the V0 voltage and the V1 voltage. A large resistor increases the number of parts of the resistor and directly leads to an increase in the size of the source driver circuit (IC) 14 chip.
図４６はこの課題を解決するため、Ｖ０電圧とＶ１電圧とを独立させている。つまり、Ｖ０電圧端子とＶ１電圧端子間に抵抗を形成していない。また、Ｖ１電圧端子とＶ２電圧端子間にも抵抗を形成していない。一方、Ｖ２電圧端子とＶ８電圧端子間には抵抗Ｒを配置し、Ｖｐｃ２とＶｐｃ３間、Ｖｐｃ３とＶｐｃ４間、Ｖｐｃ４とＶｐｃ５間など１つのプリチャージ電圧端子間には、抵抗Ｒの８倍の抵抗（８Ｒ）を形成している。これは、Ｖ２電圧端子とＶ３電圧端子間は比較的電位差が大きく、抵抗Ｒの形成数が少ないと貫通電流が多く流れ消費電力が大きくなるからである。 In FIG. 46, in order to solve this problem, the V0 voltage and the V1 voltage are made independent. That is, no resistor is formed between the V0 voltage terminal and the V1 voltage terminal. Further, no resistor is formed between the V1 voltage terminal and the V2 voltage terminal. On the other hand, a resistor R is arranged between the V2 voltage terminal and the V8 voltage terminal, and a resistance of 8 times the resistance R is provided between one precharge voltage terminal such as between Vpc2 and Vpc3, between Vpc3 and Vpc4, and between Vpc4 and Vpc5. (8R) is formed. This is because there is a relatively large potential difference between the V2 voltage terminal and the V3 voltage terminal, and if the number of resistors R is small, a large amount of through current flows and power consumption increases.
Ｖ８電圧端子とＶ３２電圧端子間には抵抗Ｒを配置し、Ｖｐｃ８とＶｐｃ９間、Ｖｐｃ９とＶｐｃ１０間、Ｖｐｃ１０とＶｐｃ１１間など１つのプリチャージ電圧端子間には、抵抗Ｒの４倍の抵抗（８Ｒ）を形成している。これは、Ｖ８電圧端子とＶ３２電圧端子間も比較的電位差が大きく、抵抗Ｒの形成数が少ないと貫通電流が多く流れ消費電力が大きくなるからである。Ｖ３２電圧端子とＶ１２８電圧端子間のＶｐｃ端子間には抵抗Ｒを配置している。１パーツの抵抗で構成できるのは、Ｖ３２電圧端子とＶ１２８電圧端子間に形成されるプリチャージ電圧端子数が多いため、抵抗Ｒの構成数も多く、貫通電流が流れないからである。以上の事項は、Ｖ１２８電圧端子とＶ２５５電圧端子間も同様である。 A resistor R is arranged between the V8 voltage terminal and the V32 voltage terminal, and a resistance four times the resistance R (8R) is provided between one precharge voltage terminal such as between Vpc8 and Vpc9, between Vpc9 and Vpc10, between Vpc10 and Vpc11. ) Is formed. This is because there is a relatively large potential difference between the V8 voltage terminal and the V32 voltage terminal, and if the number of resistors R is small, a large amount of through current flows and power consumption increases. A resistor R is arranged between the Vpc terminal between the V32 voltage terminal and the V128 voltage terminal. The reason why it can be configured by one part of the resistor is that the number of precharge voltage terminals formed between the V32 voltage terminal and the V128 voltage terminal is large, so that the number of the resistors R is large and no through current flows. The above matters are the same between the V128 voltage terminal and the V255 voltage terminal.
各電圧端子間の電位差は、基準電流比などにより変化できるように構成することが好ましい。図７１は各電圧端子間をボリウムＶＲで可変できるように構成した実施例である。もちろん、ＶＲの替わりにＤＡコンバータ２９１で可変してもよい。電圧ＶｄｄとＧＮＤ間に抵抗Ｒ０〜Ｒ６が配置されている。基準電流比の変化に伴い、抵抗Ｒ６の端子電圧は、ボリウムＶＲで変化させる。ボリウムＶＲによりＲ０〜Ｒ６の各抵抗端子の電圧は変化し、この変化は、電圧端子Ｖ１〜Ｖ２５６の電圧を変化させる。Ｖ０電圧は階調０の電圧であるため、所定電圧Ｖａに固定している。電圧端子Ｖ１〜Ｖ２５６の電位は、複数のソースドライバ回路（ＩＣ）１４に共通に印加される。
It is preferable that the potential difference between the voltage terminals can be changed according to a reference current ratio or the like. FIG. 71 shows an embodiment in which the voltage terminals can be varied with a volume VR. Of course, the
以上の実施例は、電圧端子Ｖ１〜Ｖ２５６基準電流比に対応して変化させるとしたが、点灯率など他の変動により変化させてもよいことは言うまでもない。 In the above embodiment, the voltage terminals V1 to V256 are changed corresponding to the reference current ratio, but it is needless to say that the voltage terminals V1 to V256 may be changed due to other fluctuations such as the lighting rate.
図７１の実施例は、ソースドライバ回路（ＩＣ）１４の外づけ抵抗Ｒにより電圧端子に印加する電圧を変化させる構成である。しかし、本発明はこれに限定するものではない。たとえば、図６７に図示するように、ソースドライバ回路（ＩＣ）１４の内蔵抵抗Ｒａにより、電圧端子間（Ｖ２電圧とＶ８電圧間、Ｖ８電圧とＶ３２電圧間、Ｖ３２電圧とＶ１２８電圧間）に所定電圧が印加されるように構成してもよい。 The embodiment of FIG. 71 has a configuration in which the voltage applied to the voltage terminal is changed by the external resistor R of the source driver circuit (IC) 14. However, the present invention is not limited to this. For example, as shown in FIG. 67, the internal resistance Ra of the source driver circuit (IC) 14 is predetermined between the voltage terminals (between the V2 voltage and the V8 voltage, between the V8 voltage and the V32 voltage, and between the V32 voltage and the V128 voltage). You may comprise so that a voltage may be applied.
図６７などでは、Ｖ１電圧とＶ２電圧とを分離しているが、図６８に図示するように、Ｖ１電圧をプリチャージ電圧Ｖｐｃ１とし、また、オペアンプ２３１ｃを介してプリチャージ電圧Ｖｐｃ２以降を発生するように構成してもうよいことは言うまでもない。
In FIG. 67 and the like, the V1 voltage and the V2 voltage are separated, but as shown in FIG. 68, the V1 voltage is used as the precharge voltage Vpc1, and the precharge voltage Vpc2 and subsequent voltages are generated via the
図６６などでは、電子ボリウム２９１の抵抗Ｒは同一として説明している。抵抗Ｒの抵抗値を同一にすることによりＩＣチップを小サイズ化できる。しかし、本発明はこれに限定するものではない。抵抗Ｒは変化させてもよい。たとえば、低階調側の抵抗値を大きくし、高階調側の抵抗値を相対的にあるいは絶対値的に小さくしてもよい。また、抵抗の抵抗値は、低階調側と高階調側の２種類あるいは複数種類で構成してもよい。
In FIG. 66 and the like, the description is made assuming that the resistance R of the
たとえば、図６５に図示するガンマカーブを発生するためには、プリチャージ電圧Ｖｐｃ端子間に配置する抵抗値を２乗特性にする。この実施例を図６９に図示する。プリチャージ電圧Ｖｐｃ端子間電圧は、１、３、５、７、９・・・・・・・と抵抗値を変化させている。 For example, in order to generate the gamma curve shown in FIG. 65, the resistance value arranged between the precharge voltage Vpc terminals is set to a square characteristic. This embodiment is illustrated in FIG. The precharge voltage Vpc terminal voltage changes the resistance value to 1, 3, 5, 7, 9,...
以上の実施例は、プリチャージ駆動方式の実施例として説明したが、本発明はこれに限定されるものではない。電圧駆動方式（たとえば、図２などの画素構成を有するＥＬ表示パネルの駆動方法）にも適用できることは言うまでもない。電圧駆動では、ＲＧＢのＥＬ素子のガンマカーブが異なるため、ＲＧＢ独立のガンマ回路が必要である。ただし、本発明のように電圧＋電流駆動を実施する構成ではガンマカーブの精度は必要ない。電圧駆動で発生したガンマカーブのずれは、プリチャージ電圧Ｖｐｃの印加後に印加するプログラム電流により補正されるからである。この点は本発明の大きな特徴である。したがって、ＲＧＢのガンマカーブの差異が比較的小さいときは、ＲＧＢで共通のガンマカーブを実現できる。たとえば、図７２では、ＲＧＢで１つの電子ボリウム２９１を形成または配置するだけでよい。
Although the above embodiment has been described as an embodiment of the precharge driving system, the present invention is not limited to this. Needless to say, the present invention can also be applied to a voltage driving method (for example, a driving method of an EL display panel having a pixel configuration shown in FIG. 2). In the voltage drive, the gamma curves of the RGB EL elements are different, so that an RGB independent gamma circuit is required. However, in the configuration in which voltage + current driving is performed as in the present invention, the accuracy of the gamma curve is not necessary. This is because the deviation of the gamma curve generated by the voltage drive is corrected by the program current applied after the application of the precharge voltage Vpc. This is a major feature of the present invention. Therefore, when the difference between the RGB gamma curves is relatively small, a common gamma curve can be realized for RGB. For example, in FIG. 72, only one
以上のように、本発明のソースドライバ回路（ＩＣ）１４において、プリチャージ電圧Ｖｐｃを発生する回路構成は、多種多様な構成が含まれる。また、以上の事項は、プリチャージ電流あるいは過電圧Ｉｄを発生する回路構成（図４８などを参照のこと）にも適用できることは言うまでもない。 As described above, in the source driver circuit (IC) 14 of the present invention, the circuit configuration for generating the precharge voltage Vpc includes various configurations. Further, it goes without saying that the above items can be applied to a circuit configuration (see FIG. 48 and the like) that generates a precharge current or an overvoltage Id.
図７２は、以前に説明した本発明のプリチャージ電圧回路を電圧駆動方式に適用した実施例である。ＲＧＢのＶ０電圧は共通である。電子ボリウム２９１ＲはＲの電圧発生回路である。また、電子ボリウム２９１ＧはＧの電圧発生回路である。電子ボリウム２９１ＢはＢの電圧発生回路である。図７２に構成することによりＲＧＢ独立ガンマカーブを発生することができ、良好なホワイトバランスを実現することができる。
FIG. 72 shows an embodiment in which the previously described precharge voltage circuit of the present invention is applied to a voltage drive system. The RGB V0 voltage is common. The
以上のように、プリチャージ電圧Ｖｐｃを発生する本発明の回路構成、駆動方式は電圧駆動方式にも適用できることは言うまでもない。つまり、電圧＋電流駆動（図３８などを参照のこと）に限定されるものではない。 As described above, it goes without saying that the circuit configuration and driving method of the present invention for generating the precharge voltage Vpc can also be applied to the voltage driving method. That is, the present invention is not limited to voltage + current driving (see FIG. 38 and the like).
図６６では、全階調範囲において、プリチャージ電圧Ｖｐｃを対応させるとしているが、本発明はこれに限定するものではない。書き込み電流あるいは書き込み電圧が不足する領域に限定してプリチャージ電圧Ｖｐｃ発生回路を構成または配置してもよい。たとえば、図６６では、電流駆動であり、低階調領域で書き込み不足が発生する（と想定する）。したがって、低階調の該当するＶ０〜Ｖ１２８までプリチャージ電圧発生回路を構成し、それ以上は、省略してもよいことは言うまでもない。また、０階調目と偶数階調目のみにプリチャージ発生回路を構成したりするように、対応する階調を間欠にしてもよいことは言うまでもない。また、階調１２８以上のプリチャージ電圧ＶｐｃはＶｐｃ２５５のみであってもよい。プログラム電流が支配的に動作するからである。以上の事項は本発明の他の実施例においても適用できることは言うまでもない。
In FIG. 66, the precharge voltage Vpc is made to correspond in the entire gradation range, but the present invention is not limited to this. The precharge voltage Vpc generation circuit may be configured or arranged only in a region where the write current or the write voltage is insufficient. For example, in FIG. 66, current driving is performed, and writing shortage occurs in the low gradation region (assumed to be). Therefore, it goes without saying that the precharge voltage generation circuit is configured from V0 to V128 corresponding to the low gradation, and the rest can be omitted. Needless to say, the corresponding gradation may be intermittent so that the precharge generation circuit is configured only for the 0th gradation and the even gradation. Further, the precharge voltage Vpc of
図７１の実施例は、ソースドライバ回路（ＩＣ）１４の外づけ抵抗Ｒにより電圧端子に印加する電圧を変化させる構成である。しかし、本発明はこれに限定するものではない。たとえば、図７０に図示するように、ソースドライバ回路（ＩＣ）１４の内蔵抵抗Ｒａにより、電圧端子間（Ｖ２電圧とＶ８電圧間、Ｖ８電圧とＶ３２電圧間、Ｖ３２電圧とＶ１２８電圧間）に所定電圧が印加されるように構成してもよい。 The embodiment of FIG. 71 has a configuration in which the voltage applied to the voltage terminal is changed by the external resistor R of the source driver circuit (IC) 14. However, the present invention is not limited to this. For example, as shown in FIG. 70, the internal resistance Ra of the source driver circuit (IC) 14 is predetermined between the voltage terminals (between the V2 voltage and the V8 voltage, between the V8 voltage and the V32 voltage, and between the V32 voltage and the V128 voltage). You may comprise so that a voltage may be applied.
図７０などでは、Ｖ１電圧とＶ２電圧とを分離しているが、Ｖ１電圧をプリチャージ電圧Ｖｐｃ１とし、また、オペアンプ２３１ｃを介してプリチャージ電圧Ｖｐｃ２以降を発生するように構成してもうよいことは言うまでもない。
In FIG. 70 and the like, the V1 voltage and the V2 voltage are separated, but the V1 voltage may be set as the precharge voltage Vpc1, and the precharge voltage Vpc2 and the subsequent voltages may be generated via the
図７３に図示するプリチャージ電圧Ｖｐｃ（Ｖ０、Ｖ１・・・・）は、表示パネルの温度により変化させることが好ましい。駆動用トランジスタ１１ａが駆動電圧に対して温度依存性があるからである。この温度依存性に対応するには、図７３に図示するように、温度により変化する素子（ポジスタ、サーミスタ）Ｒｂ、Ｒｂ２、Ｒｃ２などを付加し、温度によりＶ０、Ｖ１、Ｖ２電圧が適正な電圧に変化するように構成すればよい。
The precharge voltage Vpc (V0, V1,...) Shown in FIG. 73 is preferably changed according to the temperature of the display panel. This is because the driving
以上の実施例は、主としてプリチャージ電圧Ｖｐｃを外部から設定する（印加する）ものであった。以下の実施例は、プリチャージ電圧Ｖｐｃをパネル内部で発生させるものである。以前にも説明したように、アレイは、アレイごとにレーザーアニール条件の差異により駆動用トランジスタ１１ａなどのＶｔ特性がばらつく。Ｖｔ特性が異なれば、電圧駆動であるプリチャージ電圧Ｖｐｃも変化する。したがって、プリチャージ電圧Ｖｐｃを外部から印加するようにした構成では、パネルごと（アレイごと）にプリチャージ電圧Ｖｐｃを調整して設定しなければならない。
In the above embodiment, the precharge voltage Vpc is mainly set (applied) from the outside. In the following embodiment, the precharge voltage Vpc is generated inside the panel. As described before, the Vt characteristics of the driving
電流駆動方式では、駆動用トランジスタ１１ａにプログラム電流を印加する。一例として図１の画素構成では、プログラム電流はアノード端子から駆動用トランジスタ１１ａをとおって、ソース信号線１８に流れ込む。プログラム電流によりソース信号線１８電位は変化する。ソース信号線１８の電位は、駆動用トランジスタ１１ａのゲート端子電位と同一である。たとえば、駆動用トランジスタ１１ａに階調１０に対応するプログラム電流が流れれば、ソース信号線１８の電位（駆動用トランジスタ１１ａのゲート端子電位）は、階調１０に対応するプログラム電流が流れるように変化する。たとえば、この電位をＶ１０とすれば、Ｖ１０の電圧をプリチャージ電圧Ｖｐｃとしてソース信号線１８に印加すれば、駆動用トランジスタ１１ａは、階調１０の電流を流すようにプログラムされることになる。
In the current driving method, a program current is applied to the driving
本発明では、ソースドライバ回路（ＩＣ）１４内にトランジスタ群２５１ｃを有し、このトランジスタ群２５１ｃは階調の対応した単位電流（プログラム電流）を出力できる。したがって、トランジスタ群２５１ｃから所定の階調に該当するプログラム電流を出力し、駆動用トランジスタ１１ａを動作させて、前記プリチャージ電圧Ｖｐｃに該当するプログラム電流が流れるように動作させ、この時のソース信号線１８の電位を測定することにより、前記所定の階調に該当するプリチャージ電圧Ｖｐｃを取得することができる。つまり、プリチャージ電圧Ｖｐｃの設定に必要な階調に該当するプログラム電流をソースドライバ回路（ＩＣ）１４から出力し、アレイ特性が反映された駆動用トランジスタ（テストトランジスタ）のゲート端子電圧を変化させる。このゲート端子電圧を測定してプリチャージ電圧Ｖｐｃとしてフィードバックするのである。このように動作あるいは設定させることにより、ソースドライバ回路（ＩＣ）１４の特性とアレイの特性をフィードバックして精度のよいプリチャージ電圧Ｖｐｃを設定することができる。
In the present invention, the source driver circuit (IC) 14 includes a
以上の動作には、アレイなどの特性だけでなく、温度特性も補償している。したがって、プリチャージ電圧Ｖｐｃを外部設定する必要がないし、温度補償を実施する必要もない。 In the above operation, not only the characteristics of the array but also the temperature characteristics are compensated. Therefore, it is not necessary to set the precharge voltage Vpc externally, and it is not necessary to perform temperature compensation.
以上の実施例は、プリチャージ電圧Ｖｐｃをソースドライバ回路（ＩＣ）１４に印加し、電子ボリウム２９１により、各階調に対応するプリチャージ電圧Ｖｐｃを発生するとして説明をした。基本的には、プリチャージ電圧Ｖｐｃは全階調に対応する電圧をソースドライバ回路（ＩＣ）１４に入力すること好ましいが、このように構成すると、配線数が膨大とあるため、ガンマカーブの折れ点位置に対応するプリチャージ電圧Ｖｐｃ（たとえば、Ｖ０、Ｖ１、Ｖ４、Ｖ８・・・・・）を印加し、その間のプリチャージ電圧Ｖｐｃは内蔵抵抗など発生させる。
In the above embodiments, the precharge voltage Vpc is applied to the source driver circuit (IC) 14 and the
プリチャージ電圧Ｖｐｃが正規の値からずれていると補正量が大きくなり好ましくない。したがって、プリチャージ電圧Ｖｐｃは極力精度を高くして印加する必要がある。以下、図面を参照しながら、プリチャージ電圧Ｖｐｃを精度よく取得する方法について説明をする。なお、プリチャージ電圧Ｖｐｃとはプログラム電圧であり、駆動用トランジスタ１１ａのゲート端子電圧であるとして説明をする。プログラム電圧の印加によりＥＬ素子１５に目標電流を供給するものである。
If the precharge voltage Vpc deviates from the normal value, the correction amount becomes large, which is not preferable. Therefore, it is necessary to apply the precharge voltage Vpc with the highest possible accuracy. Hereinafter, a method for accurately obtaining the precharge voltage Vpc will be described with reference to the drawings. The precharge voltage Vpc is a program voltage and will be described as being the gate terminal voltage of the driving
図７５（ａ）は、説明を容易にするため、階調に対応するプリチャージ電圧Ｖｐｃの関係を示している。図７５（ａ）に図示するように、一例として、階調０に対応するプリチャージ電圧ＶｐｃをＶ０とする。階調１に対応するプリチャージ電圧ＶｐｃをＶ１、階調８に対応するプリチャージ電圧ＶｐｃをＶ２、階調３２に対応するプリチャージ電圧ＶｐｃをＶ３、階調１２８に対応するプリチャージ電圧ＶｐｃをＶ４、階調２５５に対応するプリチャージ電圧ＶｐｃをＶ５とする。もちろん、他の階調をＶ０〜Ｖ５に設定してもよい。また、Ｖ０〜Ｖ５の６つに限定するものではなく、６つ以上であってもよいし、６つ以下でもよい。
FIG. 75 (a) shows the relationship of the precharge voltage Vpc corresponding to the gradation for ease of explanation. As shown in FIG. 75A, as an example, the precharge voltage Vpc corresponding to the
図７５（ｂ）は、プリチャージ電圧Ｖｐｃを発生するための駆動用トランジスタ１１ａを有する測定画素１６ｓを示している。測定画素１６ｓは、プログラム電流を発生させるものであるから、ＥＬ素子１５を形成する必要はない。したがって、図１におけるトランジスタ１１ｄは不要であり、また、ゲート信号線１７ｂも必要ない。プログラム電流が流れれば目的を達するからである。もちろん、画像を表示する画素１６と同様に、ＥＬ素子１５を形成してもよい。寄生容量などが画素１６と同一をなり、プリチャージ電圧Ｖｐｃの測定が良好になるからである。なお、プリチャージ電圧Ｖｐｃを測定するために用いる測定画素１６ｓを測定画素１６ｓと呼ぶ。
FIG. 75B shows a
測定画素１６ｓは、ゲート信号線１７ａにオン電圧が印加され、ソース信号線１８にプログラム電流が印加されることにより、駆動用トランジスタ１１ａが動作し、駆動用トランジスタ１１ａのゲート端子電圧が変化する。この時のソース信号線１８電位を読み取ることにより、プリチャージ電圧Ｖｐｃが取得することができる。
In the
たとえば、階調１のプリチャージ電圧Ｖ１を取得する場合には、階調１に該当するプログラム電流（通常、１個の単位トランジスタからの出力電流）をソース信号線１８に印加し、測定画素１６ｓの駆動用トランジスタ１１ａを動作させる。この動作が完了時のソース信号線１８の電位を測定すれば、プリチャージ電圧Ｖ１を取得することができる。
For example, when acquiring the precharge voltage V1 of
なお、電圧を測定するとしたが、測定の概念は、電圧を保持するあるいは、得る、を含む概念である。つまり、取得したソース信号線電位をプリチャージ電圧Ｖｐｃとして活用できる方式であれば、いずれの構成、形式、方法であってもよい。たとえば、ソース信号線１８ｓの電位をサンプルホールドして活用する構成が例示される。また、ソース信号線１８ｓのアナログ電位をアナログ−デジタル変換（ＡＤ変換）し、デジタルデータをそのまま、プリチャージ電圧Ｖ０〜Ｖ５として活用する構成あるいはアナログ変換してＶ０〜Ｖ５として活用する構成が例示される。また、単に、ソース信号線１８ｓの電位をそのまま、フィードバックし、Ｖ０〜Ｖ５として活用する構成が例示される。また、取得または測定したソース信号線１８ｓの電位あるいは電圧もしくは電位変化をかさ上げしたり、一定の比率と演算したり、重み付け処理をしたり、レベルシフトしたり、また、所定の加工あるいは他の電圧値と、加算あるいは減算などをしてもよいことはいうまでもない。また、複数回の測定値を平均して所望値を得てもよいことは言うまでもない。また、ソース信号線１８ｓの電位変化から目的電圧を予測あるいは推測する動作あるいは処理を含む。本明細書では、説明を容易にするため、これらの概念、方式あるいは構成を含む概念として’測定’として説明する。
Although the voltage is measured, the concept of measurement is a concept including holding or obtaining the voltage. That is, any configuration, format, and method may be used as long as the acquired source signal line potential can be used as the precharge voltage Vpc. For example, a configuration in which the potential of the
プリチャージ電圧Ｖ０〜Ｖ５は、プリチャージ電圧Ｖｐｃの発生だけではなく、電圧駆動あるいは、ガンマ曲線を発生することにも用いることができる。したがって、本発明の技術的思想は、電流プログラム方式（駆動）だけではなく、電圧プログラム方式（駆動）としても適用することができるものである。 The precharge voltages V0 to V5 can be used not only for generation of the precharge voltage Vpc but also for voltage driving or generating a gamma curve. Therefore, the technical idea of the present invention can be applied not only to the current program method (drive) but also to the voltage program method (drive).
図７５（ｂ）において、コンデンサ１９ｂを付加することにより、駆動用トランジスタ１１ａが流す電流をレベルシフトすることができる。また、ゲート信号線１２ａの電位の振幅値を変化させることにより、駆動用トランジスタ１１ａが流す電流をレベルシフトすることができる。以上の事項は、図１で説明を行ったので説明を省略する。コンデンサ１９ｂの大きさなどの画像を表示する画素１６と異ならせることにより、プリチャージ電圧Ｖｐｃを適正な値にアナログ的に変化させることができる。
In FIG. 75B, by adding the
図７４は本発明のプリチャージ電圧Ｖｐｃの測定回路の説明図である。プリチャージ電圧Ｖｐｃの電圧測定回路１７０１はソースドライバＩＣ１４内に形成または構成されている。もちろん、ポリシリコン技術を用いてアレイ基板３０に直接に形成または構成してよいことは言うまでのない。ソースドライバＩＣ１４内に電圧測定回路を構成することにより、ソース信号線１８ｓに接続された端子９３ｓからプリチャージ電圧Ｖｐｃを取得することができる。したがって、プリチャージ電圧Ｖｐｃを測定するために新たな端子９３の形成は不要である。また、ソースドライバＩＣ１４では、サンプルホールド回路、オペアンプ、アナログスイッチなどプリチャージ電圧Ｖｐｃを測定するための回路が小面積で高精度に作製あるいは形成もしくは構成することができる。
FIG. 74 is an explanatory diagram of a precharge voltage Vpc measuring circuit according to the present invention. The
プリチャージ電圧Ｖｐｃを測定するために出力するプログラム電流の発生回路は、プログラム電流を出力する電流階調回路３３４の構成と同様である。電流階調回路は図２２、図２３、図３６などで説明しているので説明を省略する。
The program current generating circuit that is output for measuring the precharge voltage Vpc has the same configuration as that of the
ゲートドライバ回路１２ａは、測定画素１６ｓを選択するゲート信号線１７ａ１と、画像を表示する画素１６を順次選択するゲート信号線１７ａ２（図１などでは、ゲート信号線１７ａが該当する）を制御する。ゲート信号線１７ａ１は画像表示に関係なく、選択あるいは非選択動作にされる。プリチャージ電圧Ｖｐｃを測定する時は、ゲート信号線１７ａ１が選択される。それ以外の期間は、非選択とされる。
The
電流階調回路３３４は、階調０に対応するプログラム電流を出力する。ただし、階調０に対応するプログラム電流は０である。したがって、スイッチ２２１ｂ（図３２を参照のこと）はオープン状態と同一である。つまり、ソース信号線１８ｓにはプログラム電流は供給されず、ゲート信号線１７ａ１が選択される。測定画素１６ｓの駆動用トランジスタ１１ａはソース信号線１８ｓに電流が流れない状態まで、ソース信号線１８ｓに電荷を充電あるいは放電させる。ソース信号線１８ｓの電位が一定値に落ち着くと、電圧測定回路１７０１を動作させて、ソース信号線１８ｓの電位を測定する。ソース信号線１８ｓの電位は、画素１６ｓの駆動用トランジスタ１１ａのゲート端子の電位である。もちろん、電圧測定回路１７０１はたえず、動作させておき、ソース信号線１８ｓの電位を安定した後、プリチャージ電圧Ｖｐｃとしてもよいことは言うまでもない。
The
電圧測定回路１７０１は、ソース信号線１８ｓの電圧を測定し、電圧階調回路３７１に保持する。もしくはメモリのその値を記憶する。保持されたプリチャージ電圧Ｖ０は、図６６〜図７３などのＶ０電圧となる。
The
同様に、電流階調回路３３４は、階調１に対応するプログラム電流を出力する。階調１に対応するプログラム電流は１個の単位トランジスタ２２４の出力電流（１単位電流）である。ソース信号線１８ｓには１単位のプログラム電流が供給され、ゲート信号線１７ａ１が選択される。ただし、プリチャージ電圧Ｖ０〜Ｖ５を連続して測定する場合は、ゲート信号線１７ａ１は連続して選択状態を維持してもよい。測定画素１６ｓの駆動用トランジスタ１１ａはソース信号線１８ｓに１単位のプログラム電流が定常的に流れるように動作する。定常の単位電流が流れることにより、また、定常の単位電流が流れるように、ソース信号線１８ｓの電位が変化する。また、駆動用トランジスタ１１ａは、１単位電流が安定して流れるように状態に、ソース信号線１８ｓに電荷を充電あるいは放電させる。
Similarly, the
ソース信号線１８ｓの電位が一定値に落ち着くと、電圧測定回路１７０１を動作させて、ソース信号線１８ｓの電位Ｖ１を測定する。もちろん、電圧測定回路１７０１はたえず、動作させておき、ソース信号線１８ｓの電位を安定後した後に測定した電圧Ｖ１を、プリチャージ電圧Ｖｐｃとしてもよいことは言うまでもない。
When the potential of the
電圧測定回路１７０１が電圧Ｖ１を測定している時は、ゲート信号線１７ａ１を非選択状態として説明するが、たえず、ゲート信号線１７ａ１を選択状態としてもよいことは言うまでもない。電圧測定回路１７０１は、ソース信号線１８ｓの電圧Ｖ１を測定し、電圧階調回路３７１に保持する、またはメモリに記憶する。測定されたＶ１電圧は、図６６〜図７３などのＶ１電圧となる。
When the
プリチャージ電圧Ｖ２も同様である。電流階調回路３３４は、階調８に対応するプログラム電流を出力する（図７５（ａ）を参照のこと。図７５では説明を容易にするため、Ｖ２電圧は階調８番目に対応するとしている）。階調２に対応するプログラム電流は８個の単位トランジスタ２２４の出力電流（８単位電流）である。図２２では図示していないが、スイッチ２２１ｄがクローズし、他のスイッチ２２１はオープン状態に制御される。
The same applies to the precharge voltage V2. The
ソース信号線１８ｓには８単位のプログラム電流が供給され、ゲート信号線１７ａ１が選択される。測定画素１６ｓの駆動用トランジスタ１１ａはソース信号線１８ｓに８単位のプログラム電流が定常的に流れるように動作する。定常の単位電流が流れることにより、また、定常の単位電流が流れるように、ソース信号線１８ｓの電位が変化する。
A program current of 8 units is supplied to the
ソース信号線１８ｓの電位が一定値に落ち着く、あるいは、一定値をなることが推定される時間後に、電圧測定回路１７０１を動作させて、ソース信号線１８ｓの電位を測定する。もちろん、電圧測定回路１７０１はたえず、動作させておき、ソース信号線１８ｓの電位を安定した後、あるいは安定すると推定される時間経過後に測定してもよい。測定した電圧は、プリチャージ電圧Ｖｐｃ＝Ｖ２となる。電圧測定回路１７０１は、ソース信号線１８ｓの電圧（プリチャージ電圧Ｖ２）を測定し、電圧階調回路３７１に保持する。
After a time when the potential of the
同様の操作あるいは動作または駆動を、階調３２に対応するプリチャージ電圧ＶｐｃをＶ３、階調１２８に対応するプリチャージ電圧ＶｐｃをＶ４、階調２５５に対応するプリチャージ電圧ＶｐｃをＶ５として実施する。
The same operation or operation or drive is performed with the precharge voltage Vpc corresponding to the
以上の実施例では、プリチャージ電圧ＶｐｃはＶ０からＶ５まで順次測定するとしたが、この順序に限定するものではない、プリチャージ電圧Ｖ５からＶ０に順次測定してもよい。また、ランダムに測定してもよい。また、ソース信号線１８ｓに一定の電圧（黒電圧あるいはリセット電圧）を印加し、ソース信号線１８ｓの電位を所定電位にしてから、各プリチャージ電圧Ｖｐｃに対応する単位電流をソース信号線１８ｓに印加してもよい。また、プリチャージ電圧Ｖ０〜Ｖ５の測定は複数回行って平均化してもよい。
In the above embodiment, the precharge voltage Vpc is measured sequentially from V0 to V5. However, the precharge voltage Vpc is not limited to this order, and may be measured sequentially from the precharge voltage V5 to V0. Moreover, you may measure at random. In addition, a constant voltage (black voltage or reset voltage) is applied to the
また、プリチャージ電圧Ｖ０を測定する時間を長くし、プリチャージ電圧Ｖ５を測定する時間を短くするなど、各プリチャージ電圧Ｖｐｃ測定に、設定する測定時間を可変してもよい。プリチャージ電圧Ｖ１などは、ソース信号線１８ｓに流れ込む電流が小さく、ソース信号線１８ｓの電位変化が遅いからである。一方、プリチャージ電圧Ｖ５などは、ソース信号線１８ｓに流れ込む電流が大きく、ソース信号線１８ｓの電位変化が速いからである。
Further, the measurement time set for each precharge voltage Vpc measurement may be varied, for example, the time for measuring the precharge voltage V0 is lengthened and the time for measuring the precharge voltage V5 is shortened. This is because the precharge voltage V1 or the like has a small current flowing into the
ポイントとなるプリチャージ電圧Ｖｐｃは、ソースドライバ回路（ＩＣ）１４の外部で発生し、もしくは、ソースドライバ回路（ＩＣ）１４に印加された基準電圧などを分圧して発生することを想定して説明をした。この場合、アレイ基板３０のロットが異なれば、駆動用トランジスタ１１ａの特性が異なり、プリチャージ電圧Ｖ０〜Ｖ５の値を調整する必要があった。また、アレイ３０（駆動用トランジスタ１１ａ）の温度依存性により、プリチャージ電圧Ｖ０〜Ｖ５を再調整あるいは設定する必要があった。
The precharge voltage Vpc that is a point is generated outside the source driver circuit (IC) 14 or is assumed to be generated by dividing a reference voltage applied to the source driver circuit (IC) 14. Did. In this case, if the lot of the
図７４の本発明では、画素１６の駆動用トランジスタ１１ａの特性を反映する測定画素１６ｓの駆動用トランジスタ１１ａはアレイ基板３０内に形成されている。つまり、測定画素１６ｓの駆動用トランジスタ１１ａはアレイ基板３０のトランジスタの特性バラツキを反映している。この測定画素１６ｓの駆動用トランジスタ１１ａに、ソースドライバ回路（ＩＣ）１４からプログラム電流を供給し、プリチャージ電圧Ｖｐｃを測定する。したがって、電子ボリウム２９１に供給するプリチャージ電圧Ｖ０〜Ｖ５はアレイ基板３０の画素１６の駆動用トランジスタ１１ａの特性バラツキを反映したものとなっている。また、温度依存に関しても、本発明の表示パネルを駆動している温度を反映したものとなっている。したがって、プリチャージ電圧Ｖ０〜Ｖ５は再調整あるいは、ロットごとに設定する必要がない。
In the present invention of FIG. 74, the driving
以上のように、本発明は、ソースドライバＩＣ１４から、精度のよいプログラム電流を発生し（このプログラム電流を実際に表示装置の画像表示するための階調に対応する電流である）させる。したがって、全体としてソースドライバ回路（ＩＣ）１４の小型化、低コスト化を実現できる。また、測定画素１６ｓは、画素１６を形成するアレイ基板３０に作製あるいは形成する。測定画素１６ｓは画像を表示する画素１６と同時に形成する（同一プロセスあるいは工程）。また、同一のプログラム電流を画素１６と、測定画素１６ｓに印加したとき、ソース信号線１８とソース信号線１８ｓの電位は略同一になるようにする。
As described above, according to the present invention, an accurate program current is generated from the source driver IC 14 (this program current is a current corresponding to a gradation for actually displaying an image on the display device). Therefore, the size and cost of the source driver circuit (IC) 14 can be reduced as a whole. In addition, the
画素１６の駆動用トランジスタ１１ａと測定画素１６ｓの駆動用トランジスタ１１ａとは、同一特性になるように構成あるいは形成する。同一特性にするには、基本的には、画素１６と画素１６ｓを同一構成あるいはレイアウトにすればよい。駆動用トランジスタ１１ａのチャンネル幅Ｗ、チャンネル長Ｌに構成するのが最も簡単である。
The driving
図７６は、アナログ−デジタル（ＡＤ）変換回路１７１１を用いた構成である。電流階調回路３３４内のトランジスタ群２５１ｓ（図２２、図２６などで説明したトランジスタ群２５１ｃと同一の構成である）から、プログラム電流がソース信号線１８ｓに出力される。
FIG. 76 shows a configuration using an analog-digital (AD)
なお、プログラム電流は、吸い込み電流であるが、本発明はこれに限定するものではない。画素１６の駆動用トランジスタ１１ａがＮチャンネルトランジスタなどの場合は、吐き出し電流にする。もの場合は、トランジスタ群２５１ｃを構成する単位トランジスタ２２４はＰチャンネルトランジスタで構成する。
The program current is a sink current, but the present invention is not limited to this. When the driving
測定画素１６ｓの駆動用トランジスタ１１ａは、プログラム電流により動作し、ソース信号線１８ｓの電位が変化する。プログラム電流に対応するソース信号線１８の電位をＶｓとする。Ｖｓ電圧は電圧測定回路１７０１により測定される。この電圧はＡＤ変換回路１７１１でデジタルデータに変換され、メモリあるいは保持回路（ラッチ回路など）により蓄積または保持される。保持されたデータはデジタルデータのＶｓとして、電圧階調回路３７１に印加される。他の構成などは、図７４、図７５などと同様であるので説明を省略する。
The driving
なお、ソース信号線１８に出力された測定プリチャージ電圧Ｖｐｃ＝Ｖｓは、電圧測定回路１７０１を介さず、直接にＡＤ変換回路１７１１によりデジタルデータに変換してもよい。つまり、本発明では、電圧測定回路１７０１を形成または配置し、この回路１７０１を使用あるいは動作させるとしたが、何らかの構成あるいは手段あるいは方法により、ソース信号線１８ｓあるいはソース信号線１８の電圧を取得できるものあればいずれの構成あるいは手段でもよい。
Note that the measurement precharge voltage Vpc = Vs output to the
また、ソース信号線１８ｓにプログラム電流を流すトランジスタ群２５１ｓ、電圧測定回路１７０１などは、ソースドライバ回路（ＩＣ）１４と分離し、別チップ（ＩＣ）としてもよい。この別チップ（ＩＣ）をアレイ基板３０にＣＯＧ技術で実装する。また、ＴＡＢ技術で実装してもよい。
In addition, the
図７４の実施例では、測定画素１６ｓは１つの場合と図示した。しかし、本発明はこれに限定するものではない。たとえば、図７７に図示するように、複数の測定画素１６ｓ（１６ｓ１、１６ｓ２、１６ｓ３、１６ｓ４、・・・・・・・）を形成又は構成し、測定画素１６ｓをゲート信号線１７ａ（１７ａ１、17a２、１７ａ３、１７ｓ４、・・・・・・・・）で順次選択する。各測定画素１６ｓはそれぞれプリチャージ電圧Ｖ０〜Ｖ５を測定する。複数の測定画素１６ｓで測定したプリチャージ電圧Ｖ０〜Ｖ５を平均化し、平均値としてのＶ０〜Ｖ５を求めることにより、より精度のよいプリチャージ電圧Ｖｐｃを求めることができる。
In the example of FIG. 74, the case where there is one
測定画素１６ｓ１はプリチャージ電圧Ｖ０を測定する画素とし、測定画素１６ｓ２はプリチャージ電圧Ｖ１を測定する画素をし、測定画素１６ｓ３はプリチャージ電圧Ｖ２を測定する画素をし、・・・・・・・・・、測定画素１６ｓ６はプリチャージ電圧Ｖ５を測定する画素とする、というように、各測定画素１６ｓが受け持つプリチャージ電圧Ｖｐｃを設定してもよい。
The measurement pixel 16s1 is a pixel that measures the precharge voltage V0, the measurement pixel 16s2 is a pixel that measures the precharge voltage V1, the measurement pixel 16s3 is a pixel that measures the precharge voltage V2, The precharge voltage Vpc that each
各測定画素１６ｓが受け持つプリチャージ電圧Ｖｐｃは、一定の周期で変更してもよい。たとえば、１周期目は、測定画素１６ｓ１はプリチャージ電圧Ｖ０を測定する画素とし、測定画素１６ｓ２はプリチャージ電圧Ｖ１を測定する画素をし、測定画素１６ｓ３はプリチャージ電圧Ｖ２を測定する画素をし、・・・・・・・・・、測定画素１６ｓ６はプリチャージ電圧Ｖ５を測定する画素とする。
The precharge voltage Vpc handled by each
２周期目は、測定画素１６ｓ１はプリチャージ電圧Ｖ５を測定する画素とし、測定画素１６ｓ２はプリチャージ電圧Ｖ４を測定する画素をし、測定画素１６ｓ３はプリチャージ電圧Ｖ３を測定する画素をし、・・・・・・・・・、測定画素１６ｓ６はプリチャージ電圧Ｖ０を測定する画素とする、というように制御する。 In the second period, the measurement pixel 16s1 is a pixel that measures the precharge voltage V5, the measurement pixel 16s2 is a pixel that measures the precharge voltage V4, the measurement pixel 16s3 is a pixel that measures the precharge voltage V3, ... Control is performed so that the measurement pixel 16s6 is a pixel for measuring the precharge voltage V0.
周期は、１フレーム周期でもよいし、それ以上あるいはそれ以下でもよい。また、ゲート信号線１７ｂの走査と同期を取って、ゲート信号線１７ａを順次選択してもよい。つまり、１つのゲート信号線１７ａの選択期間は、１水平走査期間となる。
The period may be one frame period, more or less. Alternatively, the
図７８に図示するように、電圧測定回路１７０１は測定信号に同期してプリチャージ電圧Ｖｐｃを測定する。図７８では、Ｈレベルの時にプリチャージ電圧Ｖｐｃを測定し、Ｌレベルの時には、プリチャージ電圧Ｖｐｃは測定しない。図７８では、上段は、トランジスタ群２５１ｓが出力する単位電流の大きさを示している。０は、すべての単位トランジスタ２２４が選択されていない状態である（階調０）。１は単位トランジスタ２２４が１個選択された状態である（階調１）。２は単位トランジスタ２２４が２個選択された状態である（階調２）。以下同様に、４は単位トランジスタ２２４が４個選択された状態である（階調４）であり、・・・・・・・３２は単位トランジスタ２２４が３２個選択された状態である（階調３２）。
As shown in FIG. 78, the
図７８の実施例では、出力電流は、１、２、４、８、１６、・・・・・・・と２の乗数で変化させている。つまり、図２２において、スイッチ２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ・・・・・・・と順次クローズしていく方式である。プリチャージ電圧Ｖｐｃの階調の２の乗数で測定し取得される。図７８の構成では、トランジスタ群２５１ｓの制御が容易であり、プリチャージ電圧Ｖｐｃの測定精度も高い。
In the embodiment of FIG. 78, the output current is changed by a multiplier of 2, such as 1, 2, 4, 8, 16,. That is, in FIG. 22, the
トランジスタ群２５１ｓからの出力電流により、駆動用トランジスタ１１ａなどが動作して、ソース信号線１８ｓの電位が変化する。本発明の構成では、単位電流の大きさ（プログラム電流の大きさ）が大きくなるにつれてソース信号線１８ｓの電位は低下する。
Due to the output current from the
プログラム電流の大きさが変化すると、ソース信号線１８ｓの電位は変化する。ソース信号線１８ｓには寄生容量があるため、目標電位まで変化するのに一定の期間が必要である。図７８ではこの期間は、測定信号はＬレベルであり、電圧測定回路１７０１は動作しない。ソース信号線１８ｓの寄生容量を充放電し、目標電位まで変化すると、測定信号はＨレベルとなり、プリチャージ電圧Ｖｐｃ（ソース信号線１８ｓの電位）が測定される。以上の測定がソース信号線１８ｓに印加されるプログラム電流に対応して順次繰り返され、プリチャージ電圧Ｖｐｃが測定し保持される。
When the magnitude of the program current changes, the potential of the
図７８はプログラム電流を２の乗数倍で変化させ、プリチャージ電圧Ｖｐｃを測定するものである（取得するものである）。図７９は、図７５で説明したように、プリチャージ電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を測定（取得）する方法である。トランジスタ群２５１ｓから、プログラム電流、０、１、８、３２、１２８、２５５が順次ソース信号線１８ｓに印加される。このプログラム電流に対応して、ソース信号線１８ｓの電位が変化する。電圧測定回路１７０１は変化後のソース信号線１８ｓの電位を測定する。
In FIG. 78, the program current is changed by a multiplier of 2 and the precharge voltage Vpc is measured (obtained). FIG. 79 shows a method of measuring (acquiring) the precharge voltages V0, V1, V2, V3, V4, and V5 as described in FIG.
なお、プリチャージ電圧Ｖｐｃは、決められた階調に対応して測定あるいは取得するとしたが、本発明はこれに限定するものではない。すべての階調（たとえば、２５６階調の場合は、０階調目から２５５階調目）に対してプリチャージ電圧Ｖｐｃを測定（取得）してもよい。このプリチャージ電圧Ｖｐｃを階調信号として使用すれば、良好な電圧駆動を実現できる。 Note that although the precharge voltage Vpc is measured or acquired in accordance with the determined gradation, the present invention is not limited to this. The precharge voltage Vpc may be measured (acquired) for all gradations (for example, in the case of 256 gradations, the 0th gradation to the 255th gradation). If this precharge voltage Vpc is used as a gradation signal, good voltage driving can be realized.
以上の実施例では、３つ以上のプリチャージ電圧Ｖｐｃを測定するものであった。しかし、最大階調の階調２５５（２５６階調の時）と、最低階調の階調０を測定し、この両者から中間のプリチャージ電圧Ｖｐｃを発生させてもよい。
In the above embodiment, three or more precharge voltages Vpc are measured. However, it is possible to measure the maximum gradation 255 (at 256 gradations) and the
図８１は、プリチャージ電圧Ｖ０と、Ｖ２５５を電圧測定回路１７０１で測定し、測定したプリチャージ電圧Ｖｐｃを切り換え回路（Ｖ０電圧をＶ２５５電圧の振り分け回路）１７６１で、Ｖ０電圧を平均化回路１７６２ａに入力する。また、測定したプリチャージ電圧Ｖｐｃを切り換え回路（Ｖ０電圧をＶ２５５電圧の振り分け回路）１７６１で、Ｖ２５５電圧を平均化回路１７６２ｂに入力する。平均化回路１７６２ａは交互にあるいは連続して測定されたプリチャージ電圧Ｖ０、プリチャージ電圧Ｖ２５５を平均化し、安定したプリチャージ電圧Ｖ０、プリチャージ電圧Ｖ２５５とするものである。
In FIG. 81, the precharge voltage V0 and V255 are measured by the
平均化回路１７６２の出力はオペアンプ２３１に入力され、インピーダンスを低減して、電子ボリウム２９１に入力される。電子ボリウム２９１では、抵抗Ｒで分圧され、階調に対応するプリチャージ電圧（Ｖ０〜Ｖ２５５）が発生させられる。
The output of the
図８０に図示するように、トランジスタ群２５１ｓからの出力電流（０または２５５）により、駆動用トランジスタ１１ａなどが動作して、ソース信号線１８ｓの電位が変化する。プログラム電流の大きさが変化すると、ソース信号線１８ｓの電位は変化する。ソース信号線１８ｓには寄生容量があるため、目標電位まで変化するのに一定の期間が必要である。そのため、ソース信号線１８ｓの電位変化は曲線を描く。階調に対するプリチャージ電圧Ｖｐｃ（ソース信号線１８ｓの電位）と、階調２５５に対するプリチャージ電圧Ｖｐｃが、電圧測定回路１７０１により測定される。以上の測定がソース信号線１８ｓに印加されるプログラム電流に対応して順次繰り返され、測定された、プリチャージ電圧Ｖ０とＶ２５５が図８１に図示する切り換え回路１７６１に伝送（伝達）される。
As shown in FIG. 80, the output transistor (0 or 255) from the
図８０は、プリチャージ電圧Ｖ０とＶ２５５の場合であった。本発明はこれに限定するものではない。図８２に図示するように、プリチャージ電圧Ｖ０〜Ｖ５を順次、電圧測定回路１７０１で測定し、順次、切り換え回路１７６１に伝送する。切り換え回路１７６１は受信したプリチャージ電圧Ｖ０〜Ｖ５を平均化回路１７６２に振り分ける。平均化回路１７６２はそれぞれのプリチャージ電圧Ｖｐｃを平均化する。Ｖ０〜Ｖ５電圧は、Ｖ０（Ａ）〜Ｖ５（Ａ）として安定化され、電子ボリウム２９１などに印加される。
FIG. 80 shows the case of precharge voltages V0 and V255. The present invention is not limited to this. As shown in FIG. 82, the precharge voltages V0 to V5 are sequentially measured by the
図７５（ｂ）で説明したように、ＥＬ素子１５を有しない測定画素１６ｓを形成し、プリチャージ電圧Ｖｐｃを測定するとした。しかし、もっと簡単には、図８３に図示するように、駆動用トランジスタ１１ａからなる測定画素１６ｓを形成し、この測定画素１６ｓを動作させてプリチャージ電圧Ｖｐｃを測定してもよい。図８３の測定画素１６ｓのゲート端子とドレイン端子は短絡して形成されている。ソース端子は画素１６の駆動用トランジスタと同様にアノード電圧Ｖｄｄに接続されている。
As described with reference to FIG. 75B, it is assumed that the
測定画素１６ｓは、図８４に図示するように、アレイ基板３０の複数箇所に形成し、複数箇所に形成された測定画素１６ｓの駆動用トランジスタ１１ａを動作させてプリチャージ電圧Ｖｐｃを測定することが好ましい。アレイ基板３０内の各部分で作製された駆動用トランジスタ１１ａの特性バラツキがあるからである。複数箇所の測定画素１６ｓで測定されたプリチャージ電圧Ｖｐｃは平均化して、所望のプリチャージ電圧Ｖ０〜Ｖ５を取得する。また、複数箇所に測定画素１６ｓを形成しておけば、そのうち１つの測定画素１６ｓが不良であっても、他の測定画素１６ｓからプリチャージ電圧Ｖ０〜Ｖ５を取得することができる。
As shown in FIG. 84, the
図８５に図示するように、画像を表示するためのトランジスタ群２５１ｃと同様に、プリチャージ電圧Ｖｐｃを測定するためのトランジスタ群２５１ｓを形成し、トランジスタ群２５１ｓの単位トランジスタ２２４数を選択して、測定画素１６ｓに印加してもよい。なお、図８５などのトランジスタ群２５１ｃ（２５１ｓ）の数字は、単位トランジスタ２２４の個数を示している。つまり、１は単位トランジスタ２２４が１個であり、２は単位トランジスタ２２４が２個であり、４は単位トランジスタ２２４が４個であり、８は単位トランジスタ２２４が８個・・・・・・・１２８は単位トランジスタ２２４が１２８個である。単位トランジスタ２２４の個数をスイッチ２２１で切り換え、各単位トランジスタ２２４の個数に対する（階調に対する）プリチャージ電圧Ｖｐｃを測定する。
As shown in FIG. 85, similarly to the
図８５などの構成では、ソース信号線１８にプログラム電流を出力するトランジスタ群２５１ｃと、ソース信号線１８ｓにプログラム電流を出力するトランジスタ群２５１ｓとは、同一の構成である
（図２２、図２６などを参照のこと）。したがって、トランジスタ群２５１ｓとトランジスタ２５１ｃの単位トランジスタが出力する単位電流は同一である。しかし、本発明はこれに限定するものではない。たとえば、図８６に図示するように、トランジスタ群２５１ｓとカレントミラー回路を構成するトランジスタ群またはトランジスタ２２８ｂに流れる基準電流を、トランジスタ群２５１ｃとは別に発生させてもよい。
In the configuration of FIG. 85 and the like, the
図８６の電子ボリウム２９１は、電圧Ｖを変化させる８ビットのＤＡＴＡにより制御される。ＤＡＴＡは、コントローラ７２２で制御される。この電圧Ｖと抵抗Ｒ１によりトランジスタ２２８ｂに流れる基準電流Ｉｃを変更（可変）することができる。トランジスタ２２８ｂはトランジスタ群２２８ｂとカレントミラー回路を構成する。なお、以上の構成あるいは動作は、図２２、図２６などと同様であるので、説明を省略する。
The
図８７は、ソースドライバ回路（ＩＣ）１４にスイッチＳ（Ｓ１、Ｓ２、Ｓ３、・・・・・・・）が形成されている。１つのスイッチＳが選択されることにより、選択されたスイッチＳに接続された端子９３のソース信号線１８の電位が、ソース信号線電位検出線２１２１に印加される。
87, switches S (S1, S2, S3,...) Are formed in the source driver circuit (IC) 14. In FIG. By selecting one switch S, the potential of the
図８７では、各端子９３に接続されたトランジスタ群２５１ｃからプログラム電流Ｉ０（階調０に対応する）が出力される。すると、各ソース信号線１８の電位は、プログラム電流Ｉ０に対応する電位に変化する。この状態でスイッチＳ０からＳｎ（ｎは端子９３の最大番号値）まで、順次クローズし、各ソース信号線１８の電位がソース電位検出線２１２１に印加され、この電圧はＶｓｄとして測定されてコントローラ７２２に伝送される。コントローラ７２２では、プログラム電流Ｉ０に対する各ソース信号線１８の電位は、Ｖｓｔ０電圧として、メモリ２１２２に記憶される。このＶｓｔ０がプリチャージ電圧Ｖ０に該当する。
In FIG. 87, a program current I0 (corresponding to gradation 0) is output from the
なお、ソース信号線１８の電位検出は、図８８に図示するように、第１画素行目あるは第１画素列などのように特定の画素行あるいは画素列を指定して検出してもよいことは言うまでもない。
The potential detection of the
また、プリチャージ電圧Ｖ１に対しては、各端子９３に接続されたトランジスタ群２５１ｃからプログラム電流Ｉ１が出力される。すると、各ソース信号線１８の電位は、プログラム電流Ｉ１に対応する電位に変化する。この状態でスイッチＳ０からＳｎ（ｎは端子９３の最大番号値）まで、順次クローズし、各ソース信号線１８の電位がソース電位検出線２１２１に印加され、この電圧はＶｓｄ１として測定されてコントローラ７２２に伝送される。コントローラ７２２では、プログラム電流Ｉ１に対する各ソース信号線１８の電位Ｖｓｔ１として、メモリ（ＳＲＡＭ、ＥＥＰＲＯＭ）２１２２に記憶される。このＶｓｔ１がプリチャージ電圧Ｖ１に該当する。
For the precharge voltage V1, a program current I1 is output from the
プリチャージ電圧Ｖ２に対しては、各端子９３に接続されたトランジスタ群２５１ｃからプログラム電流Ｉ２が出力され、この状態でスイッチＳ０からＳｎ（ｎは端子９３の最大番号値）まで、順次クローズし、各ソース信号線１８の電位がソース電位検出線２１２１に印加され、この電圧はＶｓｄ２として測定されてコントローラ７２２に伝送される。以下同様である。
For the precharge voltage V2, a program current I2 is output from the
以上のように測定されたプリチャージ電圧Ｖ０〜Ｖ５は、プリチャージ電圧Ｖｐｃの設定値Ｖｓｔとして、必要に応じて、ソースドライバ回路（ＩＣ）１４に伝送され、電子ボリウム２９１などの設定値として使用される
以上のように構成すれば、プリチャージ電圧Ｖｐｃを測定するためのプログラム電流を、トランジスタ群２５１ｃと変化させることができる。したがって、より柔軟にかつ適正なプリチャージ電圧Ｖｐｃを測定することができる。
The precharge voltages V0 to V5 measured as described above are transmitted to the source driver circuit (IC) 14 as necessary as the set value Vst of the precharge voltage Vpc and used as set values for the
プリチャージ電圧Ｖｐｃの測定回路は、図８９に図示するように、ソースドライバ回路（ＩＣ）１４と別回路またはＩＣとしてもよい。図８９では、電圧測定回路機能を有する電圧測定回路ＩＣ１８２１をアレイ基板３０にＣＯＧ実装した実施例である。また、図９０は３つのソースドライバ回路（ＩＣ）１４に電圧測定回路１７０１からの出力を印加した構成である。また、図１４５は３つのソースドライバ回路（ＩＣ）１４にＡＤ変換回路からのデジタル信号にされたプリチャージ電圧Ｖｐｃを印加した構成である。
As shown in FIG. 89, the measurement circuit for the precharge voltage Vpc may be a circuit separate from the source driver circuit (IC) 14 or an IC. FIG. 89 shows an embodiment in which a voltage
複数のソースドライバ回路（ＩＣ）１４を用いる場合は、各ソースドライバ回路（ＩＣ）１４内に電圧測定回路１７０１を構成あるいは形成し、複数のソースドライバ回路（ＩＣ）１４のうち、１つの電圧測定回路１７０１を動作させ、この電圧測定回路１７０１からのプリチャージ電圧Ｖｐｃを他のソースドライバ回路（ＩＣ）１４に供給あるいは印加すればよい。図１４４はこの構成の説明図である。３つのソースドライバ回路（ＩＣ）１４は、マスタースレーブ選択端子（Ｍ／Ｓ）により、マスターとスレーブ設定がロジック的に設定される。マスターモードの時は、Ｍ／Ｓ端子はロジックレベル１とされ、スレーブモードの時は、Ｍ／Ｓ端子はロジックレベル０と設定される。
When a plurality of source driver circuits (IC) 14 are used, a
図１４４ではソースドライバ回路（ＩＣ）１４ａがマスターモードに設定され、ソースドライバ回路（ＩＣ）１４ｂと１４ｃがスレーブモードに設定されている。マスターモードでは、ソースドライバ回路（ＩＣ）１４ａ内の電圧測定回路１７０１が動作し、ソース信号線１８ｓの電位を測定してプリチャージ電圧Ｖ０〜Ｖ５を出力する。出力されたプリチャージ電圧Ｖ０〜Ｖ５はスレーブモードのソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）の電子ボリウム回路などに印加される。スレーブモードに設定されたソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）の電圧測定回路１７０１は動作しないように構成されている。
In FIG. 144, the source driver circuit (IC) 14a is set to the master mode, and the source driver circuits (IC) 14b and 14c are set to the slave mode. In the master mode, the
以上のように、マスターモードとスレーブモードがソースドライバ回路（ＩＣ）１４に設定されるのは、プリチャージ電圧Ｖｐｃを測定するソース信号線１８ｓまたは測定画素１６ｓが表示領域６４以外の箇所に形成されるためである。したがって、これらは、表示領域６４の端に構成されることになる。したがって、プリチャージ電圧Ｖｐｃを測定するソースドライバ回路（ＩＣ）１４は、表示画面６４の端に位置するものが選択されることになる（図１４４ではソースドライバ回路（ＩＣ）１４ａが該当する）。この選択をＭ／Ｓ端子で設定する。
As described above, the master mode and the slave mode are set in the source driver circuit (IC) 14 because the
表示領域６４の両端にソース信号線１８ｓ、測定画素１６ｓが形成できる場合は、図９１に図示するように、画面６４の両端に位置するソースドライバ回路（ＩＣ）１４（１４ａ、１４ｄ）をマスターモードに設定する。ソースドライバ回路（ＩＣ）１４ａが出力するプリチャージ電圧Ｖｐｃを選択するか、ソースドライバ回路（ＩＣ）１４ｄが出力するプリチャージ電圧Ｖｐｃを選択してスレーブモードのソースドライバ回路（ＩＣ）１４に印加するかは、スイッチＳａとＳｂにより行う。
When the
ソースドライバ回路（ＩＣ）１４ａをマスターモードにする時は、スイッチＳａをクローズし、ソースドライバ回路（ＩＣ）１４ｄをスレーブモードにして、スイッチＳｂをオープンにする。他のソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）はスレーブモードとして使用する。ソースドライバ回路（ＩＣ）１４ｄをマスターモードにする時は、スイッチＳｂをクローズし、ソースドライバ回路（ＩＣ）１４ａをスレーブモードにして、スイッチＳａをオープンにする。他のソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）は常時スレーブモードとして使用する。 When the source driver circuit (IC) 14a is set to the master mode, the switch Sa is closed, the source driver circuit (IC) 14d is set to the slave mode, and the switch Sb is opened. Other source driver circuits (IC) 14 (14b, 14c) are used in the slave mode. When the source driver circuit (IC) 14d is set to the master mode, the switch Sb is closed, the source driver circuit (IC) 14a is set to the slave mode, and the switch Sa is opened. The other source driver circuits (IC) 14 (14b, 14c) are always used as a slave mode.
ソースドライバ回路（ＩＣ）１４ａを常時マスターモードするか、もしくはソースドライバ回路（ＩＣ）１４ｄを常時マスターモードするかを固定する方法も例示されるが、ソースドライバ回路（ＩＣ）１４ａとソースドライバ回路（ＩＣ）１４ｄを交互にマスターモードにして使用するほうが、プリチャージ電圧Ｖｐｃが平均化され、良好な結果が得られる。切り換えは、１フィールドあるいは１フレームなど周期的に行う。もちろん、１水平走査期間などの周期で切り換えてもよい。また、マスターモードにするソースドライバ回路（ＩＣ）１４は、２つ以上であってもよい。たとえば、４つであれば、４つのソースドライバ回路（ＩＣ）１４から１つのスイッチＳを制御してプリチャージ電圧Ｖｐｃを他のソースドライバ回路（ＩＣ）１４に印加すればよい。 A method of fixing whether the source driver circuit (IC) 14a is always in the master mode or whether the source driver circuit (IC) 14d is always in the master mode is exemplified, but the source driver circuit (IC) 14a and the source driver circuit ( IC) 14d alternately in the master mode is used, the precharge voltage Vpc is averaged and a good result is obtained. Switching is performed periodically, such as one field or one frame. Of course, switching may be performed in a cycle such as one horizontal scanning period. Further, the number of source driver circuits (ICs) 14 to be set to the master mode may be two or more. For example, if there are four, it is only necessary to control one switch S from four source driver circuits (IC) 14 and apply the precharge voltage Vpc to the other source driver circuits (IC) 14.
たとえば、第１フレームで、ソースドライバ回路（ＩＣ）１４ａをマスターモードにし、スイッチＳａをクローズし、ソースドライバ回路（ＩＣ）１４ｄをスレーブモードにし、スイッチＳｂをオープンにする。他のソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）はスレーブモードとして使用する。第１フレームの次の第２フレームでは、ソースドライバ回路（ＩＣ）１４ｄをマスターモードにし、スイッチＳｂをクローズし、ソースドライバ回路（ＩＣ）１４ａをスレーブモードにし、スイッチＳａをオープンにする。同様に、第２フレームの次の第３フレームでは、ソースドライバ回路（ＩＣ）１４ａをマスターモードにし、スイッチＳａをクローズし、ソースドライバ回路（ＩＣ）１４ｄをスレーブモードにし、スイッチＳｂをオープンにする。他のソースドライバ回路（ＩＣ）１４（１４ｂ、１４ｃ）はスレーブモードとして使用する。 For example, in the first frame, the source driver circuit (IC) 14a is set to the master mode, the switch Sa is closed, the source driver circuit (IC) 14d is set to the slave mode, and the switch Sb is opened. Other source driver circuits (IC) 14 (14b, 14c) are used in the slave mode. In the second frame following the first frame, the source driver circuit (IC) 14d is set to the master mode, the switch Sb is closed, the source driver circuit (IC) 14a is set to the slave mode, and the switch Sa is opened. Similarly, in the third frame following the second frame, the source driver circuit (IC) 14a is set to the master mode, the switch Sa is closed, the source driver circuit (IC) 14d is set to the slave mode, and the switch Sb is opened. . Other source driver circuits (IC) 14 (14b, 14c) are used in the slave mode.
また、図９２に図示するように、２ビットのセレクタ信号（ＣＳ）で切り換える。たとえば、図９２において、ＣＳ＝１の時は、チップ１４ａの左側のトランジスタ群２５１Ｓａが動作する。チップ１４ｃは、ＣＳ＝２であり、ＣＳ＝２の時は、チップ１４ｃの右側のトランジスタ群２５１Ｓａが動作する。チップ１４ｂは、ＣＳ＝０であり、ＣＳ＝０の時は、チップ１４ｂの両方のトランジスタ群２５１Ｓは選択されない。
Also, as shown in FIG. 92, switching is performed by a 2-bit selector signal (CS). For example, in FIG. 92, when CS = 1, the transistor group 251Sa on the left side of the
電圧測定回路ＩＣ１８２１は、トランジスタ群２５１ｓを内部に有してもよい。また、ＡＤ変換回路１７１１を内部に有してもよい。電圧測定回路ＩＣ１８２１が測定したプリチャージ電圧Ｖ０〜Ｖ５は、アナログデータあるいはデジタルデータとして、ソースドライバ回路（ＩＣ）１４に供給（印加）される。ソースドライバ回路（ＩＣ）１４が複数ある場合は、複数のソースドライバ回路（ＩＣ）１４に共通に印加される。
The voltage measurement circuit IC1821 may have a
以上の実施例は、１つのトランジスタ群２５１ｓからのプログラム電流を１つの測定画素１６ｓに印加し、複数のプリチャージ電圧Ｖｐｃを取得する方式であった。本発明はこれに限定するものではない。図９３に図示するように、１つのトランジスタ群２５１ｓからのプログラム電流を複数の測定画素１６ｓに印加し、プリチャージ電圧Ｖｐｃを取得してもよい。
In the above embodiment, a program current from one
図９３の構成では、トランジスタ群２５１ｓのプリチャージ電圧Ｖ０〜Ｖ５に対応する単位トランジスタ２２４から構成されている。図９３において、トランジスタ群２５１ｓの１は、プリチャージ電圧Ｖ０を発生させる０個の単位トランジスタ（単位トランジスタ群０）を意味している（実際にはトランジスタ２２４はない）。トランジスタ群２５１ｓの１は、プリチャージ電圧Ｖ１を発生させる１個の単位トランジスタ（単位トランジスタ群１）を意味している。同様に、トランジスタ群２５１ｓの８は、プリチャージ電圧Ｖ２を発生させる８個の単位トランジスタ（単位トランジスタ群８）を意味している。以下同様に、トランジスタ群２５１ｓの３２は、プリチャージ電圧Ｖ３を発生させる３２個の単位トランジスタの集合（単位トランジスタ群３２）を意味し、トランジスタ群２５１ｓの１２８は、プリチャージ電圧Ｖ４を発生させる１２８個の単位トランジスタの集合（単位トランジスタ群１２８）を意味し、トランジスタ群２５１ｓの２５５は、プリチャージ電圧Ｖ５を発生させる２５５個の単位トランジスタの集合（単位トランジスタ群２５５）を意味する。
93 includes
トランジスタ群２５１ｓ１はプログラム電流Ｉ１を出力する。トランジスタ群２５１ｓ８はプログラム電流Ｉ８を出力する。同様に、トランジスタ群２５１ｓ３２はプログラム電流Ｉ３２を出力し、 トランジスタ群２５１ｓ１２８はプログラム電流Ｉ１２８を出力し、トランジスタ群２５１ｓ２５５はプログラム電流Ｉ２５５を出力する。 The transistor group 251s1 outputs a program current I1. The transistor group 251s8 outputs a program current I8. Similarly, the transistor group 251s32 outputs a program current I32, the transistor group 251s128 outputs a program current I128, and the transistor group 251s255 outputs a program current I255.
単位トランジスタ群０だけは特殊で、単位トランジスタは配置されておらず、プリチャージ電圧Ｖ０を測定する電圧測定回路１７０１ａがソース信号線１８ｓ０に接続されている。また、測定画素１６ｓ０が接続されている。測定画素１６ｓ０はプリチャージ電圧Ｖ０に対応する電圧をソース信号線１８ｓ０に設定し、電圧測定回路１７０１ａはプリチャージ電圧Ｖ０を測定し出力する。
Only the
単位トランジスタ群１は、単位トランジスタが１個形成または配置されている。もしくは、階調１に該当するプログラム電流が出力できるように構成されている。単位トランジスタ群１には、プリチャージ電圧Ｖ１を測定する電圧測定回路１７０１ｂがソース信号線１８ｓ１に接続されている。また、測定画素１６ｓ１が接続されている。測定画素１６ｓ１は、階調１に対応するプログラム電流の印加により、プリチャージ電圧Ｖ１に対応する電圧をソース信号線１８ｓ１に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｂはプリチャージ電圧Ｖ１を測定し出力する。
In the
単位トランジスタ群８は、単位トランジスタが８個形成または配置されている。もしくは、階調８に該当するプログラム電流が出力できるように構成されている。たとえば、単位トランジスタの８倍のチャンネル幅を有するトランジスタが１個形成されている。ただし、トランジスタ群２５１ｓもトランジスタ２５１ｃと同様に同一の単位トランジスタの集合で構成するほうが、バラツキが少なく遊離である。
In the
単位トランジスタ群８には、プリチャージ電圧Ｖ２を測定する電圧測定回路１７０１ｃがソース信号線１８ｓ２に接続されている。また、測定画素１６ｓ２が接続されている。測定画素１６ｓ２は、階調８に対応するプログラム電流の印加により、プリチャージ電圧Ｖ２に対応する電圧をソース信号線１８ｓ２に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｃはプリチャージ電圧Ｖ２を測定し出力する。
In the
同様に、単位トランジスタ群３２には、プリチャージ電圧Ｖ３を測定する電圧測定回路１７０１ｄがソース信号線１８ｓ３に接続されている。また、測定画素１６ｓ３が接続されている。測定画素１６ｓ３は、階調３２に対応するプログラム電流の印加により、プリチャージ電圧Ｖ３に対応する電圧をソース信号線１８ｓ３に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｄはプリチャージ電圧Ｖ３を測定し出力する。
Similarly, in the
同様に、単位トランジスタ群３２には、プリチャージ電圧Ｖ３を測定する電圧測定回路１７０１ｄがソース信号線１８ｓ３に接続されている。また、測定画素１６ｓ３が接続されている。測定画素１６ｓ３は、階調３２に対応するプログラム電流の印加により、プリチャージ電圧Ｖ３に対応する電圧をソース信号線１８ｓ３に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｄはプリチャージ電圧Ｖ３を測定し出力する。
Similarly, in the
単位トランジスタ群１２８には、プリチャージ電圧Ｖ４を測定する電圧測定回路１７０１ｅがソース信号線１８ｓ４に接続されている。また、測定画素１６ｓ４が接続されている。測定画素１６ｓ４は、階調１２８に対応するプログラム電流Ｉ１２８の印加により、プリチャージ電圧Ｖ４に対応する電圧をソース信号線１８ｓ４に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｅはプリチャージ電圧Ｖ４を測定し出力する。
In the
同様に、単位トランジスタ群２５５には、プリチャージ電圧Ｖ５を測定する電圧測定回路１７０１ｆがソース信号線１８ｓ５に接続されている。また、測定画素１６ｓ５が接続されている。測定画素１６ｓ５は、階調２５５に対応するプログラム電流Ｉ２５５の印加により、プリチャージ電圧Ｖ５に対応する電圧をソース信号線１８ｓ５に設定あるいは調整あるいは動作し、電圧測定回路１７０１ｆはプリチャージ電圧Ｖ５を測定し出力する。
Similarly, in the
図９３は、プリチャージ電圧Ｖ０〜Ｖ５の場合であったが、本発明はＶ０〜Ｖ５に限定するものではない。図９４に図示するようにプリチャージ電圧Ｖ０〜Ｖ８としてもよい。他の構成は、図９３と同様であるので説明を省略する。 FIG. 93 shows the case of precharge voltages V0 to V5, but the present invention is not limited to V0 to V5. As shown in FIG. 94, precharge voltages V0 to V8 may be used. Other configurations are the same as those in FIG.
以上の実施例では、ソース信号線１８ｓおよび測定画素１６ｓを形成し、ソース信号線１８ｓにプログラム電流を印加して、ソース信号線１８ｓの電位を電圧測定回路１７０１で測定するものであった。しかし、本発明はこれに限定するものではない。たとえば、表示領域６４に形成されたソース信号線１８および画素１６にプログラム電流を印加し、ソース信号線１８の電位を測定してプリチャージ電圧Ｖｐｃを取得してよい。
In the above embodiment, the
この回路構成などを図９５に示している。基本的な構成は、以前に説明した構成と同一であり、動作も同一である。単にソース信号線１８ｓをソース信号線１８に、測定画素１８ｓを画素１６に置き換えればよい。したがって、構成、動作は以前に説明した内容と同一あるいは類似であるため説明は省略する。
FIG. 95 shows this circuit configuration. The basic configuration is the same as the configuration described previously, and the operation is also the same. The
図９５は、これらの構成に加えて、各ソース信号線１８から測定されるプリチャージ電圧ＶｐｃをスイッチＳ（Ｓａ、Ｓｂ、Ｓｃ、・・・・・・・・Ｓｎ）により選択する。たとえば、トランジスタ群２５１ｃ１からプリチャージ電圧Ｖｐｃを測定のためのプログラム電流を出力した場合は、スイッチＳａを選択し、電圧測定回路１７０１に印加する。トランジスタ群２５１ｃ２からプリチャージ電圧Ｖｐｃを測定のためのプログラム電流を出力した場合は、スイッチＳｂを選択し、電圧測定回路１７０１に印加する。
In FIG. 95, in addition to these configurations, the precharge voltage Vpc measured from each
もちろん、すべてのソース信号線１８あるいは、複数のソース信号線１８にプリチャージ電圧Ｖｐｃを測定するためのプログラム電流を印加した場合は、該当するソース信号線に接続さえたスイッチＳを選択してあるいは、順次選択して電圧測定回路１７０１に印加する。
Of course, when a program current for measuring the precharge voltage Vpc is applied to all the
スイッチＳの選択は１つに限定されるものではない。複数のスイッチＳを同時に選択し、電圧測定回路１７０１に印加してもよい。たとえば、すべてのトランジスタ群２５１ｃから階調１に対応するプログラム電流を出力し、ゲート信号線１７ａを選択して、階調１のプログラム電流を印加したソース信号線１８に接続された画素１６の駆動用トランジスタ１１ａを動作させる。各画素１６の駆動用トランジスタ１１ａは各ソース信号線１８に階調１に対応するプログラム電流を出力する。このとき、階調１のプログラム電流を印加したソース信号線１８に接続されたスイッチをクローズする。すると、各ソース信号線は電圧配線１８５１で短絡される。したがって、各ソース信号線１８の電位は同一電圧になる。この同一電圧となった電圧Ｖ１は、各ソース信号線１８の階調１のプリチャージ電圧Ｖｐｃを平均化した値となる。したがって、電圧配線１８５１のプリチャージ電圧Ｖ１を電圧測定回路１７１０１で測定すれば、良好なプリチャージ電圧Ｖ１を取得することができる。他の階調のプリチャージ電圧Ｖｐｃの測定にあっても同様である。
The selection of the switch S is not limited to one. A plurality of switches S may be selected simultaneously and applied to the
以上の実施例では、すべてのソース信号線１８に階調に対応するプログラム電流を印加し、すべてのスイッチＳをクローズさせてプリチャージ電圧Ｖｐｃを取得するとしたが、これに限定するものではない。任意の複数のソース信号線１８に階調に対応するプログラム電流を印加し、前記選択した任意のスイッチＳをクローズさせてプリチャージ電圧Ｖｐｃを取得してもよいことは言うまでもない。
In the above embodiment, the program current corresponding to the gradation is applied to all the
すべてのソース信号線１８に同一の階調に対応するプログラム電流を印加する必要はない。たとえば、奇数番目に位置するトランジスタ群２５１には、階調１に対応するプログラム電流を印加し、偶数番目に位置するトランジスタ群２５１には、階調３２に対応するプログラム電流を印加し、奇数番目に位置するソース信号線１８に接続されたスイッチをクローズして、階調１に対応するプリチャージ電圧Ｖ１を測定し、偶数番目に位置するソース信号線１８に接続されたスイッチをクローズして、階調３２に対応するプリチャージ電圧Ｖ３を測定するとしてもよい。
It is not necessary to apply a program current corresponding to the same gradation to all the source signal lines 18. For example, a program current corresponding to
ソース信号線１８の選択数と、選択するスイッチの個数とが一致している必要はない。プログラム電流を印加するソース信号線１８が３２本であっても、そのうち、１６本のソース信号線１８に接続されたスイッチを選択してクローズ動作させてもよい。
It is not necessary that the number of
また、各ソース信号線１８に印加する階調に対応するプログラム電流は、順次変化させ、順次プリチャージ電圧Ｖｐｃを測定していってもよいことは言うまでもない。また、１つのソース信号線１８を固定して特定の階調のプリチャージ電圧Ｖｐｃを測定するよりは、周期的に変化させて各プリチャージ電圧Ｖｐｃを測定するように構成あるいは動作させることが好ましい。
Needless to say, the program current corresponding to the gradation applied to each
また、測定するプリチャージ電圧Ｖｐｃは、階調ごとに測定期間あるいはウエイト期間を異なられることが好ましい。Ｖ１電圧は、プログラム電流が小さいためソース信号線１８の電位変化が完了するのに時間を必要とするからである。階調２５５に対応するＶ５電圧は、プログラム電流が大きいためソース信号線１８の電位変化は短時間で完了するので、ウエイト時間はほとんど必要ない。
Further, it is preferable that the precharge voltage Vpc to be measured has a different measurement period or wait period for each gradation. This is because the V1 voltage requires time to complete the potential change of the
図９５の実施例では、表示領域６４の画素１６を用いて、プリチャージ電圧Ｖｐｃを測定する。したがって、画像表示させている期間には、プリチャージ電圧Ｖｐｃを測定できない。ただし、表示画像の階調のプログラム電流が、プリチャージ電圧Ｖｐｃを取得するためのプログラム電流と一致している時は、プリチャージ電圧Ｖｐｃを取得できることは言うまでもない。
In the embodiment of FIG. 95, the precharge voltage Vpc is measured using the
基本的は、プリチャージ電圧Ｖｐｃの取得は、図９６に図示するように、１フィールドまたは１フレームのブランキング期間あるいは、１水平走査期間のブランキング期間に実施する。ブランキング期間に、プリチャージ電圧Ｖｐｃに該当するプログラム電流をソース信号線１８に印加し、電圧測定回路１７１０でプリチャージ電圧Ｖｐｃを測定する。
Basically, the precharge voltage Vpc is acquired in a blanking period of one field or one frame or a blanking period of one horizontal scanning period as shown in FIG. In the blanking period, a program current corresponding to the precharge voltage Vpc is applied to the
また、図９７に図示するように、画像表示を行う前、つまり、表示装置の電源をオンし、画像表示を行うまえに、リチャージ電圧に該当するプログラム電流をソース信号線１８に印加し、電圧測定回路１７１０でプリチャージ電圧Ｖｐｃを測定する。また、一度測定した、プリチャージ電圧Ｖｐｃはデジタル化して表示装置のメモリに格納し、次回からはこの格納したデジタルデータを用いてプリチャージ電圧Ｖｐｃを発生させてもよい。
In addition, as shown in FIG. 97, before the image display is performed, that is, before the display device is turned on and the image display is performed, the program current corresponding to the recharge voltage is applied to the
図９７の実施例では、画像表示を行う前に、プリチャージ電圧Ｖｐｃを測定するとしたが、これに限定するものではない。たとえば、表示装置の電源をオフする前に、プリチャージ電圧Ｖｐｃを測定し、測定したデータをフラシュメモリに書き込んで保持してよい。つまり、本発明はプリチャージ電圧Ｖｐｃの測定は、何らかのタイミングにおいて測定し、測定したプリチャージ電圧Ｖｐｃを使用するものであればいずれでもよい。 In the embodiment of FIG. 97, the precharge voltage Vpc is measured before image display, but the present invention is not limited to this. For example, before turning off the power of the display device, the precharge voltage Vpc may be measured, and the measured data may be written and held in the flash memory. In other words, in the present invention, the precharge voltage Vpc may be measured as long as it is measured at some timing and the measured precharge voltage Vpc is used.
なお、以上の事項は、図７５から図９４で説明した構成などにも適用できることは言うまでもない。また、図７５から図９４で説明した事項は図９５にも適用できることは言うまでもない。 Needless to say, the above items can also be applied to the configuration described with reference to FIGS. Needless to say, the items described in FIGS. 75 to 94 can be applied to FIG.
本発明の実施例において、電圧測定回路１７０１は、ソース信号線１８の電圧を測定するとした。しかし、本発明はこれに限定するものではない。ソース信号線１８に限定されず、擬似的にソース信号線１８のように電位変化を発生できるものであればいずれのものでもよい。たとえば、別途形成した配線でもよい。また、測定画素１６ｓの駆動用トランジスタ１１ａのゲート端子と電圧測定回路１７１０とを直接結線するように構成してもよい。
In the embodiment of the present invention, the
また、ソース信号線１８などの電位を測定することに限定するものではなく、ソース信号線１８の電荷、あるいは電界からプリチャージ電圧Ｖｐｃを求めるものであってもよい。あるいは、これらの変化速度からプリチャージ電圧Ｖｐｃを求めるものであってもよい。
Further, the present invention is not limited to measuring the potential of the
以上の実施例では、１つの測定画素１６ｓにプログラム電流を印加し、ソース信号線１８の電位を電圧測定回路１７０１で測定するものであった。本発明はこれに限定するものでなない。たとえば、図９８に図示するように、複数の画素１６（１６ａ〜１６ｎ）を動作させ、各ソース信号線１８の電圧を電圧測定回路１７０１で測定させてもよい。
In the above embodiment, the program current is applied to one
図９８では、表示画素１６に各トランジスタ群２５１ｃからプログラム電流を印加し、また、表示画素１６の駆動用トランジスタ１１ａを動作させる。たとえば、トランジスタ群２５１ｃａは、画素１６ａに所定の測定すべきプリチャージ電圧Ｖｐｃに対応するプログラム電流を印加する。画素１６ａの駆動用トランジスタ１１ａはプリチャージ電流を流し、ソース信号線１８ａはプログラム電流に該当する電圧に充電または放電される。
In FIG. 98, a program current is applied to the
また、トランジスタ群２５１ｃｂは、画素１６ｂに所定の測定すべきプリチャージ電圧Ｖｐｃに対応するプログラム電流を印加する。画素１６ｂの駆動用トランジスタ１１ａはプリチャージ電流を流し、ソース信号線１８ｂはプログラム電流に該当する電圧に充電または放電される。以下、同様に、トランジスタ群２５１ｃｃは、画素１６ｃに所定の測定すべきプリチャージ電圧Ｖｐｃに対応するプログラム電流を印加する。画素１６ｃの駆動用トランジスタ１１ａはプリチャージ電流を流し、ソース信号線１８ｃはプログラム電流に該当する電圧に充電または放電される。
The transistor group 251cb applies a program current corresponding to a predetermined precharge voltage Vpc to be measured to the
電圧測定回路１７０１は、スイッチＳａをクローズすることにより、ソース信号線１８ａに保持されたプリチャージ電圧Ｖｐｃを測定する。また、スイッチＳｂをクローズすることにより、ソース信号線１８ｂに保持されたプリチャージ電圧Ｖｐｃを測定する。以下、同様に、スイッチＳｃをクローズすることにより、ソース信号線１８ｃに保持されたプリチャージ電圧Ｖｐｃを測定する。
The
また、電圧測定回路１７０１は、同時に複数のスイッチＳ（Ｓａ〜Ｓｎ）のいずれかを選択する。複数のスイッチＳを選択することにより、選択された複数のソース信号線１８に保持されたプリチャージ電圧Ｖｐｃが平均化し、表示領域の駆動用トランジスタ１１ａの特性を反映したプリチャージ電圧Ｖｐｃを測定できるようになる。
In addition, the
以上のように、本発明は、複数の画素１６を選択し、各ソース信号線１８に保持されたプリチャージ電圧Ｖｐｃを測定してもよい。また、複数のソース信号線１８を選択してプリチャージ電圧Ｖｐｃを測定してもよい。また、１つあるいは複数の画素１６にｎ倍（ｎは１以上の整数）のプログラム電流を印加し、前記画素１６の駆動用トランジスタ１１ａを動作させて、ソース信号線１８を充放電させ、このソース信号線１８の電位を測定してもよい。測定したソース信号線１８の電位は、演算処理などによりプリチャージ電圧Ｖｐｃを取得する。
As described above, the present invention may select a plurality of
本発明は、ソース信号線１８の電位（内部配線２２２の電位）を測定することにより、プリチャージ電圧Ｖｐｃを取得する。しかし、電圧測定回路１７１０で測定された（取得された）プリチャージ電圧Ｖｐｃはそのままプリチャージ電圧Ｖｐｃとして、使用できない場合がある。たとえば、０階調あるいは１階調に該当するプリチャージ電圧Ｖｐｃは、完全な黒表示を実現するため、トランジスタ群２５１から０階調または１階調に該当するプリチャージ電流を印加して取得したプリチャージ電圧Ｖｐｃよりもアノード側に寄せる（アノード電圧に近い方にシフトさせる）必要がある（駆動用トランジスタ１１ａがＰチャンネルトランジスタの場合で、前記トランジスタのソース端子がアノード端子に接続されている場合）。
In the present invention, the precharge voltage Vpc is obtained by measuring the potential of the source signal line 18 (the potential of the internal wiring 222). However, the precharge voltage Vpc measured (obtained) by the voltage measurement circuit 1710 may not be used as it is as the precharge voltage Vpc. For example, the precharge voltage Vpc corresponding to 0 gradation or 1 gradation is obtained by applying a precharge current corresponding to 0 gradation or 1 gradation from the
以上の課題を解決する方式を、図９９に図示している。電圧測定回路１７０１で測定されたプリチャージ電圧Ｖｐｃは、ＡＤ変換回路１７１１でデジタルデータＭＤＡＴＡに変換される。一方、どの程度アノード電圧側に電位シフトするかであるデータＨＤＡＴＡはラッチ回路３５１に保持されている。
A system for solving the above problems is shown in FIG. The precharge voltage Vpc measured by the
演算回路１９３１はＨＤＡＴＡとＭＤＡＴＡとを加算し、目標のＶＤＡＴＡが得られる。ＶＤＡＴＡがＤＡ変換されて、アナログデータとなり、電子ボリウム２９１などに印加される。なお、ＨＤＡＴＡとＭＤＡＴＡとを加算するとしたが、場合によっては減算により、ＶＤＡＴＡを求める場合もある。また、ＨＤＡＴＡあるいはＭＤＡＴＡに一定の割合で重み付け処理をしてＶＤＡＴＡを求めてもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用されることはいうまでもない。
The
以上の場合は、測定データなどをデジタル信号処理する方法である。しかし、本発明はこれに限定するものではない。図１００に図示するようにアナログ的に処理を実施してもよい。電圧測定回路１７０１で測定されたプリチャージ電圧Ｖｐｃは、アナログデータＭＤＡＴＡとして演算回路１９３１に印加される。一方、どの程度アノード電圧側に電位シフトするかを示すデータＨＤＡＴＡは、可変抵抗ＶＲで発生される。この場合、ＨＤＡＴＡはアナログ値である。演算回路１９３１はＨＤＡＴＡとＭＤＡＴＡとを加算し、目標のＶＤＡＴＡが得られる。ＶＤＡＴＡがＤＡ変換されて、アナログデータとなり、電子ボリウム２９１などに印加される。
In the above case, the method is a method of digitally processing measurement data and the like. However, the present invention is not limited to this. As shown in FIG. 100, the processing may be performed in an analog manner. The precharge voltage Vpc measured by the
図９９、図１００などのＨＤＡＴＡ、ＶＤＡＴＡは温度により可変してもよい。また、パネルの表示輝度に応じて変化させてもよい。温度は温度センサで検出し、表示輝度は、アノードに流れる電流により検出する。 HDATA and VDATA shown in FIGS. 99 and 100 may be varied depending on the temperature. Moreover, you may change according to the display brightness | luminance of a panel. The temperature is detected by a temperature sensor, and the display brightness is detected by a current flowing through the anode.
プリチャージ電圧Ｖ０〜Ｖ５は、対応するプログラム電流を、画素１６に印加することにより取得する。図１０１では、トランジスタ群２５１ｃｂよりプログラム電流を出力し、画素１６が動作する。プログラム電流は、電圧Ｖ０に相当する電流を出力し、電圧測定回路１７０１は電圧Ｖ０を測定し、出力する。次にトランジスタ群２５１ｃｂは、電圧Ｖ１に相当するプログラム電流を出力し、電圧測定回路１７０１は電圧Ｖ１を測定し出力する。同様に、トランジスタ群２５１ｃｂは、電圧Ｖ２に相当するプログラム電流を出力し、電圧測定回路１７０１は電圧Ｖ２を測定し出力する。以上の動作をＶ５まで繰り返し、Ｖ５まで実施すると、再びＶ０より実施する。
The precharge voltages V0 to V5 are acquired by applying a corresponding program current to the
図１０１は、電圧測定回路１７０１は端子９３ｂと接続されている。トランジスタ群２５１ｃｂは端子９３ｂと接続されている。端子９３ｂはアレイ基板３０の電極３８２ａと接触し、電気的接続が取られている。端子９３ｂはアレイ基板３０の電極３８２ｂと接触し、電気的接続が取られている。図８５などでは、電圧測定回路１７０１の端子とトランジスタ群２５１の端子９３ｓは共通である。図１０１ではトランジスタ群２５１ｃの端子９３ｂと、電圧測定回路１７０１の端子９３ｂは分離されている。図１０１のように構成すれば、端子数９３は増加するが、電圧測定回路１７０１とトランジスタ群２５１ｃとを分離して検査を行うことができる。
In FIG. 101, the
以上の実施例は、電圧測定手段１７０１でプリチャージ電圧Ｖｐｃを測定するものであった。電圧測定回路１７０１の概念には、図１０２で図示するように、サンプルホールド回路も含まれる。一例としてのサンプルホールド回路は、スイッチＳ１、Ｓ２、コンデンサＣ、オペアンプ２３１で構成されている。
In the above embodiment, the precharge voltage Vpc is measured by the voltage measuring means 1701. The concept of the
図１０２に図示するように、トランジスタ２５１ｃから出力されたプログラム電流は、内部配線２２２、端子９３を通じてソース信号線１８に印加され、画素１６に供給される。ソース信号線１８にプログラム電流に対応したプリチャージ電圧Ｖｐｃが出力され、プリチャージ電圧Ｖｐｃは内部配線２２２に印加させる。スイッチＳ２が閉じることによりプリチャージ電圧ＶｐｃはコンデンサＣに印加され、その後、スイッチＳ２が閉じてもプリチャージ電圧Ｖｐｃは保持される。プリチャージ電圧Ｖｐｃはオペアンプ２３１により低インピーダンス化されて出力される。スイッチＳ１が閉じることによりプリチャージ電圧ＶｐｃはＣｎに保持される。保持されたプリチャージ電圧Ｖｐｃは電子ボリウム２９１などに印加される。以上のような構成あるいは方式も電圧測定回路である。
As shown in FIG. 102, the program current output from the
以上の構成は、トランジスタ群２５１ｓなどを半導体チップとして構成したものである。しかし、図１０３に図示するように、トランジスタ群２５１ｃ、電圧測定回路１７０１をアレイ基板３０に直接に構成あるいは形成してもよい。また、図１０３に図示するように画素１６あるいは測定画素１６ｓの駆動用トランジスタ１１ａはＰチャンネルトランジスタではなく、Ｎチャンネルトランジスタであってもよい。
In the above configuration, the
図１０３に図示するように、トランジスタ群２５１ｃから出力されてプリチャージ電流Ｉにより駆動用トランジスタ１１ａが動作する。ソース信号線１８はプリチャージ電圧Ｖｐｃに相当する電圧が印加され、この電圧が、アレイ基板３０に形成された電圧測定回路１７０１により測定される。もちろん、トランジスタ群２５１ｃをアレイ基板３０に直接形成し、電圧測定回路１７０１を半導体チップとして構成し、アレイ基板３０に実装してもよい。
As shown in FIG. 103, the driving
表示パネルでは、ＲＧＢのトランジスタ群２５１ｃを形成する。プリチャージ電圧ＶｐｃもＶ０は、ＲＧＢで共通にできるが、Ｖ１〜Ｖｎは別のプリチャージ電圧Ｖｐｃに設定する。ＲＧＢでプログラム電流に対する発光効率が異なるからである。もちろん、ＲＧＢのプログラム電流が同一の時あるいは略一致する場合に、ホワイトバランスがとれるときは、プリチャージ電圧ＶｐｃはＲＧＢで共通としてもよい。
In the display panel, an
ＲＧＢでプリチャージ電圧Ｖｐｃを異ならせる場合は、図１０４のように構成する。トランジスタ群２５１ｃ（２５１ｃＲ、２５１ｃＧ、２５１ｃＢ）はスイッチＳａ（ＳａＲ、ＳａＧ、ＳａＢ）により選択させて、内部配線２２２に接続される。スイッチＳａ、Ｓｂはアナログスイッチやトランジスタが例示される。スイッチＳａ、Ｓｂは選択手段である。内部配線２２２は端子９３により測定画素１６Ｓに接続されている。したがって、スイッチＳａ（ＳａＲ、ＳａＧ、ＳａＢ）によりトランジスタ群２５１ｃ（２５１ｃＲ、２５１ｃＧ、２５１ｃＢ）が選択されて、各トランジスタ群２５１ｃからのプログラム電流Ｉが電圧測定画素１６Ｓ（または画素１６）に印加される。
When different precharge voltages Vpc are used for RGB, the configuration is as shown in FIG. The
トランジスタ群２５１ｃＲからのプログラム電流はスイッチＳａＲがクローズすることにより、測定画素１６Ｓに印加される。スイッチＳａＲがクローズする時は、スイッチＳｂＲがクローズし、ソース信号線１８の電位がＲの電圧測定回路１７０１Ｒに印加され、電圧測定回路１７０１Ｒはプリチャージ電圧Ｖ０Ｒ〜ＶｍＲ（ｍはプリチャージ電圧Ｖｐｃの最大番号値）を測定あるいは取得する。
The program current from the transistor group 251cR is applied to the
トランジスタ群２５１ｃＧからのプログラム電流はスイッチＳａＧがクローズすることにより、測定画素１６Ｓに印加される。スイッチＳａＧがクローズする時は、スイッチＳｂＧがクローズし、ソース信号線１８の電位がＧの電圧測定回路１７０１Ｇに印加され、電圧測定回路１７０１Ｇはプリチャージ電圧Ｖ０Ｇ〜ＶｍＧを測定あるいは取得する。
The program current from the transistor group 251cG is applied to the
トランジスタ群２５１ｃＢからのプログラム電流はスイッチＳａＢがクローズすることにより、測定画素１６Ｓに印加される。スイッチＳａＢがクローズする時は、スイッチＳｂＢがクローズし、ソース信号線１８の電位がＢの電圧測定回路１７０１Ｂに印加され、電圧測定回路１７０１Ｂはプリチャージ電圧Ｖ０Ｂ〜ＶｍＢを測定あるいは取得する。
The program current from the transistor group 251cB is applied to the
なお、電圧測定回路１７０１Ｒ、１７０１Ｇ、１７０１Ｂは、共通にして、１つの電圧測定回路１７０１で兼用してもよい。また、内部配線２２２、測定画素１６ＳもＲＧＢごとに分離してもよい。また、図１０５に図示するように、スイッチＳｂを形成しなくともよい。
Note that the
図１０６は、ＲＧＢでプリチャージ電圧Ｖｐｃを異ならせた場合の構成図である。電子ボリウム２９１にはデジタル化されたプリチャージ電圧Ｖｐｃが印加される。電子ボリウム２９１Ｒには、プリチャージ電圧Ｖ０Ｒ〜Ｖ５Ｒが印加される。電子ボリウム２９１Ｇには、プリチャージ電圧Ｖ０Ｇ〜Ｖ５Ｇが印加される。電子ボリウム２９１Ｂには、プリチャージ電圧Ｖ０Ｂ〜Ｖ５Ｂが印加される。なお、プリチャージ電圧Ｖｐｃとその構成については、図７２などでも説明しているので参照されたい。
FIG. 106 is a configuration diagram in the case where the precharge voltage Vpc is made different between RGB. A digitized precharge voltage Vpc is applied to the
トランジスタ群２５１ｓから出力するプログラム電流Ｉはｎ倍にして出力してもよい。ｎ倍にすることは図９などで説明している。ｎ倍のプログラム電流を印加し、プリチャージ電圧Ｖｐｃを取得する場合は、図１０７に図示するように、測定画素１６ｓも駆動用トランジスタ１１ａをｎ個形成する。もしくは、ｎ倍のプログラム電流で、既定のプリチャージ電圧Ｖｐｃ（画素１６が１つの駆動用トランジスタ１１ａで構成されている場合に取得されるプリチャージ電圧Ｖｐｃ）が得られるように構成または形成する。
The program current I output from the
図１０７に図示するように、プリチャージ電圧Ｖｐｃを測定するための画素１６ｓをｎ個の駆動用トランジスタ１１ａで構成することにより、駆動用トランジスタ１１ａの特性バラツキによるプリチャージ電圧Ｖｐｃのバラツキを低減することができる。つまり、プリチャージ電圧Ｖｐｃの精度を向上できる。
As shown in FIG. 107, the
図１０７において、トランジスタ２５１ｓから出力されたプログラム電流は、内部配線２２２、端子９３を通じてソース信号線１８に印加され、画素１６ｓに供給される。画素１６ｓのｎ個の駆動用トランジスタ１１ａからソース信号線１８にプログラム電流ｎＩに対応したプリチャージ電圧Ｖｐｃが出力され、プリチャージ電圧Ｖｐｃは内部配線２２２に印加される。なお、図１０７ではｎ＝４とし、画素１６ｓには４つの駆動用トランジスタ１１ａを形成している。
In FIG. 107, the program current output from the
図１０７では、４Ｉのプログラム電流が印加させ、４個の駆動用トランジスタ１１ａが動作する。したがって、個々の駆動用トランジスタ１１ａはＩの大きさのプログラム電流を流すことになる。トランジスタ群２５１ｃからは４Ｉのプログラム電流を出力するが、１つの駆動用トランジスタ１１ａはＩのプログラム電流を流すことになり、結局、画素１６が１個の駆動用トランジスタ１１ａで構成されている場合に、トランジスタ２５１ｃからＩのプログラム電流を流し、画素１６の駆動用トランジスタ１１ａがＩの電流を流す場合と同一になる。しかし、画素１１ｓには駆動用トランジスタ１１ａが複数形成されているため、多少駆動用トランジスタ１１ａにバラツキが発生していても、精度のよりプリチャージ電圧Ｖｐｃを取得することができる。他の構成あるいは動作は、本発明の他の実施例と同様であるので説明を省略する。
In FIG. 107, a 4I program current is applied, and the four
以上のように本発明は測定画素１６ｓまたは画素１６を用いてプリチャージ電圧Ｖｐｃを取得する方式である。しかし、課題はプリチャージ電圧Ｖｐｃを取得する画素１６などに欠陥が発生している場合である。欠陥が発生した画素は正常なプリチャージ電圧Ｖｐｃを出力しない。また、プリチャージ電圧Ｖｐｃを取得する駆動用トランジスタ１１ａの特性が異常の場合も問題となる。
As described above, the present invention is a method of acquiring the precharge voltage Vpc using the
本発明はこの課題に対して、プリチャージ電圧Ｖｐｃを取得する画素１６ｓを複数個形成し、この複数個の画素１６ｓから正常な画素を選択することにより解決している。図１０８はその説明図である。図１０８において、プリチャージ電圧Ｖｐｃを取得する測定画素１６ｓが４個形成されている。どの測定画素１６ｓを選択するかは、スイッチＳ（Ｓ１〜Ｓ４）により決定される。図１０８では、スイッチＳ１がクローズされ、他のスイッチＳ２〜Ｓ４をオープンにすることにより、測定画素１６ｓ１が選択される。したがって、トランジスタ群２５１ｃからのプログラム電流は測定画素１６ｓ１に印加される。
The present invention solves this problem by forming a plurality of
どの測定画素１６ｓを選択するかは、事前に複数の画素１６ｓの特性を測定し選択しておく。選択した情報はスイッチＳのクローズ情報として不揮発性のメモリに保持する。また、デフォルトで選択するスイッチＳを決めておく。
Which
なお、図１０７のように、ｎ個のスイッチＳをクローズさせ、ｎ倍のプログラム電流を印加してもよいことは言うまでもない。また、複数の測定画素１６ｓが正常の場合は、正常な測定画素１６ｓが接続されたスイッチＳを順次切り換えてプリチャージ電圧Ｖｐｃを取得してもよい。
It goes without saying that n switches S may be closed and n times the program current may be applied as shown in FIG. When the plurality of
測定画素１６ｓは図１０９に図示するようにマトリックス状に形成してもよい。また、１画素列あるいは１画素行として形成してもよい。図１０９は４画素行、６画素列のマトリックス状に測定画素１６ｓを形成した場合を示している。マトリックス状に形成された測定画素１６ｓの構成は、表示領域６４の構成と同様である。測定画素１６ｓの画素行方向には、ゲートドライバ回路１２ｓが接続または形成され、測定画素１６ｓの画素列方向には、ソースドライバ回路（ＩＣ）１４のトランジスタ群２５１ｓが接続または形成されている。どの測定画素１６ｓを選択するかは、選択するソース信号線１８とゲートドライバ１２ｓの制御により決定される。また、どのソース信号線１８のプリチャージ電圧Ｖｐｃを測定するかは、電圧測定回路１７０１の制御により決定される。
The
ゲートドライバ回路１２ｓがどの測定画素行を選択するかは、ゲートドライバ回路１２のＳＴ１、ＣＬＫ１（図１１も参照のこと）の制御と同様に、ＳＴ３とＣＬＫ３により実施される。ゲートドライバ回路１２ｓはゲート信号線１７ｓ（ゲート信号線１７ａと同様の機能を有する）を順次選択し、選択した画素行の駆動用トランジスタ１１ａを動作させる。
Which measurement pixel row the gate driver circuit 12s selects is implemented by ST3 and CLK3, similarly to the control of ST1 and CLK1 (see also FIG. 11) of the
もしくは、ゲートドライバ回路１２ｓはあらかじめ指定（決定）されたゲート信号線１７ｓ（ゲート信号線１７ａと同様の機能を有する）を選択し、選択した画素行の駆動用トランジスタ１１ａを動作させる。この場合はどの測定画素行を選択し、また、どの測定画素を選択するかは、事前に複数の画素１６ｓの特性を測定し選択しておく。選択した情報は不揮発性のメモリに保持する。また、デフォルトで測定画素行あるいは測定画素１６ｓを決めておく。また、ソースドライバ回路（ＩＣ）１４の制御により、測定画素行にプログラム電流を印加する。
Alternatively, the gate driver circuit 12s selects a gate signal line 17s (having the same function as the
図１０７と同様に、ｎ個の測定画素１６ｓを選択し、ｎ倍のプログラム電流を印加してもよいことは言うまでもない。また、ゲートドライバ１２ｓを走査し、プリチャージ電圧Ｖｐｃを測定する測定画素１６ｓを順次切り換えてプリチャージ電圧Ｖｐｃを取得してもよい。また、図１０９において、ゲートドライバ回路１２ｓとゲートドライバ１２は別回路のように図示したが、これに限定するものではなく、１つの回路として構成してもよい。この１つのゲートドライバ回路の走査により、たとえば、１Ｆの最初のブランキング時間にゲートドライバ回路により測定画素行を選択し、その後、表示領域６４の画素行を選択するように構成してもよい。また、図１０９において、ソースドライバ回路（ＩＣ）１４の測定画素用と表示領域用の２つを別回路のように図示したが、これに限定するものではなく、１つの回路として構成し、この１つのソースドライバ回路（ＩＣ）１４の制御により、たとえば、１Ｆの最初のブランキング時間にソースドライバ回路（ＩＣ）１４により測定画素行にプログラム電流を印加し、その後、表示領域６４の画素行にプログラム電流を印加するように構成してもよい。
Of course, as in FIG. 107,
図１１０は、プリチャージ電圧Ｖ０〜Ｖ５を測定する測定画素１６ｓと電圧測定回路１７０１とを形成または配置して構成である。また、プリチャージ電圧Ｖｐｃを取得するトランジスタ群２５１ｓと画像を表示するトランジスタ群２５１ｃと、共通のトランジスタ群２５１ｂとでカレントミラー回路を構成した実施例である。
FIG. 110 shows a configuration in which a
図１１０において、トランジスタ群２５１ｓは、プリチャージ電圧Ｖ０〜Ｖ５に対応するプログラム電流を順次出力する。プリチャージ電圧Ｖ０に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ０が選択され、電圧測定回路１７０１ａでプリチャージ電圧Ｖ０が測定され、電子ボリウム２９１などに印加される。
In FIG. 110, the
プリチャージ電圧Ｖ１に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ１が選択され、電圧測定回路１７０１ｂでプリチャージ電圧Ｖ１が測定され、電子ボリウム２９１などに印加される。同様に、プリチャージ電圧Ｖ２に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ２が選択され、電圧測定回路１７０１ｃでプリチャージ電圧Ｖ２が測定される。プリチャージ電圧Ｖ３に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ３が選択され、電圧測定回路１７０１ｄでプリチャージ電圧Ｖ３が測定される。プリチャージ電圧Ｖ４に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ４が選択され、電圧測定回路１７０１ｅでプリチャージ電圧Ｖ４が測定される。プリチャージ電圧Ｖ５に対応するプログラム電流がソース信号線１８ｓに印加させたときは、測定画素１６ｓ５が選択され、電圧測定回路１７０１ｆでプリチャージ電圧Ｖ５が測定され、電子ボリウム２９１などに印加される。
When the program current corresponding to the precharge voltage V1 is applied to the
当然であるが、図１１０の構成に本発明が限定されるものではなく、図１１１のように、電圧測定回路１７０１は１つで構成してもよい。また、図１１２に図示するように、ＲＧＢごとにトランジスタ群２６１ｓ、電圧測定回路１７０１を構成してもよいことは言うまでもない。
As a matter of course, the present invention is not limited to the configuration of FIG. 110, and the
以上の実施例ではプリチャージ電圧Ｖｐｃは、測定画素１６ｓまたは画素１６を動作させて取得するとした。しかし、プリチャージ電圧Ｖｐｃはパネル外部で発生して印加してもよい。たとえば、図１１３に図示するように、外部で発生したプリチャージ電圧Ｖ０ｂ〜Ｖ５ｂと、測定画素１６ｓまたは画素１６を動作させて取得したプリチャージ電圧Ｖ０ａ〜Ｖ５ａとをスイッチＳで選択または切り換えできるように構成する。外部で発生したプリチャージ電圧Ｖ０ｂ〜Ｖ５ｂを選択する場合はスイッチをｂ側に切り換える。測定画素１６ｓまたは画素１６を動作させて取得したプリチャージ電圧Ｖ０ａ〜Ｖ５ａ（内部で発生したプリチャージ電圧Ｖｐｃ）を選択する場合はスイッチＳをａ側に切り換える。スイッチＳの切り換えは、ユーザーが手動で切り換えてもよいし、外光センサ、温度センサなどの出力結果により自動で切り換えてもよい。
In the above embodiment, the precharge voltage Vpc is obtained by operating the
プリチャージ電圧Ｖｐｃを測定するタイミング、測定時間、測定画素１６ｓの指定、プリチャージ電圧Ｖｐｃの印加期間、タイミングなどの制御は図１１４に図示するようにコントローラ７２２で実施する。図１１４において、ＲＤＡＴＡは赤の映像データ、ＧＤＡＴＡは緑の映像データ、ＢＤＡＴＡは青の映像データである。ＰＣはプリチャージをするしないを制御する信号、ＰＴはプリチャージ期間信号、ＶＣは、プリチャージ電圧Ｖｐｃの測定信号、ＶＮＯはＶ０〜Ｖ５のどのプリチャージ電圧Ｖｐｃを測定するかの指定信号、ＶＴはプリチャージ電圧Ｖｐｃの測定期間を指定する信号である。
Control of the timing for measuring the precharge voltage Vpc, the measurement time, the designation of the
なお、本発明の実施例において、プリチャージ電流を画素１６に印加して、プリチャージ電圧Ｖｐｃを測定するとした。しかし、本発明は、プリチャージ電圧Ｖｐｃを求めるものであるから、プリチャージ電流を印加する対象は、画素１６の駆動用トランジスタ１１ａだけに限定されるものではない。たとえば、プリチャージ電流の印加により、所定の電流を供給できるトランジスタをアレイ３０に形成または配置し、このトランジスタを用いてプリチャージ電圧Ｖｐｃを取得してもよい。本発明において、重要な点は、画素１６の駆動用トランジスタ１１ａをアレイ基板３０に形成し、同一のアレイ基盤３０にプリチャージ電圧Ｖｐｃを取得（測定）するトランジスタを形成又は配置することが構成の条件である。さらには、駆動用トランジスタ１１ａにプログラム電流を供給するあるいは、プログラム電流に近いまたは類似する電流を供給するトランジスタ（群）で、画素１６に電流を印加し、プリチャージ電圧Ｖｐｃを測定するものである。
In the embodiment of the present invention, a precharge current is applied to the
０階調に該当するＶ０電圧は、画素１６の駆動用トランジスタ１１ａによって決定される。通常、駆動用トランジスタ１１ａは、ＲＧＢで共通のサイズあるいは大きさである。したがって、ＲＧＢではＶ０電圧は一致している。寄生容量Ｃｓの充放電はＶ０電圧を基準になる場合が多い。したがって、Ｖ０電圧は電流駆動あるいは電圧駆動方式において原点の位置づけとなる。Ｖ０電圧の取得は、図１１５から図１２０でも取得できる。
The V0 voltage corresponding to the 0th gradation is determined by the driving
図１１５は、カソード電流を測定することにより取得する方法である。図１１５は各ソース信号線１８を短絡し、短絡した状態でソース信号線に設定するＶ０’電圧を印加する。この状態で、ゲートドライバ１２ａ、１２ｂを走査し、ソース信号線１８に印加されたＶ０’電圧を画素１６に書きこむ。一方、抵抗Ｒｍ１８電位を電圧測定手段１７０１で測定する。なお、図１１５では、電圧測定手段１７０１を用いて、カソード端子に直列接続した抵抗Ｒ０に分流抵抗Ｒｍを接続し、前記抵抗Ｒｍの端子電圧を測定するとしたが、本発明の目的は、カソードに流れる電流を測定するものである。したがって、カソード端子に直接電流測定手段を配置して測定してもよい。また、電流の測定は、アノード端子側でもよい。
FIG. 115 shows a method of obtaining by measuring the cathode current. In FIG. 115, each
ソース信号線１８に印加されたＶ０’電圧を画素１６に書きこむ。Ｖ０’電圧は、Ｉｍ（つまりＩ０）の値が目標値（以下）となるように調整する。Ｉ０が目標値となったときのソース信号線１８に印加するＶ０’電圧をＶ０電圧とする。図１１５の画素構成では、Ｖ０’電圧をアノード端子側にすれば、Ｉ０電流は減少する。しかし、Ｖ０’電圧を必要以上にアノード電圧よりにすると、階調０に対応するＶ０電圧を印加したときは、良好な黒表示を実現できるが、階調０電位が深すぎ、階調０から階調１などに変化する時に、階調１が書き込みにくくなる。
The
適正なＶ０電圧が得られるＩ０電流は、表示パネルの表示領域の対角長をｄ（インチ）とし、Ｉ０（ｍＡ）するとき、Ｋ＝Ｉ０／ｄとした時、Ｋは０．２以上２以下とすることが好ましい。さらに好ましくは、Ｋは、０．３以上１．０以下とすることが好ましい。良好な黒表示を実現でき、かつ０階調から他の階調にプリチャージ駆動（過電流駆動）を実施する場合でも良好な階調変化を実現できるからである。 The I0 current at which an appropriate V0 voltage can be obtained is such that when the diagonal length of the display area of the display panel is d (inch) and I0 (mA), and K = I0 / d, K is 0.2 or more and 2 The following is preferable. More preferably, K is preferably 0.3 or more and 1.0 or less. This is because good black display can be realized and good gradation change can be realized even when precharge driving (overcurrent driving) is performed from 0 gradation to another gradation.
以上のように、Ｖ０’電圧を変化させ、変化に対応して、Ｉ０電流を測定する。Ｉ０電流がＫの範囲を満足した時点で、ソース信号線１８に印加しているＶ０’電圧をプリチャージ電圧Ｖ０とする、
プリチャージ電圧Ｖ０は図１１６で取得することも好ましい。図１１６では、複数のソース信号線１８は、短絡配線２１７１で短絡されている。短絡配線２１７１は黒電圧（プリチャージ電圧Ｖ０）を測定した後、ａ−ａ’線で割断される。
As described above, the V0 ′ voltage is changed, and the I0 current is measured in response to the change. When the I0 current satisfies the range of K, the V0 ′ voltage applied to the
It is also preferable to acquire the precharge voltage V0 in FIG. In FIG. 116, the plurality of
図１１６においては、すべてのソース信号線１８は短絡配線２１７１で短絡されている。したがって、各ソース信号線１８はフローティング状態である。短絡配線２１７１には端子電極２１７２が形成または配置されている。端子電極２１７２にはプローブ２１７３が圧接されている。プローブ２１７３には、配線２１７５を介して定電流源２１７４が接続されている。定電流源２１７４はプリチャージ電圧Ｖ０の場合は、出力する電流は０である。
In FIG. 116, all
配線２１７５には、配線２１７５の電位を測定する電圧測定手段１７０１が接続されている。電圧測定手段１７０１はプローブ２１７３を介してソース信号線１８の電位を測定していることになる。今、定電流源２１７４の出力電流は０であるから、ソース信号線１８には電流が印加されていない。つまり、ソース信号線１８はプリチャージ電圧Ｖ０（階調０）の状態である。
Voltage measurement means 1701 for measuring the potential of the
図１１６はあらかじめ配線２１７１で複数のソース信号線１８を短絡する方式であった。図７７のように、ソース信号線１８が配線２１７１で短絡されていない構成の場合は、図１１８に図示するように、導電体を用いて短絡すればよい。
FIG. 116 is a system in which a plurality of
図１１６、図１２１、図１２０に説明するように、プログラム電流、検査電流など１ｍＡ以下の比較的小さな電流を、アレイ３０もしくは表示パネルに印加／供給して検査あるいは評価を実施する場合、アレイ３０もしくは表示パネルから１ｍＡ以下の比較的小さな出力電流を受け取り検査あるいは評価を実施する場合は、図１１７に図示するように、端子３８２（２１７２）と接触するプローブ２１７３に電圧を印加することが好ましい。特に、端子３８２（２１７２）がＩＴＯで形成あるいは構成されている場合に必須である。ＩＴＯ表面は接触抵抗が高く、わずかな酸化物あるいは無機物、有機物によるバリアにより接触が不完全となるからである。
116, 121, and 120, when performing inspection or evaluation by applying / supplying a relatively small current of 1 mA or less such as a program current and an inspection current to the
交流電圧発生器２４８１は、ＧＮＤに対して正、負電圧印加手段である。交流電圧発生器（電圧印加手段）２４８１で、ゲートドライバ回路１２の出力オン電圧、出力オフ電圧あるいは近似する電圧を１周期以上の期間印加する。具体的には、±５Ｖ〜±１５Ｖの電圧を印加する。１周期以上好ましくは１０周期以上の電圧印加により、端子３８２（２１７２）表面の障害物（酸化物あるいは無機物、有機物によるバリア）がやぶれ、あるいは除去される。除去などにより接触を完全にした後、検査あるいは評価を実施する。電圧の印加により不要な酸化膜が除去されるからである。
The
なお、電圧を印加するとしたが、これに限定するものではない。電流を印加してもよい。たとえば、１０μＡ程度の定電流源を端子３８２（２１７２）に接続し、この電流が流れるようになるまで、継続させて印加する。電流の印加はパルス的でも、連続的でもよい。また、±５Ｖ〜±１５Ｖの電圧を、１周期以上好ましくは１０周期以上印加するとしたが、これに限定するものではない。＋５Ｖ〜＋１５Ｖの電圧を継続させて印加してもよい。もちろん、電圧の印加はパルス的でも、連続的でもよい。 Although a voltage is applied, the present invention is not limited to this. A current may be applied. For example, a constant current source of about 10 μA is connected to the terminal 382 (2172) and applied continuously until this current flows. The application of current may be pulsed or continuous. In addition, the voltage of ± 5 V to ± 15 V is applied for 1 cycle or more, preferably 10 cycles or more, but is not limited thereto. A voltage of + 5V to + 15V may be applied continuously. Of course, the voltage application may be pulsed or continuous.
図１１７に図示するように、まず、電圧印加手段２４８１などにより、端子３８２（２１７２）にに電流／電圧を印加し（ＳＷはａ端子に接続する）、接続酸化物あるいは無機物、有機物によるバリアを除去してから、ＳＷをｂ端子に切り換え、定電流源２１７４に接続して、パネルの評価／検査などを実施する。
As shown in FIG. 117, first, current / voltage is applied to the terminal 382 (2172) by the voltage applying means 2481 (SW is connected to the a terminal), and a barrier made of connecting oxide, inorganic material, or organic material is formed. After the removal, the SW is switched to the b terminal and connected to the constant
図１１８のようにバンプ６６４で端子３８２と接触をとる場合でも同様に、図１１７で説明したように、バンプ６６４に交流電圧波形を印加し、完全な接触を取ることが好ましいことは言うまでもない。
Similarly, in the case where the
以上のように、本発明は、プログラム電流、検査電流など１ｍＡ以下の比較的小さな電流を、アレイ３０もしくは表示パネルに印加／供給して検査あるいは評価を実施する場合、アレイ３０もしくは表示パネルから１ｍＡ以下の比較的小さな出力電流を受け取り検査あるいは評価を実施する場合においてアレイ３０などの端子と電気接触が必要な場合は、電圧印加手段２４８１で、ゲートドライバ回路１２の出力オン電圧、出力オフ電圧あるいは近似する電圧を１周期以上の期間印加する。１周期以上好ましくは１０周期以上の電圧印加により、端子３８２（２１７２）と接触を完全にした後、検査あるいは評価を実施する。特に、端子３８２（２１７２）にＩＴＯなどの酸化物が形成されている場合に実施することが好ましい。電圧の印加により不要な酸化膜が除去されるからである。また、接触を実施する前に、ごく薄いふっ酸、アルコールなどで、端子３８２（２１７２）上の有機物を除去することが好ましい。
As described above, according to the present invention, when inspection or evaluation is performed by applying / supplying a relatively small current of 1 mA or less, such as a program current and an inspection current, to the
図１１８はソース信号線１８の各端子電極３８２に、バンプ６６４を介して短絡チップ１４ｃで短絡し、ソース信号線１８の電位からＶ０電圧を得る方法である。短絡チップ１４ｃの端子配置はソースドライバＩＣ１４と同一である。短絡チップ１４ｃは導電体で構成されている。したがって、短絡チップ１４ｃによりアレイ３０上のソース信号線１８は共通電位に設定される。したがって、図１１６と同様に短絡チップ１４ｃの電位を電圧測定手段１７０１で測定することにより、Ｖ０電圧を測定できる。
FIG. 118 shows a method in which each
図１１９は、ソース信号線１８を配線２１７１で共通にし、アノード配線２１０１にアノード電圧Ｖｄｄを印加し、カソード配線２１０２に電流測定手段２２０１を接続した構成である。図１１９では、図１１５と同様に、配線２１７１でＶ０’電圧と印加し、電流測定手段２２０１で電流Ｉ０を測定する。印加する電圧Ｖ０’は電圧測定手段１７０１で測定する。他の構成あるいは方式は、図１１５または図１１６と同様である。
FIG. 119 shows a configuration in which the
図１２０は、ＲＧＢごとにＶ０電圧を取得する方法である。図１１６と同様に、Ｒ用のソース信号線を短絡する配線２１７１Ｒを形成している。また、図１１８で説明したように短絡チップ１４ｃを用いても良い。また、Ｇに関しても図１１６と同様に、Ｇ用のソース信号線を短絡する配線２１７１Ｇを形成している。同様に、Ｂについても、Ｂ用のソース信号線を短絡する配線２１７１Ｂを形成している。
FIG. 120 shows a method for acquiring the V0 voltage for each of RGB. Similarly to FIG. 116, a
図１２０においても、同様に、Ｖ０’電圧をソース信号線１８に印加し、Ｉ０電流が目標電流となるように調整してＶ０電圧を得る。図１１９との差異は、Ｖ０電圧をＲＧＢごとに得る点である。つまり、Ｒ用のソース信号線１８を配線２１７１Ｒで共通にし、アノード配線２１０１にアノード電圧Ｖｄｄを印加し、カソード配線２１０２に電流測定手段２２０１を接続する。この時、Ｇ用とＢ用のソース信号線１８はオープン状態にする。図１２０では、図１１５と同様に、配線２１７１ＲでＶ０’電圧と印加し、電流測定手段２２０１（図示せず）で電流Ｉ０を測定する。印加する電圧Ｖ０’は電圧測定手段１７０１Ｒで測定する。他の構成あるいは方式は、図１１５または図１１６と同様である。以上の動作を行うことにより、Ｒ用のプリチャージ電圧Ｖ０を得ることができる。
Similarly, in FIG. 120, the V0 ′ voltage is applied to the
Ｇに対しても同様である。Ｇ用のソース信号線１８を配線２１７１Ｇで共通にし、アノード配線２１０１にアノード電圧Ｖｄｄを印加し、カソード配線２１０２に電流測定手段２２０１を接続する。この時、Ｒ用とＢ用のソース信号線１８はオープン状態にする。図１２０では、配線２１７１ＧでＶ０’電圧と印加し、電流測定手段２２０１（図示せず）で電流Ｉ０を測定する。印加する電圧Ｖ０’は電圧測定手段１７０１Ｇで測定する。以上の動作を行うことにより、Ｇ用のプリチャージ電圧Ｖ０を得ることができる。
The same applies to G. The
Ｂの場合は、Ｂ用のソース信号線１８を配線２１７１Ｂで共通にし、アノード配線２１０１にアノード電圧Ｖｄｄを印加し、カソード配線２１０２に電流測定手段２２０１を接続する。この時、Ｒ用とＧ用のソース信号線１８はオープン状態にする。配線２１７１ＢでＶ０’電圧と印加し、電流測定手段２２０１（図示せず）で電流Ｉ０を測定する。印加する電圧Ｖ０’は電圧測定手段１７０１Ｂで測定する。以上の動作を行うことにより、Ｂ用のプリチャージ電圧Ｖ０を得ることができる。
In the case of B, the
各階調（プログラム電流）に対するプリチャージ電圧Ｖｐｃの測定は、図１２０において、電流設定手段２１７４で実施できる。電流設定手段は、各階調に対応するプログラム電流Ｉを出力できる。ただし、ｎ本のソース信号線１８が配線２１７１で短絡されている場合は、プログラム電流Ｉは、Ｉ×ｎである。
The measurement of the precharge voltage Vpc for each gradation (program current) can be performed by the current setting means 2174 in FIG. The current setting means can output a program current I corresponding to each gradation. However, when n
電流設定手段２１７４ＲはＲ用のプログラム電流を出力するものである。電流設定手段２１７４ＧはＧ用のプログラム電流を出力するものである。電流設定手段２１７４ＢはＢ用のプログラム電流を出力するものである。 The current setting means 2174R outputs an R program current. The current setting means 2174G outputs a G program current. The current setting means 2174B outputs a program current for B.
Ｒのプリチャージ電圧Ｖ０〜Ｖ５を得る場合は、電流設定手段２１７４Ｒからプリチャージ電圧Ｖ０〜Ｖ５に対応するプログラム電流×ｎをＲのｎ本のソース信号線１８に印加する。Ｇのプリチャージ電圧Ｖ０〜Ｖ５を得る場合は、電流設定手段２１７４Ｇからプリチャージ電圧Ｖ０〜Ｖ５に対応するプログラム電流×ｎをＧのｎ本のソース信号線１８に印加する。Ｂのプリチャージ電圧Ｖ０〜Ｖ５を得る場合は、電流設定手段２１７４Ｂからプリチャージ電圧Ｖ０〜Ｖ５に対応するプログラム電流×ｎをＢのｎ本のソース信号線１８に印加する。以上の動作あるいは処理により、ＲＧＢごとにプリチャージ電圧Ｖ０〜Ｖ５を得ることができる。
In order to obtain the R precharge voltages V0 to V5, the program current × n corresponding to the precharge voltages V0 to V5 is applied to the R n
図１２１は、取得されたＶ０電圧から補正し、正規のＶ０電圧を得る方法の説明図である。得られたプリチャージ電圧Ｖ０は一定の補正をすることが好ましい。たとえば、より黒表示を実現したいと言う場合である。 FIG. 121 is an explanatory diagram of a method of obtaining a normal V0 voltage by correcting the acquired V0 voltage. The obtained precharge voltage V0 is preferably corrected to a certain level. For example, this is a case where it is desired to realize a black display.
図１２１において、プローブ２１７３などの構成は、図１１６などが該当する。つまり、図１２１のプローブ２１７３が端子２１７２に接続される。配線２１７１の電位は電圧測定手段１７０１で８ビットのデジタルデータに変換される。一方補正する大きさはＲＯＭ２１２２に保持されている。ＲＯＭデータは、ＲＤａＴａとして、外部より書き換えることができる。
In FIG. 121, the configuration of the
ＲＯＭ２１２２に保持されたデータも８ビットである。このＲＯＭデータと電圧測定手段１７０１のデータが加算（減算の場合もある）回路１９３１で加算される。一般的に加算データにより、アノード電圧側にデータはシフトされる。
The data held in the
加算されたデータは９ビットになる。このデータはＤＡ（デジタルーアナログ変換）回路１７１１でアナログデータに変換され、パネル温度を検出する温度補償回路２１９１で温度補償されて、ソースドライバ回路（ＩＣ）１４に印加される。温度補償回路２１９１を必要とするのは、プリチャージ電圧Ｖｐｃは電圧駆動であるため、温度依存性があるからである。
The added data becomes 9 bits. This data is converted into analog data by a DA (digital-to-analog conversion)
なお、図１２１ではＶ０電圧を補正するとしたが、他のプリチャージ電圧Ｖｐｃにおいても同様の処理を実施すればよいことは言うまでもない。 In FIG. 121, the V0 voltage is corrected, but it goes without saying that the same processing may be performed for other precharge voltages Vpc.
図１２２はソース信号線１８の信号波形である。図１２２（ａ）の電流駆動の場合はプログラム電流が微弱であるため、寄生容量により信号波形はなまってしまう。図１２２（ｂ）の電圧駆動の場合は、ソースドライバ回路（ＩＣ）１４の出力インピーダンスが小さいため、ソース信号線１８に印加される信号波形は、ほとんど、なまることがない。したがって、駆動信号を確実に画素１６に書き込める方法としては電圧駆動方式が良好である。しかし、電圧駆動方式では画素１６に駆動用トランジスタ１１ａのバラツキを補償することができない。電流駆動では画素１６の駆動用トランジスタ１１ａを良好に補償することができる。
FIG. 122 shows a signal waveform of the
以下に本発明の他の実施例について説明する。以下の実施例は、主として図８３から図１０１の本発明の駆動方式と類似または発展あるいは改良あるいは変更したものである。あるいは追加をしたものである。また、類似あるいは組み合わせたものである。したがって、図８３から図１０１などあるいは以前の本発明の実施で説明した事項は、以下に説明する本発明に適用することができることは言うまでもない。また、組み合わせることもできることは言うまでもない。 Other embodiments of the present invention will be described below. The following embodiments are mainly similar to, developed, improved, or changed from the drive system of the present invention shown in FIGS. Or it is an addition. They are similar or combined. Therefore, it goes without saying that the matters described in the implementation of the present invention, such as FIG. 83 to FIG. 101, can be applied to the present invention described below. Needless to say, they can also be combined.
特に、ソースドライバ回路（ＩＣ）１４から所定の電流をソース信号線１８に印加し、ソース信号線１８の電位を測定して、測定したデータを記憶し、また、電圧階調に対応するデータを発生する点は基本的には同一である。たとえば、図３６〜図３９、図４３、図４４、図４５、図４６、図８７の構成と図１２３の構成は同一または類似する。したがって、以上の構成は以下の本発明の実施例に適用される。
In particular, a predetermined current is applied from the source driver circuit (IC) 14 to the
以下、図１２３などを参照しながら、本発明の駆動方式を説明する。定電流出力回路３３４は所定の階調番号に対応する電流を出力する。説明を容易にするため、一例として出力する階調電流Ｉ１は、２５６階調の１２８階調目であり、その値がＩ１＝１μＡであるとする。なお、定電流出力回路３３４はすべての階調に対応するプログラム電流を出力する必要はなく、１２８階調目、６４階調目、０階調目、１階調目、２５５階調目など特定の階調の電流を出力できればよい。もちろん、全階調電圧を出力できる電圧階調回路３７１に構成することが望ましいことは言うまでもない。また、低階調（１２７階調以下）のプログラム電圧を出力できるものであればよいことは言うまでもない。
Hereinafter, the driving method of the present invention will be described with reference to FIG. 123 and the like. The constant
なお、説明を容易にするため、定電流出力回路３３４はソースドライバ回路（ＩＣ）１４内に形成あるいは構成するとしたが、これに限定するものではない。たとえば、ソースドライバ回路（ＩＣ）１４外に定電流Ｉ１を発生する回路を設け、この定電流Ｉ１はスイッチ回路を介して、ソース信号線１８に供給し、画素１６の駆動用トランジスタ１１ａのゲート端子電圧（ソース信号線１８）Ｖ１を測定してもよい。また、測定した電圧は、ソースドライバ回路（ＩＣ）１４の外部に配置したＥＥＰＲＯＭに書き込み、書き込んだデータから画素１６の駆動用トランジスタ１１ａＶ−Ｉカーブを発生させてもよい。以上の測定はパネル出荷前のパネル調整工程で実施してもよいことは言うまでもない。
For ease of explanation, the constant
まず、駆動用の電圧データを測定あるいは発生する測定段階について説明をする。測定段階は、電源投入時など、画像表示を行っていない状態で実施する。または、画像表示に影響を与えない状態で実施する。 First, a measurement stage for measuring or generating driving voltage data will be described. The measurement stage is performed in a state where no image is displayed, such as when the power is turned on. Alternatively, the image display is performed without affecting the image display.
なお、説明を容易にするため画素１６構成は、図１、図１６、図１７、図１８、図１９、図２１などの電流駆動型であるとする。図１２３の実施例である本発明の駆動方式は、ソースドライバ回路（ＩＣ）１４から印加する定電流を、該当駆動用トランジスタ１１ａなどに流し、駆動用トランジスタ１１ａのゲート端子の電位を変化させ、ソース信号線１８の電位を測定する必要があるからである。つまり、駆動用トランジスタ１１ａから流れる電流がソース信号線１８に流入あるいは流出するように画素１６が構成されている必要がある。電圧駆動型の画素（たとえば、図２の画素構成）では、駆動用トランジスタ１１ａからの出力電流はソース信号線１８には流れ込まない。また、電圧オフセットキャンセル型の画素構成では、ソース信号線１８と駆動用トランジスタ１１ａ間はコンデンサでＤＣ電流のカットが行われている。したがって、本発明のＥＬ表示パネルには採用できない。しかし、駆動用トランジスタ１１ａあるいはＥＬ素子１５に流す電流を規定するトランジスタ（図１１１など）に電流を流し、そのゲート端子の電圧を測定あるいは把握できる構成であれば採用できる。また、後に説明する本発明の実施例を適用することにより、以下の本発明の駆動方式を実現することができる。
For ease of explanation, it is assumed that the configuration of the
以上のように、本発明は、画素構成は電流駆動型の画素構成であり、この画素にプログラム電圧を印加し、電圧駆動（プログラム電圧を印加）を実施するものである。また、少なくとも１点以上の画素１６の駆動用トランジスタ１１ａの特性カーブの電圧を測定し、この電圧から電圧駆動に対応する特性カーブを発生し、駆動するものである。階調０の電圧を測定あるいは発生し、この階調０の電圧を基準に電圧プログラムデータを発生し、駆動する状態は電圧オフセットキャンセルと同一あるいは類似の電圧方式である。もちろん、階調０に限定するものではない。ただし、階調０の測定電圧値を精度よく求めることにより、精度のより電圧オフセットを実施することができ好ましい。また、階調０以外であれば、中間階調（最大階調の１／８以上１／２以下の階調）で測定あるいは求めた電圧値を用いて特性カーブを求めることが好ましい。この範囲での駆動用トランジスタの特性バラツキがめだつからである。
As described above, according to the present invention, the pixel configuration is a current-driven pixel configuration, and a program voltage is applied to the pixel to perform voltage driving (application of the program voltage). Further, the voltage of the characteristic curve of the driving
駆動用トランジスタ（ＥＬ素子１５に電流を供給するトランジスタまたは前記トランジスタに流れる電流を規定するトランジスタ）の特性カーブは、多項式を演算することにより、あるいはマトリックステーブルあるいはルックアップテーブルを参照することにより、発生することができる。前記処理は、映像信号データに対応して逐次求めてもよいし、あらかじめ求めておいてもよい。また、すべての映像信号データに対応して求める必要はなく、間欠あるいは飛び飛びにもとめてもよい。近傍の画素の映像信号データは近似しており、また、アレイ３０の駆動用トランジスタなどの特性も近傍の画素では近似しているからである。
The characteristic curve of the driving transistor (the transistor that supplies current to the
以上のように構成することにより、本発明のＥＬ表示装置は電圧駆動と電流駆動の両方が実施できることになる。したがって、電圧＋電流駆動を実施することができる（図３６などを参照のこと）。特に、プログラム電流の小さい低階調領域では、精度のよい電圧駆動を実施するとができ、プログラム電流が大きい高階調領域では、精度のよい電流駆動を実施することができ、また、電圧駆動と電流駆動とを双方を補完した駆動方式を実施することができる。 With the configuration as described above, the EL display device of the present invention can perform both voltage driving and current driving. Therefore, voltage + current driving can be performed (see FIG. 36 and the like). In particular, accurate voltage driving can be performed in a low gradation region where the program current is small, and accurate current driving can be performed in a high gradation region where the program current is large. It is possible to implement a driving method that complements both of driving.
図１２３の構成は、図３６、図３７、図４３、図４４、図４５、図４８、図４９などの本発明のソースドライバ回路（ＩＣ）１４に、ソース信号線１８に発生している電位を順次選択して出力するか、あるいは複数のソース信号線１８を選択してその電位を出力するスイッチＳｘ（ｘ＝１〜ｎ：ｎはソース信号線１８の形成数）を付加した構成である。なお、ソース信号線１８の電位を測定するとしたが、これに限定するものではない。たとえば、電荷の移動を検出したり、電界の強度を測定したりして、近似的にソース信号線１８の電位を測定あるいは推定するものであればよい。また、ソース信号線１８の電位に限定するものではなく、画素１６の駆動用トランジスタ１１のゲート端子電圧を直接にあるいは間接的に測定できるものであればいずれの構成であってもよい。
The configuration of FIG. 123 is the same as the potential generated in the
また、本発明は、ゲートドライバ回路１２ａを制御し、順次ゲート信号線１７ａを順次選択し、選択した画素行の駆動用トランジスタ１１ａのゲート端子電圧を順次測定する点にも特徴がある。つまり、画素行を選択し、規定の定電流をソース信号線１８に印加し、選択した画素行の駆動用トランジスタのゲート端子電圧を測定する。測定は十分時間をかけて行われる。測定したゲート端子電圧から前記駆動用トランジスタのＶ−Ｉ特性を推定する。映像信号は、推定されたＶ−Ｉカーブからプログラム電圧に変換さえ、前記プログラム電圧が画像表示時にソース信号線に印加される。
The present invention is also characterized in that the
スイッチＳｘ（ｘ＝１〜ｎ）は、各ソース信号線１８に形成され、スイッチＳｘは主としてアナログスイッチで形成される。スイッチＳｘは、電圧の検出だけであり、電流はほとんど流さないから小さな高インピーダンスのもので十分である。
The switch Sx (x = 1 to n) is formed on each
スイッチＳｘは、図１２７、図１２４に図示するように、Ａ端子から各ソース信号線１８に電位を入力あるいは出力できるように構成してもよい。また、スイッチＳｘで入出力するのは電圧だけでなく、電流、電荷であってもよいことは言うまでもない。また、スイッチＳｘはソースドライバ回路（ＩＣ）１４内に形成すること限定されるものではなく、ソースドライバ回路（ＩＣ）１４外に形成してもよい。たとえば、プローブ針を各ソース信号線１８に接続し、各プローブ針をリレー回路などにより選択することにより、各ソース信号線１８に電圧を印加したり、電圧を出力したり、また、電流を印加したり、電流を取り出したりする構成が例示される。
The switch Sx may be configured such that a potential can be input or output from the A terminal to each
スイッチＳｘは各ソース信号線１８に形成するとしたが、これに限定するものではなく、たとえば、奇数番目のソース信号線１８のみに形成してもよい。また、４の倍数に位置するソース信号線１８に形成してもよい。また、表示パネルの構成によっては、ゲート信号線１７にスイッチあるいはそれに類するものを形成もしくは接続してもよい。
Although the switch Sx is formed on each
スイッチＳｘは図１２５で説明するように、各カソード線（アノード線）を選択するように形成してもよいことは言うまでもない。つまり、本発明の構成は、各画素１６あるいは選択した画素１６に印加する電圧あるいは出力される電圧もしくは電流（ＥＬ素子１５に流れる電流、ＥＬ素子１５に流れ込む電流など）もしくはこれらに類する電流あるいは電圧を、検出あるいは出力もしくは選択して処理できるように構成するものであればいずれの構成であってもよい。
It goes without saying that the switch Sx may be formed so as to select each cathode line (anode line), as will be described with reference to FIG. In other words, the configuration of the present invention is such that the voltage applied to each
なお、図１２３の構成図は、ソースドライバ回路（ＩＣ）１４内にＡＤ変換（アナログーデジタル変換回路）、メモリ（フラッシュメモリなど）３５１などを形成または配置するとしたが、これに限定するものではない。たとえば、図１２７に図示するように、ソースドライバ回路（ＩＣ）１４に端子Ａを設け、ここからソース信号線１８に印加あるいは出力されている電圧を出力し、この電圧を外部に配置または構成したＡＤ変換回路１７１１に印加するように構成してもよい。また、図１２７に図示するようにメモリ３５１も外付け部品を用いてもよい。また、図１２４に図示するように、定電流出力回路３３４（もしくは電流階調回路）もソースドライバ回路（ＩＣ）１４外に形成または配置し、この定電流出力回路３３４からの出力電流を各ソース信号線１８に印加できるように構成してもよいことは言うまでもない。
In the configuration diagram of FIG. 123, AD conversion (analog-digital conversion circuit), memory (flash memory, etc.) 351 and the like are formed or arranged in the source driver circuit (IC) 14, but the present invention is not limited to this. Absent. For example, as shown in FIG. 127, a terminal A is provided in the source driver circuit (IC) 14, a voltage applied or output from the
図１２３のブロック図は本発明のソースドライバ回路（ＩＣ）１４を説明するブロック図である。端子９３はアレイ基板のソース信号線１８の端子と接続する。定電流出力回路３３４は電流階調回路である。電圧出力回路３７１は電圧階調回路であり、プログラム電圧を出力する。シフトレジスタ３５２は外部クロックによりスイッチ回路Ｓ（Ｓ１〜Ｓｎ、ｎは画素行数）を順次選択し、端子９３に印加されている電圧をアナログ−デジタル変換回路（Ａ／Ｄ回路）１７１１と接続する。
The block diagram of FIG. 123 is a block diagram for explaining the source driver circuit (IC) 14 of the present invention. The terminal 93 is connected to the terminal of the
Ａ／Ｄ回路１７１１は各ソース信号線１８に印加された電圧（端子９３に印加された電圧）をデジタル化して、ソースドライバ回路（ＩＣ）１４のメモリ３５１に保持する。各メモリのビット数は８ビットであり、メモリ３５１は、画素数分が作製または形成されている。Ａ／Ｄ回路１７１１により、端子９３に印加されている電圧（ソース信号線１８の電位＝駆動用トランジスタ１１ａのゲート端子電圧）をデジタル化するとしたが、これに限定するものではない。アナログ信号をサンプルホールドし、アナログ信号から電圧階調データを生成できる場合は、Ａ／Ｄ回路１７１１は不要である。なお、説明に不要な箇所は省略している。また、本発明の他の実施例と組みあせることができることもいうまでもない。
The A /
図１２３をさらに主要部を取り出すと、図１２６の構成となる。スイッチＳｖをクローズすることによりプログラム電圧が出力される。スイッチＳｉをクローズすることにより定電流が出力される。定電流回路３３４は単位トランジスタで構成される。また、１μＡ、０．５μＡなど規定の電流を選択して出力される構成が例示される。
If the main part of FIG. 123 is further extracted, the configuration of FIG. 126 is obtained. A program voltage is output by closing the switch Sv. A constant current is output by closing the switch Si. The constant
本発明のＥＬ表示パネル（表示装置）は、本発明のソースドライバ回路（ＩＣ）１４を用いる。図１２３において、定電流出力回路３３４は所定の定電流Ｉ１をソース信号線１８に供給する。ゲートドライバ回路１２は順次画素行を選択する。図１２８（ａ）に図示するように、画素１６は駆動用トランジスタ１１ａを介してソース信号線１８に定電流Ｉ１を供給する。駆動用トランジスタ１１ａのゲート端子は、定電流Ｉ１を流せるように電位が変化する（図１２８（ｂ）を参照のこと）。駆動用トランジスタ１１ａのゲート端子電位はスイッチ用トランジスタ１１ｃを介してソース信号線１８と接続されている。したがって、ソース信号線１８の電位をＡ／Ｄ回路で測定すれば、定電流Ｉ１を流す場合の駆動用トランジスタ１１ａのゲート端子電圧を測定あるいは把握することができる。
The EL display panel (display device) of the present invention uses the source driver circuit (IC) 14 of the present invention. In FIG. 123, the constant
以上のことから、定電流Ｉ１を流すプログラム電圧Ｖ１を測定できることになる。前記プログラム電圧Ｖ１は駆動用トランジスタ１１ａの特性カーブ（ゲート電圧−出力電流（Ｖ−Ｉ）カーブ）の一点である。このＶ１から、特性カーブを推定できることになる。なお、プログラム電圧Ｖ１は特性カーブの任意の一点でよい。階調０番目の電圧Ｖ０であってもよい。ただし、階調０番目の定電流は０である。Ｖ０は電流０のときの駆動用トランジスタ１１ａのゲート端子電圧である。
From the above, it is possible to measure the program voltage V1 through which the constant current I1 flows. The program voltage V1 is one point of a characteristic curve (gate voltage-output current (VI) curve) of the driving
表示領域６４の画素１６はレーザーアニ−ル特性ムラなどにより特性がばらついている。しかし、定電流Ｉ１を流し、Ｖ１電圧を測定し、Ｖ１電圧の大きさから各画素の特性を把握することができる。したがって、Ｖ１電圧の大きさから各画素１６の特性カーブを求めることができる。特性カーブは、Ｖ１データからマトリックステーブルあるいはルックアップテーブル変換によりリアルタイムに求める。また、単項あるいは多項の演算式により求めることもできる。
The characteristics of the
ルックアップテーブル１５５１による変換を図１５５に図示している。８ビットの映像データＤＡＴＡはルックアップテーブル１５５１に入力される。測定された８ビットのＶ０ｘ（Ｖ１ｘ）データもルックアップテーブル１５５１に入力される。Ｖ０ｘ（Ｖ１ｘ）データがアドレスとなり、ルックアップテーブル１５５１の１つの階調特性データを指定する。また、映像データＤＡＴＡにより前記指定された階調特性データより、映像データＤＡＴＡに対応する階調ＶＤＡＴＡが選択される。ＶＤＡＴＡは９ビットで出力される。ＶＤＡＴＡは図１４２に図示するように、電子ボリウム２９１に入力され、電子ボリウム２９１は、ＶｂｂとＶｄｄ間の電圧を複数にきざんで出力する。電子ボリウム２９１の出力は電圧階調回路３７１に入力される。
The conversion by the lookup table 1551 is shown in FIG. The 8-bit video data DATA is input to the lookup table 1551. The measured 8-bit V0x (V1x) data is also input to the lookup table 1551. V0x (V1x) data becomes an address, and designates one gradation characteristic data of the lookup table 1551. Further, the gradation VDATA corresponding to the video data DATA is selected from the gradation characteristic data designated by the video data DATA. VDATA is output in 9 bits. As shown in FIG. 142, VDATA is input to the
以上により電圧階調プログラムデータが求まる。つまり、映像階調データは推定あるいは求められたＶ−Ｉカーブで電圧階調プログラムデータに変換される。変換は画素１６ごとに行われる。電圧階調データの精度を高めるためには、定電流出力回路３３４から複数の定電流を発生させ、各定電流を各表示領域６４の画素１６に流し、ソース信号線１８の電位を測定すればよい。
Thus, the voltage gradation program data is obtained. That is, the video gradation data is converted into voltage gradation program data by the estimated or obtained VI curve. Conversion is performed for each
電圧Ｖ１を測定するときは、出力端子９３ａ〜９３ｎから定電流Ｉ１を流し、ゲートドライバ回路１２ａを選択し、選択された画素１６行の駆動用トランジスタ１１ａからＩ１電流を供給する。前記状態で、シフトレジスタ回路３５２は、スイッチＳ１からＳｎを順次選択し、Ａ／Ｄ回路１７１１でソース信号線１８の電位を測定する。Ａ／Ｄ回路１７１１でデジタル変換された８ビットの電圧データは図１２９（ａ）に図示するように、マトリックス状の配置されたＳＲＡＭに格納される。なお、８ビットに限定されるものではない。少なくとも４ビット以上あればいずれのビット数であってもよい。
When measuring the voltage V1, the constant current I1 is supplied from the
図１２９において、ａ、ｂ、ｃ、ｄ、・・・・は画素列を示している。１、２、３、４、・・・・・は画素行を示している。スイッチＳ１〜ｓｎを順次選択し、１画素行の画素１６の駆動用トランジスタ１１ａの特性の測定を完了すると、ゲートドライバ回路１２ａを制御して選択位置を１画素行シフトさせ、次の画素行の画素１６の特性を測定する。
In FIG. 129, a, b, c, d,... Indicate pixel columns. 1, 2, 3, 4,... Indicate pixel rows. When the switches S1 to sn are sequentially selected and the measurement of the characteristics of the driving
図１３０は、図１２３をさらに詳細に記載したブロック図である。図３２、図３４、図３６、図４３などにＡ／Ｄ回路１７１１、メモリ３５１を付加した構成となっている。ＶＤＡＴＡにより、電圧プログラムデータが発生させられる。プリチャージ電圧Ｖｐｃを印加するときは、ＯＲ回路２８６１のＰＣＨＧ端子にＨレベル信号が印加され、スイッチ２２１ａがクローズする。また、プリチャージ電圧ＶｐｃのデータＰＤＡＴＡにより電子ボリウム２９１はプリチャージ電圧Ｖｐｃを発生させ、スイッチ２２１ｃはａ端子を選択し、端子９３からプリチャージ電圧Ｖｐｃが出力される。ソース信号線１８の電位を測定（Ｖ１電圧を測定）するときは、シフトレジスタ回路３５２によりＯＲ回路を介して、順次スイッチ２２１ａをクローズし、またスイッチ２２１ｃはｂ端子側に切り替えられ、Ａ／Ｄ回路１７１１と接続される。測定されたＶ１データはメモリ３５１に格納され、格納されたデータは電圧出力回路３７１で各映像データに対応する階調データＶＤＡＴＡに変換され、画像表示期間に端子９３から出力される。
FIG. 130 is a block diagram illustrating FIG. 123 in more detail. 32, 34, 36, 43, etc., an A /
電圧データはすべての画素１６に対して格納する必要はない。たとえば、図１２９（ｂ）に図示するように、間引いて格納してもよい。図１２９（ｂ）において、画素列は、ａ、ｃ、ｅ、ｇ、ｉ・・・・と格納し、画素行は８画素行置きの８、１６、２４、３２、４０・・・・と格納している。近傍の各画素１６の特性は近似しているから、間引いて取得した画素１６の特性からＳＲＡＭに格納しなかった画素１６の特性を求めることができるからである。
The voltage data need not be stored for every
以上の実施例では、ソースドライバ回路（ＩＣ）１４から１μＡ、０．５μＡなどの定電流Ｉ１をソース信号線１８または駆動用トランジスタ１１ａに供給し、ソース信号線１８の電位Ｖ１を測定する。あるいは電位を推定する。もしくは、該当の画素１６の駆動用トランジスタ１１ａのゲート端子電圧を測定する。また、定電流を流さない時のソース信号線１８の電位Ｖ０を測定するとした（図１３１（ａ）を参照のこと）。この測定したＶ１とＶ０から駆動用トランジスタ１１ａの特性カーブを求め、各階調に対応する電圧プログラムデータを作成する。特性カーブは略２乗カーブである。したがって、Ｖ０を基点とし、一定の刻みを加算して各階調に対する電圧値を求める。また、Ｖ０を基点とし、Ｖ０とＶ１から特性カーブを想定し、各階調に対する電圧値を求める。
In the above embodiment, a constant current I1 such as 1 μA or 0.5 μA is supplied from the source driver circuit (IC) 14 to the
ソースドライバ回路（ＩＣ）１４には、各画素１６のＶ０データ、もしくは各画素１６のＶ０とＶ１データをメモリする。他の階調に対する電圧値は、メモリしたＶ０データ、Ｖ０とＶ１データから映像信号データに対応して、その都度、発生し、発生したプログラム電圧をソース信号線１８に印加する。印加したプログラム電圧はゲートドライバ回路１２ａと同期して、各画素１６の駆動用トランジスタ１１ａのゲート端子に印加され、１フィールド（フレーム）の期間、保持される。
The source driver circuit (IC) 14 stores V0 data of each
また、Ｖ０のみを測定し、特性カーブを想定して電圧階調を求めてもよい。また、図１３１（ｂ）に図示するように、定電流Ｉ２をソース信号線１８に印加し、画素１６の駆動用トランジスタ１１ａからＩ２電流を供給し、Ｉ２電流に対するソース信号線１８の電位Ｖ２を求め、Ｖ０、Ｖ２、Ｖ１から階調電圧を求めてもよい。つまり、本発明の駆動方式は、少なくとも１つの定電流（電流０を含む）からソース信号線１８の電位を測定し、測定した電位から、階調に対応する電圧（プログラム電圧）を求めるものである。
Alternatively, only the voltage V0 may be measured and the voltage gradation may be obtained assuming a characteristic curve. Further, as shown in FIG. 131B, a constant current I2 is applied to the
また、Ｖ０電圧などから特性カーブを求める場合は、Ｖ０電圧から特性カーブ（Ｖ−Ｉカーブ）の傾きが固定であるとしてもよい。図１３２（ａ）はその実施例である。ある画素１６の０階調目の電圧値がＶ０ａとし、他の画素１６の０階調目の電圧値がＶ０ｂとする。Ｖ０ａを用いて点線の特性カーブを発生する。Ｖ０ｂを用いて実線の特性カーブを発生する。点線の特性カーブと実線の特性カーブの傾きは同一であるとして、特性カーブを発生させる。つまり、基点のＶ０ａとＶ０ｂがシフトしたとして特性カーブを発生させる。
When the characteristic curve is obtained from the V0 voltage or the like, the slope of the characteristic curve (VI curve) from the V0 voltage may be fixed. FIG. 132 (a) shows an example thereof. The voltage value of the 0th gradation of a
図１３２（ｂ）は特性カーブの傾きを変化させている。立ち上がり電圧が高い場合（図１３２（ｂ）のＶ０ｂはＶ０ａよりも立ち上がり電圧が高い）は、特性カーブの傾きを小さくする（図１３２（ｂ）の実線は点線よりも傾きが小さい）。立ち上がり電圧が高い場合は、駆動用トランジスタ１１ａのモビリティが悪い場合が多いからである。立ち上がり電圧が低い場合は、特性カーブの傾きを大きくする。立ち上がり電圧が低い場合は、駆動用トランジスタ１１ａのモビリティが良好な場合が多いからである。
FIG. 132B changes the slope of the characteristic curve. When the rising voltage is high (V0b in FIG. 132 (b) has a higher rising voltage than V0a), the slope of the characteristic curve is made smaller (the solid line in FIG. 132 (b) has a smaller slope than the dotted line). This is because when the rising voltage is high, the mobility of the driving
図１３３の実線と点線に一例として図示するように、駆動用トランジスタ１１ａのＶ−Ｉ（ゲート電圧−ドレイン電流）特性は、レーザーアニ−ル条件などにより特性がばらつく。しかし、一例としてＩ１＝１μＡを流し、そのときの駆動用トランジスタ１１ａのゲート電圧Ｖ（実線の駆動用トランジスタ１１ａはＶ１、点線で示す駆動用トランジスタ用１１ａはＶ２）を測定できれば、ゲート電圧Ｖに対する出力電流Ｉが推定できる。また、Ｖ１あるいはＶ２に対する出力電流Ｉが精度よく１μＡであることがわかっているから、各階調に対する出力電流（＝ＥＬ素子１５に流れる電流）をほほ精度よく決定できる。以上の実施例は、Ｉ＝１μＡを測定してＶ−Ｉカーブを推測し、各階調電流を算出するものである。Ｉを０μＡ（階調０が該当）、２μＡ、０．５μＡと複数点にわたって測定し、各電流値に対する駆動用トランジスタ１１ａのゲート端子電圧を測定できれば、さらに良好なＶ−Ｉカーブを決定でき、特性ムラのない良好な画像表示を実現できる。
As illustrated in the solid and dotted lines in FIG. 133 as an example, the VI (gate voltage-drain current) characteristics of the driving
図１２３〜図１３１などで説明した本発明の駆動方法および表示パネルおよび表示装置とそれを用いた平面表示装置では、V０、V1電圧もしくはＩ１電流を測定あるいは対応するデータを求め、測定あるいは求めたデータより駆動用トランジスタ１１ａなどのＶ−Ｉカーブを想定あるいは発生さえるとした。もちろん、あらかじめ、データからＶ−Ｉカーブを求め、あるいは推定し、各階調に対するプログラム電流あるいはプログラム電圧をメモリなどに蓄積しておき、このメモリ（記憶手段）から各階調に対するプログラム電圧またはプログラム電流に対応するデータを読み出し画素１６に印加する。
In the driving method, display panel and display device of the present invention described with reference to FIGS. 123 to 131 and the flat display device using the same, V0, V1 voltage or I1 current is measured or corresponding data is obtained and measured or obtained. It is assumed that the VI curve of the driving
しかし、本発明は、求めたプログラム電流あるいはプログラム電圧のみで駆動するものに限定されるものではない。好ましくは、図３８で説明した電圧＋電流駆動を実施することが好ましい。図１３３、図１２３〜図１３１で説明した本発明の駆動方式Ｖ−Ｉカーブを求め、あるいは対応する階調電圧データを求める。この求めたあるいは得られた階調電圧データが図３８のＡの期間（電圧書き込み期間）に印加する電圧データ、図４８の過電流データとする。Ｂ期間は、図３６などで説明したように、電流階調回路３３４から階調電流データ（プログラム電流）を各ソース信号線１８に印加する（図１２３とその説明も参照のこと）。
However, the present invention is not limited to driving with only the obtained program current or program voltage. Preferably, the voltage + current driving described with reference to FIG. 38 is preferably performed. The driving method VI curve of the present invention described with reference to FIGS. 133 and 123 to 131 is obtained, or the corresponding gradation voltage data is obtained. The obtained or obtained gradation voltage data is the voltage data applied during the period A (voltage writing period) in FIG. 38 and the overcurrent data in FIG. In the period B, as described with reference to FIG. 36 and the like, gradation current data (program current) is applied from the
本発明の表示パネルは、表示期間以外の期間に、電流階調回路３３４などから所定定電流を各画素１６に印加し、定電流に対する駆動用トランジスタ１１ａなどのＥＬ素子１５に電流を供給するトランジスタあるいはそれと同様の動作をするトランジスタのゲート電圧Ｖを取得する。この取得する電圧Ｖは１つ以上の電圧データである。この電圧データを用いて電圧階調回路３７１が発生する映像信号に対応する階調電圧データを求める。あるいは取得した電圧Ｖを用いる。なお所定定電流は、ソースドライバ回路（ＩＣ）１４の外部で発生し、各ソース信号線１８に供給してもよいことは言うまでもない。
The display panel of the present invention is a transistor that applies a predetermined constant current to each
この階調電圧データを図３８のＡ期間に印加する。なお、必ずしもＡ期間が必要でないことは以前に説明した。階調が大きい時は、電流階調回路３３４のデータで十分駆動できるからである。Ａ期間に印加して電圧により、まず目標値に近い輝度まで駆動用トランジスタなどはプログラムされる。さらに、Ｂ期間に印加する電流階調回路３７１から階調電流（プログラム電流）により駆動用トランジスタ１１ａは目標値に近くプログラムされる。図１２３などと図３８、図３６、図４８などの組み合わせによる駆動方法は、低階調領域は測定したＶ０、Ｖ１から求めた駆動用トランジスタのＶ−Ｉカーブにもとづいた電圧プログラムを主として実施し、高階調領域は、電流プログラムを実施することにより、低階調から高階調の全範囲にわたり良好な画像表示を実現できる。
This gradation voltage data is applied during period A in FIG. As described above, the period A is not necessarily required. This is because the data of the
なお、以上の実施例においても、本明細書で記載された画素１６構成、ソースドライバ回路（ＩＣ）14構成、ゲートドライバ回路１２構成、他の駆動方式などを組みあわせて適用できることは言うまでもない。また、本発明の駆動方式を採用して、図５３〜図６４等に記載する表示装置などを構成できることは言うまでもない。
Needless to say, the
以上のことから、図１２３〜図１３１などで説明した本発明の駆動方法は、図３４、図３６、図４８などで説明した駆動方式と組み合わせることにより、すぐれた効果を発揮できる。 From the above, the driving method of the present invention described with reference to FIGS. 123 to 131 and the like can exhibit excellent effects when combined with the driving method described with reference to FIGS. 34, 36, and 48.
以上の事項は、Ｖ０、Ｖ１あるいはそれ以上の電圧値を測定した場合も同様である。なお、測定したＶ０、Ｖ１電圧から特性カーブを発生させるとしたが、ソース信号線１８から測定した電圧データをそのまま使用するものでない。たとえば、図１などの画素構成において、ゲート信号線１７ａにオフ電圧が印加される際に発生する駆動用トランジスタ１１ａのゲート端子への突き抜け電圧の大きさ、影響を考慮して階調電圧を発生させる。つまり、測定された電圧から前述の影響を考慮してＶ−Ｉカーブを作成する。
The same applies to the case where voltage values of V0, V1, or higher are measured. Although the characteristic curve is generated from the measured V0 and V1 voltages, the voltage data measured from the
ソース信号線１８電圧の測定と、測定された電位から階調電圧を求めるのは、電源オン時に実施する。つまり、画像表示前に行う。図１３４（ａ）は電源の立ち上げ波形である。Ａの期間はＶｄｄまで到達する期間である。この期間は、ＥＬ表示装置の回路全体が不安定状態である。したがって、ソース信号線の電圧測定を行うことはできない。Ｂの期間は電源が立ち上がり安定している。画像表示状態ではない。このＢの期間を１フィールド（フレーム）期間以上とり、このＢの期間に定電流に対するソース信号線１８の電位を測定するとともに、階調電圧値を発生させる。その後、Ｃ期間に入り、ＥＬ表示パネルに画像表示を行う（図１３４（ｂ）を参照のこと）。
The measurement of the
ソース信号線１８電圧の測定と、測定された電位から階調電圧を求めるのは、垂直ブランキング期間あるいは水平ブランキング期間に実施してもよい。図１３５（ａ）は水平ブランキング時間に実施した実施例である。映像信号は図１３５のＢの期間にソース信号線１８に印加される。Ａの期間はブランキング時間であり、ソース信号線１８には映像信号は印加されない。このＡの期間にソースドライバ回路（ＩＣ）１４から定電流を出力し、該当の画素行から電流Ｉ１を供給するとともに、ソース信号線１８の電位を測定し、測定した電位から階調電圧を求める。水平ブランキング時間では、すべての表示領域６４の階調電圧を求めることはできない。図１３５（ｂ）に図示するように、ｂの期間に区分された領域（１、２、３、４、５・・・・・）ごとに実施する。
The measurement of the
０階調目に対応するＶ０電圧を図１３４のように電源オン時に測定し、中間あるいは最大階調に対応するＶ１電圧を図１３５のようにブランキング時間に測定してもよい。 The V0 voltage corresponding to the 0th gradation may be measured when the power is turned on as shown in FIG. 134, and the V1 voltage corresponding to the intermediate or maximum gradation may be measured during the blanking time as shown in FIG.
Ｖ０電圧などの低階調部に対応する電圧は、微小定電流（プログラム電流）をソース信号線１８に印加して測定する。したがって、ソース信号線１８の寄生容量の影響を受け、時定数が長い。したがって、ゲートドライバ回路１２ａのクロックを遅くし、十分な時間をかけて低階調部に該当する電圧を測定する。したがって、低階調部の電圧を測定するときは、電源オン時などに測定することが好ましい。
The voltage corresponding to the low gradation portion such as the V0 voltage is measured by applying a minute constant current (program current) to the
なお、以上の実施例では、表示領域６４のすべての画素に対応する定電流を流し、それぞれの画素のソース信号線１８の電位（各画素１６の駆動用トランジスタ１１ａのゲート端子電圧）を測定するとしたが、これに限定するものではない。すべての画素を測定せずとも、任意の画素の周辺の画素の特性は類似しているからである。
In the above embodiment, when a constant current corresponding to all the pixels in the
たとえば、図１３６（ａ）に１画素置きの画素（斜線部に対応する画素）１６を測定し、測定していない画素１６は隣接した画素から作成する。図１３６（ｂ）で図示するように、画素１６ｃの駆動電圧を求めるには、隣接した画素１６ａと画素１６ｂに定電流を流し、対応するソース信号線１８の電位を測定する。今、測定されたデータが画素１６ａは８、画素１６ｂは１２であるとする。画素１６ｃは（８＋１２）／２＝１０として求まる。以上のように定電流に対する画素１６はすべてを測定する必要はない。
For example, in FIG. 136 (a), every other pixel (pixel corresponding to the shaded portion) 16 is measured, and the
また、画素１６は１画素ずつ測定する必要はない。たとえば、図１３７（ａ）に図示するように、２画素行（複数画素行）を同時に選択して、定電流を流してもよい。図１３７に図示するように、２画素行を同時に選択する場合は、定電流Ｉ１は２倍（つまり、Ｉ１×２）をソースドライバ回路（ＩＣ）１４からソース信号線１８に供給する。図１３７（ａ）は２番目と３番目の画素行が選択されている状態を示している。次のクロックでは、画素（３）と画素（４）を選択する駆動でもよいし、画素（４）と画素（５）を選択する駆動のいずれでもよい。
Further, the
ソースドライバ回路（ＩＣ）１４から２・Ｉ１の電流を画素１６（２）と画素１６（３）に供給する。画素１６（２）が出力する電流と、画素１６（３）が出力する電流とを加算した電流は２・Ｉ１であるが、画素１６（２）が出力する電流と、画素１６（３）が出力する電流とは異なっていてもよい。ソース信号線１８の電位は、画素１６（２）の駆動用トランジスタ１１ａのゲート端子電位と画素１６（３）の駆動用トランジスタ１１ａのゲート端子電位が釣り合った電位となる。しかし、隣接した画素の特性は近似するため、ＡＤ回路１７１１で測定される電位から求められた電圧階調データは実用上問題ない。
A current of 2 · I1 is supplied from the source driver circuit (IC) 14 to the pixels 16 (2) and 16 (3). The current obtained by adding the current output from the pixel 16 (2) and the current output from the pixel 16 (3) is 2 · I1, but the current output from the pixel 16 (2) and the current from the pixel 16 (3) are It may be different from the output current. The potential of the
複数画素行を選択する場合は、図１３７（ｂ）に図示するように隣接する必要はない。図１３７（ｂ）は隣接しない画素行を複数選択している。また、連続した１０画素行程度（つまり、ブロック的）にゲート信号線１７ａを選択し、ソース信号線１８の電位を測定してもよい。
When selecting a plurality of pixel rows, it is not necessary to be adjacent as shown in FIG. In FIG. 137 (b), a plurality of non-adjacent pixel rows are selected. Alternatively, the
なお、以上の実施例では、駆動用トランジスタ１１ａに電流を流し、前記電流を流したときの駆動用トランジスタ１１ａのゲート端子電圧を測定するとした。しかし、本発明はこれに限定するものではない。たとえば、画素列ごとに配線あるいは形成されたＶｓｓ端子（カソード端子）に電流計２２０１を接続する。つぎに、０階調目に対応するＶ０電圧を印加し、Ｖ０電圧を印加したときに、電流計２２０１に流れる電流を０あるいは微小な値となるように、印加するＶ０を調整すれば、階調０に対するプログラム電圧Ｖ０が精度よく求めることができる。その他、前記電流計２２０１で測定される電流が１μＡとなるように、駆動用トランジスタ１１ａに印加する電圧を調整すれば１μＡを流す電圧を測定することができる。複数点の電圧と電流の関係を測定すれば、さらに精度のよいＶ−Ｉカーブを推定あるいは求めることができる。
In the above embodiment, a current is supplied to the driving
また、図２に図示するような電圧駆動方式の画素構成であっても、本発明を実施できる。この説明を図１２５に図示している。なお、図１２５では画素１６はマトリックス状に形成または配置されるが、説明を容易にするため２画素分の画素１６のみ図示している。なお、各画素１６に流れるカソード電流（アノード電流）を選択するスイッチＳｘを各カソード（アノード）電流を取り出す位置に形成または構成もしくは配置してもよいことは言うまでもない。この構成は、たとえば、図１２３を応用することにより容易に構成できるので説明を省略する。
Further, the present invention can be implemented even with a voltage-driven pixel configuration as shown in FIG. This description is illustrated in FIG. In FIG. 125, the
電圧駆動の場合は、駆動用トランジスタ１１ａに電圧Ｖ１を印加する必要がある。また、前記電圧Ｖ１により流れる電流ＩはＶｓｓ端子で測定する。たとえば、画素列ごとに配線あるいは形成されたＶｓｓ端子（カソード端子）に電流計２２０１を接続する。または、図１２５に図示するように、カソード電流が流れる経路にピックアップ抵抗Ｒを接続し、電圧計（電圧測定手段）２２０１で抵抗Ｒなお、カソード端子に限定されるものではなく、アノード端子でもよい。また、電流はカソード端子とアノード端子で測定してもよい。また、電流Ｉ１を直接測定することに限定されるものではなく、ピックアップコイルなどで測定してもよい。また、電気力線を測定してもよい。特に精度が必要でないときは、複数あるいはすべてのカソード端子もしくはアノード端子を短絡し、短絡した箇所に電流計２２０１を接続してもよい。
In the case of voltage driving, it is necessary to apply the voltage V1 to the driving
以上のように、駆動用トランジスタ１１ａに電圧階調回路３７１により各ソース信号線１８に既知の電圧Ｖ１を印加し、その電圧に対する出力電流Ｉ１を測定する。もちろん、１つまたは複数のソース信号線１８を選択して既知の電圧を印加してもよい。したがって、図１２８（ｂ）の逆の関係になる。つまり、Ｖ１印加によりＩ１を測定し、このＶ１とＩ１との関係から、図１２８（ｂ）の実線で示す駆動用トランジスタ１１ａのＶ−Ｉ特性を求める。Ｖ１の他、０階調目に対応するＶ０電圧を印加し、Ｖ０電圧を印加したときに、電流計２２０１に流れる電流を０あるいは微小な値となるように、印加するＶ０を調整すれば、階調０に対するプログラム電圧Ｖ０が精度よく求めることができる。そのときは、電圧階調回路３７１の出力電圧を変化させて０になるように調整する。その他、たとえば１μＡが流れるように、駆動用トランジスタ１１ａに印加する電圧Vxを調整する。複数点の電圧Vと電流の関係を測定すれば、さらに精度のよいＶ−Ｉカーブを推定あるいは求めることができる。
As described above, the
図１２５の実施例では、スイッチＳをシフトレジスタ３５２により、クロックに同期させて順次クローズさせている。スイッチＳｘ（ｘ＝１〜ｎ）により各ソース信号線１８に接続された画素１６が選択される。また、選択する画素行の画素１６はゲートドライバ１２ａにより選択され、選択画素行位置は順次シフトされる。
In the embodiment of FIG. 125, the switch S is sequentially closed by the
各スイッチＳが選択されることにより、選択された画素１６のカソード電流Ｉ１（あるいはアノード電流）は抵抗Ｒに流れ込む。カソード電流などにより抵抗Ｒの両端に発生する電圧はＡ／Ｄ変換回路１７１１により、デジタル化され、メモリ３５１に蓄えられる。蓄えられたデータによりプログラム電圧に対応する階調電圧が算出あるいは求められる。もちろん、カソード電流Ｉ１などは電流計により測定してもよいことは言うまでもない。なお、階調０の場合は、抵抗Ｒの両端に発生する電圧は０であることは言うまでもない。また、カソード電流の方向は吐き出し方向の場合もある。
By selecting each switch S, the cathode current I1 (or anode current) of the selected
以上のように、本発明は、駆動用トランジスタ１１ａに電圧あるいは電流を印加あるいは供給し、この印加した電圧あるいは電流に対して駆動用トランジスタなど（図１６のカレントミラーの画素構成ではトランジスタ１１ｂ）から出力される電流あるいは測定することにより、駆動用トランジスタのＶ−Ｉカーブを求め、この求めたＶ−Ｉカーブから各階調に対応するプログラム電圧あるいはプログラム電流を求めるものである。つまり、既知の電圧あるいは電流を各ソース信号線１８に印加し、出力される電流あるいは電圧を測定し、もしくは、出力される電流あるいは電圧が所定の値となるように、ソース信号線１８に印加する電圧または電流を調整することにより、ＥＬ素子１５に電流を供給する駆動用トランジスタのＶ−Ｉカーブを求め、あるいは類推し、各階調に対するプログラム電圧あるいはプログラム電流を決定するものである。
As described above, the present invention applies or supplies a voltage or current to the driving
図１３８は電圧プログラムの画素構成における本発明の第２の実施例での適用例である。画素１６の駆動用トランジスタ１１ａはＰチャンネルトランジスタで形成されている。また、電流Ｉ１はアノード端子Ｖｄｄ側に供給される。
FIG. 138 shows an application example of the pixel configuration of the voltage program in the second embodiment of the present invention. The driving
電圧駆動の場合は、駆動用トランジスタ１１ａに電圧Ｖ１を印加する必要がある。また、前記電圧Ｖ１により流れる電流Ｉ１はＶｄｄ端子側で測定する。たとえば、図１３８に図示するように、アノード電流が流れる経路にピックアップ抵抗Ｒを接続し、電圧計（Ａ／Ｄ変換回路１７１１）などＲの両端の電圧を測定する。
In the case of voltage driving, it is necessary to apply the voltage V1 to the driving
以上のように、駆動用トランジスタ１１ａに電圧階調回路３７１により各ソース信号線１８に既知の電圧Ｖ１を印加し、その電圧に対する出力（入力）電流Ｉ１を測定する。もちろん、１つまたは複数のソース信号線１８を選択して既知の電圧を印加してもよい。したがって、図１２８（ｂ）の逆の関係になる。つまり、Ｖ１印加によりＩ１を測定し、このＶ１とＩ１との関係から、図１２８（ｂ）の実線で示す駆動用トランジスタ１１ａのＶ−Ｉ特性を求める。Ｖ１の他、０階調目に対応するＶ０電圧を印加してもよい。Ｖ０電圧の場合はＶ０電圧を印加したときに、電流計２２０１に流れる電流を０あるいは微小な値となるように、印加するＶ０を調整すれば、階調０に対するプログラム電圧Ｖ０が精度よく求めることができる。そのときは、電圧階調回路３７１の出力電圧を変化させて０になるように調整する。その他、たとえば１μＡが流れるように、駆動用トランジスタ１１ａに印加する電圧Vxを調整する。複数点の電圧Vと電流の関係を測定すれば、さらに精度のよいＶ−Ｉカーブを推定あるいは求めることができる。
As described above, the
図１３８の実施例でも図１２５と同様に、スイッチＳをシフトレジスタ３５２により、クロックに同期させて順次クローズさせている。スイッチＳｘ（ｘ＝１〜ｎ）により各ソース信号線１８に接続された画素１６が選択される。また、選択する画素行の画素１６はゲートドライバ１２ａにより選択され、選択画素行位置は順次シフトされる。
In the embodiment of FIG. 138, as in FIG. 125, the switches S are sequentially closed by the
各スイッチＳが選択されることにより、選択された画素１６にアノード電流が流れ込む。アノード電流により抵抗Ｒの両端に電圧が発生する。発生する電圧はＡ／Ｄ変換回路１７１１により、デジタル化され、メモリ３５１に蓄えられる。蓄えられたデータによりプログラム電圧に対応する階調電圧が算出あるいは求められる。もちろん、カソード電流Ｉ１などは電流計により測定してもよいことは言うまでもない。なお、階調０の場合は、抵抗Ｒの両端に発生する電圧は０であることは言うまでもない。また、カソード電流の方向は吐き出し方向の場合もある。
By selecting each switch S, an anode current flows into the selected
図１２５、図１３８では、ソース信号線１８に電圧Ｖｘを印加し、そのときに流れる電流Ｉ１を測定して、Ｖ−Ｉ特性を求めるとしたが、本発明はこれに限定するものではない。たとえば、図１５４に図示するように、ピックアップ抵抗Ｒの電圧が所定電圧（Ｖ１、Ｖ０、つまり電流Ｉ１を測定）となるように、ソース信号線１８に印加する電圧Ｖｘを調整してもよい。つまり、Ｉ１電流になるときのソース信号線１８に印加した電圧Ｖｘを調整する。このＶｘ−Ｉ１の関係からＶ−Ｉ特性を決定する。
In FIGS. 125 and 138, the voltage Vx is applied to the
ソース信号線１８に電圧Ｖｘを印加することにより、駆動用トランジスタ１１ａからのカソード電流Ｉ１が流れる。カソード電流Ｉ１はピックアップ抵抗Ｒで電圧に変換されて測定される。測定される電圧Ｖ＝Ｉ１×Ｒとなるように、ソース信号線１８に印加する電圧Ｖｘを調整する。
By applying the voltage Vx to the
図１５４の実施例でも図１２５と同様に、スイッチＳをシフトレジスタ３５２により、クロックに同期させて順次クローズさせている。スイッチＳｘ（ｘ＝１〜ｎ）により各ソース信号線１８に接続された画素１６が選択される。また、選択する画素行の画素１６はゲートドライバ１２ａにより選択され、選択画素行位置は順次シフトされる。
In the embodiment of FIG. 154 as well as in FIG. 125, the switch S is sequentially closed by the
各スイッチＳが選択されることにより、選択された画素１６にアノード電流が流れ込む。アノード電流により抵抗Ｒの両端に電圧が発生する。ソース信号線１８に印加した電圧はＡ／Ｄ変換回路１７１１により、デジタル化され、メモリ３５１に蓄えられる。蓄えられたデータによりプログラム電圧に対応する階調電圧が算出あるいは求められる。他の構成は図１２５、図１３８と同様あるいは類似であるので説明を省略する。
By selecting each switch S, an anode current flows into the selected
本発明は測定した電圧あるいは電流はフラッシュメモリなどに記憶させ、この記憶したデータに基づいて、映像信号にたいするプログラム電圧またはプログラム電流を求め画素１６に印加するものである。したがって、画素構成は、図１、図２、図１６、図１７、図１８、図１９、図２１などの電流プログラム、電圧プログラムのいずれであっても本発明の実施例を適用することができる。
In the present invention, the measured voltage or current is stored in a flash memory or the like, and a program voltage or a program current for the video signal is obtained and applied to the
測定あるいは取得した電圧データＶは、フラッシュメモリなどに格納し、フラッシュメモリからデータをコントローラＩＣ７２２のメモリに転送して映像データに対応するプログラム電圧またはプログラム電流を発生させる。しかし、フラッシュメモリの読み出し速度は低速である。本発明では、図１３９に図示するように、フラッシュメモリ３１９１を複数個、表示装置に実装する。実装したフラッシュメモリ３１９１からコントローラ７２２の制御により、対応するソースドライバ回路（ＩＣ）１４に電圧データを転送している。各ソースドライバ回路（ＩＣ）１４は転送された電圧データによりＶ−Ｉカーブを発生させ、映像データに対応するプログラム電圧またはプログラム電流をソース信号線１８出力し、対応する画素１６に駆動用トランジスタ１１ａに印加する。
The measured or acquired voltage data V is stored in a flash memory or the like, and the data is transferred from the flash memory to the memory of the
以上に説明した本発明の技術的思想は、本発明の他の実施例と組み合わせることができることはいうまでもない。また、以上の本発明の技術的思想を用いて、ソースドライバ回路（ＩＣ）１４などの半導体、表示パネル、表示装置を構成できることは言うまでもない。 Needless to say, the technical idea of the present invention described above can be combined with other embodiments of the present invention. Further, it goes without saying that a semiconductor such as the source driver circuit (IC) 14, a display panel, and a display device can be configured using the above technical idea of the present invention.
以上のように実施することにより、Ｖ−Ｉカーブを精度よく求めることができる。求められた電圧はプログラム電圧となり、また、プログラム電流となる。各プログラム電流、プログラム電圧は映像信号に対応する。 By implementing as mentioned above, a VI curve can be calculated | required accurately. The obtained voltage becomes a program voltage and a program current. Each program current and program voltage correspond to a video signal.
図１４０に図示するように、電圧データは、求められたＶ−Ｉカーブより映像信号データに対応するように変換されて９ビットのデータとなる。８ビット以上の９ビットとしているのは、立ち上がり電圧Ｖｔ以下の電圧を発生させるためである。つまり、プログラム電流の範囲よりのプログラム電圧範囲が広く必要である。 As shown in FIG. 140, the voltage data is converted to 9-bit data by corresponding to the video signal data from the obtained VI curve. The reason why the number of bits is not less than 8 bits and 9 bits is to generate a voltage not higher than the rising voltage Vt. That is, a wider program voltage range than the program current range is required.
映像信号に対応するＶＤＡＴＡは、電圧階調回路３７１に入力され、図３８のＡ期間（電圧）にソース信号線１８にプログラム電圧として印加される。このプログラム電圧は、Ｖ−Ｉカーブで補正されているから、各画素１６の駆動用トランジスタ１１ａの特性バラツキを反映している。つまり、電圧オフセットキャンセルされた値となっている。Ａ期間のこのプログラム電圧により、ソース信号線１８は、目標の電流が精度よくＥＬ素子１５に流れるように充放電される。次に、ＩＤＡＴＡは、電流階調回路３３４でプログラム電流に変換され、ソース信号線１８に供給される。供給期間は、図３８のＢ期間である。図３８などでも説明したように、プログラム電流は非常に精度が高いものである。したがって、精度のよいＡ期間のプログラム電圧とＢ期間のプログラム電圧により、画素１６のコンデンサ１９には、目標の電流がＥＬ素子１５に流れるようにプログラムされる。つまり、電圧＋電流プログラムを実施できる。
VDATA corresponding to the video signal is input to the
なお、図１４０では、Ａ期間の電圧印加と、Ｂ期間の電流印加の両方を１Ｈ期間（１水平走査期間）に実施するとしたが、これに限定するものではない。たとえば、低階調領域では１Ｈのすべての期間をＡ期間としてもよい。また、高階調領域では１Ｈのすべての期間をＢ期間としてもよい。低階調領域では、プログラム電流は微小でありほとんどソース信号線１８の充放電には影響を与えないからである。また、低階調領域では、プログラム電圧が支配的となるからである。
In FIG. 140, both the voltage application in the A period and the current application in the B period are performed in the 1H period (one horizontal scanning period), but the present invention is not limited to this. For example, in the low gradation region, all periods of 1H may be set as the A period. In the high gradation region, all periods of 1H may be set as the B period. This is because, in the low gradation region, the program current is very small and hardly affects the charging / discharging of the
以上の実施例では、電圧＋電流プログラム駆動を実施することにより、あたかも、低階調領域では電圧オフセットキャンセルを実施しているように駆動され、高階調領域では、電流プログラム駆動を実施していることなる。したがって、電圧駆動の効果と電流駆動の効果が補間して実施することできる。 In the above embodiment, by performing voltage + current program driving, it is driven as if voltage offset cancellation is performed in the low gradation region, and current program driving is performed in the high gradation region. It will be different. Therefore, the effect of voltage driving and the effect of current driving can be interpolated.
図１４０における電流データＩＤＡＴＡと、電圧データＶＤＡＴＡの関係は、図１４１のように示される。図１４０において、Ｖｔとは駆動用トランジスタの立ち上がり電圧であり、Ｖｔ電圧以下では、ＥＬ素子１５には電流が供給されない。Ｖｔ電圧は駆動用トランジスタの特性バラツキにより各駆動用トランジスタで異なっている。したがって、ＶＤＡＴＡはすべての駆動用トランジスタをオフ状態（電流が流れない）にする電圧Ｖｂｂを原点とする必要がある。つまり、ＶＤＡＴＡはＶｂｂ電圧を０とし、９ビット（５１２）きざみとしている。一方、プログラム電流であるＩＤＡＴＡは、ＥＬ素子１５に電流が流れないときは、０であるから、０を限定とし、８ビット（２５６きざみ）としている。
The relationship between the current data IDATA and the voltage data VDATA in FIG. 140 is as shown in FIG. In FIG. 140, Vt is the rising voltage of the driving transistor, and no current is supplied to the
図１４０の構成を図３６に適用し、さらに詳しく図示すれば図１４２となる。ＶＤＡＴＡは電子ボリウム２９１に入力され、電子ボリウム２９１は、ＶｂｂとＶｄｄ間の電圧を複数にきざんで出力する。電子ボリウム２９１の出力は電圧階調回路３７１に入力される。なお、電圧階調回路３７１は電子ボリウム２９１を含むと考えてもよい。他の構成は、図３６と同様であるので説明を省略する。
If the configuration of FIG. 140 is applied to FIG. 36 and shown in more detail, FIG. 142 is obtained. VDATA is input to the
図１４０、図１４２に図示するように、１つの画素１６には、プログラム電流データ（ＩＤＡＴＡ）とプログラム電圧データ（ＶＤＡＴＡ）が必要である。したがって、図１４９（ａ）に図示するように倍速でＩＤＡＴＡ、ＶＤＡＴＡを伝送している。しかし、倍速伝送は回路系の負担が大きい。この課題を解決するために、まず、アレイ３０の作製方法などについて説明をする。
As shown in FIGS. 140 and 142, one
画素１６のトランジスタ１１を構成する半導体膜は、低温ポリシリコン技術において、レーザーアニ−ルにより形成するのが一般的である。このレーザーアニ−ルの条件のバラツキがトランジスタ１１特性のバラツキとなる。しかし、１画素１６内のトランジスタ１１の特性が一致していれば、図１の画素構成で電流プログラムを行う方式では、所定の電流がＥＬ素子１５に流れるように駆動することができる。この点は、電圧プログラムにない利点である。レーザーとしてはエキシマレーザーを用いることが好ましい。
The semiconductor film constituting the
なお、本発明において、アレイ３０の半導体膜の形成は、レーザーアニール方法に限定するものではなく、熱アニ-ル方法、固相（ＣＧＳ）成長による方法でもよい。その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。
本発明では図１４８に示すように、アニ−ルの時のレーザー照射スポット（レーザー照射範囲）７２をソース信号線１８に平行に照射する。また、１画素列に一致するようにレーザー照射スポット７２を移動させる。もちろん、１画素列に限定するものではなく、たとえば、ＲＧＢを1画素１６という単位でレーザーを照射してもよい（この場合は、３画素列ということになる）。また、複数の画素に同時に照射してもよい。また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない（通常、移動するレーザー光の照射範囲はオーバーラップするのが普通である）。
画素はＲＧＢの３画素で正方形の形状となるように作製されている。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポット７２を縦長にしてアニ−ルすることにより、１画素内ではトランジスタ１１の特性バラツキが発生しないようにすることができる。また、１つのソース信号線１８に接続されたトランジスタ１１の特性（モビリティ、Ｖｔ、Ｓ値など）を均一にすることができる（つまり、隣接したソース信号線１８のトランジスタ１１とは特性が異なる場合があるが、１つのソース信号線に接続されたトランジスタ１１の特性はほぼ等しくすることができる）。
In the present invention, the formation of the semiconductor film of the
In the present invention, as shown in FIG. 148, a laser irradiation spot (laser irradiation range) 72 at the time of annealing is irradiated in parallel to the
The pixels are made of three pixels of RGB and have a square shape. Accordingly, each of the R, G, and B pixels has a vertically long pixel shape. Therefore, by making the
一般的にレーザー照射スポット７２の長さは１０インチというように固定値である。このレーザー照射スポット７２を移動させるのであるから、１つのレーザー照射スポット７２を移動できる範囲内におさまるようにパネルを配置する必要がある（つまり、パネルの表示領域６４の中央部でレーザー照射スポット７２が重ならないよういする）。
In general, the length of the
図１４８の構成では、レーザー照射スポット７２の長さの範囲内に３つのパネルが縦に配置されるように形成されている。レーザー照射スポット７２を照射するアニ−ル装置はガラス基板７４の位置決めマーカー７３ａ、７３ｂを認識（パターン認識による自動位置決め）してレーザー照射スポット７２を移動させる。位置決めマーカー７３の認識はパターン認識装置で行う。アニ−ル装置（図示せず）は位置決めマーカー７３を認識し、画素列の位置をわりだす（レーザー照射範囲７２がソース信号線１８と平行になるようにする）。画素列位置に重なるようにレーザー照射スポット７２を照射してアニ−ルを順次行う。
In the configuration of FIG. 148, three panels are formed vertically within the range of the length of the
図１４８で説明したレーザーアニ−ル方法（ソース信号線１８に平行にライン状のレーザースポットを照射する方式）は、有機ＥＬ表示パネルの電流プログラム方式の時に特に採用することが好ましい。なぜならば、ソース信号線に平行方向にトランジスタ１１の特性が一致しているためである（縦方向に隣接した画素トランジスタの特性が近似している）。そのため、電流駆動時にソース信号線の電圧レベルの変化が少なく、電流書き込み不足が発生しにくい。駆動用トランジスタ１１ａの特性が一致するとは、たとえば図１４１においてＶｔ電圧が一致あるいは類似していることである。したがって、ソース信号線１８に沿った画素の駆動用トランジスタ１１ａのＶｔに対するプログラム電圧は略一致してことになる。ソース信号線１８に平行にレーザーを照射し、そのレーザー照射範囲７２をソース信号線１８に垂直に移動させているからである。
The laser annealing method (method of irradiating a line-shaped laser spot parallel to the source signal line 18) described with reference to FIG. 148 is particularly preferably used in the current programming method of the organic EL display panel. This is because the characteristics of the
１つのソース信号線１８に接続された駆動用トランジスタ１１ａの特性が一致していることは電流駆動において以下の利点がある。たとえば、白ラスター表示であれば、隣接した各画素のトランジスタ１１ａに流す電流はほぼ同一のため、ソースドライバＩＣ１４から出力する電流振幅の変化が少ない。もし、図１のトランジスタ１１ａの特性が同一であり、各画素に電流プログラムする電流値が画素列で等しいのであれば、電流プログラム時のソース信号線１８の電位は一定である。したがって、ソース信号線１８の電位変動は発生しない。また、電圧＋電流駆動を実施する場合においても、印加する電圧（プログラム電圧）は変化させる必要がないということになる。また、１つのソース信号線１８に接続されたトランジスタ１１ａの特性がほぼ同一であれば、ソース信号線１８の電位変動は小さいことになる。このことは、ソース信号線１８に沿った画素のＶ０電圧は略同一の値としてもよいことを意味する。また、Ｖ−Ｉ特性も略一致しているため、Ｖ１電圧なども同一でよい。つまり、ソース信号線１８に沿った画素のＶ−Ｉ特性は略一致していると考えてよい。
The matching of the characteristics of the driving
なお、ゲート信号線１８に平行にレーザーを照射し、そのレーザー照射範囲７２をゲート信号線１８に垂直に移動させル場合は、ゲート信号線１８に沿った画素のＶ０電圧は略同一の値としてもよいことを意味する。また、Ｖ−Ｉ特性も略一致しているため、Ｖ１電圧なども同一でよい。つまり、ゲート信号線１８に沿った画素のＶ−Ｉ特性は略一致していると考えて以下の実施例を適用することは言うまでもない。
When laser is irradiated in parallel to the
図１４８のようにアレイを作製することにより、ソース信号線１８に沿って駆動用トランジスタ１１ａのＶ０特性などのプログラム電圧が略一致している。したがって、複数画素のＶ０電圧などが同一であってもよい。
By producing the array as shown in FIG. 148, the program voltages such as the V0 characteristics of the driving
図１５０はソース信号線１８に沿った２画素のＶ０電圧を同一にした実施例である。Ｖ０電圧は駆動用トランジスタ１１ａで異なる。図１５０などの以下で示す実施例では、異なるＶ０電圧をＶ０ｘとし、ｘの添え字をつけて示している（Ｖ０１、Ｖ０２など）。なお、Ｖ０などのＶＤＡＴＡは複数画素で共通にするが、ＩＤＡＴＡが各画素で映像信号に対応して異ならせている。もちろん、画像の解像度が必要でない場合は、ＩＤＡＴＡも複数画素で共通にしてもよいことは言うまでもない。
FIG. 150 shows an embodiment in which the V0 voltages of two pixels along the
図１５０（ａ）は第１Ｆ（フィールド（フレーム））の状態である。図１５０（ａ）の点線で示すように奇数画素行と偶数画素行でＶ０電圧を共通にしている。このように構成することにより、２つのＩＤＡＴＡに対して１つのＶＤＡＴＡを伝送することだけでよい。したがって、図１４９のＩＤＡＴＡ、ＶＤＡＴＡの伝送速度は、１．５倍速で済むことになる。 FIG. 150A shows the state of the first F (field (frame)). As indicated by the dotted line in FIG. 150A, the odd-numbered pixel row and the even-numbered pixel row share the V0 voltage. With this configuration, it is only necessary to transmit one VDATA to two IDATA. Therefore, the transmission rate of IDATA and VDATA in FIG. 149 can be 1.5 times faster.
しかし、図１５０のように、２画素に共通のＶＤＡＴＡにすると、解像度が低下する可能がある。この課題に対しては、図１５０（ｂ）に図示するように、第１Ｆ（フィールド（フレーム））の次の第２Ｆ（フィールド（フレーム））では、偶数画素行と奇数画素行で共通にしている（点線で示している）。第３Ｆ（フィールド（フレーム））では、図１５０（ａ）のようにＶＤＡＴＡを共通にする（Ｖ−Ｉカーブを共通にする）。 However, as shown in FIG. 150, when VDATA common to two pixels is used, the resolution may be lowered. To solve this problem, as shown in FIG. 150B, in the second F (field (frame)) next to the first F (field (frame)), the even pixel rows and the odd pixel rows are made common. Yes (indicated by a dotted line). In the third F (field (frame)), VDATA is made common (V-I curve is made common) as shown in FIG.
図１５１では、ソース信号線１８に沿った画素１６のＶ０データ（Ｖ−Ｉカーブ）を共通にした実施例である。図１４８の実施例のようにアレイを形成する場合に有効である。Ｖ０電圧は、１つの画素列のＶ０、Ｖ１、Ｖ−Ｉカーブなどを平均化してものを用いる。
FIG. 151 shows an example in which V0 data (VI curve) of the
平均化の方法としては各画素列のソース信号線１８に定電流（０電流を含む）を印加し、第１番目の画素行から最後の画素行まで順次選択し、選択するごとにソース信号線１８のＶ０あるいはＶ１電圧を測定する。測定後、得られたＶ１またはＶ０電圧を平均化して、プログラム電圧Ｖ０、Ｖ１を求める。
As an averaging method, a constant current (including zero current) is applied to the
図１５２は、ＲＧＢの画素でＶ０電圧などを共通にした実施例である。近接したＶ０電圧は略一致しているからである。図１５２のようにＲＧＢで共通にする場合は、ＩＤＡＴＡ、ＶＤＡＴＡの伝送は、図１４９（ｂ）のようになる。ＲＧＢで共通のＶＤＡＴＡを伝送し、次に各ＲＧＢ画素のＩＤＡＴＡを伝送する。以上のように構成すれば、伝送速度はほとんど高くならない。 FIG. 152 shows an embodiment in which V0 voltage and the like are shared by RGB pixels. This is because the adjacent V0 voltages substantially match. When common to RGB as shown in FIG. 152, transmission of IDATA and VDATA is as shown in FIG. 149 (b). RGB common VDATA is transmitted, and then IDATA of each RGB pixel is transmitted. If configured as described above, the transmission speed hardly increases.
当然のことながら、図１５３に図示するようにマトリックス状（ブロック状）にＶ０電圧などを共通にしてもよいことは言うまでもない。 Of course, as shown in FIG. 153, it is needless to say that the V0 voltage or the like may be shared in a matrix (block).
なお、図１５０などの実施例では、複数画素においてＶ０電圧を共通にするとしたが、これに限定するものではなく、複数画素のＶ１電圧などを一致させてもよい。また、本発明は複数画素でＶ−Ｉ特性を共通にするという技術的思想である。したがって、Ｖ０、Ｖ１電圧を複数画素で共通にすることに限定されるものではない。Ｖ−Ｉカーブを共通にするとしてよい。また、２画素に限定されるものではないことも言うまでもない。 In the embodiment shown in FIG. 150 and the like, the V0 voltage is made common to a plurality of pixels. However, the present invention is not limited to this, and the V1 voltages of the plurality of pixels may be matched. Further, the present invention is a technical idea that a plurality of pixels share a VI characteristic. Therefore, the present invention is not limited to making the V0 and V1 voltages common to a plurality of pixels. The VI curve may be shared. Needless to say, the number of pixels is not limited to two.
以上の実施例は、定電流をソース信号線１８に印加し、Ｖ０電圧を測定するとした。この動作を実施することによりＶ−Ｉカーブを求める。同時に、本発明では、画素１６の欠陥などを検出することができる。以下その実施例について説明をする。
In the above embodiment, a constant current is applied to the
図１４３に図示するように、ソースドライバ回路１４から定電流Ｉ１を流す。定電流Ｉ１は画素１６の駆動用トランジスタ１１ａから流れ込んでくる。駆動用トランジスタ１１ａはＩ１の電流を流すようにゲート端子電位を変化させる。ＡＤ変化回路１７１１はゲート端子電位を測定する。図１４３に図示するように、駆動用トランジスタ１１ａにＳＤショート（チャンネルショート）が発生すると、Ｖｄｄ端子電位がソース信号線１８に印加させる。したがって、ＡＤ変換回路１７１１が測定する電位は、Ｖｄｄ電位となる。つまり、ＡＤ変換回路１７１１でＳＤショートを検出できる。
As illustrated in FIG. 143, a constant current I1 is supplied from the
図１２３などの回路構成によれば、ソース信号線１８に定電流Ｉ１が流れるから、ゲート信号線１７ａ（Ｇ１、Ｇ２、Ｇ３、・・・・・・・・・、Ｇｎ １は画面最初の画素行番号、ｎは画面最後の画素行番号）を順次シフトしていくと（図１４６（ｂ）を参照のこと）、図１４６（ａ）の電圧（電流）波形を測定することができる。ＡＤ変換回路１７１１は図１４６（ｃ）の取り込み信号に同期してソース信号線１８の電位を取り込む。この電圧波形をパーソナルコンピュータ（ＰＣ）などのデータ収集手段および制御手段に取り込む。
According to the circuit configuration of FIG. 123 and the like, since the constant current I1 flows through the
図１４６がソース信号線１８の電位（出力される電流または電圧）を測定する回路（検査回路）のタイミングチャートである。図１４６（ａ）は１Ｈに同期したソース信号線１８の電位（電圧または電流）変化を示している。図１４６（ｂ）はゲート信号線１７ｂの電位を図示している。つまり、１画素行ずつオン電圧位置がシフトされていることを示している。この選択画素行に同期して、選択された画素行のトランジスタ１１ａが動作し、ソース信号線１８の電位が変化する。
FIG. 146 is a timing chart of a circuit (inspection circuit) that measures the potential (output current or voltage) of the
図１４６（ｃ）はＡＤ変換回路１７１１へのデータ取り込み信号である。なお、取り込み信号は、説明を容易にするため、また作図を容易にするため１画素列分について記載している。実際には、図１２３のスイッチＳｘ（ｘ＝１〜ｎ ｎは最大画素列番号）があるから、このｘの個数分の取り込み信号が必要である。このデータ取り込み信号の立ち上がりでデータ入力手段にデータが取り込まれる。
FIG. 146 (c) shows a data capture signal to the
ＰＣでは取り込まれたデータの値を評価／判断する。また、データの値を蓄積する。この結果により、アレイあるいはパネルの欠陥状態、欠陥位置、欠陥モード、不良状態などを検出あるいは検査する。 The PC evaluates / determines the value of the captured data. In addition, data values are accumulated. Based on this result, the defect state, defect position, defect mode, defect state, etc. of the array or panel are detected or inspected.
図１４３の画素構成で、ゲート信号線１７ａにオン電圧を印加し、ゲート信号線１７ｂにオフ電圧を印加した状態では、Ｖｄｄ端子→トランジスタ１１ａのＳＤショート→トランジスタ１１ｃ→ソース信号線１８への電流経路が生じる。
In the pixel configuration of FIG. 143, in a state where an on voltage is applied to the
トランジスタ１１ａにソース端子Ｓ−ドレイン端子Ｄ間ショート（ＳＤショートまたはチャンネルショートと呼ぶ）が発生していると、ソース信号線１８にはＶｄｄ電圧が出力される。したがって、トランジスタ１１ａのＳＤショート（画素欠陥）を電気的に検出できる（図１４７（ａ）を参照のこと）。
When a short-circuit between the source terminal S and the drain terminal D (referred to as an SD short or a channel short) occurs in the
ゲート信号線１７ａが断線していれば、プログラム電流Ｉ１の経路は発生しないので、ソース信号線１８の電位がグランド電位に近くなる（図１４７（ｂ）のゲート断線を参照のこと）。したがって、ゲート信号線１７ａの断線などの線欠陥も検出できる（検査できる）。もちろん、ソース信号線が断線していれば、出力が全くでないのでソース信号線１８の断線を検出できる。
If the
また、すべてのゲート信号線１７ａにオフ電圧を印加した状態で、規定以外の電圧がソース信号線１８に出力されていれば、いずれかの画素１６のトランジスタ１１ｃあるいはトランジスタ１１ｂに欠陥が発生しているということを検出もできる。また、Ｖｄｄ端子にＶｄｄ電圧（アノード電圧）を印加するか、Ｖｄｄ端子をオープンにするかを変化させることにより、ソース信号線１８に出力される信号が変化する。この変化により画素１６内で発生している欠陥を詳細に検討、検査することができる。また、カソード電極に対しても、信号印加状態でより、ソース信号線１８に出力される信号が変化するから、画素１６の欠陥を検出できる。
In addition, if a voltage other than the specified voltage is output to the
逆に、ソース信号線１８に信号を印加し、カソード電極に出力される信号を検出することにより画素１６の欠陥などを検出できることは言うまでもない。この場合も、画素行を選択するオン電圧位置を順次走査することにより実施すればよい。
On the contrary, it goes without saying that a defect or the like of the
ゲートドライバ回路１２により選択する画素行位置を順次シフトし、シフト動作と同期してソース信号線１８の電位を順次測定している。以上の動作を画面６４の上から下まで実施する（１画素列の検査が完了する）ことにより表示パネル（アレイ基板３０）の検査を行うことができる。
The pixel row position selected by the
以上のように構成あるいは動作させることにより、Ｖ−Ｉカーブの発生のためのＶ１、Ｖ０電圧の測定と同時にアレイ３０の画素欠陥などの検査も同時に実施することができる。
By configuring or operating as described above, it is possible to simultaneously inspect the pixel defects and the like of the
なお、本発明の実施例において、各画素でＶ０電圧などを測定するとしたが、これに限定するものでない。たとえば、図１４８などのように、アレイ３０が形成される場合は、ソース信号線１８に沿った画素列（レーザー照射範囲に沿った画素領域）で共通のＶ０、Ｖ１、Ｖ−Ｉカーブとしてもよいことは言うまでもない。たとえば、画素列でＶ０電圧を共通にする場合は、Ｖ０電圧は画素列ごとに１つだけ測定するだけでよいことは言うまでもない。また、図１５０〜図１５３のようにＶ−Ｉカーブ、プログラム電圧Ｖ０、Ｖ１などを設定してもよい。
In the embodiment of the present invention, the V0 voltage and the like are measured at each pixel, but the present invention is not limited to this. For example, as shown in FIG. 148, when the
以下、本発明のＥＬ表示パネルまたはＥＬ表示装置もしくはその駆動方法などを用いた装置などについて説明をする。以下の装置は、以前に説明した本発明の装置または方法を実施する。図５３は情報端末装置の一例としての携帯電話の平面図である。筐体１３３３にアンテナ１３３１、テンキー１３３２などが取り付けられている。１３３２などが表示色切換キーあるいは電源オンオフ、フレームレート切り換えキーである。
Hereinafter, an EL display panel or an EL display device of the present invention or a device using the driving method thereof will be described. The following apparatus implements the previously described apparatus or method of the present invention. FIG. 53 is a plan view of a mobile phone as an example of an information terminal device. An
キー１３３２を１度押さえると表示色は８色モードに、つづいて同一キー１３３２を押さえると表示色は４０９６色モード、さらにキー１３３２を押さえると表示色は２６万色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスイッチとする。 If the key 1332 is pressed once, the display color is set to the 8-color mode, then the same key 1332 is pressed, the display color is set to 4096 color mode, and if the key 1332 is pressed, the display color is set to the 260,000 color mode. But you can. The key is a toggle switch that changes the display color mode each time it is pressed.
図５４は本発明の実施の形態におけるビューファインダの断面図である。但し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図５４において、接眼カバーを省略している。以上のことは他の図面においても該当する。 FIG. 54 is a cross-sectional view of the viewfinder in the embodiment of the present invention. However, it is schematically drawn for easy explanation. In addition, there are parts that are partially enlarged or reduced, and some parts are omitted. For example, in FIG. 54, the eyepiece cover is omitted. The above also applies to other drawings.
ボデー１３３３の裏面は暗色あるいは黒色にされている。これは、ＥＬ表示パネル（表示装置）１３３４から出射した迷光がボデー１３３３の内面で乱反射し表示コントラストの低下を防止するためである。また、表示パネルの光出射側には位相板（λ／４板など）３８、偏光板３９などが配置されている。このことは図３、図４でも説明している。
The back surface of the
接眼リング１３４１には拡大レンズ１３４２が取り付けられている。観察者は接眼リング１３４１をボデー１３３３内での挿入位置を可変して、表示パネル１３３４の表示画面６４にピントがあうように調整する。
A magnifying
また、必要に応じて表示パネル１３３４の光出射側に正レンズ１３４３を配置すれば、拡大レンズ１３４２に入射する主光線を収束させることができる。そのため、拡大レンズのレンズ径を小さくすることができ、ビューファインダを小型化することができる。
Further, if a
図５５はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部１３５２とビデオかメラ本体１３３３と具備し、撮影レンズ部１３５２とビューファインダ部１３３３とは背中合わせとなっている。また、ビューファインダ（図５４も参照）１３３３には接眼カバーが取り付けられている。観察者（ユーザー）はこの接眼カバー部から表示パネル１３３４の表示画面６４を観察する。
FIG. 55 is a perspective view of the video camera. The video camera includes a photographing (imaging)
本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部６４は支点１３５１で角度を自由に調整できる。表示部６４を使用しない時は、格納部１３５３に格納される。
The EL display panel of the present invention is also used as a display monitor. The
本実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図５６に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体１３６１に付属されたモニター６４として用いる。カメラ本体１３６１にはシャッタ１３６３の他、スイッチ１３５４が取り付けられている。
The EL display device and the like in this embodiment can be applied not only to a video camera but also to an electronic camera, a still camera, or the like as shown in FIG. The display device is used as a
本発明のＥＬ表示パネルは、３Ｄ（立体）表示装置にも採用できる。図５８は本発明の３Ｄ表示装置の説明図である。図５８に図示するように、２枚のＥＬ表示パネル（ＥＬ表示アレイ）３０ａ、３０ｂは対面して配置されている。また、表示パネル３０ａの画素電極１５ａと、表示パネル３０ｂの画素電極１５ｂとは対面する位置に配置されている。２枚のＥＬ表示パネルの間隔は隔離柱１４１１で保持されている。隔離柱１４１１は表示領域６４の周囲に配置され、リング状の形状をしている。ガラスなどの無機材料で構成されている。隔離柱１４１１（高さ）は圧膜技術、塗布技術、印刷技術などで形成または構成してもよい。また、アレイ基板３０をエッチング技術あるいは研磨技術を用いて表示領域６４などを掘り下げることにより形成してもよい。
The EL display panel of the present invention can also be employed in a 3D (stereoscopic) display device. FIG. 58 is an explanatory diagram of the 3D display device of the present invention. As shown in FIG. 58, the two EL display panels (EL display arrays) 30a and 30b are arranged facing each other. Further, the
隔離柱１４１１は１ｍｍ以上８ｍｍ以下の厚みである。特に、隔離柱１４１１は３ｍｍ以上７ｍｍ以下の厚みにすることが好ましい（図６０のｄが該当する）。隔離柱１４１１は封止樹脂６３３２でパネル３０ａ、３０ｂに貼り付けられている。空間６３３３には必要に応じて乾燥剤が配置あるいは形成または構成される。
The
なお、図５８では、表示パネル３０ａと３０ｂは２枚の基板で一体化されているように図示したがこれに限定するものではない。表示パネル３０ａと３０ｂはそれぞれアレイ基板と対向基板（封止基板）を有するように構成してもよい。つまり、独立した表示パネル３０ａと３０ｂを隔離柱１４１１などの隔離手段（一定間隔を保持する手段）を用いて配置してもよい。
In FIG. 58, the
表示パネル３０ａの画素電極１５ａと、表示パネル３０ｂの画素電極１５ｂとは、異なる画像あるいは同一の画像を表示する。画像はＡ方向から観察する。したがって、ＥＬ表示パネル３０ａは透過型である必要がある。画素電極１５ａを介して表示パネル３０ｂの画素電極１５ｂに表示される画像を観察する必要があるからである。表示パネル３０ｂのＥＬ素子１５の両電極は透過性を有する必要がある。液晶表示装置では画像表示にバックライトが必要である。したがって、透過型に構成することはできない。ＥＬ表示パネルは自己発光パネルであるので、表示画像を両面から見えるように構成することができる。つまり、Ａ側から表示パネル３０ａの画像を観察することができる。かつ、表示パネルはＡ側から表示パネル３０ｂの画像を観察できるように構成する必要がある。表示パネル３０ｂは透過型であっても、反射型であってもよい。
The
表示パネル３０ｂは液晶表示パネルで構成してもよい。その場合は、図５８に図示するようにバックライト１４１４を配置し、表示パネル３０ｂの画像がＡ側から観察できるように構成する。表示パネル３０ａと３０ｂの画面サイズは一致されることが好ましいが、これに限定するものではない。一方の表示パネル３０の画面サイズを大小させてもよい。
The
表示パネル３０ａと３０ｂに映像信号を供給する映像処理回路は共通にすれば低コスト化が望める。また、表示パネル３０ａと３０ｂの表示画像の明るさうち、一方の明るさを他方の明るさに対して変化ありは変更できるように構成することが好ましい。
If the video processing circuits for supplying video signals to the
表示パネル３０ａの表示画像６４ａは、表示パネル３０ｂの表示画層６４ｂよりも明るく（輝度を高く）表示させる。表示画像６４ａと表示画像６４ｂとの輝度差を発生させることにより、Ａ側から見た画像が立体的に見える。輝度差は、１０％以上８０％以下にするとよい。特に、２０％以上６０％以下にするとよい。
The
図５９は、２つの表示パネル３０の画像表示状態の説明図である。コントローラＩＣ（回路）は表示パネル３０ａのソースドライバ回路（ＩＣ）１４ａなどと、表示パネル３０ｂのソースドライバ回路（ＩＣ）１４ｂなどを制御して画像を制御し、表示画像６４ａと６４ｂとで３Ｄ表示を実現する。
FIG. 59 is an explanatory diagram of image display states of the two
図６０は、透過型の自発光型表示パネル３０ａと、非発光型の液晶表示パネル１６５３とを組み合わせた実施例である。液晶表示パネル１６５３の背面にはバックライト１６５１が配置されている。バックライト１６５１と液晶表示パネル１６５３間には偏光板（偏光フィルム）３９ａが配置されており、液晶表示パネル１６５３の光出射面側にも偏光板（偏光フィルム）３９ｂが配置されている。液晶表示パネル１６５３はノーマリホワイトモードであり、偏光板３９ａと偏光板３９ｂの偏光軸は直交している。液晶表示パネル１６５３、バックライト１６５１、ＥＬ表示パネル３０ａは保持具（筐体）１６５２に一体となるように取り付けられている。したがって、液晶表示パネル１６５３の画像表示位置と、ＥＬ表示パネル３０ａの画像表示位置間距離ｄは精度よく一定に保たれている。
FIG. 60 shows an embodiment in which a transmissive self-
なお、ここでいう直交とは、液晶表示パネルの液晶層に電圧が印加されていない時、偏光板３９ａに入射した光が、液晶表示パネル１６５３を透過し、偏光板３９ｂに入射した際に、偏光板３９ｂで吸収されて、偏光板３９ｂから透過しない状態（最も光を透過しない状態）に構成または配置することを意味する。
The term “orthogonal” as used herein means that when no voltage is applied to the liquid crystal layer of the liquid crystal display panel, light incident on the
一方、ＥＬ表示パネル３０ａと液晶表示パネル１６５１間には、円偏光板１６５４ａが配置されている。円偏光板１６５４はλ／４板（λ／４フィルム）３８と偏光板（偏光フィルム）３９から構成される。ＥＬ表示パネル３０ａの光出射面にも、円偏光板１６５４ｂが配置されている。円偏光板１６５４ａの偏光板３９ｃの偏光軸と、円偏光板１６５４ｂの偏光板３９ｄの偏光軸とは、直交するように配置されている。
On the other hand, a circularly
なお、ここでいう直交とは、偏光板３９ｃに入射した直線偏光が、λ／４板（λ／４フィルム）３８ｃで円偏光に変換され、ＥＬ表示パネル３０ａを透過し、円偏光板３８ｄで先の直線偏光と９０度位相が異なる直線偏光に変換され、偏光板３９ｄを透過する状態（最も光を透過する状態）に構成または配置することを意味する。
The term “orthogonal” as used herein means that linearly polarized light incident on the
以上の関係を図６１に図示している。図６１の偏光板３９上に示す矢印は、偏光軸を示している。バックライト１６５１からの光は、偏光板３９ａに入射し、直線偏光に変換される。直線偏光は、液晶表示パネル１６５３に入射し、液晶表示パネル１６５３は直線偏光を印加される映像信号に応じて変調する。変調された直線偏光は、変調の割合に応じて偏光板３９ｂで吸収または透過する。偏光板３９ｂを透過する直線偏光は、偏光板３９ａを透過する直線偏光を９０度位相が回転している。
The above relationship is illustrated in FIG. The arrow shown on the
偏光板３９ｂを透過した直線偏光は、そのまま、偏光板３９ｃを透過する（一部減衰する）。偏光板３９ｃに入射した直線偏光が、λ／４板（λ／４フィルム）３８ｃで円偏光に変換され、ＥＬ表示パネル３０ａ透過し、円偏光板３８ｄで先の直線偏光と９０度位相が異なる直線偏光に変換され、偏光板３９ｄを透過する。したがって、液晶表示パネル１６５３の表示画像は、ＥＬ表示パネル３０ａを透過して、観察することができる。もちろん、ＥＬ表示パネル３０ａは自己発光であるから、円偏光板１６５４ｂを介して、ＥＬ表示パネルの表示画像も観察することができる。以上の構成により、図４６で説明したように、Ａ側から見た画像が立体的に見える。
The linearly polarized light that has passed through the polarizing plate 39b passes through the
図６２は、外光の抑制を説明する説明図である。外光ＢはＥＬ表示パネル３０ａ側から入射する。外光Ｂは 偏光板３９ｄに入射し、直線偏光となる。この直線偏光は、λ／４板（λ／４フィルム）３８ｄで円偏光に変換され、ＥＬ表示パネル３０ａに入射する。外光は、主としてカソード電極３０で反射される。反射された光Ｃは、再び、λ／４板（λ／４フィルム）３８ｄに入射する。入射した反射光Ｃは、λ／４板（λ／４フィルム）３８ｄで直線偏光に変換される。この直線偏光は、外光Ｂが偏光板３９ｄを透過した直線偏光と９０度位相が異なっている。したがって、光Ｃは偏光板３９ｄで吸収される。そのため、本発明は、外光Ｂの影響を受けず、良好なコントラスト表示を実現できる。
FIG. 62 is an explanatory diagram for explaining suppression of external light. External light B enters from the
図６０などにおいて、表示パネル３０ａはＥＬ表示パネルとして説明したが、表示パネル３０ａは、自己発光表示パネルであり、光透過性を有するものであればいずれの表示パネルであればよいことは言うまでもない。また、１６５３は、液晶表示パネルに限定するものではなく、画像を表示する表示パネル（有機および無機ＥＬ表示パネル、ＳＥＤ、ＦＥＤなど）であればいずれでもよい。
In FIG. 60 and the like, the
なお、図６０、図６１、図６２などにおいて、液晶表示パネル１６５３とＥＬ表示パネル（自己発光パネル）３０ａとの位置関係は入れ替えてもよい。たとえば、図６０において、液晶表示パネル１６５３および偏光板３９などをＥＬ表示パネル（自己発光パネル）３０ａおよび円偏光板１６５４を入れ替えてもよい。また、自己発光パネル３０ａは本発明の駆動方式、構造、構成などを採用することにより、より良好な３Ｄ（立体）表示を実現できる。
60, 61, 62, etc., the positional relationship between the liquid
以上は表示パネルの表示領域が比較的小型の場合であるが、３０インチ以上と大型となると表示画面６４がたわみやすい。その対策のため、本発明では図５７に示すように表示パネルに外枠１３７１をつけ、外枠１３７１をつりさげられるように固定部材１３７４で取り付けている。この固定部材１３７４を用いて、壁などに取り付ける。
The above is the case where the display area of the display panel is relatively small, but the
しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部１３７３を配置し、複数の脚１３７２で表示パネルの重量を保持できるようにしている。
However, as the screen size of the display panel increases, the weight increases. Therefore, a
脚１３７２はＡに示すように左右に移動でき、また、脚１３７２はＢに示すように収縮できるように構成されている。そのため、狭い場所であっても表示装置を容易に設置することができる。 The leg 1372 can move left and right as shown in A, and the leg 1372 can be contracted as shown in B. Therefore, the display device can be easily installed even in a narrow place.
図５７のテレビでは、画面の表面を保護フィルム（保護板でもよい）で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが１つの目的である。保護フィルムの表面にはＡＩＲコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況（外光）が写り込むことを抑制している。 In the television shown in FIG. 57, the surface of the screen is covered with a protective film (or a protective plate). This is for the purpose of preventing an object from hitting the surface of the display panel and damaging it. An AIR coat is formed on the surface of the protective film, and the surface is embossed to prevent external conditions (external light) from appearing on the display panel.
保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。 A certain space is arranged by dispersing beads or the like between the protective film and the display panel. Moreover, a fine convex part is formed in the back surface of a protective film, and space is hold | maintained between a display panel and a protective film with this convex part. By holding the space in this way, the impact from the protective film is suppressed from being transmitted to the display panel.
また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲル状のアクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入することも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。 It is also effective to place or inject an optical binder such as a liquid such as alcohol or ethylene glycol or a solid resin such as an epoxy resin between the protective film and the display panel. This is because interface reflection can be prevented and the optical binder functions as a buffer material.
保護フィルムをしては、ポリカーボネートフィルム（板）、ポリプロピレンフィルム（板）、アクリルフィルム（板）、ポリエステルフィルム（板）、ＰＶＡフィルム（板）などが例示される。その他エンジニアリング樹脂フィルム（ＡＢＳなど）を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フェノール樹脂、アクリル樹脂で０．５ｍｍ以上２．０ｍｍ以下の厚みでコーティングすることも同様の効果がある。また、これらの樹脂表面にエンボス加工などをすることも有効である。 Examples of the protective film include a polycarbonate film (plate), a polypropylene film (plate), an acrylic film (plate), a polyester film (plate), and a PVA film (plate). Needless to say, other engineering resin films (ABS and the like) can be used. Moreover, what consists of inorganic materials, such as tempered glass, may be used. The same effect can be obtained by coating the surface of the display panel with an epoxy resin, a phenol resin, or an acrylic resin with a thickness of 0.5 mm or more and 2.0 mm or less instead of arranging the protective film. It is also effective to emboss the surface of these resins.
また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。 It is also effective to coat the surface of the protective film or coating material with fluorine. This is because the dirt on the surface can be easily wiped off with a detergent or the like. Further, the protective film may be formed thick and may also be used as a front light.
以上の実施例は、本発明の表示パネルなどを表示装置として用いるものであった。しかし、本発明はこれに限定するものではない。図６４は、情報発生装置として用いるものである。図１１などで説明したように、ゲートドライバ回路１２に入力する信号（特にＳＴ信号）により、非点灯領域６２と点灯領域６３を発生することができる。点灯領域６３は該当画素１６のＥＬ素子１５が発光している領域である。つまり、ゲート信号線１７ｂにオン電圧が印加され、図１の画素構成では、トランジスタ１１ｄがオン状態となっている領域である。非点灯領域６２は該当画素１６のＥＬ素子１５に電流が流れていない領域である。つまり、ゲート信号線１７ｂにオフ電圧が印加され、図１の画素構成では、トランジスタ１１ｄがオフ状態となっている領域である。
In the above embodiments, the display panel of the present invention is used as a display device. However, the present invention is not limited to this. FIG. 64 is used as an information generating apparatus. As described with reference to FIG. 11 and the like, the
ソースドライバ回路（ＩＣ）１４から表示領域６４に白ラスター表示の信号が印加されているとする。ゲートドライバ１２ｂを制御することにより、表示領域６４にストライプ状（画素行単位で点灯、非点灯制御されるため）に点灯領域６３と非点灯領域６２を発生させることができる。図６４に図示するように、ゲートドライバ回路１２ｂの制御によりバーコード表示を実現できる。
It is assumed that a white raster display signal is applied from the source driver circuit (IC) 14 to the
ゲートドライバ回路１２ａのＳＴ１端子には、１フレームに１回のスタートパルスが印加される。ゲートドライバ回路１２ｂのＳＴ２端子には、バーコード表示に対応させてスタートパルスが印加される。通常の印刷物のバーコードと異なる点は、表示領域６４の各バーコード表示位置が水平走査信号に同期して移動する点である。
A start pulse is applied once per frame to the ST1 terminal of the
したがって、図６３に図示するように、ＥＬ表示パネルの表示領域６４に、１画素行の点灯状態を検出できるホトセンサ１３９１を配置または形成すれば、ホトセンサ１３９１を固定した状態で、１／（１秒間のフレーム数・画素行数）のレートでバーコードの表示状態を検出できる。ホトセンサ１３９１で検出したデータはデコーダ（バーコード解読器）１３９２により電気信号に変換され解読されて情報になる。ＥＬ表示パネルは応答性が速いため、高速の情報を表示することができる。
Therefore, as shown in FIG. 63, if the
本発明の実施例で説明した表示装置あるいは駆動方法あるいは制御方法あるいは方式などの技術的思想は、ビデオカメラ、プロジェクター、立体（３Ｄ）テレビ、プロジェクションテレビ、フィールドエミッションディスプレイ（ＦＥＤ）、ＳＥＤ（キャノンと東芝が開発したディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）などに適用できる。 The technical ideas such as the display device, the driving method, the control method, or the method described in the embodiments of the present invention include a video camera, a projector, a stereoscopic (3D) television, a projection television, a field emission display (FED), and an SED (cannon and It can be applied to displays developed by Toshiba) and PDPs (plasma display panels).
また、ビューファインダ、携帯電話のメインモニターおよびサブモニターあるいは時計表示部、ＰＨＳ、携帯情報端末およびそのモニター、デジタルカメラ、衛星テレビ、衛星モバイルテレビおよびそのモニターにも適用できる。 The present invention can also be applied to a viewfinder, a main monitor and a sub monitor of a mobile phone, a clock display unit, a PHS, a portable information terminal and its monitor, a digital camera, a satellite TV, a satellite mobile TV and a monitor thereof.
また、電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、デジタルスチルカメラ、電子スチルカメラにも適用できる。 The present invention can also be applied to an electrophotographic system, a head mounted display, a direct view monitor display, a notebook personal computer, a video camera, a digital still camera, and an electronic still camera.
また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置などにも適用できる。また、バーコードなどの情報の発生機器にも適用することができる。これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。 Further, the present invention can be applied to a monitor of an automatic cash drawer, a public telephone, a videophone, a personal computer, a wristwatch and a display device thereof. The present invention can also be applied to a device that generates information such as a barcode. These technical ideas and the like can be combined with each other regardless of part or all of them.
本発明は、炊飯器などの家庭電器機器の表示モニター、カーオーディオの表示部、車のスピードメーター、ひげそりの表示部、ポケットゲーム機器およびそのモニター、電話器の番号、工場の計測器のインジケーターなどの表示モニター、電車の行き先表示モニター、ネオン表示装置の置き換え、表示パネル用バックライトあるいは家庭用もしくは業務用の照明装置、天井灯、窓ガラス、車のヘッドライトなどの照明装置などにも適用あるいは応用展開できることは言うまでもない。照明装置は色温度を可変できるように構成することが好ましい。これは、ＲＧＢの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更できる。 The present invention includes a display monitor for home appliances such as a rice cooker, a display unit for car audio, a car speedometer, a shaving display unit, a pocket game device and its monitor, a telephone number, an indicator of a factory measuring instrument, etc. Applicable to display monitors, train destination display monitors, replacement of neon display devices, backlights for display panels or lighting devices for home or business use, ceiling lights, window glass, car headlights, etc. Needless to say, it can be applied. The lighting device is preferably configured so that the color temperature can be varied. In this case, the color temperature can be changed by forming RGB pixels in a stripe or dot matrix and adjusting the current flowing through them.
また、広告あるいはポスターなどの表示装置、ＲＧＢの信号器、警報表示灯などにも応用できる。これらの技術的思想などは、一部あるいは全部を問わず相互に組み合わせることができる。 It can also be applied to display devices such as advertisements or posters, RGB traffic lights, warning indicator lights, and the like. These technical ideas and the like can be combined with each other regardless of part or all of them.
また、スキャナの光源としても本発明の自己発光素子もしくは表示装置あるいは有機ＥＬ表示パネルは有効である。ＲＧＢのドットマトリックスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、本発明の表示装置から出力される光を単一波長あるいは狭帯域の波長がでるように構成し、レーザー表示装置またはその応用として用いても良いことは言うまでもない。狭帯域化は、干渉効果あるいは光学フィルタなどを用いることにより実現できる。 Further, the self-luminous element, the display device or the organic EL display panel of the present invention is also effective as a light source for the scanner. Using an RGB dot matrix as a light source, the object is irradiated with light to read an image. Of course, it goes without saying that it may be monochromatic. Further, it goes without saying that the light output from the display device of the present invention may be configured to emit a single wavelength or a narrow-band wavelength and used as a laser display device or its application. The band narrowing can be realized by using an interference effect or an optical filter.
なお、本発明は上記各実施形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形・変更が可能である。また、各実施形態は可能な限り適宜組み合わせて実施されてもよく、その場合は、その組み合わせによる特徴ある効果が得られる。 The present invention is not limited to the above-described embodiments, and various modifications and changes can be made without departing from the scope of the invention when it is practiced. Moreover, each embodiment may be implemented in combination as appropriate as possible, and in that case, a characteristic effect by the combination can be obtained.
本発明のソースドライバ回路は、基準電流の発生回路を有し、また、ゲートドライバ回路を制御することにより、電流制御、輝度制御を実現する。また、画素は、複数あるいは単独の駆動用トランジスタを有し、ＥＬ素子１５に流れる電流バラツキが発生しないように駆動する。また、各端子に接続する単位トランジスタ群を変化させる。したがって、トランジスタのしきい値ばらつきによる表示むらの発生を抑制することが可能となる。駆動用トランジスタ素子の温度依存性も補償する。また、ｄｕｔｙ比制御などによりダイナミックレンジが広い画像表示を実現できる。
The source driver circuit of the present invention includes a reference current generation circuit, and realizes current control and luminance control by controlling the gate driver circuit. Further, the pixel has a plurality of or single drive transistors, and is driven so as not to cause a variation in current flowing through the
本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。 The display panel, display device, and the like of the present invention exhibit distinctive effects according to their respective configurations such as high image quality, good moving image display performance, low power consumption, low cost, and high brightness.
本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。したがって、地球環境、宇宙環境に優しいことになる。 If the present invention is used, an information display device or the like with low power consumption can be configured, and power is not consumed. Moreover, since it can be reduced in size and weight, resources are not consumed. Therefore, it is friendly to the global environment and space environment.
本発明にかかるＥＬ表示装置は、上記効果を有し、有機または無機エレクトロルミネッセンス（ＥＬ）素子などを用いたＥＬ表示パネル（表示装置）などの自発光表示パネル、また、これらの表示パネルなどの駆動回路（ＩＣなど）および駆動方法等として有用である。 The EL display device according to the present invention has the above-described effects, and is a self-luminous display panel such as an EL display panel (display device) using an organic or inorganic electroluminescence (EL) element or the like. It is useful as a drive circuit (IC etc.) and a drive method.
１１ ＴＦＴ（薄膜トランジスタ）
１２ ゲートドライバＩＣ（回路）
１４ ソースドライバ回路（ＩＣ）
１５ ＥＬ（素子）（発光素子）
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ 蓄積容量（付加コンデンサ、付加容量）
２９ ＥＬ膜
３０ アレイ基板（自発光表示パネル）
３１ 土手（リブ）
３２ 層間絶縁膜
３４ コンタクト
３５ 画素電極
３６ カソード電極
３７ 乾燥剤
３８ λ／４板（λ／４フィルム、位相板、位相フィルム）
３９ 偏光板
４０ 封止フタ
４１ 薄膜封止膜
６１ 書き込み行
６２ 非表示領域（非点灯領域、黒表示領域）
６３ 表示領域（点灯領域、画像表示領域）
７２ レーザー照射範囲（エキシマレーザースポット）
７３ 位置決めマーカー
７４ ガラス基板
８１ シフトレジスタ回路
８２ バッファ回路
９１ 電流保持回路
９２ ポリシリコン電流保持回路（内蔵電流保持回路）
９３ 出力端子
２２１ スイッチ（オンオフ手段）
２２２ 内部配線（出力配線）
２２３ ゲート配線
２２４ 単位トランジスタ
２２８ トランジスタ
２３２ トランジスタ
２３１ オペアンプ
２５１ トランジスタ群
２９１ 電子ボリウム
３３１ 一致回路
３３２ カウンタ
３３３ ＡＮＤ回路
３３４ 電流出力回路
３５１ ラッチ回路
３５２ セレクタ回路
３５３ プリチャージ回路
３７１ 電圧階調回路
３８１ サンプルホールド回路（電圧保持手段）
３８２ ソース信号線端子
３９１ 切り換え回路
８４１ 単位トランジスタ（単位電流出力回路）
９１１ 比較回路
１３３１ アンテナ
１３３２ キー
１３３３ 筐体
１３３４ 表示パネル
１３４１ 接眼リング
１３４２ 拡大レンズ（正レンズ）
１３４３ 凸レンズ（正レンズ）
１３５１ 支点（回転部）
１３５２ 撮影レンズ（撮影手段）
１３５３ 格納部
１３５４ スイッチ
１３６１ 本体
１３６２ 撮影部
１３６３ シャッタスイッチ
１３７１ 取り付け枠
１３７２ 脚
１３７３ 取り付け台
１３７４ 固定部
１３９１ ホトセンサ
１３９２ デコーダ（バーコード解読器）
１３９３ ＥＬ表示パネル（自発光表示パネル（装置））
１４１１ 隔離柱（隔離壁（リング））
１４１２ 封止樹脂（封止手段）
１４１３ 空間
１４１４ バックライト
１５３１ 出力選択回路
１５５１ ルックアップテーブル（マトリックスＲＯＭテーブル）
１６５１ バックライト
１６５２ 保持具（筐体）
１６５３ 液晶表示パネル（非発光表示パネル）
１６５４ 円偏光板
１７０１ 電圧測定回路
１７１１ ＡＤ変換回路（アナログ−デジタル変換回路）
１７６１ 切り替え回路
１７６２ 平均化回路
１８２１ 電圧測定回路（ＩＣ）
１８５１ 電圧配線
１９３１ 演算回路（処理回路）
２１９１ 温度補償回路
２２０１ 電流計（電流測定手段）
２１２１ ソース（信号線）電位検出線
２１２２ メモリ（記憶手段）
２１７１ 短絡配線
２１７２ 端子電極
２１７３ プローブ
２１７４ 定電流源
２１７５ 配線
２４８１ 交流電圧発生器
２８６１ ＯＲ回路
２９７１ 紫外線カット膜
３００１ スペーサ柱
３００２ 空間
３０１１ 乾燥材
３１９１ フラシュメモリ（書き換え可能なＲＯＭ）
11 TFT (Thin Film Transistor)
12 Gate driver IC (circuit)
14 Source Driver Circuit (IC)
15 EL (element) (light emitting element)
16
29
31 Bank (rib)
32
39
63 Display area (lighting area, image display area)
72 Laser irradiation range (excimer laser spot)
73
93
222 Internal wiring (Output wiring)
223
382 Source
911
1343 Convex lens (positive lens)
1351 Support point (rotating part)
1352 Photography lens (imaging means)
1353
1393 EL display panel (Self-luminous display panel (device))
1411 Isolation pillar (Isolation wall (ring))
1412 Sealing resin (sealing means)
1413
1651
1653 Liquid crystal display panel (non-luminous display panel)
1654
1761
1851
2191
2121 Source (signal line)
2171 Short-
Claims (3)
階調電流を発生する階調電流回路と、
階調電圧を発生する階調電圧回路と、
マトリックス状にＥＬ素子が配置された画像表示部と、
前記ＥＬ素子に前記定電流を供給するソース信号線と、
前記ソース信号線の電位を測定する測定手段を具備することを特徴とする、ＥＬ表示装置。 A constant current circuit for generating a constant current;
A gradation current circuit for generating a gradation current;
A gradation voltage circuit for generating gradation voltages;
An image display unit in which EL elements are arranged in a matrix;
A source signal line for supplying the constant current to the EL element;
An EL display device comprising measurement means for measuring the potential of the source signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005062875A JP2006243663A (en) | 2005-03-07 | 2005-03-07 | El display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005062875A JP2006243663A (en) | 2005-03-07 | 2005-03-07 | El display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006243663A true JP2006243663A (en) | 2006-09-14 |
Family
ID=37050094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005062875A Pending JP2006243663A (en) | 2005-03-07 | 2005-03-07 | El display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006243663A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091069A (en) * | 2006-09-29 | 2008-04-17 | Seiko Epson Corp | Light-emitting device and electronic apparatus |
| JP2017151443A (en) * | 2017-03-15 | 2017-08-31 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| CN110634447A (en) * | 2014-10-27 | 2019-12-31 | 三星显示有限公司 | Organic light emitting diode display device |
-
2005
- 2005-03-07 JP JP2005062875A patent/JP2006243663A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091069A (en) * | 2006-09-29 | 2008-04-17 | Seiko Epson Corp | Light-emitting device and electronic apparatus |
| CN110634447A (en) * | 2014-10-27 | 2019-12-31 | 三星显示有限公司 | Organic light emitting diode display device |
| JP2017151443A (en) * | 2017-03-15 | 2017-08-31 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10923030B2 (en) | EL display apparatus | |
| KR100914565B1 (en) | El display apparatus | |
| JP4498434B2 (en) | EL display device | |
| JP2006276718A (en) | El display apparatus | |
| US11302253B2 (en) | El display apparatus | |
| JP2007225928A (en) | El display device and method of driving el display device | |
| JP4874679B2 (en) | EL display device | |
| JP2007179037A (en) | El display apparatus and method for driving the el display apparatus | |
| JP2006091850A (en) | El display device and inspecting apparatus of el display panel | |
| JP2007108264A (en) | El display device | |
| JP2006276713A (en) | Power supply circuit for el display apparatus | |
| JP2006243663A (en) | El display device | |
| JP2007025396A (en) | El display device | |
| JP2006030289A (en) | El display device | |
| JP4703146B2 (en) | EL display device and driving method of EL display device | |
| JP2006023398A (en) | Electroluminescence display apparatus |