JP2006030289A - El display device - Google Patents

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Inventor
Hiroshi Takahara
博司 高原
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Toshiba Matsushita Display Technology Co Ltd
東芝松下ディスプレイテクノロジー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problems wherein an image is not displayed with good quality even using a current program method and driving is not performed well in a low grayscale area, particularly, as a current of o-th grayscale is o (no flow), a display image is not rewritable. <P>SOLUTION: A reference current Ic is applied to a transistor group 251b. The transistor group 251b and each output stage 251c constitute a current mirror circuit. An output selection circuit 1531 is arranged between the output stage 251c and an output terminal 93. The output selection circuit 1531 periodically changes the output stage 251c for outputting currents to each terminal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、有機または無機エレクトロルミネッセンス(EL)素子などを用いたEL表示パネル(表示装置)などの自発光表示パネルに関するものである。また、これらの表示パネルなどの駆動回路(ICなど)および駆動方法などに関するものである。   The present invention relates to a self-luminous display panel such as an EL display panel (display device) using an organic or inorganic electroluminescence (EL) element. Further, the present invention relates to a driving circuit (such as an IC) and a driving method of these display panels.
電気光学変換物質として有機エレクトロルミネッセンス(EL)材料を用いたアクティブマトリクス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。有機EL表示パネルは各画素に発光素子を有する自発光型である。有機EL表示パネルは、液晶表示パネルに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。   In an active matrix image display device using an organic electroluminescence (EL) material as an electro-optic conversion substance, light emission luminance changes according to a current written to a pixel. The organic EL display panel is a self-luminous type having a light emitting element in each pixel. The organic EL display panel has advantages such as higher image visibility than the liquid crystal display panel, no backlight, and high response speed.
有機EL表示パネルも単純マトリクス方式とアクティブマトリクス方式の構成が可能である。前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。しかし、安価である。後者は大型、高精細表示パネルを実現できる。しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。現在では、アクティブマトリクス方式の開発が盛んに行われている。アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた薄膜トランジスタ(トランジスタ)によって制御する。   The organic EL display panel can also be configured in a simple matrix system and an active matrix system. Although the former has a simple structure, it is difficult to realize a large and high-definition display panel. However, it is cheap. The latter can realize a large, high-definition display panel. However, there is a problem that the control method is technically difficult and relatively expensive. At present, active matrix systems are actively developed. In the active matrix system, a current flowing through a light emitting element provided in each pixel is controlled by a thin film transistor (transistor) provided in the pixel.
アクティブマトリクス方式の有機EL表示パネルは、特許文献1に開示されている。この表示パネルの一画素の等価回路を図2に示す。画素16は発光素子であるEL素子15、第1のトランジスタ(駆動用トランジスタ)11a、第2のトランジスタ(スイッチング用トランジスタ)11bおよび蓄積容量(コンデンサ)19からなる。発光素子15は有機エレクトロルミネッセンス(EL)素子である。本明細書では、EL素子15に電流を供給(制御)するトランジスタ11aを駆動用トランジスタ11と呼ぶ。また、図2のトランジスタ11bのように、スイッチとして動作するトランジスタをスイッチ用トランジスタ11と呼ぶ。   An active matrix organic EL display panel is disclosed in Patent Document 1. An equivalent circuit of one pixel of this display panel is shown in FIG. The pixel 16 includes an EL element 15 that is a light emitting element, a first transistor (driving transistor) 11 a, a second transistor (switching transistor) 11 b, and a storage capacitor (capacitor) 19. The light emitting element 15 is an organic electroluminescence (EL) element. In this specification, the transistor 11 a that supplies (controls) current to the EL element 15 is referred to as a driving transistor 11. A transistor that operates as a switch, such as the transistor 11b in FIG.
有機EL素子15は多くの場合、整流性があるため、OLED(有機発光ダイオード)と呼ばれることがある。図1、図2などでは発光素子15としてダイオードの記号を用いている。   Since the organic EL element 15 often has a rectifying property, it is sometimes called an OLED (organic light emitting diode). In FIG. 1, FIG. 2, etc., the symbol of a diode is used as the light emitting element 15.
本発明における発光素子15はOLEDに限るものではなく、素子15に流れる電流量によって輝度が制御されるものであればよい。たとえば、無機EL素子が例示される。その他、半導体で構成される白色発光ダイオードが例示される。また、発光トランジスタでもよい。また、発光素子15は必ずしも整流性が要求されるものではない。双方向性素子であってもよい。   The light-emitting element 15 in the present invention is not limited to the OLED, and any element can be used as long as the luminance is controlled by the amount of current flowing through the element 15. For example, an inorganic EL element is illustrated. In addition, a white light emitting diode made of a semiconductor is exemplified. Further, a light emitting transistor may be used. In addition, the light emitting element 15 is not necessarily required to have rectification. A bidirectional element may be used.
図2の動作について説明する。ゲート信号線17を選択状態とし、ソース信号線18に輝度情報を表す電圧の映像信号を印加する。トランジスタ11aが導通し、映像信号が蓄積容量19に充電される。ゲート信号線17を非選択状態とすると、トランジスタ11aがオフになる。トランジスタ11bは電気的にソース信号線18から切り離される。しかし、トランジスタ11aのゲート端子電位は蓄積容量(コンデンサ)19によって安定に保持される。トランジスタ11aを介して発光素子15に流れる電流は、トランジスタ11aのゲート/ドレイン端子間電圧Vgdに応じた値となる。発光素子15はトランジスタ11aを通って供給される電流量に応じた輝度で発光し続ける。
特開平8−234683号公報
The operation of FIG. 2 will be described. The gate signal line 17 is selected, and a video signal having a voltage representing luminance information is applied to the source signal line 18. The transistor 11 a is turned on, and the video signal is charged in the storage capacitor 19. When the gate signal line 17 is not selected, the transistor 11a is turned off. The transistor 11b is electrically disconnected from the source signal line 18. However, the gate terminal potential of the transistor 11 a is stably held by the storage capacitor (capacitor) 19. The current flowing through the light emitting element 15 through the transistor 11a has a value corresponding to the gate-drain terminal voltage Vgd of the transistor 11a. The light emitting element 15 continues to emit light with a luminance corresponding to the amount of current supplied through the transistor 11a.
JP-A-8-234683
有機EL表示パネルは、低温ポリシリコントランジスタアレイを用いてパネルを構成する。しかし、有機EL素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。   The organic EL display panel is configured by using a low-temperature polysilicon transistor array. However, display variations occur in organic EL elements when the transistor characteristics of the polysilicon transistor array vary.
図2は電圧プログラム方式の画素構成である。図2に図示する画素構成では、電圧の映像信号をトランジスタ11aで電流信号に変換する。したがって、トランジスタ11aに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタ11aは50%以上の特性バラツキが発生している。したがって、図2の構成では表示ムラが発生する。   FIG. 2 shows a pixel configuration of a voltage program method. In the pixel configuration shown in FIG. 2, the voltage video signal is converted into a current signal by the transistor 11a. Therefore, if the transistor 11a has a characteristic variation, the current signal to be converted also varies. Normally, the transistor 11a has a characteristic variation of 50% or more. Therefore, display unevenness occurs in the configuration of FIG.
表示ムラは、電流プログラム方式の構成を採用することにより低減することが可能である。電流プログラムを実施するためには、電流駆動方式のドライバ回路が必要である。しかし、電流駆動方式のドライバ回路にも電流出力段を構成するトランジスタ素子にバラツキが発生する。そのため、各出力端子からの階調出力電流にバラツキが発生し、良好な画像表示ができないという課題があった。また、電流プログラム方式は、低階調領域では、駆動電流が小さい。そのため、ソース信号線18の寄生容量により良好に駆動できないという課題があった。特に、0階調目の電流は、0(流れない)である。したがって、画像表示を書き換えできないという課題があった。   Display unevenness can be reduced by adopting a current program system configuration. In order to implement the current program, a current drive type driver circuit is required. However, variation also occurs in the transistor elements constituting the current output stage in the current drive type driver circuit. For this reason, there is a problem in that the gradation output current from each output terminal varies and a good image display cannot be performed. In the current program method, the drive current is small in the low gradation region. For this reason, there has been a problem that the source signal line 18 cannot be driven satisfactorily due to the parasitic capacitance. In particular, the current at the 0th gradation is 0 (does not flow). Therefore, there is a problem that the image display cannot be rewritten.
本発明の表示パネル(表示装置)のドライバ回路は、主として単位電流を出力する複数のトランジスタを具備し、このトランジスタの個数を変化させることにより出力電流を出力するものである。また、各出力端子に接続する単位トランジスタ群を順次切り替える。本発明の表示装置などは、duty比制御、基準電流制御などを実施する。   The driver circuit of the display panel (display device) of the present invention includes a plurality of transistors that mainly output unit current, and outputs an output current by changing the number of transistors. In addition, the unit transistor group connected to each output terminal is sequentially switched. The display device of the present invention performs duty ratio control, reference current control, and the like.
本発明のソースドライバ回路は、基準電流の発生回路を有し、また、ゲートドライバ回路を制御することにより、電流制御、輝度制御を実現する。また、画素は、複数あるいは単独の駆動用トランジスタを有し、EL素子15に流れる電流バラツキが発生しないように駆動する。また、各端子に接続する単位トランジスタ群を変化させる。したがって、トランジスタのしきい値ばらつきによる表示むらの発生を抑制することが可能となる。駆動用トランジスタ素子の温度依存性も補償する。また、duty比制御などによりダイナミックレンジが広い画像表示を実現できる。   The source driver circuit of the present invention includes a reference current generation circuit, and realizes current control and luminance control by controlling the gate driver circuit. Further, the pixel has a plurality of or single drive transistors, and is driven so as not to cause a variation in current flowing through the EL element 15. Further, the unit transistor group connected to each terminal is changed. Therefore, it is possible to suppress the occurrence of display unevenness due to variations in threshold values of transistors. The temperature dependence of the driving transistor element is also compensated. Also, an image display with a wide dynamic range can be realized by duty ratio control or the like.
本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。   The display panel, display device, and the like of the present invention exhibit distinctive effects according to their respective configurations such as high image quality, good moving image display performance, low power consumption, low cost, and high brightness.
本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。したがって、地球環境、宇宙環境に優しいことになる。   If the present invention is used, an information display device or the like with low power consumption can be configured, and power is not consumed. Moreover, since it can be reduced in size and weight, resources are not consumed. Therefore, it is friendly to the global environment and space environment.
本明細書において、各図面は理解を容易するために、また作図を容易にするため、省略および拡大あるいは縮小した箇所がある。たとえば、図4に図示する表示パネルの断面図では薄膜封止膜41などを十分厚く図示している。一方、図3において、封止フタ40は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルム(38、39)が必要である。しかし、本明細書の各図面では円偏光板などを省略している。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。   In the present specification, each drawing includes parts omitted, enlarged, or reduced for easy understanding and drawing. For example, in the cross-sectional view of the display panel shown in FIG. 4, the thin film sealing film 41 and the like are shown to be sufficiently thick. On the other hand, in FIG. 3, the sealing lid 40 is shown thinly. Also, there are some omitted parts. For example, in the display panel of the present invention, a phase film (38, 39) such as a circularly polarizing plate is necessary for preventing reflection. However, a circularly polarizing plate and the like are omitted in each drawing of this specification. The same applies to the following drawings. Moreover, the part which attached | subjected the same number or the symbol etc. has the same or similar form, material, function, or operation | movement.
本明細書では、駆動用トランジスタ11、スイッチング用トランジスタ11は薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード(TFD)、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。もちろん、FET、MOS−FET、MOSトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、PLZT素子などでもよいことは言うまでもない。つまり、本発明のトランジスタ11、ゲートドライバ回路12、ソースドライバ回路(IC)14などは、これらのいずれでも使用することができる。   In this specification, the driving transistor 11 and the switching transistor 11 are described as thin film transistors, but the present invention is not limited thereto. A thin film diode (TFD), a ring diode, or the like can also be used. The transistor is not limited to a thin film element, and may be a transistor formed on a silicon wafer. Of course, an FET, a MOS-FET, a MOS transistor, or a bipolar transistor may be used. These are also basically thin film transistors. In addition, it goes without saying that varistors, thyristors, ring diodes, photodiodes, phototransistors, PLZT elements may be used. That is, any of these can be used for the transistor 11, the gate driver circuit 12, the source driver circuit (IC) 14 and the like of the present invention.
ソースドライバ回路(IC)14は、単なるドライバ機能だけでなく、電源回路、バッファ回路(シフトレジスタなどの回路を含む)、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、アドレス変換回路、画像メモリなどを内蔵させてもよい。   The source driver circuit (IC) 14 has not only a simple driver function but also a power supply circuit, a buffer circuit (including a circuit such as a shift register), a data conversion circuit, a latch circuit, a command decoder, a shift circuit, an address conversion circuit, and an image memory. Etc. may be incorporated.
基板30はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、基板30は、金属基板、セラミック基板、プラスティックシート(板)などを使用してよい。また、本発明の表示パネルなどを構成するトランジスタ11、ゲートドライバ回路12、ソースドライバ回路(IC)14などは、ガラス基板などに形成し、転写技術により他の基板(プラスチックシート)に移し変えて構成または形成したものでもよいことは言うまでもない。フタ40の材料あるいは構成に関しても基板30と同様である。また、フタ40、基板30は放熱性を良好にするため、サファイアガラスなどを用いてもよいことは言うまでもない。   Although the substrate 30 is described as a glass substrate, it may be formed of a silicon wafer. The substrate 30 may be a metal substrate, a ceramic substrate, a plastic sheet (plate), or the like. Further, the transistor 11, the gate driver circuit 12, the source driver circuit (IC) 14 and the like constituting the display panel of the present invention are formed on a glass substrate and transferred to another substrate (plastic sheet) by a transfer technique. Needless to say, it may be configured or formed. The material or configuration of the lid 40 is the same as that of the substrate 30. Needless to say, sapphire glass or the like may be used for the lid 40 and the substrate 30 to improve heat dissipation.
以下、本発明のEL表示パネルについて図面を参照しながら説明をする。有機EL表示パネルは、図3に示すように、画素電極としての透明電極35が形成されたガラス板30(アレイ基板30)上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも1層の有機機能層(EL層)29、及び金属電極(反射膜)(カソード)36が積層されたものである。透明電極(画素電極)35である陽極(アノード)にプラス、金属電極(反射電極)36の陰極(カソード)にマイナスの電圧を加え、透明電極35及び金属電極36間に直流を印加することにより、有機機能層(EL膜)29が発光する。   Hereinafter, the EL display panel of the present invention will be described with reference to the drawings. As shown in FIG. 3, the organic EL display panel includes at least an electron transport layer, a light emitting layer, a hole transport layer, and the like on a glass plate 30 (array substrate 30) on which a transparent electrode 35 as a pixel electrode is formed. One organic functional layer (EL layer) 29 and a metal electrode (reflective film) (cathode) 36 are laminated. By applying a positive voltage to the anode (anode) which is the transparent electrode (pixel electrode) 35 and a negative voltage to the cathode (cathode) of the metal electrode (reflection electrode) 36, and applying a direct current between the transparent electrode 35 and the metal electrode 36. The organic functional layer (EL film) 29 emits light.
本発明では、画素電極である透明電極(ITO)の膜厚をRGBのサブピクセルごとに変更している。る。有機EL層29から出る光は,透明電極(ITO)層35界面、有機EL層29、金属電極36界面との間で反射を繰り返すうちに,両界面間の距離に応じて特定の波長の光だけが干渉して強度が高まり,そのほかの波長の光の強度は低下する。透明電極(ITO)層35の厚さを、RGBの各サブピクセルで変えることで、各RGB光の色純度を向上させている。取り出す光の波長(R>G>B)が長いものほどITO層を厚くしている。本発明の光のスペクトルは,赤(R)色と青(B)色でやや鋭いピークを持ち、緑(G)色で緩やかなピークになっている。   In the present invention, the film thickness of the transparent electrode (ITO) as the pixel electrode is changed for each RGB sub-pixel. The While the light emitted from the organic EL layer 29 is repeatedly reflected between the interface of the transparent electrode (ITO) layer 35, the organic EL layer 29, and the metal electrode 36, it has a specific wavelength according to the distance between the interfaces. Only the interference increases, and the intensity of light of other wavelengths decreases. The color purity of each RGB light is improved by changing the thickness of the transparent electrode (ITO) layer 35 for each RGB subpixel. The longer the wavelength of extracted light (R> G> B), the thicker the ITO layer. The light spectrum of the present invention has a slightly sharp peak in red (R) and blue (B) colors and a gentle peak in green (G).
なお、封止フタ40とアレイ基板30との空間には乾燥剤37を配置する。これは、有機EL膜29は湿度に弱いためである。乾燥剤37によりシール剤を浸透する水分を吸収し有機EL膜29の劣化を防止する。また、封止フタ40とアレイ基板30とは図251に図示するように周辺部を封止樹脂2511で封止する。乾燥剤37などの水分吸収手段は、封止フタ40などに直接塗布または蒸着することにより形成してもよい。   A desiccant 37 is disposed in the space between the sealing lid 40 and the array substrate 30. This is because the organic EL film 29 is vulnerable to humidity. The desiccant 37 absorbs moisture penetrating the sealing agent and prevents the organic EL film 29 from deteriorating. Further, as shown in FIG. 251, the sealing lid 40 and the array substrate 30 have their peripheral portions sealed with a sealing resin 2511. The moisture absorbing means such as the desiccant 37 may be formed by directly applying or vapor-depositing on the sealing lid 40 or the like.
封止フタ40とは、外部からの水分の浸入を防止あるいは抑制する手段であって、フタの形状に限定されるものではない。たとえば、ガラス板あるいはプラスティック板あるいはフィルムなどでもよい。また、融着ガラス、ステンレスなどの金属などでもよい。また、樹脂あるいは無機材料などの構成体であってもよい。また、蒸着技術などを用いて薄膜状の形成(図4を参照のこと)したものであってもよい。乾燥剤37の表面からEL膜までの距離は、0.2mm以上開けることが好ましい。   The sealing lid 40 is a means for preventing or suppressing entry of moisture from the outside, and is not limited to the shape of the lid. For example, a glass plate, a plastic plate, or a film may be used. Further, it may be a fused glass or a metal such as stainless steel. Moreover, constituents, such as resin or an inorganic material, may be sufficient. Further, it may be formed in a thin film shape (see FIG. 4) using a vapor deposition technique or the like. The distance from the surface of the desiccant 37 to the EL film is preferably 0.2 mm or more.
図3の本発明の有機EL表示パネルは、ガラスのフタ40を用いて封止する構成である。しかし、本発明はこれに限定するものではない。たとえば、図4に図示するようにフィルム41(薄膜でもよい。つまり、薄膜封止膜41である)41を用いた封止構造であってもよい。   The organic EL display panel of the present invention shown in FIG. 3 is configured to be sealed using a glass lid 40. However, the present invention is not limited to this. For example, as shown in FIG. 4, a sealing structure using a film 41 (which may be a thin film, that is, a thin film sealing film 41) 41 may be used.
封止フィルム(薄膜封止膜)41としては電解コンデンサのフィルムにDLC(ダイヤモンド ライク カーボン)を蒸着したものを用いることが例示される。このフィルムは水分浸透性が極めて悪い(防湿性能が高い)。このフィルムを封止膜41として用いる。また、DLC(ダイヤモンド ライク カーボン)膜などを電極36の表面に直接蒸着する構成ものよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。   Examples of the sealing film (thin film sealing film) 41 include a film of an electrolytic capacitor on which DLC (diamond-like carbon) is vapor-deposited. This film has extremely poor moisture permeability (high moisture resistance). This film is used as the sealing film 41. Needless to say, a structure in which a DLC (diamond-like carbon) film or the like is directly deposited on the surface of the electrode 36 is preferable. In addition, a thin film sealing film may be configured by laminating a resin thin film and a metal thin film in multiple layers.
薄膜41あるいは封止構造を形成する膜の厚みは、上記干渉領域の膜厚には限定されない。5〜10μm以上あるいは、100μm以上の厚みを有するように構成あるいは形成してもよいことは言うまでもない。また、封止構成の薄膜41などが透過性を有する場合は、図4のA側が光出射側となり、不透過性あるいは光反射性の機能あるいは構造を有する場合は、B側が光出射側となる。   The thickness of the thin film 41 or the film forming the sealing structure is not limited to the thickness of the interference region. Needless to say, the thickness may be 5 to 10 μm or more, or 100 μm or more. In addition, when the sealed thin film 41 or the like has transparency, the A side in FIG. 4 is the light emission side, and when it has an opaque or light reflective function or structure, the B side is the light emission side. .
A側とB側からの両方から光が出射されるように構成してもよい。この構成を採用する場合は、A側からEL表示パネルの画像を見る場合と、B側からEL表示パネルの画像を見る場合とでは画像が左右反転する。したがって、A側からEL表示パネルの画像を見る場合と、B側からEL表示パネルの画像を見る場合では、手動であるいはオートマチックに画像の左右を反転させる機能を付加する。この機能の実現は、映像信号の1画素行あるいは複数画素行分をラインメモリに蓄積し、ラインメモリの読み出し方向を反転させればよい。   You may comprise so that light may be radiate | emitted from both A side and B side. In the case of adopting this configuration, the image is reversed horizontally when viewing the image of the EL display panel from the A side and when viewing the image of the EL display panel from the B side. Therefore, when viewing the image of the EL display panel from the A side and when viewing the image of the EL display panel from the B side, a function of inverting the left and right of the image manually or automatically is added. This function can be realized by storing one pixel row or a plurality of pixel rows of the video signal in the line memory and inverting the reading direction of the line memory.
図4のように封止フタ40を用いず、封止膜41で封止する構成を薄膜封止と呼ぶ。基板30側から光を取り出す「下取り出し(図3を参照のこと。光取り出し方向は図3のB矢印方向である)」の場合の薄膜封止41は、EL膜を形成後、EL膜上にカソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての樹脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は1μm以上10μm以下の厚みが適する。さらに好ましくは、膜厚は2μm以上6μm以下の厚みが適する。この緩衝膜上の封止膜74を形成する。   A configuration in which the sealing lid 40 is not used as shown in FIG. 4 and the sealing film 41 is sealed is called thin film sealing. The thin film sealing 41 in the case of “lower extraction (see FIG. 3; the light extraction direction is the direction indicated by the arrow B in FIG. 3)” for extracting light from the substrate 30 side is the EL film after forming the EL film. An aluminum electrode to be a cathode is formed. Next, a resin layer as a buffer layer is formed on the aluminum film. Examples of the buffer layer include organic materials such as acrylic and epoxy. Further, the film thickness is suitably 1 μm or more and 10 μm or less. More preferably, the film thickness is 2 μm or more and 6 μm or less. A sealing film 74 on the buffer film is formed.
緩衝膜がないと、応力によりEL膜の構造が崩れ、筋状に欠陥が発生する。封止膜41は前述したように、DLC(ダイヤモンド ライク カーボン)、あるいは電界コンデンサの層構造(誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造)が例示される。   Without the buffer film, the structure of the EL film collapses due to the stress, and a line-like defect occurs. As described above, the sealing film 41 is exemplified by DLC (Diamond Like Carbon) or a layer structure of an electric field capacitor (a structure in which dielectric thin films and aluminum thin films are alternately deposited).
有機EL膜29側から光を取り出す「上取り出し(図4を参照のこと。光取り出し方向は図4のA矢印方向である)」の場合の薄膜封止は、有機EL膜29を形成後、有機EL膜29上にカソード(もしくはアノード)となるAg−Mg膜を20オングストローム以上300オングストロームの膜厚で形成する。その上に、ITOなどの透明電極を形成して低抵抗化する。次に、好ましくはこの電極膜上に緩衝層としての樹脂層を形成する。この緩衝膜上に封止膜41を形成する。   Thin film sealing in the case of “upward extraction (see FIG. 4, the light extraction direction is the direction of arrow A in FIG. 4)” for extracting light from the organic EL film 29 side is as follows: An Ag—Mg film serving as a cathode (or anode) is formed on the organic EL film 29 with a film thickness of 20 angstroms or more and 300 angstroms. A transparent electrode such as ITO is formed thereon to reduce the resistance. Next, a resin layer as a buffer layer is preferably formed on this electrode film. A sealing film 41 is formed on the buffer film.
図3などにおいて、有機EL膜29から発生した光の半分は、反射膜(カソード電極)36で反射され、アレイ基板30と透過して出射される。しかし、反射膜(カソード電極)36には外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板30にλ/4板(位相フィルム)38および偏光板(偏光フィルム)39を配置している。偏光板39と位相フィルム38を一体したものは円偏光板(円偏光シート)と呼ばれる。   In FIG. 3 and the like, half of the light generated from the organic EL film 29 is reflected by the reflective film (cathode electrode) 36 and transmitted through the array substrate 30 to be emitted. However, external light is reflected on the reflective film (cathode electrode) 36, and reflection occurs to reduce display contrast. For this measure, a λ / 4 plate (phase film) 38 and a polarizing plate (polarizing film) 39 are arranged on the array substrate 30. What united the polarizing plate 39 and the phase film 38 is called a circularly-polarizing plate (circularly polarizing sheet).
図3、図4などの構成において、光出射面に、微細な四角錐、三角錐などの、プリズムを形成することにより、表示輝度を向上できる。四角錐の場合は、底辺の1辺は、100μm以下10μm以上にする。さらに好ましくは30μm以下10μm以上にする。三角錐の場合は、底辺の直径を100μm以下10μm以上にする。さらに好ましくは30μm以下10μm以上にする。   In the configurations of FIGS. 3 and 4, the display luminance can be improved by forming a prism such as a fine quadrangular pyramid or a triangular pyramid on the light emitting surface. In the case of a quadrangular pyramid, one side of the base is 100 μm or less and 10 μm or more. More preferably, it is 30 μm or less and 10 μm or more. In the case of a triangular pyramid, the diameter of the base is set to 100 μm or less and 10 μm or more. More preferably, it is 30 μm or less and 10 μm or more.
画素16が反射電極の場合はEL膜29から発生した光は上方向に出射される(図4のA方向に光が出射)。したがって、位相板38および偏光板39は光出射側に配置することはいうまでもない。   When the pixel 16 is a reflective electrode, light generated from the EL film 29 is emitted upward (light is emitted in the direction A in FIG. 4). Therefore, it goes without saying that the phase plate 38 and the polarizing plate 39 are arranged on the light emitting side.
反射型画素16は、画素電極35を、アルミニウム、クロム、銀などで構成して得られる。また、画素電極35の表面に、凸部(もしくは凹凸部)を設けることで有機EL膜29との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、カソード36(アノード35)となる反射膜を透明電極に形成する、あるいは反射率を30%以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。   The reflective pixel 16 is obtained by configuring the pixel electrode 35 with aluminum, chromium, silver or the like. Further, by providing a convex portion (or a concave-convex portion) on the surface of the pixel electrode 35, the interface with the organic EL film 29 is widened, the light emission area is increased, and the light emission efficiency is improved. Note that the circularly polarizing plate is not necessary when the reflective film to be the cathode 36 (anode 35) is formed on the transparent electrode, or when the reflectance can be reduced to 30% or less. This is because the reflection is greatly reduced. It is also desirable to reduce light interference.
凸部(もしくは凹凸部)は、回折格子にすることは光取り出しに効果がある。回折格子は2次元あるいは3次元構造にする。回折格子のピッチは0.2μm以上2μm以下にすることが好ましい。この範囲で光効率が良好な結果が得られる。特に回折格子のピッチは0.3μm以上0.8μm以下にすることが好ましい。また、回折格子の形状は、サインカーブ状にすることが好ましい。   Protruding portions (or uneven portions) having a diffraction grating is effective for light extraction. The diffraction grating has a two-dimensional or three-dimensional structure. The pitch of the diffraction grating is preferably 0.2 μm or more and 2 μm or less. In this range, a result with good light efficiency can be obtained. In particular, the pitch of the diffraction grating is preferably 0.3 μm or more and 0.8 μm or less. Further, the shape of the diffraction grating is preferably a sine curve.
EL表示装置のカラー化は、マスク蒸着により行うが、本発明はこれに限定するものではない。たとえば、青色発光のEL層を形成し、発光する青色光を、R、G、Bの色変換層(CCM:カラーチェンジミディアムズ)でR、G、B光に変換してもよい。たとえば、図4において、薄膜封止膜41上あるいは下にカラーフィルターを配置する。もちろん、プレシジェンシャドーマスクを利用したRGB有機材料(EL材料)の打ち分け方式を採用してもよい。本発明のカラーEL表示パネルはこれらのいずれの方式を用いても良い。   The EL display device is colored by mask vapor deposition, but the present invention is not limited to this. For example, a blue light emitting EL layer may be formed, and the emitted blue light may be converted into R, G, B light by an R, G, B color conversion layer (CCM: Color Change Mediums). For example, in FIG. 4, a color filter is disposed on or below the thin film sealing film 41. Of course, an RGB organic material (EL material) placement method using a precision shadow mask may be employed. Any of these methods may be used for the color EL display panel of the present invention.
本発明のELパネル(EL表示装置)の画素16の構造は、図1などに示すように、1つの画素16が4つのトランジスタ11ならびにEL素子15により形成される。画素電極35はソース信号線18と重なるように構成する。ソース信号線18上に絶縁膜あるいはアクリル材料からなる平坦化膜32を形成して絶縁し、平坦化膜32上に画素電極35を形成する。このようにソース信号線18上の少なくとも1部に画素電極35を重ねる構成をハイアパーチャ(HA)構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態が期待できる。   In the structure of the pixel 16 of the EL panel (EL display device) of the present invention, one pixel 16 is formed by four transistors 11 and EL elements 15 as shown in FIG. The pixel electrode 35 is configured to overlap the source signal line 18. A planarization film 32 made of an insulating film or an acrylic material is formed on the source signal line 18 for insulation, and a pixel electrode 35 is formed on the planarization film 32. A configuration in which the pixel electrode 35 is overlaid on at least a part of the source signal line 18 in this way is called a high aperture (HA) structure. Unnecessary interference light and the like are reduced, and a good light emission state can be expected.
平坦化膜32は層間絶縁膜としても機能する。平坦化膜32は、0.4μm以上2.0μm以下の膜厚に構成あるいは形成する。平坦化膜32の膜厚が0.4μm以下であれば、層間絶縁が不良になりやすい(歩留まり低下)。2.0μm以上であればコンタクト接続部34の形成が困難になり、コンタクト不良が発生しやすい(歩留まり低下する)。   The planarizing film 32 also functions as an interlayer insulating film. The planarizing film 32 is configured or formed with a film thickness of 0.4 μm or more and 2.0 μm or less. If the thickness of the planarization film 32 is 0.4 μm or less, the interlayer insulation tends to be defective (yield reduction). If the thickness is 2.0 μm or more, formation of the contact connecting portion 34 becomes difficult, and contact failure is likely to occur (yield decreases).
本明細書ではEL素子15として有機EL素子(OEL、PEL、PLED、OLEDなど多種多様な略称で記述される)を例にあげて説明するがこれに限定するものではなく、無機EL素子にも適用されることは言うまでもない。   In this specification, an organic EL element (described by various abbreviations such as OEL, PEL, PLED, and OLED) will be described as an example of the EL element 15, but the present invention is not limited to this, and an inorganic EL element is also used. It goes without saying that it applies.
有機EL表示パネルに用いられるアクティブマトリックス方式は、特定の画素を選択し、必要な表示情報を与えられること。1フレーム期間を通じてEL素子に電流を流すことができることという2つの条件を満足させなければならない。   The active matrix method used for the organic EL display panel is to select a specific pixel and provide necessary display information. Two conditions must be satisfied that current can flow through the EL element throughout one frame period.
この2つの条件を満足させるため、図2に図示する従来の有機ELの画素構成では、第1のトランジスタ11bは画素を選択するためのスイッチング用トランジスタとして機能させる。また、第2のトランジスタ11aはEL素子15に電流を供給するための駆動用トランジスタとして機能させている。   In order to satisfy these two conditions, in the pixel configuration of the conventional organic EL shown in FIG. 2, the first transistor 11b functions as a switching transistor for selecting a pixel. Further, the second transistor 11 a functions as a driving transistor for supplying current to the EL element 15.
この構成を用いて階調を表示させる場合、駆動用トランジスタ11aのゲート電圧として階調に応じた電圧を印加する必要がある。したがって、駆動用トランジスタ11aのオン電流のばらつきがそのまま表示に現れる。   In the case of displaying gradation using this configuration, it is necessary to apply a voltage corresponding to the gradation as the gate voltage of the driving transistor 11a. Therefore, the variation in the on-state current of the driving transistor 11a appears in the display as it is.
トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が450度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが±0.2V〜±0.5Vの範囲でばらつきがある。そのため、駆動用トランジスタ11aを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ11の劣化によっても特性は変化する。   The on-current of a transistor is very uniform if it is a transistor formed of a single crystal. The threshold value varies within a range of ± 0.2V to ± 0.5V. For this reason, the on-current flowing through the driving transistor 11a varies correspondingly, and the display is uneven. These irregularities are caused not only by variations in threshold voltage, but also by transistor mobility, gate insulating film thickness, and the like. The characteristics also change due to deterioration of the transistor 11.
この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が450度(摂氏)以上の高温ポリシリコン技術でも、固相(CGS)成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。その他、有機トランジスタでも発生する。アモルファスシリコントランジスタでも発生する。   This phenomenon is not limited to low-temperature polysilicon technology, and transistors and the like are formed using solid-phase (CGS) grown semiconductor films even in high-temperature polysilicon technology with a process temperature of 450 degrees Celsius or higher. Even things can occur. In addition, it occurs in organic transistors. It also occurs in amorphous silicon transistors.
図2のように、電圧を書き込むことにより、階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。しかし、現状の低温多結晶ポリシリコントランジスタなどではこのバラツキを所定範囲以内の抑えることができない。   As shown in FIG. 2, in the method of displaying gradation by writing a voltage, it is necessary to strictly control the device characteristics in order to obtain a uniform display. However, this variation cannot be suppressed within a predetermined range in a current low-temperature polycrystalline polysilicon transistor or the like.
本発明の表示パネルの画素16を構成するトランジスタ11は、p−チャンネルポリシリコン薄膜トランジスタに構成される。また、トランジスタ11bは、デュアルゲート以上であるマルチゲート構造としている。   The transistor 11 constituting the pixel 16 of the display panel of the present invention is configured as a p-channel polysilicon thin film transistor. The transistor 11b has a multi-gate structure that is more than a dual gate.
本発明の表示パネルの画素16を構成するトランジスタ11bは、トランジスタ11aのソース−ドレイン間のスイッチとして作用する。したがって、トランジスタ11bは、できるだけON/OFF比の高い特性が要求される。トランジスタ11bのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることによりON/OFF比の高い特性を実現できる。   The transistor 11b constituting the pixel 16 of the display panel of the present invention functions as a source-drain switch of the transistor 11a. Therefore, the transistor 11b is required to have as high a ON / OFF ratio as possible. By setting the gate structure of the transistor 11b to a multi-gate structure that is equal to or higher than the dual gate structure, a characteristic with a high ON / OFF ratio can be realized.
本明細書ではEL素子15として有機EL素子(OEL、PEL、PLED、OLEDなど多種多様な略称で記述される)を例にあげて説明するがこれに限定するものではなく、無機EL素子にも適用されることは言うまでもない。   In this specification, an organic EL element (described by various abbreviations such as OEL, PEL, PLED, and OLED) will be described as an example of the EL element 15, but the present invention is not limited to this, and an inorganic EL element is also used. It goes without saying that it applies.
図1の画素回路は、1画素内に4つのトランジスタ11を有している。駆動用トランジスタ11a のゲート端子はトランジスタ11bのソース端子に接続されている。トランジスタ11bおよびトランジスタ11cのゲート端子はゲート信号線17aに接続されている。トランジスタ11bのドレイン端子はトランジスタ11cのソース端子ならびにトランジスタ11dのソース端子に接続され、トランジスタ11cのドレイン端子はソース信号線18に接続されている。トランジスタ11dのゲート端子はゲート信号線17bに接続され、トランジスタ11dのドレイン端子はEL素子15のアノード電極に接続されている。   The pixel circuit in FIG. 1 has four transistors 11 in one pixel. The gate terminal of the driving transistor 11a is connected to the source terminal of the transistor 11b. The gate terminals of the transistors 11b and 11c are connected to the gate signal line 17a. The drain terminal of the transistor 11 b is connected to the source terminal of the transistor 11 c and the source terminal of the transistor 11 d, and the drain terminal of the transistor 11 c is connected to the source signal line 18. The gate terminal of the transistor 11d is connected to the gate signal line 17b, and the drain terminal of the transistor 11d is connected to the anode electrode of the EL element 15.
図1ではすべてのトランジスタはPチャンネルで構成している。Pチャンネルは多少Nチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明はEL素子構成をPチャンネルで構成することのみに限定するものではない。Nチャンネルのみで構成してもよい。また、NチャンネルとPチャンネルの両方を用いて構成してもよい。   In FIG. 1, all the transistors are configured by P-channel. The P channel has a lower mobility than an N channel transistor, but is preferable because it has a high breakdown voltage and is less likely to deteriorate. However, the present invention is not limited to the configuration of the EL element with the P channel. You may comprise only N channel. Moreover, you may comprise using both N channel and P channel.
パネルを低コストで作製するためには、画素を構成するトランジスタ11をすべてPチャンネルで形成し、内蔵ゲートドライバ回路12もPチャンネルで形成することが好ましい。このようにアレイをPチャンネルのみのトランジスタで形成することにより、マスク枚数が5枚となり、低コスト化、高歩留まり化を実現できる。   In order to manufacture a panel at low cost, it is preferable that all the transistors 11 constituting the pixel are formed with a P channel and the built-in gate driver circuit 12 is also formed with a P channel. By forming the array with only P-channel transistors in this way, the number of masks becomes five, and cost reduction and high yield can be realized.
図1のように画素16の駆動用トランジスタ11a、選択トランジスタ(11b、11c)がPチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線17aの電位変動が、選択トランジスタ(11b、11c)のG−S容量(寄生容量)を介して、コンデンサ19の端子に突き抜けるためである。Pチャンネルトランジスタ11bがオフするときにはVgh電圧となる。そのため、コンデンサ19の端子電圧がVdd側に少しシフトする。そのため、トランジスタ11aのゲート(G)端子電圧は上昇し、より黒表示となる。したがって、良好な黒表示を実現できる。   As shown in FIG. 1, when the driving transistor 11a and the selection transistors (11b, 11c) of the pixel 16 are P-channel transistors, a punch-through voltage is generated. This is because the potential fluctuation of the gate signal line 17a penetrates to the terminal of the capacitor 19 through the GS capacitance (parasitic capacitance) of the selection transistors (11b, 11c). When the P-channel transistor 11b is turned off, the voltage becomes Vgh. Therefore, the terminal voltage of the capacitor 19 is slightly shifted to the Vdd side. For this reason, the gate (G) terminal voltage of the transistor 11a rises, resulting in a black display. Therefore, good black display can be realized.
以上の実施例は、トランジスタ11bのG−S容量(寄生容量)を介して、コンデンサ19の電位を変動させ、コンデンサ19の電位変動により、黒表示を良好にする構成である。しかし、本発明はこれに限定するものではない。たとえば、コンデンサ19bを素子で形成してもよいことは言うまでもない。コンデンサ19bはトランジスタ11のゲート信号線17を構成する電極層と、ソース信号線18を構成(形成)する電極層を2つの電極として形成することが好ましい。コンデンサ19bの容量はコンデンサ19aの容量の1/4以上1/1以下とすることが好ましい。   In the above embodiment, the potential of the capacitor 19 is changed via the GS capacitance (parasitic capacitance) of the transistor 11b, and the black display is improved by the potential change of the capacitor 19. However, the present invention is not limited to this. For example, it goes without saying that the capacitor 19b may be formed of an element. The capacitor 19b is preferably formed with two electrodes, an electrode layer constituting the gate signal line 17 of the transistor 11 and an electrode layer constituting (forming) the source signal line 18. The capacity of the capacitor 19b is preferably not less than 1/4 and not more than 1/1 of the capacity of the capacitor 19a.
コンデンサ19bなどによる突き抜け電圧のシフト量は一定であり、また、Vgh電圧、Vgl電圧が一定値であるからである。電流駆動方式(電流プログラム方式)では、低階調ではプログラム電流が小さくなり、ソース信号線18の寄生容量の充放電が困難である。しかし、コンデンサ19bになどよる突き抜け電圧を利用することにより、ソース信号線18に印加するプログラム電流を比較的大きくでき、駆動用トランジスタ11aがEL素子15に流す電流はプログラム電流よりも小さくすることができる。つまり、微小なプログラム電流を画素16に書き込むことができる。   This is because the amount of shift of the punch-through voltage due to the capacitor 19b or the like is constant, and the Vgh voltage and the Vgl voltage are constant values. In the current drive method (current program method), the program current becomes small at a low gradation, and it is difficult to charge and discharge the parasitic capacitance of the source signal line 18. However, the program current applied to the source signal line 18 can be made relatively large by using the punch-through voltage generated by the capacitor 19b, and the current that the driving transistor 11a passes through the EL element 15 can be made smaller than the program current. it can. That is, a minute program current can be written into the pixel 16.
逆に、突き抜け電圧を可変するには、Vgh電圧またはVgl電圧もしくはVgh電圧とVgl電圧の電位差を変化すればよい。たとえば、点灯率(後に説明する)に応じて、Vgh電圧、Vgl電圧を変化あるいは操作する駆動方法が例示される。また、コンデンサ19bの容量を変化すればよい。また、アノード電圧Vddを変化させればよい。たとえば、点灯率(後に説明する)に応じて、アノード電圧(Vdd)を変化あるいは操作する駆動方法が例示される。これらを変化あるいは変更することにより突き抜け電圧の大きさを制御でき、駆動用トランジスタ11aが流す電流量を制御でき、良好な黒表示を実現できる。   Conversely, in order to vary the punch-through voltage, the Vgh voltage, the Vgl voltage, or the potential difference between the Vgh voltage and the Vgl voltage may be changed. For example, a driving method of changing or operating the Vgh voltage and the Vgl voltage according to the lighting rate (described later) is exemplified. Moreover, what is necessary is just to change the capacity | capacitance of the capacitor | condenser 19b. Further, the anode voltage Vdd may be changed. For example, a driving method of changing or operating the anode voltage (Vdd) according to the lighting rate (described later) is exemplified. By changing or changing these, the magnitude of the punch-through voltage can be controlled, the amount of current flowing through the driving transistor 11a can be controlled, and good black display can be realized.
突き抜け電圧の大きさは階調番号によらず、一定値であるため、低階調領域では、相対的に減少するプログラム電流量の割合が大きくなる。したがって、低階調領域になるほど、良好な黒表示を実現できる。   Since the magnitude of the punch-through voltage is a constant value regardless of the gradation number, the ratio of the program current amount that decreases relatively increases in the low gradation area. Therefore, a better black display can be realized as the gradation is lower.
以下、さらに本発明の理解を容易にするために、本発明のEL素子構成について図5を用いて説明する。本発明のEL素子構成は2つのタイミングにより制御される。第1のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ11bならびにトランジスタ11cがONすることにより、等価回路として図5(a)となる。ここで、信号線より所定の電流Iwが書き込まれる。これによりトランジスタ11aはゲートとドレインが接続された状態となり、このトランジスタ11aとトランジスタ11cを通じて電流Iwが流れる。したがって、トランジスタ11aのゲート−ソースの電圧はI1が流れるような電圧となる。   Hereinafter, in order to facilitate understanding of the present invention, the EL element configuration of the present invention will be described with reference to FIG. The EL device configuration of the present invention is controlled by two timings. The first timing is a timing for storing a necessary current value. When the transistor 11b and the transistor 11c are turned on at this timing, an equivalent circuit is shown in FIG. Here, a predetermined current Iw is written from the signal line. As a result, the gate and drain of the transistor 11a are connected, and a current Iw flows through the transistor 11a and the transistor 11c. Therefore, the gate-source voltage of the transistor 11a is a voltage at which I1 flows.
第2のタイミングはトランジスタ11aとトランジスタ11cが閉じ、トランジスタ11dが開くタイミングであり、そのときの等価回路は図5(b)となる。トランジスタ11aのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ11aは常に飽和領域で動作するため、Iwの電流は一定となる。   The second timing is a timing at which the transistor 11a and the transistor 11c are closed and the transistor 11d is opened, and the equivalent circuit at that time is shown in FIG. The voltage between the source and gate of the transistor 11a remains held. In this case, since the transistor 11a always operates in the saturation region, the current Iw is constant.
以上の動作を図示すると、図6に図示するようになる。図6(a)の61aは、表示画面64における、ある時刻での電流プログラムされている画素(行)(書き込み画素行)を示している。画素(行)61aは、図5(b)に図示するように非点灯(非表示画素(行))とする。   The above operation is illustrated in FIG. Reference numeral 61 a in FIG. 6A indicates a pixel (row) (write pixel row) in which current is programmed at a certain time on the display screen 64. The pixels (rows) 61a are not lit (non-displayed pixels (rows)) as shown in FIG.
図1の画素構成の場合は、図5(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。この電流Iwが駆動用トランジスタ11aを流れ、プログラム電流Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。このとき、トランジスタ11dはオープン状態(オフ状態)である。なお、図1などのコンデンサ19の一方の端子は、前段(1行まえの画素)あるいは後段(次に選択される画素)のゲート信号線17aに接続してもよい。   In the case of the pixel configuration of FIG. 1, as shown in FIG. 5A, the program current Iw flows through the source signal line 18 during current programming. The voltage is set (programmed) in the capacitor 19 so that the current Iw flows through the driving transistor 11a and the current through which the program current Iw flows is held. At this time, the transistor 11d is in an open state (off state). Note that one terminal of the capacitor 19 in FIG. 1 or the like may be connected to the gate signal line 17a in the previous stage (pixels in the previous row) or the subsequent stage (pixels to be selected next).
次に、EL素子15に電流を流す期間は図5(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。   Next, during a period in which a current flows through the EL element 15, the transistors 11c and 11b are turned off and the transistor 11d is operated as shown in FIG. That is, the off voltage (Vgh) is applied to the gate signal line 17a, and the transistors 11b and 11c are turned off. On the other hand, an on voltage (Vgl) is applied to the gate signal line 17b, and the transistor 11d is turned on.
図6の駆動方法のタイミングチャートを図7に図示する。図7でわかるように、各選択された画素行(選択期間は、1Hとしている)において、ゲート信号線17aにオン電圧(Vgl)が印加されている時(図7(a)を参照)には、ゲート信号線17bにはオフ電圧(Vgh)が印加されている(図7(b)を参照)。この期間は、EL素子15には電流が流れていない(非点灯状態)。   FIG. 7 shows a timing chart of the driving method of FIG. As can be seen from FIG. 7, in each selected pixel row (the selection period is 1H), when the on-voltage (Vgl) is applied to the gate signal line 17a (see FIG. 7A). In FIG. 7, an off voltage (Vgh) is applied to the gate signal line 17b (see FIG. 7B). During this period, no current flows through the EL element 15 (non-lighting state).
選択されていない画素行において、ゲート信号線17aにオフ電圧(Vgh)が印加され、ゲート信号線17bにはオン電圧(Vgl)が印加されている。また、この期間は、EL素子15に電流が流れている(点灯状態)。また、点灯状態では、EL素子15は所定のN倍の輝度(N・B)で点灯し、その点灯期間は1F/Nである。したがって、1Fを平均した表示パネルの表示輝度は、(N・B)×(1/N)=B(所定輝度)となる。なお、Nは1以上であればいずれの値でもよい。   In an unselected pixel row, an off voltage (Vgh) is applied to the gate signal line 17a, and an on voltage (Vgl) is applied to the gate signal line 17b. Further, during this period, a current flows through the EL element 15 (lighting state). In the lighting state, the EL element 15 is lit with a predetermined N times luminance (N · B), and the lighting period is 1 F / N. Therefore, the display luminance of the display panel that averages 1F is (N · B) × (1 / N) = B (predetermined luminance). N may be any value as long as N is 1 or more.
つぎに、図8を用いて、本発明のEL表示パネルで使用する電源(電圧)について説明をする。ゲートドライバ回路12は、バッファ回路82とシフトレジスタ回路81で構成される。バッファ回路82はオフ電圧(Vgh)とオン電圧(Vgl)を電源電圧として使用する。一方、シフトレジスタ回路81はシフトレジスタの電源VGDDとグラント(GND)電圧を使用し、また、入力信号(CLK、UD、ST)の反転信号を発生させるためのVREF電圧を使用する。また、ソースドライバ回路(IC)14は、電源電圧Vsとグランド(GND)電圧を使用する。   Next, a power supply (voltage) used in the EL display panel of the present invention will be described with reference to FIG. The gate driver circuit 12 includes a buffer circuit 82 and a shift register circuit 81. The buffer circuit 82 uses the off voltage (Vgh) and the on voltage (Vgl) as power supply voltages. On the other hand, the shift register circuit 81 uses the power supply VGDD and the grant (GND) voltage of the shift register, and also uses the VREF voltage for generating an inverted signal of the input signals (CLK, UD, ST). The source driver circuit (IC) 14 uses a power supply voltage Vs and a ground (GND) voltage.
ゲートドライバ回路12aは、シフトレジスタ回路81aとバッファ回路82を具備している。したがって、ゲートドライバ回路12aはゲート信号線17aをオンオフ制御する。ゲート信号線17bは、用のシフトレジスタ回路81b(図示せず)とバッファ回路82(図示せず)を内蔵する。なお、説明を容易にするため、画素構成は図1を例にあげて説明をする。   The gate driver circuit 12a includes a shift register circuit 81a and a buffer circuit 82. Therefore, the gate driver circuit 12a controls on / off of the gate signal line 17a. The gate signal line 17b incorporates a shift register circuit 81b (not shown) and a buffer circuit 82 (not shown). For ease of explanation, the pixel configuration will be described using FIG. 1 as an example.
各シフトレジスタ回路81は正相と負相のクロック信号CLKx(CLKxP、CLKxN)、スタートパルス(STx)で制御される。なお、xは添え字である。その他、ゲート信号線の出力、非出力を制御するイネーブル(ENABL)信号、シフト方向を上下逆転するアップダウン(UPDWM)信号を付加することが好ましい。他に、スタートパルスがシフトレジスタ回路81にシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。   Each shift register circuit 81 is controlled by positive and negative phase clock signals CLKx (CLKxP, CLKxN) and a start pulse (STx). Note that x is a subscript. In addition, it is preferable to add an enable (ENABL) signal for controlling the output and non-output of the gate signal line and an up / down (UPDWM) signal for reversing the shift direction up and down. In addition, it is preferable to provide an output terminal for confirming that the start pulse is shifted to the shift register circuit 81 and output.
シフトレジスタ回路81のシフトタイミングはコントロールIC722(後述する)からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路81を内蔵する。なお、クロック信号は正相のみとしてもよい。正相のみのクロック信号とすることにより信号線数が削減でき、狭額縁化を実現できる。   The shift timing of the shift register circuit 81 is controlled by a control signal from a control IC 722 (described later). A level shift circuit 81 for shifting the level of external data is also incorporated. Note that the clock signal may have only a positive phase. By using only positive phase clock signals, the number of signal lines can be reduced, and a narrow frame can be realized.
シフトレジスタ回路81のバッファ容量は小さいため、直接にはゲート信号線17を駆動することができない。そのため、シフトレジスタ回路81の出力とゲート信号線17を駆動する出力ゲート間には少なくとも2つ以上のインバータ回路が形成されている。   Since the buffer capacity of the shift register circuit 81 is small, the gate signal line 17 cannot be driven directly. For this reason, at least two or more inverter circuits are formed between the output of the shift register circuit 81 and the output gate for driving the gate signal line 17.
ソースドライバ回路(IC)14を低温ポリシリなどのポリシリ技術で基板30上に直接形成する場合も同様であり、ソース信号線18を駆動するトランスファーゲートなどのアナログスイッチのゲートとソースドライバ回路(IC)14のシフトレジスタ間には複数のインバータ回路が形成される。   The same applies to the case where the source driver circuit (IC) 14 is formed directly on the substrate 30 by a polysilicon technique such as low-temperature polysilicon. The gate of an analog switch such as a transfer gate for driving the source signal line 18 and the source driver circuit (IC) A plurality of inverter circuits are formed between the 14 shift registers.
以下の事項(シフトレジスタの出力と、信号線を駆動する出力段(出力ゲートあるいはトランスファーゲートなどの出力段間に配置されるインバータ回路に関する事項)は、ソースドライブおよびゲートドライバ回路に共通の事項である。   The following items (the output of the shift register and the output stage that drives the signal line (items related to the inverter circuit arranged between the output stages such as the output gate or the transfer gate) are common to the source drive and the gate driver circuit. is there.
ここで理解を容易にするため、電圧値を規定する。まず、アノード電圧Vddを6(V)とし、カソード電圧Vssを−9(V)とする(図1などを参照のこと)。GND電圧は0(V)とし、ソースドライバ回路のVs電圧はVdd電圧と同一の6(V)とする。Vgh1とVgh2電圧はVddより0.5(V)以上3.0(V)以下とすることが好ましい。ここでは、Vgh1=Vgh2=8(V)とする。   Here, in order to facilitate understanding, a voltage value is defined. First, the anode voltage Vdd is set to 6 (V), and the cathode voltage Vss is set to −9 (V) (see FIG. 1 and the like). The GND voltage is 0 (V), and the Vs voltage of the source driver circuit is 6 (V), which is the same as the Vdd voltage. The Vgh1 and Vgh2 voltages are preferably 0.5 (V) to 3.0 (V) from Vdd. Here, Vgh1 = Vgh2 = 8 (V).
ゲートドライバ回路12のVgl1は、図1のトランジスタ11cのオン抵抗を十分に小さくするため、低くする必要がある。ここでは、回路構成を容易にするため、Vgh1と絶対値が逆であるVgl1=−8(V)にする。VGDD電圧は、Vghよりも低く、GND電圧よりも高くする必要がある。ここでは、発生電圧回路を容易にし、回路コストを低減するため、Vgh電圧の1/2の4(V)にする。一方で、Vgl2電圧は、余り低くすると、トランジスタ11bのリークを発生する危険性があるため、したがって、VGDD電圧とVgl1電圧の中間電圧にすることが好ましい。ここでは、電圧回路を容易にし、回路コストを低減するため、VGDD電圧と絶対値が等しく、また反対極性である−4(V)にする。   Vgl1 of the gate driver circuit 12 needs to be lowered in order to sufficiently reduce the on-resistance of the transistor 11c in FIG. Here, in order to facilitate the circuit configuration, Vgl1 = −8 (V) whose absolute value is opposite to Vgh1 is set. The VGDD voltage needs to be lower than Vgh and higher than the GND voltage. Here, in order to facilitate the generated voltage circuit and reduce the circuit cost, it is set to 4 (V) which is 1/2 of the Vgh voltage. On the other hand, if the Vgl2 voltage is too low, there is a risk of leakage of the transistor 11b. Therefore, it is preferable that the Vgl2 voltage be an intermediate voltage between the VGDD voltage and the Vgl1 voltage. Here, in order to facilitate the voltage circuit and reduce the circuit cost, the VGDD voltage is set to -4 (V) having the same absolute value and the opposite polarity.
以上の実施例は、1画素行ごとに1本の選択画素行を配置(形成)する構成であった。本発明は、これに限定するものではなく、複数の画素行で1本のゲート信号線17aを配置(形成)してもよい。   In the above embodiment, one selected pixel row is arranged (formed) for each pixel row. The present invention is not limited to this, and one gate signal line 17a may be arranged (formed) in a plurality of pixel rows.
図10はその実施例である。なお、説明を容易にするため、画素構成は図1の場合を主として例示して説明をする。図10ではゲート信号線17aは3つの画素(16R、16G、16B)を同時に選択する。Rの記号とは赤色の画素関連を意味し、Gの記号とは緑色の画素関連を意味し、Bの記号とは青色の画素関連を意味するものとする。   FIG. 10 shows an example. In order to facilitate the description, the pixel configuration will be described mainly using the case of FIG. In FIG. 10, the gate signal line 17a simultaneously selects three pixels (16R, 16G, 16B). The symbol “R” means a red pixel relationship, the symbol “G” means a green pixel relationship, and the symbol “B” means a blue pixel relationship.
ゲート信号線17aの選択により、画素16R、画素16Gおよび画素16Bが同時に選択されデータ書き込み状態となる。画素16Rはソース信号線18Rから映像データをコンデンサ19Rに書き込み、画素16Gはソース信号線18Gから映像データをコンデンサ19Gに書き込む。画素16Bはソース信号線18Bから映像データをコンデンサ19Bに書き込む。   By selecting the gate signal line 17a, the pixel 16R, the pixel 16G, and the pixel 16B are simultaneously selected to enter a data writing state. The pixel 16R writes video data from the source signal line 18R to the capacitor 19R, and the pixel 16G writes video data from the source signal line 18G to the capacitor 19G. The pixel 16B writes video data from the source signal line 18B to the capacitor 19B.
画素16Rのトランジスタ11dはゲート信号線17bRに接続されている。また、画素16Gのトランジスタ11dはゲート信号線17bGに接続され、画素16Bのトランジスタ11dはゲート信号線17bBに接続されている。画素16RのEL素子15R、画素16GのEL素子15G、画素16BのEL素子15Bは別個にオンオフ制御することができる。つまり、EL素子15R、EL素子15G、EL素子15Bはそれぞれのゲート信号線17bR、17bG、17bBを制御することにより、点灯時間、点灯周期を個別に制御可能である。   The transistor 11d of the pixel 16R is connected to the gate signal line 17bR. The transistor 11d of the pixel 16G is connected to the gate signal line 17bG, and the transistor 11d of the pixel 16B is connected to the gate signal line 17bB. The EL element 15R of the pixel 16R, the EL element 15G of the pixel 16G, and the EL element 15B of the pixel 16B can be separately controlled on and off. That is, the EL element 15R, the EL element 15G, and the EL element 15B can individually control the lighting time and the lighting cycle by controlling the gate signal lines 17bR, 17bG, and 17bB.
図10の表示パネルの構成において、ゲート信号線17bRにオンオフ電圧を印加することにより、R画素16Rをオンオフ制御することができる。ゲート信号線17bGにオンオフ電圧を印加することにより、G画素16Gをオンオフ制御することができる。ゲート信号線17bBにオンオフ電圧を印加することにより、B画素16Bをオンオフ制御することができる。   In the configuration of the display panel of FIG. 10, the R pixel 16R can be controlled to be turned on / off by applying an on / off voltage to the gate signal line 17bR. By applying an on / off voltage to the gate signal line 17bG, the G pixel 16G can be on / off controlled. By applying an on / off voltage to the gate signal line 17bB, the B pixel 16B can be on / off controlled.
また、以上の駆動を実現するためには、図11に図示するように、ゲート信号線17bRを制御するゲートドライバ回路12bR、ゲート信号線17bGを制御するゲートドライバ回路12bG、ゲート信号線17bBを制御するゲートドライバ回路12bBを形成または配置すればよい。   In order to realize the above driving, as shown in FIG. 11, the gate driver circuit 12bR for controlling the gate signal line 17bR, the gate driver circuit 12bG for controlling the gate signal line 17bG, and the gate signal line 17bB are controlled. The gate driver circuit 12bB to be formed may be formed or arranged.
以上の実施例は、主としてシリコンチップからなるICでソースドライバ回路(IC)14を構成するものであった。しかし、本発明はこれに限定するものではなく、アレイ基板30に直接にポリシリコン技術(CGS技術、低温ポリシリコン技術、高温ポリシリコン技術など)を用いて出力段回路91など(ポリリシコン電流保持回路92)を形成または構成してもよい。   In the above embodiment, the source driver circuit (IC) 14 is configured by an IC mainly composed of a silicon chip. However, the present invention is not limited to this, and the output stage circuit 91 or the like (polysilicon current holding circuit) using polysilicon technology (CGS technology, low temperature polysilicon technology, high temperature polysilicon technology, etc.) directly on the array substrate 30. 92) may be formed or configured.
図9はその実施例である。R、G、Bの出力段回路91(R用は91R、G用は91G、B用は91B)と、RGBの出力段回路91を選択するスイッチSがポリシリコン技術で形成(構成)されている。スイッチSは1H期間を時分割して動作する。基本的には、スイッチSは、1Hの1/3期間がRの出力段回路91Rに接続され、1Hの1/3期間がGの出力段回路91Gに接続され、残りの1Hの1/3期間がBの出力段回路91Bに接続される。   FIG. 9 shows an example. An output stage circuit 91 for R, G, and B (91R for R, 91G for G, and 91B for B) and a switch S for selecting the RGB output stage circuit 91 are formed (configured) by polysilicon technology. Yes. The switch S operates by time-sharing the 1H period. Basically, the switch S is connected to the R output stage circuit 91R during the 1/3 period of 1H, is connected to the G output stage circuit 91G during the 1/3 period of 1H, and the remaining 1/3 period of 1H. The period is connected to the B output stage circuit 91B.
図9に図示するように、シフトレジスタ回路、サンプリング回路などを有するソースドライバ(回路)14は、出力端子93でソース信号線18と接続される。ポリシリコンからなるスイッチSが時分割で切り換えられ、出力段回路91RGBに接続される。出力段回路91RGBはRGBの映像データからなる電流が保持される。なお、図9ではポリリシコン電流保持回路92は1段分しか図示していないが、実際には2段構成されていることは言うまでもない。   As shown in FIG. 9, a source driver (circuit) 14 having a shift register circuit, a sampling circuit, and the like is connected to a source signal line 18 at an output terminal 93. The switch S made of polysilicon is switched in a time division manner and connected to the output stage circuit 91RGB. The output stage circuit 91RGB holds a current made up of RGB video data. In FIG. 9, only one stage of the polysilicon current holding circuit 92 is shown, but it goes without saying that it is actually composed of two stages.
図9では、スイッチSは、1Hの1/3期間がRの出力段回路91Rに接続され、1Hの1/3期間がGの出力段回路91Gに接続され、残りの1Hの1/3期間がBの出力段回路91Bに接続されると説明したが本発明はこれに限定するものではない。R、G、Bを選択する期間は異なっていてもよい。これは、R、G、Bのプログラム電流Iwの大きさが異なっているためである。R、G、BでEL素子15の効率が異なるため、R、G、Bでプログラム電流の大きさが異なる。プログラム電流の大きさが小さいと、ソース信号線18の寄生容量の影響を受けやすいため、プログラム電流の印加期間を長くし、十分にソース信号線18の寄生容量の充放電期間を確保する必要がある。一方で、ソース信号線18の寄生容量の大きさは、R、G、Bで同一であることが多い。   In FIG. 9, the switch S is connected to the R output stage circuit 91R for the 1/3 period of 1H, the 1/3 period of 1H is connected to the G output stage circuit 91G, and the remaining 1/3 period of 1H. Is connected to the B output stage circuit 91B, but the present invention is not limited to this. The period for selecting R, G, and B may be different. This is because the R, G, and B program currents Iw are different in magnitude. Since the efficiency of the EL element 15 differs between R, G, and B, the magnitude of the program current differs between R, G, and B. If the magnitude of the program current is small, it is likely to be affected by the parasitic capacitance of the source signal line 18. Therefore, it is necessary to lengthen the application period of the program current and sufficiently ensure the charge / discharge period of the parasitic capacitance of the source signal line 18. is there. On the other hand, the parasitic capacitance of the source signal line 18 is often the same for R, G, and B.
以上の実施例では、RGBそれぞれに対応する画素16を同時に走査する構成であった。本発明はこの構成に限定するものではない。フレーム(フィールド)ないで、RGBを個別に選択して画像表示を行っても良い。図12はその実施例である。   In the above embodiment, the configuration is such that the pixels 16 corresponding to RGB are simultaneously scanned. The present invention is not limited to this configuration. An image may be displayed by individually selecting RGB without a frame (field). FIG. 12 shows an embodiment thereof.
図12(a)は1フレーム(1フィールド)期間にR表示領域63R、G表示領域63G、B表示領域63Bを画面の上から下方向(下方向から上方向でもよい)に走査する。RGBの表示領域以外の領域は非表示領域62とする。つまり、間欠駆動を実施する。R、G、Bの表示領域63は個別に間欠表示が実施される。   In FIG. 12A, the R display area 63R, the G display area 63G, and the B display area 63B are scanned from the top to the bottom of the screen (or from the bottom to the top) in one frame (one field) period. An area other than the RGB display area is a non-display area 62. That is, intermittent driving is performed. R, G, and B display areas 63 are individually intermittently displayed.
図12(b)は1フィールド(1フレーム)期間にR、G、B表示領域63を複数発生するように実施した実施例である。この駆動方法は、図23の駆動方法と類似である。したがって、説明を必要としないであろう。図12(b)に表示領域63を複数に分割することにより、フリッカの発生はより低フレームレートでもなくなる。   FIG. 12B shows an embodiment in which a plurality of R, G, and B display areas 63 are generated in one field (one frame) period. This driving method is similar to the driving method of FIG. Therefore, no explanation will be required. By dividing the display area 63 into a plurality of parts in FIG. 12B, the occurrence of flicker is eliminated even at a lower frame rate.
図13(a)は、RGBの表示領域63で表示領域63の面積を異ならせたものである。なお、表示領域63の面積は点灯期間に比例することは言うまでもない。図13(a)では、R表示領域63RとG表示領域63Gと面積を同一にしている。G表示領域63GよりB表示領域63Bの面積を大きくしている。   FIG. 13A shows the RGB display area 63 with different areas of the display area 63. Needless to say, the area of the display region 63 is proportional to the lighting period. In FIG. 13A, the R display area 63R and the G display area 63G have the same area. The area of the B display area 63B is made larger than that of the G display area 63G.
有機EL表示パネルでは、Bの発光効率が悪い場合が多い。図13(a)のようにB表示領域63Bを他の色の表示領域63よりも大きくすることにより、効率よくホワイトバランスをとることができるようになる。また、R、G、B表示領域63の面積を変化させることにより、ホワイトバランス調整、色温度調整を容易に実現できる。   In organic EL display panels, the light emission efficiency of B is often poor. By making the B display area 63B larger than the display areas 63 of other colors as shown in FIG. 13A, it is possible to efficiently achieve white balance. Also, white balance adjustment and color temperature adjustment can be easily realized by changing the area of the R, G, B display area 63.
図13(b)は、1フィールド(フレーム)期間で、B表示期間63Bが複数(63B1、63B2)となるようにした実施例である。図13(a)は1つのB表示領域63Bを変化させる方法であった。変化させることによりホワイトバランスを良好に調整できるようにする。図13(b)は、同一面積のB表示領域63Bを複数表示させることにより、ホワイトバランス調整(補正)を良好にする。また、色温度補正(調整)を良好にする。たとえば、屋外と屋内で色温度を変化させることは有効である。たとえば、屋内では、色温度を低下させ、屋外では色温度を高くする。   FIG. 13B shows an example in which the B display period 63B is plural (63B1, 63B2) in one field (frame) period. FIG. 13A shows a method of changing one B display area 63B. By changing it, the white balance can be adjusted well. FIG. 13B improves white balance adjustment (correction) by displaying a plurality of B display areas 63B having the same area. In addition, color temperature correction (adjustment) is improved. For example, it is effective to change the color temperature outdoors and indoors. For example, the color temperature is decreased indoors and the color temperature is increased outdoors.
本発明の駆動方式は図12、図13のいずれに限定するものではない。また、図12、図13の駆動方法では、R、G、Bの表示領域63を発生し、間欠表示する。結果として動画ボケを解消でき、画素16への書き込み不足を改善する。   The drive system of the present invention is not limited to either FIG. 12 or FIG. 12 and 13, the R, G, and B display areas 63 are generated and intermittently displayed. As a result, the moving image blur can be eliminated, and the writing shortage to the pixel 16 is improved.
図13(a)と図13(b)とは組み合わせてもよいことはいうまでもない。たとえば、図13(a)のRGBの表示面積63を変化し、かつ図13(b)のRGBの表示領域63を複数発生させる駆動方法の実施である。   Needless to say, FIG. 13A and FIG. 13B may be combined. For example, a drive method is implemented in which the RGB display area 63 in FIG. 13A is changed and a plurality of RGB display areas 63 in FIG. 13B are generated.
図6では表示領域63を1つにした方式である。しかし、本発明はこれに限定するものではない。たとえば、図14に図示するように、表示領域63と非表示領域62とを複数に分散させてもよい。   In FIG. 6, the display area 63 is integrated into one. However, the present invention is not limited to this. For example, as shown in FIG. 14, the display area 63 and the non-display area 62 may be dispersed in a plurality.
また、図14に図示するように、間欠する間隔(非表示領域62/表示領域63)は等間隔に限定するものではない。たとえば、ランダムでもよい(全体として、表示期間もしくは非表示期間が所定値(一定割合)となればよい)。また、RGBで異なっていてもよい。つまり、白(ホワイト)バランスが最適になるように、R、G、B表示期間もしくは非表示期間が所定値(一定割合)となるように調整(設定)すればよい。   Further, as illustrated in FIG. 14, intermittent intervals (non-display area 62 / display area 63) are not limited to equal intervals. For example, it may be random (as a whole, the display period or the non-display period may be a predetermined value (a constant ratio)). Also, it may be different for RGB. That is, it is only necessary to adjust (set) the R, G, B display period or the non-display period to a predetermined value (a constant ratio) so that the white balance is optimal.
非表示領域62とは、ある時刻において非点灯EL素子15の画素16領域である。表示領域63とは、ある時刻において点灯EL素子15の画素16領域である。非表示領域62、表示領域63は、水平同期信号に同期して、1画素行ずつ位置がシフトしていく。   The non-display area 62 is a pixel 16 area of the non-lighting EL element 15 at a certain time. The display area 63 is the pixel 16 area of the lighting EL element 15 at a certain time. The positions of the non-display area 62 and the display area 63 are shifted by one pixel row in synchronization with the horizontal synchronization signal.
本発明の駆動方法の説明を容易にするため、1/Nとは、1F(1フィールドまたは1フレーム)を基準にしてこの1Fを1/Nにするとして説明する。しかし、1画素行が選択され、電流値がプログラムされる時間(通常、1水平走査期間(1H))があるし、また、走査状態によっては誤差も生じることは言うまでもない。もちろん、ゲート信号線17aからの突き抜け電圧によっても、理想状態から変化する。ここでは説明を容易にするため、理想状態として説明をする。   In order to facilitate the description of the driving method of the present invention, 1 / N is described on the assumption that 1F is set to 1 / N on the basis of 1F (one field or one frame). However, there is a time during which one pixel row is selected and the current value is programmed (usually, one horizontal scanning period (1H)), and it goes without saying that an error may occur depending on the scanning state. Of course, it changes from the ideal state also by the penetration voltage from the gate signal line 17a. Here, in order to facilitate the description, the description will be made in an ideal state.
液晶表示パネルは、1F(1フィールドあるいは1フレーム)の期間の間は、画素に書き込んだ電流(電圧)を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。   The liquid crystal display panel holds the current (voltage) written to the pixel for a period of 1F (one field or one frame). For this reason, when a moving image is displayed, there is a problem that the outline of the display image is blurred.
有機(無機)EL表示パネル(表示装置)も1F(1フィールドあるいは1フレーム)の期間の間は、画素に書き込んだ電流(電圧)を保持する。したがって、液晶表示パネルと同様の課題が発生する。一方、CRTのように電子銃で線表示の集合として画像を表示するディスプレイは、人間の眼の残像特性を用いて画像表示を行うため、動画表示画像の輪郭ぼけは発生しない。   The organic (inorganic) EL display panel (display device) also holds the current (voltage) written in the pixel during the period of 1F (one field or one frame). Therefore, the same problem as the liquid crystal display panel occurs. On the other hand, a display that displays an image as a set of line displays with an electron gun, such as a CRT, displays an image using the afterimage characteristics of the human eye, so that the outline blur of a moving image display image does not occur.
本発明の駆動方法では、1F/Nの期間の間だけ、EL素子15に電流を流し、他の期間(1F(N−1)/N)は電流を流さない。本発明の駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。つまり、画像データ表示状態が時間的に間欠表示状態となる。動画データ表示を、間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、CRTに近い動画表示を実現することができる。   In the driving method of the present invention, current is passed through the EL element 15 only during the period of 1F / N, and no current is passed during the other period (1F (N-1) / N). Consider a case where the driving method of the present invention is implemented and one point on the screen is observed. In this display state, image data display and black display (non-lighting) are repeatedly displayed every 1F. That is, the image data display state is intermittently displayed over time. When the moving image data display is viewed in the intermittent display state, the outline of the image is not blurred and a good display state can be realized. That is, a moving image display close to a CRT can be realized.
本発明の駆動方法では、間欠表示を実現する。しかし、間欠表示を実施するにあたり、トランジスタ11dは最大でも1H周期でオンオフ制御するだけでよい。したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。本発明は、画像データは各画素16に保持されている。そのため、本発明の駆動方法において、間欠表示を実施するための画像メモリは不要である。   In the driving method of the present invention, intermittent display is realized. However, when performing intermittent display, the transistor 11d only needs to be on / off controlled at a maximum of 1H period. Therefore, the main clock of the circuit is not different from the conventional one, and the power consumption of the circuit does not increase. In the liquid crystal display panel, an image memory is necessary to realize intermittent display. In the present invention, image data is held in each pixel 16. Therefore, in the driving method of the present invention, an image memory for performing intermittent display is unnecessary.
本発明の駆動方法はスイッチングのトランジスタ11d(図1などを参照のこと)などをオンオフさせるだけでEL素子15に流す電流を制御する。つまり、EL素子15に流れる電流Iwをオフしても、画像データはそのまま画素16のコンデンサ19の保持されている。したがって、次のタイミングでスイッチング素子11dなどをオンさせ、EL素子15に電流を流せば、その流れる電流は前に流れていた電流値と同一である。   The driving method of the present invention controls the current passed through the EL element 15 simply by turning on and off the switching transistor 11d (see FIG. 1 and the like). That is, even if the current Iw flowing through the EL element 15 is turned off, the image data is held in the capacitor 19 of the pixel 16 as it is. Therefore, if the switching element 11d and the like are turned on at the next timing and a current flows through the EL element 15, the flowing current is the same as the previously flowing current value.
本発明では黒挿入(黒表示などの間欠表示)を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、有機EL素子15は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することのより従来のデータ保持型の表示パネル(液晶表示パネル、EL表示パネルなど)の問題である動画表示の問題を解決できる。   In the present invention, it is not necessary to increase the main clock of the circuit even when black insertion (intermittent display such as black display) is realized. Further, there is no need for an image memory because it is not necessary to perform time axis expansion. Further, the organic EL element 15 has a short time from application of current to light emission, and responds at high speed. Therefore, it is suitable for moving image display and can solve the problem of moving image display, which is a problem of conventional data retention type display panels (liquid crystal display panel, EL display panel, etc.) by performing intermittent display.
さらに、大型の表示装置でソース信号線18の配線長が長くなり、ソース信号線18の寄生容量が大きくなる場合は、N値を大きくすることのより対応できる。ソース信号線18に印加するプログラム電流値をN倍にした場合、ゲート信号線17b(トランジスタ11d)の導通期間を1F/Nとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。   Further, when the wiring length of the source signal line 18 is increased and the parasitic capacitance of the source signal line 18 is increased in a large display device, it is possible to cope with the problem by increasing the N value. When the program current value applied to the source signal line 18 is increased N times, the conduction period of the gate signal line 17b (transistor 11d) may be set to 1 F / N. Accordingly, the present invention can be applied to large display devices such as televisions and monitors.
電流駆動では特に黒レベルの画像表示では20nA以下の微小電流で画素のコンデンサ19をプログラムする必要がある。したがって、寄生容量が所定値以上の大きさで発生すると、1画素行にプログラムする時間(基本的には1H以内である。ただし、2画素行を同時に書き込む場合もあるので1H以内に限定されるものではない。)内に寄生容量を充放電することができない。1H期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。   In current driving, it is necessary to program the capacitor 19 of the pixel with a very small current of 20 nA or less, particularly for black level image display. Therefore, if the parasitic capacitance is generated with a magnitude greater than or equal to a predetermined value, the time for programming to one pixel row (basically within 1H. However, it is limited to within 1H since two pixel rows may be written simultaneously. The parasitic capacitance cannot be charged or discharged within. If charging / discharging is not possible in the 1H period, writing into the pixel is insufficient and the resolution is not high.
図1の画素構成の場合、図5(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。この電流Iwがトランジスタ11aを流れ、Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。このとき、トランジスタ11dはオープン状態(オフ状態)である。   In the case of the pixel configuration of FIG. 1, as shown in FIG. 5A, the program current Iw flows through the source signal line 18 during current programming. The voltage is set (programmed) in the capacitor 19 so that the current Iw flows through the transistor 11a and the current flowing through Iw is maintained. At this time, the transistor 11d is in an open state (off state).
次に、EL素子15に電流を流す期間は図5(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。   Next, during a period in which a current flows through the EL element 15, the transistors 11c and 11b are turned off and the transistor 11d is operated as shown in FIG. That is, the off voltage (Vgh) is applied to the gate signal line 17a, and the transistors 11b and 11c are turned off. On the other hand, an on voltage (Vgl) is applied to the gate signal line 17b, and the transistor 11d is turned on.
プログラム電流Iwが本来流す電流(所定値)のN倍であるとすると、図5(b)のEL素子15に流れる電流Ieも10倍になる。したがって、所定値の10倍の輝度でEL素子15は発光する。つまり、図18に図示するように、倍率Nを高くするほど、画素16の瞬時の表示輝度Bも高くなる。基本的には倍率Nと画素16の輝度とは比例関係となる。   Assuming that the program current Iw is N times the current (predetermined value) that flows originally, the current Ie that flows through the EL element 15 in FIG. Therefore, the EL element 15 emits light with a luminance 10 times the predetermined value. That is, as shown in FIG. 18, as the magnification N is increased, the instantaneous display brightness B of the pixel 16 is also increased. Basically, the magnification N and the luminance of the pixel 16 are in a proportional relationship.
なお、本発明は、画素構成が電流プログラム方式のみに限定されない。たとえば、図26のような電圧プログラム方式の画素構成にも適用できる。1フレーム(フィールド)の所定期間を高い輝度で表示し、他の期間を非点灯状態にすることが、電圧駆動方式においても、動画表示性能の向上などに有効だからである。また、電圧駆動方式においても、ソース信号線18の寄生容量の影響は無視できない。特に大型EL表示パネルにおいて、寄生容量が大きいため、本発明の駆動方法を実施することは効果がある。以上の事項は、本発明の他の実施例においても同様である。   In the present invention, the pixel configuration is not limited to the current program method. For example, the present invention can be applied to a voltage-programmed pixel configuration as shown in FIG. This is because displaying a predetermined period of one frame (field) with high luminance and turning off the other period is effective in improving the moving image display performance even in the voltage driving method. Even in the voltage drive system, the influence of the parasitic capacitance of the source signal line 18 cannot be ignored. Particularly in a large EL display panel, since the parasitic capacitance is large, it is effective to implement the driving method of the present invention. The above matters also apply to other embodiments of the present invention.
図6(b)に図示するように、書き込み画素行61aを含む画素行が非点灯領域62とし、書き込み画素行61aよりも上画面のS/N(時間的には1F/N)の範囲を表示領域63とする(書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる)。画像表示状態は、表示領域63が帯状になって、画面の上から下に移動する。   As shown in FIG. 6B, the pixel row including the writing pixel row 61a is a non-lighting region 62, and the S / N (1F / N in terms of time) range of the upper screen from the writing pixel row 61a is set. The display area 63 is used (when the writing scan is from the top to the bottom of the screen, the opposite is true when the screen is scanned from the bottom to the top). In the image display state, the display area 63 has a band shape and moves from the top to the bottom of the screen.
図6の表示では、1つの表示領域63が画面の上から下方向に移動する。フレームレートが低いと、表示領域63が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。   In the display of FIG. 6, one display area 63 moves downward from the top of the screen. When the frame rate is low, it is visually recognized that the display area 63 moves. In particular, it becomes easier to recognize when the eyelid is closed or when the face is moved up and down.
この課題に対しては、図14に図示するように、表示領域63を複数に分割するとよい。この分割された総和がS(N−1)/Nの面積となれば、図6の明るさと同等になる。なお、分割された表示領域63は等しく(等分に)する必要はない。また、分割された非表示領域62も等しくする必要はない。   For this problem, the display area 63 may be divided into a plurality of parts as shown in FIG. If the divided sum is an area of S (N-1) / N, it is equivalent to the brightness of FIG. Note that the divided display areas 63 do not have to be equal (equally divided). Further, the divided non-display areas 62 need not be equal.
以上のように、表示領域63を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。   As described above, screen flickering is reduced by dividing display area 63 into a plurality of parts. Therefore, no flicker occurs and a good image display can be realized. The division may be made finer. However, the moving image display performance decreases as it is divided.
図15はゲート信号線17の電圧波形およびELの発光輝度を図示している。図15で明らかなように、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)している。つまり、Vglにする期間は1F/(K・N)の期間をK回実施する。このように制御すれば、フリッカの発生を抑制でき、低フレームレートの画像表示を実現できる。   FIG. 15 illustrates the voltage waveform of the gate signal line 17 and the light emission luminance of EL. As is apparent from FIG. 15, the period (1F / N) during which the gate signal line 17b is set to Vgl is divided into a plurality of numbers (the number of divisions K). That is, a period of 1 gl / (K · N) is performed K times for the period of Vgl. By controlling in this way, the occurrence of flicker can be suppressed and an image display with a low frame rate can be realized.
画像の分割数は可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してKの値を変更してもよい。また、ユーザーが輝度を調整するように構成してもよい。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。   It is preferable that the number of image divisions is variable. For example, this change may be detected and the value of K may be changed by the user pressing a brightness adjustment switch or turning the brightness adjustment volume. Moreover, you may comprise so that a user may adjust a brightness | luminance. You may comprise so that it may change manually or automatically by the content and data of the image to display.
図15などにおいて、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)し、Vglにする期間は1F/(K・N)の期間をK回実施するとしたがこれ限定するものではない。1F/(K・N)の期間をL(L≠K)回実施してもよい。つまり、本発明は、EL素子15に流す期間(時間)を制御することにより表示画面64を表示するものである。したがって、1F/(K・N)の期間をL(L≠K)回実施することは本発明の技術的思想に含まれる。また、Lの値を変化させることにより、表示画面64の輝度をデジタル的に変更することができる。たとえば、L=2とL=3では50%の輝度(コントラスト)変化となる。また、画像の表示領域63を分割する時、ゲート信号線17bをVglにする期間は同一期間に限定するものではない。   In FIG. 15 and the like, the period (1F / N) for setting the gate signal line 17b to Vgl is divided into a plurality (number of divisions K), and the period of 1F / (K · N) is executed K times for the period to set Vgl. However, this is not a limitation. The period of 1F / (K · N) may be performed L (L ≠ K) times. In other words, the present invention displays the display screen 64 by controlling the period (time) flowing through the EL element 15. Therefore, it is included in the technical idea of the present invention to execute the period of 1F / (K · N) L (L ≠ K) times. Further, the luminance of the display screen 64 can be changed digitally by changing the value of L. For example, when L = 2 and L = 3, the luminance (contrast) changes by 50%. Further, when the image display area 63 is divided, the period during which the gate signal line 17b is set to Vgl is not limited to the same period.
図16は2画素行を同時に選択する駆動方法の実施例である。理想的には、2画素(行)のトランジスタ11aが、それぞれがIw×5(N=10の場合。つまり、K=2であるから、ソース信号線18に流れる電流はIw×K×5=Iw×10となる)の電流をソース信号線18に流す。そして、各画素16のコンデンサ19には、5倍の電流がプログラムされ保持される。   FIG. 16 shows an example of a driving method for simultaneously selecting two pixel rows. Ideally, the transistors 11a of two pixels (rows) each have Iw × 5 (N = 10. That is, since K = 2, the current flowing through the source signal line 18 is Iw × K × 5 = Iw × 10) is passed through the source signal line 18. Then, the capacitor 19 of each pixel 16 is programmed and held with 5 times the current.
同時に選択する画素行が2画素行(K=2)であるから、2つの駆動用トランジスタ11aが動作する。つまり、1画素あたり、10/2=5倍の電流がトランジスタ11aに流れる。ソース信号線18には、2つのトランジスタ11aのプログラム電流を加えた電流が流れる。   Since two pixel rows (K = 2) are selected at the same time, the two driving transistors 11a operate. That is, a current of 10/2 = 5 times flows through the transistor 11a per pixel. A current obtained by adding the program currents of the two transistors 11a flows through the source signal line 18.
たとえば、書き込み画素行61aに、本来、書き込む電流Idとし、ソース信号線18には、Iw×10の電流を流す。書き込み画素行61bは後に正規の画像データが書き込まれるので問題がない。画素行61bは、1H期間の間は61aと同一表示である。そのため、書き込み画素行61aと電流を増加させるために選択した画素行61bとを少なくとも非表示状態62とするのである。   For example, the write current Id is originally set to the write pixel row 61 a and a current of Iw × 10 is supplied to the source signal line 18. There is no problem in the writing pixel row 61b because normal image data is written later. The pixel row 61b has the same display as 61a during the 1H period. Therefore, at least the non-display state 62 is set to the writing pixel row 61a and the pixel row 61b selected to increase the current.
次の、1H後には、ゲート信号線17a(1)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(3)が選択され(Vgl電圧)、選択された画素行(3)のトランジスタ11aからソースドライバ14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(1)には正規の画像データが保持される。   After the next 1H, the gate signal line 17a (1) is not selected, and the ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17 a (3) is selected (Vgl voltage), and a program current flows from the transistor 11 a of the selected pixel row (3) toward the source driver 14 through the source signal line 18. By operating in this way, regular image data is held in the pixel row (1).
次の、1H後には、ゲート信号線17a(2)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(4)が選択され(Vgl電圧)、選択された画素行(4)のトランジスタ11aからソースドライバ14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(2)には正規の画像データが保持される。以上の動作と1画素行ずつシフト(もちろん、複数画素行ずつシフトしてもよい。たとえば、擬似インターレース駆動であれば、2行ずつシフトするであろう。また、画像表示の観点から、複数の画素行に同一画像を書き込む場合もあるであろう)しながら走査することにより1画面が書き換えられる。   After the next 1H, the gate signal line 17a (2) is not selected, and the ON voltage (Vgl) is applied to the gate signal line 17b. At the same time, the gate signal line 17 a (4) is selected (Vgl voltage), and a program current flows from the transistor 11 a of the selected pixel row (4) toward the source driver 14 through the source signal line 18. By operating in this way, regular image data is held in the pixel row (2). The above operation and shift by one pixel row (of course, multiple pixel rows may be shifted. For example, if pseudo-interlace driving is used, shift by two rows will be performed. One screen is rewritten by scanning while the same image may be written in the pixel row.
図16(a)(b)に図示するように、2本の書き込み画素行61(61a、61b)が選択され、画面64の上辺から下辺に順次選択されていく。しかし、図16(b)のように、画面の下辺までくると書き込み画素行61aは存在するが、61bはなくなる。つまり、選択する画素行が1本しかなくなる。そのため、ソース信号線18に印加された電流は、すべて画素行61aに書き込まれる。したがって、画素行61aに比較して、2倍の電流が画素にプログラムされてしまう。   As shown in FIGS. 16A and 16B, two write pixel rows 61 (61a and 61b) are selected and sequentially selected from the upper side to the lower side of the screen 64. However, as shown in FIG. 16B, when it reaches the lower side of the screen, the writing pixel row 61a exists, but 61b disappears. That is, only one pixel row is selected. Therefore, all the current applied to the source signal line 18 is written to the pixel row 61a. Therefore, twice as much current is programmed in the pixel as compared with the pixel row 61a.
この課題に対して、本発明は、図16(b)に図示するように画面64の下辺にダミー画素行161を形成(配置)している。したがって、選択画素行が画面64の下辺まで選択された場合は、画面64の最終画素行とダミー画素行161が選択される。そのため、図16(b)の書き込み画素行には、規定どおりの電流が書き込まれる。なお、ダミー画素行161は表示領域64の上端あるいは下端に隣接して形成したように図示したが、これに限定するものではない。表示領域64から離れた位置に形成されていてもよい。また、ダミー画素行161は、図1のスイッチングトランジスタ11d、EL素子15などは形成する必要はない。形成しないことにより、ダミー画素行161のサイズは小さくなるからパネルの額縁を短くすることができる。   In response to this problem, the present invention forms (arranges) a dummy pixel row 161 on the lower side of the screen 64 as shown in FIG. Therefore, when the selected pixel row is selected up to the lower side of the screen 64, the last pixel row and the dummy pixel row 161 on the screen 64 are selected. Therefore, a prescribed current is written into the write pixel row in FIG. Although the dummy pixel row 161 is illustrated as being formed adjacent to the upper end or the lower end of the display area 64, the present invention is not limited to this. It may be formed at a position away from the display area 64. Further, it is not necessary to form the switching transistor 11d, the EL element 15 and the like in FIG. 1 in the dummy pixel row 161. By not forming the panel, the size of the dummy pixel row 161 is reduced, so that the frame of the panel can be shortened.
図17は図16(b)の状態を示している。図17で明らかのように、選択画素行が画面64の下辺の画素16c行まで選択された場合は、画面64の最終画素行161が選択される。ダミー画素行161は表示領域64外に配置する。つまり、ダミー画素行161は点灯しない、あるいは点灯させない、もしくは点灯しても表示として見えないように構成する。たとえば、画素電極とトランジスタ11とのコンタクトホールをなくすとか、ダミー画素行にはEL素子15を形成しないとかである。図17のダミー画素行161はEL素子15、トランジスタ11d、ゲート信号線17bを図示しているが、駆動方法の実施には不必要である。実際に開発した本発明の表示パネルでは、ダミー画素行161にはEL素子15、トランジスタ11d、ゲート信号線17bを形成していない。ただし、画素電極を形成することが好ましい。画素内の寄生容量が他の画素16と同一にならず、保持されるプログラム電流に差異が発生する場合があるからである。   FIG. 17 shows the state of FIG. As apparent from FIG. 17, when the selected pixel rows are selected up to the pixel 16c row on the lower side of the screen 64, the last pixel row 161 of the screen 64 is selected. The dummy pixel row 161 is arranged outside the display area 64. That is, the dummy pixel row 161 is configured not to be lit, not to be lit, or not to be displayed as a display even when lit. For example, the contact hole between the pixel electrode and the transistor 11 is eliminated, or the EL element 15 is not formed in the dummy pixel row. Although the dummy pixel row 161 in FIG. 17 illustrates the EL element 15, the transistor 11d, and the gate signal line 17b, it is not necessary to implement the driving method. In the actually developed display panel of the present invention, the EL element 15, the transistor 11d, and the gate signal line 17b are not formed in the dummy pixel row 161. However, it is preferable to form a pixel electrode. This is because the parasitic capacitance in the pixel is not the same as that of the other pixels 16 and a difference may occur in the retained program current.
図16(a)(b)では、画面64の下辺にダミー画素(行)161を設ける(形成する、配置する)としたが、これに限定するものではない。たとえば、上下逆転走査する場合は、画面64の上辺にもダミー画素行161を形成すべきである。つまり、画面64の上辺を下辺のそれぞれにダミー画素行161を形成(配置)する。以上のように構成することにより、画面の上下反転走査にも対応できるようになる。   In FIGS. 16A and 16B, the dummy pixels (rows) 161 are provided (formed or arranged) on the lower side of the screen 64, but the present invention is not limited to this. For example, when scanning upside down, the dummy pixel row 161 should be formed on the upper side of the screen 64. That is, the dummy pixel row 161 is formed (arranged) on the upper side and the lower side of the screen 64, respectively. With the configuration described above, it is possible to cope with upside down scanning of the screen.
以上の実施例は、2画素行を同時選択する場合であった。本発明はこれに限定するものではなく、たとえば、5画素行を同時選択する方式でもよい。つまり、5画素行同時駆動の場合は、ダミー画素行161は4行分形成すればよい。   In the above embodiment, two pixel rows are selected simultaneously. The present invention is not limited to this. For example, a method of simultaneously selecting five pixel rows may be used. That is, in the case of simultaneous driving of five pixel rows, the dummy pixel rows 161 may be formed for four rows.
ダミー画素行161数は、同時に選択する画素行数M−1の画素行を形成すればよい。たとえば、同時に選択する画素行が5画素行であれば、書き込み画素行61は4画素行である。同時に選択する画素行が10画素行であれば、10−1=9画素行である。   The number of dummy pixel rows 161 may be formed as many as M-1 pixel rows selected simultaneously. For example, if the pixel rows to be selected simultaneously are 5 pixel rows, the writing pixel row 61 is 4 pixel rows. If the simultaneously selected pixel rows are 10 pixel rows, 10-1 = 9 pixel rows.
図16はダミー画素行161を形成する場合において、ダミー画素行の配置位置の説明図である。基本的に、表示パネルは上下反転駆動するとして、ダミー画素行161を画面64の上下に配置している。   FIG. 16 is an explanatory diagram of the arrangement positions of the dummy pixel rows when the dummy pixel row 161 is formed. Basically, the display panel is driven upside down, and dummy pixel rows 161 are arranged above and below the screen 64.
以上の実施例は、1画素行を順次選択し画素に電流プログラムを行う方式、あるいは、複数の画素行を順次選択し画素に電流プログラムを行う方式である。しかし、本発明はこれに限定するものではない。画像データに応じて1画素行を順次選択し画素に電流プログラムを行う方式と、複数の画素行を順次選択し画素に電流プログラムを行う方式を組み合わせてもよい。   In the above-described embodiments, one pixel row is sequentially selected and current programming is performed on the pixels, or a plurality of pixel rows are sequentially selected and current programming is performed on the pixels. However, the present invention is not limited to this. A method in which one pixel row is sequentially selected according to image data and current programming is performed on the pixel may be combined with a method in which a plurality of pixel rows are sequentially selected and current programming is performed on the pixel.
以上の事項は、電流プログラム方式の1つであるカレントミラー方式であっても、図11に図示するように、駆動用トランジスタ11bとEL素子15間にスイッチング素子としてのトランジスタ11eを形成または配置することにより、EL素子15に流れる電流をオンオフすることができる。したがって、前述の駆動方式を実現できる。   Even if the current mirror method is one of the current programming methods, the transistor 11e as a switching element is formed or disposed between the driving transistor 11b and the EL element 15 as shown in FIG. As a result, the current flowing through the EL element 15 can be turned on and off. Therefore, the above driving method can be realized.
図1などで説明した画素構成では、駆動用トランジスタ11aは各画素16に1つの構成である。しかし、本発明において、駆動用トランジスタ11aは1つに限定されるものでなない。たとえば、図19の画素構成が例示される。   In the pixel configuration described with reference to FIG. 1 and the like, the driving transistor 11 a has one configuration for each pixel 16. However, in the present invention, the driving transistor 11a is not limited to one. For example, the pixel configuration of FIG. 19 is illustrated.
図19は画素16を構成するトランジスタ数を6個とし、プログラム用トランジスタ11anはトランジスタ11b2とトランジスタ11cの2個のトランジスタを経由してソース信号線18に接続されるように構成し、駆動用トランジスタ11a1はトランジスタ11b1とトランジスタ11cの2個のトランジスタを経由してソース信号線18に接続されるように構成した実施例である。   In FIG. 19, the number of transistors constituting the pixel 16 is six, and the program transistor 11an is configured to be connected to the source signal line 18 via the two transistors 11b2 and 11c. 11a1 is an embodiment configured to be connected to the source signal line 18 via two transistors 11b1 and 11c.
図19において、駆動用トランジスタ11a1のゲート端子とプログラム用トランジスタ11anのゲート端子とを共通にしている。トランジスタ11b1は電流プログラム時に駆動用トランジスタ11a1のドレイン端子とゲート端子とを短絡するように動作する。トランジスタ11b2は電流プログラム時にプログラム用トランジスタ11anのドレイン端子とゲート端子とを短絡するように動作する。   In FIG. 19, the gate terminal of the driving transistor 11a1 and the gate terminal of the programming transistor 11an are made common. The transistor 11b1 operates so as to short-circuit the drain terminal and the gate terminal of the driving transistor 11a1 during current programming. The transistor 11b2 operates so as to short-circuit the drain terminal and the gate terminal of the programming transistor 11an during current programming.
トランジスタ11cは駆動用トランジスタ11a1のゲート端子に接続されており、トランジスタ11dは駆動用トランジスタ11a1とEL素子15間に形成または配置され、EL素子15に流れる電流を制御する。また、駆動用トランジスタ11a1のゲート端子とアノード(Vdd)端子間には付加コンデンサ19が形成または配置されており、駆動用トランジスタ11a1とプログラム用トランジスタ11anのソース端子はアノード(Vdd)端子に接続されている。   The transistor 11c is connected to the gate terminal of the driving transistor 11a1, and the transistor 11d is formed or arranged between the driving transistor 11a1 and the EL element 15, and controls the current flowing through the EL element 15. An additional capacitor 19 is formed or disposed between the gate terminal and the anode (Vdd) terminal of the driving transistor 11a1, and the source terminals of the driving transistor 11a1 and the programming transistor 11an are connected to the anode (Vdd) terminal. ing.
以上のように、駆動用トランジスタ11a1とプログラム用トランジスタ11anが同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。つまり、駆動用トランジスタ11a1を流れる電流は、トランジスタ11b1、トランジスタ11cを通じてソース信号線18に流れる。また、プログラム用トランジスタ11anを流れる電流は、トランジスタ11b2、トランジスタ11cを通じてソース信号線18に流れる。したがって、駆動用トランジスタ11a1の電流と、プログラム用トランジスタ11anの電流は、同数の2つのトランジスタを通過してソース信号線18に流れるように構成されている。   As described above, by configuring the driving transistor 11a1 and the programming transistor 11an to pass through the same number of transistors, the accuracy can be improved. That is, the current flowing through the driving transistor 11a1 flows to the source signal line 18 through the transistors 11b1 and 11c. The current flowing through the programming transistor 11an flows to the source signal line 18 through the transistor 11b2 and the transistor 11c. Therefore, the current of the driving transistor 11a1 and the current of the programming transistor 11an pass through the same number of two transistors and flow to the source signal line 18.
図19では、駆動用トランジスタ11anを1つのトランジスタとして図示しているが、これに限定するものではない。駆動用トランジスタ11anは、同一チャンネル幅W、同一チャンネル長Lあるいは同一WL比の複数のトランジスタから構成してもよい。また、駆動用トランジスタ11a1の駆動用トランジスタ11anと、同一チャンネル幅W、同一チャンネル長Lあるいは同一WL比にすることが好ましい。同一WLあるいはWL比のトランジスタを複数形成する方が、各トランジスタ11aの出力バラツキが小さくなり、また画素16間のばらつきも少なくなり好ましい。   In FIG. 19, the driving transistor 11an is illustrated as one transistor, but the present invention is not limited to this. The driving transistor 11an may be composed of a plurality of transistors having the same channel width W, the same channel length L, or the same WL ratio. Further, it is preferable that the drive transistor 11an of the drive transistor 11a1 has the same channel width W, the same channel length L, or the same WL ratio. It is preferable to form a plurality of transistors having the same WL or WL ratio because the output variation of each transistor 11a is reduced and the variation between the pixels 16 is reduced.
ゲート信号線17aに選択電圧(オン電圧)が印加されると、トランジスタ11anとトランジスタ11a1からの電流が合成されたものがプログラム電流Iwとなる。このプログラム電流Iwを、駆動用トランジスタ11a1からEL素子15に流れる電流Ieの所定倍率にする。   When a selection voltage (ON voltage) is applied to the gate signal line 17a, a combination of currents from the transistors 11an and 11a1 becomes the program current Iw. The program current Iw is set to a predetermined magnification of the current Ie flowing from the driving transistor 11a1 to the EL element 15.
Iw=n・Ie(nは1以上の自然数)
上式において、表示パネルの最大白ラスターでの表示輝度B(nt)、表示パネルの画素面積S(平方ミリメートル)(画素面積は、RGBを1単位として取り扱う。したがって、各R、G、Bの絵素が縦0.1mm、横0.05mmであれば、S=0.1×(0.05×3)(平方ミリメートル)である)、表示パネルの1画素行選択期間(1水平走査(1H)期間)をH(ミリ秒)としたとき、以下の条件を満足するようにする。なお、表示輝度Bは、パネル仕様に規定する表示できる最大輝度である。
Iw = n · Ie (n is a natural number of 1 or more)
In the above formula, the display brightness B (nt) at the maximum white raster of the display panel, the pixel area S (square millimeter) of the display panel (the pixel area is treated with RGB as one unit. Therefore, each of R, G, B If the picture element is 0.1 mm long and 0.05 mm wide, S = 0.1 × (0.05 × 3) (square millimeter)), one pixel row selection period (one horizontal scanning ( 1H) When the period) is H (milliseconds), the following conditions are satisfied. Note that the display brightness B is the maximum displayable brightness specified in the panel specification.
5≦ (B・S)/(n・H) ≦ 222
さらに好ましくは、以下の条件と満足するようにする。
5 ≦ (B · S) / (n · H) ≦ 222
More preferably, the following conditions are satisfied.
10 ≦ (B・S)/(n・H) ≦ 100
Iwはソースドライバ回路(IC)14が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素16のコンデンサ19にホールドされる。また、Ieは駆動用トランジスタ11a1がEL素子15に流す電流である。
10 ≦ (B · S) / (n · H) ≦ 100
Iw is a program current output from the source driver circuit (IC) 14, and a voltage corresponding to the program current is held in the capacitor 19 of the pixel 16. Ie is a current that the driving transistor 11a1 passes through the EL element 15.
トランジスタ11a1、トランジスタ11anの出力ばらつきに関しては、トランジスタ11anと駆動用トランジスタ11a1を近接させて形成または配置することにより改善できる。また、トランジスタ11an、トランジスタ11a1の特性は形成方向によっても特性が異なる場合がある。したがって、同一方向に形成することが好ましい。   The output variations of the transistors 11a1 and 11an can be improved by forming or arranging the transistors 11an and the driving transistor 11a1 close to each other. Further, the characteristics of the transistor 11an and the transistor 11a1 may differ depending on the formation direction. Therefore, it is preferable to form in the same direction.
ゲート信号線17aが選択されると、駆動用トランジスタ11a1およびプログラム用トランジスタ11anの両方がオンする。駆動用トランジスタ11a1が流す電流Iw1と、プログラム用トランジスタ11a1が流す電流Iw2とは、略一致させることが好ましい。最もこのましくは、プログラム用トランジスタ11anと駆動用トランジスタ11a1のサイズ(W、L)を一致させることである。つまり、Iw1=Iw2、Iw=2Ieの関係を満足させることが好ましい。もちろん、Iw1=Iw2の関係を満足させるには、トランジスタサイズ(W、L)を一致させることに限定されるものではなく、サイズを変化することにより一致させてもよい。これは、トランジスタのWLを調整することにより容易に実現できる。略Iw2/Iw1=1であれば、トランジスタ11b1とトランジスタ11b1のサイズは略一致して構成あるいは形成することができる。   When the gate signal line 17a is selected, both the driving transistor 11a1 and the programming transistor 11an are turned on. It is preferable that the current Iw1 flowing through the driving transistor 11a1 and the current Iw2 flowing through the programming transistor 11a1 are substantially matched. Most preferably, the sizes (W, L) of the programming transistor 11an and the driving transistor 11a1 are matched. That is, it is preferable to satisfy the relationship of Iw1 = Iw2 and Iw = 2Ie. Of course, satisfying the relationship of Iw1 = Iw2 is not limited to matching the transistor sizes (W, L), but may be matched by changing the size. This can be easily realized by adjusting the WL of the transistor. If approximately Iw2 / Iw1 = 1, the sizes of the transistors 11b1 and 11b1 can be configured or formed to be substantially the same.
なお、Iw2/Iw1は、1以上10以下の関係を満足させておくことが好ましい。Iw2/Iw1は、1以上10以下の関係を満足させておくことが好ましい。さらに好ましくは、1.5以上5以下の関係を満足させておくことが好ましい。   It should be noted that Iw2 / Iw1 preferably satisfies the relationship of 1 or more and 10 or less. Iw2 / Iw1 preferably satisfies a relationship of 1 or more and 10 or less. More preferably, the relationship of 1.5 to 5 is preferably satisfied.
Iw2/Iw1が1以下では、ほとんど、ソース信号線18の寄生容量の影響を改善する効果は見込めない。一方Iw2/Iwが10以上となると、Iwに対するIeの関係に画素ごとにばらつきが発生し、均一な画像表示が実現できない。また、トランジスタ11bのオン抵抗の影響を大きく受けるようになり、画素設計も困難になる。   When Iw2 / Iw1 is 1 or less, the effect of improving the influence of the parasitic capacitance of the source signal line 18 is hardly expected. On the other hand, if Iw2 / Iw is 10 or more, the relationship between Ie and Iw varies from pixel to pixel, and a uniform image display cannot be realized. In addition, the transistor 11b is greatly affected by the on-resistance, and pixel design becomes difficult.
プログラム用トランジスタ11anが流す電流Iw2が、駆動用トランジスタ11a1が流す電流Iw1に比較して一定以上大きい場合は(Iw2 > Iw1)、スイッチング用トランジスタ11b2のオン抵抗を、スイッチング用トランジスタ11b1のオン抵抗よりも小さくする必要がある。スイッチング用トランジスタ11b2は、トランジスタ11b1よりも大きな電流を、同一のゲート信号線17aの電圧にたいして流すように構成する必要があるからである。   When the current Iw2 flowing through the programming transistor 11an is larger than the current Iw1 flowing through the driving transistor 11a1 (Iw2> Iw1), the on-resistance of the switching transistor 11b2 is set higher than the on-resistance of the switching transistor 11b1. Need to be smaller. This is because the switching transistor 11b2 needs to be configured so that a current larger than that of the transistor 11b1 flows to the voltage of the same gate signal line 17a.
つまり、駆動用トランジスタ11a1の出力電流の大きさに対するトランジスタ11b1の大きさと、プログラム用トランジスタ11anの出力電流の大きさに対するトランジスタ11b2の大きさをマッチングさせる必要がある。   That is, it is necessary to match the magnitude of the transistor 11b1 with respect to the magnitude of the output current of the driving transistor 11a1 and the magnitude of the transistor 11b2 with respect to the magnitude of the output current of the programming transistor 11an.
言い換えれば、プログラム電流Iw2、プログラム電流Iw1に対して、トランジスタ11bのオン抵抗を変化させる必要がある。また、プログラム電流Iw2、プログラム電流Iw1に対して、トランジスタ11b1と11b2のサイズを変化させる必要がある。   In other words, it is necessary to change the on-resistance of the transistor 11b with respect to the program current Iw2 and the program current Iw1. Further, it is necessary to change the sizes of the transistors 11b1 and 11b2 with respect to the program current Iw2 and the program current Iw1.
プログラム電流Iw2がプログラム電流Iw1よりも大きければ、トランジスタ11b2のオン抵抗はトランジスタ11b1のオン抵抗よりも小さくする必要がある(トランジスタ11b1とトランジスタ11b2のゲート端子電圧が同一の場合である)。プログラム電流Iw2がプログラム電流Iw1よりも大きければ、トランジスタ11b2のオン電流(Iw2)はトランジスタ11b1のオン電流(Iw1)よりも大きくする必要がある(トランジスタ11b1とトランジスタ11b2のゲート端子電圧が同一の場合である)。   If the program current Iw2 is larger than the program current Iw1, the on-resistance of the transistor 11b2 needs to be smaller than the on-resistance of the transistor 11b1 (in the case where the gate terminal voltages of the transistor 11b1 and the transistor 11b2 are the same). If the program current Iw2 is larger than the program current Iw1, the on-current (Iw2) of the transistor 11b2 needs to be larger than the on-current (Iw1) of the transistor 11b1 (when the gate terminal voltages of the transistor 11b1 and the transistor 11b2 are the same) Is).
Iw2:Iw1=n:1とし、ゲート信号線17aにオン電圧が印加され、トランジスタ11b1とトランジスタ11b2がオンしたときのトランジスタ11b2のオン抵抗をR2、トランジスタ11b1のオン抵抗をR1とする。この時、R2は、R1/(n+5)以上、R1/(n)以下の関係を満足するように構成する。構成するとは、トランジスタ11bの所定のサイズに形成するあるいは配置するもしくは動作させる意味である。ただし、nは1よりも大きな値である。   When Iw2: Iw1 = n: 1, an on-voltage is applied to the gate signal line 17a, and when the transistor 11b1 and the transistor 11b2 are turned on, the on-resistance of the transistor 11b2 is R2, and the on-resistance of the transistor 11b1 is R1. At this time, R2 is configured to satisfy the relationship of R1 / (n + 5) or more and R1 / (n) or less. To configure means to form, arrange or operate the transistor 11b in a predetermined size. However, n is a value larger than 1.
上記事項は、トランジスタ11b1とトランジスタ11b2のオン抵抗Rあるいは、プログラム電流Iwの説明である。したがって、上記条件を満足するように画素構成を実現すればいずれの構成でもよい。たとえば、トランジスタ11b1のゲート端子に接続されたゲート信号線17と、トランジスタ11b2のゲート端子に接続されたゲート信号線17とが異なる信号線の場合は、各ゲート信号線に印加する電圧を変化させれば、オン抵抗などを変化でき、本発明の条件を満足させることできる。   The above item is an explanation of the on-resistance R of the transistor 11b1 and the transistor 11b2 or the program current Iw. Accordingly, any configuration is possible as long as the pixel configuration is realized so as to satisfy the above-described conditions. For example, when the gate signal line 17 connected to the gate terminal of the transistor 11b1 and the gate signal line 17 connected to the gate terminal of the transistor 11b2 are different signal lines, the voltage applied to each gate signal line is changed. As a result, the on-resistance and the like can be changed, and the conditions of the present invention can be satisfied.
図20は図19の画素構成の動作の説明図である。図20(a)は電流プログラム状態であり、図19(b)はEL素子15に電流を供給している状態である。なお、図20(b)の状態で、トランジスタ11dをオンオフさせて間欠表示を実施してもよいことは言うまでもない。   FIG. 20 is an explanatory diagram of the operation of the pixel configuration of FIG. FIG. 20A shows a current program state, and FIG. 19B shows a state in which current is supplied to the EL element 15. Needless to say, intermittent display may be performed by turning on and off the transistor 11d in the state of FIG.
図20(a)では、ゲート信号線17aにオン電圧が印加され、トランジスタ11b1、11b2、11cがオンする。トランジスタ11a1は電流Ieを供給し、トランジスタ11anは電流Iw−Ieを供給し、合成した電流IwがソースドライバIcにプログラム電流となる。以上の動作により、プログラム電流Iwに対応する電圧がコンデンサ19に保持される。電流プログラム時にはトランジスタ11dはオフ状態に保持される(ゲート信号線17bにはオフ電圧が印加されている)。   In FIG. 20A, an on voltage is applied to the gate signal line 17a, and the transistors 11b1, 11b2, and 11c are turned on. The transistor 11a1 supplies a current Ie, the transistor 11an supplies a current Iw-Ie, and the combined current Iw becomes a program current for the source driver Ic. With the above operation, a voltage corresponding to the program current Iw is held in the capacitor 19. During current programming, the transistor 11d is held in the off state (the off voltage is applied to the gate signal line 17b).
EL素子15に電流を流す場合が、図20(b)の動作状態にされる。ゲート信号線17aにオフ電圧が印加され、ゲート信号線17bにオン電圧が印加される。この状態では、トランジスタ11b1、11b2、11cがオフ状態になり、トランジスタ11dがオン状態になる。EL素子15にIe電流が供給される。   The case where a current is passed through the EL element 15 is set to the operation state shown in FIG. An off voltage is applied to the gate signal line 17a, and an on voltage is applied to the gate signal line 17b. In this state, the transistors 11b1, 11b2, and 11c are turned off, and the transistor 11d is turned on. An Ie current is supplied to the EL element 15.
以上の実施例は、主として図1の変形例の実施例であった。本発明はこれに限定するものではなく、図18などのカレントミラーの画素構成にも適用することができる。また、図21(a)(b)(c)にも適用できることは言うまでもない。   The above embodiment is mainly an embodiment of the modification of FIG. The present invention is not limited to this, and can be applied to a pixel configuration of a current mirror as shown in FIG. Needless to say, the present invention can also be applied to FIGS. 21 (a), 21 (b) and 21 (c).
理解を容易にするため、映像データとプログラム電流は比例の関係で変換されるとして説明する。実際はさらに容易に、映像データとプログラム電流とを変換できる。図22に図示するように本発明は単位トランジスタ224の単位電流が、映像データの1に該当するからである。さらに、単位電流は基準電流回路を調整することにより、容易に任意の値に調整できるからである。また、基準電流はR、G、B回路ごとに設けられており、RGB回路に基準電流回路を調整することにより全階調範囲にわたりホワイトバランスをとることができるからである。このことは電流プログラム方式で、かつ本発明のソースドライバ回路(IC)14、表示パネル構成の相乗効果である。   In order to facilitate understanding, description will be made assuming that the video data and the program current are converted in a proportional relationship. Actually, video data and program current can be converted more easily. This is because the unit current of the unit transistor 224 corresponds to 1 of the video data as shown in FIG. Furthermore, the unit current can be easily adjusted to an arbitrary value by adjusting the reference current circuit. This is because the reference current is provided for each of the R, G, and B circuits, and white balance can be achieved over the entire gradation range by adjusting the reference current circuit to the RGB circuit. This is a synergistic effect of the current program method and the configuration of the source driver circuit (IC) 14 and the display panel of the present invention.
EL表示パネルでは、プログラム電流とEL素子15の発光輝度が線形の関係にあるという特徴がある。このことは電流プログラム方式の大きな特徴である。つまり、プログラム電流の大きさを制御すれば、リニアにEL素子15の発光輝度を調整できる。   The EL display panel is characterized in that the program current and the light emission luminance of the EL element 15 have a linear relationship. This is a major feature of the current programming method. That is, the emission luminance of the EL element 15 can be adjusted linearly by controlling the magnitude of the program current.
駆動用トランジスタ11aはゲート端子に印加した電圧と、駆動用トランジスタ11aが流す電流とは非線形である(2乗カーブになることが多い)。したがって、電圧プログラム方式では、プログラム電圧と発光輝度とは非線形の関係にあり、きわめて発光制御が困難である。電圧プログラムに比較して電流プログラム方式では極めて発光制御が容易である。   In the driving transistor 11a, the voltage applied to the gate terminal and the current flowing through the driving transistor 11a are nonlinear (often a square curve). Therefore, in the voltage program method, the program voltage and the light emission luminance are in a non-linear relationship, and the light emission control is extremely difficult. Compared with the voltage program, the light emission control is extremely easy in the current program method.
以下、図22、図23を参照しながら、本発明のソースドライバ回路(IC)14について説明をする。ソースドライバ回路(IC)14は、出力端子数に対応する出力段(トランジスタ群)251cが形成または配置されている。各出力段251cには、映像信号のビット数に対応するトランジスタ(電流源(1単位)電流)224が形成または配置されている。たとえば、映像信号が6ビット(D0〜D5)の場合は、2の6乗−1=63個のトランジスタ224が形成される。映像信号が8ビット(D0〜D7)の場合は、2の8乗−1=255個のトランジスタ224が形成される。   Hereinafter, the source driver circuit (IC) 14 of the present invention will be described with reference to FIGS. In the source driver circuit (IC) 14, output stages (transistor groups) 251c corresponding to the number of output terminals are formed or arranged. In each output stage 251c, a transistor (current source (one unit) current) 224 corresponding to the number of bits of the video signal is formed or arranged. For example, when the video signal is 6 bits (D0 to D5), 2 6 −1 = 63 transistors 224 are formed. When the video signal is 8 bits (D0 to D7), 2 8 −1 = 255 transistors 224 are formed.
各トランジスタ224は、映像データビット(D0〜D5)ごとに配置される。D0ビットには1つのトランジスタ224が配置される。D1ビットには2つのトランジスタ224が配置される。D2ビットには4つのトランジスタ224が配置され、D3ビットには8つのトランジスタ224が配置され、D4ビットには16つのトランジスタ224が配置される。同様に、D5ビットには32つのトランジスタ224が配置される。   Each transistor 224 is arranged for each video data bit (D0 to D5). One transistor 224 is arranged for the D0 bit. Two transistors 224 are arranged in the D1 bit. Four transistors 224 are arranged for the D2 bit, eight transistors 224 are arranged for the D3 bit, and sixteen transistors 224 are arranged for the D4 bit. Similarly, 32 transistors 224 are arranged in the D5 bit.
各ビットのトランジスタ224の出力電流が出力端子93に出力されるか否かは、アナログスイッチ221(221a〜221f)によるオンオフ制御で実現される。アナログスイッチ221a〜221fは映像信号の各ビット(一例として6ビット)に対応する。D0ビットに対応するスイッチ221aが閉じると、1単位電流が出力端子93から出力(入力)される。出力端子93には、ソース信号線18が接続されている。同様に、D1ビットに対応するスイッチ221bが閉じると、2単位電流が出力端子93から出力(入力)される。以下、D2ビットに対応するスイッチ221cが閉じると、4単位電流が出力端子93から出力(入力)され、D3ビットに対応するスイッチ221cが閉じると、8単位電流が出力端子93から出力(入力)され、D4ビットに対応するスイッチ221dが閉じると、16単位電流が出力端子93から出力(入力)され、D5ビットに対応するスイッチ221cが閉じると、32単位電流が出力端子93から出力(入力)される。以上のように、映像信号のビットに対応して、デジタル的にスイッチ221がクローズまたはオープンし、映像信号に応じて電流(プログラム電流)が出力端子93から出力される。   Whether or not the output current of the transistor 224 of each bit is output to the output terminal 93 is realized by on / off control by the analog switch 221 (221a to 221f). The analog switches 221a to 221f correspond to each bit (6 bits as an example) of the video signal. When the switch 221a corresponding to the D0 bit is closed, one unit current is output (input) from the output terminal 93. A source signal line 18 is connected to the output terminal 93. Similarly, when the switch 221b corresponding to the D1 bit is closed, 2 unit currents are output (input) from the output terminal 93. Hereinafter, when the switch 221c corresponding to the D2 bit is closed, 4 unit current is output (input) from the output terminal 93, and when the switch 221c corresponding to the D3 bit is closed, 8 unit current is output (input) from the output terminal 93. When the switch 221d corresponding to the D4 bit is closed, 16 unit current is output (input) from the output terminal 93, and when the switch 221c corresponding to the D5 bit is closed, 32 unit current is output (input) from the output terminal 93. Is done. As described above, the switch 221 is digitally closed or opened corresponding to the bit of the video signal, and a current (program current) is output from the output terminal 93 according to the video signal.
また、プログラム電流は内部配線222を流れる。内部配線222の電位Vwは、ソース信号線18の電位となる。ソース信号線18の電位は、電流プログラム時は、画素16の駆動用トランジスタ11aのゲート電圧である。   The program current flows through the internal wiring 222. The potential Vw of the internal wiring 222 becomes the potential of the source signal line 18. The potential of the source signal line 18 is the gate voltage of the driving transistor 11a of the pixel 16 during current programming.
単位トランジスタ224はトランジスタ228bとカレントミラー回路を構成している。なお、図22、図23では、単位トランジスタ224とカレントミラー回路を構成するトランジスタ228bを1つと図示しているが、実際は、複数のトランジスタ(トランジスタ群)で構成(形成)(図28を参照のこと)される。トランジスタ228bとトランジスタ群251cとは所定のカレントミラー比でカレントミラー回路を構成する。   The unit transistor 224 forms a current mirror circuit with the transistor 228b. In FIGS. 22 and 23, the unit transistor 224 and one transistor 228b constituting the current mirror circuit are illustrated, but in actuality, it is configured (formed) by a plurality of transistors (transistor groups) (see FIG. 28). That). The transistor 228b and the transistor group 251c constitute a current mirror circuit with a predetermined current mirror ratio.
トランジスタ228bには基準電流Icが流れ、この基準電流Icのカレントミラー比に応じた電流が単位トランジスタ224に流れる。図22の63個の単位トランジスタ224はすべて同一の単位電流を出力する。ただし、単位電流が流れるためには、該当のスイッチ221が閉じ、電流経路を構成する必要がある。   A reference current Ic flows through the transistor 228b, and a current corresponding to the current mirror ratio of the reference current Ic flows through the unit transistor 224. All the 63 unit transistors 224 in FIG. 22 output the same unit current. However, in order for the unit current to flow, it is necessary to close the corresponding switch 221 and configure a current path.
基準電流Icはオペアンプ231aと抵抗R1からなる定電流回路で発生する。基準電流Icは基準電圧Vsを安定化かつ高精度化することにより一定化する。基準電流Icを設定する電圧ViとVsが抵抗R1の両端に印加される。したがって、基準電流Ic=(Vs−Vi)/R1となる。基準電流IcはRGBごとに設定することができる。つまり、RGBごとにトランジスタ群251cが構成(形成)されている。前記トランジスタ群251cのトランジスタ228bに流れる電流Icを設定(調整)できる。   The reference current Ic is generated by a constant current circuit including an operational amplifier 231a and a resistor R1. The reference current Ic is made constant by stabilizing and increasing the accuracy of the reference voltage Vs. The voltages Vi and Vs that set the reference current Ic are applied across the resistor R1. Therefore, the reference current Ic = (Vs−Vi) / R1. The reference current Ic can be set for each RGB. That is, a transistor group 251c is configured (formed) for each RGB. A current Ic flowing through the transistor 228b of the transistor group 251c can be set (adjusted).
図23(a)は基準電流Icを、Vs電圧を用いて発生する回路構成である。図23(b)はGNDとオペアンプ231aの−端子間に配置(挿入)された抵抗R1を用いて基本的な電流を発生させ、トランジスタ232bとトランジスタ228aからなるカレントミラー回路で折り返し、トランジスタ228bに基準電流Icを流す構成である。図23(b)の方が、基準電流のIcの大きさを調整しやすい。しかし、トランジスタ232bとトランジスタ228aからなるカレントミラー回路で折り返すために、バラツキが発生しやすい。   FIG. 23A shows a circuit configuration for generating the reference current Ic using the Vs voltage. In FIG. 23B, a basic current is generated by using a resistor R1 disposed (inserted) between GND and the negative terminal of the operational amplifier 231a, and is turned back by a current mirror circuit including a transistor 232b and a transistor 228a. In this configuration, the reference current Ic is supplied. In FIG. 23B, it is easier to adjust the magnitude of the reference current Ic. However, since the current mirror circuit composed of the transistor 232b and the transistor 228a is folded back, variations tend to occur.
本発明は図22(b)に図示するように、各ビット(最下位ビットを除く)に複数の単位トランジスタ224を形成または配置するとした。しかし、本発明はこれに限定するものではない。たとえば、各ビットに、各ビットに応じた電流を出力する1つのトランジスタ224を形成または配置してもよいことは言うまでもない。   In the present invention, as shown in FIG. 22B, a plurality of unit transistors 224 are formed or arranged in each bit (excluding the least significant bit). However, the present invention is not limited to this. For example, it goes without saying that one transistor 224 that outputs a current corresponding to each bit may be formed or arranged in each bit.
64階調(RGB各6ビット)の場合は、63個の単位トランジスタ224を形成するとした。したがって、256階調(RGB各8ビット)の場合、255個の単位トランジスタ224が必要になることになる。   In the case of 64 gradations (6 bits for each of RGB), 63 unit transistors 224 are formed. Therefore, in the case of 256 gradations (8 bits for each of RGB), 255 unit transistors 224 are required.
電流駆動方式では、電流の加算ができるという特徴ある効果がある。また、単位トランジスタ224において、チャンネル長Lを一定にし、チャンネル幅Wを1/2にすれば、単位トランジスタ224が流す電流がおよそ1/2になるという特徴ある効果がある。同様に、チャンネル長Lを一定にし、チャンネル幅Wを1/4にすれば、単位トランジスタ224が流す電流がおよそ1/4になるという特徴ある効果がある。   The current driving method has a characteristic effect that current can be added. Further, in the unit transistor 224, if the channel length L is fixed and the channel width W is halved, there is a characteristic effect that the current flowing through the unit transistor 224 is approximately halved. Similarly, if the channel length L is made constant and the channel width W is made 1/4, there is a characteristic effect that the current flowing through the unit transistor 224 becomes about 1/4.
図24(a)は、各ビットに対して同一のサイズの単位トランジスタ224を配置したトランジスタ群251cの構成である。説明を容易にするため、図24(a)は63個の単位トランジスタ224が構成され、6ビットのトランジスタ群251cを構成(形成)しているとする。また、図24(b)は8ビットであるとする。   FIG. 24A shows a configuration of a transistor group 251c in which unit transistors 224 having the same size are arranged for each bit. For ease of explanation, it is assumed in FIG. 24A that 63 unit transistors 224 are configured and a 6-bit transistor group 251c is configured (formed). Further, FIG. 24B is assumed to be 8 bits.
図24(b)では、下位2ビット(Aで示す)は、単位トランジスタ224よりも小さいサイズのトランジスタで構成している。最小ビット目の第0ビット目は、単位トランジスタ224のチャンネル幅Wの1/4で形成している(単位トランジスタ224bで示す)。また、第1ビット目は、単位トランジスタ224のチャンネル幅Wの1/2で形成している(単位トランジスタ224aで示す)。なお、単位トランジスタ224aは、単位トランジスタ224のチャンネル幅Wの1/4である単位トランジスタ224bを2個で形成してもよい。   In FIG. 24B, the lower 2 bits (indicated by A) are composed of transistors having a size smaller than that of the unit transistor 224. The 0th bit of the minimum bit is formed by 1/4 of the channel width W of the unit transistor 224 (indicated by the unit transistor 224b). The first bit is formed with a half of the channel width W of the unit transistor 224 (indicated by the unit transistor 224a). The unit transistor 224a may be formed of two unit transistors 224b that are ¼ of the channel width W of the unit transistor 224.
以上の実施例では、単位トランジスタ224bのWは、単位トランジスタ224のWの1/4であるとした。たとえば、単位トランジスタ224のWが6μmであれば、単位トランジスタ224bのWは1/4の1.5μmとなる。しかし、これは理想的な特性を示す場合である。本発明では、1.5μmより大きくしている。つまり、2.0μmなど大きくしている。大きくすることにより、単位トランジスタ224bの4倍の電流が単位トランジスタ224の電流と一致するように構成することができる。以上の事項は後にさらに詳しく説明をする。   In the above embodiment, the W of the unit transistor 224b is ¼ of the W of the unit transistor 224. For example, if the W of the unit transistor 224 is 6 μm, the W of the unit transistor 224b is 1/4 of 1.5 μm. However, this is a case where ideal characteristics are exhibited. In the present invention, it is larger than 1.5 μm. That is, it is increased to 2.0 μm or the like. By increasing the size, a current that is four times that of the unit transistor 224b matches the current of the unit transistor 224. The above items will be described in more detail later.
単位トランジスタ224a、224b、224のゲート端子は同一のゲート配線222に接続される。ゲート配線223はトランジスタ228bのゲート端子と接続されている。   The gate terminals of the unit transistors 224a, 224b, and 224 are connected to the same gate wiring 222. The gate wiring 223 is connected to the gate terminal of the transistor 228b.
以上のように、下位2ビットは上位の単位トランジスタ224よりも小さいサイズの単位トランジスタ(224a、224b)で形成している。また、正規の単位トランジスタ224の個数は63個で変化がない。したがって、6ビットから8ビットに変更しても、トランジスタ群251cの形成面積は図24(a)と図24(b)で大差はない。   As described above, the lower 2 bits are formed by unit transistors (224a, 224b) having a size smaller than that of the upper unit transistor 224. Further, the number of regular unit transistors 224 is 63, which is not changed. Therefore, even if the bit number is changed from 6 bits to 8 bits, the formation area of the transistor group 251c is not significantly different between FIG. 24 (a) and FIG. 24 (b).
図24(b)に図示するように、6ビットから8ビット仕様に変化させても出力段のトランジスタ群251cのサイズが大きくならないのは、電流の加算ができるという点、単位トランジスタ224において、チャンネル長Lを一定にし、チャンネル幅Wを1/nにすれば、単位トランジスタ224が流す電流がおよそ1/nになるという点をうまく利用しているからである。   As shown in FIG. 24B, the size of the transistor group 251c in the output stage does not increase even when the 6-bit specification is changed to the 8-bit specification because the current can be added. This is because if the length L is kept constant and the channel width W is 1 / n, the current flowing through the unit transistor 224 is approximately 1 / n.
また、図24(b)に図示するように、単位トランジスタ224a、224bのようにトランジスタサイズが小さくなると、出力電流バラツキも大きくなる。しかし、いかにバラツキが大きくとも、単位トランジスタ224aまたは224bの出力電流は加算される。したがって、図24(a)の6ビット仕様より、図24(b)の8ビット仕様のほうが高階調出力を実現できる。もちろん、単位トランジスタ224a、224bの出力バラツキが大きいから、正確な8ビット表示を実現することはできない可能性はある。でも、かならず、図24(a)よりは高精細表示を実現できる。   Further, as illustrated in FIG. 24B, when the transistor size is reduced as in the unit transistors 224a and 224b, the output current variation is also increased. However, no matter how large the variation is, the output currents of the unit transistors 224a or 224b are added. Therefore, the 8-bit specification of FIG. 24B can realize higher gradation output than the 6-bit specification of FIG. Of course, since the output variations of the unit transistors 224a and 224b are large, there is a possibility that accurate 8-bit display cannot be realized. However, it is possible to realize a high-definition display as compared with FIG.
実際にはチャンネル幅Wを1/2にしても出力電流は正確には1/2にはならない。多少の補正が必要である。検討の結果では、チャンネル幅Wを1/2にすると、トランジスタのゲート端子電圧を同一とした場合、出力電流は、1/2以下となる。そのため、本発明は、下位ビットを構成するトランジスタと、上位ビットを構成するトランジスタのサイズと変化させる場合、以下のようにトランジスタサイズを設定している。   Actually, even if the channel width W is halved, the output current is not exactly halved. Some correction is required. As a result of the examination, when the channel width W is halved, the output current becomes ½ or less when the gate terminal voltages of the transistors are the same. Therefore, in the present invention, when changing the size of the transistor constituting the lower bit and the size of the transistor constituting the upper bit, the transistor size is set as follows.
まず、ソースドライバ回路(IC)14の単位トランジスタ224を2種類のサイズのように、少ない形状で構成する。複数の単位トランジスタ224のチャンネル長Lは同一にする。つまり、チャンネル幅Wのみを変化させる。第1の単位トランジスタの第1の単位出力電流と、第2の単位トランジスタの第2の単位出力電流の比をn(第1の単位出力電流:第2の単位出力電流=1:n、ただし、nは1より小さい値)とするとき、第1の単位トランジスタのチャンネル幅W1 < 第2の単位トランジスタのチャンネル幅W2×n×a(a=1)の関係となるように構成する。   First, the unit transistor 224 of the source driver circuit (IC) 14 is configured with a small shape such as two types of sizes. The channel lengths L of the plurality of unit transistors 224 are the same. That is, only the channel width W is changed. The ratio of the first unit output current of the first unit transistor to the second unit output current of the second unit transistor is n (first unit output current: second unit output current = 1: n, where , N is a value smaller than 1), the channel width W1 of the first unit transistor <the channel width W2 × n × a (a = 1) of the second unit transistor.
W1×n×a=W2とした場合、1.05< a <1.3の関係が成り立つようにすることが好ましい。補正aは、テストトランジスタを形成し、測定することにより補正係数を容易に把握することができる。   When W1 × n × a = W2, it is preferable that the relationship of 1.05 <a <1.3 is satisfied. In the correction a, a correction coefficient can be easily grasped by forming and measuring a test transistor.
本発明は、下位のビットを作製(構成)するために、上位のビットの単位トランジスタ224に比較して小さい小単位トランジスタを形成または配置するものである。この小さいという概念は、上位ビットを構成する単位トランジスタ224の出力電流よりも小さいという意味である。したがって、単位トランジスタ224に比較してチャンネル幅Wが小さいだけでなく、同時にチャンネル長Lも小さい場合も含まれる。また、他の形状も含まれる。   In the present invention, a small unit transistor smaller than the unit transistor 224 of the upper bit is formed or arranged in order to produce (configure) the lower bit. This concept of small means that it is smaller than the output current of the unit transistor 224 constituting the upper bit. Therefore, not only the channel width W is smaller than that of the unit transistor 224, but also the case where the channel length L is also small is included. Other shapes are also included.
図24はトランジスタ群251cを構成する単位トランジスタ224のサイズを複数種類とするものであった。図24では2種類としている。この理由は、先に説明したように、単位トランジスタ224のサイズが異なると出力電流の大きさが形状に比例しないため、設計が難しくなるからである。したがって、トランジスタ251cを構成する単位トランジスタ224のサイズは低階調用と高階調用の2種類とすることが好ましい。しかし、本発明はこれに限定するものではない。3種類以上であってもよいことは言うまでもない。   FIG. 24 shows a plurality of types of unit transistors 224 constituting the transistor group 251c. In FIG. 24, there are two types. This is because, as described above, when the size of the unit transistor 224 is different, the magnitude of the output current is not proportional to the shape, so that the design becomes difficult. Therefore, the size of the unit transistor 224 included in the transistor 251c is preferably two types for low gradation and high gradation. However, the present invention is not limited to this. Needless to say, there may be three or more types.
図43でも図示しているように、トランジスタ群251cを構成する単位トランジスタ224のゲート端子は、1つのゲート配線223で接続されている。ゲート配線223に印加された電圧により単位トランジスタ224の出力電流が決定される。したがって、トランジスタ群251c内の単位トランジスタ224の形状が同一であれば、各単位トランジスタ224は同一の単位電流を出力する。   As shown in FIG. 43, the gate terminals of the unit transistors 224 constituting the transistor group 251c are connected by a single gate wiring 223. The output current of the unit transistor 224 is determined by the voltage applied to the gate wiring 223. Therefore, if the unit transistors 224 in the transistor group 251c have the same shape, each unit transistor 224 outputs the same unit current.
本発明は、トランジスタ群251cを構成する単位トランジスタ224のゲート配線223を共通にすることには限定されない。たとえば、図25(a)のように構成してもよい。図25(a)において、トランジスタ228b1とカレントミラー回路を構成する単位トランジスタ224と、トランジスタ228b2とカレントミラー回路を構成する単位トランジスタ224とが配置されている。   The present invention is not limited to the common gate wiring 223 of the unit transistors 224 constituting the transistor group 251c. For example, it may be configured as shown in FIG. In FIG. 25A, a unit transistor 224 that forms a current mirror circuit with a transistor 228b1, and a unit transistor 224 that forms a current mirror circuit with a transistor 228b1 are arranged.
トランジスタ228b1はゲート配線223aで接続されている。トランジスタ228b2はゲート配線223bで接続されている。図25(a)の一番上の1個の単位トランジスタ224はLSB(0ビット目)であり、2段目の2個の単位トランジスタ224は1ビット目、3段目の4個の単位トランジスタ224は2ビット目である。また、4段目の組の8個の単位トランジスタ224は3ビット目である。   The transistor 228b1 is connected to the gate wiring 223a. The transistor 228b2 is connected to the gate wiring 223b. In FIG. 25A, the uppermost unit transistor 224 is LSB (0th bit), and the second stage two unit transistors 224 are the first bit and the third stage four unit transistors. 224 is the second bit. The eight unit transistors 224 in the fourth stage set are the third bit.
図25(a)において、ゲート配線223aとゲート配線223bの印加電圧を変化させることにより、各単位トランジスタ224のサイズ、形状が同一であっても、各単位トランジスタ224の出力電流をゲート配線223の印加電圧により変化(変更)することができる。   In FIG. 25A, by changing the voltage applied to the gate wiring 223a and the gate wiring 223b, the output current of each unit transistor 224 is supplied to the gate wiring 223 even if the size and shape of each unit transistor 224 are the same. It can be changed (changed) by the applied voltage.
図25(a)において、単位トランジスタ224のサイズなどを同一にして、ゲート配線223a、223bの電圧を異ならせるとしたが、本発明はこれに限定するものではない。単位トランジスタ224のサイズなどを異ならせ、印加するゲート配線223a、223bの電圧を調整することにより、異なる形状の単位トランジスタ224の出力電流を同一となるようにしてもよい。   In FIG. 25A, the unit transistors 224 have the same size and the like, and the voltages of the gate wirings 223a and 223b are different. However, the present invention is not limited to this. The unit transistors 224 may have the same output current by changing the sizes of the unit transistors 224 and adjusting the voltages of the gate wirings 223a and 223b to be applied.
図24では、低階調のビットを構成する単位トランジスタ224サイズは、高階調を構成する単位トランジスタ224よりも小さくした。単位トランジスタ224のサイズが小さくなると、出力バラツキが大きくなる。この課題を解決するため、実際には、低階調の単位トランジスタ224はチャンネル長Lを高階調よりも大きくし、単位トランジスタ224の面積を小さくならないようにしてバラツキを抑制している。   In FIG. 24, the size of the unit transistor 224 constituting the low gradation bit is made smaller than that of the unit transistor 224 constituting the high gradation. As the size of the unit transistor 224 decreases, the output variation increases. In order to solve this problem, the unit transistor 224 having a low gradation actually has a channel length L larger than that of the high gradation, so that the area of the unit transistor 224 is not reduced, thereby suppressing variations.
ソースドライバ回路(IC)14の単位トランジスタ224の最小出力電流は0.5nA以上10nAにしている。特に単位トランジスタ224の最小出力電流は2nA以上20nAにすることがよい。ドライバIC14内の単位トランジスタ群251cを構成する単位トランジスタ224の精度を確保するためである。   The minimum output current of the unit transistor 224 of the source driver circuit (IC) 14 is 0.5 nA or more and 10 nA. In particular, the minimum output current of the unit transistor 224 is preferably 2 nA or more and 20 nA. This is to ensure the accuracy of the unit transistors 224 constituting the unit transistor group 251c in the driver IC 14.
以上のように構成することにより、各出力端子93の出力バラツキを低減することができる。特に、各端子間の隣接バラツキを低減することができる。さらに、出力バラツキを低減するためには、図153のように構成する。   By configuring as described above, the output variation of each output terminal 93 can be reduced. In particular, the adjacent variation between the terminals can be reduced. Furthermore, in order to reduce the output variation, the configuration is as shown in FIG.
図153と、図26、図27、図29、図31などとの差異は、出力段251cの出力側に、出力選択回路1531を有する構成である。出力選択回路は1531、主として選択回路とアナログスイッチから構成される。出力選択回路1531は、任意の出力段251cの出力電流を、任意の出力端子93から出力させることができる。たとえば、出力段251c1の出力電流は、出力端子93aに出力することができるし、出力端子93c、93nにも出力することができる。つまり、出力段251c1のプログラム電流をどの出力端子93にでも出力させることができる。出力選択回路1531の切り替えタイミング(動作タイミング)は、コントローラ722により制御される。たとえば、出力選択回路1531の制御により、出力段251aの出力信号を、1水平走査期間の前半に出力端子93aに出力し、後半に出力端子93bに出力することができる。また、出力選択回路1531は、出力段251cに設定される階調番号により動作を変化させることができる。   The difference between FIG. 153 and FIG. 26, FIG. 27, FIG. 29, FIG. 31 and the like is the configuration having the output selection circuit 1531 on the output side of the output stage 251c. The output selection circuit 1531 mainly comprises a selection circuit and an analog switch. The output selection circuit 1531 can output the output current of an arbitrary output stage 251c from an arbitrary output terminal 93. For example, the output current of the output stage 251c1 can be output to the output terminal 93a, and can also be output to the output terminals 93c and 93n. That is, the program current of the output stage 251c1 can be output to any output terminal 93. The switching timing (operation timing) of the output selection circuit 1531 is controlled by the controller 722. For example, the output selection circuit 1531 can control the output signal of the output stage 251a to be output to the output terminal 93a in the first half of one horizontal scanning period and to the output terminal 93b in the second half. Further, the output selection circuit 1531 can change the operation according to the gradation number set in the output stage 251c.
出力選択回路1531は、1つまたは複数の出力段251cからの出力信号(電圧または電流)を1つまたは複数の出力端子93から出力されるように動作させることができることは言うまでもない。たとえば、出力段251c1、251c3、251c5の出力電流を合成して、出力端子93aに出力することができる。また、出力段251c1、251c3、251c5の出力電流を合成して、出力端子93aと出力端子93bの両方に出力することができる。また、出力段251c1の出力電流を合成して、出力端子93aと出力端子93bの両方に出力することができる。   It goes without saying that the output selection circuit 1531 can be operated so that an output signal (voltage or current) from one or more output stages 251c is output from one or more output terminals 93. For example, the output currents of the output stages 251c1, 251c3, and 251c5 can be combined and output to the output terminal 93a. Further, the output currents of the output stages 251c1, 251c3, and 251c5 can be combined and output to both the output terminal 93a and the output terminal 93b. Further, the output current of the output stage 251c1 can be combined and output to both the output terminal 93a and the output terminal 93b.
本発明の出力選択回路1531の説明は、出力段251cが電流出力であるとして説明するが、これに限定するものではない。たとえば、出力段251cが電圧出力であってもよい。つまり、ソースドライバ回路(IC)14が液晶表示パネルのように、電圧駆動を実施する場合が例示される。なお、EL表示パネルが電圧駆動である場合も同様に適用される。また、出力選択回路1531は、ソースドライバ回路(IC)14がシリコンチップとして構成され、前記チップ14に内蔵されているとして説明するが、これに限定するものではない。たとえば、出力選択回路1531を、ポリシリコン技術などでガラス基板30に直接形成してもよい。また、別チップに形成または構成してもよい。   The output selection circuit 1531 of the present invention will be described assuming that the output stage 251c is a current output, but the present invention is not limited to this. For example, the output stage 251c may be a voltage output. That is, a case where the source driver circuit (IC) 14 performs voltage driving like a liquid crystal display panel is exemplified. The same applies when the EL display panel is voltage driven. Further, the output selection circuit 1531 is described assuming that the source driver circuit (IC) 14 is configured as a silicon chip and is built in the chip 14, but is not limited thereto. For example, the output selection circuit 1531 may be directly formed on the glass substrate 30 by polysilicon technology or the like. Moreover, you may form or comprise in another chip | tip.
出力段251cは単位トランジスタ224で構成されるため、各出力段251の出力電流バラツキは小さい。しかし、ソースドライバ回路(IC)のチップには、穏やかなモビリティ特性、Vt特性のうねりがある。このうねりにより出力段251cから出力電流は変化する。   Since the output stage 251c includes the unit transistor 224, the output current variation of each output stage 251 is small. However, a source driver circuit (IC) chip has gentle mobility characteristics and undulations of Vt characteristics. This undulation changes the output current from the output stage 251c.
このうねりの影響がない様にするには、1つの出力段251cを構成する単位トランジスタ224の形成領域をうねりの周期にまたがる大きさ(範囲あるいは面積)に形成すればよい。しかし、この場合は、単位トランジスタ224の形成面積が大きく、巨大なチップサイズとなってしまう。本発明はこの課題に対して、1つに出力端子93に出力する電流を、チップ14内の比較的広い領域から選択肢、選択する領域を一定条件で変化させることにより形成(発生)させる。たとえば、出力端子93aに、38階調目のプログラム電流を出力させ、ある画素16に32階調目のプログラム電流を書き込む場合を例示する。1フィールド(フレーム)目では、出力選択回路1531は、出力段251c1から、38階調目のプログラム電流を出力されるように制御し、この出力段251c1からプログラム電流を出力端子93aから出力する。   In order to prevent the influence of this undulation, the formation region of the unit transistor 224 constituting one output stage 251c may be formed in a size (range or area) that spans the undulation period. However, in this case, the unit transistor 224 is formed in a large area, resulting in a huge chip size. In the present invention, the current to be output to the output terminal 93 is selected (selected) from a relatively wide area in the chip 14 and formed (generated) by changing the selected area under a certain condition. For example, a case where a 38th gradation program current is output to the output terminal 93a and a 32nd gradation program current is written to a certain pixel 16 is exemplified. In the first field (frame), the output selection circuit 1531 controls the output stage 251c1 to output the 38th gradation program current, and the output stage 251c1 outputs the program current from the output terminal 93a.
次のフィールド(フレーム)では、出力段251c2から、38階調目のプログラム電流を出力されるように制御し、この出力段251c2からプログラム電流を出力端子93aから出力する。さらに次のフィールド(フレーム)では、出力選択回路1531は、出力段251c3から、38階調目のプログラム電流を出力されるように制御し、この出力段251c3からプログラム電流を出力端子93aから出力する。以降、この動作を順次繰り返す。また、各出力端子93からは、対応する(書き込む)画素に応じて各出力段251cの階調設定がなされ、プログラム電流がソース信号線18に出力される。   In the next field (frame), control is performed so that the program current of the 38th gradation is output from the output stage 251c2, and the program current is output from the output stage 251c2 from the output terminal 93a. In the next field (frame), the output selection circuit 1531 controls the output stage 251c3 to output the 38th gradation program current, and outputs the program current from the output stage 251c3 from the output terminal 93a. . Thereafter, this operation is sequentially repeated. Also, from each output terminal 93, the gradation of each output stage 251 c is set according to the corresponding (written) pixel, and a program current is output to the source signal line 18.
図154は以上の動作を表にまとめたものである。図154は、出力端子93と、水平走査期間(H)の関係を示している。ただし、理解を容易にするため、階調に関する記載は省略している。つまり、単に出力端子93には、各Hにどの出力段251cからのプログラム電流が出力されているかを示している。   FIG. 154 summarizes the above operations in a table. FIG. 154 shows the relationship between the output terminal 93 and the horizontal scanning period (H). However, in order to facilitate understanding, description regarding gradation is omitted. That is, the output terminal 93 simply indicates from which output stage 251 c the program current is output to each H.
図154において、出力端子93aには、出力選択回路1531により、1H目に出力段251c1が選択される。なお、表では出力段251c1の1を図示している。2H目に出力段251c2が選択され(表では2と図示している)、3H目に出力段251c3(図154の表では3と図示している)が選択される。さらに、次の4H目では出力段251c4が選択され(図154の表では4を図示している)、5H目では、出力段251c5が選択される。   In FIG. 154, the output stage 251c1 is selected at the 1H level by the output selection circuit 1531 as the output terminal 93a. In the table, 1 of the output stage 251c1 is illustrated. The output stage 251c2 is selected at 2H (shown as 2 in the table), and the output stage 251c3 (shown at 3 in the table of FIG. 154) is selected at 3H. Further, in the next 4H, the output stage 251c4 is selected (4 is shown in the table of FIG. 154), and in the 5H, the output stage 251c5 is selected.
同様に、出力端子93bには、出力選択回路1531により、1H目に出力段251cn(最終段の出力段)が選択される。なお、表では出力段251cnのnを図示している。2H目に出力段251c1が選択され(表では1と図示している)、3H目に出力段251c2(図154の表では2と図示している)が選択される。さらに、次の4H目では出力段251c3が選択され(図154の表では3を図示している)、5H目では、出力段251c4が選択される。以下、同様である。   Similarly, for the output terminal 93b, the output stage 251cn (the final output stage) is selected at the 1H level by the output selection circuit 1531. In the table, n of the output stage 251cn is illustrated. Output stage 251c1 is selected at 2H (shown as 1 in the table), and output stage 251c2 (shown at 2 in the table of FIG. 154) is selected at 3H. Further, the output stage 251c3 is selected in the next 4H (3 is shown in the table of FIG. 154), and the output stage 251c4 is selected in the 5H. The same applies hereinafter.
同様に出力端子93cには、出力選択回路1531により、1H目に出力段251cn−1が選択される。なお、表ではn−1と図示している。2H目に出力段251cnが選択され(表ではnと図示している)、3H目に出力段251c1(図154の表では1と図示している)が選択される。さらに、次の4H目では出力段251c2が選択され(図154の表では2を図示している)、5H目では、出力段251c3が選択される。以下同様である。   Similarly, for the output terminal 93c, the output stage 251cn-1 is selected at the 1H level by the output selection circuit 1531. In the table, n-1 is illustrated. The output stage 251cn is selected at 2H (shown as n in the table), and the output stage 251c1 (shown at 1 in the table of FIG. 154) is selected at 3H. Further, in the next 4H, the output stage 251c2 is selected (2 is shown in the table of FIG. 154), and in the 5H, the output stage 251c3 is selected. The same applies hereinafter.
以上のように、たとえば、出力端子93aには、Hごとに異なる出力段251cからのプログラム電流が出力され、ソース信号線18を介して画素に順次印加される。   As described above, for example, the program current from the output stage 251 c different for each H is output to the output terminal 93 a and sequentially applied to the pixels via the source signal line 18.
さらに理解を容易にするため、出力端子93aを例示して説明する。1H目ではソース信号線18a(出力端子93aに接続されたソース信号線)に印加される(出力される)出力段は251c1である。1H目では、第1画素行目で、かつソース信号線18aに接続された画素に出力段251c1からの信号が印加される。2H目ではソース信号線18a(出力端子93aに接続されたソース信号線)に印加される(出力される)出力段は251c2である。2H目では、第2画素行目で、かつソース信号線18aに接続された画素に出力段251c2からの信号が印加される。同様に、3H目ではソース信号線18a(出力端子93aに接続されたソース信号線)に印加される(出力される)出力段は251c3である。3H目では、第3画素行目で、かつソース信号線18aに接続された画素に出力段251c3からの信号が印加される。以上の動作を順次最終のm画素行(mは最終の画素行番号)の画素に実施していく。画素の選択はゲートドライバ回路17aにより選択される。   For easier understanding, the output terminal 93a will be described as an example. At 1H, the output stage applied (output) to the source signal line 18a (source signal line connected to the output terminal 93a) is 251c1. At 1H, the signal from the output stage 251c1 is applied to the pixel in the first pixel row and connected to the source signal line 18a. At 2H, the output stage applied (output) to the source signal line 18a (source signal line connected to the output terminal 93a) is 251c2. In 2H, the signal from the output stage 251c2 is applied to the pixel in the second pixel row and connected to the source signal line 18a. Similarly, the output stage applied to (output to) the source signal line 18a (the source signal line connected to the output terminal 93a) is 251c3 at the 3rd H. In 3H, the signal from the output stage 251c3 is applied to the pixel in the third pixel row and connected to the source signal line 18a. The above operation is sequentially performed on the pixels in the final m pixel row (m is the final pixel row number). The pixel is selected by the gate driver circuit 17a.
最終画素行まで以上の動作を実施すると、また、第1画素行に対して以上の動作を行う。ただし、第1画素行の画素には、出力段251c1以外の出力信号が印加される。たとえば、出力段251c2の出力信号が印加される。つまり、フィールド(フレーム)ごとに異なる出力段251cの出力信号が印加されるようにし、各画素16に書き込まれる信号を平均化し出力段251cの出力ムラ分布が反映されないようにしている。各画素16に書き込まれる出力段251cからの信号はランダム化することが好ましいが、これが不可能な場合は、少なくとも2つの出力段251cの出力が書き込まれて平均化されるように制御する。以上の事項は、第2画素行の画素以降にも同様に適用される。また、出力端子93a以外(93b〜93n)に対しても同様の動作が実施される。   When the above operation is performed up to the final pixel row, the above operation is performed on the first pixel row. However, an output signal other than the output stage 251c1 is applied to the pixels in the first pixel row. For example, the output signal of the output stage 251c2 is applied. That is, the output signal of the output stage 251c that is different for each field (frame) is applied, and the signal written to each pixel 16 is averaged so that the output unevenness distribution of the output stage 251c is not reflected. The signal from the output stage 251c written to each pixel 16 is preferably randomized, but if this is not possible, control is performed so that the outputs of at least two output stages 251c are written and averaged. The above matters are similarly applied to the pixels after the pixel in the second pixel row. In addition, the same operation is performed for other than the output terminal 93a (93b to 93n).
以上のように、基本的には1つの出力段251cの出力と1つの出力端子とが、出力選択回路1531により選択され、各出力段251cの出力がソース信号線18に印加される。ソース信号線18から出力される信号は、正規の(正常な)画像表示となるように、ラッチ回路351にラッチ保持される。   As described above, basically, the output of one output stage 251 c and one output terminal are selected by the output selection circuit 1531, and the output of each output stage 251 c is applied to the source signal line 18. The signal output from the source signal line 18 is latched and held in the latch circuit 351 so that a normal (normal) image display is obtained.
1画面あるいは一定の表示周期が終了すると、出力端子93から出力される出力段521cの順番を入れ替えることが好ましい。たとえば、図154の表の状態が、1フレーム目とする。次の2フレーム目では、図154の表の出力端子93aの出力段251cの選択状態(251c1、251c2、251c3、251c4・・・・・・)を、出力端子93bの出力段251cの選択状態(251cn、251c1、251c2、251c3、251c4・・・・・・)とする。図154の表の出力端子93bの出力段251cの選択状態(251cn、251c1、251c2、251c3、251c4・・・・・・)を、出力端子93cの出力段251cの選択状態(251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)とする。図154の表の出力端子93cの出力段251cの選択状態(251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)を、出力端子93dの出力段251cの選択状態(251cn−2、251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)とする。以後同様にシフトさせる。   When one screen or a fixed display cycle is completed, the order of the output stage 521c output from the output terminal 93 is preferably changed. For example, the state of the table in FIG. 154 is the first frame. In the next second frame, the selection state (251c1, 251c2, 251c3, 251c4,...) Of the output stage 251c of the output terminal 93a in the table of FIG. 251cn, 251c1, 251c2, 251c3, 251c4. The selection state (251cn, 251c1, 251c2, 251c3, 251c4,...) Of the output stage 251c of the output terminal 93b in the table of FIG. 154 is changed to the selection state (251cn-1, 251cn) of the output stage 251c of the output terminal 93c. , 251c1, 251c2, 251c3, 251c4,. The selection state (251cn-1, 251cn, 251c1, 251c2, 251c3, 251c4,...) Of the output stage 251c of the output terminal 93c in the table of FIG. 154 is the selection state (251cn) of the output stage 251c of the output terminal 93d. -2, 251cn-1, 251cn, 251c1, 251c2, 251c3, 251c4. Thereafter, the same shift is performed.
次の3フレーム目では、出力端子93aの出力段251cの選択状態(251cn、251c1、251c2、251c3、251c4・・・・・・)を、出力端子93bの出力段251cの選択状態(251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)とする。出力端子93bの出力段251cの選択状態(251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)を、出力端子93cの出力段251cの選択状態(251cn−1、251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)とする。出力端子93cの出力段251cの選択状態(251cn−2、251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)を、出力端子93dの出力段251cの選択状態(251c−3、251cn−2、251cn−1、251cn、251c1、251c2、251c3、251c4・・・・・・)とする。以後同様にシフトさせる。   In the next third frame, the selection state (251cn, 251c1, 251c2, 251c3, 251c4,...) Of the output stage 251c of the output terminal 93a is changed to the selection state (251cn-1) of the output stage 251c of the output terminal 93b. , 251cn, 251c1, 251c2, 251c3, 251c4,. The selection state of the output stage 251c of the output terminal 93b (251cn-1, 251cn, 251c1, 251c2, 251c3, 251c4,...) And the selection state of the output stage 251c of the output terminal 93c (251cn-1, 251cn− 1, 251cn, 251c1, 251c2, 251c3, 251c4. The selection state of the output stage 251c of the output terminal 93c (251cn-2, 251cn-1, 251cn, 251c1, 251c2, 251c3, 251c4,...) And the selection state of the output stage 251c of the output terminal 93d (251c− 3, 251cn-2, 251cn-1, 251cn, 251c1, 251c2, 251c3, 251c4. Thereafter, the same shift is performed.
なお、本発明では説明を容易にするため、1フレームまたは1フィールドで出力端子93から出力される状態を入れ替えるとして説明するが、これに限定するものではない。複数フレームまたはフィールドで入れ替えてもよい。また、複数画素行(複数水平走査期間)ごとに入れ替えてもよい。また、フレームまたは画素行(水平走査期間)に限定されるものではなく、一定周期もしくはランダム周期で入れ替えてもよい。以上の事項は本発明の他の実施例にも適用されることは言うまでもない。   In the present invention, for ease of explanation, the state output from the output terminal 93 in one frame or one field is described as being replaced, but the present invention is not limited to this. It may be replaced by a plurality of frames or fields. Moreover, you may replace every several pixel rows (multiple horizontal scanning periods). Moreover, it is not limited to a frame or a pixel row (horizontal scanning period), and may be exchanged at a constant cycle or a random cycle. It goes without saying that the above matters also apply to other embodiments of the present invention.
シフトさせることにより、画面94の表示状態は、出力段251cの特性の影響を受けず、均一な表示を実現できる。シフトの方式には他の方法も例示される。   By shifting, the display state of the screen 94 is not affected by the characteristics of the output stage 251c, and a uniform display can be realized. Other methods are also exemplified for the shift method.
たとえば、フレームごとに、出力端子93aと出力端子93nの状態を入れ替える。出力端子93bと出力端子93n−1の状態を入れ替える。出力端子93cと出力端子93n−2の状態を入れ替える。以下同様で入れ替える。つまり、画面の左右を入れ替える。   For example, the states of the output terminal 93a and the output terminal 93n are switched for each frame. The states of the output terminal 93b and the output terminal 93n-1 are switched. The states of the output terminal 93c and the output terminal 93n-2 are switched. The same applies to the following. That is, the left and right sides of the screen are switched.
また、他の方法も例示される。たとえば、フレームごとに、奇数番目の出力端子93と偶数番目の出力端子93の状態とを入れ替える。もちろん、ランダムに入れ替えてもよい。   Other methods are also exemplified. For example, the states of the odd-numbered output terminals 93 and the even-numbered output terminals 93 are switched for each frame. Of course, you may replace at random.
また、第1のフレームでは、出力端子93aと出力端子93bの状態とを入れ替える。次の第2のフレームでは、出力端子93aと出力端子93cの状態とを入れ替える。次の第3のフレームでは、出力端子93aと出力端子93dの状態とを入れ替える。次の第4のフレームでは、出力端子93aと出力端子93ce状態とを入れ替える。以下、他の出力端子も同様に入れ替える方法が例示される。   In the first frame, the states of the output terminal 93a and the output terminal 93b are switched. In the next second frame, the states of the output terminal 93a and the output terminal 93c are switched. In the next third frame, the states of the output terminal 93a and the output terminal 93d are switched. In the next fourth frame, the output terminal 93a and the output terminal 93ce state are switched. Hereinafter, a method of replacing other output terminals in the same manner is exemplified.
また、第1、第3のフレームなどの奇数番目のフレームでは、奇数番目の出力端子93間で入れ替え、偶数番目の出力端子93間で入れ替える。第2、第4のフレームなどの偶数番目のフレームでは、隣接した奇数番目と偶数番目の出力端子93間で入れ替える方式が例示される。   In odd-numbered frames such as the first and third frames, the odd-numbered output terminals 93 are switched and the even-numbered output terminals 93 are switched. In the even-numbered frames such as the second and fourth frames, a method of switching between adjacent odd-numbered and even-numbered output terminals 93 is exemplified.
また、ソースドライバ回路(IC)14では、4mm〜8mmの周期で特性周期が分布する。これは、IC製造時の拡散工程により発生する。したがって、出力端子93の入れ替え範囲は、4mm以上の範囲で実施する。たとえば、出力段251a〜251nの形成長さが20mmあり、4mm周期で特性分布が発生する恐れがある場合は、少なくとも20/5=5ブロック以下の範囲内で出力端子93と出力段251cとの接続を出力選択回路1351により入れ替えることが好ましい。   In the source driver circuit (IC) 14, the characteristic period is distributed with a period of 4 mm to 8 mm. This occurs due to a diffusion process during IC manufacturing. Therefore, the replacement range of the output terminal 93 is performed in a range of 4 mm or more. For example, when the formation length of the output stages 251a to 251n is 20 mm and there is a possibility that the characteristic distribution may occur at a cycle of 4 mm, the output terminal 93 and the output stage 251c are at least within a range of 20/5 = 5 blocks or less. It is preferable to replace the connection by the output selection circuit 1351.
また、先の説明では、最終画素行まで以上の動作を実施すると、また、第1画素行に対して同一の動作を行うとしたが、これに限定されるものではない。たとえば、最終画素行−1画素行までに1周期を完了させ、最終画素行から次の周期を開始してもよい。つまり、出力端子93aを例示すれば、1画素行目の画素には、出力段251c1からの信号が印加される。2画素行目の画素には、出力段251c2からの信号が印加され、3画素行目の画素には、出力段251c3からの信号が印加され、4画素行目の画素には、出力段251c4からの信号が印加される。以上の動作を順次行い、最終の画素行から1つ前の画素行に、たとえば、出力段251nの信号が印加されたとすると、最終の画素行には、出力段251c1の信号が印加される。したがって、次のフレームである1画素行目の画素には、出力段251c2からの信号が印加される。2画素行目の画素には、出力段251c3からの信号が印加され、3画素行目の画素には、出力段251c4からの信号が印加される。このように駆動することにより、フレーム(フィールド)周期では、1画素行あるいはそれ以上がずれて、出力段251c選択が行われることになり、各画素に印加する出力段251cが長期間で変化させることができる。したがって、各画素16は多数の出力段251cからの信号で駆動されることになり、画像表示は均一化される。なお、他の出力端子93においても同様の制御が実施される。   In the above description, when the above operation is performed up to the last pixel row, and the same operation is performed on the first pixel row, the present invention is not limited to this. For example, one cycle may be completed before the last pixel row minus one pixel row, and the next cycle may be started from the last pixel row. That is, if the output terminal 93a is exemplified, a signal from the output stage 251c1 is applied to the pixels in the first pixel row. A signal from the output stage 251c2 is applied to the pixels in the second pixel row, a signal from the output stage 251c3 is applied to the pixels in the third pixel row, and an output stage 251c4 is applied to the pixels in the fourth pixel row. The signal from is applied. If the above operation is sequentially performed and a signal of the output stage 251n is applied to the pixel line immediately before the last pixel line, for example, the signal of the output stage 251c1 is applied to the final pixel line. Therefore, the signal from the output stage 251c2 is applied to the pixels in the first pixel row which is the next frame. A signal from the output stage 251c3 is applied to the pixels in the second pixel row, and a signal from the output stage 251c4 is applied to the pixels in the third pixel row. By driving in this manner, the output stage 251c is selected with a shift of one pixel row or more in the frame (field) cycle, and the output stage 251c applied to each pixel is changed over a long period of time. be able to. Therefore, each pixel 16 is driven by signals from a number of output stages 251c, and the image display is made uniform. Note that the same control is performed on the other output terminals 93.
また、画面の第1画素行から最終画素行まで選択された後、今度は、最終画素行から第1画素行の方向に選択される出力段251cを変化させてもよい。つまり、出力端子93aを例示すれば、1画素行目の画素には、出力段251c1からの信号が印加される。2画素行目の画素には、出力段251c2からの信号が印加され、3画素行目の画素には、出力段251c3からの信号が印加され、4画素行目の画素には、出力段251c4からの信号が印加される。以上の動作を順次行い、最終の画素行に、たとえば、出力段251nの信号が印加されたとすると、次のフレームである1画素行目の画素には、出力段251cnからの信号が印加される。2画素行目の画素には、出力段251cn−1からの信号が印加され、3画素行目の画素には、出力段251cn−3からの信号が印加される。このように駆動することにより、フレーム(フィールド)周期で、各画素に印加する出力段251cが長期間で変化させることができる。したがって、各画素16は多数の出力段251cからの信号で駆動されることになり、画像表示は均一化される。なお、他の出力端子93においても同様の制御が実施される。   Further, after the selection from the first pixel row to the last pixel row on the screen, the output stage 251c selected in the direction from the last pixel row to the first pixel row may be changed. That is, if the output terminal 93a is exemplified, a signal from the output stage 251c1 is applied to the pixels in the first pixel row. A signal from the output stage 251c2 is applied to the pixels in the second pixel row, a signal from the output stage 251c3 is applied to the pixels in the third pixel row, and an output stage 251c4 is applied to the pixels in the fourth pixel row. The signal from is applied. If the above operation is sequentially performed and the signal of the output stage 251n is applied to the final pixel row, for example, the signal from the output stage 251cn is applied to the pixel of the first pixel row which is the next frame. . A signal from the output stage 251cn-1 is applied to the pixels in the second pixel row, and a signal from the output stage 251cn-3 is applied to the pixels in the third pixel row. By driving in this way, the output stage 251c applied to each pixel can be changed over a long period in a frame (field) cycle. Therefore, each pixel 16 is driven by signals from a number of output stages 251c, and the image display is made uniform. Note that the same control is performed on the other output terminals 93.
出力端子93を順次選択する出力段251cの順番をランダム化してもよい。また、2とばしや、3以上とばしで出力段251cを選択してもよい。   The order of the output stage 251c that sequentially selects the output terminals 93 may be randomized. Further, the output stage 251c may be selected by skipping 2 or skipping 3 or more.
以上の事項あるいは方法は、図158〜図164の方式においても適用できることは言うまでもない。   Needless to say, the above items or methods can also be applied to the methods of FIGS. 158 to 164.
なお、出力段251の個数は、行方向のドット数(ソース信号線18の本数)以上の個数を形成または構成しておき、そのうち、必要な個数(基本的にはソース信号線18の本数)を選択して各ソース信号線18に出力段251cからの出力信号を印加してもよい。   Note that the number of output stages 251 is equal to or greater than the number of dots in the row direction (number of source signal lines 18), and the required number (basically the number of source signal lines 18). And an output signal from the output stage 251c may be applied to each source signal line 18.
以上の実施例では、R、G、Bの各出力段251については、説明していないが、R、G、Bの各出力段251cの出力にも出力選択回路1531が形成または構成されている。R、G、Bの各出力選択回路1531の制御により、各出力端子93から出力される信号が、出力段251cを選択して出力される。本発明はこれに限定するものではなく、R、G、Bで共通の出力選択回路1531を形成または構成し、出力段251cがRGBの区別なく選択されて各出力端子93から出力されるように構成しても良いことは言うまでもない。   In the above embodiment, the output stages 251 for R, G, and B are not described, but an output selection circuit 1531 is also formed or configured for the output of each output stage 251c for R, G, and B. . Under the control of the R, G, and B output selection circuits 1531, signals output from the output terminals 93 are selected and output from the output stage 251c. The present invention is not limited to this, and an output selection circuit 1531 common to R, G, and B is formed or configured so that the output stage 251c is selected without discrimination between RGB and output from each output terminal 93. Needless to say, it may be configured.
他の構成は、図26、図27、図29、図31あるいはその他の実施例と同様であるので説明を省略する。   Other configurations are the same as those of FIG. 26, FIG. 27, FIG. 29, FIG.
以下、図面を参照しなから、本発明の他の実施例について説明を行う。図155は本発明の第2の実施例を表にまとめたものである。回路構成は図153と同様あるいは類似である。図155は、図154と同様に、出力端子93と、水平走査期間(H)の関係を示している。出力端子93には、各Hにどの出力段251cからのプログラム電流が出力されているかを示している。   Hereinafter, other embodiments of the present invention will be described with reference to the drawings. FIG. 155 summarizes the second embodiment of the present invention in a table. The circuit configuration is the same as or similar to that in FIG. FIG. 155 shows the relationship between the output terminal 93 and the horizontal scanning period (H), as in FIG. The output terminal 93 indicates from which output stage 251c the program current is output to each H.
図155において、出力端子93aには、出力選択回路1531により、1H目に出力段251c1が選択される。2H目に出力段251c3が選択され、3H目に出力段251c5が選択される。さらに、次の4H目では出力段251c7が選択され、5H目では、出力段251c9が選択される。つまり、出力端子93aには、順次、奇数番目の出力段251cが選択され、各画素16に印加される。   In FIG. 155, the output stage 251c1 is selected at the 1H level by the output selection circuit 1531 as the output terminal 93a. The output stage 251c3 is selected at 2H, and the output stage 251c5 is selected at 3H. Further, the output stage 251c7 is selected in the next 4H, and the output stage 251c9 is selected in the 5H. That is, the odd-numbered output stage 251c is sequentially selected from the output terminal 93a and applied to each pixel 16.
同様に、出力端子93bには、出力選択回路1531により、1H目に出力段251cnが選択される。2H目に出力段251c2が選択され、3H目に出力段251c4が選択される。さらに、次の4H目では出力段251c6が選択され、5H目では、出力段251c8が選択される。つまり、出力端子93bには、順次、偶数番目の出力段251cが選択され、各画素16に印加される。   Similarly, the output stage 251cn is selected at the 1H level by the output selection circuit 1531 for the output terminal 93b. The output stage 251c2 is selected at 2H, and the output stage 251c4 is selected at 3H. Further, the output stage 251c6 is selected in the next 4H, and the output stage 251c8 is selected in the 5H. That is, the even-numbered output stage 251c is sequentially selected for the output terminal 93b and applied to each pixel 16.
出力端子93cには、出力選択回路1531により、1H目に出力段251cn−1が選択される。2H目に出力段251c1が選択され、3H目に出力段251c3が選択される。さらに、次の4H目では出力段251c5が選択され、5H目では、出力段251c7が選択される。つまり、出力端子93cには、出力端子93aとは、1H遅れた奇数番目の出力段251cが選択され、各画素16に印加される。   For the output terminal 93c, the output stage 251cn-1 is selected at the 1H level by the output selection circuit 1531. The output stage 251c1 is selected at 2H, and the output stage 251c3 is selected at 3H. Further, the output stage 251c5 is selected in the next 4H, and the output stage 251c7 is selected in the 5H. That is, an odd-numbered output stage 251c delayed by 1H from the output terminal 93a is selected as the output terminal 93c and applied to each pixel 16.
図155の実施例のように、奇数番目の出力端子93には奇数番目の出力段251cが選択されて出力されるとし、偶数番目の出力端子93には偶数番目の出力段251cが選択されて出力されるように構成することにより、出力選択回路1531の回路構成、映像信号を順次ラッチするラッチ回路の構成が簡単になり、回路規模を小さくでき、低コスト化することができる。なお、他の動作は、図154と同様あるいは類似であるので説明を省略する。   As in the embodiment of FIG. 155, the odd-numbered output terminal 93 is selected to output the odd-numbered output stage 251c, and the even-numbered output terminal 93 is selected to output the even-numbered output stage 251c. By being configured to output, the circuit configuration of the output selection circuit 1531 and the configuration of the latch circuit for sequentially latching the video signal can be simplified, the circuit scale can be reduced, and the cost can be reduced. Since other operations are the same as or similar to those in FIG.
以上の実施例は、プログレッシブ表示を前提として説明した。図157は、インターレース表示の場合の実施例である。インターレース表示では、奇数フィールドと偶数フィールドで1フレームが構成され、1画面表示が実現される。   The above embodiment has been described on the assumption of progressive display. FIG. 157 shows an example in the case of interlaced display. In interlaced display, one frame is composed of an odd field and an even field, and a one-screen display is realized.
図157はインターレース表示の出力選択回路1531の動作を示している。なお、図157において、偶数フィールド(図157(a))では、奇数番目の画素行が順次選択されて、画像が書きかえられるとし、奇数フィールド(図157(b))では、偶数番目の画素行が順次選択されて、画像が書きかえられるとする。   FIG. 157 shows the operation of the output selection circuit 1531 for interlace display. In FIG. 157, in the even field (FIG. 157 (a)), it is assumed that the odd-numbered pixel rows are sequentially selected and the image is rewritten, and in the odd field (FIG. 157 (b)), the even-numbered pixel. Assume that rows are selected sequentially and the image is rewritten.
図157(a)の偶数F(偶数フィールド)において、出力端子93aには、出力選択回路1531により、1H目に出力段251c1が選択される。3H目に出力段251c2が選択される。5H目に出力段251c3が選択される。さらに、次の7H目では出力段251c4が選択され、9H目では、出力段251c5が選択される。   In the even number F (even field) in FIG. 157 (a), the output stage 251c1 is selected for the output terminal 93a by the output selection circuit 1531 at the 1H level. The output stage 251c2 is selected at the 3rd H. The output stage 251c3 is selected at the 5th H. Further, in the next 7H, the output stage 251c4 is selected, and in the 9H, the output stage 251c5 is selected.
同様に、出力端子93bには、出力選択回路1531により、1H目に出力段251cnが選択される。3H目に出力段251c1が選択される。5H目に出力段251c3が選択される。さらに、次の7H目では出力段251c4が選択され、9H目では、出力段251c5が選択される。出力端子93c〜も同様である。   Similarly, the output stage 251cn is selected at the 1H level by the output selection circuit 1531 for the output terminal 93b. In the 3rd H, the output stage 251c1 is selected. The output stage 251c3 is selected at the 5th H. Further, in the next 7H, the output stage 251c4 is selected, and in the 9H, the output stage 251c5 is selected. The same applies to the output terminals 93c.
図157(b)の奇数F(奇数フィールド)においては、偶数フィールドと同様に、出力端子93aには、出力選択回路1531により、2H目に出力段251c1が選択される。4H目に出力段251c2が選択される。6H目に出力段251c3が選択される。さらに、次の8H目では出力段251c4が選択され、10H目では、出力段251c5が選択される。   In the odd number F (odd field) of FIG. 157 (b), the output stage 251c1 is selected at the second H by the output selection circuit 1531 for the output terminal 93a as in the even field. In the 4th H, the output stage 251c2 is selected. The output stage 251c3 is selected at the 6th H. Further, the output stage 251c4 is selected in the next 8H, and the output stage 251c5 is selected in the 10H.
同様に、出力端子93bには、出力選択回路1531により、2H目に出力段251cnが選択される。4H目に出力段251c1が選択される。6H目に出力段251c3が選択される。さらに、次の8H目では出力段251c4が選択され、10H目では、出力段251c5が選択される。出力端子93c〜も同様である。なお、他の動作、構成などは、図154と同様あるいは類似であるので説明を省略する。   Similarly, for the output terminal 93b, the output stage 251cn is selected at the second H by the output selection circuit 1531. The output stage 251c1 is selected at the 4th H. The output stage 251c3 is selected at the 6th H. Further, the output stage 251c4 is selected in the next 8H, and the output stage 251c5 is selected in the 10H. The same applies to the output terminals 93c. Other operations, configurations, and the like are the same as or similar to those in FIG.
図157の実施例のように、奇数番目フィールドと偶数番目のフィールドで、各出力端子93から出力される出力段251cの選択を同一にすることにより、回路規模を小さくでき、低コスト化することができる。   As in the embodiment of FIG. 157, by making the selection of the output stage 251c output from each output terminal 93 the same in the odd field and the even field, the circuit scale can be reduced and the cost can be reduced. Can do.
なお、図156のような方式としてもよいことは明らかである。図156(a)の偶数F(偶数フィールド)において、出力端子93aには、出力選択回路1531により、1H目に出力段251c2が選択される。3H目に出力段251c4が選択される。5H目に出力段251c6が選択される。さらに、次の7H目では出力段251c8が選択され、9H目では、出力段251c10が選択される。   Obviously, a method as shown in FIG. In the even number F (even field) in FIG. 156 (a), the output stage 251c2 is selected at the 1H level by the output selection circuit 1531 as the output terminal 93a. The output stage 251c4 is selected at the 3rd H. The output stage 251c6 is selected at the 5th H. Further, in the next 7H, the output stage 251c8 is selected, and in the 9H, the output stage 251c10 is selected.
同様に、出力端子93bには、出力選択回路1531により、1H目に出力段251cnが選択される。3H目に出力段251c2が選択される。5H目に出力段251c4が選択される。さらに、次の7H目では出力段251c6が選択され、9H目では、出力段251c8が選択される。出力端子93c〜も同様である。   Similarly, the output stage 251cn is selected at the 1H level by the output selection circuit 1531 for the output terminal 93b. The output stage 251c2 is selected at the 3rd H. In the 5th H, the output stage 251c4 is selected. Further, in the next 7H, the output stage 251c6 is selected, and in the 9H, the output stage 251c8 is selected. The same applies to the output terminals 93c.
図156(b)の奇数F(奇数フィールド)においては、偶数フィールドと同様に、出力端子93aには、出力選択回路1531により、2H目に出力段251c1が選択される。4H目に出力段251c3が選択される。6H目に出力段251c5が選択される。さらに、次の8H目では出力段251c7が選択され、10H目では、出力段251c9が選択される。   In odd number F (odd field) in FIG. 156 (b), the output stage 251c1 is selected at the second H by the output selection circuit 1531 for the output terminal 93a as in the even field. The output stage 251c3 is selected at the 4th H. At the 6th H, the output stage 251c5 is selected. Further, the output stage 251c7 is selected in the next 8H, and the output stage 251c9 is selected in the 10H.
同様に、出力端子93bには、出力選択回路1531により、2H目に出力段251cn−1が選択される。4H目に出力段251c1が選択される。6H目に出力段251c3が選択される。さらに、次の8H目では出力段251c5が選択され、10H目では、出力段251c7が選択される。出力端子93c〜も同様である。なお、他の動作、構成などは、図154と同様あるいは類似であるので説明を省略する。   Similarly, for the output terminal 93b, the output stage 251cn-1 is selected at the 2nd H by the output selection circuit 1531. The output stage 251c1 is selected at the 4th H. The output stage 251c3 is selected at the 6th H. Further, the output stage 251c5 is selected in the next 8H, and the output stage 251c7 is selected in the 10H. The same applies to the output terminals 93c. Other operations, configurations, and the like are the same as or similar to those in FIG.
以上の実施例は、水平走査期間を主とする制御(駆動方法)であった。しかし、本発明はこれに限定するものではない。1F(フレームあるいはフィールド)で制御(駆動)してもよい。図158はその実施例である。   In the above embodiment, the control (driving method) mainly includes the horizontal scanning period. However, the present invention is not limited to this. It may be controlled (driven) by 1F (frame or field). FIG. 158 shows an example.
図158は、図154などと同様に出力端子93cに接続される出力段251cの番号を示している。たとえば、図154のソース信号線18aに接続される出力段93aは、1F目の期間には、出力段251c1(表では1と記載)が選択されている。次の2F目の期間には、出力段251c2(表では2と記載)が選択されている。3F目の期間には、出力段251c3(表では3と記載)が選択され、さらに次の4F目の期間には、出力段251c4(表では4と記載)が選択されている。以下同様である。   FIG. 158 shows the number of the output stage 251c connected to the output terminal 93c as in FIG. 154 and the like. For example, as the output stage 93a connected to the source signal line 18a in FIG. 154, the output stage 251c1 (described as 1 in the table) is selected in the period of the 1F. In the next 2F period, the output stage 251c2 (described as 2 in the table) is selected. The output stage 251c3 (denoted as 3 in the table) is selected during the 3rd period, and the output stage 251c4 (denoted as 4 in the table) is selected during the next 4th period. The same applies hereinafter.
ソース信号線18aに隣接したソース信号線18bに接続される出力段93bは、1F目の期間には、出力段251cn(表ではnと記載)が選択されている。次の2F目の期間には、出力段251c1(表では1と記載)が選択されている。3F目の期間には、出力段251c2(表では2と記載)が選択され、さらに次の4F目の期間には、出力段251c3(表では3と記載)が選択されている。以下同様である。他の端子も同様に1つまたは場合によっては複数の出力段251cが選択され出力端子93から出力される。   As the output stage 93b connected to the source signal line 18b adjacent to the source signal line 18a, the output stage 251cn (denoted by n in the table) is selected in the first period. In the next 2F period, the output stage 251c1 (described as 1 in the table) is selected. The output stage 251c2 (described as 2 in the table) is selected during the 3F period, and the output stage 251c3 (described as 3 in the table) is selected during the next 4F period. The same applies hereinafter. Similarly, one or a plurality of output stages 251c are selected for other terminals and output from the output terminal 93.
なお、以上の実施例では1F周期としたがこれに限定されるものではなく、複数周期で選択する出力段251cを変化(変更)してもよい。また、1F単位の周期に限定されるものではなく、0.5F、1.5F周期などの周期で選択する出力段251cを変化(変更)してもよい。以上の事項は本発明の他の実施例にも適用できることは言うまでもない。また、他の実施例と組み合わせることができることも言うまでもない。   In the above embodiment, the 1F cycle is used, but the present invention is not limited to this, and the output stage 251c selected in a plurality of cycles may be changed (changed). Further, the output stage 251c selected by a period such as 0.5F or 1.5F may be changed (changed) without being limited to the period of 1F. Needless to say, the above matters can be applied to other embodiments of the present invention. Moreover, it cannot be overemphasized that it can combine with another Example.
以上の実施例では、選択する出力段251cを変化させることにより、出力段251cの特性バラツキを平均化し、均一な画像表示を実現するという駆動方式であった。しかし、本発明はこれに限定されるものではない。   In the above-described embodiment, the driving method is such that by changing the output stage 251c to be selected, the characteristic variation of the output stage 251c is averaged and a uniform image display is realized. However, the present invention is not limited to this.
均一の方式として、基準電流を変化させるという方法がある。図153などに図示する基準電流Icにより出力段251cの特性が変化するからである。複数の基準電流Icにより、出力段251cの信号(出力電流または出力電圧)を変化させることにより、より均一が画像表示を実現できる。なお、この方式では、出力選択回路1531は必要ないが、出力選択回路1531により、選択する出力段251cを変化させることにより、より均一な画像表示を実現できることは言うまでもない。   As a uniform method, there is a method of changing the reference current. This is because the characteristics of the output stage 251c change depending on the reference current Ic illustrated in FIG. By changing the signal (output current or output voltage) of the output stage 251c with a plurality of reference currents Ic, more uniform image display can be realized. In this method, the output selection circuit 1531 is not necessary, but it goes without saying that a more uniform image display can be realized by changing the output stage 251c to be selected by the output selection circuit 1531.
基準電流Icの大きさと出力段251cから出力されるプログラム電流は基本的には比例する。しかし、選択される単位トランジスタ数などによりプログラム電流Icは変化する。以上のことから、基準電流を変化させ、画素16に書き込まれるプログラム電流が平均的に目標値となるように駆動することにより、均一は画像表示を実現できる。   The magnitude of the reference current Ic is basically proportional to the program current output from the output stage 251c. However, the program current Ic varies depending on the number of unit transistors selected. From the above, uniform image display can be realized by changing the reference current and driving the program current written in the pixels 16 to have an average target value.
図159はその実施例である。図159の実施例では、一例として基準電流Ic1とIc2で駆動する場合を例示している。また、図159では、水平走査期間ごとに基準電流Ic1とIc2とを変化させている。なお、目標の基準電流IcとIc1、Ic2とは、Ic=(Ic1+Ic2)/2の関係に調整されている。   FIG. 159 shows an example. In the example of FIG. 159, the case of driving with reference currents Ic1 and Ic2 is illustrated as an example. In FIG. 159, the reference currents Ic1 and Ic2 are changed every horizontal scanning period. Note that the target reference current Ic and Ic1 and Ic2 are adjusted to a relationship of Ic = (Ic1 + Ic2) / 2.
なお、以下の実施例では、基準電流を一定の周期で変化させるとして説明している。基準電流の変化させるのは、図29などの電子ボリウム291を変化させる方法がある。他にも、カスケード接続を行う場合に、マスターチップ(ソースドライバ回路(IC)14)からスレーブチップ(ソースドライバ回路(IC)14)に基準電流(この場合はカスケード電流)を受け渡す構成がある。基準電流(カスケード電流)はトランジスタ群251bに印加され、このカスケード電流に対応して出力段251cからプログラム電流が出力される。したがって、基準電流を変化することは、カスケード電流が変化することと同義である。   In the following embodiments, it is described that the reference current is changed at a constant cycle. The reference current is changed by a method of changing the electronic volume 291 shown in FIG. In addition, when performing cascade connection, there is a configuration in which a reference current (in this case, cascade current) is transferred from the master chip (source driver circuit (IC) 14) to the slave chip (source driver circuit (IC) 14). . A reference current (cascade current) is applied to the transistor group 251b, and a program current is output from the output stage 251c corresponding to the cascade current. Therefore, changing the reference current is synonymous with changing the cascade current.
1つの表示領域94を構成するのに、3つ以上のソースドライバ回路(IC)14を用いる場合は、カスケード接続において、スレーブチップが複数のマスターチップから基準電流(カスケード電流)を受け取る構成が実施される。この場合は、基準電流(カスケード電流)を発生するマスターチップが複数存在することになる。したがって、スレーブチップは、複数のマスターチップからの基準電流(カスケード電流)が入力されることになる。つまり、基準電流は複数になる。スレーブチップでは、入力される複数の基準電流を平均化することにより、良好なカスケード接続を実現する。つまり、スレーブチップは、画像表示に基準電流を切り替えるという動作を行う。この動作は以下に説明する基準電流を変化させる実施例で実現する。   When three or more source driver circuits (ICs) 14 are used to form one display region 94, a configuration in which a slave chip receives reference currents (cascade currents) from a plurality of master chips in cascade connection is implemented. Is done. In this case, there are a plurality of master chips that generate a reference current (cascade current). Therefore, the slave chip receives the reference current (cascade current) from the plurality of master chips. That is, there are a plurality of reference currents. The slave chip realizes a good cascade connection by averaging a plurality of input reference currents. That is, the slave chip performs an operation of switching the reference current for image display. This operation is realized in an embodiment in which the reference current described below is changed.
図159において、第1F(フレームまたはフィールド)では、最初の1H(第1画素行目)は、基準電流Ic1(第1のマスターチップからのカスケード電流と考えてもよい)を印加し、出力端子93から基準電流Ic1に対応するプログラム電流が各ソース信号線18に出力される。次の2H(第2画素行目)は、基準電流Ic2(第2のマスターチップからのカスケード電流と考