JP2006237956A - Operational amplifier - Google Patents
Operational amplifier Download PDFInfo
- Publication number
- JP2006237956A JP2006237956A JP2005048610A JP2005048610A JP2006237956A JP 2006237956 A JP2006237956 A JP 2006237956A JP 2005048610 A JP2005048610 A JP 2005048610A JP 2005048610 A JP2005048610 A JP 2005048610A JP 2006237956 A JP2006237956 A JP 2006237956A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- differential
- operational amplifier
- nch
- pch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
Description
本発明は、演算増幅器（operational amplifier オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器に関する。 The present invention relates to an operational amplifier (also referred to as an operational amplifier operational amplifier), and more particularly to an operational amplifier that performs a rail-to-rail operation over the entire range from the minimum value to the maximum value of a power supply.
演算増幅器は、入力信号を増幅し、増幅した出力信号を出力し、初期増幅する入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ ｔｏ Ｒａｉｌ動作する差動増幅回路が一般的に用いられている（例えば、特許文献１参照。）。 The operational amplifier includes an input stage that amplifies an input signal, outputs an amplified output signal, and initially amplifies it, and an output stage that provides a driving function and enables further amplification. At the input stage of the operational amplifier, there is a differential amplifier circuit that performs a Rail-to-Rail operation with a constant transconductance (also referred to as gm) in order to provide an initial gain and to give the amplifier a constant bandwidth and a constant gain. Generally used (for example, refer to Patent Document 1).
近年、電子機器の低消費電力化及び多機能化の進展に伴い、 差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ ｔｏ Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器においては、入力段の差動増幅回路を構成するＰｃｈ ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びＮｃｈ ＭＯＳトランジスタが弱反転領域では全入力範囲でトランスコンダクタンス（ｇｍ）を一定にできるが、強反転領域では全入力範囲でトランスコンダクタンス（ｇｍ）を一定にできないという問題点がある。
本発明は、差動増幅回路をＣＭＯＳで構成し、強反転領域でも全入力範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することにある。 An object of the present invention is to provide an operational amplifier in which a differential amplifier circuit is constituted by a CMOS and the transconductance can be made constant over the entire input range even in a strong inversion region.
上記目的を達成するために、本発明の一態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備することを特徴とする。 In order to achieve the above object, an operational amplifier according to an aspect of the present invention includes a first differential amplifier circuit having first and second Nch MOS transistors forming a differential pair and a first differential pair. And a differential input stage comprising a second differential amplifier circuit having a second Pch MOS transistor, a source of the first and second Nch MOS transistors, and a source of the first and second Pch MOS transistors And a voltage controller that controls the transconductance of the differential input stage to a constant value according to the input voltage.
更に、上記目的を達成するために、本発明の他態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、前記差動入力段から出力された信号を増幅して出力する出力段とを具備することを特徴とする。 To achieve the above object, an operational amplifier according to another aspect of the present invention forms a differential pair with a first differential amplifier circuit having first and second Nch MOS transistors forming a differential pair. A differential input stage including a second differential amplifier circuit having first and second Pch MOS transistors; a source of the first and second Nch MOS transistors; and the first and second Pch MOS transistors. A voltage control unit that controls the voltage between the source and the differential input stage according to the input voltage, and amplifies and outputs the signal output from the differential input stage And an output stage.
本発明によれば、差動増幅回路をＣＭＯＳで構成し、強反転領域でも全入力範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することができる。 According to the present invention, it is possible to provide an operational amplifier in which the differential amplifier circuit is configured by CMOS and the transconductance can be made constant over the entire input range even in the strong inversion region.
以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１はＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ ｔｏ ＲａｉｌオペアンプをＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成している。
First, an operational amplifier according to
図１に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ１は、電圧制御部２、差動入力段３、及び出力段４から構成され、全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作する。
As shown in FIG. 1, the Rail to Rail
電圧制御部２は、Ｎｃｈ ＭＯＳトランジスタＮ３乃至Ｎｃｈ ＭＯＳトランジスタＮ６、Ｐｃｈ ＭＯＳトランジスタＰ３、Ｐｃｈ ＭＯＳトランジスタＰ４、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する。
The
Ｐｃｈ ＭＯＳトランジスタＰ３は、ソースがノードｎｄ３に接続され、ドレインがＮｃｈ ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ゲートに、例えば、ＢＧＲ（Band Gap Reference）回路などの基準電圧発生回路から出力された基準電圧Ｖ１が入力される。そして、Ｐｃｈ ＭＯＳトランジスタＰ３は、差動対をなすＮｃｈ ＭＯＳトランジスタＮ１とＮｃｈ ＭＯＳトランジスタＮ２、及び差動対をなすＰｃｈ ＭＯＳトランジスタＰ１とＰｃｈ ＭＯＳトランジスタＰ２に流れる電流分割用として動作し、定電流源５に流れる定電流Ｉｂ１をＩｂ１×αとＩｂ１×（１−α）に分割する。ここで、αは電流分割比であり、入力電圧Ｖｉｎの変化により０〜１まで変化する。 The Pch MOS transistor P3 has a source connected to the node nd3, a drain connected to the drain (node nd1) of the Nch MOS transistor N3, and a gate output from a reference voltage generation circuit such as a BGR (Band Gap Reference) circuit, for example. The reference voltage V1 is input. The Pch MOS transistor P3 operates to divide the current flowing through the Nch MOS transistor N1 and the Nch MOS transistor N2 forming a differential pair, and the Pch MOS transistor P1 and the Pch MOS transistor P2 forming a differential pair. 5 is divided into Ib1 × α and Ib1 × (1−α). Here, α is a current division ratio, and changes from 0 to 1 according to the change of the input voltage Vin.
Ｎｃｈ ＭＯＳトランジスタＮ３は、ゲートがドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ ＭＯＳトランジスタＮ４は、ドレインがノードｎｄ４に接続され、ゲートがＮｃｈ ＭＯＳトランジスタＮ３のゲート及びＮｃｈ ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ ＭＯＳトランジスタＮ５は、ドレインがノードｎｄ１に接続され、ゲートがノードｎｄ２に接続され、ソースが低電位側電源Ｖｓｓに接続されている。コンデンサＣ１は、一端がノードｎｄ１に接続され、他端がノードｎｄ２に接続されている。ここで、Ｎｃｈ ＭＯＳトランジスタＮ３及びＮｃｈ ＭＯＳトランジスタＮ４は、Ｗｇ（ゲート幅）／Ｌｇ（ゲート長）が１：１の比からなるカレントミラー回路を構成している。 The Nch MOS transistor N3 has a gate connected to the drain (node nd1) and a source connected to the low potential power source Vss. The Nch MOS transistor N4 has a drain connected to the node nd4, a gate connected to the gate of the Nch MOS transistor N3 and the drain of the Nch MOS transistor N3 (node nd1), and a source connected to the low potential side power supply Vss. The Nch MOS transistor N5 has a drain connected to the node nd1, a gate connected to the node nd2, and a source connected to the low potential power source Vss. The capacitor C1 has one end connected to the node nd1 and the other end connected to the node nd2. Here, the Nch MOS transistor N3 and the Nch MOS transistor N4 constitute a current mirror circuit having a ratio of Wg (gate width) / Lg (gate length) of 1: 1.
Ｎｃｈ ＭＯＳトランジスタＮ６は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートがノードｎｄ３に接続され、ソースがＰｃｈ ＭＯＳトランジスタＰ４のソースに接続されている。Ｐｃｈ ＭＯＳトランジスタＰ４は、ゲートがノードｎｄ４に接続され、ドレインがノードｎｄ２に接続されている。定電流源６は、一端がノードｎｄ２に接続され、他端が低電位側電源Ｖｓｓに接続され定電流Ｉｂ２を発生する。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。
The Nch MOS transistor N6 has a drain connected to the high potential side power supply Vdd, a gate connected to the node nd3, and a source connected to the source of the Pch MOS transistor P4. The Pch MOS transistor P4 has a gate connected to the node nd4 and a drain connected to the node nd2. The constant
差動入力段３は、Ｎｃｈ ＭＯＳトランジスタＮ１、Ｎｃｈ ＭＯＳトランジスタＮ２、Ｐｃｈ ＭＯＳトランジスタＰ１、Ｐｃｈ ＭＯＳトランジスタＰ２、及び定電流源５から構成され、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２がＮｃｈの差動対をなし、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２がＰｃｈの差動対をなす。
The
定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ３に接続され定電流Ｉｂ１を発生する。Ｎｃｈ ＭＯＳトランジスタＮ１は、ドレインがノードｎｄ６に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードｎｄ４に接続されている。Ｎｃｈ ＭＯＳトランジスタＮ２は、ドレインがノードｎｄ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードｎｄ４に接続されている。 The constant current source 5 has one end connected to the high potential side power supply Vdd and the other end connected to the node nd3 to generate a constant current Ib1. In the Nch MOS transistor N1, the drain is connected to the node nd6, the + side input voltage Vin + is input to the gate, and the source is connected to the node nd4. In the Nch MOS transistor N2, the drain is connected to the node nd5, the negative input voltage Vin− is input to the gate, and the source is connected to the node nd4.
Ｐｃｈ ＭＯＳトランジスタＰ１は、ソースがノードｎｄ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ドレインがノードｎｄ９に接続されている。Ｐｃｈ ＭＯＳトランジスタＰ２は、ソースがノードｎｄ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ドレインがノードｎｄ８に接続されている。 In the Pch MOS transistor P1, the source is connected to the node nd3, the + side input voltage Vin + is input to the gate, and the drain is connected to the node nd9. In the Pch MOS transistor P2, the source is connected to the node nd3, the negative input voltage Vin− is input to the gate, and the drain is connected to the node nd8.
出力段４は、Ｎｃｈ ＭＯＳトランジスタＮ７、Ｎｃｈ ＭＯＳトランジスタＮ８、Ｐｃｈ ＭＯＳトランジスタＰ５、Ｐｃｈ ＭＯＳトランジスタＰ６、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をＭＯＳトランジスタで増幅する出力変換回路として動作する。
The
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ５に接続されている。抵抗Ｒ２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ６に接続されている。Ｐｃｈ ＭＯＳトランジスタＰ５は、ソースがノードｎｄ５に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰ６のゲートに接続され、ゲートに、例えば、ＢＧＲ回路などの基準電圧発生回路から出力された基準電圧Ｖ２が入力され、ドレインがＮｃｈ ＭＯＳトランジスタＮ７のドレインに接続されている。 The resistor R1 has one end connected to the high potential side power supply Vdd and the other end connected to the node nd5. The resistor R2 has one end connected to the high potential side power supply Vdd and the other end connected to the node nd6. The Pch MOS transistor P5 has a source connected to the node nd5, a gate connected to the gate of the Pch MOS transistor P6, and a reference voltage V2 output from a reference voltage generation circuit such as a BGR circuit is input to the gate. The drain is connected to the drain of the Nch MOS transistor N7.
Ｐｃｈ ＭＯＳトランジスタＰ６は、ソースがノードｎｄ６に接続され、ゲートに基準電圧Ｖ２が入力され、ドレインがノードｎｄ７に接続されている。Ｎｃｈ ＭＯＳトランジスタＮ７は、ゲートがドレイン及びＮｃｈ ＭＯＳトランジスタＮ８のゲートに接続され、ソースがノードｎｄ８に接続されている。Ｎｃｈ ＭＯＳトランジスタＮ８は、ドレインがノードｎｄ７に接続され、ソースがノードｎｄ９に接続されている。ここで、Ｎｃｈ ＭＯＳトランジスタＮ７及びＮｃｈ ＭＯＳトランジスタＮ８は、Ｗｇ／Ｌｇが１：１の比からなるカレントミラー回路を構成している。 In the Pch MOS transistor P6, the source is connected to the node nd6, the reference voltage V2 is input to the gate, and the drain is connected to the node nd7. The Nch MOS transistor N7 has a gate connected to the drain and the gate of the Nch MOS transistor N8, and a source connected to the node nd8. The Nch MOS transistor N8 has a drain connected to the node nd7 and a source connected to the node nd9. Here, the Nch MOS transistor N7 and the Nch MOS transistor N8 constitute a current mirror circuit having a Wg / Lg ratio of 1: 1.
抵抗Ｒ３は、一端がノードｎｄ８に接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ４は、一端がノードｎｄ９に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードｎｄ７からＲａｉｌ ｔｏ Ｒａｉｌオペアンプ１の一定電流である出力電流Ｉｏｕｔが出力される。
The resistor R3 has one end connected to the node nd8 and the other end connected to the low potential side power source Vss. The resistor R4 has one end connected to the node nd9 and the other end connected to the low potential side power supply Vss. Then, an output current Iout that is a constant current of the Rail to Rail
次に、電圧制御部２の差動入力段２のソース間電圧制御動作について詳述する。ここで、差動対をなすＮｃｈ ＭＯＳトランジスタＮ１のＷｇ／ＬｇとＮｃｈ ＭＯＳトランジスタＮ６のＷｇ／Ｌｇとの比が１：Ｋに設定され、差動対をなすＰｃｈ ＭＯＳトランジスタＰ１のＷｇ／ＬｇとＰｃｈ ＭＯＳトランジスタＰ４のＷｇ／Ｌｇとの比が１：Ｋに設定されている。
Next, the source voltage control operation of the
そして、Ｎｃｈ ＭＯＳトランジスタＮ６及びＰｃｈ ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）は、定電流源６を流れる定電流Ｉｂ２と比較され、その電流差がゼロになるようにＮｃｈ ＭＯＳトランジスタＮ３、Ｎｃｈ ＭＯＳトランジスタＮ４、及びＮｃｈ ＭＯＳトランジスタＮ５の負帰還動作を行う。なお、コンデンサＣ１は、負帰還ループ安定用（発振防止用）として挿入されている。
The current (Ido) flowing through the Nch MOS transistor N6 and the Pch MOS transistor P4 is compared with the constant current Ib2 flowing through the constant
強反転領域で、Ｎｃｈ ＭＯＳトランジスタＮ１に流れるドレイン電流（Ｉｄｎ）とＰｃｈ ＭＯＳトランジスタＰ１に流れるドレイン電流（Ｉｄｐ）は、それぞれ、
Idn=(μnεoxεoWgn／２toxLgn)×{(Vgsn−Vthn)２}・・・・・・・・・・式（１）
Idp=(μpεoxεoWgp／２toxLgp)×{(Vgsp−Vthp)２}・・・・・・・・・・式（２）
と表される。なお、μnはエレクトロンの移動度、μpはホールの移動度、εoxはゲート絶縁膜の誘電率、εoは比誘電率、Wgn及びWgpはゲート幅、toxはゲート絶縁膜厚、Lgn及びLgpはゲート長、Ｖgsn及びＶgspはゲート−ソース間電圧、Ｖthn及びＶthpは閾値電圧である。そして、(μnεoxεoWgn／２toxLgn)は定数Ａ、(μpεoxεoWgp／２toxLgp)は定数Ｂと、それぞれ表すことができる。
In the strong inversion region, the drain current (Idn) flowing through the Nch MOS transistor N1 and the drain current (Idp) flowing through the Pch MOS transistor P1 are respectively
Idn = (μ n ε ox ε o W gn / 2t ox L gn) × {(Vgsn-Vthn) 2} ·········· formula (1)
Idp = (μ p ε ox ε o W gp / 2t ox L gp ) × {(Vgsp−Vthp) 2 } Equation (2)
It is expressed. Where μ n is the electron mobility, μ p is the hole mobility, ε ox is the dielectric constant of the gate insulating film, ε o is the relative dielectric constant, W gn and W gp are the gate width, and t ox is the gate insulating film Thickness, L gn and L gp are gate lengths, Vgsn and Vgsp are gate-source voltages, and Vthn and Vthp are threshold voltages. (Μ n ε ox ε o W gn / 2t ox L gn ) can be expressed as a constant A, and (μ p ε ox ε o W gp / 2 t ox L gp ) can be expressed as a constant B.
ここで、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路とのトランスコンダクタンス（ｇｍ）を一致させるためにＡ＝Ｂとなるように設計する。 Here, in order to make the transconductance (gm) of the differential amplifier circuit composed of the Nch MOS transistor N1 and the Nch MOS transistor N2 coincide with the differential amplifier circuit composed of the Pch MOS transistor P1 and the Pch MOS transistor P2. Is designed so that A = B.
ゲート−ソース間電圧であるＶgsn及びＶgspは、式（１）、式（２）から、
Vgsn=Vthn+(Idn／A)１／２・・・・・・・・・・式（３）
Vgsp=Vthp+(Idp／A)１／２・・・・・・・・・・式（４）
と表され、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va-b=Vthn+(Idn／A)１／２+Vthp+(Idp／A)１／２・・・・・・・・・・式（５）
と表される。そして、Ｎｃｈ ＭＯＳトランジスタＮ６及びＰｃｈ ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）は、
Ido=KA(Vgsn1−Vthn)１／２=KA(Vgsp1−Vthp)１／２・・・・・・・・・式（６）
と表せる。なお、Vgsn1はＮｃｈ ＭＯＳトランジスタＮ６のゲート−ソース間電圧、Vgsp1はPｃｈ ＭＯＳトランジスタＰ４のゲート−ソース間電圧である。
Vgsn and Vgsp, which are gate-source voltages, are obtained from Equations (1) and (2).
Vgsn = Vthn + (Idn / A) 1/2 ............ Formula (3)
Vgsp = Vthp + (Idp / A) 1/2 ··· Equation (4)
The source-to-source voltage (Va-b) of the differential amplifier circuit composed of the Nch MOS transistor N1 and the Nch MOS transistor N2 and the differential amplifier circuit composed of the Pch MOS transistor P1 and the Pch MOS transistor P2 is ,
Va-b = Vthn + (Idn / A) 1/2 + Vthp + (Idp / A) 1/2 ··· Equation (5)
It is expressed. The current (Ido) flowing through the Nch MOS transistor N6 and the Pch MOS transistor P4 is
Ido = KA (Vgsn1−Vthn) 1/2 = KA (Vgsp1−Vthp) 1/2 ············· Equation (6)
It can be expressed. Vgsn1 is the gate-source voltage of the Nch MOS transistor N6, and Vgsp1 is the gate-source voltage of the Pch MOS transistor P4.
差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va-b=Vgsn1+Vgsp1=２(Ido／KA)１／２＋Vthn+Vthp・・・・・・・・・式（７）
と表せる。そして、式（５）及び式（７）から、
(Idn)１／２+(Idp)１／２=２(Ido／K)１／２・・・・・・・・・・式（８）
と表すことができ、この式（８）は、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路を流れる電流と、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路を流れる電流と、Ｎｃｈ ＭＯＳトランジスタＮ６及びPｃｈ ＭＯＳトランジスタＰ４を流れる電流との関係を示している。
The source-to-source voltage (Va-b) of the differential amplifier circuit is
Va-b = Vgsn1 + Vgsp1 = 2 (Ido / KA) 1/2 + Vthn + Vthp (7)
It can be expressed. And from Equation (5) and Equation (7),
(Idn) 1/2 + (Idp) 1/2 = 2 (Ido / K) 1/2 ... Equation (8)
This equation (8) can be expressed as follows: the current flowing through the differential amplifier circuit composed of the Nch MOS transistor N1 and the Nch MOS transistor N2, and the differential composed of the Pch MOS transistor P1 and the Pch MOS transistor P2. The relationship between the current flowing through the amplifier circuit and the current flowing through the Nch MOS transistor N6 and the Pch MOS transistor P4 is shown.
つまり、トランスコンダクタンス（ｇｍ）は、ドレイン電流の１／２乗に比例するので、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｎ）と、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｐ）とを加算した差動入力段３の総合トランスコンダクタンス（ｇｍt）は、Ｎｃｈ ＭＯＳトランジスタＮ６及びPｃｈ ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）を一定に保つように、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路とＰｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路を流れる電流を制御すれば総合トランスコンダクタンス（ｇｍt）を一定に保てることができることを示している。
That is, since the transconductance (gm) is proportional to the drain power of the 1/2 power, the transconductance (gmn) of the differential amplifier circuit composed of the Nch MOS transistor N1 and the Nch MOS transistor N2 and the Pch MOS transistor P1. And the total transconductance (gmt) of the
ここでは、Ｎｃｈ ＭＯＳトランジスタＮ１、Ｎｃｈ ＭＯＳトランジスタＮ２、及びＮｃｈ ＭＯＳトランジスタＮ６の閾値電圧は同一であり、Ｐｃｈ ＭＯＳトランジスタＰ１、Ｐｃｈ ＭＯＳトランジスタＰ２、及びＰｃｈ ＭＯＳトランジスタＰ４の閾値電圧は同一であるとし、製造上のバラツキを考慮していない。 Here, the threshold voltages of the Nch MOS transistor N1, the Nch MOS transistor N2, and the Nch MOS transistor N6 are the same, and the threshold voltages of the Pch MOS transistor P1, the Pch MOS transistor P2, and the Pch MOS transistor P4 are the same. Does not take into account manufacturing variations.
次に、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの特性について、図２を参照して説明する。図２はＲａｉｌ ｔｏ Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図である。 Next, the characteristics of the Rail to Rail operational amplifier will be described with reference to FIG. FIG. 2 is a diagram showing the relationship of transconductance (gm) to the input voltage of the Rail to Rail operational amplifier.
図２に示すように、低電位側電源Ｖｓｓ領域では、Ｐｃｈ ＭＯＳトランジスタＰ１及びＰｃｈ ＭＯＳトランジスタＰ２から構成される差動増幅回路のみ動作し、高電位側電源Ｖｄｄ領域では、Ｎｃｈ ＭＯＳトランジスタＮ１及びＮｃｈ ＭＯＳトランジスタＮ２から構成される差動増幅回路のみ動作している。このため、上述した式（８）から、低電位側電源Ｖｓｓ領域でＩｄｎ＝０、Ｉｄｐ＝Ｉｂ１となり、高電位側電源Ｖｄｄ領域でＩｄｎ＝Ｉｂ１、Ｉｄｐ＝０となり、低電位側電源Ｖｓｓ領域及び高電位側電源Ｖｄｄ領域の総合トランスコンダクタンス（ｇｍt１）は、
gmt1=(Ib1)１／２=２(Ido／K)１／２・・・・・・・・・・式（９）
と表される。
As shown in FIG. 2, only the differential amplifier circuit composed of the Pch MOS transistor P1 and the Pch MOS transistor P2 operates in the low potential side power supply Vss region, and the Nch MOS transistor N1 and Nch operate in the high potential side power supply Vdd region. Only the differential amplifier circuit composed of the MOS transistor N2 operates. Therefore, from the above equation (8), Idn = 0 and Idp = Ib1 in the low potential side power supply Vss region, and Idn = Ib1 and Idp = 0 in the high potential side power supply Vdd region, and the low potential side power supply Vss region and The total transconductance (gmt1) of the high potential side power supply Vdd region is
gmt1 = (Ib1) 1/2 = 2 (Ido / K) 1/2 Expression (9)
It is expressed.
そして、低電位側電源Ｖｓｓと高電位側電源Ｖｄｄとの間の中間領域の総合トランスコンダクタンス（ｇｍt２）は、上述した式（８）及び式（９）から、
gmt2=２(Ido／K)１／２・・・・・・・・・・式（１０）
と表される。
Then, the total transconductance (gmt2) of the intermediate region between the low potential side power source Vss and the high potential side power source Vdd is obtained from the above-described equations (8) and (9).
gmt2 = 2 (Ido / K) 1/2 Equation (10)
It is expressed.
つまり、式（９）及び式（１０）から明白なように弱反転領域、強反転領域によらず、一定電流（Ｉｄｏ）を保ちながら、差動入力段３の全入力範囲での総合トランスコンダクタンス（ｇｍt）を一定に保つことができる。
That is, as apparent from the equations (9) and (10), the total transconductance in the entire input range of the
上述したように、本実施例の演算増幅器では、Ｎｃｈ ＭＯＳトランジスタＮ３乃至Ｎｃｈ ＭＯＳトランジスタＮ６、Ｐｃｈ ＭＯＳトランジスタＰ３、Ｐｃｈ ＭＯＳトランジスタＰ４、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する電圧制御部２が設けられている。このため、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ１を全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作するようにできる。
As described above, the operational amplifier according to the present embodiment includes the Nch MOS transistor N3 to the Nch MOS transistor N6, the Pch MOS transistor P3, the Pch MOS transistor P4, the capacitor C1, and the constant
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図３はＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの電圧制御部及び出力段をＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）で構成している。
Next, an operational amplifier according to
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.
図３に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ１ａは、電圧制御部２ａ、差動入力段３、及び出力段４ａから構成され、全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作する。
As shown in FIG. 3, the Rail to Rail operational amplifier 1a includes a voltage control unit 2a, a
電圧制御部２ａは、Ｎｃｈ ＭＯＳトランジスタＮ６、Ｐｃｈ ＭＯＳトランジスタＰ３、Ｐｃｈ ＭＯＳトランジスタＰ４、ＮＰＮトランジスタＢＮ１乃至ＮＰＮトランジスタＢＮ３、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する。ここで、Ｐｃｈ ＭＯＳトランジスタＰ３をＰＮＰトランジスタに置き換えてもよい。
The voltage control unit 2a includes an Nch MOS transistor N6, a Pch MOS transistor P3, a Pch MOS transistor P4, NPN transistors BN1 to NPN transistor BN3, a capacitor C1, and a constant
ＮＰＮトランジスタＢＮ１は、ベースがコレクタ（ノードｎｄ１）に接続され、エミッタが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＢＮ２は、
コレクタがノードｎｄ４に接続され、ベースがＮＰＮトランジスタＢＮ１のベース及びＮＰＮトランジスタＢＮ１のコレクタ（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＢＮ３は、コレクタがノードｎｄ１に接続され、ベースがノードｎｄ２に接続され、エミッタが低電位側電源Ｖｓｓに接続されている。
The NPN transistor BN1 has a base connected to the collector (node nd1) and an emitter connected to the low-potential-side power supply Vss. NPN transistor BN2
The collector is connected to the node nd4, the base is connected to the base of the NPN transistor BN1 and the collector of the NPN transistor BN1 (node nd1), and the source is connected to the low potential side power supply Vss. The NPN transistor BN3 has a collector connected to the node nd1, a base connected to the node nd2, and an emitter connected to the low potential power source Vss.
ここで、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ ＭＯＳトランジスタＮ３及びＮｃｈ ＭＯＳトランジスタＮ４からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。 Here, the NPN transistor BN1 and the NPN transistor BN2 constitute a current mirror circuit having an emitter area (Se) having a ratio of 1: 1. Compared to the current mirror circuit composed of the Nch MOS transistor N3 and the Nch MOS transistor N4 in the first embodiment, the current mirror circuit composed of the NPN transistor BN1 and the NPN transistor BN2 is an important characteristic of the current mirror circuit. Thus, the area of the transistor can be reduced.
出力段４ａは、ＮＰＮトランジスタＢＮ４、ＮＰＮトランジスタＢＮ５、ＰＮＰトランジスタＢＰ１、ＰＮＰトランジスタＢＰ２、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をバイポーラトランジスタで増幅する出力変換回路として動作する。ＰＮＰトランジスタＢＰ１は、エミッタがノードｎｄ５に接続され、ベースがＰＮＰトランジスタＢＰ２のベースに接続され、ベースに基準電圧Ｖ２が入力され、コレクタがＮＰＮトランジスタＢＮ４のコレクタに接続されている。ＰＮＰトランジスタＢＰ２は、エミッタがノードｎｄ６に接続され、ベースに基準電圧Ｖ２が入力され、コレクタがノードｎｄ７に接続されている。 The output stage 4a includes an NPN transistor BN4, an NPN transistor BN5, a PNP transistor BP1, a PNP transistor BP2, and resistors R1 to R4, and operates as an output conversion circuit that amplifies a differential input voltage difference (ΔVin) with a bipolar transistor. To do. The PNP transistor BP1 has an emitter connected to the node nd5, a base connected to the base of the PNP transistor BP2, a reference voltage V2 input to the base, and a collector connected to the collector of the NPN transistor BN4. In the PNP transistor BP2, the emitter is connected to the node nd6, the reference voltage V2 is input to the base, and the collector is connected to the node nd7.
ＮＰＮトランジスタＢＮ４は、ベースがコレクタ及びＮＰＮトランジスタＢＮ５のベースに接続され、エミッタがノードｎｄ８に接続されている。ＮＰＮトランジスタＢＮ５は、コレクタがノードｎｄ７に接続され、エミッタがノードｎｄ９に接続されている。 The NPN transistor BN4 has a base connected to the collector and the base of the NPN transistor BN5, and an emitter connected to the node nd8. The NPN transistor BN5 has a collector connected to the node nd7 and an emitter connected to the node nd9.
ここで、ＮＰＮトランジスタＢＮ４及びＮＰＮトランジスタＢＮ５は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ ＭＯＳトランジスタＮ７及びＮｃｈ ＭＯＳトランジスタＮ８からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ４及びＮＰＮトランジスタＢＮ５からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。 Here, the NPN transistor BN4 and the NPN transistor BN5 constitute a current mirror circuit having an emitter area (Se) ratio of 1: 1. Compared to the current mirror circuit composed of the Nch MOS transistor N7 and the Nch MOS transistor N8 in the first embodiment, the current mirror circuit composed of the NPN transistor BN4 and the NPN transistor BN5 is an important characteristic of the current mirror circuit. Thus, the area of the transistor can be reduced.
上述したように、本実施例の演算増幅器では、Ｎｃｈ ＭＯＳトランジスタＮ６、Ｐｃｈ ＭＯＳトランジスタＰ３、Ｐｃｈ ＭＯＳトランジスタＰ４、ＮＰＮトランジスタＢＮ１乃至ＮＰＮトランジスタＢＮ３、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する電圧制御部２ａが設けられ、ＮＰＮトランジスタＢＮ４、ＮＰＮトランジスタＢＮ５、ＰＮＰトランジスタＢＰ１、ＰＮＰトランジスタＢＰ２、及び抵抗Ｒ１乃至抵抗Ｒ４から構成される出力段４ａが設けられている。
As described above, the operational amplifier according to the present embodiment includes the Nch MOS transistor N6, the Pch MOS transistor P3, the Pch MOS transistor P4, the NPN transistors BN1 to NPN transistor BN3, the capacitor C1, and the constant
このため、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ１ａを全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作するようにできる。更に、電圧制御部２ａのカレントミラー回路及び出力段４ａのカレントミラー回路をＮＰＮトランジスタで構成されているので、実施例１のＭＯＳトランジスタで構成されるカレントミラー回路と比べ、トランジスタの面積を縮小させながら、カレントミラー回路のオフセット電圧を低減することができる。 For this reason, the Rail to Rail operational amplifier 1a can be operated with the transconductance (gm) and the output current (Iout) constant in the entire input range. Further, since the current mirror circuit of the voltage control unit 2a and the current mirror circuit of the output stage 4a are configured by NPN transistors, the area of the transistor is reduced as compared with the current mirror circuit configured by the MOS transistor of the first embodiment. However, the offset voltage of the current mirror circuit can be reduced.
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.
例えば、実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いてもよい。 For example, in the embodiment, a silicon oxide film is used as the gate insulating film of the MOS transistor, but a SiNxOy film obtained by thermally nitriding a silicon oxide film, a laminated film of a silicon nitride film (Si 3 N 4 ) / silicon oxide film, or A MIS (Metal Insulator Semiconductor) transistor in which a high dielectric film (High-K gate insulating film) or the like becomes a gate insulating film may be used.
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 差動対をなす第１及び第２のＮｃｈ ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、高電位側電源側と低電位側電源側の間に縦続接続され、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースがゲートに接続される第３のＮｃｈ ＭＯＳトランジスタと、前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースがゲートに接続される第３のＰｃｈ ＭＯＳトランジスタと、定電流源を流れる一定な電流と前記第３のＮｃｈ ＭＯＳトランジスタ及び前記第３のＰｃｈ ＭＯＳトランジスタを流れる電流を比較し、その電流差をゼロにするように負帰還動作する複数のＮｃｈ ＭＯＳトランジスタから構成される負帰還制御手段とを有し、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備する演算増幅器。
The present invention can be configured as described in the following supplementary notes.
(Additional remark 1) The 1st differential amplifier circuit which has the 1st and 2nd Nch MOS transistor which makes a differential pair, and the 2nd differential which has the 1st and 2nd Pch MOS transistor which makes a differential pair A differential input stage including an amplifier circuit is connected in cascade between a high-potential-side power source side and a low-potential-side power source side, and a source of the first and second Nch MOS transistors is connected to a gate. An Nch MOS transistor, a third Pch MOS transistor in which the sources of the first and second Pch MOS transistors are connected to the gate, a constant current flowing through a constant current source, the third Nch MOS transistor, and the first 3 Pch MOS transistors are compared, and a negative feedback configured by a plurality of Nch MOS transistors that perform a negative feedback operation so as to make the current difference zero. Feedback control means for controlling the voltage between the sources of the first and second Nch MOS transistors and the sources of the first and second Pch MOS transistors, and controlling the differential according to the input voltage. An operational amplifier comprising: a voltage control unit that controls the transconductance of the input stage to a constant value.
（付記２） 差動対をなす第１及び第２のＮｃｈ ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、高電位側電源側と低電位側電源側の間に縦続接続され、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースがゲートに接続される第３のＮｃｈ ＭＯＳトランジスタと、前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースがゲートに接続される第３のＰｃｈ ＭＯＳトランジスタと、定電流源を流れる一定な電流と前記第３のＮｃｈ ＭＯＳトランジスタ及び前記第３のＰｃｈ ＭＯＳトランジスタを流れる電流を比較し、その電流差をゼロにするように負帰還動作する複数のＮＰＮトランジスタから構成される負帰還制御手段とを有し、前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備する演算増幅器。 (Additional remark 2) The 1st differential amplifier circuit which has the 1st and 2nd Nch MOS transistor which makes a differential pair, and the 2nd differential which has the 1st and 2nd Pch MOS transistor which makes a differential pair A differential input stage including an amplifier circuit is connected in cascade between a high potential power source side and a low potential power source side, and a source of the first and second Nch MOS transistors is connected to a gate. An Nch MOS transistor, a third Pch MOS transistor in which the sources of the first and second Pch MOS transistors are connected to the gate, a constant current flowing through a constant current source, the third Nch MOS transistor, and the first 3 is a negative feedback circuit composed of a plurality of NPN transistors that perform a negative feedback operation so that the currents flowing through the three Pch MOS transistors are compared and the current difference is made zero. Control means for controlling a voltage between the sources of the first and second Nch MOS transistors and the sources of the first and second Pch MOS transistors, and the differential input according to an input voltage. An operational amplifier comprising a voltage control unit that controls the transconductance of the stage to a constant value.
１ａ Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ
２ａ 電圧制御部
３ 差動入力段
４、４ａ 出力段
５、６ 定電流源
ＢＮ１〜５ ＮＰＮトランジスタ
ＢＰ１〜２ ＰＮＰトランジスタ
Ｃ１ コンデンサ
Ｉｂ１、Ｉｂ２ 定電流
Ｉｏｕｔ 出力電流
Ｎ１〜８ Ｎｃｈ ＭＯＳトランジスタ
ｎｄ１〜９ ノード
Ｐ１〜６ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１〜４ 抵抗
Ｖ１、Ｖ２ 基準電圧
Ｖｉｎ＋ ＋側の入力電圧
Ｖｉｎ− −側の入力電圧
Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源
DESCRIPTION OF SYMBOLS 1a Rail to Rail operational amplifier 2a
Claims (5)
前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、
を具備することを特徴とする演算増幅器。 A first differential amplifier circuit having first and second Nch MOS transistors forming a differential pair, and a second differential amplifier circuit having first and second Pch MOS transistors forming a differential pair. A differential input stage comprising:
The voltage between the sources of the first and second Nch MOS transistors and the sources of the first and second Pch MOS transistors is controlled, and the transconductance of the differential input stage is set to a constant value according to the input voltage. A voltage control unit to control,
An operational amplifier comprising:
前記第１及び第２のＮｃｈ ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、
前記差動入力段から出力された信号を増幅して出力する出力段と、
を具備することを特徴とする演算増幅器。 A first differential amplifier circuit having first and second Nch MOS transistors forming a differential pair, and a second differential amplifier circuit having first and second Pch MOS transistors forming a differential pair. A differential input stage comprising:
The voltage between the sources of the first and second Nch MOS transistors and the sources of the first and second Pch MOS transistors is controlled, and the transconductance of the differential input stage is set to a constant value according to the input voltage. A voltage control unit to control,
An output stage for amplifying and outputting the signal output from the differential input stage;
An operational amplifier comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005048610A JP2006237956A (en) | 2005-02-24 | 2005-02-24 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005048610A JP2006237956A (en) | 2005-02-24 | 2005-02-24 | Operational amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006237956A true JP2006237956A (en) | 2006-09-07 |
Family
ID=37045136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005048610A Pending JP2006237956A (en) | 2005-02-24 | 2005-02-24 | Operational amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006237956A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114564069A (en) * | 2022-03-11 | 2022-05-31 | 北京国科天迅科技有限公司 | Reference current generating circuit and current mode logic circuit |
-
2005
- 2005-02-24 JP JP2005048610A patent/JP2006237956A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114564069A (en) * | 2022-03-11 | 2022-05-31 | 北京国科天迅科技有限公司 | Reference current generating circuit and current mode logic circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Marano et al. | Optimized active single-Miller capacitor compensation with inner half-feedforward stage for very high-load three-stage OTAs | |
| JP3875392B2 (en) | Operational amplifier | |
| US7312660B2 (en) | Differential amplifier and active load for the same | |
| KR101333421B1 (en) | Low voltage low power class a/b output stage | |
| EP2652872B1 (en) | Current mirror and high-compliance single-stage amplifier | |
| JP2000151296A (en) | Increase in active compensation capacitive property | |
| JP4920219B2 (en) | Operational amplifier | |
| TWI255607B (en) | AM if variable gain amplifier circuit, variable gain amplifier circuit and semiconductor integrated circuit thereof | |
| JP2007219856A (en) | Constant voltage power source circuit | |
| US7408410B2 (en) | Apparatus for biasing a complementary metal-oxide semiconductor differential amplifier | |
| US7449951B2 (en) | Low voltage operational amplifier | |
| US6278323B1 (en) | High gain, very wide common mode range, self-biased operational amplifier | |
| JP4015405B2 (en) | Push-pull amplifier circuit | |
| JP2003142960A5 (en) | ||
| JP5883477B2 (en) | Voltage controlled oscillator | |
| JP4724670B2 (en) | Semiconductor integrated circuit device | |
| JP2009302619A (en) | Operational amplifier | |
| JP2006237956A (en) | Operational amplifier | |
| US10187024B2 (en) | Input feed-forward technique for class AB amplifier | |
| Hatim et al. | Novel 0.064 us settling time CMOS OP-AMP with 0.62 mw power consumption | |
| JP2006352345A (en) | Operational amplifier | |
| JP2005318376A (en) | Signal amplifier circuit | |
| KR20050081021A (en) | Regulated cascode amplifier circuit with gain enhancement | |
| JP3839779B2 (en) | Common-mode feedback circuit | |
| EP1124326A1 (en) | An operational amplifier with high gain and sysmmetrical output-current capabilty |