JP2006237129A - Semiconductor element - Google Patents

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Kensuke Akiyama
賢輔 秋山
Satoshi Kaneko
智 金子
Hiroshi Funakubo
浩 舟窪
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element of a practical double hetero structure having a sufficiently high photo-electric conversion efficiency by incorporating an iron silicide layer as an active layer. <P>SOLUTION: The semiconductor element is constituted by forming the iron silicide layer on a predetermined substrate, and forming a cap layer which is made of a silicon germanium or a silicon of crystal grain of 50 nm or less of a mean particle diameter on the above iron silicide layer. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、鉄シリサイド層を活性層として含む半導体素子に関する。   The present invention relates to a semiconductor device including an iron silicide layer as an active layer.

鉄シリサイド、特にβ−FeSiは正方晶構造の金属であるα−FeSiの鉄シリサイドと異なり、斜方晶構造を持ち、禁制帯幅が約0.85eVの半導体である。β−FeSiは、吸収係数が結晶質シリコンより非常に大きく(波長1.1μmで吸収係数10cm−1)、光電変換の効率が高いことから、Si基板上に薄膜形成することで高効率な太陽電池等の赤外受光材料となることが期待されている。また、β−FeSiは、GaAs等の化合物半導体と異なり、環境的に扱いが難しいAs等を用いないで済むため、環境負荷の小さな半導体材料としても注目されている(例えば、特許文献1〜3など)。 Unlike iron silicide of α-Fe 2 Si 2 which is a tetragonal structure metal, iron silicide, in particular β-FeSi 2, is a semiconductor having an orthorhombic structure and a forbidden band width of about 0.85 eV. β-FeSi 2 has a much larger absorption coefficient than crystalline silicon (wavelength 1.1 μm, absorption coefficient 10 5 cm −1 ) and high photoelectric conversion efficiency. It is expected to be an infrared light receiving material such as an efficient solar cell. In addition, unlike compound semiconductors such as GaAs, β-FeSi 2 does not require use of As or the like that is difficult to handle in the environment. 3).

したがって、上述したβ−FeSiなどの鉄シリサイドの特性に基づき、近年においては、前記鉄シリサイドを活性層として用いた光半導体素子などの研究開発が盛んに行われている。 Therefore, based on the characteristics of iron silicide such as β-FeSi 2 described above, in recent years, research and development of optical semiconductor elements using the iron silicide as an active layer has been actively conducted.

特開2003−318493号公報JP 2003-318493 A 特開2003−243426号公報JP 2003-243426 A 特開2003−183812号公報JP 2003-183812 A

しかしながら、前記鉄シリサイドを活性層として含む発光素子においては、電流注入した際に鉄シリサイド周囲のシリコン部分でのキャリアの再結合を防ぐことは困難であり、電流注入量に対する効率的な発光強度の増加を実現することが困難である。また、鉄シリサイド層表面において電気伝導キャリアあるいはフォトンキャリアの非幅射再結合がおこり、光−電気の直接変換効率を低下させてしまう。   However, in the light emitting device including iron silicide as an active layer, it is difficult to prevent carrier recombination in the silicon portion around the iron silicide when current is injected. It is difficult to realize the increase. In addition, non-radiative recombination of electrically conductive carriers or photon carriers occurs on the surface of the iron silicide layer, thereby reducing the direct light-electricity conversion efficiency.

このような問題に鑑み、前記鉄シリサイド層上にキャップ層としてのシリコン層を設け、いわゆるダブルへテロ構造を実現することが試みられている。このダブルへテロ構造によれば、前記キャップ層を設けたことに起因して、鉄シリサイド層表面でのフォトンキャリアの非輻射再結合を抑制することができ、フォトンキャリアの閉じ込め効果を増大させることができるので、光−電気の変換効率を増大でき、その結果十分な発光強度を実現することが期待される。   In view of such a problem, it has been attempted to realize a so-called double hetero structure by providing a silicon layer as a cap layer on the iron silicide layer. According to this double heterostructure, non-radiative recombination of photon carriers on the iron silicide layer surface due to the provision of the cap layer can be suppressed, and the confinement effect of photon carriers can be increased. Therefore, it is expected that the photoelectric conversion efficiency can be increased, and as a result, sufficient light emission intensity can be realized.

しかしながら、このようなダブルへテロ構造においても、鉄シリサイド層とキャップ層(シリコン層)との格子不整合に起因した、前記キャップ層(シリコン層)の内部歪みによって転位等の結晶欠陥が形成され、これら欠陥による注入キャリアおよびフォトンキャリアの消滅が光−電気の直接変換効率を低下させてしまう要因となっていた。この結果、鉄シリサイド層を活性層として含む、実用的なダブルへテロ構造の実現は未だ達成することができないでいた。   However, even in such a double heterostructure, crystal defects such as dislocations are formed due to internal strain of the cap layer (silicon layer) due to lattice mismatch between the iron silicide layer and the cap layer (silicon layer). The disappearance of injected carriers and photon carriers due to these defects has been a factor of reducing the direct optical-electric conversion efficiency. As a result, a practical double heterostructure including an iron silicide layer as an active layer has not yet been achieved.

本発明は、鉄シリサイド層を活性層として具え、十分に高い光−電気変換効率を有する実用的なダブルへテロ構造の半導体素子を提供することを目的とする。   It is an object of the present invention to provide a practical double heterostructure semiconductor device having an iron silicide layer as an active layer and having sufficiently high photoelectric conversion efficiency.

上記目的を達成すべく、本発明は、
所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、シリコンゲルマニウムからなるキャップ層と、
を具えることを特徴とする、半導体素子(第1の半導体素子)に関する。
In order to achieve the above object, the present invention provides:
A predetermined substrate;
An iron silicide layer formed on the substrate;
A cap layer made of silicon germanium formed on the iron silicide layer;
The present invention relates to a semiconductor element (first semiconductor element).

また、本発明は、
所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、シリコンゲルマニウムからなる第1のバッファ層と、
前記第1のバッファ層上に形成されたシリコンからなるキャップ層と、
を具えることを特徴とする、半導体素子(第2の半導体素子)に関する。
The present invention also provides:
A predetermined substrate;
An iron silicide layer formed on the substrate;
A first buffer layer made of silicon germanium formed on the iron silicide layer;
A cap layer made of silicon formed on the first buffer layer;
The present invention relates to a semiconductor element (second semiconductor element).

さらに、本発明は、
所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、平均粒径が50nm以下の微細な結晶粒からなるシリコンから構成されるキャップ層と、
を具えることを特徴とする、半導体素子(第3の半導体素子)に関する。
Furthermore, the present invention provides
A predetermined substrate;
An iron silicide layer formed on the substrate;
A cap layer made of silicon made of fine crystal grains having an average grain size of 50 nm or less, formed on the iron silicide layer;
The present invention relates to a semiconductor element (third semiconductor element).

本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、従来の、鉄シリサイド層を活性層として含むダブルへテロ構造において、そのキャップ層をシリコンからではなく、シリコンゲルマニウムから構成することにより、前記鉄シリサイド層と前記キャップ層との格子不整合率を低減することができ、前記キャップ層への転位の導入を極力低減できることを見出した(第1の半導体素子)。   The inventors of the present invention have intensively studied to achieve the above object. As a result, in a conventional double heterostructure including an iron silicide layer as an active layer, the cap layer is made of silicon germanium instead of silicon, so that the lattice mismatch between the iron silicide layer and the cap layer is achieved. It has been found that the rate can be reduced, and introduction of dislocations into the cap layer can be reduced as much as possible (first semiconductor element).

また、前記キャップ層を従来のようにシリコンから構成した場合においても、前記鉄シリサイド層及び前記キャップ層間に、シリコンゲルマニウムからなるバッファ層(第1のバッファ層)を導入することにより、同じく前記鉄シリサイド層と前記キャップ層との格子不整合率を低減することができ、前記キャップ層への転位の導入を極力低減できることを見出した(第2の半導体素子)。   Further, even when the cap layer is made of silicon as in the prior art, by introducing a buffer layer (first buffer layer) made of silicon germanium between the iron silicide layer and the cap layer, the iron layer is similarly formed. It has been found that the lattice mismatch rate between the silicide layer and the cap layer can be reduced, and introduction of dislocations into the cap layer can be reduced as much as possible (second semiconductor element).

さらに、前記キャップ層を従来のようにシリコンから構成した場合においても、その結晶粒の平均粒径を50nm以下とすることにより、同じく前記鉄シリサイド層と前記キャップ層との格子不整合率を低減することができ、前記キャップ層への転位の導入を極力低減できることを見出した(第3の半導体素子)。   Furthermore, even when the cap layer is made of silicon as in the prior art, the lattice mismatch rate between the iron silicide layer and the cap layer is also reduced by setting the average grain size of the crystal grains to 50 nm or less. It was found that the introduction of dislocations into the cap layer can be reduced as much as possible (third semiconductor element).

第3の半導体素子においては、キャップ層を従来同様にシリコンから構成しているが、その結晶粒の平均粒径を50nm以下にしているので、格子不整合率が1.4%〜5.5%と大きいにも拘わらず、各結晶粒の前記鉄シリサイド層との接合面積を小さく保持することができるので、実質的な格子不整合率を低減することができ、前記キャップ層中への転位の導入を抑制することができる。   In the third semiconductor element, the cap layer is made of silicon as in the conventional case, but the average grain size of the crystal grains is 50 nm or less, so that the lattice mismatch rate is 1.4% to 5.5. Although the junction area of each crystal grain with the iron silicide layer can be kept small in spite of being as large as%, the substantial lattice mismatch rate can be reduced, and the dislocation into the cap layer can be reduced. Can be suppressed.

上述したシリコンゲルマニウムからなるキャップ層はシリコンからなるキャップ層同様に、前記鉄シリサイド層表面でのフォトンキャリアの非輻射再結合を抑制することができ、フォトンキャリアの閉じ込め効果を増大させることができるので、光−電気の変換効率を増大でき、その結果十分な発光強度を実現することができる(第1の半導体素子)。   Like the silicon cap layer, the silicon germanium cap layer can suppress non-radiative recombination of photon carriers on the surface of the iron silicide layer, and can increase the confinement effect of photon carriers. The photoelectric conversion efficiency can be increased, and as a result, sufficient light emission intensity can be realized (first semiconductor element).

さらに、第2の半導体素子及び第3の半導体素子においては、従来同様に、キャップ層はシリコンから構成されているので、従来同様の高い光−電気の変換効率を得ることができ、十分な発光強度を実現することができる。   Further, in the second semiconductor element and the third semiconductor element, since the cap layer is made of silicon as in the conventional case, the same high light-electricity conversion efficiency as in the conventional case can be obtained, and sufficient light emission. Strength can be realized.

なお、上述した第1の半導体素子及び第2の半導体素子においては、前記キャップ層中の、又は前記バッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることが好ましい。これによって、前記キャップ層又は前記バッファ層と前記鉄シリサイド層との格子不整合率をより低減することができる。具体的には、前記格子不整合率を0%〜2%まで低減することができる。   In the first semiconductor element and the second semiconductor element described above, the germanium concentration in the interface with the iron silicide layer in the cap layer or in the buffer layer is 50 atomic% to 90 atomic%. It is preferable that Thereby, the lattice mismatch rate between the cap layer or the buffer layer and the iron silicide layer can be further reduced. Specifically, the lattice mismatch rate can be reduced to 0% to 2%.

前記キャップ層及び前記バッファ層の、前記鉄シリサイド層界面における50原子%〜90原子%という濃度は、これら層の厚さ方向の全体に亘って設定することもできるし、前記層の厚さ方向に組成傾斜を持たせ、ゲルマニウム(シリコン)の濃度が前記鉄シリサイドとの界面に向けて増大(減少)するようにすることもできる。この場合、前記キャップ層中の相対的シリコン濃度を増大させることができるので、前記キャップをシリコンから構成した場合と同様の作用効果を得ることができる。また、前記バッファ層のキャップ層側でのシリコン濃度を増大させることができるので、前記バッファ層とシリコンから構成される前記キャップ層との格子不整合率を低減することができ、前記キャップ層中への転位導入をより低減することができる。   The concentration of 50 atomic% to 90 atomic% of the cap layer and the buffer layer at the interface of the iron silicide layer can be set over the entire thickness direction of these layers, or the thickness direction of the layers. It is also possible to provide a composition gradient so that the concentration of germanium (silicon) increases (decreases) toward the interface with the iron silicide. In this case, since the relative silicon concentration in the cap layer can be increased, it is possible to obtain the same function and effect as when the cap is made of silicon. Further, since the silicon concentration on the cap layer side of the buffer layer can be increased, the lattice mismatch rate between the buffer layer and the cap layer composed of silicon can be reduced, and the cap layer The introduction of dislocations into can be further reduced.

また、本発明の一態様においては、前記基板と前記鉄シリサイド層との間にも、シリコンゲルマニウムからなるバッファ層(第2のバッファ層)を設けることができる。これによって、前記基板と前記鉄シリサイド層との格子不整合率を低減することができ、前記鉄シリサイド層中への転位の導入を抑制することができる。   In one embodiment of the present invention, a buffer layer (second buffer layer) made of silicon germanium can be provided between the substrate and the iron silicide layer. Thereby, the lattice mismatch ratio between the substrate and the iron silicide layer can be reduced, and introduction of dislocations into the iron silicide layer can be suppressed.

なお、この場合においても、前記バッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることが好ましい。これによって、前記バッファ層と前記鉄シリサイド層との格子不整合率をより低減することができる。さらに、その厚さ方向において組成傾斜を持たせ、ゲルマニウム(シリコン)の濃度が前記鉄シリサイドとの界面に向けて増大(減少)するようにすることもできる。この場合、特に基板がシリコンから構成される場合において、前記基板と前記バッファ層との格子不整合率を低減することができ、前記バッファ層のバッファ効果をより増大させることができる。   In this case as well, the germanium concentration in the interface with the iron silicide layer in the buffer layer is preferably 50 atomic% to 90 atomic%. Thereby, the lattice mismatch rate between the buffer layer and the iron silicide layer can be further reduced. Further, a composition gradient can be provided in the thickness direction so that the germanium (silicon) concentration increases (decreases) toward the interface with the iron silicide. In this case, particularly when the substrate is made of silicon, the lattice mismatch ratio between the substrate and the buffer layer can be reduced, and the buffer effect of the buffer layer can be further increased.

以上説明したように、本発明によれば、鉄シリサイド層を活性層として具え、十分に高い光−電気変換効率を有する実用的なダブルへテロ構造の半導体素子を提供することができる。   As described above, according to the present invention, a practical double heterostructure semiconductor element having an iron silicide layer as an active layer and having a sufficiently high photoelectric conversion efficiency can be provided.

以下、本発明の詳細、その他の特徴及び利点について、発明を実施するための最良の形態に基づいて説明する。   Hereinafter, details of the present invention, other features and advantages will be described based on the best mode for carrying out the invention.

図1は、本発明の半導体素子からなる光半導体素子の好ましい態様の一例を示す構成図である。   FIG. 1 is a block diagram showing an example of a preferred embodiment of an optical semiconductor element comprising the semiconductor element of the present invention.

図1に示す光半導体素子10は、所定の基板11上において、順次に形成されたバッファ層12、鉄シリサイド活性層13、及びキャップ層14を含んでいる。また、基板11の裏面側には電極15が形成され、キャップ層14上には電極16が形成されている。   An optical semiconductor device 10 shown in FIG. 1 includes a buffer layer 12, an iron silicide active layer 13, and a cap layer 14 which are sequentially formed on a predetermined substrate 11. An electrode 15 is formed on the back side of the substrate 11, and an electrode 16 is formed on the cap layer 14.

キャップ層14は、本発明に従って、シリコンゲルマニウム層又は平均粒径50nm以下の結晶粒からなるシリコン層から構成されることが必要である。これによって、鉄シリサイド層13とキャップ層14との格子不整合率を低減することができ、キャップ層14への転位の導入を極力低減できる。   According to the present invention, the cap layer 14 needs to be composed of a silicon germanium layer or a silicon layer made of crystal grains having an average grain size of 50 nm or less. Thereby, the lattice mismatch rate between the iron silicide layer 13 and the cap layer 14 can be reduced, and introduction of dislocations into the cap layer 14 can be reduced as much as possible.

なお、キャップ層14を構成するシリコンの結晶粒の大きさの下限値については特に限定されるものではないが、現状においてはその製造方法に依存して10nm程度である。   The lower limit of the size of the silicon crystal grains constituting the cap layer 14 is not particularly limited, but is currently about 10 nm depending on the manufacturing method.

また、バッファ層12も、本発明に従って、シリコンゲルマニウム層から構成されることが必要である。これによって、基板11と鉄シリサイド層13との格子不整合率を低減することができ、鉄シリサイド層13中への転位の導入を抑制することができる。   Also, the buffer layer 12 needs to be composed of a silicon germanium layer according to the present invention. Thereby, the lattice mismatch rate between the substrate 11 and the iron silicide layer 13 can be reduced, and the introduction of dislocations into the iron silicide layer 13 can be suppressed.

キャップ層14がシリコンゲルマニウム層から構成される場合、鉄シリサイド層13との界面14Aにおけるゲルマニウム濃度が、50原子%〜90原子%であることが好ましい。これによって、キャップ層14と鉄シリサイド層13との格子不整合率をより低減することができ、具体的には、前記格子不整合率を0%〜2%まで低減することができる。   When the cap layer 14 is composed of a silicon germanium layer, the germanium concentration at the interface 14A with the iron silicide layer 13 is preferably 50 atomic% to 90 atomic%. Thereby, the lattice mismatch rate between the cap layer 14 and the iron silicide layer 13 can be further reduced, and specifically, the lattice mismatch rate can be reduced to 0% to 2%.

なお、界面14Aにおいて上述したゲルマニウム濃度を実現するに対し、層の厚さ方向の全体に亘って前記濃度を設定することができるが、好ましくは、層の厚さ方向に組成傾斜を持たせ、ゲルマニウム(シリコン)の濃度が鉄シリサイド層13との界面14Aに向けて増大(減少)するようにすることもできる。この場合、キャップ層14中の相対的シリコン濃度を増大させることができるので、キャップ層14をシリコンから構成した場合と同様の作用効果を得ることができる。   In addition, while realizing the above-described germanium concentration at the interface 14A, the concentration can be set over the entire thickness direction of the layer, but preferably, a composition gradient is provided in the thickness direction of the layer, The concentration of germanium (silicon) may be increased (decreased) toward the interface 14A with the iron silicide layer 13. In this case, since the relative silicon concentration in the cap layer 14 can be increased, the same effect as when the cap layer 14 is made of silicon can be obtained.

また、図1に示す光半導体素子10は、上述したようなバッファ層12を含んでいるので、これによって、基板11と鉄シリサイド層13との格子不整合率を低減することができ、鉄シリサイド層13中への転位の導入を抑制することができる。   Further, since the optical semiconductor element 10 shown in FIG. 1 includes the buffer layer 12 as described above, the lattice mismatch rate between the substrate 11 and the iron silicide layer 13 can be reduced thereby, and the iron silicide can be reduced. Introduction of dislocations into the layer 13 can be suppressed.

なお、この場合においても、バッファ層11中の、鉄シリサイド層13との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることが好ましい。これによって、バッファ層11と鉄シリサイド層13との格子不整合率をより低減することができる。さらに、その厚さ方向において組成傾斜を持たせ、ゲルマニウム(シリコン)の濃度が鉄シリサイド13との界面に向けて増大(減少)するようにすることもできる。この場合、特に基板がシリコンから構成される場合において、基板11とバッファ層13との格子不整合率を低減することができ、バッファ層12のバッファ効果をより増大させることができる。   Also in this case, it is preferable that the germanium concentration in the interface with the iron silicide layer 13 in the buffer layer 11 is 50 atomic% to 90 atomic%. Thereby, the lattice mismatch rate between the buffer layer 11 and the iron silicide layer 13 can be further reduced. Further, a composition gradient can be provided in the thickness direction so that the concentration of germanium (silicon) increases (decreases) toward the interface with the iron silicide 13. In this case, particularly when the substrate is made of silicon, the lattice mismatch rate between the substrate 11 and the buffer layer 13 can be reduced, and the buffer effect of the buffer layer 12 can be further increased.

鉄シリサイド層13は、例えば良好な半導体的性質を呈するβ−FeSi層から構成することができる。また、鉄シリサイド層13は、必要に応じて、Co、Ni、Pt、Pd、P、As、Sbなどのn型不純物を含むこともできるし、Mn、Cr、V、Ti、Al、Zn、In、Ga、Cuなどのp型不純物を含むこともできる。さらに、鉄シリサイド層13は、これらn型の鉄シリサイド層とp型の鉄シリサイド層とが積層した積層構造とすることもできる。 The iron silicide layer 13 can be composed of, for example, a β-FeSi 2 layer exhibiting good semiconductor properties. Further, the iron silicide layer 13 may contain n-type impurities such as Co, Ni, Pt, Pd, P, As, and Sb as required, and Mn, Cr, V, Ti, Al, Zn, A p-type impurity such as In, Ga, or Cu may also be included. Further, the iron silicide layer 13 may have a laminated structure in which these n-type iron silicide layer and p-type iron silicide layer are laminated.

基板11は、代表的には(100)シリコン結晶や(111)シリコン結晶を用いることができるが、その他の、STO(チタン酸ストロンチウム基板)、MgO(マグネシア基板)、YSZ(イットリア安定化ジルコニア基板)、Al(サファイア基板)などを用いることもできる。なお、前記シリコン結晶は、例えばCZ法やFZ法などによって形成することができる。 The substrate 11 can typically be (100) silicon crystal or (111) silicon crystal, but other STO (strontium titanate substrate), MgO (magnesia substrate), YSZ (yttria stabilized zirconia substrate). ), Al 2 O 3 (sapphire substrate), or the like can also be used. The silicon crystal can be formed by, for example, the CZ method or the FZ method.

バッファ層12及び鉄シリサイド層13は、公知の方法、例えばMOCVD法や蒸着法、スパッタリング法、及びパルスレーザアブレーション法などを用いて形成することができる。キャップ層14についても、キャップ層14がシリコンゲルマニウムから構成される場合は、上記同様の方法で形成することができる。   The buffer layer 12 and the iron silicide layer 13 can be formed using a known method such as MOCVD, vapor deposition, sputtering, and pulsed laser ablation. The cap layer 14 can also be formed by the same method as described above when the cap layer 14 is made of silicon germanium.

一方、キャップ層14がシリコンから構成される場合、キャップ層14は好ましくはプラズマCVD法、さらに好ましくはECRプラズマCVD法を用いて形成する。これによって、結晶粒の平均粒径が50nm以下のシリコンからなるキャップ層14を簡易に形成することができる。この場合、必要に応じて基板11を適宜加熱することができるが、基板11(加えてバッファ層12及び鉄シリサイド層13)に対しては何らバイアス電圧を印加しないことが好ましい。バイアス電圧を加えると、キャップ層14中の配向性、したがって結晶化が不十分となり、キャップ層としての機能を十分に発現しない場合がある。   On the other hand, when the cap layer 14 is made of silicon, the cap layer 14 is preferably formed using a plasma CVD method, more preferably an ECR plasma CVD method. Thus, the cap layer 14 made of silicon having an average grain size of 50 nm or less can be easily formed. In this case, the substrate 11 can be appropriately heated as necessary, but it is preferable that no bias voltage is applied to the substrate 11 (in addition to the buffer layer 12 and the iron silicide layer 13). When a bias voltage is applied, the orientation in the cap layer 14, and thus the crystallization, becomes insufficient, and the function as the cap layer may not be sufficiently exhibited.

なお、電極15は例えばAlから構成することができ、電極16は例えばAuGeから構成することができる。   The electrode 15 can be made of, for example, Al, and the electrode 16 can be made of, for example, AuGe.

図1に示す光半導体素子10においては、電極15及び16間に電圧を印加し、これに伴う電流を鉄シリサイド層13内に注入することによって電流励起し、所定の発光を生ぜしめて半導体発光素子として使用することができる。また、所定の光を入射させるともに、鉄シリサイド層13内に導入し、光励起によって所定の電圧(電流)を生ぜしめ、電極15及び16を介して外部に取り出すようによって、半導体受光素子として使用することができる。   In the optical semiconductor device 10 shown in FIG. 1, a voltage is applied between the electrodes 15 and 16 and a current accompanying this is injected into the iron silicide layer 13 to excite the current to produce a predetermined light emission. Can be used as In addition, a predetermined light is incident and introduced into the iron silicide layer 13, a predetermined voltage (current) is generated by photoexcitation, and taken out through the electrodes 15 and 16 to be used as a semiconductor light receiving element. be able to.

なお、図1に示す光半導体素子10においては、発光及び受光をキャップ層14側から行っているが、基板11側から行うこともできる。   In the optical semiconductor element 10 shown in FIG. 1, light emission and light reception are performed from the cap layer 14 side, but can also be performed from the substrate 11 side.

各層の厚さは、使用する材料組成や得られた半導体素子の用途などに依存するが、例えばバッファ層12は10nm〜2000nmとすることができ、鉄シリサイド層13は10nm〜200nmとすることができ、キャップ層14は10nm〜500nmとすることができる。   The thickness of each layer depends on the material composition to be used and the use of the obtained semiconductor element. For example, the buffer layer 12 can be 10 nm to 2000 nm, and the iron silicide layer 13 can be 10 nm to 200 nm. The cap layer 14 can be 10 nm to 500 nm.

図2は、本発明の半導体素子からなる光半導体素子の好ましい態様の他の例を示す構成図である。なお、図2に示す半導体素子において、図1に示す半導体素子と同様の構成要素については同じ参照符号を用いている。   FIG. 2 is a block diagram showing another example of a preferred embodiment of an optical semiconductor element comprising the semiconductor element of the present invention. In the semiconductor element shown in FIG. 2, the same reference numerals are used for the same components as those of the semiconductor element shown in FIG.

図2に示す光半導体素子20は、所定の基板11上において、順次に形成された第2のバッファ層12、鉄シリサイド活性層13、第1のバッファ層17及びキャップ層14を含んでいる。また、基板11の裏面側には電極15が形成され、キャップ層14上には電極16が形成されている。   An optical semiconductor element 20 shown in FIG. 2 includes a second buffer layer 12, an iron silicide active layer 13, a first buffer layer 17, and a cap layer 14 which are sequentially formed on a predetermined substrate 11. An electrode 15 is formed on the back side of the substrate 11, and an electrode 16 is formed on the cap layer 14.

第1のバッファ層17、本発明に従ってシリコンゲルマニウムからなることが必要であり、キャップ層14は従来どおりシリコンからなることが必要である。これによって、鉄シリサイド層13とキャップ層14との格子不整合率を低減することができ、キャップ層14への転位の導入を極力低減できることができる。   The first buffer layer 17 needs to be made of silicon germanium according to the present invention, and the cap layer 14 needs to be made of silicon as usual. Thereby, the lattice mismatch rate between the iron silicide layer 13 and the cap layer 14 can be reduced, and introduction of dislocations into the cap layer 14 can be reduced as much as possible.

なお、第1のバッファ層17の、鉄シリサイド層13との界面17Aにおけるゲルマニウム濃度が、50原子%〜90原子%であることが好ましい。これによって、キャップ層14と鉄シリサイド層13との格子不整合率をより低減することができ、具体的には、前記格子不整合率を0%〜2%まで低減することができる。   The germanium concentration at the interface 17A of the first buffer layer 17 with the iron silicide layer 13 is preferably 50 atomic% to 90 atomic%. Thereby, the lattice mismatch rate between the cap layer 14 and the iron silicide layer 13 can be further reduced, and specifically, the lattice mismatch rate can be reduced to 0% to 2%.

また、界面17Aにおいて上述したゲルマニウム濃度を実現するに対し、層の厚さ方向の全体に亘って前記濃度を設定することができるが、好ましくは、層の厚さ方向に組成傾斜を持たせ、ゲルマニウム(シリコン)の濃度が鉄シリサイド層13との界面17Aに向けて増大(減少)するようにすることもできる。この場合、第1のバッファ層17とシリコンから構成されるキャップ層14との格子不整合率を低減することができ、キャップ層14中への転位導入をより低減することができる。   Further, in order to realize the above-described germanium concentration at the interface 17A, the concentration can be set over the entire thickness direction of the layer, but preferably, a composition gradient is given in the thickness direction of the layer, The concentration of germanium (silicon) may be increased (decreased) toward the interface 17A with the iron silicide layer 13. In this case, the lattice mismatch rate between the first buffer layer 17 and the cap layer 14 made of silicon can be reduced, and the introduction of dislocations into the cap layer 14 can be further reduced.

なお、本例における第2のバッファ層12は図1に示すバッファ層12と同様であり、それ以外の基板11及び鉄シリサイド層13についても図1に示すものと同じである。したがって、本例の基板11及び鉄シリサイド層13においても、図1に示すものと同様のものを用いることができ、同様の作製方法及び作製条件で形成することができる。なお、第1のバッファ層17の厚さは例えば20nm〜2000nmとする。   The second buffer layer 12 in this example is the same as the buffer layer 12 shown in FIG. 1, and the other substrate 11 and iron silicide layer 13 are the same as those shown in FIG. Therefore, the substrate 11 and the iron silicide layer 13 of this example can be the same as those shown in FIG. 1 and can be formed by the same manufacturing method and manufacturing conditions. Note that the thickness of the first buffer layer 17 is, for example, 20 nm to 2000 nm.

また、本例に示す光半導体素子も、図1に示すものと同様に、半導体発光素子及び半導体受光素子として使用することができる。   Further, the optical semiconductor element shown in this example can also be used as a semiconductor light emitting element and a semiconductor light receiving element as in the case shown in FIG.

以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。   The present invention has been described in detail with specific examples. However, the present invention is not limited to the above contents, and various modifications and changes can be made without departing from the scope of the present invention.

本発明の半導体素子からなる光半導体素子の好ましい態様の一例を示す構成図である。It is a block diagram which shows an example of the preferable aspect of the optical semiconductor element which consists of a semiconductor element of this invention. 本発明の半導体素子からなる光半導体素子の好ましい態様の他の例を示す構成図である。It is a block diagram which shows the other example of the preferable aspect of the optical semiconductor element which consists of a semiconductor element of this invention.

符号の説明Explanation of symbols

10,20 光半導体素子
11 基板
12 (第1の)バッファ層
13 鉄シリサイド層
14 キャップ層
15、16 電極
DESCRIPTION OF SYMBOLS 10,20 Optical semiconductor element 11 Substrate 12 (First) buffer layer 13 Iron silicide layer 14 Cap layer 15, 16 Electrode

Claims (23)

所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、シリコンゲルマニウムからなるキャップ層と、
を具えることを特徴とする、半導体素子。
A predetermined substrate;
An iron silicide layer formed on the substrate;
A cap layer made of silicon germanium formed on the iron silicide layer;
A semiconductor device comprising:
前記キャップ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることを特徴とする、請求項1に記載の半導体素子。   2. The semiconductor element according to claim 1, wherein a germanium concentration in the interface with the iron silicide layer in the cap layer is 50 atomic% to 90 atomic%. 前記キャップ層の厚さ方向において、ゲルマニウム濃度が前記鉄シリサイド層との前記界面に向けて増大し、前記キャップ層を構成するシリコン及びゲルマニウムが、前記厚さ方向において組成傾斜していることを特徴とする、請求項2に記載の半導体素子。   In the thickness direction of the cap layer, the germanium concentration increases toward the interface with the iron silicide layer, and the silicon and germanium constituting the cap layer are compositionally inclined in the thickness direction. The semiconductor element according to claim 2. 前記基板と前記鉄シリサイド層との間に、シリコンゲルマニウムからなるバッファ層を具えることを特徴とする、請求項1〜3のいずれか一に記載の半導体素子。   4. The semiconductor device according to claim 1, further comprising a buffer layer made of silicon germanium between the substrate and the iron silicide layer. 5. 前記バッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることを特徴とする、請求項4に記載の半導体素子。   5. The semiconductor element according to claim 4, wherein a germanium concentration in an interface with the iron silicide layer in the buffer layer is 50 atomic% to 90 atomic%. 前記バッファ層の厚さ方向において、ゲルマニウム濃度が前記鉄シリサイド層との前記界面に向けて増大し、前記バッファ層を構成するシリコン及びゲルマニウムが、前記厚さ方向において組成傾斜していることを特徴とする、請求項5に記載の半導体素子。   The germanium concentration increases toward the interface with the iron silicide layer in the thickness direction of the buffer layer, and the silicon and germanium constituting the buffer layer are compositionally inclined in the thickness direction. The semiconductor element according to claim 5. 前記鉄シリサイド層は、β−FeSiを含むことを特徴とする、請求項1〜6のいずれか一に記載の半導体素子。 The semiconductor element according to claim 1, wherein the iron silicide layer contains β-FeSi 2 . 所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、シリコンゲルマニウムからなる第1のバッファ層と、
前記第1のバッファ層上に形成されたシリコンからなるキャップ層と、
を具えることを特徴とする、半導体素子。
A predetermined substrate;
An iron silicide layer formed on the substrate;
A first buffer layer made of silicon germanium formed on the iron silicide layer;
A cap layer made of silicon formed on the first buffer layer;
A semiconductor device comprising:
前記第1のバッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることを特徴とする、請求項8に記載の半導体素子。   The semiconductor element according to claim 8, wherein a germanium concentration in the interface with the iron silicide layer in the first buffer layer is 50 atomic% to 90 atomic%. 前記第1のバッファ層の厚さ方向において、ゲルマニウム濃度が前記鉄シリサイド層との前記界面に向けて増大し、前記第1のバッファ層を構成するシリコン及びゲルマニウムが、前記厚さ方向において組成傾斜していることを特徴とする、請求項9に記載の半導体素子。   In the thickness direction of the first buffer layer, the germanium concentration increases toward the interface with the iron silicide layer, and the silicon and germanium constituting the first buffer layer have a composition gradient in the thickness direction. The semiconductor element according to claim 9, wherein the semiconductor element is formed. 前記基板と前記鉄シリサイド層との間に、シリコンゲルマニウムからなる第2のバッファ層を具えることを特徴とする、請求項8〜10のいずれか一に記載の半導体素子。   11. The semiconductor device according to claim 8, further comprising a second buffer layer made of silicon germanium between the substrate and the iron silicide layer. 11. 前記第2のバッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることを特徴とする、請求項11に記載の半導体素子。   The semiconductor element according to claim 11, wherein a germanium concentration in the interface with the iron silicide layer in the second buffer layer is 50 atomic% to 90 atomic%. 前記第2のバッファ層の厚さ方向において、ゲルマニウム濃度が前記鉄シリサイド層との前記界面に向けて増大し、前記第2のバッファ層を構成するシリコン及びゲルマニウムが、前記厚さ方向において組成傾斜していることを特徴とする、請求項12に記載の半導体素子。   In the thickness direction of the second buffer layer, the germanium concentration increases toward the interface with the iron silicide layer, and the silicon and germanium constituting the second buffer layer have a composition gradient in the thickness direction. The semiconductor element according to claim 12, wherein the semiconductor element is formed. 前記鉄シリサイド層は、β−FeSiを含むことを特徴とする、請求項8〜13のいずれか一に記載の半導体素子。 The semiconductor element according to claim 8, wherein the iron silicide layer includes β-FeSi 2 . 所定の基板と、
前記基板上に形成された鉄シリサイド層と、
前記鉄シリサイド層上に形成された、平均粒径が50nm以下の微細な結晶粒からなるシリコンから構成されるキャップ層と、
を具えることを特徴とする、半導体素子。
A predetermined substrate;
An iron silicide layer formed on the substrate;
A cap layer made of silicon made of fine crystal grains having an average grain size of 50 nm or less, formed on the iron silicide layer;
A semiconductor device comprising:
前記基板と前記鉄シリサイド層との間に、シリコンゲルマニウムからなるバッファ層を具えることを特徴とする、請求項15に記載の半導体素子。   The semiconductor device according to claim 15, further comprising a buffer layer made of silicon germanium between the substrate and the iron silicide layer. 前記バッファ層中の、前記鉄シリサイド層との界面におけるゲルマニウム濃度が、50原子%〜90原子%であることを特徴とする、請求項12に記載の半導体素子。   The semiconductor element according to claim 12, wherein a germanium concentration in the interface with the iron silicide layer in the buffer layer is 50 atomic% to 90 atomic%. 前記バッファ層の厚さ方向において、ゲルマニウム濃度が前記鉄シリサイド層との前記界面に向けて増大し、前記バッファ層を構成するシリコン及びゲルマニウムが、前記厚さ方向において組成傾斜していることを特徴とする、請求項17に記載の半導体素子。   The germanium concentration increases toward the interface with the iron silicide layer in the thickness direction of the buffer layer, and the silicon and germanium constituting the buffer layer are compositionally inclined in the thickness direction. The semiconductor element according to claim 17. 前記鉄シリサイド層は、β−FeSiを含むことを特徴とする、請求項15〜18のいずれか一に記載の半導体素子。 The semiconductor element according to claim 15, wherein the iron silicide layer includes β-FeSi 2 . 前記キャップ層はプラズマCVD法によって形成することを特徴とする、請求項15〜19のいずれか一に記載の半導体素子。   The semiconductor device according to claim 15, wherein the cap layer is formed by a plasma CVD method. 前記プラズマCVD法はECRプラズマCVD法であることを特徴とする、請求項20に記載の半導体素子。   21. The semiconductor device according to claim 20, wherein the plasma CVD method is an ECR plasma CVD method. 前記プラズマCVD法は前記基板及び前記鉄シリサイド層からなる積層体にバイアス電圧を印加しない状態で実施することを特徴とする、請求項20又は21に記載の半導体素子。   The semiconductor device according to claim 20 or 21, wherein the plasma CVD method is performed in a state in which a bias voltage is not applied to the stacked body including the substrate and the iron silicide layer. 前記半導体素子は、光半導体素子であることを特徴とする、請求項1〜22のいずれか一に記載の半導体素子。   The semiconductor device according to claim 1, wherein the semiconductor device is an optical semiconductor device.
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